JP4383085B2 - 静電気放電保護素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置(以下、LSIとする)の静電気放電保護素子に関し、特にLSIチップの中に形成されて、LSI中の各回路素子を静電気放電から保護する際にSCR型動作を用いた静電気放電保護素子に関する。
【0002】
【従来の技術】
半導体集積回路の高性能化が進み、高速動作が要求されているが、一般に、高速動作を要求される回路の入力回路は、小さいRC遅延を必要としているので、静電気放電や、過電圧に対する保護回路を付加することによる寄生容量の増大を抑制する(付加容量を低くする)必要がある。
【0003】
また、高速動作を可能にするためには、通常の製品で一般に広く用いられている、大きな保護抵抗を用いることはできないなど、高速回路動作の性能を保障するために、保護回路に対する制約が非常に大きい。
【0004】
又、製造コストの観点からも、保護素子のレイアウト面積を小さくすることが要求されている。
【0005】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、サイリスタ(SCR :Silicon Controlled Rectifier)は、広く用いられてきた。
【0006】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、シリコン制御整流器(以下、SCRと略記する)が、広く用いられてきた。
【0007】
特許文献1には、CMOS集積回路のプロセスで、寄生素子としてのSCRを、CMOS集積回路のESD保護素子に用いる事が開示されている。
【0008】
この特許文献1を元に、SCRの動作に関して、説明する。図7(c)に示すように、特許文献1に記載のSCRは、P型半導体基板1044の表面に形成されたNウエル1032と、この中に形成されたSCRのアノードとなるP+型拡散領域1048と、N+型拡散領域とを有している。入力パッドは,Nウエル中のP+型拡散領域、N+型拡散領域に接続される。グラウンドパッドは、カソードに接続されている。
【0009】
SCRに接続される、入力パッドに正の電流サージが加わると、1ナノ秒程度の時間で、瞬間的に、Nウエルの電位が上昇する。電圧が、Nウエル−基板間の耐電圧(通常はその値は、40〜50V)を超えたときに、PN接合部分が、アバランシェブレイクダウンを起こし、基板や、Nウエルに電流が流れ始める。
【0010】
すなわち、基板電流によって、カソードである、N+型拡散領域と、P型半導体基板と、N+型拡散領域とからなる横形NPNTrの、N+拡散層領域のPN接合下面付近のP型基板の領域の電位(ベース電位)が上昇して、NPNTrが導通する。
【0011】
同様に、Nウエル内に流れた電流によって、PNPTrのベースである、Nウェル中のP+N+型拡散領域付近の電位(ベース電位)が低下し、P型拡散層、Nウェル、P型半導体基板らなる縦形PNPTrが導通する。
【0012】
結局、NPNTrとPNPTrは互いに、コレクタ電流を強め合うように、正のフィードバックが動作し、いわゆるSCR動作の低抵抗状態に入り(ラッチアップという)、電流を流し内部回路を保護することが可能となる。
【0013】
当初発明されたSCRでは、その保護動作の開始の誘引となるのは、Nウエル−基板間の耐電圧を超えた入力信号が入ったときであり、通常はその値は、40〜50Vと非常に高い。すなわち、CMOS回路では、保護される素子の耐電圧を越えている場合が多く、使用が困難であった。そこで、さまざまな方法で、SCRを動作させる(トリガする)方式が提案されている。たとえば、特許文献2では、MOSトランジスタをもちいて、基板やNウエルに電流を流す方式に関する記載がある。この種のSCRは、低電圧トリガSCR(LVSCR)と呼ばれている。
【0014】
SCRの特性を図示した図8に示すように、低電圧トリガSCRのトリガ電圧は、そのトリガ素子のMOSトランジスタがスナップバックする(寄生バイポーラ動作が始まって、低インピーダンスになる)電圧にまで、低くできている。
【0015】
LVSCRSCRの保持電圧は、1〜3V程度である。通常のMOS型保護素子の保持電圧、4〜6Vに比較して低い。また、単位容量で比較すると、ダイナミック抵抗も、他保護素子に比較して、はるかに小さく、その値は、幅50μmの通常よく用いられているSCRで、1Ω程度と極めて低い。従って、サージ電流流入時の被保護素子に加わる電圧(クランプ電圧)を低く抑えることができるという特徴を持つ。その結果、入力保護として用いる場合も、保護抵抗を低くすることができるという利点がある。
【0016】
また、低いクランプ電圧は、消費電力(保護動作時の発熱量)を押さえることができる。SCRの構造上、素子内部での発熱が、基板内部に広がっているので、温度上昇が、MOS型保護素子のように、局所的ではなく、サージ電流流入時に発熱で、自分自身が破壊する可能性も、低いという報告もある。
【0017】
しかしながら、低電圧トリガSCRでは、特許文献3または、非特許文献1の287頁〜295頁に指摘されているように、CDMモデルでの破壊のような非常に短時間で放電が完了する場合には、電圧のオーバーシュートが大きく、保護性能を低下させているという指摘が多い。
【0018】
これは、SCRがターンオンする前に、トリガ素子であるNMOSトランジスタがアバランシェ接合降伏状態にさらされる。この際に、SCRデバイスによるラッチを開始するのに十分な電流が、NMOSに流れなければならない。
【0019】
しかし、SCRが低抵抗になるまでには,数百psから数ns程度の遷移時間がかかる。この遷移時間は、バイポーラTrのベース幅やキャリア分布等のパラメータによる。この時に、サージ電流の立ち上がり時間に比較して、その遷移時間が長いと,SCRがサージ電流を流す能力が十分ではなく、トリガ素子が、ほとんどの電流放電を負担する。しかしながら、トリガ素子は、十分な放電能力を備えていない(インピーダンスが高い)ので、電圧が、オーバーシュートしてしまうことが原因である。
【0020】
この問題点に関する対策として、基板電流供給位置を再考した素子構造が、非特許文献2の22頁〜31頁に記載されている。
【0021】
この方法では、図9(a)に示すように、SCRのカソード1223を、トリガ用の拡散領域1125を分割した間に置いている。この位置だとSCRのベースに最も接近させておけるので、効率的に電流を供給できるとの説明がなされている。
【0022】
SCRの一般的な課題として、システムレベルでのノイズで、SCRがラッチアップしてしまう危険性が指摘されている。文献などには、トリガ電流を非常に高くする、高トリガ電流SCRなどの記載がある。
【0023】
しかし、SCRのトリガ電流の大小は、その電流が、アノードやカソードの周囲の電位をどの程度上昇させやすいかという意味なので、トリガ素子の配置などのレイアウトや、トリガ素子近傍の抵抗分布で主に決まってしまう。
【0024】
一方、実際のシステムレベルのノイズは、さまざまであり、予見できない面もある。が、たとえば、基板に電流が、隣接するIOバッファから注入される場合など、あきらかに、トリガ素子が発生させる電流とは経路が異なることを考えても、トリガ電流の大小と、ノイズに対するイミュニティーとは、直接の関係はないといえる。
【0025】
すなわち、SCRのトリガ電流を高く設定するという方式のなかで、SCRのラッチしやすさを、制御している方式ではない方法には、重大な危険性がある。
【0026】
したがって、もっとも安全な方法は、保持電圧を電源電圧以上に高く設定することである。SCRの保持電圧は、そのターンオンした領域を外挿すれば、2つのダイオードのVFに相当する、1V程度の電圧になるが、素子の電位は、電流経路の抵抗と、その電流値の積で決まるので、SCRのラッチ状態を保持できる保持電流を高くすることで、その保持電流での電圧(保持電圧)が所望の値に設定できることになる。
【0027】
SCRの等価回路を見ればわかるように、SCRの構造内部でできている抵抗素子で考えると、基板抵抗や、Nウエルの抵抗を小さくするような構造とすることで、保持電流を高くできることがわかる。したがって、バイポーラ素子の特性や、両者の結合状態が決まっていれば(アノード、カソードとNウエルエッジの配置が決まっていれば)、Nウエル抵抗、基板抵抗と、SCRの保持電圧などの特性の関係が明確に把握して、所望の性能を得るという考えもありうる。
【0028】
たとえば、シリコン基板の抵抗を非常に低くできるPonP+基板を用いる場合は、ESD保護素子であるSCRでも、たとえば、SCRのアノード−カソード間距離を長くするなどの方法で、保持電圧の調整が比較的容易である。
【0029】
これは、基板抵抗が、カソード下部のPウエルと、P+基板間の距離に関係するパラメータでのみ決まっていて、そのほかの要因に対する依存性が小さい。したがって、SCRの構造を変えることで、基板抵抗の設定が高抵抗基板に比較して、容易であることに起因する。
【0030】
しかしながら、高抵抗シリコン基板では、SCRのアノード、カソード周辺の電位は、かなり複雑な状況になってしまう。断面図をみれば明らかなように、横型バイポーラ素子の基板抵抗は、電流が集中する、カソードのN+拡散層のNウエル側エッジからみると、N+拡散層下面のPウエルや、STI(素子分離領域)を経て、グラウンド電極であるP+拡散層に至るまでの抵抗である。
【0031】
たとえば、グラウンド電位に接続されているP+拡散層に電流が流れ込む場合には、電流は、通常はカソード側に偏るために、通常の単位面積あたりの抵抗値から単純に抵抗値計算できるわけではない。さらに、素子分離領域の長さが短いので、この抵抗値も、長い距離から求めた、通常用いられる値を用いることは、大きな誤差を含むといえる。さらにまた、基板抵抗では、通常は、SCR周囲にラッチアップ防止などのためにP+ガードリングを位置しているということもあり、これらの抵抗を精度よく計算しておくことは容易ではない。
【0032】
このように、基板抵抗は、電流の、基板深さ方向の不純物濃度分布などを考慮した、2次元的な観点からの考慮が必要であるという点を考慮しなければならない。
【0033】
また、プロセスや、製造の観点からは、STI深さのばらつきが大きいために、素子分離下部分の抵抗値がウエハ面内でばらつくことがあり、素子設計のマージンを大きくとる必要があるという問題点がある。
【0034】
さらには、工場間での半導体製造状態の差が生じている可能性もあり、素子の拡散層の配置などの設計レイアウトパターンを、変更する必要がある。この場合には、半導体製造の拡散層形成工程以降に使用される、すべてのレティクルに、修正を施さねばならない必要性が生じることがある。その修正費用の発生や、特性が合わない場合のリワーク費用を考えると、大きな障害となる。
【0035】
これらの問題を回避するために、外部抵抗を用いてSCRの特性を調整する、特許文献1の従来技術の説明や、特許文献4などにも抵抗素子を用いた保持電圧調整方法などに説明されている方式では、SCRが構造内部に持っている、基板抵抗、ウエル抵抗を、外部抵抗での特性調整が可能な程度に低くしておく必要がある。
【0036】
しかし、高抵抗基板での、基板抵抗値は、拡散層の大きさや、その設計上の制約により、通常のレイアウト方法(従来例)では低くできない場合が多い。たとえば、SCRのカソードのN+拡散層下部分の抵抗値や、素子分離領域などの抵抗値、P+拡散層から、STI底面までの抵抗値などを推定して計算すると、SCR1μmあたり、500Ω程度以下にするのは実際的ではない。
【0037】
この点に関しては、非特許文献3"の1A.3.1に、対策が提案されている。
【0038】
その文献によると、基板抵抗や、Nウエル抵抗を低く設定するために、図に示すように、アノード・カソードを細かく分割して電流を両側面から取り出すようにして、抵抗値を低くする方法が提案されている。SCR周辺のP+拡散層は、ポリシリ抵抗1〜10Ωを介して、グラウンド電位に接続されており、この抵抗値を調整することで、保持電流を調整できるとしている。SCRのトリガは、このP+拡散層に接続されたN型MOSトランジスタから供給されている。
【0039】
SCRをSOI基板上に製造する場合には,gg−SCRの構造で示したように、シリサイドブロック法を使って、素子分離するが、従来図(図11(a))に示すように、部分空乏化型では、アノード、カソード下部分の抵抗が非常に高く、従来のようなNウエルコンタクト、Pウエルコンタクト下部分の抵抗が極めて高くなっている。完全空乏化型トランジスタでは、不純物がボディ全体に広がっているので、この方向には電流は流れない。
【0040】
【特許文献1】
米国特許5012317号
【特許文献2】
米国特許第5465189号
【特許文献3】
特開2001−085534号公報
【特許文献4】
米国特許5747834号
【非特許文献1】
"Breakdown and latent damage of ultra-thin gate oxides under ESD stress conditions", Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 2000(pp287〜pp295)
【非特許文献2】
GGSCRs:GGNMOS triggered Silicon Controlled Rectifiers for ESD Protection in Deep Submicron CMOS Process", Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2001(pp22〜pp31)
【非特許文献3】
"High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation", Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002(1A.3.1)
【0041】
【発明が解決しようとする課題】
しかしながら、HHI−SCRでは、基板抵抗を低くするために、アノード、カソード間に、電位固定用のNウエルコンタクト、Pウエルコンタクトをおいている。したがって、実効的な基板抵抗およびウエル抵抗は、電流が両側に分割されるので、低くできるとある。しかし、抵抗の高い領域が、両者(アノード・カソード)の中央部分)であるので、ちょうど,中央で、両者の抵抗が高い領域が重なってしまい,そこで、保持状態では、電流が流れてしまう問題がある。
【0042】
また、SOI基板に製造されたSCRでは、SCR等価回路での、Pウエル抵抗、Nウエル抵抗は、通常、非常に高く、これを保持電流制御型SCRの構造を適用しても、図のように、そのままSOIに適用すると,電流は、アノード、カソード下側は通過しないので、ちょうど、アノード、カソード間のあいだをつうかして、横側のPウエルコンタクト,Nウエルコンタクトに到達するので,シリコン基板上に製作されたSCRに比較して、非常に抵抗が高くなる.これは、保持電流制御の観点からは,非常に不利である。
【0043】
したがって、解決すべき課題としては、Nウエル抵抗、Pウエル抵抗それぞれを、SOIトランジスタでも低くすることにある。
【0044】
SOIトランジスタのSCR幅方向に渡って、実効的な抵抗値を低くすること、つまり、保持状態でも、局所的に電流が集中するような、抵抗分布としないことである。
【0045】
【課題を解決するための手段】
そのため、本発明によるESD保護素子は、電気的に絶縁された絶縁基板と、前記絶縁基板の表面上に形成された、N導電型の第1Nウェルと、前記第1Nウェルの中に配置されたP導電型の第1P拡散領域と、前記絶縁基板の表面上に形成された、N導電型の第2Nウェルと、前記P導電型の第1P拡散領域をアノードとし、前記N導電型の第2NウェルをカソードとするSilicon Controlled Rectifier(SCR)と、前記アノードから前記カソードに流れる前記SCRの電流を制御し、前記SCRの第1のトリガ電流を吸収する制御領域とを備え、前記制御領域が、少なくとも、前記アノードと前記カソードいずれか一方の近くの位置に形成されることを特徴とする。
【0046】
また、本発明によるESD保護素子の絶縁基板は、シリコン・オン・インシュレータ(silicon-on-insulator;SOI)の構成である。
【0047】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【0048】
本発明のESD保護素子は、保護動作時にSCR動作を生じるSCR型ESD保護素子であって、特にSCR動作を生じさせるためにトリガ電流を供給する型のSCRで、トリガ電流の供給部位の配置、供給方法を工夫することで、SCR動作の開始にトリガ電流をより効率的に作用させ、SCR動作の開始を高速化すると共に電圧のオーバーシュートを抑制している。
【0049】
図1は、本発明の第1の実施の形態のESD保護素子11の平面外形形状を示す模式的な平面図である。又、以下の説明において同じ参照符号のウェル、ウェル領域、拡散領域の導電型は、同じ導電型とする。
【0050】
また、特に断らない限り、Pウエルコンタクト、基板コンタクトは、そのどちらか、両方を、ポリシリ抵抗を介して基準電位に接続された、保持電圧制御型SCRについてのべている。したがって、ポリシリ抵抗経由で基準電位に接続する場合には、電極間をシリサイドブロッキングを用いて、シリサイド電極を形成しないことで、直接、メタル電極で両者が短絡することを避けている。
【0051】
また、不純物の注入や、素子構造に関しても、説明では、アノード、Nウエル側の例を用いるが、カソード、Pウエル側でも、不純物の種類は、逆導伝型であり、素子構造も多少の差はあるが、基本的に同様の構造である。
【0052】
次に、本発明の第1の実施の形態のESD保護素子11(実施例1)について、説明する。
【0053】
本発明の第1の実施の形態のESD保護素子11(実施例1)は、SOIの構成で、サイリスタの側面にカソードの基準電位固定用P+拡散層を配置する。本発明の第1の実施の形態のESD保護素子11(実施例1)は、SOIなので、電流は、アノード、カソード間にしか流れない。そこに一番近い位置に基準電位固定用P+拡散層を配置して、抵抗をさげる構成である。
【0054】
また、Nウエル内アノードからのホール電流も、横側から吸収させる構成である。
【0055】
次に、本発明のESD保護素子の第1の実施形態について説明する。図1は、本発明のESD保護素子の第1の実施形態を説明するための図で、本実施形態のESD保護素子11の平面外形形状を示す模式的な平面図である。
【0056】
図1を参照すると、本実施形態のESD保護素子11は、電気的に絶縁された絶縁基板層(図示せず)にそれぞれ形成された、第1Pウェル領域2101と、第2P拡散領域(アノード電極)2123と、第3P拡散領域(トリガタップ電極)2125と、それぞれが周囲を第1Pウェル領域2101により囲繞されたN導電型の第1Nウェル2201と、第1N拡散領域2221と、第2N拡散領域(カソード電極)2223とを備えている。
【0057】
そして、第2P拡散領域(アノード電極)2123、第3P拡散領域(トリガタップ電極または基準電位固定用)2125、第1Nウェル2201、第2N拡散領域(カソード電極)2223及び第1N拡散領域2221の外形形状はいずれも矩形状である。
【0058】
第3P拡散領域2125および第2N拡散領域2223は、いずれも第1Pウェル領域2101の中に配置され、第2P拡散領域(アノード電極)2123及び第1N拡散領域2221は第1Nウェル2201の中に配置されている。第3P拡散領域2125は、第2N拡散領域2223とは離間しているが、第2N拡散領域2223の側面側に近接して配置される。
【0059】
第1Nウェル2201と第2P拡散領域2123の距離Laは、第1Nウェル2201の中で第2P拡散領域2123が第2N拡散領域2223に近くなるように、側面同士、X方向に並べて配置される。同様に、第2N拡散領域(カソード電極)2223と第1Nウェル2201の距離Lcも第2P拡散領域2123が第2N拡散領域2223に近くなるように、並べられたX方向面同士、X方向に並べて配置されている。
【0060】
又、第1N拡散領域2221をこのESD保護素子11が搭載されたLSIの図示されていないVDD配線に接続し、第2N拡散領域2223をこのESD保護素子11が搭載されたLSIの図示されていないGND配線に接続し、第2P拡散領域2123を被保護素子と接続する外部接続電極(図示せず)に接続し、第3P拡散領域2125をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第3P拡散領域(トリガタップ電極または基準電位固定用)は、ポリシリ抵抗2230を介して、接地電位に接続する。
【0061】
本実施形態のESD保護素子11では、図1に示すように、第1Nウェル2201の間にトリガ電流を供給するトリガタップ電極となる第3P拡散領域2125が配置される。その結果、トリガ電流がSCR動作時の横型NPNTrのベース領域である第1Nウェル2201と第2N拡散領域2223との間の領域全面に広がるようにできるので、保護動作時にESD保護素子3全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【0062】
次に、本発明の第2の実施の形態のESD保護素子(実施例2)について、説明する。
【0063】
本発明の第2の実施の形態のESD保護素子(実施例2)は、カソードの基準電位固定用P+拡散層3125とアノードの基準電位固定用N+拡散層3125Bを、SCRを挟んだ対称の位置におく。
【0064】
その結果、図3に示すように、Nウエル抵抗3513、Pウエル抵抗3512の位置依存性が合い打ち消しあって、従来例で見られたような、極大値をもつ抵抗分布3501が緩和されて,平均化する。したがって、保持電流が制御しやすい。場合によっては、極大値が低くなることもある。
【0065】
次に、本発明のESD保護素子の第2の実施形態について説明する。図2は、本発明のESD保護素子の第2の実施形態を説明するための図で、本実施形態のESD保護素子12の平面外形形状を示す模式的な平面図である。
【0066】
図2を参照すると、本実施形態のESD保護素子12は、電気的に絶縁された絶縁基板層(図示せず)にそれぞれ形成された、第1Pウェル領域3101と、第2P拡散領域(アノード電極)3123と、SCRを挟んだ対称の位置に置いたカソードの基準電位固定用P+拡散層3125とアノードの基準電位固定用N+拡散層3125Bと、第3P拡散領域(トリガタップ電極)3125と、それぞれが周囲を第1Pウェル領域3101により囲繞されたN導電型の第3Nウェル3201と、第1N拡散領域3221と、第2N拡散領域(カソード電極)3223とを備えている。
【0067】
そして、第2P拡散領域(アノード電極)3123、第3P拡散領域(トリガタップ電極または基準電位固定用)3125、第3Nウェル3201、第2N拡散領域(カソード電極)3223及び第1N拡散領域3221の外形形状はいずれも矩形状である。
【0068】
カソードの基準電位固定用P+拡散層3125、アノードの基準電位固定用N+拡散層3125Bおよび第2N拡散領域3223は、いずれも第1Pウェル領域3101の中に配置され、第2P拡散領域(アノード電極)3123及び第1N拡散領域3221は第3Nウェル3201の中に配置されている。
【0069】
カソードの基準電位固定用P+拡散層3125は、第1Pウェル領域3101の中に配置され、第2P拡散領域(アノード電極)3123及び第1N拡散領域3221は第3Nウェル3201の中に配置されている。
カソードの基準電位固定用P+拡散層3125は、第2N拡散領域3223とは離間しているが、第2N拡散領域3223の側面側に近接して配置される。
【0070】
一方、第3Nウェル3201と第2P拡散領域3123の距離Laは、第3Nウェル3201の中で第2P拡散領域3123が第2N拡散領域3223に近くなるように、側面同士、X方向に並べて配置される。
同様に、第2N拡散領域(カソード電極)3223と第3Nウェル3201の距離Lcも第2P拡散領域3123が第2N拡散領域3223に近くなるように、並べられたX方向面同士、X方向に並べて配置されている。
【0071】
又、第1N拡散領域3221をこのESD保護素子12が搭載されたLSIの図示されていないVDD配線に接続し、第2N拡散領域3223をこのESD保護素子12が搭載されたLSIの図示されていないGND配線に接続し、第2P拡散領域3123を被保護素子と接続する外部接続電極(図示せず)に接続し、第3P拡散領域3125をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第3P拡散領域(トリガタップ電極または基準電位固定用)は、ポリシリ抵抗2230を介して、接地電位に接続する。さらに、アノードの基準電位固定用N+拡散層3125Bは、第1N拡散領域3221と共通に接続し、入力パッドに接続する。
【0072】
本実施形態のESD保護素子12では、図2に示すように、第3Nウェル3201の間にトリガ電流を供給するトリガタップ電極となる第3P拡散領域3125が配置される。その結果、トリガ電流がSCR動作時の横型NPNTrのベース領域である第3Nウェル3201と第2N拡散領域3223との間の領域全面に広がるようにできるので、保護動作時にESD保護素子12全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【0073】
次に、本発明の第2の実施の形態の第1の変形のESD保護素子13(実施例3)について、図4を用いて説明する。
【0074】
本発明の第2の実施の形態の第1の変形のESD保護素子13(実施例3)は、本発明の第2の実施の形態のESD保護素子12(実施例2)のカソードの基準電位固定用P+拡散層3125をさらに分割し、カソードの第1の基準電位固定用P+拡散層4125とカソードの第2の基準電位固定用P+拡散層4125Cとを有する構成である。そして、カソードの第1の基準電位固定用P+拡散層4125とアノードの基準電位固定用N+拡散層4125Bとを接続し、ポリシリ抵抗4230の第1の電極を介して接地する。カソードの第2の基準電位固定用P+拡散層4125Cは、ポリシリ抵抗4230の第2の電極を介して接地する。
【0075】
それ以外は、本発明の第2の実施の形態のESD保護素子12(実施例2)と同一である。
【0076】
次に、本発明の第2の実施の形態の第2の変形のESD保護素子(実施例4)について、説明する。図5は、本発明の第2の実施の形態の第2の変形のESD保護素子(実施例4)を説明するための図で、本実施形態のESD保護素子12の平面外形形状を示す模式的な平面図である。
【0077】
図5を参照すると、本実施形態のESD保護素子14は、電気的に絶縁された絶縁基板層(図示せず)にそれぞれ形成された、第1Pウェル領域5101と、第2P拡散領域(アノード電極)5123と、SCRを挟んだ対称の位置に置いたカソードの第1の基準電位固定用P+拡散層5125と、カソードの第2の基準電位固定用P+拡散層5125Bと、カソードの第3の基準電位固定用P+拡散層5125Cとアノードの基準電位固定用N+拡散層5125Dと、それぞれが周囲を第1Pウェル領域5101により囲繞されたN導電型の第3Nウェル5201と、第1N拡散領域5221と、第2N拡散領域(カソード電極)5223とを備えている。
【0078】
そして、第2P拡散領域(アノード電極)5123、第2N拡散領域(カソード電極)5223の外形形状はいずれも矩形状である。
【0079】
カソードの第1の基準電位固定用P+拡散層5125と、カソードの第2の基準電位固定用P+拡散層5125Bと、カソードの第3の基準電位固定用P+拡散層5125Cと、アノードの基準電位固定用N+拡散層5125Dおよび第2N拡散領域5223は、いずれも第1Pウェル領域5101の中に配置され、第2P拡散領域(アノード電極)5123及び第1N拡散領域5221は第3Nウェル5201の中に配置されている。
【0080】
カソードの第1の基準電位固定用P+拡散層5125と、カソードの第2の基準電位固定用P+拡散層5125Bと、カソードの第3の基準電位固定用P+拡散層5125Cは、第2N拡散領域5223とは離間しているが、第2N拡散領域5223の側面側に近接して配置される。
【0081】
一方、アノードの基準電位固定用N+拡散層5125D、第1N拡散領域5221及び第2P拡散領域5123の距離Laは、第3Nウェル5201の中で第2P拡散領域5123が第2N拡散領域5223に近くなるように、側面同士、X方向に並べて配置される。同様に、第2N拡散領域(カソード電極)5223と第3Nウェル5201の距離Lcも第2P拡散領域5123が第2N拡散領域5223に近くなるように、並べられたX方向面同士、X方向に並べて配置されている。
【0082】
又、第1N拡散領域5221をこのESD保護素子14が搭載されたLSIの図示されていないVDD配線に接続し、第2N拡散領域5223をこのESD保護素子14が搭載されたLSIの図示されていないGND配線に接続し、第2P拡散領域5123を被保護素子と接続する外部接続電極(図示せず)に接続し、第3P拡散領域5125をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第3P拡散領域(トリガタップ電極または基準電位固定用)は、ポリシリ抵抗5230を介して、接地電位に接続する。さらに、アノードの基準電位固定用N+拡散層5125Dは、第1N拡散領域5221と共通に接続し、入力パッドに接続する。
【0083】
本実施形態のESD保護素子14では、図5に示すように、第3Nウェル5201の間にトリガ電流を供給するトリガタップ電極となる第3P拡散領域5125が配置される。その結果、トリガ電流がSCR動作時の横型NPNTrのベース領域である第3Nウェル5201と第2N拡散領域5223との間の領域全面に広がるようにできるので、保護動作時にESD保護素子12全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【0084】
次に、本発明の第3の実施の形態のESD保護素子(実施例5)について、図6を用いて説明する。
【0085】
本発明の第3の実施の形態のESD保護素子(実施例5)は、トリガタップ6125Bを別の位置において、トリガがかかりやすく以外は、図2に示す本発明の第2の実施の形態のESD保護素子(実施例2)と同じ構成である。
【0086】
【発明の効果】
以上説明したように、本発明のSOI構成のESD保護素子は、半導体基板で構成されるESD保護素子と同様の効果を有する。すなわち、外部接続電極に静電気によるサージ電流が印加されても、極短時間でESD保護素子のSCR動作をターンオンさせ、LSI内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることができ、当該外部接続電極の電圧のオーバーシュートをできるだけ抑制してLSIを保護することができるという効果が得られる。
【図面の簡単な説明】
【図1】本発明のESD保護素子の第1の実施形態の平面外形形状を示す模式的な平面図である。
【図2】本発明のESD保護素子の第2の実施形態(実施例2)の平面外形形状を示す模式的な平面図である。
【図3】本発明のESD保護素子の第2の実施形態(実施例2)と従来技術のESD保護素子のPウェル抵抗とのNウェル抵抗との比較を表し、効果を説明する図である。
【図4】本発明のESD保護素子の第2の実施形態第1の変形(実施例3)の平面外形形状を示す模式的な平面図である。
【図5】本発明のESD保護素子の第2の実施形態第2の変形(実施例4)の平面外形形状を示す模式的な平面図である。
【図6】本発明のESD保護素子の第3の実施形態(実施例5)の平面外形形状を示す模式的な平面図である。
【図7】従来のESD保護素子の例を説明する図で、(a)、(b)は、等価回路図で、(c)一般的なESD保護素子の断面図である。
【図8】トリガ素子のI−V特性図である。
【図9】第2の従来のESD保護素子の平面図で、(a)は、トリガ型のESD保護素子で、(b)は、HHI−SCRの平面図である。
【図10】第3の従来のESD保護素子の平面外形形状を示す模式的な平面図である。
【図11】第3の従来のESD保護素子で(a)は、図10に示す一部の模式的な平面図で、(b)は(a)におけるA2−A2の断面図である。
【符号の説明】
11,12,13,14,15 ESD保護素子
2101 第1Pウェル領域
2123 第2P拡散領域(アノード領域)
2125,3125 カソードの基準電位固定用P+拡散
3125B アノードの基準電位固定用N+拡散層
2201 第1Nウェル
2221 第1N拡散領域
2223 第2N拡散領域(カソード領域)
2230 ポリシリ抵抗
2311 シリサイドブロッキング
Claims (6)
- シリコン・オン・インシュレータ(silicon−on−insulator;SOI)の構成である絶縁基板と、
前記絶縁基板の表面上に形成された、N導電型の第1Nウェルと、
前記第1Nウェルの中に配置されたP導電型の第1P拡散領域と、
前記絶縁基板の表面上、前記N導電型の第1Nウェルに隣接して形成されたP導電型の第1Pウェルと、
前記P導電型の第1Pウェルに隣接し前記N導電型の第1Nウェルから離れて前記絶縁基板の表面上に形成された、N導電型の第2Nウェルと、
前記P導電型の第1P拡散領域をアノードとし、前記N導電型の第2NウェルをカソードとするSilicon Controlled Rectifier(SCR)と、
前記アノードから前記カソードに流れる前記SCRの電流を制御し、前記SCRの第1のトリガ電流を吸収する制御領域とを備え、
前記制御領域は、前記アノードと前記カソードの両方、もしくは一方の側面に近接して形成されることを特徴とする静電気放電保護素子。 - さらに、前記SCRに形成されたラテラル(lateral)NPNバイポーラトランジスタをオンさせる第1のトリガ電流を制御する第1のトリガタップ領域を備え、
前記第1のトリガタップ領域で、前記第1のトリガ電流が前記制御領域に均一に流れるように、前記第1のトリガ電流を制御する請求項1記載の静電気放電保護素子。 - 前記アノードおよび前記カソード間に不純物を注入する請求項1乃至2のいずれか1項に記載の静電気放電保護素子。
- 前記アノードおよび前記カソードを前記制御領域に接続する構成である請求項3記載の静電気放電保護素子。
- 前記カソードの基準電位固定用P+拡散層および前記アノードの基準電位固定用N+拡散層を有し、前記カソードの基準電位固定用P+拡散層および前記アノードの基準電位固定用N+拡散層をそれぞれ、前記SCRを挟んだ対称の位置におく構成である請求項1記載の静電気放電保護素子。
- 前記カソードの基準電位固定用P+拡散層および前記アノードの基準電位固定用N+拡散層をそれぞれ、前記SCRを挟んだ対称の位置におく代わりに、前記カソードの基準電位固定用P+拡散層および前記アノードの基準電位固定用N+拡散層をそれぞれ隣り合わせての位置に置く請求項5記載の静電気放電保護素子。
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