CN110649015A - 一种可控硅整流器的静电放电保护装置 - Google Patents

Abstract

本发明公开了一种可控硅整流器的静电放电保护装置，可控硅整流器包括位于半导体衬底中的第一n型区域。可控硅整流器还包括位于半导体衬底中的与第一n型区域相邻的第一p型区域。可控硅整流器还包括n型接触区和位于第一n型区中的p型接触区。可控硅整流器还包括n型接触区和位于第一p型区中的p型接触区。可控硅整流器还包括具有比第一p型区域更高的电阻率的阻挡区域。阻挡区域位于第一p型区域的n型接触区域和p型接触区域之间用于减小可控硅的触发电压整流器。

Description

一种可控硅整流器的静电放电保护装置

技术领域

本发明涉及静电放电保护装置技术领域，具体为一种包括可控硅整流器的静电放电保护装置。

背景技术

集成电路通常包括静电放电（ESD）装置，用于分流在制造过程中产生的电流（例如，由于带电人体的放电（“人体模型”或“HBM”））。特别是在基于焊盘的ESD设计中，ESD保护通常放置在本地，并连接到输出级MOS的漏极。在ESD事件期间，在达到ESD器件两端的触发电压后会发生电流分流。ESD设备触发时，其电压下降到保持电压。因此，ESD设备的触发电压应高于产品的最大工作电压。

与基于焊盘的ESD设计相关的挑战是ESD保护器件的触发电压通常比要保护的驱动器MOS器件的触发电压高。当在ESD事件期间驱动器MOS的栅极电压不受控制并且未知时，MOS器件的触发因此可以比ESD器件的触发更早发生。MOS设备的早期触发是不希望的，因为它可能导致立即失败。

可控硅整流器通常用作基于焊盘的ESD保护的ESD保护设备。SCR单位面积的电流分流能力通常优于栅极接地的NMOS（ggNMOS）器件。但是，传统的SCR设计通常具有很高的触发电压，无法在许多设计中使用。

此外，SCR通常具有较低的保持电压（即，在触发SCR之后，电流分流模式工作的电压），这可能导致在测试期间或之后发生ESD事件时发生闩锁。

过去已经采用了各种方法来调节SCR的触发电压和保持电压，从而导致设计包括中压硅控整流器（MVSCR）和低压硅控整流器（LVSCR）。

发明内容

在所附独立和从属权利要求中陈述了本发明的方面。来自从属权利要求的特征的组合可以适当地与独立权利要求的特征组合，而不仅仅是权利要求中明确提出的特征。

根据本发明的一个方面，提供了一种静电放电保护装置，其包括可控硅，该可控硅包括：位于半导体衬底中的具有第一导电类型的区域；在半导体衬底中与具有第一导电类型的区域相邻的具有第二导电类型的区域；第一导电类型的接触区域和第二导电类型的接触区域位于具有第一导电类型的区域中；位于具有第二导电类型的区域中的第一导电类型的接触区域和第二导电类型的接触区域，以及位于半导体衬底中的具有第一导电类型的区域；在半导体衬底中与具有第一导电类型的区域相邻的具有第二导电类型的区域；第一导电类型的接触区域和第二导电类型的接触区域位于具有第一导电类型的区域中；位于具有第二导电类型的区域中的第一导电类型的接触区域和第二导电类型的接触区域，以及电阻率比具有第二导电类型的区域高的阻挡区域，其中，阻挡区域位于具有第二导电类型的区域中的第一导电类型的接触区域和第二导电类型的接触区域之间。降低可控硅的触发电压。

提供具有比具有第二导电类型的区域更高的电阻率的阻挡区域可以减小可控硅的触发电压。在一些示例中，减小的触发电压可以允许可控硅整流器在触发旨在保护ESD保护器件的器件（例如输出级MOS）之前触发。这可以避免在ESD事件期间受保护设备的故障。因此，可以由阻挡区域提供的降低的触发电压可以允许该器件在更广泛的应用中使用（例如，对于需要针对较小的输出级MOS器件进行ESD保护的应用）。

该器件可以包括在半导体衬底中与具有第二导电类型的区域相邻的具有第一导电类型的另一区域。第一导电类型的接触区域和第二导电类型的接触区域可以位于具有第一导电类型的另一区域中。这种布置可以允许增加设备（It2）的故障电流。

可以连接设备以提供ESD保护，在ESD事件期间，可以将ESD电流从第一节点（可以是设备的电源导轨或I/O焊盘）分流到第二节点（可以是设备的电源）。

在一个示例中，位于具有第一导电类型的区域中的第一导电类型的接触区域和第二导电类型的接触区域连接到器件的第一节点。位于具有第一导电类型的另一区域中的第一导电类型的接触区域和第二导电类型的接触区域也可以连接到第一节点。通过这种方式，可控硅整流器可以接收ESD电流，以将电流分流至受保护的器件。位于具有第二导电类型的区域中的第一导电类型的接触区域和第二导电类型的接触区域可以连接到装置的第二节点，例如以允许将ESD电流分流到地。

该装置可以包括位于具有第二导电类型的区域中的第一导电类型的另一接触区域。位于具有第二导电类型的区域中的第一导电类型的接触区域和第一导电类型的另一接触区域可以在具有第二导电类型的区域内共同形成双极晶体管（例如，npn）。可以提供栅极以将电势施加到位于第一导电类型的接触区域和第一导电类型的另一接触区域之间的具有第二导电类型的区域的一部分。栅极可以连接到转换速率检测电路。在另一个示例中，栅极可以连接到设备的第二节点。

该器件可以包括具有第一导电类型的层，该层在衬底中的具有第二导电类型的区域下方延伸，以用于将具有第二导电类型的区域与衬底的下面的区域隔离。该层可以与具有第一导电类型的区域接触，并且可以在它们之间提供电流路径。

在一些示例中，可以选择阻挡区域的某些特性以调整可控硅的触发电压和/或保持电压。例如，可以根据期望的触发电压来选择阻挡区域的电阻率。可以通过选择阻挡区域的掺杂水平来选择阻挡区域的电阻率。例如，阻挡区域可以不被掺杂和/或可以具有比具有第二导电类型的区域更低的掺杂水平。如下面更详细地描述的，可以通过位于衬底中位于其下方的具有第一导电类型的层来挤压/变窄阻挡区域。阻挡区域的形状/尺寸也可以根据期望的触发电压来选择。

第一导电类型和第二导电类型是不同的导电类型。因此，第一导电类型可以是n型，第二导电类型可以是p型。然而，也可以设想第一导电类型可以是p型，第二导电类型可以是n型。可以设想，基板可以具有第二导电类型。

根据本发明的一个方面，提供了一种静电放电保护装置，其包括可控硅，该可控硅包括：

位于半导体衬底中的第一n型区域；

在半导体衬底中与第一n型区域相邻的第一p型区域；

位于第一n型区域中的n型接触区域和p型接触区域；

位于第一p型区域中的n型接触区域和p型接触区域，以及

电阻率比第一p型区域高的阻挡区域，其中该阻挡区域位于第一p型区域中的n型接触区域和p型接触区域之间，用于降低硅的触发电压可控整流器。

根据本发明的另一方面，提供了一种静电放电保护电路，其包括上述类型的静电放电保护装置。

根据本发明的另一方面，提供了一种集成电路，其包括上述类型的静电放电保护电路。

附图说明

图1是根据本公开实施例的包括可控硅整流器的静电放电保护装置；

图2是根据本公开实施例的包括可控硅整流器的静电放电保护装置；

图3是根据本公开实施例的静电放电保护装置的等效电路；

图4是根据本公开实施例的包括可控硅整流器的静电放电保护装置的布局；

图5A和图5B是根据本公开实施例的传输线脉冲数据的图；

图6是根据本公开实施例的包括静电放电保护装置的电路；

图7是根据本公开的实施例的包括静电放电保护装置的电路；

图8是根据本公开的实施例的包括静电放电保护装置的电路；

图9是根据本公开的实施例的包括静电放电保护装置的电路；

图10是根据本公开的实施例的包括静电放电保护装置的电路；

图11是根据本公开实施例的静电放电保护装置的触发电压的调谐；图12是根据本公开的实施例的包括静电放电保护装置的电路。

具体实施方式

本公开的实施例可以提供一种静电放电（ESD）保护装置，其包括可控硅整流器（SCR）。该器件可以设置在诸如硅衬底的半导体衬底中。

在第一导电类型为n型而第二导电类型为p型的器件的背景下描述以下实施例。然而，如上所述，设想第一导电类型可以是p型，第二导电类型可以是n型。

该器件包括位于衬底中的具有第一导电类型的区域（在以下描述的示例中，为第一n型区域）。该器件包括也位于衬底中的具有第二导电类型的区域（在下面描述的示例中，为第一p型区域）。在基板中，具有第二导电类型的区域可以位于与具有第一导电类型的区域相邻的位置。可以为每个区域提供第一和第二导电类型的接触区域。接触区域可能比它们所位于的n个区域的掺杂程度更高（n+，p+）。

该装置还包括阻挡区域。在具有第二导电类型的区域中，阻挡区域可以位于第一导电类型的接触区域和第二导电类型的接触区域之间。阻挡区域可以具有比具有第二导电类型的周围区域的电阻率高的电阻率。如将在下面更详细地说明的，在具有第二导电类型的区域中的接触区域之间设置阻挡区域可以减小可控硅的触发电压。降低触发电压可以使ESD保护器件用于广泛的应用中，

图1示出了根据本公开的第一实施例的包括硅可控整流器的ESD保护装置10。图1的设备10的布局如图1所示。

器件10包括半导体衬底8，该半导体衬底可以是硅衬底并且可以被p掺杂。第一n型区域4位于衬底8中。第一p型区域6也位于衬底8中。如图1所示。如图1所示，第一p型区域6位于与第一n型区域4相邻的位置。第一n型区域4和第一p型区域6可以形成在基板8中。使用常规的半导体制造技术，例如离子注入和扩散。

装置10包括多个接触区域。例如，n型接触区域14和p型接触区域12位于第一n型区域4中。如在包括硅可控整流器的ESD保护装置的领域中已知的，第一n型区域4中的p型接触区域12可以形成硅可控整流器的阳极。在第一p型区域中还提供了接触区域。如图1所示。如图1所示，这些接触区域可以包括n型接触区域16和p型接触区域24。。再次，将认识到，第一p型区域6中的n型接触区域24可以形成可控硅的阴极。同样，可以使用诸如离子注入和扩散之类的标准技术来制造器件的各种接触区域。

通常，接触区域比它们所位于的n型和p型区域具有更高的掺杂水平（n+，p+）。所述第一p型区域6可以仅轻掺杂（P-）。

该装置还包括阻挡区域20。阻挡区域20位于第一p型区域6中。更特别地，阻挡区域20在第一p型区域6中位于n型接触区域16和p型接触区域24之间。在本实施例中，阻挡区域20将第一p型区域6分成两部分，其第一部分包含n型接触区域16。其第二部分包含p型接触区域24。

阻挡区域20具有比其位于其中的第一p型区域6更高的电阻率。可以以多种方式来实现阻挡区域的较高电阻率。例如，阻挡区20可以具有比第一p型区6的周围的p型材料低的掺杂水平，或者实际上可以不掺杂。结合在其下面的n型层2的掺杂条件（将在下面更详细地描述），在阻挡区域中的p型区域的高度可能变窄（剩余部分由于掺杂的原因而被轻度n掺杂）。形成n型层2所涉及的工艺步骤）。与完全p型的区域相比，阻挡区域20中的变窄的p型沟道可以具有甚至进一步增加的电阻。还可以设想，可以通过改变阻挡区域的宽度来改变阻挡区域20的电阻（沿着在第一p-型中的n型接触区域16和p型接触区域24之间延伸的尺寸测量）。型区6（由箭头所指示的图1标记的17））。可以设想，阻挡区域20的宽度可以在1μm≤W≤2μm的范围内。

设置阻挡区域20可以降低SCR的触发电压，因为增大了发生雪崩的区域（随着SCR激活）与第一p型区域8中的p型接触区域24之间的电阻。由于由阻挡区域提供增加的电阻20，用于通过阻挡区域的给定电流（由SCR的激活过程中崩塌创建包含电荷载体）20，将有跨阻挡区域更高的电位20，从而使电位在n型接触区域24下方增加。这可能会降低SCR的触发电压。

在本示例中，第一n型区域4位于第一p型区域6的第一侧。图1还示出了可以在第一p型区域的与第一侧相对的第二侧上设置第二n型区域4A。参照图4，可以看出第一n型区域4和第二n型区域4A可以由围绕第一p型区域6的外围的n型区域5的部分组成。

第二n型接触区域4A也可以包括接触区域。在该示例中，第二n型区域4A包括n型接触区域28和p型接触区域26。这种布置可以在ESD事件期间提供pnp动作。特别地，p型接触区域26可以形成用于pnp作用的发射极，第二n型区域4A可以提供基极，并且p型区域6（和接触区域24）可以形成集电极。

在本实施例中，可以在器件10的第一p型区域6下方设置n型层2（其可以例如包括深的n阱或掩埋阱）。该n型层2可以与n型区域5结合，将第一p型区域6与下面的衬底8隔离。n型层2还可提供通过器件10的电流路径，如下所述。如图1所示。参照图1，阻挡区域20可以完全延伸穿过第一p型区域6以到达n型层2。以此方式，从器件10的发生雪崩的区域流向p型接触区域24的电流可能被迫流过阻挡区域20（并且例如不能通过在下方流动而绕过阻挡区域20）。

如图1所示。参照图1，第一p型区域6可以进一步包括用于在第一p型区域6内形成npn晶体管的另一n型接触区域30。特别地，n型接触区域16可以形成晶体管的源极，并且另外的n型接触区域30可以形成漏极。n型接触区域30可以设置有硅化物块32。晶体管可以进一步包括用于将电势施加到第一p型区域6的一部分的栅极18。它位于n型接触区域16和另一n型接触区域30之间。

图4示出了设备的布局10。如图4所示，第一p型区域6位于与第一n型区域4相邻的位置，并且可以在周围被包含有第一n型区域4的n型区域5包围。图4还示出了各接触区域12，14，16，24，26，28，30和栅极18可以在沿第一和第二n型区域的长度延伸的条带形式提供4，4A和弗斯p型区6。

图2示出了图1的设备。具体实施方式在图1中以示意性覆盖物示出了装置的寄生双极，一旦装置10被触发，该寄生双极就被激活。图2进一步表示第一n型区域内提供的电电阻4（由附图标记44），第二n型区域4A（使用附图标记表示46）和阻挡区域20（表示为使用参考标号42）。图2中所示的寄生双极和电阻是寄生的。

图2进一步示出了到装置10的各个接触区域的连接。具体地，接触区12，14，26，28，30都可以连接到该装置的第一节点10。第一节点可以例如是I/O焊盘，并且设备10可以为集成电路的输出级提供ESD保护。接触区域16，24可以被连接到所述设备的第二节点，其可以是一个接地轨或接地销。大门的电路也可以连接到第二节点，或者可以连接到触发电路。可以设想，在正常操作期间，第一节点将以比第二节点更高的电势操作，并且这在图2中分别由电压“Vhigh”和“Vlow”指示。

由于在该示例中栅极18连接至低电势（VI。），并且接触区域30连接至高电势（Vhigh），所以在接触区域30和栅极18之间可能出现大电场。因此，正是在该特定位置，装置10的触发期间可能发生雪崩。栅极18的特性，例如其厚度，可能会影响电场。由此，可以通过改变栅极18的配置来控制雪崩开始（和触发发生）的电压。

在操作期间，在ESD事件中，可以通过在栅极18和另外的n型接触区域30附近发生的雪崩来触发装置的SCR。雪崩电流随着电场的增加而强烈增加（如果栅极电压保持恒定，则雪崩电流也随着电压增加）。当n型接触区域16附近的电势增加使得其pn结（即，n型接触区域16和第一p型区域6之间的结）开始导通时，可能发生器件的触发。为了降低触发电压（在n型接触区域16附近具有相同的电位为了触发），需要大大增加对p型接触区域24的电阻。根据本公开的实施例，该强烈增加的电阻经由阻挡区域20嵌入在结构中。如上所述，由于底层2的“夹紧作用”可能导致电阻的强烈增加：阻挡区域20的高度的仅一部分可以是p型的。此外，p型掺杂水平可以低于第一p型区域6的掺杂水平，这也可以增加阻挡区域20的电阻率。。另外，可以通过改变阻挡区域20的宽度来改变阻挡区域20的电阻。

继续参考图1至4。参照图2和图3，一旦触发装置10的可控硅整流器，装置内将存在三个主要电流路径。形成这些三条电流通路中的组件被示意性地由标为虚线框指示的92，94，96在图3。

通过硅可控整流器的电流路径是由包含在虚线框内的分量所表示94在图3。这个电流路径是通过从n型接触区域的电流形成16流入n型层2在基片8，然后通过第一n型区域延伸到高电位4（和接触区12，14物）。在这方面，由于第一n型接触区域的电阻，在第一n型接触区域4内的电势下降图4（在图2中由附图标记44表示）确保了由接触区域12，第一n型区域4和第一p型区域6（该pnp双极示意性地表示为由接触区域12形成）的pnp双极晶体管。接触区域12在图2中）也打开，这导致在自放大回路，其是用于可控硅整流器特性。

第二电流路径（由虚线框表示的标记92在图3中的设备内）10通过由接触区域形成的NPN晶体管形成16，30和栅极18。这种NMOS器件的存在可以确保该器件足够快以响应非常快的应力信号，例如CDM放电。

第三电流路径96（在图3中由标记为96的虚线框表示）包括第二n型区域4A的组件。这些组件形成如上所述的嵌入式pnp双极晶体管，其可以由电流触发。穿过第二n型区域4A的电阻（在图2中用附图标记46表示）。这可以为设备提供额外的分流能力。

因此，包括阻挡区域20的根据本公开的器件10可以在ESD事件期间为电流流动提供多个电流路径。这些多个路径可以减少与在任何特定电流路径内的电流相关联的热量，这可以进而提高设备10的坚固性（通过增加故障电流）。电阻42，44，46可以被调谐以确定多少电流采取各条电流路径的相对于上述说明的图3。它们也可能影响设备的保持电压。

如本文中所描述的，由第一p型区域6内的阻挡区域20提供的电阻（在图2和图3中使用附图标记42表示）可以改变（典型地，减小）10个器件的触发电压。可以设想，通过调节阻挡区域20的电阻，可以由此调节触发电压。如上所述，可以通过改变阻挡区的掺杂水平来改变阻挡区20的电阻。阻挡区域20的电阻的另一种方式可被调谐是改变阻挡区域的宽度20（由它是指阻挡区域的尺寸20沿着接触区域之间延伸的尺寸16，24-这是由标记为箭头示意性地指示17在图1）。同样如上所述，与层2相关联的掺杂可以使阻挡区域20变窄（“收缩”）。因此，还可以通过改变层2的掺杂轮廓来调整阻挡区域20的电阻。。（层2的）较窄的掺杂轮廓（在高度上）可导致在阻挡区域20中的适度的变窄/收缩作用并且电阻增加相对较小，而较不均匀的掺杂轮廓（在高度上）可导致对于更强的变窄/收缩作用，产生更高的阻挡区域20的电阻。

通常，阻挡区20的较大宽度将导致器件10的触发电压降低，而阻挡区20的较窄宽度将导致器件10相应较高的触发电压。因此，在器件的第一p型区域6内设置阻挡区域20可以方便地允许针对特定应用调整本文所述类型的器件的触发电压。可以想到的是，浇口18的厚度，这会影响器件的雪崩行为，也可能会影响器件的触发电压。

进一步设想，阻挡区域20的宽度也可以影响可控硅的保持电压，从而将保持电压调整到高于工作电压的水平，以提供闩锁保护。这些包括：

阻挡区域20的有效电阻（例如，可以通过改变其宽度来调节），除了允许控制触发电压外，还可以影响器件10的保持电压。

栅极18在接触区域16和32之间的长度。

第一n型区域的电阻的值4（表示使用参考标号44），其可以通过改变接触区域之间的距离而变化12，14和/或通过改变n型之间的重叠量层2和第一n型区域4。

与另外的n型接触区域4A相关联的电阻值（使用附图标记46表示）可以以与上文关于电阻44所提到的方式相似的方式来改变（例如，通过改变电阻之间的距离）。接触区域26，28和/或通过改变n型层之间的重叠量2和第二n型区域4的A）。

第一p型区域6中的接触区域30的宽度。注意，在一些实施例中，n型接触区32可以是部分未硅化的并且可以与第一n型区4重叠。

阻挡区域20的有效电阻（例如，可以通过改变其宽度来调节），除了允许控制触发电压外，还可以影响器件10的保持电压。

栅极18在接触区域16和32之间的长度。

第一n型区域的电阻的值4（表示使用参考标号44），其可以通过改变接触区域之间的距离而变化12，14和/或通过改变n型之间的重叠量层2和第一n型区域4。

与另外的n型接触区域4A相关联的电阻值（使用附图标记46表示）可以以与上文关于电阻44所提到的方式相似的方式来改变（例如，通过改变电阻之间的距离）。接触区域26，28和/或通过改变n型层之间的重叠量2和第二n型区域4的A）。

第一p型区域6中的接触区域30的宽度。注意，在一些实施例中，n型接触区32可以是部分未硅化的并且可以与第一n型区4重叠。

根据以上内容，将认识到，存在大量用于改变本文所述类型的装置的触发电压和保持电压的参数。此外，通过将多个电流分流路径嵌入本文所述类型的设备中，它们的相对强度由独立参数（例如上述参数）确定，可以实现对触发电压，保持电压和漏电流的独立控制。根据本公开的实施例的设备。

根据本公开的实施例的设备还可以具有相对低的泄漏电流。用于保护薄栅氧化物器件的常规ESD解决方案的主要问题之一是高泄漏。“标准”解决方案是具有与要保护的MOS器件的薄栅极氧化物相同的栅极氧化物厚度的ESD保护器件。本公开的实施例可以允许与阻挡层20结合使用更厚的栅极氧化物，从而允许与“标准”薄栅极氧化物保护相当的触发电压。较厚的栅极氧化物具有泄漏少得多的优点。

进一步设想，可以通过改变诸如上述参数之类的参数来调整本文描述的装置的泄漏电流。例如，可以通过增加栅极18的长度来减少装置的泄漏。此外，可以通过调整上述其他参数来消除由栅极长度的这种增加引起的保持电压的变化，例如：

第一n型区域的电阻的值4（表示使用参考标号44），其可以通过改变接触区域之间的距离而变化12，14和/或通过改变n型之间的重叠量层2和第一n型区域4。

与另外的n型接触区域4A相关联的电阻值（使用附图标记46表示）可以以与上文关于电阻44所提到的方式相似的方式来改变（例如，通过改变电阻之间的距离）。接触区域26，28和/或通过改变n型层之间的重叠量2和第二n型区域4的A）。

第一n型区域的电阻的值4（表示使用参考标号44），其可以通过改变接触区域之间的距离而变化12，14和/或通过改变n型之间的重叠量层2和第一n型区域4。

与另外的n型接触区域4A相关联的电阻值（使用附图标记46表示）可以以与上文关于电阻44所提到的方式相似的方式来改变（例如，通过改变电阻之间的距离）。接触区域26，28和/或通过改变n型层之间的重叠量2和第二n型区域4的A）。

图5B和图6示出了以上关于图1至图3描述的那种类型的ESD保护装置的传输线脉冲（TLP）数据的结果。1到4。图1和2中所示的泄漏电流图。图5B和6在5.5伏下进行。

曲线52对应于图5所示类型的实施例。包括图1中所示的可选的p型接触区域26的图1的实施例包括：1;

曲线54对应于类似的器件，其不具有该可选的接触区域26（尽管第二n型区域4A和接触28仍然存在）；为了比较，曲线50对应于修改的ggNMOS器件，其具有与曲线52和54所使用的宽度相同宽度的增加的p阱块层。注意，ggNMOS在增加的p阱块区下方没有上述类型的深埋n阱层2。

曲线52对应于图5所示类型的实施例。包括图1中所示的可选的p型接触区域26的图1的实施例包括：1;

曲线54对应于类似的器件，其不具有该可选的接触区域26（尽管第二n型区域4A和接触28仍然存在）；为了比较，曲线50对应于修改的ggNMOS器件，其具有与曲线52和54所使用的宽度相同宽度的增加的p阱块层。注意，ggNMOS在增加的p阱块区下方没有上述类型的深埋n阱层2。

在图1至图4中测试的每个设备都包括：图5A和图5B所示的器件具有相同的栅极氧化物厚度和嵌入式NMOS的漏极的相同布局（由接触区域30形成），因此可以期望每个器件在栅极处具有可比的雪崩行为。

从图2中可以看出，参照图5A，曲线52和54示出了与曲线50的修改的ggNMOS相比大大降低的触发电压。所建议的可控硅整流器的观察到的5.7伏触发电压低于典型NMOS栅极长度的寄生双极的保持电压（6.7伏），也高于使用该栅极氧化物的技术的典型最大工作电压（5.5伏）。伏）。以此方式，根据本公开的实施例，可以避免要保护的NMOS驱动器的触发，同时也不会干扰常规功能操作。

除了这一点，重复的比较52和54在图图5B示出了以上关于图5描述的可选接触区域26的设置。图1所示的器件可以显着增加本文所述类型的器件的故障电流（It2）（3.3A对1.9A）。

本公开的实施例可以在广泛的应用中使用。

图6示出了包括上述类型的用于保护I/O输出级的设备10的电路。在图的示例中，参照图7，设备10可以连接在I/O焊盘和用于保护输出级（由图6中也示出的NMOS/PMOS晶体管的组合表示）的导轨Vss（例如，接地导轨）之间。图7示出了图6所示电路的修改。参照图7，其中使用触发/转换速率检测电路90，该电路可以连接到门18如上所述的设备10的结构。

根据本公开的实施例的设备也可以用作对电源线的保护。其示例在图1至图4中示出。参照图8-10，其中设备10连接在第一轨道Vdd（电源线）和第二轨道Vss（例如接地轨道）之间，用于在过程中将ESD电流从第一轨道分流到第二轨道ESD事件。

如上所述，本公开的实施例可以允许单个设备通过使用触发电压的精心设计来使用单个ESD保护设备来保护集成电路的IO焊盘和集成电路的电源线。这样的一个例子在图2中示出。图10示出了与图9所示的示例类似的示例。

本公开的实施例可以允许创建不需要包括触发电路的轨道夹具，这可以大大减小夹具在集成电路上占据的面积。这可以通过仔细设计如图2所示的设备的触发电压来实现。

图10示出了当NMOS的栅极为高时，在尽可能低的电压下要保护的NMOS驱动器的触发行为。

图11示出了根据本公开的实施例的设备的触发行为；曲线102示出（曲线104的）触发电压与来自二极管的电压降（见图9）和总线电阻之和。

图10示出了当NMOS的栅极为高时，在尽可能低的电压下要保护的NMOS驱动器的触发行为；

图10示出了根据本公开的实施例的设备的触发行为；曲线102示出（曲线104的）触发电压与来自二极管的电压降（见图9）和总线电阻之和。

通过按此处所述调整触发电压，可以选择触发电压，使其高于最大工作电压Vdd（请参见曲线104），并且还应选择触发电压与来自二极管和二极管的压降之和。总线电阻（请参见曲线106）降至要保护的NMOS驱动器的保持电压以下（请参见曲线100）。

本公开的实施例可以进一步用作充电设备模型（CDM）夹具。这样的一个例子在图2中示出。在图12的示例中，参照图12，设备10耦合在信号线110和接地轨（Vss）之间，以允许ESD电流被分流离开NMOS和PMOS设备112。

因此，已经描述了包括硅可控整流器的静电放电保护装置，包括静电放电保护装置的静电放电保护电路以及包括静电放电保护电路的集成电路。在一个示例中，可控硅整流器包括位于半导体衬底中的第一n型区域。可控硅整流器还包括位于半导体衬底中的与第一n型区域相邻的第一p型区域。可控硅整流器还包括n型接触区和位于第一n型区中的p型接触区。可控硅整流器还包括n型接触区和位于第一p型区中的p型接触区。硅可控整流器还包括具有比第一p型区域更高的电阻率的阻挡区域。阻挡区位于第一p型区中的n型接触区和p型接触区之间，用于减小可控硅的触发电压。

尽管已经描述了本公开的特定实施例，但是应当理解，可以在本公开的范围内进行许多修改/添加和/或替换。

Claims (10)

1.一种包括硅可控整流器的静电放电保护装置，所述硅可控整流器包括：

位于半导体衬底中的具有第一导电类型的第一区域；具有第二导电类型的第二区域位于半导体衬底中与具有第一导电类型的第一区域相邻的位置；在半导体衬底中，具有第一导电类型的第三区域位于具有第二导电类型的第二区域附近，其中第二区域在第一区域和第三区域之间；第一导电类型的第一接触区域和位于具有第一导电类型的第一区域中的第二导电类型的第二接触区域；第一导电类型的第三接触区域和第二导电类型的第四接触区域位于具有第二导电类型的第二区域中；第一导电类型的第五接触区域和第二导电类型的第六接触区域位于具有第一导电类型的第三区域中；和阻挡区域具有比具有第二导电类型的区域更高的电阻率，其中阻挡区域位于具有第二导电类型的第二区域中的第一导电类型的第三接触区域和第二导电类型的第四接触区域之间类型，用于降低可控硅的触发电压。

2.根据权利要求1所述的静电放电保护装置，其中：第一导电类型的第一接触区域和位于具有第一导电类型的第一区域中的第二导电类型的第二接触区域连接到器件的第一节点，并且位于具有第一导电类型的第三区域中的第一导电类型的第五接触区域和第二导电类型的第六接触区域也连接到所述第一节点。

3.根据权利要求2所述的静电放电保护装置，其中，所述第一节点包括所述装置的电源导轨或I/O垫。

4.根据权利要求2所述的静电放电保护装置，其中，位于具有所述第二导电类型的第二区域中的所述第一导电类型的第三接触区域和所述第二导电类型的第四接触区域连接至所述装置的第二节点。

5.根据权利要求4所述的静电放电保护装置，其中，所述第二节点是所述装置的接地轨。

6.根据权利要求1所述的静电放电保护装置，包括位于具有第二导电类型的第二区域中的具有第一导电类型的第七接触区域，其中，具有第一导电类型的第三接触区域和具有第一导电类型的第七接触区域位于具有第二导电类型的第二区域中的双极性晶体管在具有第二导电类型的第二区域内形成双极晶体管。

7.根据权利要求6所述的静电放电保护装置，还包括：栅极，用于向位于所述第一导电类型的第三接触区域与所述第七导电区域的第七接触区域之间的具有第二导电类型的第二区域的一部分施加电势。

8.根据权利要求7所述的静电放电保护装置，其中，所述栅极连接到压摆率检测电路。

9.根据权利要求7所述的静电放电保护装置，其中，所述栅极连接到所述装置的节点，所述节点也连接到所述第二区域中的所述第三接触区域和所述第四接触区域。

10.根据权利要求1所述的静电放电保护装置，其特征在于，在所述基板中具有在所述具有第二导电类型的第二区域的下方延伸的，具有第一导电类型的底层，用于将具有第二导电类型的第二区域与所述基板的下面区域隔离。

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