JP3573674B2 - 半導体集積回路の入出力保護装置とその保護方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入出力保護装置とその保護方法に関し、特に、静電気等から保護するための入出力保護装置とその保護方法に関する。
【０００２】
【従来の技術】
従来の入出力保護素子として、最も一般的なｎＭＯＳ保護素子の回路図を図１１に、その断面図を図１２に示す。この例において、入出力パッド５に静電気等による過電圧が印加されると、ｎＭＯＳ保護素子１２が導通し、接地端子９へ過電流が逃がされ、被保護回路１０ａが保護される。接地端子９に対して入出力パッド５へ印加される過電圧の極性が負極であるとき、Ｎ型ドレイン拡散層７ａとＰウェル３間のＰＮ接合は順バイアスとなり、順方向ＰＮダイオードによって過電流が逃がされる。順方向ダイオードによるクランプ電圧は通常１Ｖ以下で低いため、充分な静電気耐性が確保される。接地端子９に対して正極過電圧が入出力パッド５へ印加される場合は、前述のＮ型ドレイン拡散層７ａとＰウェル３間のＰＮ接合は逆バイアスとなる。ＰＮ接合に加わる逆方向電圧が高くなると、ＰＮ接合は降伏現象を起こし、Ｎ型ドレイン拡散層７ａからＰ型拡散層８へ降伏電流が流れる。この降伏電流が大きくなると、Ｐウェル３の寄生抵抗の影響により、Ｐウェル３の電位が上昇し、その結果、Ｐウェル３とＮ型ソース拡散層７ｂ間が順バイアスとなり、Ｎ型ドレイン拡散層７ａをコレクタ、Ｐウェル３をベース、Ｎ型ソース拡散層７ｂをエミッタとした寄生ＮＰＮバイポーラトランジスタがターンオンする。このときの電圧−電流特性は、図１３のようになる。電圧値Ｖｂｄで降伏現象が起こり、降伏電流が電流値Ｉｔ１に達すると寄生ＮＰＮバイポーラトランジスタがターンオンし、電圧はＶｓｐに保持されて電流が流れる。この現象はスナップバックと言われており、Ｖｔ１はスナップバックトリガ電圧、Ｖｓｐはスナップバック保持電圧と呼ばれている。近年の半導体集積回路装置は、高密度化、高速化のために素子寸法の微細化が急速に進んでいるが、素子寸法の微細化に伴う、拡散層の浅接合化およびシリサイド化、ゲート酸化膜の薄膜化等は、静電気耐性を著しく低下させるため、その静電気保護方法は大きな課題となっている。
【０００３】
このような課題を解決するには、前述のスナップバックトリガ電圧を低くする必要があるが、その解決策としてｎＭＯＳ保護素子のゲート電位を静電気印加時のみに上昇させる方法がいくつか提案されている。図１４〜図１６は、その例を示す回路図である。
【０００４】
図１４は、Ｒａｍａｓｗａｍｙらにより提案され、１９９５年ＩＲＰＳ論文集２４８頁に掲載された技術である。この例では、入出力パッド５とｎＭＯＳ保護素子１２のゲートを容量素子１８で接続し、ｎＭＯＳ保護素子１２のゲートと接地端子９間を抵抗素子１７で接続している。入出力端子５へ接地端子９に対して、正極過電圧が印加されると、容量結合効果によりｎＭＯＳ保護素子１２のゲート電位が上昇する。ゲート電位が上昇するタイミングは、容量素子１８と抵抗素子１７の値によって調整され、集積回路の通常動作時は、ｎＭＯＳ保護素子はオフ状態となるように設定されている。過電圧印加時にｎＭＯＳ保護素子のゲート電位が上昇すると、ドレイン端部での電界が大きくなり、その結果、Ｎ型ドレインからＰウェルへ流れる電流が増加し、スナップバックトリガ電圧が低下する。スナップバックトリガ電圧が低下すると、より低い電圧でｎＭＯＳ保護素子が応答できるようになり、静電気耐性が向上する。
【０００５】
図１５は、ツェナーダイオード２２を利用してｎＭＯＳ保護素子のゲート電位を上昇させる例であり、図１６は、ＰＮＰトランジスタ２３と容量素子１８を利用して、ｎＭＯＳ保護素子のゲート電位を上昇させる例である。いずれの例も１９９７年ＥＯＳ／ＥＳＤシンポジウム論文集に掲載された技術である。以上のように、昨今の集積回路の静電保護素子は、過電圧印加時にＭＯＳトランジスタのゲート電位を上昇させる工夫がなされている。
【０００６】
前述のように、近年の集積回路静電保護素子は、過電圧印加時にＭＯＳトランジスタのゲート電位を上昇させる工夫がなされているが、通常動作時はＭＯＳ保護素子はオフ状態であり、ＭＯＳ保護素子のゲートへ内部回路の信号を入力させることができない。従って、入力保護として適用することは可能であるが、内部回路とゲートを接続して駆動させる出力用トランジスタは、保護素子として適用できないことになる。よって、集積回路の出力ピンでは、保護素子とは別に出力駆動用トランジスタが必要となり、出力バッファサイズが大きくなるという問題があった。特に、同一構造のバッファを使用して、配線レイアウトのみ変更することにより、入力バッファ、出力バッファを切り替えるゲートアレイ等の集積回路では、全Ｉ／Ｏバッファのサイズを大きくする必要があり、チップサイズを小さくできないという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、集積回路の微細化に伴う、拡散層の浅接合化およびシリサイド化、ゲート酸化膜の薄膜化等により静電気耐性を低下させることなく、配線のレイアウト変更のみで、集積回路の入力バッファ、出力バッファ、双方向バッファのいずれとしても適用可能な新規な半導体集積回路の入出力保護装置とその保護方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【０００９】
即ち、本発明に係わる半導体集積回路の入出力保護装置の第１態様は、
半導体基板上に形成される集積回路の入出力保護装置であって、この入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、前記ボディは、このボディを前記制御回路を介して所定の電位にする第１の状態と、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、前記第１の状態の時、前記ボディの電位が、前記第１基準電位端子の電位に固定されるように構成したことを特徴とするものであり、
叉、第２態様は、
前記半導体基板は第１導電型であり、前記ボディは第１導電型ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型ウェル下部に形成された第２導電型ウェルで電気的に分離されていることを特徴とするものであり、
叉、第３態様は、
前記半導体基板は第１導電型であり、前記ボディは第１導電型第１ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型第１ウェル下部に形成された絶縁物層で電気的に分離されていることを特徴とするものであり、
叉、第４態様は、
前記制御回路はインバータであって、前記インバータの入力端子は第２基準電位端子に接続され、前記インバータの出力端子は前記ボディに接続されていることを特徴とするものであり、
叉、第５態様は、
前記制御回路は、容量素子と抵抗素子とで構成され、容量素子は入出力パッドと前記ボディの間に接続され、抵抗素子は前記ボディと前記第１基準電位端子との間に接続されていることを特徴とするものであり、
叉、第６態様は、
前記制御回路は、インバータと容量素子と抵抗素子とで構成され、前記第２基準電位端子とインバータの入力端子との間に抵抗素子が接続され、インバータの入力端子と前記第１基準電位端子との間に容量素子が接続され、インバータの出力端子が前記ボディへ接続されていることを特徴とするものであり、
叉、第７態様は、
前記第２導電型ウェルは前記第１基準電位端子へ接続されていることを特徴とするものである。
【００１０】
叉、本発明に係わる半導体集積回路の保護方法の態様は、
半導体基板上に形成される集積回路の保護方法であって、
入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、
前記ボディは、前記ボディを前記制御回路を介して所定の電位にする第１の状態と、前記ボディが、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、
前記第２の状態のとき、前記入出力パッドに正極性の過電圧が印加された時、前記ボディの電位が上昇することで、スナップバックトリガ電圧を低下せしめることを特徴とするものである。
【００１１】
本発明の入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、ドレインは入出力パッドへ接続され、ソースは第１基準電位端子へ接続され、ボディは前記半導体基板と電気的に分離されており、且つ制御回路へ接続されている。集積回路の通常動作時は、制御回路によりボディの電位が固定されるようになっている。制御回路は、例えばインバータを用いて、そのインバータの入力端子を第２基準電位端子へ接続し、インバータの出力端子をボディに接続することによって構成できる。第１基準電位に対して、入出力パッドへ過電圧が印加される場合は、寄生バイポーラトランジスタのベースに相当するボディの電位は固定されていないため、ボディの電位は上昇しやすくなる。従って、スナップバックトリガ電圧が低下し、保護装置は、より低い電圧で応答できるようになり、静電気耐性が向上する。
【００１２】
また、制御回路を容量素子と抵抗素子とを組み合わせて構成し、過電圧印加時のみに、容量結合効果を利用してボディ電位が上昇するようにすることで、さらにスナップバックトリガ電圧を低下させることができ、静電気耐性も向上させることができる。
【００１３】
本発明の入出力保護装置では、保護素子のボディ電位を上昇しやすくすることによって、スナップバックトリガ電圧を下げており、静電気耐性は、ゲートの接続方法に依存しないので、ゲート接続配線のレイアウト変更のみで、入力バッファとしても、出力バッファとしても、双方向バッファとしても適用することが可能となる。例えば、入力バッファへ適用するときは、ゲートは第１基準電位端子へ接続し、出力バッファとして適用するときは、内部回路出力端子へ接続すればよい。
【００１４】
【発明の実施の形態】
本発明の半導体集積回路の入出力保護装置の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明の第１の実施の形態を示す断面図であり、図２はその回路図である。Ｐ型基板１上のＰウェル３内にＮ型ドレイン拡散層７ａ、Ｎ型ソース拡散層７ｂ、ゲート６からなるｎＭＯＳ保護素子１２が形成されている。Ｎ型ドレイン７ａは入出力パッド５へ接続され、ゲート６は内部回路１０へ接続され、Ｎ型ソース拡散層７ｂは接地端子９へ接続されている。本発明の実施の形態は、出力バッファに適用したため、ゲート６は内部回路１０へ接続しているが、入力バッファに適用する場合は、接地端子９へ接続すればよい。
【００１６】
Ｐウェル３は、Ｐ型基板１とディープＮウェル２によって電気的に分離されており、Ｐウェル３の電位を制御するためのＰ型拡散層８を介して、制御回路１１へ接続されている。集積回路の通常動作時には、制御回路１１は０Ｖを出力して、Ｐウェル３は０Ｖに固定されるように構成されている。
【００１７】
図３は、本発明の第２実施の形態を示す断面図である。第２の実施の形態では、Ｐウェル３とＰ型基板１とは、ＳＯＩ層１３によって電気的に分離されている。その他の構成については、第１の実施の形態と同様である。
【００１８】
次に、本発明の実施の形態の動作について説明する。
【００１９】
図１において、入出力パッド５へ接地端子９に対して正極の過電圧が印加されると、Ｎ型ドレイン拡散層７ａからＰウェル３へ電流が流れるが、Ｐウェル３は、Ｐ型基板１とディープＮウェル２によって電気的に分離されており、また、Ｐウェル３は接地されていないので、Ｐウェル３の電位は容易に上昇する。Ｐウェル３の電位が上昇し、接地しているＮ型ソース拡散層７ｂ間のＰＮ接合が順バイアスになると、ｎＭＯＳ保護素子１２はスナップバックを起こす。Ｐウェル３をＰ型基板１と電気的に分離し、接地端子９と直接接続しないことで、Ｐウェル３の電位は上昇しやすくなり、スナップバックトリガ電圧を低下させることができる。
【００２０】
入出力パッド５へ接地端子９に対して負極の過電圧が印加された場合は、接地端子９に接続されているＮ型ソース拡散層７ｂからＰウェル３へ電流が流れ込み、Ｐウェル３の電位が上昇することになるが、正極過電圧印加時と同様にＰウェル３の電位は上昇しやすく、スナップバックトリガ電圧は低くなる。スナップバックトリガ電圧を下げることで保護素子は、より低い電圧で応答できるようになり、静電気耐性が向上する。
【００２１】
図１では、ディープＮウェル２によって、Ｐウェル３とＰ型基板１とを電気的に分離しているが、図２のように、ＳＯＩ層１３によって分離した場合においても、同様な効果が得られる。また、制御回路１１は、通常動作時は０Ｖを出力するように設定されており、このときＰウェル３は０Ｖに固定されているので、オフリーク等が増加することはない。
【００２２】
また、本発明の実施の形態では、ゲート電位によらず、スナップバックトリガ電圧を下げることが可能であり、静電気耐性は、ゲート電位に依存しないので、ゲートの接続を変更すれば、入力バッファのみでなく、出力バッファ、双方向バッファへの適用も可能となる。
【００２３】
【実施例】
以下に、本発明に係わる半導体集積回路の入出力保護装置とその保護方法の具体例を図面を参照しながら詳細に説明する。
【００２４】
（第１の具体例）
図４は、本発明に係わる半導体集積回路の入出力保護装置の第１の具体例の構造を示す図であって、これらの図には、
半導体基板上１に形成される集積回路１０の入出力保護装置であって、この入出力保護装置は、ドレイン７ａ、ゲート６、ソース７ｂ、ボディ３を備えたＭＯＳ構造を有しており、前記ドレイン７ａは入出力パッド５へ接続され、前記ゲート６は内部回路１０又は第１基準電位端子９へ接続され、前記ソース７ｂは第１基準電位端子９へ接続され、前記ボディ３は、前記半導体基板１と電気的に分離されており、且つ制御回路１１へ接続されていることを特徴とする半導体集積回路の入出力保護装置が示されている。
【００２５】
以下に、第１の具体例を更に詳細に説明する。
【００２６】
図４は、本発明の第１の具体例を示す断面図であり、図５はその回路図である。この第１の具体例では、図１で説明した制御回路１１をインバータ１４で構成したものである。Ｐ型基板１の所望の領域のみに高エネルギーでリン注入することによって、ディープＮウェル２を形成後、ディープＮウェル２より浅い深さでＮウェル４、Ｐウェル３を形成する。この時、Ｎウェル４は、ディープＮウェル２と接触するように形成している。ｎＭＯＳ保護素子を形成するためのＰウェル３は、側面方向はＮウェル４で囲まれており、Ｐウェル３の下部にはディープＮウェル２が設けられているので、Ｐ型基板１とは電気的に分離されている。Ｐウェル３にｎＭＯＳ保護素子を形成し、そのＮ型ドレイン拡散層７ａを入出力パッド５へ、Ｎ型ソース拡散層７ｂを接地端子９へ、ゲート６は内部回路１０へ接続した。Ｐウェル３内にＰウェル電位制御用のＰ型拡散層８を形成し、ゲート幅１０μｍ程度のｎＭＯＳ、ｐＭＯＳで構成したインバータ１４の出力端子を、Ｐ型拡散層８へ接続した。インバータ１４の入力端子は、電源端子１５へ接続した。
【００２７】
以上の構成においては、内部回路１０が、通常の動作をしている時には、Ｐウェル３内にはインバータ１４を介して０Ｖが印加され、Ｐウェル３は、０Ｖに固定されている。
【００２８】
そして、内部回路１０が、通常の動作をしていない時は、Ｐウェル３にも０Ｖが印加されず、Ｐウェル３は浮いている状態になっている。この状態で、入出力パッド５と接地端子９間に過電圧が印加されると、Ｐウェル３の電位は即時に上昇し、ｎＭＯＳ保護素子はスナップバックを起こした。Ｐウェル３を接地している場合は、スナップバックトリガ電圧が７Ｖであったのに対して、本具体例では、５Ｖまで低下させることができた。
（第２の具体例）
図６は、本発明の第２の具体例を示す断面図であり、図７はその回路図である。この第２の具体例では、制御回路を、容量素子１８と抵抗素子１７とで構成した。容量素子１８は、Ｎウェル４上にゲート酸化膜とゲートポリシリコンを設けることによって形成されるＭＯＳ容量１６で構成し、抵抗素子１７は、フィールド酸化膜上にゲートポリシコンを所望のサイズでパターニングすることによって構成した。容量素子１８、抵抗素子１７の値は、静電気パルスの立ち上がり時間が約１０ｎｓｅｃであることを考慮して、ＣＲ時定数が１０ｎｓｅｃ以上になるよう、容量値は約２ｐＦ、抵抗値は約７ｋΩとした。この第２の具体例では、容量素子１８のカップリング効果により、静電気印加時にＰウェル３の電位は、より速く上昇するので、スナップバックトリガ電圧を４Ｖまで低下させることができた。
（第３の具体例）
図８は、本発明の第３の具体例を示す断面図である。
【００２９】
この第３の具体例では、積層導電体に容量絶縁膜を挟むことによって形成されるメタル容量を容量素子として適用した。メタル容量上部電極１９、メタル容量下部電極２０は、タングステンシリサイド（ＷＳｉｘ）で形成した。抵抗素子１７は、第２の具体例と同様に、フィールド酸化膜上にゲートポリシコンをパターニングすることによって構成した。この第３の具体例においても、第２の具体例と同様に、スナップバックトリガ電圧を４Ｖまで低下させることができた。
（第４の具体例）
図９は、本発明の第４の具体例を示す回路図である。この第４の具体例では、ｎＭＯＳ保護素子のＰウェル制御回路として、インバータ１３と容量素子１８と抵抗素子１７を組み合わせた例である。この具体例においても、第１の具体例〜第３の具体例と同等の効果が得られることは言うまでもない。
（第５の具体例）
図１０は、本発明の第５の具体例を示す断面図である。この第５の具体例では、第１の具体例と同様に、ｎＭＯＳ保護素子のＰウェル３をインバータ１３によって制御しているが、Ｎウェル４内にＮ型拡散層７を設けて、接地端子９へ接続した。また、ディープＮウェル２の形成は、第１の具体例では、イオン注入エネルギー９００ｋｅＶで行ったのに対して、この第５の具体例では、６００ｋｅＶにし、ディープＮウェル２を浅く形成した。また、リン濃度は、第１の具体例では１×１０１８個／ｃｍ３としたが、この第５の具体例では、３×１０１８個／ｃｍ３と高くした。入出力パッド５と接地端子９間に過電圧が印加されると、ｎＭＯＳ保護素子のＮ型ドレイン拡散層７ａ、Ｐウェル３、Ｎ型ソース拡散層７ｂで構成される横型ＮＰＮバイポーラトランジスタがターンオンするが、ディープＮウェル２の深さを浅くして、不純物濃度を高くし、接地端子９へ接続することで、Ｎ型ドレイン拡散層７ａ、Ｐウェル３、ディープＮウェル２で構成される縦型ＮＰＮバイポーラトランジスタ（ＶＮＰＮ）２１も過電流放電に寄与するようになる。この構成により、単位サイズ当たりの放電能力を大幅に向上させることができた。
【００３０】
このように、本発明の半導体集積回路の保護方法は、
半導体基板上に形成される集積回路の保護方法であって、
入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、
前記ボディは、前記ボディを前記制御回路を介して所定の電位にする第１の状態と、前記ボディが、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、
前記第２の状態のとき、前記入出力パッドに正極性の過電圧が印加された時、前記ボディの電位が上昇することで、スナップバックトリガ電圧を低下せしめることを特徴とするものである。
【００３１】
【発明の効果】
本発明の効果は、集積回路の微細化に伴って、拡散層の浅接合化、シリサイド化、ゲート酸化膜の薄膜化が行われても、充分な静電気耐性を確保できることである。また、本発明の保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造から成り、ボディを半導体基板から電気的に分離してスナップバックトリガ電圧を低くすることによって、静電気保護能力を高めている。従って、静電気耐性はゲートの接続方法には依存しないので、同一構造の保護装置でゲートの接続方法を配線で切り替えることによって、入力バッファとしても、出力バッファとしても、双方向バッファとしても適用することができる。
【００３２】
ゲート酸化膜厚が約４０Åである０．１８μｍルールのＣＭＯＳ半導体集積回路において、従来のゲート、ボディとも接地端子に接続したｎＭＯＳ保護装置を適用した場合、Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ（ＨＢＭ）ＥＳＤ印加試験を行うと、５００Ｖ以下で被保護回路のゲート酸化膜が破壊してしまったが、本発明の入出力保護装置を適用することにより、２０００Ｖ以上の耐圧を確保することが可能となった。
【００３３】
また、静電気印加時にｎＭＯＳ保護素子のゲート電位が上昇するように改良した保護装置で出力バッファを構成したときに比べ、本発明では約半分のサイズで同等の静電気耐性を確保することが可能となった。
【図面の簡単な説明】
【図１】本発明の半導体集積回路入出力保護装置の第１の実施の形態を示す断面である。
【図２】図１の回路図である。
【図３】本発明の半導体集積回路入出力保護装置の第２の実施の形態を示す断面図である。
【図４】本発明の半導体集積回路入出力保護装置の第１の具体例を示す断面図である。
【図５】図４の回路図である。
【図６】本発明の第２の具体例を示す断面図である。
【図７】図６の回路図である。
【図８】本発明の第３の具体例を示す断面図である。
【図９】本発明の第４の具体例の回路図である。
【図１０】本発明の第５の具体例を示す断面図である。
【図１１】従来の半導体集積回路入力保護装置の回路図である。
【図１２】従来の半導体集積回路入力保護装置を示す断面図である。
【図１３】従来の半導体集積回路入力保護装置の電気特性図である。
【図１４】従来の半導体集積回路入力保護装置の回路図である。
【図１５】従来の他の回路図である。
【図１６】従来の他の回路図である。
【符号の説明】
１ Ｐ型基板
２ ディープＮウェル
３ Ｐウェル
４ Ｎウェル
５ 入出力パッド
６ ゲート
７ Ｎ型拡散層
７ａ Ｎ型ドレイン拡散層
７ｂ Ｎ型ソース拡散層
８ Ｐ型拡散層
９ 接地端子
１０ 内部回路
１０ａ 被保護回路
１１ 制御回路
１２ ｎＭＯＳ保護素子
１３ ＳＯＩ層
１４ インバータ
１５ 電源端子
１６ ＭＯＳ容量
１７ 抵抗素子
１８ 容量素子
１９ メタル容量上部電極
２０ メタル容量下部電極
２１ ＶＮＰＮ
２２ ツェナーダイオード
２３ ＰＮＰトランジスタ
【発明の属する技術分野】
本発明は、半導体集積回路の入出力保護装置とその保護方法に関し、特に、静電気等から保護するための入出力保護装置とその保護方法に関する。
【０００２】
【従来の技術】
従来の入出力保護素子として、最も一般的なｎＭＯＳ保護素子の回路図を図１１に、その断面図を図１２に示す。この例において、入出力パッド５に静電気等による過電圧が印加されると、ｎＭＯＳ保護素子１２が導通し、接地端子９へ過電流が逃がされ、被保護回路１０ａが保護される。接地端子９に対して入出力パッド５へ印加される過電圧の極性が負極であるとき、Ｎ型ドレイン拡散層７ａとＰウェル３間のＰＮ接合は順バイアスとなり、順方向ＰＮダイオードによって過電流が逃がされる。順方向ダイオードによるクランプ電圧は通常１Ｖ以下で低いため、充分な静電気耐性が確保される。接地端子９に対して正極過電圧が入出力パッド５へ印加される場合は、前述のＮ型ドレイン拡散層７ａとＰウェル３間のＰＮ接合は逆バイアスとなる。ＰＮ接合に加わる逆方向電圧が高くなると、ＰＮ接合は降伏現象を起こし、Ｎ型ドレイン拡散層７ａからＰ型拡散層８へ降伏電流が流れる。この降伏電流が大きくなると、Ｐウェル３の寄生抵抗の影響により、Ｐウェル３の電位が上昇し、その結果、Ｐウェル３とＮ型ソース拡散層７ｂ間が順バイアスとなり、Ｎ型ドレイン拡散層７ａをコレクタ、Ｐウェル３をベース、Ｎ型ソース拡散層７ｂをエミッタとした寄生ＮＰＮバイポーラトランジスタがターンオンする。このときの電圧−電流特性は、図１３のようになる。電圧値Ｖｂｄで降伏現象が起こり、降伏電流が電流値Ｉｔ１に達すると寄生ＮＰＮバイポーラトランジスタがターンオンし、電圧はＶｓｐに保持されて電流が流れる。この現象はスナップバックと言われており、Ｖｔ１はスナップバックトリガ電圧、Ｖｓｐはスナップバック保持電圧と呼ばれている。近年の半導体集積回路装置は、高密度化、高速化のために素子寸法の微細化が急速に進んでいるが、素子寸法の微細化に伴う、拡散層の浅接合化およびシリサイド化、ゲート酸化膜の薄膜化等は、静電気耐性を著しく低下させるため、その静電気保護方法は大きな課題となっている。
【０００３】
このような課題を解決するには、前述のスナップバックトリガ電圧を低くする必要があるが、その解決策としてｎＭＯＳ保護素子のゲート電位を静電気印加時のみに上昇させる方法がいくつか提案されている。図１４〜図１６は、その例を示す回路図である。
【０００４】
図１４は、Ｒａｍａｓｗａｍｙらにより提案され、１９９５年ＩＲＰＳ論文集２４８頁に掲載された技術である。この例では、入出力パッド５とｎＭＯＳ保護素子１２のゲートを容量素子１８で接続し、ｎＭＯＳ保護素子１２のゲートと接地端子９間を抵抗素子１７で接続している。入出力端子５へ接地端子９に対して、正極過電圧が印加されると、容量結合効果によりｎＭＯＳ保護素子１２のゲート電位が上昇する。ゲート電位が上昇するタイミングは、容量素子１８と抵抗素子１７の値によって調整され、集積回路の通常動作時は、ｎＭＯＳ保護素子はオフ状態となるように設定されている。過電圧印加時にｎＭＯＳ保護素子のゲート電位が上昇すると、ドレイン端部での電界が大きくなり、その結果、Ｎ型ドレインからＰウェルへ流れる電流が増加し、スナップバックトリガ電圧が低下する。スナップバックトリガ電圧が低下すると、より低い電圧でｎＭＯＳ保護素子が応答できるようになり、静電気耐性が向上する。
【０００５】
図１５は、ツェナーダイオード２２を利用してｎＭＯＳ保護素子のゲート電位を上昇させる例であり、図１６は、ＰＮＰトランジスタ２３と容量素子１８を利用して、ｎＭＯＳ保護素子のゲート電位を上昇させる例である。いずれの例も１９９７年ＥＯＳ／ＥＳＤシンポジウム論文集に掲載された技術である。以上のように、昨今の集積回路の静電保護素子は、過電圧印加時にＭＯＳトランジスタのゲート電位を上昇させる工夫がなされている。
【０００６】
前述のように、近年の集積回路静電保護素子は、過電圧印加時にＭＯＳトランジスタのゲート電位を上昇させる工夫がなされているが、通常動作時はＭＯＳ保護素子はオフ状態であり、ＭＯＳ保護素子のゲートへ内部回路の信号を入力させることができない。従って、入力保護として適用することは可能であるが、内部回路とゲートを接続して駆動させる出力用トランジスタは、保護素子として適用できないことになる。よって、集積回路の出力ピンでは、保護素子とは別に出力駆動用トランジスタが必要となり、出力バッファサイズが大きくなるという問題があった。特に、同一構造のバッファを使用して、配線レイアウトのみ変更することにより、入力バッファ、出力バッファを切り替えるゲートアレイ等の集積回路では、全Ｉ／Ｏバッファのサイズを大きくする必要があり、チップサイズを小さくできないという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、集積回路の微細化に伴う、拡散層の浅接合化およびシリサイド化、ゲート酸化膜の薄膜化等により静電気耐性を低下させることなく、配線のレイアウト変更のみで、集積回路の入力バッファ、出力バッファ、双方向バッファのいずれとしても適用可能な新規な半導体集積回路の入出力保護装置とその保護方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【０００９】
即ち、本発明に係わる半導体集積回路の入出力保護装置の第１態様は、
半導体基板上に形成される集積回路の入出力保護装置であって、この入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、前記ボディは、このボディを前記制御回路を介して所定の電位にする第１の状態と、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、前記第１の状態の時、前記ボディの電位が、前記第１基準電位端子の電位に固定されるように構成したことを特徴とするものであり、
叉、第２態様は、
前記半導体基板は第１導電型であり、前記ボディは第１導電型ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型ウェル下部に形成された第２導電型ウェルで電気的に分離されていることを特徴とするものであり、
叉、第３態様は、
前記半導体基板は第１導電型であり、前記ボディは第１導電型第１ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型第１ウェル下部に形成された絶縁物層で電気的に分離されていることを特徴とするものであり、
叉、第４態様は、
前記制御回路はインバータであって、前記インバータの入力端子は第２基準電位端子に接続され、前記インバータの出力端子は前記ボディに接続されていることを特徴とするものであり、
叉、第５態様は、
前記制御回路は、容量素子と抵抗素子とで構成され、容量素子は入出力パッドと前記ボディの間に接続され、抵抗素子は前記ボディと前記第１基準電位端子との間に接続されていることを特徴とするものであり、
叉、第６態様は、
前記制御回路は、インバータと容量素子と抵抗素子とで構成され、前記第２基準電位端子とインバータの入力端子との間に抵抗素子が接続され、インバータの入力端子と前記第１基準電位端子との間に容量素子が接続され、インバータの出力端子が前記ボディへ接続されていることを特徴とするものであり、
叉、第７態様は、
前記第２導電型ウェルは前記第１基準電位端子へ接続されていることを特徴とするものである。
【００１０】
叉、本発明に係わる半導体集積回路の保護方法の態様は、
半導体基板上に形成される集積回路の保護方法であって、
入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、
前記ボディは、前記ボディを前記制御回路を介して所定の電位にする第１の状態と、前記ボディが、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、
前記第２の状態のとき、前記入出力パッドに正極性の過電圧が印加された時、前記ボディの電位が上昇することで、スナップバックトリガ電圧を低下せしめることを特徴とするものである。
【００１１】
本発明の入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、ドレインは入出力パッドへ接続され、ソースは第１基準電位端子へ接続され、ボディは前記半導体基板と電気的に分離されており、且つ制御回路へ接続されている。集積回路の通常動作時は、制御回路によりボディの電位が固定されるようになっている。制御回路は、例えばインバータを用いて、そのインバータの入力端子を第２基準電位端子へ接続し、インバータの出力端子をボディに接続することによって構成できる。第１基準電位に対して、入出力パッドへ過電圧が印加される場合は、寄生バイポーラトランジスタのベースに相当するボディの電位は固定されていないため、ボディの電位は上昇しやすくなる。従って、スナップバックトリガ電圧が低下し、保護装置は、より低い電圧で応答できるようになり、静電気耐性が向上する。
【００１２】
また、制御回路を容量素子と抵抗素子とを組み合わせて構成し、過電圧印加時のみに、容量結合効果を利用してボディ電位が上昇するようにすることで、さらにスナップバックトリガ電圧を低下させることができ、静電気耐性も向上させることができる。
【００１３】
本発明の入出力保護装置では、保護素子のボディ電位を上昇しやすくすることによって、スナップバックトリガ電圧を下げており、静電気耐性は、ゲートの接続方法に依存しないので、ゲート接続配線のレイアウト変更のみで、入力バッファとしても、出力バッファとしても、双方向バッファとしても適用することが可能となる。例えば、入力バッファへ適用するときは、ゲートは第１基準電位端子へ接続し、出力バッファとして適用するときは、内部回路出力端子へ接続すればよい。
【００１４】
【発明の実施の形態】
本発明の半導体集積回路の入出力保護装置の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明の第１の実施の形態を示す断面図であり、図２はその回路図である。Ｐ型基板１上のＰウェル３内にＮ型ドレイン拡散層７ａ、Ｎ型ソース拡散層７ｂ、ゲート６からなるｎＭＯＳ保護素子１２が形成されている。Ｎ型ドレイン７ａは入出力パッド５へ接続され、ゲート６は内部回路１０へ接続され、Ｎ型ソース拡散層７ｂは接地端子９へ接続されている。本発明の実施の形態は、出力バッファに適用したため、ゲート６は内部回路１０へ接続しているが、入力バッファに適用する場合は、接地端子９へ接続すればよい。
【００１６】
Ｐウェル３は、Ｐ型基板１とディープＮウェル２によって電気的に分離されており、Ｐウェル３の電位を制御するためのＰ型拡散層８を介して、制御回路１１へ接続されている。集積回路の通常動作時には、制御回路１１は０Ｖを出力して、Ｐウェル３は０Ｖに固定されるように構成されている。
【００１７】
図３は、本発明の第２実施の形態を示す断面図である。第２の実施の形態では、Ｐウェル３とＰ型基板１とは、ＳＯＩ層１３によって電気的に分離されている。その他の構成については、第１の実施の形態と同様である。
【００１８】
次に、本発明の実施の形態の動作について説明する。
【００１９】
図１において、入出力パッド５へ接地端子９に対して正極の過電圧が印加されると、Ｎ型ドレイン拡散層７ａからＰウェル３へ電流が流れるが、Ｐウェル３は、Ｐ型基板１とディープＮウェル２によって電気的に分離されており、また、Ｐウェル３は接地されていないので、Ｐウェル３の電位は容易に上昇する。Ｐウェル３の電位が上昇し、接地しているＮ型ソース拡散層７ｂ間のＰＮ接合が順バイアスになると、ｎＭＯＳ保護素子１２はスナップバックを起こす。Ｐウェル３をＰ型基板１と電気的に分離し、接地端子９と直接接続しないことで、Ｐウェル３の電位は上昇しやすくなり、スナップバックトリガ電圧を低下させることができる。
【００２０】
入出力パッド５へ接地端子９に対して負極の過電圧が印加された場合は、接地端子９に接続されているＮ型ソース拡散層７ｂからＰウェル３へ電流が流れ込み、Ｐウェル３の電位が上昇することになるが、正極過電圧印加時と同様にＰウェル３の電位は上昇しやすく、スナップバックトリガ電圧は低くなる。スナップバックトリガ電圧を下げることで保護素子は、より低い電圧で応答できるようになり、静電気耐性が向上する。
【００２１】
図１では、ディープＮウェル２によって、Ｐウェル３とＰ型基板１とを電気的に分離しているが、図２のように、ＳＯＩ層１３によって分離した場合においても、同様な効果が得られる。また、制御回路１１は、通常動作時は０Ｖを出力するように設定されており、このときＰウェル３は０Ｖに固定されているので、オフリーク等が増加することはない。
【００２２】
また、本発明の実施の形態では、ゲート電位によらず、スナップバックトリガ電圧を下げることが可能であり、静電気耐性は、ゲート電位に依存しないので、ゲートの接続を変更すれば、入力バッファのみでなく、出力バッファ、双方向バッファへの適用も可能となる。
【００２３】
【実施例】
以下に、本発明に係わる半導体集積回路の入出力保護装置とその保護方法の具体例を図面を参照しながら詳細に説明する。
【００２４】
（第１の具体例）
図４は、本発明に係わる半導体集積回路の入出力保護装置の第１の具体例の構造を示す図であって、これらの図には、
半導体基板上１に形成される集積回路１０の入出力保護装置であって、この入出力保護装置は、ドレイン７ａ、ゲート６、ソース７ｂ、ボディ３を備えたＭＯＳ構造を有しており、前記ドレイン７ａは入出力パッド５へ接続され、前記ゲート６は内部回路１０又は第１基準電位端子９へ接続され、前記ソース７ｂは第１基準電位端子９へ接続され、前記ボディ３は、前記半導体基板１と電気的に分離されており、且つ制御回路１１へ接続されていることを特徴とする半導体集積回路の入出力保護装置が示されている。
【００２５】
以下に、第１の具体例を更に詳細に説明する。
【００２６】
図４は、本発明の第１の具体例を示す断面図であり、図５はその回路図である。この第１の具体例では、図１で説明した制御回路１１をインバータ１４で構成したものである。Ｐ型基板１の所望の領域のみに高エネルギーでリン注入することによって、ディープＮウェル２を形成後、ディープＮウェル２より浅い深さでＮウェル４、Ｐウェル３を形成する。この時、Ｎウェル４は、ディープＮウェル２と接触するように形成している。ｎＭＯＳ保護素子を形成するためのＰウェル３は、側面方向はＮウェル４で囲まれており、Ｐウェル３の下部にはディープＮウェル２が設けられているので、Ｐ型基板１とは電気的に分離されている。Ｐウェル３にｎＭＯＳ保護素子を形成し、そのＮ型ドレイン拡散層７ａを入出力パッド５へ、Ｎ型ソース拡散層７ｂを接地端子９へ、ゲート６は内部回路１０へ接続した。Ｐウェル３内にＰウェル電位制御用のＰ型拡散層８を形成し、ゲート幅１０μｍ程度のｎＭＯＳ、ｐＭＯＳで構成したインバータ１４の出力端子を、Ｐ型拡散層８へ接続した。インバータ１４の入力端子は、電源端子１５へ接続した。
【００２７】
以上の構成においては、内部回路１０が、通常の動作をしている時には、Ｐウェル３内にはインバータ１４を介して０Ｖが印加され、Ｐウェル３は、０Ｖに固定されている。
【００２８】
そして、内部回路１０が、通常の動作をしていない時は、Ｐウェル３にも０Ｖが印加されず、Ｐウェル３は浮いている状態になっている。この状態で、入出力パッド５と接地端子９間に過電圧が印加されると、Ｐウェル３の電位は即時に上昇し、ｎＭＯＳ保護素子はスナップバックを起こした。Ｐウェル３を接地している場合は、スナップバックトリガ電圧が７Ｖであったのに対して、本具体例では、５Ｖまで低下させることができた。
（第２の具体例）
図６は、本発明の第２の具体例を示す断面図であり、図７はその回路図である。この第２の具体例では、制御回路を、容量素子１８と抵抗素子１７とで構成した。容量素子１８は、Ｎウェル４上にゲート酸化膜とゲートポリシリコンを設けることによって形成されるＭＯＳ容量１６で構成し、抵抗素子１７は、フィールド酸化膜上にゲートポリシコンを所望のサイズでパターニングすることによって構成した。容量素子１８、抵抗素子１７の値は、静電気パルスの立ち上がり時間が約１０ｎｓｅｃであることを考慮して、ＣＲ時定数が１０ｎｓｅｃ以上になるよう、容量値は約２ｐＦ、抵抗値は約７ｋΩとした。この第２の具体例では、容量素子１８のカップリング効果により、静電気印加時にＰウェル３の電位は、より速く上昇するので、スナップバックトリガ電圧を４Ｖまで低下させることができた。
（第３の具体例）
図８は、本発明の第３の具体例を示す断面図である。
【００２９】
この第３の具体例では、積層導電体に容量絶縁膜を挟むことによって形成されるメタル容量を容量素子として適用した。メタル容量上部電極１９、メタル容量下部電極２０は、タングステンシリサイド（ＷＳｉｘ）で形成した。抵抗素子１７は、第２の具体例と同様に、フィールド酸化膜上にゲートポリシコンをパターニングすることによって構成した。この第３の具体例においても、第２の具体例と同様に、スナップバックトリガ電圧を４Ｖまで低下させることができた。
（第４の具体例）
図９は、本発明の第４の具体例を示す回路図である。この第４の具体例では、ｎＭＯＳ保護素子のＰウェル制御回路として、インバータ１３と容量素子１８と抵抗素子１７を組み合わせた例である。この具体例においても、第１の具体例〜第３の具体例と同等の効果が得られることは言うまでもない。
（第５の具体例）
図１０は、本発明の第５の具体例を示す断面図である。この第５の具体例では、第１の具体例と同様に、ｎＭＯＳ保護素子のＰウェル３をインバータ１３によって制御しているが、Ｎウェル４内にＮ型拡散層７を設けて、接地端子９へ接続した。また、ディープＮウェル２の形成は、第１の具体例では、イオン注入エネルギー９００ｋｅＶで行ったのに対して、この第５の具体例では、６００ｋｅＶにし、ディープＮウェル２を浅く形成した。また、リン濃度は、第１の具体例では１×１０１８個／ｃｍ３としたが、この第５の具体例では、３×１０１８個／ｃｍ３と高くした。入出力パッド５と接地端子９間に過電圧が印加されると、ｎＭＯＳ保護素子のＮ型ドレイン拡散層７ａ、Ｐウェル３、Ｎ型ソース拡散層７ｂで構成される横型ＮＰＮバイポーラトランジスタがターンオンするが、ディープＮウェル２の深さを浅くして、不純物濃度を高くし、接地端子９へ接続することで、Ｎ型ドレイン拡散層７ａ、Ｐウェル３、ディープＮウェル２で構成される縦型ＮＰＮバイポーラトランジスタ（ＶＮＰＮ）２１も過電流放電に寄与するようになる。この構成により、単位サイズ当たりの放電能力を大幅に向上させることができた。
【００３０】
このように、本発明の半導体集積回路の保護方法は、
半導体基板上に形成される集積回路の保護方法であって、
入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、
前記ボディは、前記ボディを前記制御回路を介して所定の電位にする第１の状態と、前記ボディが、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、
前記第２の状態のとき、前記入出力パッドに正極性の過電圧が印加された時、前記ボディの電位が上昇することで、スナップバックトリガ電圧を低下せしめることを特徴とするものである。
【００３１】
【発明の効果】
本発明の効果は、集積回路の微細化に伴って、拡散層の浅接合化、シリサイド化、ゲート酸化膜の薄膜化が行われても、充分な静電気耐性を確保できることである。また、本発明の保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造から成り、ボディを半導体基板から電気的に分離してスナップバックトリガ電圧を低くすることによって、静電気保護能力を高めている。従って、静電気耐性はゲートの接続方法には依存しないので、同一構造の保護装置でゲートの接続方法を配線で切り替えることによって、入力バッファとしても、出力バッファとしても、双方向バッファとしても適用することができる。
【００３２】
ゲート酸化膜厚が約４０Åである０．１８μｍルールのＣＭＯＳ半導体集積回路において、従来のゲート、ボディとも接地端子に接続したｎＭＯＳ保護装置を適用した場合、Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ（ＨＢＭ）ＥＳＤ印加試験を行うと、５００Ｖ以下で被保護回路のゲート酸化膜が破壊してしまったが、本発明の入出力保護装置を適用することにより、２０００Ｖ以上の耐圧を確保することが可能となった。
【００３３】
また、静電気印加時にｎＭＯＳ保護素子のゲート電位が上昇するように改良した保護装置で出力バッファを構成したときに比べ、本発明では約半分のサイズで同等の静電気耐性を確保することが可能となった。
【図面の簡単な説明】
【図１】本発明の半導体集積回路入出力保護装置の第１の実施の形態を示す断面である。
【図２】図１の回路図である。
【図３】本発明の半導体集積回路入出力保護装置の第２の実施の形態を示す断面図である。
【図４】本発明の半導体集積回路入出力保護装置の第１の具体例を示す断面図である。
【図５】図４の回路図である。
【図６】本発明の第２の具体例を示す断面図である。
【図７】図６の回路図である。
【図８】本発明の第３の具体例を示す断面図である。
【図９】本発明の第４の具体例の回路図である。
【図１０】本発明の第５の具体例を示す断面図である。
【図１１】従来の半導体集積回路入力保護装置の回路図である。
【図１２】従来の半導体集積回路入力保護装置を示す断面図である。
【図１３】従来の半導体集積回路入力保護装置の電気特性図である。
【図１４】従来の半導体集積回路入力保護装置の回路図である。
【図１５】従来の他の回路図である。
【図１６】従来の他の回路図である。
【符号の説明】
１ Ｐ型基板
２ ディープＮウェル
３ Ｐウェル
４ Ｎウェル
５ 入出力パッド
６ ゲート
７ Ｎ型拡散層
７ａ Ｎ型ドレイン拡散層
７ｂ Ｎ型ソース拡散層
８ Ｐ型拡散層
９ 接地端子
１０ 内部回路
１０ａ 被保護回路
１１ 制御回路
１２ ｎＭＯＳ保護素子
１３ ＳＯＩ層
１４ インバータ
１５ 電源端子
１６ ＭＯＳ容量
１７ 抵抗素子
１８ 容量素子
１９ メタル容量上部電極
２０ メタル容量下部電極
２１ ＶＮＰＮ
２２ ツェナーダイオード
２３ ＰＮＰトランジスタ
Claims (8)
- 半導体基板上に形成される集積回路の入出力保護装置であって、この入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、前記ボディは、このボディを前記制御回路を介して所定の電位にする第１の状態と、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、前記第１の状態の時、前記ボディの電位が、前記第１基準電位端子の電位に固定されるように構成したことを特徴とする半導体集積回路の入出力保護装置。
- 前記半導体基板は第１導電型であり、前記ボディは第１導電型ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型ウェル下部に形成された第２導電型ウェルで電気的に分離されていることを特徴とする請求項１に記載の半導体集積回路の入出力保護装置。
- 前記半導体基板は第１導電型であり、前記ボディは第１導電型第１ウェルで構成され、前記半導体基板と前記ボディは、前記第１導電型第１ウェル下部に形成された絶縁物層で電気的に分離されていることを特徴とする請求項１に記載の半導体集積回路の入出力保護装置。
- 前記制御回路はインバータであって、前記インバータの入力端子は第２基準電位端子に接続され、前記インバータの出力端子は前記ボディに接続されていることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路の入出力保護装置。
- 前記制御回路は、容量素子と抵抗素子とで構成され、容量素子は入出力パッドと前記ボディの間に接続され、抵抗素子は前記ボディと前記第１基準電位端子との間に接続されていることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路の入出力保護装置。
- 前記制御回路は、インバータと容量素子と抵抗素子とで構成され、前記第２基準電位端子とインバータの入力端子との間に抵抗素子が接続され、インバータの入力端子と前記第１基準電位端子との間に容量素子が接続され、インバータの出力端子が前記ボディへ接続されていることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路の入出力保護装置。
- 前記第２導電型ウェルは前記第１基準電位端子へ接続されていることを特徴とする請求項２に記載の半導体集積回路の入出力保護装置。
- 半導体基板上に形成される集積回路の保護方法であって、
入出力保護装置は、ドレイン、ゲート、ソース、ボディを備えたＭＯＳ構造を有しており、前記ドレインは入出力パッドへ接続され、前記ゲートは内部回路又は第１基準電位端子へ接続され、前記ソースは第１基準電位端子へ接続され、前記ボディは、前記半導体基板と電気的に分離されており、且つ制御回路へ接続されていて、
前記ボディは、前記ボディを前記制御回路を介して所定の電位にする第１の状態と、前記ボディが、前記制御回路を介して所定の電圧が印加されない第２の状態とを有し、
前記第２の状態のとき、前記入出力パッドに正極性の過電圧が印加された時、前記ボディの電位が上昇することで、スナップバックトリガ電圧を低下せしめることを特徴とする半導体集積回路の保護方法。
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