JP2006523965A - シリコンオンインシュレータ技術を対象とする静電放電(esd)保護用低電圧シリコン制御整流器(scr) - Google Patents
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Abstract
ESD事象中のパワー散逸を制限することによって、非常に敏感な薄いゲート酸化物を保護することが可能なシリコンオンインシュレータ(SOI)静電放電(ESD)保護デバイスであって、これを達成する最良の方法はESD事象中にアクティブ(保護)デバイスにかかる電圧降下を低減することである。一実施形態では、本発明は非常に低いトリガーおよび保持電圧を提供する。さらに、本発明のSOI保護デバイスは電圧増加を低減する低いインピーダンスと低いパワー散逸特性を有し、したがって、設計者がより面積効率の良い保護デバイスを作製可能となる。
Description
[0001]本特許出願は、2003年4月16日出願の米国仮出願第60/463,461号の利益を主張するものであり、この内容は、全体を参照として本明細書に援用される。
[0002]本発明は、一般に静電放電(ESD)保護回路の分野に関し、より詳細には、シリコンオンインシュレータ(SOI)技術のためのESD保護に関する。
[0003]集積回路(IC)および他の半導体デバイスは、ESD事象に接触することによって発生し得る高電圧に対して極端に敏感である。したがって、静電放電(ESD)保護回路が集積回路には不可欠である。ESD事象は高い電位(通常数キロボルト)の放電により生じることが多く、短期間(通常100ナノ秒)に大電流(数アンペア)のパルスをもたらす。ESD事象は、例えばICのリード線に人が接触するか、または帯電した機械がICの他のリード線に放電することによってIC内で発生する。集積回路を製品内に取り付けている間に静電放電によりICが破壊され、製品に高額の修理が必要となる場合があるが、これはICが被り得る静電放電を散逸させる機構を設けることによって回避されるはずである。
[0004]ESD問題は、シリコンオンインシュレータ(SOI)相補型金属酸化膜半導体(CMOS)電界効果技術において特に顕著であったので、ESD保護に対する新たな考察やアプローチが必要とされている。SOI手法は、半導体デバイス領域(例えばトランジスタのアクティブ領域)と基板の間に二酸化ケイ素(SiO2)等の約100〜400ナノメートル(nm)の厚みを有する絶縁層の埋め込みを含んでいる。
[0005]しかしながら、超薄アクティブシリコン膜層の熱特性は熱伝導性に関しては劣っている。特に、二酸化ケイ素(SiO2)はシリコンと比べて非常に熱伝導性が低い。結果として、アクティブデバイス領域は熱的には絶縁層の下に配置された基板から孤立している。したがって、ESD事象が発生すると、ESDデバイス(例えばSCR)で発生した熱は基板によって発散することができない。したがって、ESD事象中、ESDデバイスのアクティブエリアは過剰な熱にさらされ、これがESDデバイスを損傷させる可能性がある。
[0006]さらに、非常に薄いゲート酸化物を保護するためには低電圧ESD電流伝導も必要である。このような薄いゲート酸化物は通常0.8〜2.4ナノメートルの厚みを有し、SOIが高速IC用途に重要な利点を有しているので、通常は高度SOIプロセスにおいて用いられる。非常に薄いゲート酸化物のESD保護を提供するのに加えて、トリガー電圧が非常に低く、できる限りトリガーオーバーシュートが制限されることも望ましい。したがって、当分野において、ESD事象中SOI保護デバイスに非常に高速なトリガー能力を提供するだけでなく、SOIESD保護デバイスのアクティブ領域にわたってパワーの散逸を制限する必要がある。
[0007]従来技術と関連するこれまでの不利な点は、ESD事象中のパワー散逸を制限することによって非常に敏感な薄いゲート酸化物を保護することができる本発明のシリコンオンインシュレータ(SOI)静電放電(ESD)保護デバイスにより克服される。これは、ESD事象中のアクティブ(保護)デバイスにかかる電圧降下の低減により最も有効に達成されるというものである。一実施形態では、本発明は非常に低いトリガーおよび保持電圧を提供する。さらに、本発明のシリコンオンインシュレータ(SOI)保護デバイスは、電圧増加を低減する低いインピーダンスと低いパワー散逸特性を有し、したがって、設計者がより面積効率の良い保護デバイスを作製可能となる。
[0008]一実施形態では、本発明は、保護された回路構成を有する半導体集積回路(IC)内の静電放電(ESD)保護回路を含み、このESD保護回路が、ESD電流を保護された回路構成を避けて分路するシリコン制御整流器(SCR)を備える。SCRは、基板と、基板上に形成されたNウェルおよび隣接するPウェルを備え、NウェルおよびPウェルがその間にPN接合を画成する。絶縁層が基板上に形成されてNウェルおよびPウェルを基板から電気的に絶縁する。
[0009]N+カソード領域がPウェル内に形成されてアースに結合し、P+アノード領域がNウェル内に形成されて保護された回路構成のパッドに結合する。少なくとも1つのP+トリガータップ領域がPウェル内に配置され、N+カソード領域に近接して離間され、SCRを起動するように適合されている。また、少なくとも1つのN+トリガータップ領域がNウェル内に配置され、P+アノード領域に近接して離間され、SCRを起動するように適合されている。
[0010]本発明の別の実施形態では、SCRが基板を備え、Nウェルおよび隣接するPウェルが基板上に形成されてその間にPN接合を画成する。絶縁層が基板上に形成されてNウェルおよびPウェルを基板から電気的に絶縁する。N+カソード領域がPウェル内に形成されてアースに結合され、P+アノード領域がNウェル内に形成されて保護された回路構成のパッドに結合される。
[0011]SCRは、集積トリガーデバイスをさらに含み、集積トリガーデバイスが、Pウェル内に形成され、パッドに結合され、NMOSチャネルを上記N+カソード領域との間に画成するN+ドレイン領域を備える。ゲート領域がN+カソード領域に結合され、NMOSチャネル上に配置される。少なくとも1つのP+トリガータップ領域がPウェル内に配置され、N+カソード領域およびN+ドレイン領域に近接して離間され、SCRを起動するように適合されている。また、少なくとも1つのN+トリガータップ領域がNウェル内に配置され、P+アノード領域に近接して離間され、SCRを起動するように適合されている。
[0012]本発明の教示は、以下の詳細な説明を添付の図面とともに考慮することによって容易に理解することができる。
[0021]理解を容易にするために、同一の参照番号が用いられ、可能であれば、図面に共通の同一の要素を指定している。
[0022]以下に説明するプロセスステップおよび構造は、集積回路(IC)を製造するための完全なプロセスフローを形成するものではない。本発明は、当分野で現在使用されているシリコンオンインシュレータ(SOI)集積回路作製手法とともに実施することができ、本発明の理解のために必要であるように一般的に実施されるプロセスステップの大半を含んでいるに過ぎない。作製中のICの部分の断面およびレイアウトを表わす図は、縮尺が一律ではないが、その代わり本発明の重要な特徴を示すように描かれている。さらに、可能であれば、図はIC回路のPおよびN型ドープ領域に関連する回路(例えばSCR回路)の回路図を例示的に含んでいる。
[0023]本発明はSOICMOSデバイスに関連して説明されている。しかしながら、異なるドーパント型を選択し、濃度を調整することによって、本発明がNMOS、PMOS、およびESDに起因するダメージに対応する他のプロセスに適用可能となることが当業者には理解されよう。
[0024]図1Aおよび図1Bは、外部オンチップトリガーを有する本発明のシリコンオンインシュレータ(SOI)SCRESD保護デバイス100の回路図を示す。回路図1Aおよび図1Bの実施形態それぞれが、例示的にトリガーデバイス105およびSCR102に結合されたICパッド148を示している。任意の電流制限抵抗器RLを保護される回路とSCRESD保護デバイス201との間に配置することができる。トリガーデバイス105およびSCR102は、ともに集積回路(IC)(図示せず)上の回路構成に対する保護デバイス100として働く。特に、トリガーデバイス105およびSCR102は、IC回路に結合されているパッド148で発生する可能性のある静電放電(ESD)からIC回路を保護する。オンされると、SCR102はパッド148からアース126へとESD電流の方向を変えるための分路として機能する。トリガーデバイス105はSCR202をオンに、すなわちこのような過電圧ESD状態を速く散逸するように「トリガー」する。
[0025]図1Aの回路図を参照すると、SCR保護デバイス100は、パッド148に接続されたアノード122とアース126に結合されたカソード124を有するSCR102を含んでいる。SCR102は、当分野で従来から既知のように、PNPトランジスタQp132およびNPNトランジスタQnにより概略的に表わすことができる。
[0026]特に、アノード122はPNPトランジスタQp132のエミッタ108に結合され、場合によりNウェル抵抗Rn142の一方の側に結合されている。抵抗器Rn142はSCR102のPNPトランジスタQp132のベースにおけるNウェル抵抗を表わすが、これについては以下でより詳細に述べる。
[0027]PNPトランジスタQp132のコレクタが第1のノード134に接続され、これが抵抗器Rp141の一方の側だけでなくNPNトランジスタQn131のベースにも接続され、(以下で述べる)トリガー105に接続されている。第2のノード136は、PNPトランジスタQp132のベースと、抵抗Rn142の他方の側と、NPNトランジスタQnのコレクタとを含んでいる。抵抗器Rp141の他方の側は第3のノード124に接続されており、これがアース126に結合されている。抵抗器Rp141はSCR102のPNPトランジスタQp131における基板抵抗を表わすが、これについては以下でより詳細に述べる。さらに、PNPトランジスタQp132のエミッタも接地された第3のノード124に接続されて、SCRデバイス102のカソードとして機能する。第1のノード134および第2のノード136がSCR102の第1および第2のトリガーゲートG1,G2を表わすことに留意されたい。
[0028]場合により、多数の直列に接続されたダイオード128(例えば仮想線で図示した2つのダイオード)をPNPトランジスタQp132のアノード122からエミッタ108への順方向導通方向に結合することができる。この直列に接続されたダイオード128(通常1〜4個のダイオード)は、SCR102の保持電圧をラッチアップスペックを満たすのに必要とされるだけ増加するために設けることができる。
[0029]回路図A内のトリガーデバイス105は、SCR102に集積されたトリガーデバイスとは対称的に、外部オンチップトリガーデバイスである。一実施形態では、トリガーデバイス105が接地ゲートNMOSトランジスタ106を含み、ここではゲート129がソース127に接続され、NMOSトランジスタ106のドレイン125がパッド148に結合されている。詳細には、ゲート129がどのMOS電流もオフするようにソース127に接続され、NMOSトランジスタ206のソース127およびゲート129がSCR102の第1のノード(第1のゲートG1)136でNPNトランジスタQnのベースに結合されている。接地ゲートトリガーデバイスをSCR102の起動に利用することについて詳細に理解するためには、本出願人による2001年11月5日出願の米国特許出願第10/007,833号(代理人整理番号SAR14179)を参照されたい。
[0030]図1Bの回路図は、異なるトリガーデバイス105がSCR102の起動に用いられる点を除けば図1の回路図と同じである。つまり、例示的なトリガーデバイス105がパッド148から第1のノード134(すなわち第1のゲートG1を形成するNPNトランジスタQnのベース)への順方向導通方向に直列に結合された複数の外部オンチップダイオード140を備えている。直列に結合されたダイオード140の数によりSCR102のトリガー電圧が決まる。図1Bの例示的な実施形態では、3つの直列に結合されたダイオードが例示的に示されている。パッド148の電圧が約2.8ボルトを超える(3つの直列に結合されたダイオード140+NPNトランジスタQn131のベース−エミッタダイオードの各ダイオードが約0.7ボルトの順方向バイアス電圧を有する)と、SCR102が起動する。トリガーダイオードをSCR102の起動に利用することについて詳細に理解するためには、本出願人による2002年3月15日出願の米国特許出願第10/099,600号(代理人整理番号SAR14176)を参照されたい。
[0031]さらに、本発明に関連する当業者には、PMOSトリガーSCRESD保護デバイスも利用できることが理解されよう。さらに、上述のように、ドレイン−バルク−ゲート結合を備えるNMOSまたはPMOSトランジスタ、2つのカスコードNMOSまたはPMOSトランジスタ、あるいは他の外部オンチップトリガーデバイス205をESD保護デバイス100の一部として用いてもよいことは、当業者には認識できるであろう。
[0032]図2Aは、本発明のSOI−SCR200の第1の実施形態の上面図を示す。図2Bおよび図2Cは、それぞれ図2AのSOI−SCRの線A‐‐Aおよび線B‐‐Bに沿った断面図を示しており、図2Aと併せて見るべきものである。このSOI−SCR102の例示的な第1の実施形態は、図1Aおよび図1Bの例示的な外部オンチップトリガーデバイス105等の外部オンチップトリガーデバイスに結合されている。
[0033]図2Bを参照すると、保護デバイス200が、P型基板202、埋め込み絶縁層210、Nウェル204およびPウェル206を部分的に含んでいる。埋め込み絶縁層210は、P基板202上に形成され、Nウェル204およびPウェル206は埋め込み絶縁層210上に形成されている。埋め込み絶縁層210は、例えば二酸化シリコン(SiO2)、サファイア(SOS)および他の絶縁材料から作製されている。
[0034]SOI−SCR100構造は、一般に埋め込み絶縁層(例えばSiO2、以下埋め込み酸化物(BOX)層)210をP基板202上に形成することにより作製され、その上に非ドープシリコン(例えば単結晶均一シリコン)の薄膜215が形成される。一実施形態では、BOX層210が、ウエハー中の酸素原子を注入およびアニールしてその中に二酸化シリコン層210を形成することにより形成される。BOX層210の厚み(tBOX)は通常約100〜400ナノメートル(nm)の範囲である。
[0035]浅溝分離(STI)216が、BOX層210に達するまで溝をシリコン膜層内に局所的にエッチングすることにより設けられる。特に、溝は特定のエリアにエッチングされ、例えば絶縁材料(例えば二酸化ケイ素(SiO2))が成膜され、次にその表面が平坦化される。シリコン層215のSTI絶縁材料により充填されない部分は、アクティブトランジスタおよびデバイスが形成されるアクティブ領域を配置するのに利用される。通常、浅溝分離(STI)216は高濃度のドーピングを受ける領域を分離するのに用いられる。高濃度ドープ領域は当分野で既知の、SCR動作に有益な他の手法により分離されてもよいことに留意されたい。
[0036]次にイオン注入が非ドープ領域に施され、当分野で既知の従来のマスキング手法を用いてPウェル206およびNウェル204ドープ領域を形成する。図2Bを参照すると、Nウェル204およびPウェル206は互いに隣接して形成され、隣接境界に接合部207を画成する。さらに、図2Bの左側から右側を見ると、第1のSTI領域2161がNウェル領域204および第1のP+ドープ領域208の左側に形成され、第2のSTI領域2162がPウェル領域206および第1のN+領域212の右側に形成されている。したがって、アノード122およびカソード124の間に配置された表面領域209は溝がエッチングされた領域も、高濃度ドープ領域もその間に成膜された絶縁材料も全く有していない。したがって、Nウェル領域220NおよびPウェル領域220P(総称して非高濃度ドープ領域220)上に延びている表面領域209を含むデバイス断面全体をSCRの導通に利用することができる。
[0037]N+およびP+注入およびアニールステップがSTI領域およびウェル領域形成後にも行われ、高濃度ドープN+およびP+領域がそれぞれ形成される。注入はN+およびP+について別個のフォトマスクを介して行われ、ICの専用領域内にのみドーパントを侵入させる。P+およびN+で示される領域は、NウェルおよびPウェル領域204,206よりも高いドーピングレベルを有する領域である。本発明の例示的なSCR102実施形態では、SCR102のアノード122を形成するために少なくとも1つのP+領域208がNウェル204内に設けられ、カソード124を形成するために少なくとも1つのN+領域212がPウェル206内に設けられる。
[0038]加えて、図2Cを参照すると、SCR102の第1のトリガーゲートG1134を形成するために、少なくとも1つのP+領域226がPウェル206にも埋め込まれる。同様に、SCR102の第2のトリガーゲートG2136を形成するために、少なくとも1つのN+領域224がNウェル204内に埋め込まれる。当分野で従来から既知のように、注入完了後に熱拡散およびドーパント活性化ステップが行われる。
[0039]図2Aを参照すると、P+領域208は矩形(例えばストライプ形)であり、SCR102のアノード122として働く。同様に、N+領域208も矩形(例えばストライプ形)であり、SCR102のカソード124として働く。一実施形態では、アノードおよびカソード領域208,212の幅が約10〜50マイクロメートルの範囲である。一対のP+領域2261,2262(総称してP+領域226)のそれぞれがPウェル206に形成され、一対のN+領域2241,2242(総称してN+領域224)のそれぞれがPウェル204に形成されている。上述したように、一対のP+領域226および一対のN+領域224がそれぞれSCR102の第1および第2のトリガーゲートG1,G2(134,136)を形成する。一実施形態では、各トリガーゲート領域2241/2242,2261/2262の幅が約1〜5マイクロメートルの範囲である。
[0040]第1のゲートG1を形成するP+領域226はN+領域212のごく近傍に(例えばN+ストライプ領域212の軸に沿って)配置されている。P+領域226もN+領域212に沿って整列されている。P+領域226をN+領域212のごく近傍に配置することによって、第1のゲートG1からNPNトランジスタQn131の固有ベースノードまでのベース抵抗が低下する。Pウェルスペーシング244が、P+領域226とN+領域の間に形成されたPウェル材料206により好ましくは最小限のサイズに画成される。第1のゲートG1のP+領域226は隣接するPウェルスペーシング244およびN+領域212と組み合わさってともにダイオードを形成し、正の電圧がP+領域226上に現れると順方向にバイアスされる。特に、トリガーデバイス105は、多数キャリア(ホール)をP型ベース材料内に注入することによりNPNトランジスタQn131のベースで電流ソースとして働き、NPNトランジスタQn131のベース−エミッタ(Pウェルスペーシング/領域244/206およびN+212)を順方向にバイアスする。さらに、正常な回路動作(すなわちESD事象なし)には、P+領域226(第1のゲートG1)がSCR102およびSCR102のN+エミッタ領域212のごく近傍にあることが、以下でより詳細に説明するように有利である。
[0041]N+領域2241,2242(第2のゲートG2)はP+領域226について上述したのと類似の方法で形成される。つまり、N+領域224は、Nウェルスペーシング2461,2462がそれぞれP+アノード領域と隣接するN+領域2241,2242の各端部の間に画成されるように、SCR102のP+アノード領域208の近傍に一列に(例えば軸方向に一列に)配置されている。一実施形態では第2のゲートG2が通常PMOSトリガーデバイス105をSCR102に結合するのに利用されることに留意されたい。
[0042]図2Bおよび図2Cを参照すると、シリサイド層218がそれぞれN+領域(例えばN+領域212,224)およびP+領域(例えばP+領域208,226)の一部の上に形成される。特に、導電層(例えば、コバルト、チタン等を用いる)がIC200の表面上に形成される。シリサイドブロックマスクが不要なシリサイド層をブロックするためにICの特定エリア上に設けられる。シリサイド層218は、それぞれアノード122、カソード124、ならびにトリガーゲート224,226で各金属接点221A、221C、221S(総称して金属接点221)の導電性材料として働く。金属接点221は、半導体領域を保護される集積回路のそれぞれの回路ノードに接続するために用いられる。シリサイド層218を領域208(アノード122用)および領域212(カソード124用)の特定の部分にのみ用いることにより、アノード122および領域220N表面間(図2B)ならびにカソード124および領域220P表面間の短絡の危険(例えば、熱および機械的応力)が大幅に低下する。
[0043]図2Aおよび図2Bを参照すると、例示的に矩形エリア240(仮想線で水平に図示)で示したように、P+アノード208とN+カソード212との間に形成された表面領域209がシリサイドブロックされている。加えて、第2のトリガーゲートG2 224およびP+アノード208間の表面領域もシリサイドブロックされている。同様に、第1のトリガーゲートG1 226とN+カソード212との間の表面領域もシリサイドブロックされている。図2Aの例示的な実施形態に示すように、第1の矩形エリア2421(仮想線で垂直方向に図示)は、Nウェル204およびPウェル206にわたって、第1のゲートG1 2261およびN+アノード領域206だけでなく、第2のゲートG2 2241とP+アノード領域208との間でシリサイドブロックされた第1のエリアを示す。同様に、第2の矩形エリア2422(仮想線で垂直方向に図示)は、Nウェル204およびPウェル206にわたって、第1のゲートG1 2262およびN+アノード領域206だけでなく、第2のゲートG2 2242およびP+アノード領域208間でシリサイドブロックされた第1のエリアを示す。
[0044]図2A〜図2Cの例示的な回路図は、SCR102のコンポーネントを表わし、図1Aの回路図に対応している。つまり、図2A〜図2Cを互いに接続されたソースおよびゲートを有するNMOSトリガーデバイスを備えるSCR102として例示し、それについて述べている。しかしながら、当業者にはどこにPMOSトリガーデバイスを用いるかは理解される。電位および端子とともに例示的に図2A〜図2Cに示されたNおよびP型領域が逆にされる。図2Bを参照すると、NPNトランジスタQn131がN+領域212(エミッタ)、Pウェル206(ベース)、およびNウェル204(コレクタ)により形成されている。PNPトランジスタQp132はP+領域208(エミッタ)、Nウェル領域204(ベース)、およびPウェル領域206(コレクタ)により形成されている。Nウェル204がPNPトランジスタQp132のベースだけでなくNPNトランジスタQn131のコレクタとしての二重の機能を果たしていることに留意されたい。同様に、Pウェル206は、NPNトランジスタQn131のベースだけでなくPNPトランジスタQp132のコレクタとしての二重の機能を果たしている。
[0045]Nウェル204は固有抵抗を有し、これがウェルまたはPNPトランジスタQp132のベース抵抗Rn142として観察される。同様に、Pウェル206は固有抵抗を有し、NPNトランジスタQn131のベース抵抗Rp141として観察される。NウェルまたはP型のいずれかについて、関連するウェル抵抗値が、Nウェル204およびPウェル206の長さおよび断面積だけでなく、ドーピングレベルに依存する。通常、ウェル抵抗Rn142およびRp141はシリコン材料に対して500〜5000オームの範囲の抵抗値を有する。
[0046]図1Aおよび図1Bでは、ウェル抵抗Rn142が第2のゲート136およびアノード122の間に形成されているように示してあり、ウェル抵抗Rp141が第1のゲート134およびカソード124の間に形成されているように示してある。しかしながら、第1のP+ゲート領域226および第2のN+ゲート領域224がそれぞれ同じタイプのドーパントで形成されているので、図1Aおよび図1Bが単にSCR回路の等価回路図に過ぎないことが当業者には理解される。つまり、第1のP+ゲート領域226はPウェル206内に形成され、第2のN+ゲート領域224はNウェル内に形成されている。したがって、固有ベース抵抗RnおよびRpもこれら高濃度ドープゲート領域226,224に関連する抵抗を含んでいる。
[0047]シリコン膜層215が厚み「tSFL」を有し、高濃度ドープ領域のそれぞれ(すなわち、N+領域212およびP+領域208)が基礎をなす半導体技術で定義された値「Xj」をとる深さを有することに留意されたい。一実施形態では、深さXjが0.1〜0.3ミクロンの範囲である。シリコン膜層215の厚みtSFLは、P+およびN+接合の深さXjと同様に、プロセスタイプによって異なる。したがって、冶金PN接合を形成することなく、N+および/またはP+接合が通ってBOX層210まで達するSOIプロセスバージョンもあり得る。また、(図2Bに示すように)N+および/またはP+領域がBOX層210に達しない場合、N+および/またはP+領域接合からSOI膜(BOX)210内へと延びる空乏層は、これら高濃度にドープされたP+およびN+ドープ領域208,212の下側の低濃度にドープされたNウェルおよび/またはPウェル領域252,254(図2B)を局所的に欠乏させる可能性がある。
[0048]いずれの場合も、従来技術のSCRはこれ以上うまく機能しない。特に、低濃度にドープされた領域が存在しないか欠乏しているために、それらの高濃度にドープされたP+およびN+ドープ領域208/212下のNウェルおよび/またはPウェル領域252/254を介する結合に頼るSCRタイプは機能的とはいえない。このような従来技術の不利な点は、本SOI−SCR発明を用いて、横方向でP+アノードストライプ領域208およびN+カソードストライプ領域212と一列に(例えば軸方向に一列に)トリガータップを実施することにより回避され、それによって低濃度にドープされたNウェルおよび/またはPウェル領域204,206(すなわちPNPおよびNPNバイポーラトランジスタ132,131のベース領域)内への結合を確実なものとする。本発明と従来技術SCRデバイスのもう1つの差異は、NウェルおよびPウェル領域204,206が同じアクティブエリア領域内で互いに隣接して形成可能な点であることに留意されたい。
[0049]加えて、シリサイド化されたアノード211Aからアノードエッジ213Aまでの距離が長さ「Aj」を有する。同様に、シリサイド化されたカソード211Cからカソードエッジ213Cまでの距離が長さ「Cj」を有する。長さAjおよびCjは、シリサイド218の形成中に発生し得る機械的応力の好ましくない衝撃(これが後に漏れ電流の増加をもたらすこともある)を低減するために、特定の範囲内に維持される。特に、物理的長さAjおよびCjは、P+およびN+ドープ領域208,212の高さXjに比例的に基づいている。長さAjおよびCjは、ドープ領域の深さの2〜5倍の範囲にあり、AjおよびCjはほぼ等しい。つまり、AjおよびCjはほぼ2Xj〜5Xjの範囲にある値をとる(図2Bでは縮尺が一律でない)。好ましくは、シリサイド化されたアノード211Aからアノードエッジ213Aまでの距離Ajおよびシリサイド化されたカソード211Cからカソードエッジ213Cまでの距離Cjはドープ領域208,212の高さXjのほぼ3倍(3Xj)に等しい。カソード124および接合部207間の距離だけでなく、アノード122と接合部207との間のこのような距離を維持することにより、シリサイド層218の応力関連の漏れ電流および短絡の確率が大幅に低下する。
[0050]図2A〜図2Cに示され説明されたレイアウトはSCR102のベーシックなセルモジュールを表わすものであって、これらのセルモジュールの複数を一列に配置したり、または複数の列を追加したりすることによって、より大きなアレイのSCR102を作製することもできることに留意されたい。さらに、このようなアレイにおいて、アノード、カソード、および第1および第2のトリガーゲート領域(G1,G2)の全てが(例えば外部オンチップ配線によって)それぞれ連結されている。例えば、複数のトリガーゲート領域G1またはG2間の接続がそれぞれ連結されるが、これは構造全体の起動には不可欠である。
[0051]本発明の一目標は、SCR102がオンする速度を上げることである。SCR102のターンオン時間の短縮は、SCR102においてトランジスタQn131およびQp132の各ベース領域のサイズを縮小することにより実現される。図2A〜図2Cの寸法WPおよびWNがNPNトランジスタQn131およびPNPトランジスタQp132の各ベース幅を表わしている。図2Bを参照すると、ベース幅WnがP+アノード領域280のエッジ213Aから接合部207までを測定したものである。同様に、ベース幅WpはN+カソード領域212のエッジ213Cから接合部207までを測定したものである。SCR102の各トランジスタQn131,Qp132のベース領域のサイズ(すなわちベース幅)を縮小することにより、少数キャリアがこれらの領域を通って拡散し、対応するコレクタ領域に達するまでにかかる時間が短縮される。トランジスタQp132,Qn131は、半導体プロセス仕様に許容されるように、できるだけ小さいベース幅Wn,Wp特性を有することが好ましい。
[0052]SCRターンオン時間(SCRTon)は、各SCRトランジスタQn131,Qp132の合計ベース幅と比例関係にある。特に、NPNトランジスタQn131のSCRターンオン時間Ton1は、NPNトランジスタQn131のベース幅WPの二乗と比例関係にある。同様に、PNPトランジスタQp132ターンオン時間Ton2は、PNPトランジスタQp132のベース幅WNの二乗と比例関係にある。したがって、SCRTonのターンオン時間=((Ton1)2+(Ton2)2)1/2である。
[0053]詳細には、トランジスタベースの幅Wn,Wpを短縮することによって、起動速度が低下する。さらに、短縮された幅Wn,Wpが、ホール−電子再結合効果を低下させることによって、SCR102においてトランジスタQn131,Qp132の全体ゲインを増加させる。増加したトランジスタ電流ゲインβは、十分な電流が各トランジスタQn131,Qp132の順方向バイアスベースに与えられ、それによって速く確実なSCR102の起動を確保するのに役立つ。
[0054]ESD事象中、トリガー電流が外部トリガーデバイス105(例えばNMOSデバイス)により与えられ、例えばSCR102の第1のゲートG1(P+領域226)内に注入される。つまり、トリガー電流はベース電流としてNPNトランジスタQn131のベース内に注入される。詳細には、外部トリガー電流がNMOSトリガーデバイス105のソースから与えられ、降伏状態となるが、続いてスナップバックする。トリガー電圧がNMOSトランジスタ106のドレイン−ソース降伏電圧(例えば3.5ボルト)により決まり、SOI−SCR102の本来高い降伏電圧(10〜20Vの範囲)により決まるのではないため、NMOSトリガーデバイス105は、ESD保護素子の低いトリガー電圧を確実なものとする。上述のように、図1Aには本発明のトリガーデバイス105およびSCR102がそれぞれNMOSトリガーデバイスを有するように示されている。しかしながら、ESD保護用のPMOSトリガーSCR構造を利用してもよいことが当業者には理解されよう。
[0055]このように、SCR102の保持電圧がQn131およびQp132のゲインβに反比例するため、本発明のSOI−SCR102は低いトリガー電圧および保持電圧を有している。熱パワー散逸が電流と電圧の積により直接表わされるので(P=IV)、SOI−SCR102の低保持電圧はESD事象中のパワー散逸を有利に最小限に抑える。さらに、大電流での低トリガー電圧および低保持電圧はパッド148およびアース126間の電圧降下が回路素子または回路デバイスの臨界(降伏)電圧を超えないことを確実にする。
[0056]図3Aおよび図3Bは、本発明のSOI−SCR300の第2の実施形態の断面図を示す。第1の実施形態、図2A〜図2Cに関連して上述したように、SOI−SCR300の第2の実施形態は、外部または集積トリガーデバイス105を必要としない。むしろ、この第2の実施形態は、ここに「空乏およびパンチ抜き」トリガー手法と名づけたトリガー機構を利用する。
[0057]図3Aおよび図3Bに示した第2の実施形態の断面レイアウトは、第1の実施形態の図2Bに示された断面レイアウトと類似している。特に、埋め込み酸化物(BOX)層210がP基板202上に形成されている。Nウェル204と隣接するPウェル206は、接合部207がその間に形成されるようにBOX層210上に形成されている。STI領域2161,2162がそれぞれNおよびPウェル204,206の両端に形成されている。図2Bに関連して上述したように、高濃度ドープP+領域208がNウェル領域204内に形成され、高濃度ドープN+領域212がNウェル領域206内に形成されている。さらに、高濃度ドープP+領域208およびN+領域212がそれぞれシリサイド層218を有し、P+およびN+領域208,212上に配置される接点221のための接着表面を提供している。図2A〜図2Cに関連して上述したように、P+アノード208とN+カソード212間に形成された表面領域209が短絡を防ぐためにシリサイドブロックされている。
[0058]P+領域208がSCRのアノードを形成し、N+領域212がSOI−SCR300のカソードを形成している。Nウェル204、Pウェル206、および各高濃度ドープ領域208,212がともにSOI−SCR300のアクティブ領域302を形成している。P+アノード領域208はパッド148へ結合するように適合され、N+領域212はアース126へ結合するように適合されている。
[0059]図3Aおよび図3Bは、ESD事象がパッド148で発生したときのSOI−SCR300の種々のステージを表わす。半導体PN接合の本来の電位および/または外部からこのようなPN接合に印加された電界が、層内の接合両側でフリーキャリアの欠乏を引き起こす。例えば、電圧が0.7ボルト超えると、パッド148で発生した電圧がP+領域208とNウェル204との間のPN接合を順方向にバイアスさせる。図3Aに示すように、P+領域208およびNウェル204が同じ電位の場合に、ダイオードDF1で例示的に示した(仮想線で図示した)空乏層304がP+アノード208とNウェル204との間の接合部で形成する。同様に、Pウェル206およびN+カソード領域212が同じ電位の場合に、ダイオードDF2で例示的に示した(仮想線で図示)空乏層306がPウェル206とN+領域212との間で形成する。空乏層304,306のサイズは接合部でのバイアス方向に依存する。
[0060]さらに、Nウェル204とPウェル206との間のPN接合207は、ダイオードDR(仮想線で図示)でも表わされ、接合バイアスの関数としても成長する空乏層308を有する。ダイオードDF1,DF2,DRのいずれも、PN接合が順方向にバイアスされている場合には(例えばダイオードDF1,DF2)、空乏層の幅が本来の電位により決まるが、比較的狭く、外部順方向バイアスの関数としてわずかに変化する。PおよびNウェルのダイオードDR領域の逆バイアス等の逆バイアスが発生すると、空乏層の幅が印加された逆バイアスの関数として成長する。
[0061]特に、SOI−SCR300の小さい寸法WnおよびWp(例えば約0.3マイクロメートル)ならびにNウェル204およびPウェル206の非常に低いドーピング濃度(例えば約2×10−17cm3)により、アノードおよびカソードの電位が増加するにつれて徐々に完全な空乏エリアとなる。図3Aに示すように、逆バイアスされたNウェル−Pウェル接合空乏層308が、アノードのP+領域208およびカソードのP+領域212の周囲にそれぞれ形成された空乏層304,306の方向に延びている。
[0062]図3Bを参照すると、一旦、アノード122の電圧が空乏層308が順方向にバイアスする空乏層304,306「まで達する」のに十分な高さとなると、「パンチ抜き」状態が発生する。つまり、元のNウェルおよびPウェルドーピング濃度が「全滅」すると、高濃度ドープP+およびN+領域208,212間の低濃度ドープNウェル204およびPウェル206は完全にフリーキャリアが欠乏し、本質的に導通状態になる。したがって、SOI−SCR300のアクティブエリア302は、例えばパッド148とアース126間の強力な順方向導通動作モードにおいて固有PINダイオードとして働く。
[0063]本実施形態のSOI−SCRは、同じNウェルおよびPウェルドーピング濃度を有する外部トリガーSCRの約15ボルトに対して、1.5〜3ボルトの間の低い電圧で起動することに留意されたい。本発明の「パンチ抜き」されたSOI−SCR300が従来のSCRデバイスとは異なって動作することにも留意されたい。詳細には、埋め込み絶縁層210がない従来のSCRデバイスは、トリガー前はバイポーラトランジスタモードで動作する。特に、SCRを表わすPNPおよびNPNバイポーラトランジスタは、当分野で既知の従来の方法で導通し、互いにフィードバック(すなわち電流ゲイン)を提供する。一旦、従来のSCRが起動すると、PNPおよびNPNバイポーラトランジスタ動作モードが停止し、上述したPINダイオードモードにおいてSCRが電流をアースへと流す。つまり、SCRのNウェルおよびPウェル領域の逆バイアスだけでなく、P+アノードおよびNウェル、N+カソードおよびPウェルの順方向バイアスが、P+アノード領域およびN+カソード領域間にPINダイオードが形成されるように、フリーキャリアを欠乏させる。
[0064]これに対して、本発明のSOI−SCR300は、上述したように、起動に先立って直ちに欠乏および「パンチ抜き」動作モードに入り、SCRの起動後にPINダイオードとして働く。このように、本発明の「パンチ抜き」SOI−SCRは起動前のバイポーラトランジスタモードでは動作しないので、本発明の「パンチ抜き」SOI−SCR300は従来のSCRよりも一層速く起動する。
[0065]図4Aは、本発明のSOI−SCR400の第3の実施形態の上面図を示す。図4Bは、図4AのSOI−SCRの線C‐‐Cに沿った断面図を示しており、図4Aと併せて見るべきものである。第3の実施形態は、以下に説明する種々の特徴を除いて図2A〜図2Cの第1の実施形態と類似しており、「Body−Slightly−Tied」(BST)処理のためのSOI−SCRのバージョンを表わす。特に、BST処理は、SOIの全ての利点を保持しつつ、漏れ電流の削減、接合コンデンサの縮小、およびバルク技術を凌ぐバックゲートバイアス効果等、NMOSおよびPMOSトランジスタに顕著な利点をもたらす。
[0066]SOI−SCR400は、P型基板202、P基板202上に配置された埋め込み酸化物(BOX)層210、ならびに埋め込み酸化物層210上に形成されたNウェル204およびPウェル206を備える。BOX層210が約100〜400ナノメートル(nm)の範囲の厚みを有することに留意されたい。
[0067]深溝分離(DTI)および浅溝分離(STI)がSCR400のアクティブエリア402を画成するために設けられる。特に、DTI領域4181,4182が埋め込み絶縁層210へと下方に延びている。STI領域2161,2162がそれぞれDTI領域4181,4182上に形成され、それによってSCR400のアクティブエリア402の他の境界を画成している。STI領域4161,4162は、Nチャネル444およびPチャネル446がそれぞれSTI領域4161,4162の下側に形成されるように、Nウェル204およびPウェル206内に形成される。詳細には、STI溝領域4161,4162が全体的に埋め込み絶縁層210まで達していない。したがって、シリコンの薄い領域が「部分溝分離」と名付けられたSTI領域4161,4162下に残る。一実施形態では、この薄い領域(すなわちNチャネル444およびPチャネル446)が、それぞれNウェルおよびPウェルのドーピング濃度よりも若干大きいが、N+およびP+領域のドーピング濃度よりも小さい局所的なドーピング濃度を有する。一実施形態では、Nチャネル444およびPチャネル446が1×1017〜5×1018cm3の範囲のドーピング濃度を有する。
[0068]第2のゲートG2を形成するドープN+領域424が、Nウェル204内のSTI領域2161,4161間に形成されている。さらに、SCR400の第1のゲートG1を形成するP+領域426がPウェル206内のSTI領域4162,2162間に形成されている。P+アノード領域208およびN+カソード212がそれぞれNウェル204およびPウェル206内にSTI領域4161,4162に隣接して形成されている。PNPトランジスタQp132のベース幅WnがP+アノード領域280のエッジから接合部207までを測定したものであり、NPNトランジスタQnのベース幅WpがN+カソード領域212のエッジからNウェル204およびPウェル206間の接合部207までを測定したものである。
[0069]N+およびP+領域には、図2A〜図2Cおよび図3に関連して上述したように、シリサイド金属化層218が設けられる。さらに、第1および第2の実施形態に関連して上述したように、複数の金属接点221がシリサイド層218上に形成される。
[0070]図4Aの第3の実施形態のレイアウトは図2Aの第1の実施形態のレイアウトとは異なる。一実施形態では、第1および第2のゲート(G1,G2)を形成するN+およびP+トリガータップ領域424,426が、P+アノード領域280およびN+カソード領域212と略平行に形成されている。つまり、一実施形態では、N+トリガータップ領域424が矩形ストライプとして、矩形ストライプ形状のP+アノード領域208と略平行に形成されている。同様に、P+トリガータップ領域426が矩形ストライプとして、矩形ストライプ形状のN+カソード領域212と略平行に形成されている。一実施形態では、P+アノード領域208およびN+トリガータップ領域424がN+カソード領域212およびP+トリガータップ領域426と同様に、それぞれNウェル204およびPウェル206と略同じ長さを有して形成されている。
[0071]図4Bを参照すると、図4Aに示したレイアウトはNチャネル444およびPチャネル446の形成により可能となる。詳細には、N+第2ゲートG2領域424がNチャネル444を介して間接的にNウェル204に結合され、P+第1ゲートG1領域426がPチャネル446を介して間接的にPウェル206に結合されている。第1の実施形態の図2A〜図2Cを参照すると、このようなNチャネル444もPチャネル446も存在していない。このように、第1の実施形態では、トリガータップ(ゲートG1,G2)をP+アノードおよびN+カソード領域208,212の端部上に形成しなければならない。したがって、この第3の実施形態は、アノード/カソード領域208/212を遮ることなく、またそれらの有効長を短縮することなく、トリガータップ領域専用のより大きなエリアを有利に提供し、それによってSCR400の全長に沿って接続を提供する。大きなトリガー素子(GGNMOSまたはダイオードチェーントリガーデバイス)がESD保護のトリガーメカニズムを高めるために用いられる場合、トリガータップ(G1またはG2のいずれか)をトリガーデバイスから出てくる電流に耐え得るだけ強くしなくてはならないので、大きなトリガータップ(G1 426,G2 424)が必要となることに留意されたい。
[0072]この図4Aおよび図4Bの第4の実施形態では、図2A〜図2Cの第1の実施形態に関連して上述したように、SOI−SCR400が外部オンチップトリガーデバイスにより起動される。一実施形態では、図1Aおよび図1Bに示したように、GGNMOSまたは複数の直列に結合されたダイオードを用いることもできる。しかしながら、このようなトリガーデバイスを限定として考えるべきではない。例えば、PMOSトリガーデバイスまたは他の外部オンチップトリガーデバイスをSOI−SCR400の起動に用いることもできる。
[0073]図5Aは、本発明のSOI−SCR500の第4の実施形態の上面図を示す。図5Bは、図5AのSOI−SCRの線D‐‐Dに沿った断面図を示しており、図5Aと併せて見るべきものである。SOI−SCR500の第4の実施形態は、SCR500と一体に形成されたトリガーデバイス505(すなわちNMOSトリガーデバイス)を備える。
[0074]図5Bを参照すると、前の実施形態を用いて上述したように、埋め込み絶縁層210(例えばSiO2)がP基板202上に形成されている。Nウェル204およびPウェル206が埋め込み酸化物(BOX)層210上に形成されており、P基板202から電気的に絶縁されている。この第4の実施形態では、BOX層210が100〜400ナノメートル(nm)の範囲の厚みtBOXを有する。Nウェル204およびPウェル206が互いに隣接して形成されその間に接合部207を画成している。STI領域2161,2162がNウェル204およびPウェル206周囲の境界を形成し、SCR500の表面からBOX層210まで延びている。
[0075]P+アノード領域508がNウェル204内に形成され、SOI−SCR500のアノード122を形成している。第1のN+(カソード)5121領域および第2のN+(ドレイン)5122領域が、チャネル550がその間に形成されるようにPウェル206内に形成されている。チャネル550はNMOSデバイスのNMOSチャネルとして機能することに留意されたい。また、P+領域508ならびにN+領域5121,5122の両方が、上述のように必ずしも埋め込み絶縁層210までずっと下方に延びているわけではない。
[0076]上述のように、P+領域508のエッジ513Aと接合部207との間の距離Wnならびに第1のN+領域5121のエッジ513Sと接合部207との間の距離Wpが、PNPトランジスタおよびNPNトランジスタのベース幅を画成する。ベース幅WnおよびWpが最低限のデザインルールを用いてできるだけ近接して形成される。
[0077]第1のN+領域5121がSCR500のカソード124を形成する。さらに、第1および第2のN+領域5121,5122もそれぞれ一体形成されたNMOSトリガーデバイス505のソースおよびドレインを形成する。詳細には、ゲート530が第1および第2のN+領域5121,5122ならびにその間に形成されたチャネル(NMOSチャネル)550上形成されている。当分野で従来から既知のように、ゲート530が薄いシリコン酸化物層532上に形成されることに留意されたい。
[0078]図2に関連して上述したように、高濃度ドープP+およびN+領域508,5121,5122は、シリサイド層218ならびにその上に配置されたそれぞれの接点221A,221C,521Dを備える。P+領域(アノード122)508の接点221AはICのパッド148に結合されている。第1のN+領域(カソード124)5121の接点221Cはアース126に結合されている。さらに、NMOSトリガーデバイス505のドレインとして機能する第2のN+領域5122も接点521Dを介してICのパッド148に結合されている。NMOSトリガーデバイス505のゲート530もアース126に結合されている。
[0079]図5Aを参照すると、第1のゲートG1を画成する少なくとも1つのP+領域526が、第1のN+(カソード)5121領域および第2のN+(ドレイン)5122領域の近傍に一列(軸方向に一列)にPウェル206内に形成されている。つまり、第1のゲートのP+領域516の幅が、集積NMOSトリガーデバイス505の幅とほぼ等しい。この第4の実施形態では、2つのP+第1ゲート領域5161,5162が例えば第1および第2のN+領域5121,5122の各端部近傍に一列(軸方向に一列)に形成されている。
[0080]さらに、第2のゲートG2を画成する少なくとも1つのN+領域524が、P+アノード領域508の近傍に一列(軸方向に一列)にNウェル204内に形成されている。さらに、N+第2ゲート領域524の幅が、P+アノード領域508の幅とほぼ等しい。この第4の実施形態では、2つのN+第2ゲート領域5241,5242がP+アノード領域508の各端部近傍に一列(軸方向に一列)に形成されているが、このような構成を限定として考えるべきではない。
[0081]Nウェル204およびPウェル206間には接合部207に沿ってシリサイドブロックが施されている。つまり、矩形部560で示したように(仮想線で図示)、P+アノード領域508と第1のN+カソード(ソース)領域5121との間ならびに第1および第2のP+およびN+ゲート領域524,526間のエリアにわたる表面上にシリサイドブロックが施されている。さらに、矩形部5621,5622で示したように(仮想線で図示)、P+第1ゲート領域5261,5262ならびに第1および第2のN+(カソードおよびドレイン)領域5121,5122の端部間とN+第2ゲート領域5241,5242ならびにP+アノード領域508の端部間にもシリサイドブロックが施されている。上述のように、シリサイドブロックが、高濃度ドープ領域間が短くなるのを防ぐために、施されている。
[0082]図5Aおよび図5Bの実施形態では、NMOSトリガーデバイス505がゲート接地NMOSトリガーデバイスである。詳細には、第1のN+ソース領域5121およびゲート領域530がアース126でともに結合されている。さらに、外部オンチップボディタイ抵抗器RBT566がソース5121とゲート領域530との間から第1ゲート領域5161,5162へと結合されている。一実施形態では、ボディタイ抵抗器RBT566がポリシリコンから作製され、200〜10,000オームの範囲の抵抗値を有する。ボディタイ抵抗器RBT566は、集積NMOSのトリガーを高めるために設けられており、Pウェル206はこのためにバルクを形成し、G1領域526はバルク接続として働く。詳細には、より高いバルク抵抗はNMOSトリガーデバイス505のトリガー速度を上げ、トリガー電圧を下げる。
[0083]ICの正常な動作中、SOI−SCR500はオフされ、IC回路の機能的動作を妨げる(すなわち電流をアースへ分路する)ことがない。ESD事象がパッド148で発生している間、GGNMOSトリガーデバイス505のドレインを形成する第2のN+領域5122とPウェル206が逆バイアスされる。つまり、Pウェル206とN+領域5122が、図5BのダイオードDR(仮想線で図示)により表わされるように、逆バイアスダイオードを形成する。GGNMOSトリガーデバイス505のドレインに印加されるESD電圧は、アバランシェ状態を引き起こし、それによってキャリアをNPNトランジスタQnのベース(Pウェル206)内に注入する。一旦、NPNトランジスタQnのベース−エミッタがオンすると、NPNトランジスタQnのコレクタ(Nウェル204)がPNPトランジスタQpのベース(これもNウェル204)にキャリアを与え、PNPトランジスタQpのベース/エミッタダイオードを順方向バイアスし、当分野で従来から既知のようにNPNトランジスタQnに電流をフィードバックする。
[0084]このように、SOI−SCR500の第4の実施形態は、集積NMOSがより高速低電圧で起動するために、埋め込み絶縁層210を持たないバルクSCRよりも速いESD保護を提供する。さらに、集積NMOSは大量の電流を駆動し、これによってESD保護のトータルの電流性能を上げることができる。
[0085]本発明の教示に組み込まれる種々の実施形態がここに示され、詳細に説明されてきたが、当業者には、これらの教示をやはり組み込んだ、その他多くの変形された実施形態を容易に考案することが可能である。
Claims (11)
- 保護された回路構成を有する半導体集積回路(IC)内の静電放電(ESD)保護回路(100)であって、
ESD電流を前記保護された回路構成を避けて分路するSCR(102)を備え、前記SCRが、
基板(202)と、
前記基板上に形成されてPN接合(207)を間に画成するNウェル(204)および隣接するPウェル(206)と、
前記基板上に形成されてNウェルおよびPウェルを前記基板から電気的に絶縁する絶縁層(210)と、
前記Pウェル内に形成されてアース(126)に結合するN+カソード領域(208)と、
前記Nウェル内に形成されて前記保護された回路構成のパッド(148)に結合するP+アノード領域(212)と、
前記Pウェル内に配置され、前記N+カソード領域に近接して離間され、前記SCRを起動するように適合された少なくとも1つのP+トリガータップ領域(226)と、
前記Nウェル内に配置され、前記P+アノード領域に近接して離間され、前記SCRを起動するように適合された少なくとも1つのN+トリガータップ領域(224)とを備える、
ESD保護回路。 - 前記少なくとも1つのP+トリガータップ領域が2つのP+トリガータップ領域を備え、各P+トリガータップ領域が前記Pウェル内で軸方向に一列に前記N+カソード領域の両端に配置され、前記少なくとも1つのN+トリガータップ領域が2つのN+トリガータップ領域を備え、各N+トリガータップ領域が前記Nウェル内で軸方向に一列に前記P+アノード領域の両端に配置されている、請求項1に記載のESD保護回路。
- 前記少なくとも1つのP+トリガータップおよびN+トリガータップがそれぞれ前記N+カソードおよびP+アノードに結合されている場合に前記SCRが自己トリガー式であり、前記N+トリガータップ領域およびP+トリガータップ間に印加される電圧が、しきい値を超える電位を有し、前記Pウェル内に形成された前記N+カソード領域および前記Nウェル内に形成されたP+アノード領域間に全体的に形成される空乏領域を生成する、請求項1に記載のESD保護回路。
- 前記空乏領域が、
前記P+アノードと前記Nウェルが同じ電位の場合に、P+アノード領域およびNウェル間に近接してP+N接合で形成される第1の空乏層と、
前記Pウェルと前記N+カソード領域が同じ電位の場合に、N+カソード領域およびPウェル間に近接してPN+接合で形成される第2の空乏層と、
前記PN接合が逆バイアスされている場合に、前記PウェルおよびNウェル間に近接して形成される第3の空乏層とを備え、
前記第3の空乏層が前記第1および第2の空乏層まで達する場合に、前記P+アノードおよびN+カソード領域間の前記NウェルおよびPウェルが全体的にキャリアが欠乏して本質的に導通状態になり、前記空乏領域を形成する、請求項3に記載のESD保護回路。 - 少なくともSCRに結合された第1および第2の端子を有するトリガーデバイス(105)をさらに備え、前記第1の端子がパッドに結合するためのものであり、前記第2の端子が前記少なくとも1つのP+トリガータップ領域に結合される、請求項1に記載のESD保護回路。
- 少なくともSCRに結合された第1および第2の端子を有するトリガーデバイス(105)をさらに備え、前記第1の端子がアースに結合するためのものであり、前記第2の端子が前記少なくとも1つのN+トリガータップ領域に結合される、請求項1に記載のESD保護回路。
- 前記パッドおよび前記P+アノード領域間で順方向導通方向に直列に接続された少なくとも1つのPN接合ダイオード(128)をさらに備える、請求項1に記載のESD保護回路。
- 保護された回路構成を有する半導体集積回路(IC)内の静電放電(ESD)保護回路(100)であって、
ESD電流を前記保護された回路構成を避けて分路するSCR(500)を備え、前記SCRが、
基板(202)と、
前記基板上に形成されてPN接合(207)を間に画成するNウェル(204)および隣接するPウェル(206)と、
前記基板上に形成されてNウェルおよびPウェルを前記基板から電気的に絶縁する絶縁層(210)と、
前記Pウェル内に形成されてアース(126)に結合されたN+カソード領域(5121)と、
前記Nウェル内に形成されて前記保護された回路構成のパッド(148)に結合されたP+アノード領域(508)と、
前記Pウェル内に形成され、前記パッドに結合され、NMOSチャネル(550)を前記N+カソード領域との間に画成するN+ドレイン領域(5122)、および、前記N+カソード領域に結合され、前記NMOSチャネル上に配置されたゲート領域(530)とを備える集積トリガーデバイス(505)と、
前記Pウェル内に配置され、前記N+カソード領域および前記N+ドレイン領域に近接して離間され、前記SCRを起動するように適合された少なくとも1つのP+トリガータップ領域(526)と、
前記Nウェル内に配置され、前記P+アノード領域に近接して離間され、前記SCRを起動するように適合された少なくとも1つのN+トリガータップ領域(524)とを備える、
ESD保護回路。 - 前記少なくとも1つのP+トリガータップ領域が2つのP+トリガータップ領域を備え、各P+トリガータップ領域が前記Pウェル内で軸方向に一列に前記N+カソード領域の両端に配置され、前記少なくとも1つのN+トリガータップ領域が2つのN+トリガータップ領域を備え、各N+トリガータップ領域が前記Nウェル内で軸方向に一列に前記P+アノード領域の両端に配置されている、請求項8に記載のESD保護回路。
- 前記絶縁層がSiO2およびサファイアからなる材料の群から選択される、請求項8に記載のESD保護回路。
- 前記パッドおよび前記P+アノード領域間で順方向導通方向に直列に接続された少なくとも1つのPN接合ダイオード(128)をさらに備える、請求項8に記載のESD保護回路。
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