CN114121940A - 触发电压可调的esd保护结构及其制作方法 - Google Patents

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Abstract

本发明提供一种触发电压可调的ESD保护器件及其制作方法，所述ESD保护结构包括：具有第一导电类型的深阱和功能器件层，所述功能器件层位于所述深阱内，并且所述功能器件层包括：第二导电类型的体区；第一导电类型的源极和漏极；栅结构，设置于所述体区的表面上；开口部，所述开口部限定于所述栅结构与所述漏极之间，所述开口部下方还设置有轻掺杂漏区；当静电正电流的涌入使所述源极与沟道区以下的所述体区之间达到开启阈值电压时，引发所述寄生NPN双极晶体管导通。本发明还提供一种触发电压可调的ESD保护器件的制作方法，通过所述方法制作的所述功能器件层位于深阱内，可以与实际CMOS三阱工艺相兼容。

Description

触发电压可调的ESD保护结构及其制作方法
技术领域
本发明涉及静电保护领域，特别是涉及一种双向ESD保护结构及其制作方法。
背景技术
随着微电子器件在几何尺寸上的按比例缩小、尤其是金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)特征尺寸进入深亚微米及纳米尺度，器件更加易于受到静电放电冲击而导致的失效，由此造成电路可靠性下降的问题日益突显。另一方面，集成电路内部运算速度和功能集成度的不断提高，使得越来越多模块集成在硅基板上，而导致芯片面临更多的ESD挑战和风险。
通常，ESD保护器件分为非滞回型器件和滞回型器件。诸如栅极接地NMOS、栅控MOS、可控硅整流器之类的滞回型器件，其内部存在反馈环路，当滞回型器件内部到达触发电压后，器件内部的寄生元件被激励开始工作，器件电流增大，随后器件上压降降低，形成低阻通路，从而泄放电流。相比于非滞回型器件，滞回型器件具有更强的保护能力和灵活性，并且具有保持电压较低所导致的更低的功耗表现，但需要根据特定工艺进行设计。
目前，由于小尺寸器件的栅介质和隔离更薄，器件承受静电的能力变弱，ESD器件设计的窗口变窄。因此，提供一种用于小尺寸器件的ESD保护结构，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种触发电压可调的ESD保护结构及其制作方法，用于解决现有技术中高压ESD保护器件的耐高压、触发电压普遍较高、难以调节等问题。
为实现上述目的及其他相关目的，本发明提供一种触发电压可调的ESD保护结构，所述ESD保护结构包括：衬底、具有第一导电类型的深阱和功能器件层，所述深阱设置于衬底上，所述功能器件层位于所述深阱内，并且所述功能器件层包括：体区，所述体区具有与所述第一导电类型相反的第二导电类型；具有第一导电类型的源极和漏极，间隔形成于所述体区内，所述漏极配置为静电引入端；栅结构，设置于所述体区的表面上，所述栅结构包括栅电极与设置于所述栅电极与所述体区界面之间的栅介质层；开口部，设置于所述体区中，所述开口部限定于所述栅结构与所述漏极之间，所述体区与所述漏极之间还设置有位于所述开口部下方的轻掺杂漏区；其中，所述第一导电类型为N型，所述源极、沟道区以下的所述体区和所述漏极构成寄生NPN双极晶体管的发射区、基区和集电区；当静电正电流的涌入使所述源极与沟道区以下的所述体区之间达到开启阈值电压时，引发所述寄生NPN双极晶体管导通；通过调节所述沟道区的长度，改变所述基区的宽度，从而实现触发电压的调制。
可选地，所述轻掺杂漏区是N型，并且具有5×1018cm-2至1×1019cm-2的掺杂浓度。
可选地，所述源极连接至公共接地端，当所述栅电极引入负信号时，通过增大所述栅电极的电压来增加所述体区与所述轻掺杂漏区之间能带间隧穿。
可选地，所述体区通过体接触连接至公共接地端，以形成泄流通道。
可选地，所述功能器件层还包括一功能引出结构，所述功能引出结构穿过N型深阱而与所述体区的底部电连接，通过所述功能引出结构引入一背偏电压来调节所述体区的电势。
另外，本发明还提供一种触发电压可调的ESD保护结构的制作方法，所述触发电压可调的ESD保护结构的制作方法包括：提供一P型衬底，并且所述P型衬底上形成有N型深阱；于所述N型深阱内形成所述P型体区；图形化所述P型体区以于所述P型体区内形成开口；于所述P型体区的表面上且与所述开口相邻形成图形化的栅结构；于所述P型体区中邻接所述栅结构的一区段形成轻掺杂漏区；于所述P型体区内间隔形成第一N注入区和第二N注入区，所述第二N注入区与所述轻掺杂漏区相邻而与所述栅结构一同限定一开口部，所述第二N注入区构成ESD保护结构的漏极，所述第一N注入区于所述栅结构远离所述开口部的一侧形成以构成ESD保护结构的源极，所述漏极配置为静电引入端；其中，所述源极、沟道区以下的所述P型体区和所述漏极构成寄生NPN双极晶体管的发射区、基区和集电区，通过调制所述沟道区的长度，改变所述基区的宽度，实现触发电压的调制。
可选地，所述制作方法还包括：通过离子注入工艺形成所述轻掺杂漏区，所述轻掺杂漏区为N型，并且具有5×1018cm-2至1×1019cm-2的掺杂浓度。
可选地，所述P型体区通过体接触连接至公共接地端，以形成泄流通道。
可选地，所述制作方法还包括穿过所述N型深阱而形成一功能引出结构，所述功能引出结构与所述P型体区的底部电连接。
如上所述，本发明的触发电压可调的ESD保护结构及其制作方法，所述ESD保护结构包括限定于所述栅结构与所述漏极之间的开口部，通过增大漏极接触与栅电极之间的间距，可以降低漏极接触对栅结构的热损伤，从而提升ESD保护结构的耐压能力；并且所述开口部下方设置的轻掺杂漏(LDD)区，通过调节栅极电压，可以使所述栅结构下方的P型体区与所述轻掺杂漏区界面处发生带带隧穿，从而抬高所述P型体区的电势并引发寄生双极晶体管导通；通过调节所述沟道区的长度，可以实现触发电压的可调，从而可以在版图级实现触发电压的可调。另一方面，所述ESD保护结构具有基于MOSFET的功能器件层，所述功能器件层位于深阱内，而可以与常规CMOS三阱工艺制作的半导体器件相集成，以满足尤其是高压条件下集成电路的可靠性要求。
附图说明
图1显示为本发明的ESD保护结构的截面示意图
元件标号说明
110 第一N型注入区
120 第二N型注入区
130 栅结构
132 栅电极
134 栅介电层
140 开口部
150 P型体区
152 沟道区
154 轻掺杂漏区
160 N型深阱
170 衬底
210 功能器件层
220 寄生NPN双极晶体管
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请中，术语“衬底”可为常规硅衬底或包括半导电材料层的其它块体衬底。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
基于栅极接地NMOS(GG-NMOS)的ESD保护器件，其漏极连接到I/O管脚、栅极、源极和体衬底被短接到地。其中，在不引入正静电脉冲的情况下，NMOS器件处于关闭状态下，而当正静电脉冲出现在I/O管脚上时，漏衬结被反偏，而电压达到漏区与体衬底形成的PN结的雪崩击穿电压，会产生大量电子-空穴对，空穴电流注入到体衬底，并经过衬底流入地接触孔并在衬底电阻上产生电压降，该电压降实际上施加在源衬结上，使得体衬底的局部与源区形成的PN达到开启阈值电压，从而引起寄生NPN双极晶体管导通。然而，现有的基于GGNMOS的ESD保护器件属于滞回型ESD保护器件，触发电压较高。
实施例一
如图1所示，本发明的触发电压可调的ESD保护结构包括第一N型注入区110、第二N型注入区120，栅结构130、开口部140、P型体区150和衬底170。
所述衬底170上形成有N型深阱(DNW)160，以用于隔离外界的噪声和/或串扰。所述N型深阱内设置有功能器件层210。所述功能器件层210包括P型体区150、第一N型注入区110和第二N型注入区120，所述第一N型注入区和所述第二N型注入区间隔设置于所述P型体区150中。所述功能器件层210还包括栅结构130，所述栅结构设置于所述P型体区的表面上，并且位于第一N型注入区110与第二N型注入区120之间。所述栅结构130可以具有栅电极132和设置于所述栅电极与所述P型体区界面的栅介电层134。所述第一N型注入区110可以连接至公共接地端(Vss)，所述第二N型注入区120可以配置为静电引入端。所述P型体区150可以通过体接触连接至Vss，由此可以形成静电的泄放通路，这样有利于抑制由P型体区的电荷积累所导致的热损伤。在本实施例中，所述P型体区的深度大于第一N型注入区110与第二N型注入区120限定的有源区的深度。
所述功能器件层210还包括开口部140，所述开口部限定于所述栅结构130与所述第二N型注入区120之间。开口部140的下方还设置有一轻掺杂漏(LDD)区154，所述轻掺杂漏区从所述第二N型注入区延伸至邻接所述栅介电层的位置；即，所述轻掺杂漏区154位于所述第二N型注入区120与沟道区152之间的衔接区。所述轻掺杂漏区154具有与所述第二N型注入区120相同的掺杂类型。所述第一N型注入区110和第二N型注入区120为N型重掺杂，例如掺杂浓度为1×1020cm-2。所述轻掺杂漏区的掺杂浓度较高，所述P型体区150的掺杂浓度较低。例如，所述轻掺杂漏区154具有5×1018cm-2至1×1019cm-2的掺杂浓度。
本发明中的所述ESD保护结构可以集成在半导体器件中，其中可以通过隔离结构与相邻的半导体器件隔离。例如，所述隔离结构可以是设置于单个ESD保护结构外侧的浅沟槽隔离(STI)，从而实现电极之间的隔离。所述功能器件层210形成于N型深阱内，所述N型深阱可以与常规CMOS三阱工艺相兼容。作为示例，可以在衬底底部引入一背偏电压，通过使所述N型深阱与所述体区之间的耗尽层扩展，使体区的电势升高，从而实现触发电压的调制。
在另一实例中，所述功能器件层210还包括一功能引出结构(未示出)，所述功能引出结构穿过所述N型深阱而与所述P型体区的底部电连接，通过所述功能引出结构引入一背偏电压来调节所述P型体区的电势，从而实现触发电压的调制。
所述沟道区的长度等效于寄生双极晶体管的基区宽度，通过调节所述沟道区的长度，即为改变所述寄生NPN双极晶体管的基区宽度，实现所述触发电压的调制。所述沟道区的长度与体区的厚度相关，并且满足如下的范围：LC>WDP+50(nm)，其中P区耗尽层的宽度：
Figure BDA0003374686920000051
其中∈s为介电常数，
Figure BDA0003374686920000052
为内建电势差，q为电荷量，和NA、ND分别为受主掺杂浓度和施主掺杂浓度。例如，所述P型体区可以具有掺杂浓度5x1017cm-2，在所述开口处的宽度为25nm，沟道长度为50nm，P型体区除去耗尽层宽度之后的厚度为50nm，所述ESD保护结构具有大于或等于1.7V触发电压。
本发明的触发电压可调的ESD保护结构的工作原理为：所述第一N型注入区110连接至Vss，当第二N型注入区120引入正静电脉冲时，在P型体区与所述第二N型注入区之间会形成横向静电场，进而在栅结构附近的轻掺杂漏区邻近产生强电场区域；与之同时，将一负信号施加至所述栅电极，可以使所述栅结构下方的所述P型体区与所述轻掺杂漏区界面处的能带弯曲，引发带带隧穿。具体地，产生沟道价带的载流子隧穿至轻掺杂漏区导带，使特别是沟道区以下的P型体区的局部电势上升，从而使沟道区以下的所述P型体区与所述第一N型注入区形成正偏。其中，随着栅电极与源极之间的电压越大，能带更加弯曲，沟道区中更多的载流子完成隧穿。一旦所述沟道区以下的所述P型体区与所述第一N型注入区之间的结电压达到开启阈值电压，由第一N型注入区穿过所述P型体区的电子在所述第二N型注入区被收集，引发所述寄生NPN双极晶体管220导通并形成低阻通路，从而维持从体区到接地端的泄放通路。如前所述，所述第一N型注入区110、所述沟道区以下的所述P型体区150和所述第二N型注入区120依次构成寄生NPN型双极晶体管220的发射极、基区和集电极。
另一方面，所述功能器件层210包括具有开口部的NMOS晶体管，通过调制栅电极的电压和/或背偏电压，可以在所述栅结构附近的P型体区与轻掺杂漏区之间引发带带隧穿，从而可以实现ESD保护结构的触发电压的调制。
实施例二
本实施例二提供一种触发电压可调的ESD保护结构的制作方法，其中，本发明实施例一所述的触发电压可调的ESD保护结构优选采用本实施例的制作方法制备得到，当然也可以采用其他方法。需要说明的是，上述顺序并不严格代表本发明所保护的ESD保护结构的制作方法的工艺顺序，本领域技术人员可以依据实际工艺步骤进行改变。具体而言，如图1所示的触发电压可调的ESD保护结构的制作方法至少包括以下步骤：
提供一半导体衬底，在本发明的实施例中提供一P型衬底。
于所述半导体衬底上形成N型深阱160。根据应用的需要，所述N型深阱可以采用离子注入或扩散等本领域的常规工艺来形成所述N型深阱。随后，于所述N型深阱160内形成功能器件层210。在示例中，所述功能器件层包括P型体区150、第一N型注入区110和第二N型注入区120。
具体地，通过包括但不限于离子注入或扩散的方式在所述N型深阱160中形成P型体区150，基于实际需要选择不同类型的掺杂离子及掺杂浓度以得到所述P型体区150，具体步骤在此不一一赘述。
于所述P型体区150的表面上形成栅结构130，并且图形化所述栅结构。栅结构130可以包括栅电极132和设置于所述栅电极与所述P型体区150界面之间的栅极介电层134。
可以通过诸如离子注入之类的工艺于P型体区150中邻接栅结构130的一区段形成N型轻掺杂漏(NLDD)区154。接着，于P型体区150中间隔形成第一N注入区110和第二N注入区120，所述第二N注入区与NLDD区154相邻而与栅结构130的一侧壁一同限定一开口部140；所述第一N注入区于所述栅结构远离所述开口部的一侧形成。第一N注入区110和第二N注入区120分别构成ESD保护结构的源极和漏极。
在所述功能器件层中，所述第一N注入区、所述沟道区以下的所述P型体区和所述第二N注入区构成寄生NPN双极晶体管的发射极、基极和集电极。于所述第一N注入区和所述第二N注入区限定的有源区的外侧分别形成有隔离区，所述隔离区可以是STI结构，也可以是本领域用于电性隔离的其他结构。在一些实例中，所述制作方法还包括以下步骤：穿过所述N型深阱而形成一功能引出结构(未示出)，所述功能引出结构与所述P型体区150的底部电连接。
需要说明的是，本实施例的触发电压可调双向ESD保护器件的结构可以是如实施例一的结构，也可以采用其他能实现该器件的结构，不以本实施例为限。
综上所述，本发明的触发电压可调的ESD保护结构及其制作方法，所述ESD保护结构包括限定于所述栅结构与所述漏极之间的开口部，以及所述开口部下方设置的轻掺杂漏(LDD)区，利用所述开口部，有利于防止所述ESD保护结构的热损伤；通过调节栅极电压，可以使所述栅结构下方的所述体区与所述轻掺杂漏区界面处、尤其是沟道区与所述轻掺杂漏区界面处发生带带隧穿，从而抬高所述体区的电势并引发寄生双极晶体管导通；通过调节所述沟道区的长度可以实现ESD保护的触发电压可调。另一方面，本发明提供的功能器件层形成于N型深阱内，所述N型深阱可以与常规CMOS三阱工艺相兼容。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种触发电压可调的ESD保护结构，其特征在于，所述ESD保护结构包括：衬底、具有第一导电类型的深阱和功能器件层，所述深阱设置于衬底上，所述功能器件层位于所述深阱内，并且所述功能器件层包括：
体区，所述体区具有与所述第一导电类型相反的第二导电类型；
具有第一导电类型的源极和漏极，间隔形成于所述体区内，所述漏极配置为静电引入端；
栅结构，设置于所述体区的表面上，所述栅结构包括栅电极与设置于所述栅电极与所述体区界面之间的栅介质层；
开口部，设置于所述体区中，所述开口部限定于所述栅结构与所述漏极之间，所述开口部下方还设置有轻掺杂漏区；
其中，所述第一导电类型为N型，所述源极、沟道区以下的所述体区和所述漏极构成寄生NPN双极晶体管的发射区、基区和集电区；当静电正电流的涌入使所述源极与沟道区以下的所述体区之间达到开启阈值电压时，引发所述寄生NPN双极晶体管导通；通过调节所述沟道区的长度，改变所述基区的宽度，从而实现触发电压的调制。
2.根据权利要求1所述的ESD保护结构，其特征在于：所述轻掺杂漏区是N型，并且具有5×1018cm-2至1×1019cm-2的掺杂浓度。
3.根据权利要求1所述的ESD保护结构，其特征在于：所述源极连接至公共接地端，当所述栅电极引入负信号时，通过增大所述栅电极的电压来增加所述体区与所述轻掺杂漏区之间能带间隧穿。
4.根据权利要求1所述的ESD保护结构，其特征在于：所述体区通过体接触连接至公共接地端，以形成泄流通道。
5.根据权利要求1所述的ESD保护结构，其特征在于：所述功能器件层还包括一功能引出结构，所述功能引出结构穿过N型深阱而与所述体区的底部电连接，通过所述功能引出结构引入一背偏电压来调节所述体区的电势。
6.一种触发电压可调的ESD保护结构的制作方法，其特征在于，所述制作方法包括以下步骤：
提供一P型衬底，并且所述P型衬底上形成有N型深阱；
于所述N型深阱内形成所述P型体区；
于所述P型体区的表面上形成图形化的栅结构，所述栅结构包括栅电极与设置于所述栅电极与所述P型体区界面之间的栅介质层；
于所述P型体区中邻接所述栅结构的一区段形成轻掺杂漏区；
于所述P型体区内间隔形成第一N注入区和第二N注入区，所述第二N注入区与所述轻掺杂漏区相邻而与所述栅结构一同限定一开口部，所述第二N注入区构成ESD保护结构的漏极，所述第一N注入区于所述栅结构远离所述开口部的一侧形成以构成ESD保护结构的源极，所述漏极配置为静电引入端；
其中，所述源极、沟道区以下的所述P型体区和所述漏极构成寄生NPN双极晶体管的发射区、基区和集电区，通过调制所述沟道区的长度，改变所述基区的宽度，实现触发电压的调制。
7.根据权利要求6所述的触发电压可调的ESD保护结构的制作方法，其特征在于：所述制作方法还包括：通过离子注入工艺形成所述轻掺杂漏区，所述轻掺杂漏区为N型，并且具有5×1018cm-2至1×1019cm-2的掺杂浓度。
8.根据权利要求6所述的触发电压可调的ESD保护结构的制作方法，其特征在于：所述P型体区通过体接触连接至公共接地端，以形成泄流通道。
9.根据权利要求6所述的触发电压可调的ESD保护结构的制作方法，其特征在于：所述制作方法还包括穿过所述N型深阱而形成一功能引出结构，所述功能引出结构与所述P型体区的底部电连接。
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