CN101826716B - 设有势垒齐纳二极管的低压瞬时电压抑制器 - Google Patents

Abstract

本发明公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET，其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的，因此该JFET沟道被内建结势垒完全耗尽，由此增加一势垒。此器件在阳极电压低于势垒电压时呈现出低漏电流，并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时，电流从该JFET沟道转换流至垂直NPN晶体管，因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同，可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。

Description

设有势垒齐纳二极管的低压瞬时电压抑制器

技术领域

本发明涉及一种瞬时电压抑制器的电路结构与制造方法，特别的，本发明涉及一种低压保护的改良的瞬时电压抑制器(TVS)的改良电路结构与制造方法，其在TVS电路中设有势垒齐纳二极管。

背景技术

瞬时电压抑制器(TVS)一般用来保护集成电路，以避免偶然发生的过电压施加在集成电路时所造成的损伤。集成电路一般是设计为在正常电压范围下操作。然而，在例如静电放电(ESD，electrostatic discharge)、电快速瞬时(electrical fast transients)与次发性闪电(secondary lightning)的情况下，一个突来且无法控制的高电压可能意外地击中这个电路，因此需要TVS器件来提供保护功能，以防止在高电压时可能产生在集成电路上的损害。越来越多的器件使用易受过电压损害的集成电路，对TVS保护的需求也在增加。TVS的具体实施应用可以在USB功率器与数据线保护、数字影音接口、高速以太网络、笔记本计算机、显示器与平面显示器等应用中发现。

图1A显示出一种典型商业上使用的双沟道TVS阵列10，其具有两组控向二极管(steering diodes)，即二极管15-H与15-L，以及20-H与20-L，其分别作为两个输入/输出(I/Os)端I/O-1与I/O-2。还有一个齐纳二极管(Zener)，即二极管30，其具有较大的尺寸，作为雪崩二极管(avalanchediode)，其连接在高电压端，例如Vcc端，和接地电压端之间，例如Gnd端。当一正电压施加在I/O衬垫的一时，高压侧二极管15-H与20-H提供一正向偏压并且被大的Vcc-Gnd二极管箝制，如齐纳二极管30。控向二极管15-H、15-L以及20-H、20-L采用小尺寸设计，以减少I/O电容且由此减少高速线的嵌入损失，如高速以太网络的应用。图1B显示出图1A所示的TVS10的Vcc与接地端电压间的双沟道TVS二极管阵列的反向电流IR与逆向阻隔电压的相对关系特性。如同在图1B所显示的反向电流IR，表现的是流过齐纳二极管，也就是介于Vcc与GND之间的反向电流。此处假设每一控向二极管的反向BV是高于齐纳二极管的BV。但是需强调的是在高电流下，当Vcc至Gnd衬垫的电压是等于或高于控向二极管的反向BV的总合时，电流也将会流经此二路控向二极管路径的全部。因为相较于BJT或者SCR，齐纳二极管每一单位面积具有较高电阻，并且BJT实际上在较高电流时是一个缺点，因为控向二极管在反向传导情况下也必须是坚固耐用的。在具有SCR+BJT的情况下，在较高电流下，齐纳二极管箝制电压相对是较低的，并且因此控向二极管路径将不会导通。Vcc-Gnd二极管30与控向二极管15、20的击穿电压应该是高于操作电压(Vrwm)，因此这些二极管仅在瞬变时导通。Vcc-Gnd箝制二极管的问题在于一般来说这些二极管在反向导电模式时是电阻很大并且需要较大面积来减少电阻。如图1B所示，高电阻导致在高电流情况下BV的增加。这在高电流下是不理想的，因为高BV不仅引起如同先前所述的控向二极管的击穿，更引起TVS器件意图保护的电路的损坏。当实施这样的TVS电路时，大的二极管尺寸的需要限制了器件的更进一步微小化。

最常用于集成电路上来防止这个缺点的方式是使用一具有触发NPN的齐纳二极管来作为箝制器件，如同图2A所示。图2A所示的此TVS电路50包含一NPN双极型晶体管55，其并联于一个齐纳二极管60，以作为一具有触发NPN双极型TVS器件的齐纳二极管。图1B-2显示出具有触发NPN二极管器件的齐纳二极管的电流-电压(IV)图。图1B-2描述当NPN55的集电极电压达到齐纳二极管60的击穿电压时，NPN双极型晶体管启动并且骤回(snaps-back)至较低电压，称为BVceo或者持流电压(holding voltage)，其中BVceo代表伴随着基极左侧开启的集电极到发射极的击穿电压。然而，在使用TVS电路的器件内，骤回的现象是不理想的。骤回产生一反向电压的突然压降，由于负电阻，该反向电压经常引起电路震荡。

为了解决骤回的难题，本案的共有发明人在2006年5月31号提交的美国专利11/444555。该申请中的公开内容作为本案专利申请案的参考文献。在美国专利11/444555内所公开的TVS电路是用于保护一在5伏电压下操作并且用于5V器件保护的器件。然而，除了如同先前所述突然的大电压压降的技术困难点外，也需要在进一步减少的电压的情况下，例如3.3伏特，减少瞬时电压保护。此处所公开的TVS电路已经是能够有效地保护在大约5伏特下的电路操作，然而，无法提供当操作电压是进一步减少至低于5伏特时所需求的保护，这是因为它的高触发与箝制电压。

在2007年2月28号提出的另一个共同申请案11/712317中，更进一步公开了另一个崭新的TVS电路，该TVS电路在进一步减少电压的情况下提供改良的箝制效果，因此TVS保护可以用应用于在3.3至5伏特间操作，且具有低漏电流，采用堆栈式PMOS二极管的器件。在此美国专利案中所公开的TVS保护电路包含有一MOS触发的TVS，其具有可调整低骤回电压，其中MOS-SCR是不需要负电阻即可操作，且提供良好的箝制效果。此TVS保护电路更包含有具有NBL的高压侧二极管，以抑制I/O到I/O的闭锁效应(latch-up)，因此来进一步改善器件性能。然而，MOS-SCR触发器件具有复杂的结构，因此器件需要更大的芯片面积。这些器件的型态也需要基于集成电路的制造过程，相较于DMOS型态的步骤，其需要更多的掩模步骤(大约2x-3x)，因此导致较高的制造成本。

因此，在电路设计与器件制造领域仍然存在着提供一种新颖且改良的电路结构与制造方法来解决上述困难的需求。特别是对于提供一种崭新且改良的TVS电路，以在更进一步减少电压至3伏特至5伏特间时提供良好电压箝制功用、占据较小面积与消除或减少骤回电压的改变，以供器件在较低电压层级下操作的保护。

发明内容

因此本发明的一个目的是提供一种改良的TVS器件结构，该TVS器件能在更进一步减少电压的情况下具有一改良的箝制性能，因此可以为操作在低于5伏特电压下的器件提供TVS保护，由此上述所讨论的限制与困难将可以被解决。

本发明的另一目的是提供具有低于5伏特的可调整低触发电压与具有低漏电流的TVS保护电路，其利用势垒TVS结构来实现，由于简化的结构，因此器件面积与尺寸可以进一步减少。

本发明的另一目的是提供具有低于5伏特可调整低触发电压的TVS保护电路，其利用具有势垒TVS结构的TVS保护电路来实现，因此提供简化的结构，因此TVS器件可以利用简单的DMOS型态制程来制作，无需要昂贵且复杂的IC工艺。

简而言之，在本发明的一个优选实施例中公开一种抑制一瞬时电压的瞬时电压抑制器(TVS)结构。该瞬时电压抑制器(TVS)结构位于一半导体衬底上并且包含有一双极型晶体管与一横向结型场效应晶体管(JFET)，其在无偏压下夹止(pinch off)以提供低电压触发器。在另一优选实施例中，TVS包含有一设置于半导体区域内的横向JFET势垒沟道，用以开启邻接的双极型晶体管，以箝制瞬时电压。在另一具体实施例中，在一大于势垒电压的电压下，势垒沟道启动，传导电流经过横向沟道，势垒沟道可以在0～5伏特间启动并且随后启动该双极型晶体管，以达到在高电流时的低箝制电压。结型场效应晶体管沟道的触发电压与双极型晶体管(BV_CEO)的开放式基极(openbase)击穿电压是可以选择的，因此器件由在低电流下传导电流通过结型场效应晶体管沟道转变至在高电流下传导通过NPN晶体管，而没有任何骤回出现在I-V特性图示中。在另一具体实施例中，势垒沟道在半导体衬底内组成一JFET的横向沟道。在另一具体实施例中，势垒沟道是埋入半导体内并且利用一埋入式本体掺杂区域与一表面本体掺杂区域所形成，相较于作为结型场效应晶体管的栅极的半导体衬底的掺杂区，势垒沟道的本体掺杂区域与表面本体掺杂区域所掺杂的离子型态是相反的。在另一具体实施例中，势垒沟紧邻双极型晶体管，而势垒沟道的本体区域更作为双极型晶体管的基极区域。在另一具体实施例中，势垒沟道包含有一埋入式本体掺杂区域与一邻近双极型晶体管的表面本体掺杂区域，此埋入式本体区域是浮置的，而表面层与阴极端短路(shorted)，并且也作为横向二极管，从而在负电压瞬时的时侯逆向传导。在另一具体实施例中，双极型晶体管是一垂直晶体管，同时浮置埋入本体区域也作为垂直晶体管的基极区域，以减少骤回。在另一具体实施例中，半导体区域包含有一低掺杂外延区域，其形成在一重掺杂衬底上并且利用一掺杂型态与外延掺杂型态相反的掺杂方式形成的埋入层，来作为一势垒。在另一具体实施例中，半导体区域包含有一低掺杂外延层，其形成在一重掺杂衬底上并且利用一掺杂型态与外延掺杂型态相反的掺杂方式形成一埋入层来形成一势垒，此外，表面层也是相反的掺杂型态。

本发明也公开一种利用一种位于半导体衬底上的瞬时电压抑制器(TVS)电路来抑制一瞬时电压的方法。该方法包含一在半导体衬底内设置一势垒沟道的步骤，以启动一邻接双极型晶体管，来箝制并且抑制一瞬时电压。在另一具体实施例中，此应用势垒沟道的步骤更包含有一启动沟道的步骤，以施加大于势垒电压的电压来启动沟道进行电流传导并且随后启动垂直晶体管，从而在高电流时箝制瞬时电压。在另一具体实施例中，在半导体衬底中形成一势垒沟道的步骤更包含有在该半导体衬底内形成一横向沟道的步骤。在另一具体实施例中，在该半导体衬底内设置一势垒沟道的步骤更包含有形成一埋入式本体掺杂区域与一表面本体掺杂区域的步骤，以在半导体衬底内的埋入式与表面本体掺杂区域间形成一横向沟道。在另一具体实施例中，在半导体衬底中设置势垒沟道的步骤更包含有形成一埋入式本体掺杂区域与一邻接该双极型晶体管的表面本体掺杂区域的步骤，从而作为双极型晶体管的基极区域。在另一具体实施例中，在半导体衬底内设置一势垒沟道的步骤更包含有形成一表面本体掺杂区域与一邻近垂直晶体管的埋入式本体掺杂区域的步骤，作为该双极型晶体管的基极区域。在另一具体实施例中，这方法更包含有形成一齐纳P-N结二极管的步骤，其通过形成连接双极型晶体管的源极/集电极区域的表面本体区域来完成。在另一具体实施例中，这个方法更包含有在N型衬底上形成具有一设置在衬底的底表面上的阴极与一设置在衬底的顶表面上的阳极的TVS电路的步骤。在另一具体实施例中，设置势垒沟道的步骤更包含有形成一埋入式本体掺杂区域与一表面本体掺杂区域的步骤，以形成一位于埋入式本体掺杂区域与表面本体掺杂区域之间的横向沟道，并且以此调整势垒沟道的宽度与长度，调整势垒沟道的势垒。在另一具体实施例中，这个方法更包含有利用设置一邻近势垒沟道的源极/集电极区域来形成垂直晶体管的方法，其具有一埋入式本体掺杂区域来作为垂直晶体管的基极区域，并且利用一分离式表面植入使表面本体区域与衬底(阴极)短接，还具有一金属接触到表面本体植入区域。

通过以下结合附图的具体实施例详细说明，对本领域的普通技术人员来说，本发明的以上和其他目的和优点无疑将是显而易见的。

附图说明

图1A是现有技术TVS器件的电路图，图1B是I-V图，也就是描述TVS器件的反向特性的电流与电压的关系图。

图2A是用呈现另一种现有技术TVS器件的电路图，图2B是反映TVS器件的反向特性的I-V图，电压用以表示当传导经过NPN双极型晶体管的电流被触发时，突然间骤回电压的压降。

图3A是一电路图，其是用以描绘先前技术的MOS触发式TVS在低于5伏特电压下进行触发与器件保护。

图3B是显示具有三或四个堆栈PMOS晶体管的触发电路的输入电压与输出电压间的变化图。

第4A与第4B图分别为本发明的TVS器件结构的侧面剖视图与等效电路图。

图4C为一测得的I-V状态图，用以展示在抑制瞬时电压时图4A所示的TVS结构的性能。

图5A-5F显示使用依据本发明使用简单地4个掩模制程步骤来制作一低电压TVS结构的示意图。

具体实施方式

为了更好的了解本发明，以下图3A至3B的描述是提供作为TVS技术的背景相关资料，且转让于本申请案的一般受让人。

图3A是本发明先前技术的具体实施例的TVS的电路图，其实施一触发电路180，来提供信号触发一主要箝制电路回路190。触发电路180包含有四个具有本体效应的堆积式PMOS晶体管181-1至181-4，其中每一PMOS晶体管都可选择以使它的本体区域连接到它的源极或者Vcc，以形成源极与本体间的反向偏压，这将增加栅极阈值电压。通过调整PMOS晶体管的数量与PMOS晶体管的本体连接至源极或Vcc的选择，触发电压可以被调整。在一般操作电压下，堆栈PMOS181-1至181-4是关闭的，因为Vcc不够高至足以启动堆栈式PMOS晶体管，并且因此没有电流通过电阻器182。NMOS186的栅极电压是低的且低于它的阈值电压，并且NMOS186是关闭的，因为没有电流通过连接在NMOS晶体管186的栅极与源极之间的电阻器182。CMOS晶体管，例如PMOS184与NMOS185，具有低的输出电压，因为在CMOS栅极上的Vcc电压启动NMOS185，但是关闭PMOS184，并且CMOS的输出是穿过NMOS185连接到接地端。这低电压输出关闭触发NMOS晶体管191，因此关闭主要箝制电路。

一旦电压瞬时事件发生时，施加在堆栈式PMOS181-1至181-4上的电压超过栅极阈值电压的总和，而启动所有的堆栈式PMOS晶体管，而引起一个电流通过电阻器182。当这个瞬时电压足够高且超过触发电压，其相当于所有堆栈式PMOS的临界值加上NMOS186临界值的总合，通过堆栈式PMOS与电阻器182的电流将会增加直到通过晶体管186的栅极电压达到它的临界值，因此随后开启晶体管186。一旦晶体管186开始传导，电流通过电阻器183与NMOS186到接地端。接地电压因此施加在CMOS栅极、关闭NMOS185并且启动PMOS184，CMOS的输出电压上拉至Vcc，因此触发主要箝制电路190。如图3B所示，其显示触发电路180的输出电压与输入电压Vcc的关系图。在图3B中，曲线287对应于三个具有本体效应的PMOS触发电路输出，而线288对应于四个具有本体效应的PMOS的触发电路输出。当堆栈式PMOS晶体管的数目由三个增加至四个时，触发电压由3伏特改变至5伏特。在触发电压下，触发电路180的输出是零伏特，然而当输出电压Vcc超过预设触发电压时，呈现线性增加。在一般的工作电压范围，触发电路180的漏电流也将降低。图3C显示触发电路180的漏电流与输入电压Vcc的关系图。在3.3伏特的普通工作电压下，漏电流仅是纳米安培的10倍，相较于触发在类似电压下且具有微米安培漏电流的齐纳二极管，达到一到二次方的数量级改变。

随着触发器NMOS191启动，电流通过电阻器193与MNOS191，并且随着电流增加，通过PNP结双极型晶体管(JBT)的发射极基极结点的压降也增加。当电阻器193的压降到达0.6V时，PNP晶体管194的基极-发射极结正向偏压，并且PNP晶体管194导通。现在PNP晶体管的集电极电流通过连接在NPN晶体管192的发射极与基极之间的电阻器195。当这个电阻器195内的电位降达到0.6V时，NPN晶体管192的发射极开始传导并且一半导体控制整流器(SCR)模块的操作开始初始化。在一高电压浪涌(surge)穿过触发器NMOS191的栅极漏极电容耦合到CMOS输出端的范例中，可选择设置一连接在CMOS输出与接地端之间的保护二极管187。

因此，主箝制电路190是一个MOS触发SCR，其包含有一触发器NMOS191，其与电阻器193串联与一PNP双极型晶体管194并联。触发NMOS191的阈值电压小于或等于PNP双极型晶体管194的BVceo，其中BVceo代表基极左侧开启的集电极到发射极之间的击穿电压。

然而，如同先前所指出，该现有技术需要若干个NMOS与PMOS晶体管来实现触发电路与MOS栅极式SCR。这需要使用标准CMOS制程来实现并且需要大的芯片来布局电路中的晶体管与电阻器。另外，触发器电路具有许多阶段，其将可能影响TVS电路的全部响应时间。这说明了对可实现低电压触发器与箝制的较简单器件结构与简单制程的需求。

如图4A至4B所示，是本发明的TVS器件200的剖视图与其相对应的等效电路器件图。图4C是一I-V图，其显示TVS器件的电流传导与电压的变化。TVS器件200形成在一N+衬底205上，其上具有一N-外延层210，一阴极端215设置在底端，一阳极端220设置在衬底表面上，且该阳极端与N+源极/栅极区域230接触。TVS器件结构200也包含有一表面P本体区域235，其利用一表面N+掺杂区245连接到阴极端，一金属300使表面P本体区域235连接N+区域。这将表面P本体区域235连接到阴极电位并且也形成一由阳极端至阴极端的二极管。这二极管在有一负电压瞬时施加在阳极端时导通并且提供电流路径。然而，对于正向瞬时电压，这个二极管无法达到它的雪崩击穿电压，因此JFET沟道的势垒低于二极管击穿电压。TVS器件也包含有一埋入P区域225，其设置在外延层210的较深处并且左侧浮置，从而在埋入P区域225与表面P本体区域235之间的N型外延层上形成一JFER沟道。同时P本体层235与225作为JFET的栅极，耗尽中间的N沟道区域，由此产生一势垒，从而将来自于N+源极230的电流流向N-外延层210与N+衬底205，其作为JFET的漏极。势垒电压依赖于N-外延区域、表面P本体与埋入P本体区域的掺杂级并且也依赖于沟道的宽度与长度。这些参数可以用来改变势垒电压至默认值，其可以低于5伏特。在图4A中，埋入式P本体区域225也作为垂直NPN晶体管的基极，其包含有N+源极区域230(集电极)、埋入式P本体层225(基极)与N-外延层210，以及N+衬底205(发射极)。事实上埋入式P本体层225是浮置的，以帮助减少垂直NPN在启动时的骤回。图4B显示两臂(arm)并连的对应电路。在一臂，由于表面本体区域235短接至N-外延层210，因此由源极/集电极区域203所形成的二极管228与表面本体区域是与JFET的源极和栅极并连的。串联的电阻器229是由N-外延区域250提供。在另一臂，由N+230、埋入本体区域225与N-外延210以及N+衬底205所形成的NPN连接在阳极与阴极之间。

在一般操作下，TVS的阳极电压是小于势垒电压，在这种情况下没有路径供电流传导通过TVS器件。当阳极端210的电压大于在势垒区域240的电压时，横向JFET开始传导电流通过沟道。越过JFET沟道后，电流变成垂直且延伸过N-外延区域。电流围绕P本体区域的流动产生一位于触发电流上的压降，使埋入式P本体-N-外延结处于正向偏压，并且启动垂直NPN晶体管。这提供另一种低电阻电流路径，由此在电流高于触发电流时获得好的箝制。电流传导的两个不同型态在图4C所示的TVS器件结构的IV特性图表中可以清楚观察到。第一型态在图中标记为”JFET传导区域”，该区域由JFET沟道的势垒区延伸到垂直NPN晶体管的开放式基极集电极-发射极击穿电压(BV_CEO)。这个电流传导型态是更有阻力的，并且因此具有较高输出电阻。第二传导型态被标记为NPN传导区域，并且开始于垂直NPN晶体管的开放式衬底集电极-发射极击穿电压(BV_CEO)。这是另一个可供选择的电流低电阻路径，且因此是一个更小的输出电阻。

当负向瞬时电压使阳极电压相较于阴极端变成负的时，形成在表面P本体区域235与N+源极/集电极区域230之间的横向二极管启动并且箝制瞬时电压。

这个器件可以应用简单的4个掩模步骤来制造，而无须复杂且昂贵的IC式制作过程。图5A-5F显示制作低电压TVS结构的制程步骤。首先是在N+衬底205上形成一N-外延层210，类似于在图5A中所示的DMOS器件的初始器件。在图5B，通过使用一高能量P型植入，植入剂量在5E12至5E13之间，而能量为700KeV至1000KeV，随后在1150℃下进行一退火步骤30分钟，使用第一掩模形成一埋入式P本体225。通过利用一分离式浅P植入，剂量为2E13至6E13，能量为50KeV至150KeV，相同的掩模可以用来形成表面P本体235。在图5D中，第二掩模通过在剂量为1E14能量为50KeV下植入N型离子用来限定N+源极/集电极区域230。表面P本体植入与源极/集电极植入可以在950℃进行活化步骤，约30分钟以后活化。随后沉积一BPSG层并且利用一第三掩模形成如图5E所示的接触开口。在图5F中，最后的掩模是用于在沉积金属层后进行图案化金属层，以形成电极。沉积背面金属，以形成垂直TVS器件。

虽然本发明描述了最优选的实施例，应该理解此种公开并不能被解释为对本发明的限制。当阅读以上的公开后，对于本领域的普通技术人员来说，各种变换和修改无疑是明显的。因此，权利要求应该被解释为覆盖所有的变换和修改，且其都包含在本发明的精神和范围之内。

Claims (19)

1.一种低压瞬时电压抑制器，其设置在具有一顶面与一底面的第一导电型态的半导体衬底上，其特征在于，该低压瞬时电压抑制器包含：

一第一导电型态的表面源极／集电极区域，其设置在该半导体衬底的第一顶面区域上；

一第二导电型态的表面本体掺杂区域，其位于该半导体衬底的一第二顶面区域，且该第二导电型态与该第一导电型态相反；

一第二导电型态的埋入式本体掺杂区域，其位于该表面本体掺杂区域下方，以形成一横向结场效应晶体管的势垒沟道，从而作为势垒；其中

所述的表面源极／集电极区域、所述的埋入式本体掺杂区域与衬底表面构成一垂直双极型晶体管，以传导一瞬时电流通过该表面源极／集电极区域与该衬底，来箝制一位于该表面源极／集电极区域与该衬底之间的电压；

所述的埋入式本体掺杂区域横向延伸到该表面源极／集电极区域下方；

所述的表面源极／集电极区域连接到一阳极电极，所述的衬底的底面连接到一阴极电极。

2.如权利要求1所述的低压瞬时电压抑制器，其特征在于：

所述的衬底还包含有一轻掺杂外延层，其覆盖在一位于该底面上的重掺杂外延层上。

3.如权利要求2所述的低压瞬时电压抑制器，其特征在于：

该表面本体掺杂区域还包含有一接触掺杂区域，其以第二导电型态掺杂，其掺杂浓度大于该表面本体掺杂区域，通过一位于顶表面的电极来将该表面本体掺杂区域电性连接到该外延层。

4.如权利要求3所述的低压瞬时电压抑制器，其特征在于：

所述的表面源极／集电极区域与所述的表面本体掺杂区域连接，以形成一齐纳二极管。

5.如权利要求4所述的低压瞬时电压抑制器，其特征在于：

当一负向瞬变电压施加在该低压瞬时电压抑制器时，所述的齐纳二极管传导一瞬时电流。

6.如权利要求3所述的低压瞬时电压抑制器，其特征在于：

所述的表面源极／集电极区域延伸至一深度，其深于该表面本体掺杂区域的一底面。

7.如权利要求6所述的低压瞬时电压抑制器，其特征在于：

所述的势垒沟道具有一势垒电位，其取决于设置在该埋入式本体掺杂区域与该表面本体掺杂区域之间的该势垒沟道的宽度与长度，还取决于该表面本体掺杂区域、该埋入式本体掺杂区域与该轻掺杂外延层的掺杂级。

8.如权利要求7所述的低压瞬时电压抑制器，其特征在于：

所述的横向结场效应晶体管势垒沟道的势垒电势调整到介于0～5伏特之间。

9.如权利要求2所述的低压瞬时电压抑制器，其特征在于：

所述的第一导电型态是N型态，所述的第二导电型态是P型态。

10.如权利要求9所述的低压瞬时电压抑制器，其特征在于：

当一瞬时电流施加到该阳极且超过所述的横向结场效应晶体管势垒沟道的势垒电势时，所述的低压瞬时电压抑制器在一触发电流发生后，会以横向结场效应晶体管模式传导，在该触发电流发生后会以垂直双极型模式传导。

11.一种设置在半导体衬底上的瞬时电压抑制器电路，其特征在于，包含：

一位于第一半导体表面上的阳极与一位于第二半导体表面上的阴极；

其中，所述第二半导体表面位于第一半导体表面的相反面；

一与一电阻器串联的结点场效应晶体管，其与一位于该阳极与该阴极之间的双极型晶体管并联，所述的结点场效应晶体管的栅极连接到所述的双极型晶体管的基极；

所述的双极型晶体管的基极与所述的结点场效应晶体管的栅极是浮置的。

12.如权利要求11所述的瞬时电压抑制器电路，其特征在于，还包括：

一齐纳二极管，其与该结点场效应晶体管并联。

13.一种设置在半导体衬底上的瞬时电压抑制器电路，其特征在于，包含：

一横向结点场效应晶体管，其提供一设置在该半导体衬底上的势垒沟道，以启动邻接的垂直晶体管，以箝制瞬时电压；

所述的势垒沟道包含有一埋入式掺杂区域与一表面掺杂区域，其构成一位于所述的半导体衬底内的埋入式掺杂区域与表面掺杂区域之间的横向沟道；

所述的势垒沟道包含有一埋入式掺杂区域与一邻近该垂直晶体管的表面掺杂区域，作为该垂直晶体管的一基极区域；

所述的势垒沟道包含有一表面掺杂区域，其与位于该半导体衬底上的该晶体管的一源极／集电极区域一起来形成一齐纳二极管。

14.如权利要求13所述的瞬时电压抑制器电路，其特征在于：

当一阳极电压超过该势垒电压时，该横向结点场效应晶体管沟道传导电流并且在高电流时转移电流传导通过该垂直双极型晶体管。

15.如权利要求13所述的瞬时电压抑制器电路，其特征在于：

所述的势垒沟道在所述的半导体衬底内构成一横向沟道，以传导电流通过邻近该垂直晶体管的基极区域，以启动该垂直晶体管。

16.一种在一半导体衬底上形成一瞬时电压抑制器电路的方法，其特征在于，包含有以下步骤：

提供一衬底；

利用一高能量离子植入形成一埋入式本体掺杂区域；

利用一浅离子植入形成一表面本体区域，其位于该衬底的一第二顶面区域，且位于该埋入式本体掺杂区域上方；以形成一横向结场效应晶体管的势垒沟道；

形成一表面源极／集电极区域，其位于该衬底的第一顶面区域上；所述的埋入式本体掺杂区域横向延伸到该表面源极／集电极区域下方；所述的表面源极／集电极区域、所述的埋入式本体掺杂区域与衬底表面构成一垂直双极型晶体管；

形成一介电层，其覆盖该表面本体区域与位于该衬底顶面的源极／集电极区域；

形成一穿过该介电层的接触开口；

沉积一金属层，以在该接触开口内形成触点；以及

图案化该金属层。

17.如权利要求16所述的方法，其特征在于：

所述的形成埋入式本体掺杂区域与该表面本体区域的步骤利用一相同的掩模。

18.如权利要求16所述的方法，其特征在于：

所述的形成表面本体区域的步骤更包含有于该埋入式本体掺杂区域与该表面本体区域间形成一势垒沟道的步骤。

19.如权利要求16所述的方法，其特征在于：

所述的形成源极／集电极区域的步骤更包含有一形成该源极／集电极区域邻接该表面本体区域的步骤，以形成一齐纳二极管。

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