CN116487385A - 一种tvs器件及其制造方法 - Google Patents
一种tvs器件及其制造方法 Download PDFInfo
- Publication number
- CN116487385A CN116487385A CN202310673233.7A CN202310673233A CN116487385A CN 116487385 A CN116487385 A CN 116487385A CN 202310673233 A CN202310673233 A CN 202310673233A CN 116487385 A CN116487385 A CN 116487385A
- Authority
- CN
- China
- Prior art keywords
- region
- grid
- tube
- inner ring
- tvs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 27
- 230000036961 partial effect Effects 0.000 claims description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 16
- 230000001413 cellular effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 description 33
- 238000005530 etching Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种TVS器件及其制造方法,其中TVS器件的内圈区形成有元胞区、触发区和内圈终端区;元胞区中形成有第一MOS管,触发区中形成有TVS管;内圈区的基板主体上形成有第一栅极电阻、第一栅极结构;外圈区的基板主体上形成有第二MOS管、第二栅极电阻、第二栅极结构;互连金属,使TVS管的阳极通过第一栅极结构与第一MOS管的栅极相连接;使第一栅极电阻的一端连接于TVS管的阳极和栅极结构,另一端连接于第一MOS管的源极;使第一MOS的漏极连接于TVS管的阴极和第二MOS管的漏极;使第二栅极电阻的一端连接于第二栅极结构和第一MOS的源极,另一端连接于第二MOS管的源极。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种TVS器件及其制造方法。
背景技术
瞬态电压抑制器(TVS)被广泛应用于ESD保护领域,传统的TVS器件普遍采用二极管结构,存在箝位电压高,箝位系数大的缺点,难以有效保护电路。
现有技术中,提供一种SCR结构的TVS器件,能够有效地降低箝位系数,但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。
因此,如何在不影响器件其他性能的情况下降低箝位系数,是目前需要解决的问题。
发明内容
本发明的目的是提出一种TVS器件及其制造方法,能够降低器件箝位系数,提高器件的静电防护及电流泄放能力。
为了实现上述目的,本发明提供了一种TVS器件,包括:
基板主体,所述基板主体从中央至外周包括内圈区和外圈区;所述内圈区中形成有元胞区、触发区和内圈终端区;所述元胞区中形成有第一MOS管,所述触发区中形成有TVS管;
所述内圈区的基板主体上形成有第一栅极电阻、第一栅极结构;所述第一栅极结构与所述第一MOS管的栅极相连接;
所述外圈区的基板主体上形成有第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
互连金属,使所述TVS管的阳极通过所述第一栅极结构与所述第一MOS管的栅极相连接;使所述第一栅极电阻的一端连接于所述TVS管的阳极和所述第一栅极结构,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
可选方案中,所述内圈区终端区环绕于所述元胞区的外周;所述内圈区终端区包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区。
可选方案中,所述元胞区位于所述内圈区的中央,所述触发区位于所述元胞区的一侧边缘,所述内圈终端区为环形,将所述元胞区和所述触发区包围在内。
可选方案中,所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层,所述衬底的掺杂浓度大于所述外延层的掺杂浓度;
所述触发区包括,形成在所述外延层中的上下设置或左右设置的的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区,以构成PN结构的所述TVS管。
可选方案中,所述触发区还包括:形成在所述基板主体背面的所述衬底中的第二导电类型的背面掺杂区,使PN结构的所述TVS管转变为PNP结构或NPN结构。
可选方案中,所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层,所述衬底的掺杂浓度大于所述外延层的掺杂浓度;
所述内圈区中的所述元胞区及所述元胞区至所述触发区包括:形成在所述外延层中的多晶硅、第二导电类型的基区,形成在所述基区的第一导电类型的源区,形成在所述基区中的与所述互连金属相接的重掺杂第二导电类型的体区,所述源区作为所述第一MOS管的源极,所述衬底作为所述第一MOS管的漏极,所述多晶硅构成所述第一MOS管的栅极、所述第一栅极结构和所述第一栅极电阻;或者所述第一栅极电阻由所述基区构成。
可选方案中,所述外圈区的所述基板主体上包括:形成在所述外延层中的多晶硅、第二导电类型的基区,形成在所述基区的第一导电类型的源区,形成在所述基区中的与所述互连金属相接的重掺杂第二导电类型的体区,所述源区作为所述第二MOS管的源极,所述衬底作为所述第二MOS管的漏极,所述多晶硅构成所述第二MOS管的栅极、所述第二栅极结构和所述第二栅极电阻;或者所述第二栅极电阻由所述基区构成。
可选方案中,所述基板主体背面的所述衬底中形成有第二导电类型的背面掺杂区,使所述第一MOS管转变为第一IGBT管,所述第二MOS管转变为第二IGBT管;所述第一栅极结构与所述第一IGBT管的栅极相连接;所述互连金属使所述TVS管的阳极通过所述第一栅极结构与所述第一IGBT管的栅极相连接;使所述第一栅极电阻并联于所述TVS管的阳极与所述第一IGBT管的发射极之间;使所述第一IGBT的集电极与所述TVS管的阴极相连;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一IGBT的发射极,另一端连接于所述第二IGBT管的发射极;使所述第二IGBT管的集电极极连接于所述第一IGBT管的集电极。
可选方案中,所述内圈区和所述外圈区之间设有环形的隔离氧化环。
可选方案中,所述TVS器件还包括包围所述外圈区的外圈终端区,所述外圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环为环形的多晶硅柱。
本发明还提供了一种TVS器件的制造方法,包括:
提供基板主体,规划出内圈区和外圈区,并于内圈区规划出有元胞区、触发区和内圈终端区;
在所述元胞区中形成第一MOS管,在所述触发区中形成TVS管;
在所述内圈区的基板主体上形成第一栅极电阻、第一栅极结构;所述第一栅极结构与所述第一MOS管的栅极相连接;
在所述外圈区的基板主体上形成第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
形成互连金属,使所述TVS管的阳极通过所述第一栅极结构与所述第一MOS管的栅极相连接;使所述第一栅极电阻的一端连接于所述TVS管的阳极和所述栅极结构,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
可选方案中,所述内圈终端区环绕于所述元胞区的外周;所述内圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区。
可选方案中,所述元胞区位于所述内圈区的中央,所述触发区位于所述元胞区的一侧边缘,所述内圈终端区为环形,将所述元胞区和所述触发区包围在内。
本发明的有益效果在于:
本发明将TVS管的动态电阻转换为MOS管的跨导,MOS管具有负的温度系数,这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻,降低了器件箝位系数,提高了器件的静电防护及电流泄放能力。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述,本发明的上述以及其它目的、特征和优势将变得更加明显,在本发明示例性实施例中,相同的参考标号通常代表相同部件。
图1示出了根据本发明一实施例的TVS器件结构示意图。
图2示出了根据本发明一实施例的TVS器件的电路图。
图3示出了根据本发明一实施例的TVS器件内圈区分布图。
图4示出了根据本发明另一实施例的TVS器件内圈区分布图。
图5至图8示出了根据本发明一实施例的TVS器件不同剖面对应的结构示意图。
图9示出了根据本发明另一实施例的TVS器件一剖面对应的结构示意图。
图10示出了根据本发明另一实施例的TVS器件的电路图。
附图标记说明:
100-衬底;110-外延层;200-元胞区;201-内圈终端区;210-触发区;202-第一栅极电阻;203-第一栅极结构;30-表面氧化层;60-多晶硅;111-基区;112-体区;113-源区;120-第一掺杂区;121-第二掺杂区;80-背面掺杂区;90-接触孔金属;91-正面金属;92-背面金属;10-隔离氧化环;20-第一氧化层。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图,本发明的优点和特征将更清楚,然而,需说明的是,本发明技术方案的构思可按照多种不同的形式实施,并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本发明教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
实施例1
参照图1至图8,本实施例提供了一种TVS器件,包括:
基板主体,所述基板主体从中央至外周包括内圈区和外圈区;所述内圈区中形成有元胞区200、触发区210和内圈终端区201;所述元胞区200中形成有第一MOS管,所述触发区210中形成有TVS管;
所述内圈区的基板主体上形成有第一栅极电阻202、第一栅极结构203;所述第一栅极结构203与所述第一MOS管的栅极相连接;
所述外圈区的基板主体上形成有第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
互连金属(包括正面金属91、背面金属92和接触孔金属90),使所述TVS管的阳极通过所述第一栅极结构203与所述第一MOS管的栅极相连接;使所述第一栅极电阻202的一端连接于所述TVS管的阳极和所述第一栅极结构203,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
参照图3,本实施例中,所述内圈区终端区201环绕于所述元胞区200的外周;所述内圈区终端区201包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区210。所述分压内环和所述分压外环均为环绕所述元胞区的环形多晶硅柱以及所述环形多晶硅柱外周的第一氧化层。
参照图4,在另一个实施例中,所述元胞区位于所述内圈区的中央,所述触发区210位于所述元胞区200的一侧边缘,所述内圈终端区201为环形,将所述元胞区200和所述触发区210包围在内。
所述基板主体包括第一导电类型的衬底100和形成在所述衬底100上的同质外延层110,所述衬底100的掺杂浓度大于所述外延层110的掺杂浓度;所述内圈区中的所述元胞区200及所述元胞区200至所述触发区210包括:形成在所述外延层110中的多晶硅60、第二导电类型的基区111,形成在所述基区111的第一导电类型的源区113,形成在所述基区111中的与所述互连金属相接的重掺杂第二导电类型的体区112,所述源区113作为所述第一MOS管的源极,所述衬底100作为所述第一MOS管的漏极,所述多晶硅60构成所述第一MOS管的栅极、所述第一栅极结构203和所述第一栅极电阻202。
所述触发区包括,形成在所述外延层110中的上下设置或左右设置的的第一导电类型的第一掺杂区120和第二导电类型的第二掺杂区121,以构成PN结构的所述TVS管。
所述内圈区和所述外圈区之间设有环形的隔离氧化环10。所述外圈区的所述基板主体上包括:形成在所述外延层110中的多晶硅60、第二导电类型的基区111,形成在所述基区111的第一导电类型的源区113,形成在所述基区111中的与所述互连金属相接的重掺杂第二导电类型的体区112,所述源区113作为所述第二MOS管的源极,所述衬底100作为所述第二MOS管的漏极,所述多晶硅60构成所述第二MOS管的栅极、所述第二栅极结构和所述第二栅极电阻。
所述TVS器件还包括包围所述外圈区的外圈终端区,所述外圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环为环形的多晶硅柱。
需要说明的是,本申请所说的第一导电类型和第二导电类型其中一个为N型,另一个为P型。
实施例2
本实施例提供了一种TVS器件的制造方法,能够制造实施例1的TVS器件,该制造方法包括:
提供基板主体,规划出内圈区和外圈区,并于内圈区规划出有元胞区、触发区和内圈终端区;
在所述元胞区中形成第一MOS管,在所述触发区中形成TVS管;
在所述内圈区的基板主体上形成第一栅极电阻、第一栅极结构;所述第一栅极结构与所述第一MOS管的栅极相连接;
在所述外圈区的基板主体上形成第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
形成互连金属,使所述TVS管的阳极通过所述第一栅极结构与所述第一MOS管的栅极相连接;使所述第一栅极电阻的一端连接于所述TVS管的阳极和所述栅极结构,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
内圈区中的元胞区、触发区和内圈终端区的分布形式包括以下两种:
一、所述内圈终端区环绕于所述元胞区的外周;所述内圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区。
二、所述元胞区位于所述内圈区的中央,所述触发区位于所述元胞区的一侧边缘,所述内圈终端区为环形,将所述元胞区和所述触发区包围在内。
本实施例的MOS管通过Trench MOS工艺制造而成,参照图1至图8,下面简单描述本实施例TVS器件的制造方法:
步骤S1,在重掺杂第一导电类型的半导体基板硅衬底100上生长一层轻掺杂第一导电类型的外延层110;
步骤S2,利用热氧或薄膜工艺,在外延层110上形成硬掩模;
步骤S3,利用光刻+刻蚀工艺,刻蚀硬掩模及外延层110,形成设定数量个(如1个或2个)隔离沟槽,隔离沟槽为环形;
优选地,隔离沟槽的深度大于外延层110厚度2-3um;
步骤S4,利用刻蚀工艺,去除硬掩模;
步骤S5,利用热氧或薄膜工艺,形成隔离氧化层;
优选地,隔离氧化层厚度与硬掩模一致,以替代后续形成多晶硅沟槽时的硬掩模;
优选地,根据工艺及抑制漏电的需要可在形成隔离氧化层前形成第一牺牲氧化层,再去除第一牺牲氧化层,之后再形成隔离氧化层;
步骤S6,利用光刻+刻蚀工艺,刻蚀隔离氧化层及外延层110,形成若干多晶硅沟槽;并同步形成元胞区、触发区及内圈终端区;
步骤S7,利用刻蚀工艺,去除隔离沟槽外及多晶硅沟槽外隔离氧化层,其中隔离沟槽中的隔离氧化层构成隔离氧化环10;
步骤S8,利用热氧或薄膜工艺,形成第一氧化层20;
优选地,根据工艺及截止栅电流需要可在形成第一氧化层20前形成第二牺牲氧化层(与第一氧化层位置相同),再去除第二牺牲氧化层,之后再形成第一氧化层20;
步骤S9,利用薄膜工艺,形成多晶硅60;
步骤S10,利用刻蚀或平坦化工艺,去除多晶硅沟槽61外的多晶硅60;
步骤S11,利用光刻及注入工艺,于触发区形成第一掺杂区120;
优选地,根据工艺及触发电压需要可在上述注入工艺后增加扩散工艺;
步骤S12,利用注入及扩散工艺,于整个外延层110表面形成基区111;
步骤S13,利用光刻、注入及扩散工艺,于触发区与上述基区111共同形成第二掺杂区121;
优选地,上述形成基区111及第二掺杂区121的扩散工艺可以合并;
优选地,上述第二掺杂区121深度应小于等于触发区中沟槽61深度;
步骤S14,利用光刻、注入及退火工艺,于元胞区形成源区(113);
步骤S15,利用薄膜工艺,形成表面氧化层30;
优选地,可以增加退火或平坦化工艺,提高表面平整度;
步骤S16,利用光刻及刻蚀工艺,于外延层110上方的表面氧化层30中形成接触孔;并在接触孔内形成接触孔金属90;
优选地,根据工艺及接触电阻等参数需求,接触孔金属可以为多层不同材质金属;
步骤S17,利用薄膜、光刻和刻蚀工艺,于表面氧化层30上方形成正面金属91;
步骤S18,利用减薄及薄膜工艺,减薄衬底100;
步骤S19,于减薄后的衬底100背面形成背面金属92。
本实施例的互连金属为接触孔金属90、正面金属91和背面金属92的总称。
以上两个实施例具有以下优点:
第一,利用了Trench MOS工艺,与现有工艺兼容;
第二,传统TVS器件箝位系数普遍做到1.2-1.4,本发明在现有的设备条件下,改进Trench MOS工艺,增加触发区,将箝位系数降低至1.1以下水平,提高了器件的静电防护、电流泄放能力及单位面积利用率;
第二,嵌套了两次MOS工艺TVS,降低了栅极电阻的要求。
实施例3
参照图9和图10,本实施例与实施例1的区别在于:本实施例的基板主体背面的所述衬底100中形成有第二导电类型的背面掺杂区80,使所述第一MOS管转变为第一IGBT管,所述第二MOS管转变为第二IGBT管;所述第一栅极结构与所述第一IGBT管的栅极相连接;所述互连金属使所述TVS管的阳极通过所述第一栅极结构与所述第一IGBT管的栅极相连接;使所述第一栅极电阻并联于所述TVS管的阳极与所述第一IGBT管的发射极之间;使所述第一IGBT的集电极与所述TVS管的阴极相连;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一IGBT的发射极,另一端连接于所述第二IGBT管的发射极;使所述第二IGBT管的集电极极连接于所述第一IGBT管的集电极。
该背面掺杂区80形成在触发区时,使PN结构的TVS管转变为NPN结构或PNP结构。
本实施例TVS器件的制造方法与实施2的制造方法大致相同,不同之处在于:在步骤S18后,步骤S19前还包括:利用背面注入工艺于背面的衬底100中形成背面掺杂区80。
优选地,可以利用双面曝光工艺,使背面掺杂区80只在背面部分区域形成(可以成品字形周期排布),使IGBT可以内部集成体二极管,与常规Trench MOS一样无需在封装时合封并联续流二极管。
优选地,在触发区底部区域形成背面掺杂区80,可以使触发区PN结构的TVS管变成NPN/PNP结构,提升触发区性能。
本实施例具有以下优点:
第一,本实施例利用了IGBT工艺,与现有工艺兼容;
第二,传统TVS器件箝位系数普遍做到1.2-1.4,本发明在现有的设备条件下,改进IGBT工艺,将箝位系数降低至1.1以下水平,提高了器件的静电防护、电流泄放能力及单位面积利用率;
第三,本发明利用了IGBT工艺,引入电导调制效应,相比Trench MOS工艺进一步提升了过流能力。
实施例4
本实施例与以上3个实施例的区别在于,前3个实施例中,内圈区的第一栅极电阻由内圈区的多晶硅形成,外圈区的第二栅极电阻由外圈区的多晶硅形成,本实施例中,内圈区的第一栅极电阻由内圈区的基区形成,外圈区的第二栅极电阻由外圈区的基区形成。
本发明将TVS管的动态电阻转换为MOS管的跨导,MOS管具有负的温度系数,这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻,降低了器件箝位系数,提高了器件的静电防护及电流泄放能力。
需要说明的是,本说明书中的后面的2个实施例只是描写了与实施例1和实施例2不同的部分,与实施例1和实施例2相同的部分参照实施例1和实施例2即可。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (13)
1.一种TVS器件,其特征在于,包括:
基板主体,所述基板主体从中央至外周包括内圈区和外圈区;所述内圈区中形成有元胞区、触发区和内圈终端区;所述元胞区中形成有第一MOS管,所述触发区中形成有TVS管;
所述内圈区的基板主体上形成有第一栅极电阻、第一栅极结构;所述第一栅极结构与所述第一MOS管的栅极相连接;
所述外圈区的基板主体上形成有第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
互连金属,使所述TVS管的阳极通过所述第一栅极结构与所述第一MOS管的栅极相连接;使所述第一栅极电阻的一端连接于所述TVS管的阳极和所述第一栅极结构,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
2.如权利要求1所述的TVS器件,其特征在于,所述内圈区终端区环绕于所述元胞区的外周;
所述内圈区终端区包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区。
3.如权利要求1所述的TVS器件,其特征在于,所述元胞区位于所述内圈区的中央,所述触发区位于所述元胞区的一侧边缘,所述内圈终端区为环形,将所述元胞区和所述触发区包围在内。
4.如权利要求1所述的TVS器件,其特征在于,所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层,所述衬底的掺杂浓度大于所述外延层的掺杂浓度;
所述触发区包括,形成在所述外延层中的上下设置或左右设置的的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区,以构成PN结构的所述TVS管。
5.如权利要求4所述的TVS器件,其特征在于,所述触发区还包括:形成在所述基板主体背面的所述衬底中的第二导电类型的背面掺杂区,使PN结构的所述TVS管转变为PNP结构或NPN结构。
6.如权利要求1所述的TVS器件,其特征在于,所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层,所述衬底的掺杂浓度大于所述外延层的掺杂浓度;
所述内圈区中的所述元胞区及所述元胞区至所述触发区包括:形成在所述外延层中的多晶硅、第二导电类型的基区,形成在所述基区的第一导电类型的源区,形成在所述基区中的与所述互连金属相接的重掺杂第二导电类型的体区,所述源区作为所述第一MOS管的源极,所述衬底作为所述第一MOS管的漏极,所述多晶硅构成所述第一MOS管的栅极、所述第一栅极结构和所述第一栅极电阻;或者所述第一栅极电阻由所述基区构成。
7.如权利要求6所述的TVS器件,其特征在于,所述外圈区的所述基板主体上包括:形成在所述外延层中的多晶硅、第二导电类型的基区,形成在所述基区的第一导电类型的源区,形成在所述基区中的与所述互连金属相接的重掺杂第二导电类型的体区,所述源区作为所述第二MOS管的源极,所述衬底作为所述第二MOS管的漏极,所述多晶硅构成所述第二MOS管的栅极、所述第二栅极结构和所述第二栅极电阻;或者所述第二栅极电阻由所述基区构成。
8.如权利要求7所述的TVS器件,其特征在于,所述基板主体背面的所述衬底中形成有第二导电类型的背面掺杂区,使所述第一MOS管转变为第一IGBT管,所述第二MOS管转变为第二IGBT管;所述第一栅极结构与所述第一IGBT管的栅极相连接;所述互连金属使所述TVS管的阳极通过所述第一栅极结构与所述第一IGBT管的栅极相连接;使所述第一栅极电阻并联于所述TVS管的阳极与所述第一IGBT管的发射极之间;使所述第一IGBT的集电极与所述TVS管的阴极相连;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一IGBT的发射极,另一端连接于所述第二IGBT管的发射极;使所述第二IGBT管的集电极极连接于所述第一IGBT管的集电极。
9.如权利要求1所述的TVS器件,其特征在于,所述内圈区和所述外圈区之间设有环形的隔离氧化环。
10.如权利要求1所述的TVS器件,其特征在于,所述TVS器件还包括包围所述外圈区的外圈终端区,所述外圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环为环形的多晶硅柱。
11.一种TVS器件的制造方法,其特征在于,包括:
提供基板主体,规划出内圈区和外圈区,并于内圈区规划出有元胞区、触发区和内圈终端区;
在所述元胞区中形成第一MOS管,在所述触发区中形成TVS管;
在所述内圈区的基板主体上形成第一栅极电阻、第一栅极结构;所述第一栅极结构与所述第一MOS管的栅极相连接;
在所述外圈区的基板主体上形成第二MOS管、第二栅极电阻、第二栅极结构,所述第二栅极结构与所述第二MOS管的栅极相连接;
形成互连金属,使所述TVS管的阳极通过所述第一栅极结构与所述第一MOS管的栅极相连接;使所述第一栅极电阻的一端连接于所述TVS管的阳极和所述栅极结构,另一端连接于所述第一MOS管的源极;使所述第一MOS的漏极连接于所述TVS管的阴极和所述第二MOS管的漏极;使所述第二栅极电阻的一端连接于所述第二栅极结构和所述第一MOS的源极,另一端连接于所述第二MOS管的源极。
12.如权利要求11所述的TVS器件的制造方法,其特征在于,所述内圈终端区环绕于所述元胞区的外周;
所述内圈终端区包括分压内环和分压外环,所述分压内环和所述分压外环之间为所述触发区。
13.如权利要求11所述的TVS器件的制造方法,其特征在于,所述元胞区位于所述内圈区的中央,所述触发区位于所述元胞区的一侧边缘,所述内圈终端区为环形,将所述元胞区和所述触发区包围在内。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310673233.7A CN116487385A (zh) | 2023-06-07 | 2023-06-07 | 一种tvs器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310673233.7A CN116487385A (zh) | 2023-06-07 | 2023-06-07 | 一种tvs器件及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116487385A true CN116487385A (zh) | 2023-07-25 |
Family
ID=87218060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310673233.7A Pending CN116487385A (zh) | 2023-06-07 | 2023-06-07 | 一种tvs器件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116487385A (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080079035A1 (en) * | 2006-09-30 | 2008-04-03 | Alpha & Omega Semiconductor, Ltd. | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch |
US20090273876A1 (en) * | 2008-05-01 | 2009-11-05 | Mingjiao Liu | Transient voltage suppressor and method |
CN101826716A (zh) * | 2009-03-05 | 2010-09-08 | 万国半导体股份有限公司 | 设有势垒齐纳二极管的低压瞬时电压抑制器 |
TW201535663A (zh) * | 2014-03-14 | 2015-09-16 | Issc Technologies Corp | 一種靜電放電保護電路 |
DE102021123640A1 (de) * | 2020-10-13 | 2022-04-14 | Globalfoundries U.S. Inc. | Elektrostatische Entladungsvorrichtung mit ultraniedrigem Verlust und steuerbarer Triggerspannung |
-
2023
- 2023-06-07 CN CN202310673233.7A patent/CN116487385A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080079035A1 (en) * | 2006-09-30 | 2008-04-03 | Alpha & Omega Semiconductor, Ltd. | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch |
US20090273876A1 (en) * | 2008-05-01 | 2009-11-05 | Mingjiao Liu | Transient voltage suppressor and method |
CN101826716A (zh) * | 2009-03-05 | 2010-09-08 | 万国半导体股份有限公司 | 设有势垒齐纳二极管的低压瞬时电压抑制器 |
TW201535663A (zh) * | 2014-03-14 | 2015-09-16 | Issc Technologies Corp | 一種靜電放電保護電路 |
DE102021123640A1 (de) * | 2020-10-13 | 2022-04-14 | Globalfoundries U.S. Inc. | Elektrostatische Entladungsvorrichtung mit ultraniedrigem Verlust und steuerbarer Triggerspannung |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN116884969B (zh) | 一种半导体器件及其制造方法 | |
TWI394284B (zh) | 具懸浮島之通道阻障蕭特基(jbs)二極體 | |
CN111223919A (zh) | 一种利用深槽刻蚀并填充高浓度多晶硅的tvs及其制造方法 | |
CN116525608A (zh) | 一种tvs器件及其制造方法 | |
CN107481929B (zh) | 一种半导体器件及其制造方法、电子装置 | |
CN116454084B (zh) | 一种tvs器件及其制造方法 | |
CN116487383B (zh) | 一种tvs器件及其制造方法 | |
CN211605156U (zh) | 一种静电放电保护器件 | |
CN116598306B (zh) | 一种tvs器件及其制造方法 | |
CN116487385A (zh) | 一种tvs器件及其制造方法 | |
CN116404004B (zh) | 一种sgt mos工艺tvs器件及其制造方法 | |
CN116564959B (zh) | 一种sgt mos工艺tvs器件及其制造方法 | |
CN116387363B (zh) | 一种ldmos工艺tvs器件及其制造方法 | |
CN116487382B (zh) | 一种ldmos工艺tvs器件及其制造方法 | |
CN114023823A (zh) | 一种具有esd保护的mosfet结构及制造方法 | |
CN116404003A (zh) | 一种tvs器件及其制造方法 | |
CN116487384A (zh) | 一种sgt mos工艺tvs器件及其制造方法 | |
CN116646352A (zh) | 一种ldmos工艺tvs器件及其制造方法 | |
KR101407273B1 (ko) | 서지 보호용 반도체 장치 및 그 제조방법 | |
CN116825778B (zh) | 一种sgt mos工艺tvs器件及其制造方法 | |
CN116525609A (zh) | 一种ldmos工艺tvs器件及其制造方法 | |
CN116666377A (zh) | 一种sgt mos工艺tvs器件及其制造方法 | |
CN111430305B (zh) | 一种制作静电放电保护器件的方法及静电放电保护器件 | |
CN211578761U (zh) | 一种利用深槽刻蚀并填充高浓度多晶硅的tvs | |
CN110718545A (zh) | 一种低容结构的低残压esd浪涌防护器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |