CN116525609A - 一种ldmos工艺tvs器件及其制造方法 - Google Patents

一种ldmos工艺tvs器件及其制造方法 Download PDF

Info

Publication number
CN116525609A
CN116525609A CN202310547184.2A CN202310547184A CN116525609A CN 116525609 A CN116525609 A CN 116525609A CN 202310547184 A CN202310547184 A CN 202310547184A CN 116525609 A CN116525609 A CN 116525609A
Authority
CN
China
Prior art keywords
region
tvs
substrate
oxide layer
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310547184.2A
Other languages
English (en)
Inventor
陈美林
张轩瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Jingyue Electronics Co ltd
Original Assignee
Shanghai Jingyue Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Jingyue Electronics Co ltd filed Critical Shanghai Jingyue Electronics Co ltd
Priority to CN202310547184.2A priority Critical patent/CN116525609A/zh
Publication of CN116525609A publication Critical patent/CN116525609A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种LDMOS工艺TVS器件及其制造方法，其中LDMOS工艺TVS器件包括：基板主体，基板主体包括元胞区、触发区和终端区；元胞区中形成有MOS管，触发区中形成有TVS管，TVS管为N型半导体和P半导体相互间隔的结构；基板主体上形成有栅极电阻、栅极结构、互连金属；构成TVS管、栅极电阻和栅极结构的材料在同一工艺步骤中形成；栅极结构与MOS管的栅极相连接；互连金属使TVS管的阳极通过栅极结构与MOS管的栅极相连接；使栅极电阻并联于TVS管的阳极与MOS管的源极之间；使MOS的漏极与TVS管的阴极相连；MOS管通过LDMOS工艺制造，互连金属均设置在基板主体的同一侧。

Description

一种LDMOS工艺TVS器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种LDMOS工艺TVS器件及其制造方法。
背景技术
瞬态电压抑制器(TVS)被广泛应用于ESD保护领域，传统的TVS器件普遍采用二极管结构，存在箝位电压高，箝位系数大的缺点，难以有效保护电路。
现有技术中，提供一种SCR结构的TVS器件，能够有效地降低箝位系数，但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。
因此，如何在不影响器件其他性能的情况下降低箝位系数，是目前需要解决的问题。
发明内容
本发明的目的是提出一种LDMOS工艺TVS器件及其制造方法，能够降低器件箝位系数，提高器件的静电防护及电流泄放能力。
为了实现上述目的，本发明提供了一种LDMOS工艺TVS器件，包括：
基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管，所述TVS管为N型半导体和P半导体相互间隔的结构；
所述基板主体上形成有栅极电阻、栅极结构、互连金属；构成所述TVS管、所述栅极电阻和所述栅极结构的材料在同一工艺步骤中形成；
所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连；
所述MOS管通过LDMOS工艺制造，所述互连金属均设置在所述基板主体的同一侧。
可选方案中，所述终端区环绕于所述元胞区的外周；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
可选方案中，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
可选方案中，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述触发区包括：形成在所述外延层表面上方的间隔设置的N型掺杂多晶硅和P型掺杂多晶硅，以构成所述N型半导体和P半导体相互间隔的结构的所述TVS管。
可选方案中，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述元胞区和所述元胞区至所述触发区包括：形成在所述外延层中的轻掺杂第二导电类型的第二井区，形成在所述第二井区中重掺杂第二导电类型的第一注入区；形成在所述外延层中的重掺杂第一导电类型的深体区，形成在所述深体区外周的第一导电类型的第三井区；形成在所述第三井区中的第二导电类型的第二注入区；形成在所述外延层上方的多晶硅；
其中所述第一注入区构成所述MOS管的漏极，所述元胞区中的所述深体区、所述第三井区和所述第二注入区共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、所述栅极结构和所述栅极电阻，或者所述第二井区构成所述栅极电阻。
本发明还提供了一种LDMOS工艺TVS器件的制造方法，包括:
提供基板主体，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂的浓度；
规划出元胞区、触发区和终端区；
通过注入、扩散工艺，在所述元胞区的所述外延层中形成重掺杂第一导电类型的深体区；
形成第一氧化层，覆盖所述外延层和所述深体区；
在所述第一氧化层上形成第一氮化硅；
利用光刻、刻蚀、注入工艺在所述元胞区的所述外延层中形成轻掺杂第二导电类型的第二井区；
在所述第二井区上形成第二氧化层；
利用刻蚀工艺去除所述第一氧化层上的所述第一氮化硅；
利用注入工艺和所述第二氧化层作为掩模在所述元胞区的所述外延层形成轻掺杂第一导电类型的井区，其中位于所述触发区的所述井区定义为第一井区，位于所述元胞区的所述井区定义为第三井区；
利用刻蚀工艺去除所述外延层表面的所述第一氧化层和所述第二氧化层；
利用热氧或薄膜工艺在所述外延层上形成第三氧化层；
利用薄膜工艺在所述第三氧化层上淀积第二氮化硅；
利用光刻、刻蚀工艺去除部分所述第二氮化硅，利用热氧化工艺在所述外延层上形成第四氧化层；
利用刻蚀工艺去除剩余的所述第二氮化硅，利用热氧工艺在所述外延层上形成第五氧化层；
利用薄膜工艺在所述第四氧化层和所述第五氧化层上淀积N型或P型的多晶硅；利用刻蚀工艺去除部分所述多晶硅；
利用光刻、注入工艺在所述第一井区形成重掺杂第二导电类型的第一注入区，在所述第二井区形成重掺杂第二导电类型的第二注入区；
利用光刻及注入工艺，对所述触发区的设定区域的所述多晶硅进行相反类型的掺杂，以形成N型半导体和P型半导体相互间隔的TVS管；
利用薄膜工艺在所述第四氧化层、所述第五氧化层和所述多晶硅上形成第六氧化层；
利用光刻、刻蚀工艺，刻蚀所述第六氧化层、所述第五氧化层形成接触孔，暴露出所述第一注入区、所述元胞区中的所述深体区、所述TVS管的阴极和阳极；
所述第一注入区构成MOS管的漏极，所述深体区、所述第三井区和所述第二注入区共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、栅极结构和栅极电阻，或者所述第二井区构成所述栅极电阻；所述栅极结构与所述MOS管的栅极相连接；
在所述基板主体的上表面形成互连金属，所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
可选方案中，所述深体区的结深大于所述第二井区的结深。
可选方案中，所述深体区与所述衬底相接。
可选方案中，所述终端区环绕于所述元胞区的外周；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
可选方案中，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
本发明的有益效果在于：
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了根据本发明一实施例的LDMOS工艺TVS器件各区分布图。
图2示出了根据本发明另一实施例的LDMOS工艺TVS器件各区分布图。
图3示出了根据本发明一实施例的LDMOS工艺TVS器件的电路图。
图4至图19示出了根据本发明一实施例的LDMOS工艺TVS器件制造过程中不同剖面对应的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例1
参照图1至图3以及图16至图19，本实施例提供了一种LDMOS工艺TVS器件，包括：
基板主体，所述基板主体包括元胞区200、触发区210和终端区201；所述元胞区200中形成有MOS管，所述触发区210中形成有TVS管，所述TVS管为N型半导体和P半导体相互间隔的结构；
所述基板主体上形成有栅极电阻202、栅极结构203、互连金属；构成所述TVS管、所述栅极电阻202和所述栅极结构203的材料在同一工艺步骤中形成；
所述栅极结构203与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构203与所述MOS管的栅极相连接；使所述栅极电阻202并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
所述MOS管通过LDMOS工艺制造，所述互连金属均设置在所述基板主体的同一侧(基板主体的上方)。
参照图1，本实施例中所述终端区201环绕于所述元胞区200的外周；所述终端区201包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区210。分压内环和分压内环可以为环形的多晶硅柱。
参照图2，在另一个实施例中，所述元胞区位于所述基板主体的中央，所述触发区210位于所述元胞区200的一侧边缘，所述终端区201为环形，将所述元胞区200和所述触发区210包围在内。
需要说明的是，本申请所说的第一导电类型和第二导电类型其中一个为N型，另一个为P型。
参照图16至图19，所述基板主体包括第一导电类型的衬底(P+SUB)和形成在所述衬底(P+SUB)上的同质外延层(P-EPI)，所述衬底(P+SUB)的掺杂浓度大于所述外延层(P-EPI)的掺杂浓度；所述元胞区及元胞区至触发区包括：形成在所述外延层中(P-EPI)的轻掺杂第二导电类型的第二井区(N-well)，形成在所述第二井区(N-well)中重掺杂第二导电类型的第一注入区(N+注入)；形成在所述外延层(P-EPI)中的重掺杂第一导电类型的深体区(Deep P+)，形成在所述深体区(Deep P+)外周的第一导电类型的第三井区(P-WELL)；形成在所述第三井区(P-WELL)中的第二导电类型的第二注入区(N+注入)；形成在所述外延层(P-EPI)上方的多晶硅；其中所述第一注入区(N+注入)构成所述MOS管的漏极，所述深体区(Deep P+)、所述第三井区(P-WELL)和所述第二注入区(N+注入)共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、所述栅极结构和所述栅极电阻。
本实施例中，所述触发区包括：形成在所述外延层(P-EPI)中的第一导电类型的第一井区(P-WELL)，形成在所述第一井区(P-WELL)上方的氧化层，形成在所述氧化层上方的间隔设置的N型掺杂多晶硅和P型掺杂多晶硅，以构成所述N型半导体和P半导体相互间隔的结构的所述TVS管，如NPNP、PNPN、NPNPN结构等。
实施例2
本实施例提供了一种LDMOS工艺TVS器件的制造方法，能够制造实施例1的TVS器件，该方法包括：
提供基板主体，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂的浓度；
规划出元胞区、触发区和终端区；
通过注入、扩散工艺，在所述元胞区的所述外延层中形成重掺杂第一导电类型的深体区；
形成第一氧化层，覆盖所述外延层和所述深体区；
在所述第一氧化层上形成第一氮化硅；
利用光刻、刻蚀、注入工艺在所述元胞区的所述外延层中形成轻掺杂第二导电类型的第二井区；
在所述第二井区上形成第二氧化层；
利用刻蚀工艺去除所述第一氧化层上的所述第一氮化硅；
利用注入工艺和所述第二氧化层作为掩模在所述元胞区的所述外延层形成轻掺杂第一导电类型的井区，其中位于所述触发区的所述井区定义为第一井区，位于所述元胞区的所述井区定义为第三井区；
利用刻蚀工艺去除所述外延层表面的所述第一氧化层和所述第二氧化层；
利用热氧或薄膜工艺在所述外延层上形成第三氧化层；
利用薄膜工艺在所述第三氧化层上淀积第二氮化硅；
利用光刻、刻蚀工艺去除部分所述第二氮化硅，利用热氧化工艺在所述外延层上形成第四氧化层；
利用刻蚀工艺去除剩余的所述第二氮化硅，利用热氧工艺在所述外延层上形成第五氧化层；
利用薄膜工艺在所述第四氧化层和所述第五氧化层上淀积N型或P型的多晶硅；利用刻蚀工艺去除部分所述多晶硅；
利用光刻、注入工艺在所述第一井区形成重掺杂第二导电类型的第一注入区，在所述第二井区形成重掺杂第二导电类型的第二注入区；
利用光刻及注入工艺，对所述触发区的设定区域的所述多晶硅进行相反类型的掺杂，以形成N型半导体和P型半导体相互间隔的TVS管；
利用薄膜工艺在所述第四氧化层、所述第五氧化层和所述多晶硅上形成第六氧化层；
利用光刻、刻蚀工艺，刻蚀所述第六氧化层、所述第五氧化层形成接触孔，暴露出所述第一注入区、所述元胞区中的所述深体区、所述TVS管的阴极和阳极；
所述第一注入区构成MOS管的漏极，所述深体区、所述第三井区和所述第二注入区共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、栅极结构和栅极电阻，或者所述第二井区构成所述栅极电阻；所述栅极结构与所述MOS管的栅极相连接；
在所述基板主体的上表面形成互连金属，所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
元胞区、触发区和终端区的分布形式包括以下两种：
一、所述终端区环绕于所述元胞区的外周；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
二、所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
参照图4至图19，下面简单描述本实施例LDMOS工艺TVS器件的制造方法：
步骤S1，在重掺杂第一导电类型(P型)的半导体基板硅衬底(P+SUB)上生长第一导电类型的外延层(P-EPI)；
步骤S2，利用热氧或薄膜工艺，在外延层上形成硬掩模；
步骤S3，利用光刻+刻蚀工艺，刻蚀硬掩模，并通过注入、扩散工艺，在外延层上形成深体区(Deep P+)；
优选地，使其结深大于NW结深2um-3um；
优选地，使其与衬底(P+SUB)连接；
步骤S4，去除外延层(P-EPI)表面上的硬掩模；
步骤S5，利用热氧或薄膜工艺，形成第一氧化层；
步骤S6，在上述第一氧化层上利用薄膜工艺形成第一氮化硅；
步骤S7，利用光刻、刻蚀、注入工艺形成轻掺杂的第二导电类型的N-well(第二井区)；
步骤S8，利用扩散工艺在外延层(P-EPI)上形成第二氧化层；
步骤S9，利用刻蚀工艺去除第一氧化层上的第一氮化硅；
步骤S10，利用注入工艺和第二氧化层作为掩模形成轻掺杂的第一导电类型的P-well(第一井区和第三井区)；
步骤S11，利用刻蚀工艺去除外延层表面的第一、第二氧化层；
步骤S12，利用热氧或薄膜工艺在外延层上形成第三氧化层；
步骤S13，利用薄膜工艺在第三氧化层上淀积第二氮化硅；
步骤S14，利用光刻、刻蚀工艺去除部分第二氮化硅，利用热氧化工艺在外延上形成第四氧化层；
步骤S15，利用刻蚀工艺去除剩余的第二氮化硅，利用热氧工艺在外延上形成第五氧化层；
步骤S16，利用薄膜工艺在第四、第五氧化层上淀积多晶硅，这里的多晶硅为第二导电类型的N型掺杂多晶硅；
步骤S17，利用刻蚀工艺去除部分多晶硅，利用光刻、注入工艺在外延层上形成N+注入区(第一注入区(N-well中)、第二注入区(p-well中)；
步骤S18，利用光刻及注入工艺，对触发区的多晶硅进行相反类型的掺杂，形成第一导电类型的多晶硅掺杂区，以构成NPNP结构的TVS管；
优选地，根据触发电压需求条件调节NPNP结构重复个数；
步骤S19，利用薄膜工艺在第四、第五氧化层和多晶硅上形成第六氧化层；
步骤S20，利用光刻、刻蚀工艺，刻蚀第六氧化层、第五氧化层形成接触孔，暴露出所述第一注入区、所述元胞区中的所述深体区、所述TVS管的阴极和阳极；
步骤S21，在晶圆表明淀积金属，使其填充进接触孔，利用刻蚀工艺，利用互连金属使得LDMOS的漏极与TVS的阴极相连，TVS的阳极通过栅极电阻与LDMOS的栅极相连，栅极电阻的另一端与LDMOS的源极相连；
优选地，可以使用多层金属工艺，节省面积，更好的形成互联。
以上两个实施例具有以下优点：
第一，本实施例利用了LDMOS工艺，与现有工艺兼容；
第二，传统TVS器件箝位系数普遍做到1.2-1.4，本实施例在现有的设备条件下，改进LDMOS工艺，增加TVS，将箝位系数降低至1.1以下水平，提高了器件的静电防护、电流泄放能力及单位面积利用率。
以上两个实施例的栅极电阻由多晶硅构成，在另一个实施例中，栅极电阻由外延层中的第二井区(N-WELL)构成。
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种LDMOS工艺TVS器件，其特征在于，包括：
基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管，所述TVS管为N型半导体和P半导体相互间隔的结构；
所述基板主体上形成有栅极电阻、栅极结构、互连金属；构成所述TVS管、所述栅极电阻和所述栅极结构的材料在同一工艺步骤中形成；
所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连；
所述MOS管通过LDMOS工艺制造，所述互连金属均设置在所述基板主体的同一侧。
2.如权利要求1所述的LDMOS工艺TVS器件，其特征在于，所述终端区环绕于所述元胞区的外周；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
3.如权利要求1所述的LDMOS工艺TVS器件，其特征在于，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
4.如权利要求1所述的LDMOS工艺TVS器件，其特征在于，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述触发区包括：形成在所述外延层表面上方的间隔设置的N型掺杂多晶硅和P型掺杂多晶硅，以构成所述N型半导体和P半导体相互间隔的结构的所述TVS管。
5.如权利要求1所述的LDMOS工艺TVS器件，其特征在于，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述元胞区和所述元胞区至所述触发区包括：形成在所述外延层中的轻掺杂第二导电类型的第二井区，形成在所述第二井区中重掺杂第二导电类型的第一注入区；形成在所述外延层中的重掺杂第一导电类型的深体区，形成在所述深体区外周的第一导电类型的第三井区；形成在所述第三井区中的第二导电类型的第二注入区；形成在所述外延层上方的多晶硅；
其中所述第一注入区构成所述MOS管的漏极，所述元胞区中的所述深体区、所述第三井区和所述第二注入区共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、所述栅极结构和所述栅极电阻，或者所述第二井区构成所述栅极电阻。
6.一种LDMOS工艺TVS器件的制造方法，其特征在于，包括:
提供基板主体，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂的浓度；
规划出元胞区、触发区和终端区；
通过注入、扩散工艺，在所述元胞区的所述外延层中形成重掺杂第一导电类型的深体区；
形成第一氧化层，覆盖所述外延层和所述深体区；
在所述第一氧化层上形成第一氮化硅；
利用光刻、刻蚀、注入工艺在所述元胞区的所述外延层中形成轻掺杂第二导电类型的第二井区；
在所述第二井区上形成第二氧化层；
利用刻蚀工艺去除所述第一氧化层上的所述第一氮化硅；
利用注入工艺和所述第二氧化层作为掩模在所述元胞区的所述外延层形成轻掺杂第一导电类型的井区，其中位于所述触发区的所述井区定义为第一井区，位于所述元胞区的所述井区定义为第三井区；
利用刻蚀工艺去除所述外延层表面的所述第一氧化层和所述第二氧化层；
利用热氧或薄膜工艺在所述外延层上形成第三氧化层；
利用薄膜工艺在所述第三氧化层上淀积第二氮化硅；
利用光刻、刻蚀工艺去除部分所述第二氮化硅，利用热氧化工艺在所述外延层上形成第四氧化层；
利用刻蚀工艺去除剩余的所述第二氮化硅，利用热氧工艺在所述外延层上形成第五氧化层；
利用薄膜工艺在所述第四氧化层和所述第五氧化层上淀积N型或P型的多晶硅；利用刻蚀工艺去除部分所述多晶硅；
利用光刻、注入工艺在所述第一井区形成重掺杂第二导电类型的第一注入区，在所述第二井区形成重掺杂第二导电类型的第二注入区；
利用光刻及注入工艺，对所述触发区的设定区域的所述多晶硅进行相反类型的掺杂，以形成N型半导体和P型半导体相互间隔的TVS管；
利用薄膜工艺在所述第四氧化层、所述第五氧化层和所述多晶硅上形成第六氧化层；
利用光刻、刻蚀工艺，刻蚀所述第六氧化层、所述第五氧化层形成接触孔，暴露出所述第一注入区、所述元胞区中的所述深体区、所述TVS管的阴极和阳极；
所述第一注入区构成MOS管的漏极，所述深体区、所述第三井区和所述第二注入区共同构成所述MOS管的源极，所述多晶硅构成所述MOS管的栅极、栅极结构和栅极电阻，或者所述第二井区构成所述栅极电阻；所述栅极结构与所述MOS管的栅极相连接；
在所述基板主体的上表面形成互连金属，所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS管的阴极相连。
7.如权利要求6所述的LDMOS工艺TVS器件的制造方法，其特征在于，所述深体区的结深大于所述第二井区的结深。
8.如权利要求6所述的LDMOS工艺TVS器件的制造方法，其特征在于，所述深体区与所述衬底相接。
9.如权利要求6所述的LDMOS工艺TVS器件的制造方法，其特征在于，所述终端区环绕于所述元胞区的外周；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为所述触发区。
10.如权利要求6所述的LDMOS工艺TVS器件的制造方法，其特征在于，所述元胞区位于所述基板主体的中央，所述触发区位于所述元胞区的一侧边缘，所述终端区为环形，将所述元胞区和所述触发区包围在内。
CN202310547184.2A 2023-05-15 2023-05-15 一种ldmos工艺tvs器件及其制造方法 Pending CN116525609A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310547184.2A CN116525609A (zh) 2023-05-15 2023-05-15 一种ldmos工艺tvs器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310547184.2A CN116525609A (zh) 2023-05-15 2023-05-15 一种ldmos工艺tvs器件及其制造方法

Publications (1)

Publication Number Publication Date
CN116525609A true CN116525609A (zh) 2023-08-01

Family

ID=87402925

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310547184.2A Pending CN116525609A (zh) 2023-05-15 2023-05-15 一种ldmos工艺tvs器件及其制造方法

Country Status (1)

Country Link
CN (1) CN116525609A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654225A (en) * 1993-09-30 1997-08-05 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof
CN101807599A (zh) * 2009-02-18 2010-08-18 三洋电机株式会社 半导体装置及其制造方法
CN101819972A (zh) * 2009-02-09 2010-09-01 万国半导体有限公司 一种用于功率器件击穿保护的栅漏箝位和静电放电保护电路
US20110180844A1 (en) * 2009-05-18 2011-07-28 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes having separated gate metal pads to avoid breakdown voltage degradation
US20170358510A1 (en) * 2016-06-09 2017-12-14 Magnachip Semiconductor, Ltd. Wafer-level chip-scale package including power semiconductor and manufacturing method thereof
CN109216276A (zh) * 2018-09-17 2019-01-15 深圳市心版图科技有限公司 一种mos管及其制造方法
CN111312707A (zh) * 2020-02-27 2020-06-19 电子科技大学 一种低比导通电阻的功率半导体器件
CN112820776A (zh) * 2021-02-04 2021-05-18 捷捷微电(无锡)科技有限公司 一种提高防静电能力的mosfet器件及制造方法
CN115295546A (zh) * 2022-08-22 2022-11-04 上海晶岳电子有限公司 一种tvs器件及制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654225A (en) * 1993-09-30 1997-08-05 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof
CN101819972A (zh) * 2009-02-09 2010-09-01 万国半导体有限公司 一种用于功率器件击穿保护的栅漏箝位和静电放电保护电路
CN101807599A (zh) * 2009-02-18 2010-08-18 三洋电机株式会社 半导体装置及其制造方法
US20110180844A1 (en) * 2009-05-18 2011-07-28 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes having separated gate metal pads to avoid breakdown voltage degradation
US20170358510A1 (en) * 2016-06-09 2017-12-14 Magnachip Semiconductor, Ltd. Wafer-level chip-scale package including power semiconductor and manufacturing method thereof
CN109216276A (zh) * 2018-09-17 2019-01-15 深圳市心版图科技有限公司 一种mos管及其制造方法
CN111312707A (zh) * 2020-02-27 2020-06-19 电子科技大学 一种低比导通电阻的功率半导体器件
CN112820776A (zh) * 2021-02-04 2021-05-18 捷捷微电(无锡)科技有限公司 一种提高防静电能力的mosfet器件及制造方法
CN115295546A (zh) * 2022-08-22 2022-11-04 上海晶岳电子有限公司 一种tvs器件及制造方法

Similar Documents

Publication Publication Date Title
CN116884969B (zh) 一种半导体器件及其制造方法
US5895249A (en) Integrated edge structure for high voltage semiconductor devices and related manufacturing process
US20150236116A1 (en) Method of forming a fin-like bjt
US5583348A (en) Method for making a schottky diode that is compatible with high performance transistor structures
US8476672B2 (en) Electrostatic discharge protection device and method for fabricating the same
CN116525608A (zh) 一种tvs器件及其制造方法
CN116387363B (zh) 一种ldmos工艺tvs器件及其制造方法
CN211605156U (zh) 一种静电放电保护器件
CN116487382B (zh) 一种ldmos工艺tvs器件及其制造方法
CN116525609A (zh) 一种ldmos工艺tvs器件及其制造方法
CN116454084B (zh) 一种tvs器件及其制造方法
CN116646352A (zh) 一种ldmos工艺tvs器件及其制造方法
CN116598306B (zh) 一种tvs器件及其制造方法
CN116487383B (zh) 一种tvs器件及其制造方法
CN116404004B (zh) 一种sgt mos工艺tvs器件及其制造方法
CN116487385A (zh) 一种tvs器件及其制造方法
CN116564959B (zh) 一种sgt mos工艺tvs器件及其制造方法
CN111430305B (zh) 一种制作静电放电保护器件的方法及静电放电保护器件
CN116404003A (zh) 一种tvs器件及其制造方法
CN116487384A (zh) 一种sgt mos工艺tvs器件及其制造方法
US5925923A (en) Merged single polysilicon bipolar NPN transistor
CN111933694B (zh) 一种多晶自掺杂平滑顶栅jfet器件及其制造方法
CN116666377A (zh) 一种sgt mos工艺tvs器件及其制造方法
KR20180032771A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
KR0175699B1 (ko) 고내압 및 고주파 특성을 갖는 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination