CN109216276A - 一种mos管及其制造方法 - Google Patents

一种mos管及其制造方法 Download PDF

Info

Publication number
CN109216276A
CN109216276A CN201811081597.1A CN201811081597A CN109216276A CN 109216276 A CN109216276 A CN 109216276A CN 201811081597 A CN201811081597 A CN 201811081597A CN 109216276 A CN109216276 A CN 109216276A
Authority
CN
China
Prior art keywords
layer
oxide
gate
grid
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811081597.1A
Other languages
English (en)
Other versions
CN109216276B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHANGHAI XINLONG SEMICONDUCTOR TECHNOLOGY Co.,Ltd.
Original Assignee
Shenzhen Xin Ban Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Xin Ban Technology Co Ltd filed Critical Shenzhen Xin Ban Technology Co Ltd
Priority to CN201811081597.1A priority Critical patent/CN109216276B/zh
Publication of CN109216276A publication Critical patent/CN109216276A/zh
Application granted granted Critical
Publication of CN109216276B publication Critical patent/CN109216276B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种MOS管及其制造方法，通过在一个器件中集成LDMOS结构和VDMOS结构，V栅极为结构中VDMOS的栅极，L栅极为结构中LDMOS的栅极，LDMOS结构和VDMOS结构共用漏极和源极，VDMOS的电流途经源极注入区、垂直V栅极沟道，进入外延层，并通过第一埋层/第二埋层/偏移层/漏极注入区通路汇入漏极，LDMOS的电流途经源极注入区、水平体区沟道、漂移区、漏极注入区，汇入漏极，LDMOS和VDMOS共用漏极和源极，同时分别从水平和垂直沟道导电，与常规MOS器件相比，具有更低的导通电阻，更好电流驱动能力，且芯片面积利用率高；同时低掺杂的外延层保证了VDMOS结构的耐压，而漂移区及外延层结合的结构保证了LDMOS的耐压。

Description

一种MOS管及其制造方法
技术领域
本发明属于半导体制造领域，尤其涉及一种MOS管及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，简称MOS管，或称金属绝缘体半导体场效应晶体管，MOS管具有输入阻抗高、噪声低、热稳定性好的特点，并且其制造工艺简单、辐射强，因而通常被用于放大电路或开关电路。
MOS管按照导电类型可分为NMOS和PMOS，按器件电流流经方向又可以分为垂直双扩散场效应晶体管(Vertical Double-diffused metal oxide semiconductor，VDMOS)和横向双扩散场效应晶体管(Lateral Double-diffused metal oxide semiconductor，LDMOS)。VDMOS和LDMOS既可以作为单独器件被生产，也可以被集成到集成电路当中，VDMOS具有导通电阻小以及版图面积小的优点，但是耐压较低，而LDMOS为了实现耐压高以及导通电阻小，设计版图面积大，增加芯片成本，因此实现MOS管的导通电阻与耐压之间的折中是其最大的缺点。
发明内容
本发明提供一种MOS管，在一个器件内部同时集成了LDMOS及VDMOS，器件同时具有水平沟道及垂直沟道，使器件在保证耐压的同时，大幅降低器件的导通电阻，提升器件的电流驱动能力。
一方面，本发明提供一种MOS管，包括：
第一导电类型的衬底；
第二导电类型的第一埋层，所述第一埋层注入形成于所述衬底上表面；
第二导电类型的第二埋层，所述第二埋层注入形成于所述第一埋层，所述第二埋层的结深大于所述第一埋层的结深；
第二导电类型的外延层，所述外延层生长于所述第一埋层之上，所述外延层掺杂浓度低；
第一导电类型的体区，所述体区注入形成于所述外延层；
至少一个第二导电类型的漂移区，所述漂移区注入形成于所述外延层内；
第二导电类型的偏移层，所述偏移层注入形成于所述外延层，并连接所述漂移区以及所述第二埋层；
V栅极沟槽，所述V栅极沟槽形成于所述体区，并贯穿所述体区延伸至所述外延层；
栅氧化层，所述栅氧化层形成于所述外延层上表面以及所述V栅极沟槽的内表面；
第二导电类型的注入区，所述注入区包括源极注入区和漏极注入区，所述源极注入区注入形成于所述体区内，所述漏极注入区注入形成于所述偏移层之上并与所述偏移层连接；
多晶硅栅，所述多晶硅栅包括至少一个L多晶硅栅和V多晶硅栅，所述L多晶硅栅生长于所述栅氧化层之上，所述V多晶硅栅填充形成于所述V栅极沟槽，所述L多晶硅栅一端覆盖所述体区，另一端覆盖所述漂移区；
绝缘氧化层，形成于所述多晶硅栅和所述栅氧化层之上；
源极孔，所述源极孔刻蚀贯穿所述绝缘氧化层以及所述源极注入区延伸至所述体区，所述源极孔填充金属形成源极；
漏极孔，所述漏极孔刻蚀贯穿所述绝缘氧化层并连接所述漏极注入区，所述漏极孔填充金属形成漏极；
L栅极孔，所述L栅极孔刻蚀贯穿所述绝缘氧化层与所述L多晶硅栅连接，所述L栅极孔填充金属形成L栅极；
V栅极孔，所述V栅极孔刻蚀贯穿所述绝缘氧化层与所述V多晶硅栅连接，所述V栅极孔填充金属形成V栅极。
另一方面，本发明提供一种MOS管的制造方法，包括：
在第一导电类型衬底上表面注入形成第二导电类型的第一埋层；
在所述第一埋层注入形成第二导电类型的第二埋层，所述第二埋层的结深大于所述第一埋层的结深；
在所述第一埋层之上生长形成第二导电类型的外延层；
在所述外延层注入形成第一导电类型的体区；
在所述外延层注入形成至少一个第二导电类型的漂移区；
在所述外延层注入形成第二导电类型的偏移层；
刻蚀贯穿所述体区形成V栅极沟槽，所述V栅极沟槽延伸至所述外延层；
在所述外延层上表面以及所述V栅极沟槽的内表面生长形成栅氧化层；
在所述栅氧化层之上以及所述V栅极沟槽内生长形成多晶硅层，所述多晶硅层填充满所述V栅极沟槽；
对所述多晶硅层进行刻蚀形成至少一个L多晶硅栅和一个V多晶硅栅，所述V栅极沟槽的多晶硅层形成V多晶硅栅，所述L多晶硅栅一端覆盖所述体区，另一端覆盖所述漂移区；
在所述体区注入形成源极注入区，在所述外延层注入形成漏极注入区，所述漏极注入区注入形成于所述偏移层之上并与所述偏移层连接；
在所述L多晶硅栅和所述栅氧化层之上生长形成绝缘氧化层；
刻蚀并贯穿所述绝缘氧化层以及所述源极注入区延伸至所述体区形成源极孔；
刻蚀并贯穿所述绝缘氧化层分别形成L栅极孔、V栅极孔和漏极孔，并分别连接所述L多晶硅栅、所述V多晶硅栅和所述漏极注入区；
在所述源极孔、所述L栅极孔、所述V栅极孔和所述漏极孔填充金属分别形成源极、L栅极、V栅极和漏极。
本发明技术方案在一个器件中集成了LDMOS结构和VDMOS结构，V栅极为结构中VDMOS的栅极，L栅极为结构中LDMOS的栅极，LDMOS结构和VDMOS结构共用漏极和源极，VDMOS的电流途经源极注入区、垂直V栅极沟道，进入外延层，并通过第一埋层/第二埋层/偏移层/漏极注入区通路汇入漏极，LDMOS的电流途经源极注入区、水平体区沟道、漂移区、漏极注入区，汇入漏极，LDMOS和VDMOS共用漏极和源极，同时分别从水平和垂直沟道导电，与常规MOS器件相比，具有更低的导通电阻，更好电流驱动能力，且芯片面积利用率高；同时低掺杂的外延层保证了VDMOS结构的耐压，而漂移区及外延层结合的结构保证了LDMOS的耐压。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的MOS管的结构示意图；
图2为本发明实施例提供的MOS管的制造流程示意图；
图3为在衬底注入形成第一埋层后的结构示意图；
图4为在第一埋层注入形成第二埋层后的结构示意图；
图5为在第一埋层上生长外延层后的结构示意图；
图6为在外延层注入形成体区后的结构示意图；
图7为在外延层上生长形成场氧化层以及氮化硅层后的结构示意图；
图8为在外延层注入形成漂移区后的结构示意图；
图9为在外延层注入形成偏移层后的结构示意图；
图10为在体区刻蚀形成V栅极沟槽后的结构示意图；
图11为在外延层之上以及V栅极沟槽内表面生长形成栅氧化层后的结构示意图；
图12为在栅氧化层之上生长形成多晶硅层后的结构示意图；
图13为刻蚀多晶硅层形成L多晶硅栅和V多晶硅栅后的结构示意图；
图14为注入形成源极注入区和漏极注入区后的结构示意图；
图15为生长绝缘氧化层并刻蚀形成源极孔后的结构示意图；
图16为刻蚀形成漏极孔、L栅极孔以及V栅极孔后的结构示意图；
附图标记说明：
100：衬底；103：第一埋层；105：第二埋层；120：外延层；123：偏移层；130：体区；131：场氧化层；132：氮化硅层；133：V栅极沟槽；134：源极注入区；135：接触区；136：源极孔；137：源极；140：漂移区；143：漏极注入区；145：漏极孔；147：漏极；150：栅氧化层；151：多晶硅层；152：L多晶硅栅；153：L栅极孔；154：L栅极；156：V多晶硅栅；157：V栅极孔；158：V栅极；160：绝缘氧化层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“垂直”、“纵向”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的器件或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为P型，第二导电类型为N型，其它依据本发明实施例得来的仅变换导电类型的发明也在本发明的保护范围，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
MOS管应用非常广泛，具有开关速度高、安全工作区宽、较高的可靠性、较强的过载能力、较高的开启电压、输入阻抗高等优点，具有较宽的安全工作区而不会产生热点，并且具有负的电阻温度系数，因此适合进行并联使用，具有较高的开启电压，即是阈值电压，可达2至6V(一般在1.5V至5V之间)，当环境噪声较高时，可以选用阈值电压较高的管子，以提高抗干扰能力，反之，当噪声较低时，选用阈值电压较低的管子，以降低所需的输入驱动信号电压。尽管MOS管的优点众多，并且应用广泛，但是LDMOS和VDMOS还是具有一些缺点，LDMOS虽然较好的解决了提高电压和增大电流间的矛盾，但是其管芯占用的硅片面积太大，硅片表面利用率不高，器件的频率特性也受影响。而VDMOS虽然具有高耐压和高可靠性，但是需要解决耐压和电阻的矛盾。
下面将参考附图并结合实施例来详细说明本发明，需要说明的是本发明实施例的器件可以是循环集成的结构，LDMOS结构和VDMOS结构可以在布局上如附图所示不断循环，图示只是两个LDMOS结构及一个VDMOS结构，根据本发明实施例扩充的结构同样应受到本发明的保护。
如图1所示为本发明实施例提供的MOS管的结构示意图，包括：第一导电类型的衬底100；第二导电类型的第一埋层103，所述第一埋层103注入形成于所述衬底100上表面；第二导电类型的第二埋层105，所述第二埋层105注入形成于所述第一埋层103，所述第二埋层105的结深大于所述第一埋层103的结深；第二导电类型的外延层120，所述外延层120生长于所述第一埋层103之上，所述外延层120掺杂浓度低；第一导电类型的体区130，所述体区130注入形成于所述外延层120；至少一个第二导电类型的漂移区140，所述漂移区140注入形成于所述外延层120内；第二导电类型的偏移层123，所述偏移层123注入形成于所述外延层120，并连接所述漂移区140以及所述第二埋层105；V栅极沟槽133，所述V栅极沟槽133形成于所述体区130，并贯穿所述体区130延伸至所述外延层120；栅氧化层150，所述栅氧化层150形成于所述外延层120上表面以及所述V栅极沟槽133的内表面；第二导电类型的注入区，所述注入区包括源极注入区134和漏极注入区143，所述源极注入区134注入形成于所述体区130内，所述漏极注入区143注入形成于所述偏移层123之上并与所述偏移层123连接；多晶硅栅，所述多晶硅栅包括至少一个L多晶硅栅152和V多晶硅栅156，所述L多晶硅栅152生长于所述栅氧化层150之上，所述V多晶硅栅156填充形成于所述V栅极沟槽133，所述L多晶硅栅152一端覆盖所述体区130，另一端覆盖所述漂移区140；绝缘氧化层160，形成于所述L多晶硅栅152和所述栅氧化层150之上；源极孔136，所述源极孔136刻蚀贯穿所述绝缘氧化层160以及所述源极注入区134延伸至所述体区130，所述源极孔136填充金属形成源极137；漏极孔145，所述漏极孔145刻蚀贯穿所述绝缘氧化层160并连接所述漏极注入区143，所述漏极孔145填充金属形成漏极147；L栅极孔153，所述L栅极孔153刻蚀贯穿所述绝缘氧化层160与所述L多晶硅栅152连接，所述L栅极孔153填充金属形成L栅极154；V栅极孔157，所述V栅极孔157刻蚀贯穿所述绝缘氧化层160与所述V多晶硅栅156连接，所述V栅极孔157填充金属形成V栅极158。
本发明技术方案在一个器件中集成了LDMOS结构和VDMOS结构，V栅极为结构中VDMOS的栅极，L栅极为结构中LDMOS的栅极，LDMOS结构和VDMOS结构共用漏极和源极，VDMOS的电流途经源极注入区134、垂直V栅极沟槽133，进入外延层120，并通过第一埋层103/第二埋层105/偏移层123/漏极注入区143通路汇入漏极147，LDMOS的电流途经源极注入区134、水平体区130沟道、漂移区140、漏极注入区143，汇入漏极147，LDMOS和VDMOS共用漏极和源极，同时分别从水平和垂直沟道导电，与常规MOS器件相比，具有更低的导通电阻，更好电流驱动能力，且芯片面积利用率高；同时低掺杂的外延层120保证了VDMOS结构的耐压，而漂移区140及外延层120结合的结构保证了LDMOS的耐压。
具体的，所述第一埋层103的注入元素为锑或者砷，注入剂量通常在1E15-1E16/cm2之间，所述第二埋层105的注入元素为磷，注入剂量通常在5E12-5E13/cm2之间，由于第一埋层103与第二埋层105是同时推阱，第二埋层105的磷的扩散系数远高于第一埋层103的锑或者砷的扩散系数，因此本发明实施例的第二埋层105的结深要比第一埋层103的结深更深，在本发明实施例中，第一埋层103结深为1-2um，第二埋层105结深为2-4um，其导通性能更优越。在其它实施例中，如果第一埋层103和第二埋层105的注入离子相反，则第二埋层105的结深也可以小于第一埋层103的结深，因而第二埋层105不触及衬底100。
具体的，所述外延层120通过工艺较为简单的同质外延形成，即所述外延层120的材料与所述衬底100的材料相同，当衬底100的材料为硅时，所述外延层120的材料也为硅，同质外延工艺难度低，工艺控制更容易，在其他实施方式中，所述外延层120还可通过异质外延形成，所述外延层120的材料还可为锗、硒等半导体材料。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底100之上，均匀性，重复性好，且台阶覆盖性优良。更具体的，轻掺杂的外延层120保证了VDMOS的耐压，由于外延生长的热过程，第二埋层105会向外延层120轻微向上扩散。外延层120的厚度与浓度与器件的耐压密切相关，在本发明实施例中，所述外延层120的电阻率为5-50ohm.cm，厚度为5-10um之间，保证器件获得优良的耐压特性。
具体的，请参见图1和图6，体区130个数至少一个，体区130与第二埋层105不交叠，且在竖直方向不相对，体区130用来形成器件的导电沟道，体区130决定器件的开启电压，开启电压的定义为当半导体表面为反型层时栅极所需加的电压，当L栅154和V栅极158外压偏压时，两类栅极附近的体区130处都将感应出反型层，出现导电沟道，载流子可同时从硅片表面的水平流动，也可以通过垂直的沟道从体内流动，因而可以获得更大的电流，本发明实施例结构的器件具有更低的导通电阻，更强的电流驱动能力。体掺杂工艺采用硅栅自对准工艺，不需要单独的一层光罩，在体掺杂之前，将硅片放进热氧化炉对多晶硅栅进行氧化，生成500A的热氧化层作为体掺杂离子注入的掩蔽层，然后在大型离子注入机中做离子注入进行体掺杂。本发明实施例的体区130的注入元素为硼，注入浓度在2E12-8E12/cm2之间，能量在50-150Kev之间，导电性能优越。为了使体掺杂达到一定的纵向和横向结深，横向结深决定了导电沟道长度，需要对注入离子进行扩散，体掺杂的扩散在高温扩散炉中推阱进行，扩散过程中通入一定量的氧气，用扩散生成的热氧化层厚度监控工艺过程，通常热氧化层的厚度为200A。本发明实施例的体区130的推阱温度在1050-1150℃之间，推阱后的体区130的结深约为外延层120厚度的一半，此时的导电性能最好。在推阱的同时第一埋层103及第二埋层105均同时向四周继续扩散。
具体的，请参见图7-8，漂移区140注入形成于外延层120，漂移区140个数至少一个，漂移区140彼此之间不连接，并且与体区130也不连接，此时器件耐压高，漂移区140与外延120结合的结构保证了LDMOS的耐压，其他实施例中漂移区140与体区130相连的发明同样应受到本发明的保护，漂移区140在本发明实施例中注入元素为磷，注入能量在50-100Kev之间，注入剂量在2E12-1E13/cm2之间。更具体的，在注入形成漂移区140前，还可以在外延层120之上生长形成场氧化层131以及在场氧化层131之上生长形成氮化硅层132，集成电路芯片上的场氧化层131是用来定义器件的有源区，在外延层120经过标准清洗液清洗后，置于氧化炉中生长场氧化层131，场氧化层131会消耗掉外延层120表面的自然氧化层和表面缺陷，有利于后续的器件部分在外延层120的新鲜表面上生长。在本发明实施例中，场氧化层131厚度为150-500A，采用低压力化学气相沉积法生长氮化硅层132，氮化硅层132的厚度为1500-3000A之间，生长完成场氧化层131以及氮化硅层132之后接着再进行漂移区140的光刻和刻蚀，注入形成漂移区140，注入完成之后去除光刻胶对漂移区140进行氧化和推阱，并去除氮化硅层132，最终漂移区140处的场氧化层131的厚度在1500A-3000A之间，漂移区140的结深在1-2um之间，略小于体区130的结深。
具体的，请参见图9，偏移层123通过光刻注入形成于第二埋层105之上，偏移层123的注入能量较高，通常在200-1000Kev之间，注入离子为磷，注入深度在1-2um之间，注入剂量在5E12-5E13/cm2之间，偏移层123的主要作用是提升器件的开启电压。本发明实施例中漂移区140和体区130的数量为2个，此时偏移层123应该连接相邻两个漂移区140，当漂移区140只有一个时，偏移层123相应的注入形成于漂移区140内，无论偏移层123注入形成于哪里，都要能保证其与第二埋层105的连接，以保证电流导通。
具体的，请参见图10，V栅极沟槽133刻蚀形成于体区130，并贯穿所述体区130延伸到外延层120，但是不触碰到第一埋层103为宜，V栅极沟槽133宽度通常在1um以内，为保证耐压，V栅极沟槽133底部需要进行圆滑刻蚀处理。
更具体的，请参见图10-11，刻蚀形成V栅极沟槽133之后，用稀释的氢氟酸溶液漂洗掉表面的场氧化层131后，在器件有源区表面及V栅极沟槽133内部生长栅氧化层150。场氧化层131不能用作器件的栅氧化层150的原因有二，其一是场氧化层131的厚度太厚，需要很高的开启电压，其二是即使刻蚀到相应的厚度，也容易因其缺陷太多而漏电。由于作为栅氧的二氧化硅层对厚度有非常精确的要求，并且对质量有非常严格的要求，所以必须在新鲜的硅片表面从新生长栅氧化层150，这就要求用第二层光罩定义栅氧化层150区域，然后用氢氟酸湿法刻蚀除去硅片上现有的氧化层。为了得到更加洁净的硅表面，在显影后采用等离子束清洁显影部分的光刻胶残渣。栅氧化层150采用干氧氧化的方法生长，在氧化炉中生长的一层致密的低缺陷的厚度经过严格控制的二氧化硅，生长厚度通常在100-500A之间。之后进行开启电压调节注入，保证沟垂直栅的开启电压和平面栅的开启电压匹配。
具体的，请参见图12-13，L多晶硅栅152至少为一个，L多晶硅栅152的数量与漂移区140和体区130的数量一致，所述L多晶硅栅152一端覆盖所述体区130，另一端覆盖所述漂移区140，所述L多晶硅栅152生长于所述栅氧化层150之上，V多晶硅栅156填充形成于所述V栅极沟槽133。更具体的，L多晶硅栅152和V多晶硅栅156由栅氧化层150表面生长的多晶硅层151刻蚀而来，多晶硅层151的厚度需要保证V栅极沟槽133被完全填满。多晶硅是单质硅的一种形态，是由许多硅单晶颗粒组成的硅晶体。多晶硅薄膜材料同时具有单晶硅材料的高迁移率和非晶硅材料的可以大面积低成本制备的优点。在制作MOS栅电极时，采用掺杂多晶硅来代替金属铝，具有多种好处。这是由于多晶硅的功函数与掺杂的种类和浓度有关，可以使得多晶硅电极与半导体之间的功函数差较小，这有利于降低MOS的开启电压。同时，采用多晶硅栅来代替常用的铝栅，还有另外两个好处：一个是多晶硅的熔点较高，则能够承受较高的热处理温度，而铝的熔点为660℃，并且还可以用作为离子注入的掩模版，以实现MOSFET中要用到的所谓栅极自对准，在这种技术中，是先制作栅氧化层和多晶硅栅极，然后再采用离子注入技术来制作高掺杂的源-漏区；另一个是串联电阻小，这有利于提高器件的工作频率和速度。目前制备多晶硅层的方法主要有低压化学气相淀积(low pressurechemical vapor deposition，LPCVD)、化学气相淀积(chemical vapor deposition，CVD)、等离子体增强化学气相淀积(plasma enhanced chemical vapor deposition，PECVD)、液相外延法(liquid phase epitaxy，LPE)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中多晶硅膜制备中普遍采用的一种直接生成多晶硅的方法。这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。
具体的，请参见图14，源极注入区134通过光刻注入形成于体区130，V栅极沟槽133应同时贯穿所述源极注入区134，漏极注入区143通过光刻注入形成于所述偏移层123之上，源极注入区134以及漏极注入区143注入之后进行推阱扩散，在推阱过程中第二埋层105与偏移层123、偏移层123与漏极注入区143完美融合在一起，构成了VDMOS的导电通路。
具体的，请参见图15，在栅氧化层150以及L多晶硅栅152之上生长形成绝缘氧化层160，绝缘氧化层160用于隔离器件和金属引线层之间，这种绝缘氧化层160一般采用掺杂的二氧化硅。一般采用化学汽相淀积(CVD)的方法生长二氧化硅绝缘氧化层160，然后在扩散炉管中做热处理，其目的有二：其一，对绝缘氧化层160进行回流以得到相对较为平整的表面，以利于后续的光刻层更好地对焦；其二，对前述源极掺杂和漏极掺杂进行扩散，以得到要求的纵向及横向节深。
具体的，请参见图15，在绝缘氧化层160上方进行光刻曝光，采用两步刻蚀制作形成源极孔136，第一步刻蚀绝缘氧化层160及下方的栅氧化层150，采用F基气体干法刻蚀；第二步刻蚀下方的硅，刻蚀穿透源极注入区134，源极孔136延伸到体区130内，并且不能穿透体区130，第二步刻蚀采用的是Cl基气体干法刻蚀，采用定时刻蚀的方式进行刻蚀。除此之外，其他能实现本发明结构的两步法同样应受到本发明的保护，例如：第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对绝缘氧化层160进行非等向性刻蚀，在源区刻蚀到外延层硅，在栅极电场刻蚀到多晶硅栅。金属接触孔的特征尺寸大小，和前层光罩的对准性都需要进行工艺监控并使之在一定的容差范围。更具体的，源极孔136制作完成后，孔底部还可以注入硼杂质形成P型接触区135，P型接触区135的硼注入能量较低，通常在10-30kev之间，剂量在5E13-2E14/cm2之间，然后进行快速热退火处理，以激活孔底的P型杂质，退火温度在850-1150℃之间，退火时间在5-60秒之间。
具体的，请参见图16，在L多晶硅栅152上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成L栅极孔153，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此不需要进行第二步刻蚀。在漏极注入区143上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成漏极孔145，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此同样不需要进行第二步刻蚀。在V多晶硅栅156上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成漏极孔157，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此同样不需要进行第二步刻蚀。或者通过第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对绝缘氧化层160进行非等向性刻蚀，在源区刻蚀到外延层硅，在栅极电场刻蚀到多晶硅栅。
具体的，请参见图1，在源极孔136、漏极孔145、V栅极孔157以及L栅极孔153填充淀积金属层，并进行金属层的光刻和刻蚀，分别形成源极137、漏极147、V栅极158以及L栅极154。更具体的，在填充淀积金属之前，有一个非常关键的步骤，就是清洗金属接触孔。一般用氢氟酸溶液清洗掉金属接触孔表面的自然二氧化硅层，得到新鲜的源极外延硅表面和栅极多晶硅表面。并且在清洗之后的48小时内要做金属层的淀积，以防止清洗得到的新鲜表明再次生长自然二氧化硅层和受到其他污染。一般采用金属溅射法淀积金属层，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。
如图2所示为本发明实施例提供的MOS管制造流程示意图，包括：
S101：在第一导电类型衬底100上表面注入形成第二导电类型的第一埋层103。
具体的，请参见图3，所述第一埋层103的注入元素为锑或者砷，注入剂量通常在1E15-1E16/cm2之间。
S103：在所述第一埋层103注入形成第二导电类型的第二埋层105。
具体的，请参见图4，所述第二埋层105的注入元素为磷，注入剂量通常在5E12-5E13/cm2之间。由于第一埋层103与第二埋层105是同时推阱，第二埋层105的磷的扩散系数远高于第一埋层103的锑或者砷的扩散系数，因此本发明实施例的第二埋层105的结深要比第一埋层103的结深更深，在本发明实施例中，第一埋层103结深为1-2um，第二埋层105结深为2-4um，其导通性能更优越。在其它实施例中，如果第一埋层103和第二埋层105的注入离子相反，则第二埋层105的结深也可以小于第一埋层103的结深，因而第二埋层105也可以不触及衬底100。
S105：在所述第一埋103之上生长形成第二导电类型的外延层120。
具体的，请参见图5，所述外延层120通过工艺较为简单的同质外延形成，即所述外延层120的材料与所述衬底100的材料相同，当衬底100的材料为硅时，所述外延层120的材料也为硅，同质外延工艺难度低，工艺控制更容易，在其他实施方式中，所述外延层120还可通过异质外延形成，所述外延层120的材料还可为锗、硒等半导体材料。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底100之上，均匀性，重复性好，且台阶覆盖性优良。更具体的，轻掺杂的外延层120保证了VDMOS的耐压，由于外延生长的热过程，第二埋层105会向外延层120轻微向上扩散。外延层120的厚度与浓度与器件的耐压密切相关，在本发明实施例中，所述外延层120的电阻率为5-50ohm.cm，厚度为5-10um之间，保证期间获得优良的耐压特性。
S107：在所述外延层120注入形成第一导电类型的体区130。
具体的，请参见图6，体区130个数至少一个，体区130与第二埋层105不交叠，且在竖直方向不相对，体区130用来形成器件的导电沟道，体区130决定器件的开启电压，开启电压的定义为当半导体表面为反型层时栅极所需加的电压，当L栅154和V栅极158外压偏压时，两类栅极附近的体区130处都将感应出反型层，出现导电沟道，载流子可同时从硅片表面的水平流动，也可以通过垂直的沟道从体内流动，因而可以获得更大的电流，本发明实施例结构的器件具有更低的导通电阻，更强的电流驱动能力。体掺杂工艺采用硅栅自对准工艺，不需要单独的一层光罩，在体掺杂之前，将硅片放进热氧化炉对多晶硅栅进行氧化，生成500A的热氧化层作为体掺杂离子注入的掩蔽层，然后在大型离子注入机中做离子注入进行体掺杂。本发明实施例的体区130的注入元素为硼，注入浓度在2E12-8E12/cm2之间，能量在50-150Kev之间，此时导电性能优越，工艺易于实现。为了使体掺杂达到一定的纵向和横向结深，横向结深决定了导电沟道长度，需要对注入离子进行扩散，体掺杂的扩散在高温扩散炉中推阱进行，扩散过程中通入一定量的氧气，用扩散生成的热氧化层厚度监控工艺过程，通常热氧化层的厚度为200A。本发明实施例的体区130的推阱温度在1050-1150℃之间，推阱后的体区130的结深约为外延层120厚度的一半，此时的导电性能最好。在推阱的同时第一埋层103及第二埋层105均同时向四周继续扩散。
S109：在所述外延120注入形成至少一个第二导电类型的漂移区140。
具体的，请参见图7-8，漂移区140注入形成于外延层120，漂移区140个数至少一个，漂移区140彼此之间不连接，并且与体区130也不连接，此时器件耐压高，漂移区140与外延120结合的结构保证了LDMOS的耐压，其他实施例中漂移区140与体区130相连的发明同样应受到本发明的保护，漂移区140在本发明实施例中注入元素为磷，注入能量在50-100Kev之间，注入剂量在2E12-1E13/cm2之间。进一步的，在注入形成漂移区140前，还可以在外延层120之上生长形成场氧化层131以及在场氧化层131之上生长形成氮化硅层132，集成电路芯片上的场氧化层131是用来定义器件的有源区，在外延层120经过标准清洗液清洗后，置于氧化炉中生长场氧化层131，场氧化层131会消耗掉外延层120表面的自然氧化层和表面缺陷，有利于后续的器件部分在外延层120的新鲜表面上生长。在本发明实施例中，场氧化层131厚度为150-500A，采用低压力化学气相沉积法生长氮化硅层132，氮化硅层132的厚度为1500-3000A之间，生长完成场氧化层131以及氮化硅层132之后接着再进行漂移区140的光刻和刻蚀，并注入形成漂移区140，注入完成之后去除光刻胶对漂移区140进行氧化和推阱，并去除氮化硅层132，最终漂移区140处的场氧化层131的厚度在1500A-3000A之间，漂移区140的结深在1-2um之间，略小于体区130的结深。
S111：在所述外延层120注入形成第二导电类型的偏移层123。
具体的，请参见图9，偏移层123通过光刻注入形成于第二埋层105之上，偏移层123的注入能量较高，通常在200-1000Kev之间，注入离子为磷，注入深度在1-2um之间，注入剂量在5E12-5E13/cm2之间，偏移层123的主要作用是提升器件的开启电压。本发明实施例中漂移区140和体区130的数量为2个，此时偏移层123应该连接相邻两个漂移区140，当漂移区140只有一个时，偏移层123相应的注入形成于漂移区140内，无论偏移层123注入形成于哪里，都要能保证其与第二埋层105的连接，以保证电流导通。
S113：刻蚀贯穿所述体区130形成V栅极沟槽133，所述V栅极沟槽133延伸至所述外延层120。
具体的，请参见图10，V栅极沟槽133刻蚀形成于体区130，并贯穿所述体区130延伸到外延层120，但是不触碰到第一埋层103为宜，V栅极沟槽133宽度通常在1um以内，为保证耐压，V栅极沟槽133底部需要进行圆滑刻蚀处理。
S115：在所述外延层120上表面以及所述V栅极沟槽133的内表面生长形成栅氧化层150。
具体的，请参见图10-11，刻蚀形成V栅极沟槽133之后，用稀释的氢氟酸溶液漂洗掉表面的场氧化层131后，在器件有源区表面及V栅极沟槽133内部生长栅氧化层150。场氧化层131不能用作器件的栅氧化层150的原因有二，其一是场氧化层131的厚度太厚，需要很高的开启电压，其二是即使刻蚀到相应的厚度，也容易因其缺陷太多而漏电。由于作为栅氧的二氧化硅层对厚度有非常精确的要求，并且对质量有非常严格的要求，所以必须在新鲜的硅片表面从新生长栅氧化层150，这就要求用第二层光罩定义栅氧化层150区域，然后用氢氟酸湿法刻蚀除去硅片上现有的氧化层。为了得到更加洁净的硅表面，在显影后采用等离子束清洁显影部分的光刻胶残渣。栅氧化层150采用干氧氧化的方法生长，在氧化炉中生长的一层致密的低缺陷的厚度经过严格控制的二氧化硅，生长厚度通常在100-500A之间。之后进行开启电压调节注入，保证沟垂直栅的开启电压和平面栅的开启电压匹配。
S117：在所述栅氧化层150之上以及所述V栅极沟槽133内生长形成多晶硅层151，所述多晶硅层151填充满所述V栅极沟槽133。
具体的，请参见图12，多晶硅是单质硅的一种形态，是由许多硅单晶颗粒组成的硅晶体。多晶硅薄膜材料同时具有单晶硅材料的高迁移率和非晶硅材料的可以大面积低成本制备的优点。在制作MOS栅电极时，采用掺杂多晶硅来代替金属铝，具有多种好处。这是由于多晶硅的功函数与掺杂的种类和浓度有关，可以使得多晶硅电极与半导体之间的功函数差较小，这有利于降低MOS的开启电压。同时，采用多晶硅栅来代替常用的铝栅，还有另外两个好处：一个是多晶硅的熔点较高，则能够承受较高的热处理温度，而铝的熔点为660℃，并且还可以用作为离子注入的掩模版，以实现MOSFET中要用到的所谓栅极自对准，在这种技术中，是先制作栅氧化层和多晶硅栅极，然后再采用离子注入技术来制作高掺杂的源-漏区；另一个是串联电阻小，这有利于提高器件的工作频率和速度。目前制备多晶硅151的方法主要有低压化学气相淀积(low pressure chemical vapor deposition，LPCVD)、化学气相淀积(chemical vapor deposition，CVD)、等离子体增强化学气相淀积(plasma enhancedchemical vapor deposition，PECVD)、液相外延法(liquid phase epitaxy，LPE)、等离子体溅射淀积法(plasma)等。低压化学气相淀积是集成电路中多晶硅膜制备中普遍采用的一种直接生成多晶硅的方法。这种方法具有生产成本低、生长速度快、纯度高、成膜致密、均匀性好、生产效率高等优点，是目前工业上采用的主要方法。多晶硅层151的厚度需要保证V栅极沟槽133被完全填满。
S119：对所述多晶硅层151进行刻蚀形成至少一个L多晶硅栅152和一个V多晶硅栅156，所述V栅极沟槽133的多晶硅层151形成V多晶硅栅156，所述L多晶硅栅152一端覆盖所述体区130，另一端覆盖所述漂移区140。
具体的，请参见图13，L多晶硅栅152至少为一个，L多晶硅栅152的数量与漂移区140和体区130的数量一致，所述L多晶硅栅152一端覆盖所述体区130，另一端覆盖所述漂移区140，所述L多晶硅栅152生长于所述栅氧化层150之上，V多晶硅栅156填充形成于所述V栅极沟槽133，L多晶硅栅152和V多晶硅栅156由栅氧化层150表面生长的多晶硅层151刻蚀而来。
S121：在所述体区130注入形成源极注入区134，在所述外延层120注入形成漏极注入区143，所述漏极注入区143注入形成于所述偏移层123之上并与所述偏移层123连接。
具体的，请参见图14，源极注入区134通过光刻注入形成于体区130，V栅极沟槽133应同时贯穿所述源极注入区134，漏极注入区143通过光刻注入形成于所述偏移层123之上，源极注入区134以及漏极注入区143注入之后进行推阱扩散，在推阱过程中第二埋层105与偏移层123、偏移层123与漏极注入区143完美融合在一起，构成了VDMOS的导电通路。
S123：在所述L多晶硅栅152和所述栅氧化层150之上生长形成绝缘氧化层160。
具体的，请参见图15，在栅氧化层150以及L多晶硅栅152之上生长形成绝缘氧化层160，绝缘氧化层160用于隔离器件和金属引线层之间，这种绝缘氧化层160一般采用掺杂的二氧化硅。一般采用化学汽相淀积(CVD)的方法生长二氧化硅绝缘氧化层160，然后在扩散炉管中做热处理，其目的有二：其一，对绝缘氧化层160进行回流以得到相对较为平整的表面，以利于后续的光刻层更好地对焦；其二，对前述源极掺杂和漏极掺杂进行扩散，以得到要求的纵向及横向节深。
S125：刻蚀并贯穿所述绝缘氧化层160以及所述源极注入区134延伸至所述体区130形成源极孔136。
具体的，请参见图15，在绝缘氧化层160上方进行光刻曝光，采用两步刻蚀制作形成源极孔136，第一步刻蚀绝缘氧化层160及下方的栅氧化层150，采用F基气体干法刻蚀；第二步刻蚀下方的硅，刻蚀穿透源极注入区134，源极孔136延伸到体区130内，并且不能穿透体区130，第二步刻蚀采用的是Cl基气体干法刻蚀，采用定时刻蚀的方式进行刻蚀。除此之外，其他能实现本发明结构的两步法同样应受到本发明的保护，例如：第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对绝缘氧化层160进行非等向性刻蚀，在源区刻蚀到外延层硅，在栅极电场刻蚀到多晶硅栅。金属接触孔的特征尺寸大小，和前层光罩的对准性都需要进行工艺监控并使之在一定的容差范围。更具体的，源极孔136制作完成后，孔底部还可以注入硼杂质形成P型接触区135，P型接触区135的硼注入能量较低，通常在10-30kev之间，剂量在5E13-2E14/cm2之间，然后进行快速热退火处理，以激活孔底的P型杂质，退火温度在850-1150℃之间，退火时间在5-60秒之间。
S127：刻蚀并贯穿所述绝缘氧化层160分别形成L栅极孔153、V栅极孔157和漏极孔145，并分别连接所述L多晶硅栅152、所述V多晶硅栅156和所述漏极注入区143。
具体的，请参见图16，在L多晶硅栅152上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成L栅极孔153，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此不需要进行第二步刻蚀。在漏极注入区143上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成漏极孔145，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此同样不需要进行第二步刻蚀。在V多晶硅栅156上的绝缘氧化层160的表面进行光刻曝光，刻蚀形成漏极孔157，采用F基气体干法刻蚀，刻蚀时基本不会刻蚀下方的硅或者多晶硅，因此同样不需要进行第二步刻蚀。或者通过第一步采用湿法刻蚀给金属接触孔开口，从而得到横向相对较大的碗状口。然后进行干法刻蚀，用等离子体对绝缘氧化层160进行非等向性刻蚀，在源区刻蚀到外延层硅，在栅极电场刻蚀到多晶硅栅。
S129：在所述源极孔136、所述L栅极孔153、所述V栅极孔157和所述漏极孔145填充金属分别形成源极137、L栅极154、V栅极158和漏极147。
具体的，请参见图1，在源极孔136、漏极孔145、V栅极孔157以及L栅极孔153填充淀积金属层，并进行金属层的光刻和刻蚀，分别形成源极137、漏极147、V栅极158以及L栅极154。更具体的，在填充淀积金属之前，有一个非常关键的步骤，就是清洗金属接触孔。一般用氢氟酸溶液清洗掉金属接触孔表面的自然二氧化硅层，得到新鲜的源极外延硅表面和栅极多晶硅表面。并且在清洗之后的48小时内要做金属层的淀积，以防止清洗得到的新鲜表明再次生长自然二氧化硅层和受到其他污染。一般采用金属溅射法淀积金属层，相比使用蒸镀法淀积的金属层，溅射法可以得到均匀性更好的质量更高的金属层。本发明实施例采用的金属层材质为掺杂有硅的铝层，金属层铝层具有导电性能好，容易制备，价格便宜等优点，掺杂硅是为了防止期间中的硅和金属层中的铝相互扩散引起的尖端效应，在其他实施例中，采用其他金属淀积金属层同样应受到本发明的保护。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种MOS管，其特征在于，包括：
第一导电类型的衬底；
第二导电类型的第一埋层，所述第一埋层注入形成于所述衬底上表面；
第二导电类型的第二埋层，所述第二埋层注入形成于所述第一埋层，所述第二埋层的结深大于所述第一埋层的结深；
第二导电类型的外延层，所述外延层生长于所述第一埋层之上，所述外延层掺杂浓度低；
第一导电类型的体区，所述体区注入形成于所述外延层；
至少一个第二导电类型的漂移区，所述漂移区注入形成于所述外延层内；
第二导电类型的偏移层，所述偏移层注入形成于所述外延层，并连接所述漂移区以及所述第二埋层；
V栅极沟槽，所述V栅极沟槽形成于所述体区，并贯穿所述体区延伸至所述外延层；
栅氧化层，所述栅氧化层形成于所述外延层上表面以及所述V栅极沟槽的内表面；
第二导电类型的注入区，所述注入区包括源极注入区和漏极注入区，所述源极注入区注入形成于所述体区内，所述漏极注入区注入形成于所述偏移层之上并与所述偏移层连接；
多晶硅栅，所述多晶硅栅包括至少一个L多晶硅栅和V多晶硅栅，所述L多晶硅栅生长于所述栅氧化层之上，所述V多晶硅栅填充形成于所述V栅极沟槽，所述L多晶硅栅一端覆盖所述体区，另一端覆盖所述漂移区；
绝缘氧化层，形成于所述多晶硅栅和所述栅氧化层之上；
源极孔，所述源极孔刻蚀贯穿所述绝缘氧化层以及所述源极注入区延伸至所述体区，所述源极孔填充金属形成源极；
漏极孔，所述漏极孔刻蚀贯穿所述绝缘氧化层并连接所述漏极注入区，所述漏极孔填充金属形成漏极；
L栅极孔，所述L栅极孔刻蚀贯穿所述绝缘氧化层与所述L多晶硅栅连接，所述L栅极孔填充金属形成L栅极；
V栅极孔，所述V栅极孔刻蚀贯穿所述绝缘氧化层与所述V多晶硅栅连接，所述V栅极孔填充金属形成V栅极。
2.根据权利要求1所述的一种MOS管，其特征在于，所述外延层电阻率为5-50ohm.cm，厚度为5-10um之间。
3.根据权利要求1所述的一种MOS管，其特征在于，所述MOS管还包括第一导电类型的接触区，所述接触区形成于所述源极孔底部。
4.根据权利要求1所述的一种MOS管，其特征在于，所述V栅极沟槽宽度在1um以内，所述V栅极沟槽底部进行圆滑刻蚀处理。
5.根据权利要求1所述的一种MOS管，其特征在于，所述第一埋层结深为1-2um，所述第二埋层结深为2-4um。
6.一种MOS管的制造方法，其特征在于，包括：
在第一导电类型衬底上表面注入形成第二导电类型的第一埋层；
在所述第一埋层注入形成第二导电类型的第二埋层，所述第二埋层的结深大于所述第一埋层的结深；
在所述第一埋层之上生长形成第二导电类型的外延层；
在所述外延层注入形成第一导电类型的体区；
在所述外延层注入形成至少一个第二导电类型的漂移区；
在所述外延层注入形成第二导电类型的偏移层；
在器件一端刻蚀形成V栅极沟槽，所述V栅极沟槽贯穿所述体区延伸至所述外延层；
在所述外延层上表面以及所述V栅极沟槽的内表面生长形成栅氧化层；
在所述栅氧化层之上以及所述V栅极沟槽内生长形成多晶硅层，所述多晶硅层填充满所述V栅极沟槽；
对所述多晶硅层进行刻蚀形成至少一个L多晶硅栅和一个V多晶硅栅，所述V栅极沟槽的多晶硅层形成V多晶硅栅，所述L多晶硅栅一端覆盖所述体区，另一端覆盖所述漂移区；
在所述体区注入形成源极注入区，在所述外延层注入形成漏极注入区，所述漏极注入区注入形成于所述偏移层之上并与所述偏移层连接；
在所述L多晶硅栅和所述栅氧化层之上生长形成绝缘氧化层；
刻蚀并贯穿所述绝缘氧化层以及所述源极注入区延伸至所述体区形成源极孔；
刻蚀并贯穿所述绝缘氧化层分别形成L栅极孔、V栅极孔和漏极孔，并分别连接所述L多晶硅栅、所述V多晶硅栅和所述漏极注入区；
在所述源极孔、所述L栅极孔、所述V栅极孔和所述漏极孔填充金属分别形成源极、L栅极、V栅极和漏极。
7.根据权利要求6所述的一种MOS管的制造方法，其特征在于，在所述外延层注入形成第一导电类型的体区之后具体还包括：
在所述外延层之上生长形成场氧化层，在所述场氧化层之上生长形成氮化硅层。
8.根据权利要求7所述的一种MOS管的制造方法，其特征在于，在所述外延层注入形成至少一个第二导电类型的漂移区之后具体还包括：
对所述漂移区进行氧化和推阱并去除所述氮化硅层。
9.根据权利要求8所述的一种MOS管的制造方法，其特征在于，所述第二埋层注入元素为磷。
10.根据权利要求6所述的一种MOS管的制造方法，其特征在于，所述V栅极沟槽底部进行圆滑刻蚀处理。
CN201811081597.1A 2018-09-17 2018-09-17 一种mos管及其制造方法 Active CN109216276B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811081597.1A CN109216276B (zh) 2018-09-17 2018-09-17 一种mos管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811081597.1A CN109216276B (zh) 2018-09-17 2018-09-17 一种mos管及其制造方法

Publications (2)

Publication Number Publication Date
CN109216276A true CN109216276A (zh) 2019-01-15
CN109216276B CN109216276B (zh) 2020-10-23

Family

ID=64984553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811081597.1A Active CN109216276B (zh) 2018-09-17 2018-09-17 一种mos管及其制造方法

Country Status (1)

Country Link
CN (1) CN109216276B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190030A (zh) * 2019-06-24 2019-08-30 南京华瑞微集成电路有限公司 一种通过连接孔改善uis的方法及功率器件
CN110211957A (zh) * 2019-06-24 2019-09-06 南京华瑞微集成电路有限公司 一种双管芯器件及其制作方法
WO2021017601A1 (zh) * 2019-08-01 2021-02-04 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN112601322A (zh) * 2020-12-16 2021-04-02 成都芯进电子有限公司 一种降压型同步整流led恒流控制电路
CN116110955A (zh) * 2023-04-11 2023-05-12 江苏应能微电子股份有限公司 一种栅控Resurf高压LDMOS结构
CN110190030B (zh) * 2019-06-24 2024-06-04 南京华瑞微集成电路有限公司 一种通过连接孔改善uis的方法及功率器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390645A (zh) * 2012-05-08 2013-11-13 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN104051534A (zh) * 2012-12-19 2014-09-17 万国半导体股份有限公司 垂直dmos晶体管
CN104347420A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其形成方法
US9343572B1 (en) * 2015-01-23 2016-05-17 Vangaurd International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
CN106170853A (zh) * 2014-02-28 2016-11-30 勒丰德里有限公司 制造半导体器件的方法和半导体产品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390645A (zh) * 2012-05-08 2013-11-13 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN104051534A (zh) * 2012-12-19 2014-09-17 万国半导体股份有限公司 垂直dmos晶体管
CN104347420A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其形成方法
CN106170853A (zh) * 2014-02-28 2016-11-30 勒丰德里有限公司 制造半导体器件的方法和半导体产品
US9343572B1 (en) * 2015-01-23 2016-05-17 Vangaurd International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190030A (zh) * 2019-06-24 2019-08-30 南京华瑞微集成电路有限公司 一种通过连接孔改善uis的方法及功率器件
CN110211957A (zh) * 2019-06-24 2019-09-06 南京华瑞微集成电路有限公司 一种双管芯器件及其制作方法
CN110190030B (zh) * 2019-06-24 2024-06-04 南京华瑞微集成电路有限公司 一种通过连接孔改善uis的方法及功率器件
WO2021017601A1 (zh) * 2019-08-01 2021-02-04 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN112601322A (zh) * 2020-12-16 2021-04-02 成都芯进电子有限公司 一种降压型同步整流led恒流控制电路
CN112601322B (zh) * 2020-12-16 2023-03-14 成都芯进电子有限公司 一种降压型同步整流led恒流控制电路
CN116110955A (zh) * 2023-04-11 2023-05-12 江苏应能微电子股份有限公司 一种栅控Resurf高压LDMOS结构

Also Published As

Publication number Publication date
CN109216276B (zh) 2020-10-23

Similar Documents

Publication Publication Date Title
CN104517852B (zh) 横向漏极金属氧化物半导体元件及其制造方法
CN107731897B (zh) 一种沟槽栅电荷存储型igbt及其制造方法
CN109216276A (zh) 一种mos管及其制造方法
CN102569411B (zh) 半导体器件及其制作方法
CN105448990B (zh) Ldmos晶体管及其形成方法
CN104733531A (zh) 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet
CN104637821B (zh) 超级结器件的制造方法
CN103035521B (zh) 实现少子存储层沟槽型igbt的工艺方法
CN106711207B (zh) 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法
CN105720098A (zh) Nldmos及其制作方法
CN109300988A (zh) 一种ldmos及其制造方法
CN108538911B (zh) 优化的l型隧穿场效应晶体管及其制备方法
WO2017219968A1 (zh) 横向绝缘栅双极型晶体管及其制造方法
US8829609B2 (en) Insulated gate semiconductor device with optimized breakdown voltage, and manufacturing method thereof
KR101386132B1 (ko) 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법
CN105810583A (zh) 横向绝缘栅双极型晶体管的制造方法
CN105826195B (zh) 一种超结功率器件及其制作方法
CN104282763B (zh) 射频横向双扩散场效应晶体管制作方法
CN109887993A (zh) 金属氧化物半导体场效应管及其制造方法
CN103426735B (zh) 半导体结构的形成方法及mos晶体管的形成方法
CN109119473A (zh) 一种晶体管及其制作方法
CN109087942A (zh) 一种沟槽型三极管及其制作方法
JP2000260982A (ja) 半導体装置及びその製造方法
CN105551944A (zh) 功率晶体管的制造方法
CN109103248A (zh) 一种功率器件终端结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200922

Address after: 201206 West, 2nd floor, building 2, 251 Jinyu Road, China (Shanghai) pilot Free Trade Zone, Pudong New Area, Shanghai

Applicant after: SHANGHAI XINLONG SEMICONDUCTOR TECHNOLOGY Co.,Ltd.

Address before: 518000 Guangzhou City Luohu District Guiyuan Street Baoan South Road Metropolitan Park B Building Fifth Floor B District B14

Applicant before: SHENZHEN XINBANTU TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant