CN109103248A - 一种功率器件终端结构及其制备方法 - Google Patents
一种功率器件终端结构及其制备方法 Download PDFInfo
- Publication number
- CN109103248A CN109103248A CN201810966199.1A CN201810966199A CN109103248A CN 109103248 A CN109103248 A CN 109103248A CN 201810966199 A CN201810966199 A CN 201810966199A CN 109103248 A CN109103248 A CN 109103248A
- Authority
- CN
- China
- Prior art keywords
- knot
- limiting ring
- field limiting
- main knot
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 238000002347 injection Methods 0.000 claims abstract description 83
- 239000007924 injection Substances 0.000 claims abstract description 83
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 230000000644 propagated effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
Abstract
本发明涉及一种功率器件终端结构及其制备方法，所述终端结构包括：主结区域和场限环耐压区，在主结区域的主结增加一个主结补偿注入区，在场限环耐压区的场限环增加偏移结，并且主结和场限环采用分次驱入形成，通过在主结位置引入补偿注入区，可以对主结浓度进行极大的补偿，实现更高的耐压及更高的可靠性，在单个场限环内引入P+偏移结，进一步提升器件耐压，同时，将补偿注入区与环区第二次驱入同时驱入，实现阶梯状的主结形貌，可以更好的对有源区扩展过来的耗尽层进行扩展，可靠性更高。
Description
技术领域
本发明属于半导体芯片制造工艺技术领域，具体涉及一种功率器件终端结构及其制备方法。
背景技术
功率器件最重要的性能就是阻断高压，在器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿，为了最大化器件的性能，需要在器件边缘设计分压结构，减少有源区(元胞区)边缘PN结的曲率，使耗尽层横向延伸，增强水平方向的耐压能力，使器件的边缘和内部同时发生击穿。
场限环技术是目前功率器件中最为普遍的分压结构之一，但是现有技术的分压结构中主结以及场限环的注入浓度远高于体区注入浓度，因此体区的补偿注入并不能给主结浓度带来明显的提升。同时，主结与体区的交叠区域，并非主结的注入区，是由高温驱入扩散过来的，因此设计上难度也很大，注入区不能偏离交叠区太远，否则极易出现可靠性问题。注入区距离交叠区太近，又极其不容易控制主结形貌，极有可能导致主结完全覆盖掉体区，器件失效。
发明内容
本发明提供一种功率器件终端结构及其制备方法，使功率器件具有更好的耐压特性，以及良好的主结形貌，提升器件可靠性。
一方面，本发明提供一种功率器件终端结构，包括主结区域和场限环耐压区，所述主结区域包括注入形成于第一导电类型外延层的第二导电类型的主结、形成于所述主结内且一端超出所述主结的补偿注入区以及形成于所述主结内位于所述补偿注入区之上的体区，所述场限环耐压区包括注入形成于所述外延层的至少一个第二导电类型的场限环以及形成于所述场限环内远离所述主结一侧的偏移结，所述终端结构还包括形成于所述外延层、主结以及场限环上表面的环区表面氧化层以及栅极氧化层，所述环区表面氧化层形成且覆盖于所述主结以及所述场限环的两端，以及形成于所述环区表面氧化层以及栅极氧化层上表面的多晶硅栅极、多晶硅栅极走线以及多晶硅场板。
另一方面，本发明提供一种功率器件终端结构的制备方法，包括：
在第一导电类型外延层表面形成环区表面氧化层；
在所述环区表面氧化层刻蚀形成主结注入窗口以及场限环注入窗口；
在所述外延层注入形成第二导电类型的主结以及场限环；
对所述主结以及所述场限环进行第一次驱入，使所述主结以及所述场限环向所述外延层内部扩散；
去除所述主结上方有源区的环区表面氧化层，做补偿注入的光刻，形成光刻胶；
在所述光刻胶以及所述环区表面氧化层的阻挡下，做主结补偿注入以及场限环补偿注入，分别形成主结补偿注入区以及场限环的偏移结；
去除所述光刻胶，对所述主结以及所述场限环进行第二次驱入，使得最终所述主结以及所述场限环的结深与传统技术形成的结深相等；
在所述主结注入窗口以及所述场限环注入窗口分别形成栅极氧化层和多晶硅栅极，在所述环区表面氧化层之上形成多晶硅场板；
所述主结区域在多晶硅的阻挡下，做器件体区的注入及驱入，使所述体区形成于所述主结补偿注入区之上。
本发明技术方案通过在主结与体区的交叠区域引入高浓度的主结补偿注入区，可以对主结浓度进行极大的补偿，使主结的浓度得到保证，实现更高的耐压及更高的可靠性。同时将主结与场限环的高温驱入过程变为两步，实现阶梯状的主结形貌，可以更好的对有源区扩展过来的耗尽层进行扩展，可靠性更高。在场限环内远离有源区一侧形成偏移结，可以抑制表面电场的曲率效应，进一步提升器件耐压特性。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术的芯片结构俯视示意图；
图2为本发明实施例提供的功率器件终端结构示意图；
图3为本发明实施例提供的功率器件终端结构制造流程图；
图4为本发明实施例提供的功率器件终端结构形成环区表面氧化层后的结构示意图；
图5为本发明实施例提供的功率器件终端结构在环区表面氧化层刻蚀形成环区注入窗口后的结构示意图；
图6为本发明实施例提供的功率器件终端结构注入主结和场限环后的结构示意图；
图7为本发明实施例提供的功率器件终端结构主结和场限环第一次驱入后的结构示意图；
图8为本发明实施例提供的功率器件终端结构去除主结有源区表面的的环区表面氧化层之后的结构示意图；
图9为本发明实施例提供的功率器件终端结构形成光刻胶暴露补偿注入窗口之后的结构示意图；
图10为本发明实施例提供的功率器件终端结构注入主结补偿注入区以及偏移结之后的结构示意图；
图11为本发明实施例提供的功率器件终端结构进行第二次驱入后的结构示意图；
图12为本发明实施例提供的功率器件终端结构在主结和场限环上方形成栅极氧化层和多晶硅栅极之后的结构示意图。
附图标记说明：
1：外延层；2：环区表面氧化层；3：主结；4：场限环；5：主结补偿注入区；6：偏移结；7：栅极氧化层；801：多晶硅栅极；802：多晶硅栅极走线；803：多晶硅场板；9：体区；10：有源区；20：终端区；201：主结区域；202：场限环耐压区；11：光刻胶；30：截止环区；40：划片道区；50：分压环区。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“内”、“外”、“左”、“右”、“一端”、“表面”、“顶”、“底”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，第一导电类型和第二导电类型可以互换，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
本发明实施例所述的半导体器件包括功率二极管、双极型绝缘栅场效应晶体管(IGBT)、金属氧化物绝缘栅场效应晶体管(MOS)、晶闸管(SCR)等器件。功率器件的最重要性能就是阻断高压，器件经过设计可以在PN结、金属-半导体接触界面吗、MOS界面的耗尽层上承受高压，随着外加电压的增大，耗尽层电场强度也会增大，最终超过材料极限出现雪崩击穿。场限环技术是目前功率器件中最为普遍采用的分压结构之一。主结与场限环的间距、结深、环的宽度及环的个数都会影响到击穿电压的大小。如果间距选取的合适，使得主结与环结的电场强度同时达到临界击穿场强，则可以获得最高的击穿电压。一般情况下击穿电压随着环的个数的增加而增大，但并非线性增加。环的个数越多，占用芯片面积越大，设计时应考虑环个数与击穿电压大小。
如图1所示为芯片结构，芯片在制作过程中还未划片的时候一般包括有源区10和位于有源区10外围的划片道区40，以及位于有源区10和划片道区40之间靠近有源区10的分压区50和靠近划片道区40的截止环区30。本发明技术方案的功率器件终端结构及其制造方法涉及芯片结构中的分压区50，其余区域的结构和制造方法在本发明技术方案不做限制。
本发明一些实施例提供一种功率器件终端结构，请参见图2，功率器件终端结构包括主结区域201和场限环耐压区202，所述主结区域201包括注入形成于第一导电类型外延层1的第二导电类型的主结3、形成于所述主结3内且一端超出所述主结3的补偿注入区5以及形成于所述主结3内位于所述补偿注入区5之上的体区9，所述场限环耐压区202包括注入形成于所述外延层1的至少一个第二导电类型的场限环4以及形成于所述场限环4内远离所述有源区10一侧的偏移结6，所述终端结构还包括形成于所述外延层1、主结3以及场限环4上表面的环区表面氧化层2以及栅极氧化层7，所述环区表面氧化层2形成且覆盖于所述主结3以及所述场限环4的两端，以及形成于所述环区表面氧化层2以及栅极氧化层7上表面的多晶硅栅极801、多晶硅栅极走线802以及多晶硅场板803。
具体的，请参见图2，本发明实施例提供的功率器件终端结构分别在主结3和场限环4增加补偿注入区，分别形成主结补偿注入区5和偏移结6，并且主结3和场限环4采用分次驱入方式形成。通过在主结3位置引入补偿注入区，可以对主结3浓度进行极大的补偿，实现器件更高的耐压及更高的可靠性。通过在场限环4远离有源区10一侧引入P+偏移结6，大大改善单个场限环4右侧的表面电场曲率效应分布，进一步提升器件耐压。同时，将补偿注入区与环区第二次驱入同时驱入，实现阶梯状的主结形貌，可以更好的对有源区10扩展过来的耗尽层进行扩展，可靠性更高。
更具体的，请参见图2，采用分次驱入方式形成的主结3和场限环4的结深与传统工艺一次注入及驱入形成的主结3和场限环4的结深要相等，对于不同规格的功率器件需要有不同的结深，在此不做限定，满足相应功率器件功能即可，通常来说，结深越深，耐压越高。
更具体的，请参见图2，主结补偿注入区5靠近有源区10的一端不能超过体区9靠近有源区10的一端，也不能与体区9靠近有源区10的一端相重叠，两个端点的距离为3-5um，关于体区9和主结补偿注入区5远离有源区10的一端端点距离不做限定，但是体区9、主结补偿注入区5和主结3必须有重叠部分。
本发明另一些实施例提供一种功率器件终端结构的制备方法，请参见图3-图12，包括：
S201：在第一导电类型的外延层1表面形成环区表面氧化层2。
具体的，如图4所示，本发明技术方案中的第一导电类型为N型，相应的第二导电类型为P型，在其他实施例中第一导电类型可以为P型，相应的第二导电类型可以为N型。外延层1以及外延层1之前形成的结构不在本案讨论范围，因此不做赘述。在集成电路工艺中，氧化是必不可少的一项工艺技术。自从人们发现硼、磷、砷、锑等杂质元素在二氧化硅中的扩散速度比在硅中的扩散速度慢得多，二氧化硅就被大量用在器件生产中作为选择扩散的掩膜，并促进了硅平面工艺的出现。同时在Si表面生长的SiO2膜不但能与Si有很好的附着性，而且具有非常稳定的化学性质和电绝缘性。因此SiO2在集成电路中起着极其重要的作用。在半导体器件生产中常用的SiO2膜的生长方法有：热生长法、化学气相沉积法、阴极溅射法、HF——HNO3气相钝化法、真空蒸发法、外延生长法、阳极氧化法等。本发明实施例的环区表面氧化层2通过热生长法高温氧化形成，环区表面氧化层2的厚度通常为10000-15000A。
S203：在所述环区表面氧化层2刻蚀形成主结注入窗口和场限环注入窗口。
光刻是一种图形复印和化学腐蚀相结合的精密表面加工技术。用照相复印的方法将掩模版上的图案转移到硅片表面的光刻胶上，以实现后续的有选择刻蚀或注入掺杂。具体的，请参见图5，在环区表面氧化层2进行光刻以及刻蚀，形成环区注入窗口，包括主结注入窗口和场限环注入窗口，之后去除光刻胶。主结注入窗口的宽度通常为30-50um之间，单个场限环注入窗口的宽度通常为8-12um之间，场限环的个数至少为1个，优选为2个，使器件面积与耐压更为合理。
S205：在所述外延层1注入形成第二导电类型的主结3和场限环4。
在本发明实施例中，如图6所示为主结3和场限环4注入形成的结构，注入硼离子，注入的能量为70-80KeV，注入剂量为1E15-5E15之间。
S207：对所述主结3以及场限环4进行第一次驱入，使所述主结3以及场限环4向所述外延层1内部扩散。
具体的，请参见图7，对主结3以及场限环4进行第一次驱入之后，主结3以及场限环4向外延层1内部扩散，第一次驱入的温度通常为1100-1150℃，驱入的时间通常为45-150min，时间较短。
S209：去除所述主结3上方有源区10的环区表面氧化层2，做补偿注入的光刻，形成光刻胶11。
具体的，请参见图8和图9，主结3远离场限环4的一侧靠近有源区，将位于有源区的环区表面氧化层2进行光刻及刻蚀，去除有源区的环区表面氧化层2，以为后续工艺准备。做补偿注入的光刻，形成光刻胶11，在主结3位置暴露出补偿注入的窗口，窗口左侧不能超过后续体区9注入的窗口，也不能相等，即补偿注入不能将后续的体区注入全部覆盖。在单个场限环4右侧即远离有源区10的方向，同样进行补偿注入，在场限环4内形成P+偏移结6，从而可以大大改善单个场限环4右侧的表面电场曲率效应分布，提高击穿。
S211：在所述光刻胶11以及所述环区表面氧化层2的阻挡下，做主结补偿注入以及场限环补偿注入，分别形成主结补偿注入区5和场限环的偏移结6。
具体的，请参见图10，补偿注入离子通常为硼，注入剂量要低于主结3注入的剂量，通常为8E14-1E15之间。通过在主结3位置引入补偿注入区，可以对主结3浓度进行极大的补偿，实现更高的耐压及更高的可靠性。同时在单个场限环4内远离有源区10一侧，引入P+偏移结6，可以抑制场限环4表面电场的曲率效应，进一步提升器件耐压。
S213：去除所述光刻胶11，对所述主结3以及所述场限环4进行第二次驱入，使得最终所述主结3以及所述场限环4的结深与传统技术形成的结深相等。
具体的，请参见图11，主结补偿注入区5和偏移结6注入之后去除光刻胶11，然后进行环区和补偿注入区的驱入即第二次驱入，第二次驱入温度通常为1150-1200℃，驱入时间需要调整，使得最终环区的结深与传统技术型成的结深相等，对于不同规格的功率器件需要有不同的结深，在此不做限定，满足相应功率器件功能即可，通常来说，结深越深，耐压越高。由于环区已经完成第一次驱入，因此第二次驱入时间通常较传统技术要短，第二次驱入之后，主结3和场限环4进一步向外延层1内扩散，主结补偿注入区5和偏移结6向环区扩散。将补偿注入区与环区第二次驱入同时驱入，实现阶梯状的主结形貌，可以更好的对有源区扩展过来的耗尽层进行扩展，器件可靠性更高。
S215：在所述主结注入窗口以及场限环注入窗口分别形成栅极氧化层7和多晶硅栅极801，在所述环区表面氧化层2上方形成多晶硅场板803。
具体的，请参见图12，栅极氧化层7形成于没有环区表面氧化层2的窗口位置，栅极氧化层7是在洁净的硅表面上，用热氧化法，在氧化炉中生长的一层致密的低缺陷的厚度经过严格控制的二氧化硅。多晶硅栅极801是在二氧化硅栅极氧化层7上采用化学汽相淀积的方法，在常压炉管中淀积多晶硅栅形成。其典型厚度为4500A，误差容量为正负600A。多晶硅栅极801通过多晶硅栅极走线802连接导通，多晶硅场板803形成于场限环4上方的环区表面氧化层2之上，其作用是抑制场限环4的表面电荷，提高单个场限环的击穿电压。对主结3靠近有源区一侧上方的多晶硅栅极801进行光刻及刻蚀，形成体区注入窗口。
S217：所述主结区域201在多晶硅的阻挡下，做器件体区9的注入及驱入，使所述体区9形成于所述主结补偿注入区之上。
具体的，请参见图2，体区9的导电类型为P型，注入浓度为13次方。主结补偿注入区5靠近有源区10的一端不能超过体区9靠近有源区10的一端，也不能与体区9靠近有源区10的一端相重叠，两个端点的距离为3-5um，关于体区9和主结补偿注入区5远离有源区10的一端端点距离不做限定，但是体区9、主结补偿注入区5和主结3必须有重叠部分。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种功率器件终端结构，其特征在于，包括主结区域和场限环耐压区，所述主结区域包括注入形成于第一导电类型外延层的第二导电类型的主结、形成于所述主结内且一端超出所述主结的补偿注入区以及形成于所述主结内位于所述补偿注入区之上的体区，所述场限环耐压区包括注入形成于所述外延层的至少一个第二导电类型的场限环以及形成于所述场限环内远离所述有源区一侧的偏移结，所述终端结构还包括形成于所述外延层、主结以及场限环上表面的环区表面氧化层以及栅极氧化层，所述环区表面氧化层形成且覆盖于所述主结以及所述场限环的两端，以及形成于所述环区表面氧化层以及栅极氧化层上表面的多晶硅栅极、多晶硅栅极走线以及多晶硅场板。
2.根据权利要求1所述的终端结构，其特征在于，所述主结和场限环第一次驱入温度为1100-1150℃，第二次驱入温度为1150-1200℃。
3.根据权利要求1所述的终端结构，其特征在于，所述主结和场限环均采用分次驱入形成。
4.根据权利要求1所述的终端结构，其特征在于，所述主结补偿注入区超出所述主结一端的长度小于所述体区超出所述主结一端的长度。
5.根据权利要求1所述的终端结构，其特征在于，所述主结宽度为30-50um，场限环的宽度为8-12um。
6.一种功率器件终端结构的制备方法，其特征在于，包括：
在第一导电类型外延层表面形成环区表面氧化层；
在所述环区表面氧化层刻蚀形成主结注入窗口以及场限环注入窗口；
在所述外延层注入形成第二导电类型的主结以及场限环；
对所述主结以及所述场限环进行第一次驱入，使所述主结以及所述场限环向所述外延层内部扩散；
去除所述主结上方有源区的环区表面氧化层，做补偿注入的光刻，形成光刻胶；
在所述光刻胶以及所述环区表面氧化层的阻挡下，做主结补偿注入以及场限环补偿注入，分别形成主结补偿注入区以及场限环的偏移结；
去除所述光刻胶，对所述主结以及所述场限环进行第二次驱入，使得最终所述主结以及所述场限环的结深与传统技术形成的结深相等；
在所述主结注入窗口以及所述场限环注入窗口分别形成栅极氧化层和多晶硅栅极，在所述环区表面氧化层之上形成多晶硅场板；
所述主结区域在多晶硅的阻挡下，做器件体区的注入及驱入，使所述体区形成于所述主结补偿注入区之上。
7.根据权利要求6所述的制备方法，其特征在于，所述主结和所述场限环第一次驱入温度为1100-1150℃，第二次驱入温度为1150-1200℃。
8.根据权利要求6所述的制备方法，其特征在于，所述主结补偿注入区的注入剂量为8E14-1E15。
9.根据权利要求6所述的制备方法，其特征在于，所述主结补偿注入区一端超出所述主结，所述体区一端超出所述主结，所述主结补偿注入区超出所述主结一端的长度小于所述体区超出所述主结一端的长度。
10.根据权利要求6所述的制备方法，其特征在于，所述主结宽度为30-50um，场限环的宽度为8-12um。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810966199.1A CN109103248A (zh) | 2018-08-23 | 2018-08-23 | 一种功率器件终端结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810966199.1A CN109103248A (zh) | 2018-08-23 | 2018-08-23 | 一种功率器件终端结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109103248A true CN109103248A (zh) | 2018-12-28 |
Family
ID=64850896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810966199.1A Withdrawn CN109103248A (zh) | 2018-08-23 | 2018-08-23 | 一种功率器件终端结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109103248A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453955A (zh) * | 2023-06-20 | 2023-07-18 | 中国电子科技集团公司第五十八研究所 | 一种抗单粒子辐射vdmos器件终端的制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101483196A (zh) * | 2007-12-21 | 2009-07-15 | 塞米克朗电子有限及两合公司 | 带有凹槽状第二触点区域的功率半导体元件 |
| CN101969069A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN106098751A (zh) * | 2016-07-14 | 2016-11-09 | 电子科技大学 | 一种功率半导体器件终端结构 |
| CN106409884A (zh) * | 2016-11-07 | 2017-02-15 | 株洲中车时代电气股份有限公司 | 一种功率半导体器件终端结构 |
| US20170243962A1 (en) * | 2016-02-19 | 2017-08-24 | Fuji Electric Co., Ltd. | Rb-igbt |
| WO2018049640A1 (zh) * | 2016-09-17 | 2018-03-22 | 电子科技大学 | 一种具有体内场板的折叠型终端 |
-
2018
- 2018-08-23 CN CN201810966199.1A patent/CN109103248A/zh not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101483196A (zh) * | 2007-12-21 | 2009-07-15 | 塞米克朗电子有限及两合公司 | 带有凹槽状第二触点区域的功率半导体元件 |
| CN101969069A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| US20170243962A1 (en) * | 2016-02-19 | 2017-08-24 | Fuji Electric Co., Ltd. | Rb-igbt |
| CN106098751A (zh) * | 2016-07-14 | 2016-11-09 | 电子科技大学 | 一种功率半导体器件终端结构 |
| WO2018049640A1 (zh) * | 2016-09-17 | 2018-03-22 | 电子科技大学 | 一种具有体内场板的折叠型终端 |
| CN106409884A (zh) * | 2016-11-07 | 2017-02-15 | 株洲中车时代电气股份有限公司 | 一种功率半导体器件终端结构 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116453955A (zh) * | 2023-06-20 | 2023-07-18 | 中国电子科技集团公司第五十八研究所 | 一种抗单粒子辐射vdmos器件终端的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104183645B (zh) | 垂直沟道式结型SiC功率FET及其制造方法 | |
| US6730962B2 (en) | Method of manufacturing and structure of semiconductor device with field oxide structure | |
| TWI497710B (zh) | 具有超接面結構的半導體裝置及其製造方法 | |
| US6331467B1 (en) | Method of manufacturing a trench gate field effect semiconductor device | |
| JP2009515332A (ja) | 半導体デバイスの製造方法 | |
| CN109216276B (zh) | 一种mos管及其制造方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| CN106898651B (zh) | 一种选择性刻蚀的ldmos器件的制造方法 | |
| CN109300988A (zh) | 一种ldmos及其制造方法 | |
| EP2551910B1 (en) | Insulated gate semiconductor device with optimized breakdown voltage and manufacturing method thereof | |
| CN105977285A (zh) | 半导体器件及其制造方法 | |
| CN109103248A (zh) | 一种功率器件终端结构及其制备方法 | |
| CN115064446B (zh) | 超结半导体器件及其制备方法 | |
| JP2006140250A (ja) | 半導体装置及びその製造方法 | |
| CN105551944B (zh) | 功率晶体管的制造方法 | |
| CN209016063U (zh) | Igbt器件 | |
| JP2021044289A (ja) | 半導体装置およびその製造方法 | |
| JP4229033B2 (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| CN209843715U (zh) | 一种通过连接孔改善uis的功率器件 | |
| WO2023273320A1 (zh) | 齐纳二极管及其制作方法 | |
| CN111564486B (zh) | 具有横向电场夹断结构的功率半导体器件及其制造方法 | |
| CN109449204B (zh) | 晶闸管及其制备方法 | |
| CN105826196A (zh) | 沟槽型超结功率器件及其制作方法 | |
| CN115966591A (zh) | 超结mos器件及其制造方法 | |
| KR20160121354A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20181228 |