CN104183645B - 垂直沟道式结型SiC功率FET及其制造方法 - Google Patents

垂直沟道式结型SiC功率FET及其制造方法 Download PDF

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Abstract

本发明涉及垂直沟道式结型SiC功率FET及其制造方法。为了确保具有比基于硅的JFET低的杂质扩散率的基于SiC的JFET的性能，栅极深度被固定，同时精确地控制栅极区之间的距离，而不是通过对沟槽侧壁进行离子注入来形成栅极区。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。此外，由于工艺限制，栅极区被形成于源极区之内。在源极区与栅极区之间形成高度掺杂的PN结会导致各种问题，例如，不可避免的结电流增大。另外，对于终止结构的形成，能量显著高的离子注入已成为必要。在本发明中，提供了具有在源极区下方且与其分离的且在栅极区之间的浮置栅极区的垂直沟道式SiC功率JFET。

Description

垂直沟道式结型SiC功率FET及其制造方法
相关申请的交叉引用
在2013年5月27日提交的日本专利申请No.2013-110780的公开内容，包括说明书、附图及发明摘要，通过引用的方式全文并入本文。
技术领域
本申请涉及结型功率FET(或半导体器件)及其制造方法，例如，可应用于结型SiC功率FET及其制造方法。
背景技术
日本未经审核的专利申请公开(PCT申请的译文)No.2002-520816(专利文献1)或者与其对应的美国专利No.6,847,091(专利文献2)主要涉及平面式垂直功率MOSFET。关于平面式垂直功率MOSFET，它们示出了在漂移区内具有导电类型与漂移区的导电类型相反的处于分散形式的浮置区的器件结构。根据这些文献，这种功率MOSFET可应用于结型FET等。
日本专利申请公开No.2003-31591(专利文献3)或者与其对应的美国专利申请公开No.2002-167011(专利文献4)涉及垂直非平面式结型FET。这些文献公开了具有横向沟道且在漂移区内具有导电类型与漂移区的导电类型相反的源极电势区的垂直式结型FET。
WO2000/014809(专利文献5)或者与其对应的美国专利申请公开No.2005-6649(专利文献6)涉及垂直平面式结型FET。这些文献公开了具有在其横向沟道下方的浮置P型区的垂直平面式结型FET。
[专利文献1]日本未经审核的专利申请公开(PCT申请的译文)No.2002-520816
[专利文献2]美国专利No.6,847,091
[专利文献3]日本专利申请公开No.2003-31591
[专利文献4]美国专利申请公开No.2002-167011
[专利文献5]WO2000/014809
[专利文献6]美国专利申请公开No.2005-6649
发明内容
在具有与基于硅的JFET等相比显著要低的杂质扩散率的基于SiC的JFET(结型FET)中，栅极区一般通过在栅极形成区内形成沟槽并然后执行对沟槽侧壁的离子注入来形成。为了确保JFET的性能，有必要固定栅极深度，同时高精度地控制栅极区之间的距离。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。另外，由于工艺限制，栅极区被形成于源极区内，使得重掺杂的PN结形成于源极区与栅极区之间。这会会造成各种问题，例如，不可避免的结电流增大。此外，具有显著高的能量(大约2MeV)的离子注入对于终止结构的形成是必要的。
通过执行高能量的离子注入来形成栅极区的方法被看作是在不形成沟槽的情况下形成栅极区的方法之一。在这种情况下，在栅极区之间的距离能够只通过提供高精度的光刻术来控制，并且另外，源极区与栅极区之间的距离能够通过掩模布局来增加。但是，这种方法需要高能注入，使得它不能成为完整的技术解决方案。
以下将描述用于解决上述问题的手段等。其他问题及新特征根据下文的描述及附图将是显而易见的。
以下将简要地描述在本文所公开的实施例当中的典型实施例的概要。
本申请的实施例的概要在于具有在源极区下方且在栅极区之间的浮置栅极的垂直沟道式SiC功率JEFT。
以下将简要地描述可通过本文所公开的实施例当中的典型实施例获得的优点。
根据本申请的一个实施例，能够获得具有高纵横比的沟道区。
附图说明
图1是有源单元区的局部平面图，用于描述在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构的一个实例(源-岛型正交栅格布局单元结构)；
图2是与图1的A-A’截面对应的单位单元以及在单位单元周围的区域的示意性截面图；
图3是芯片的整体俯视图(包括上表面金属结构)，用于描述在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)内的整体芯片布局(源-岛型正交栅格布局单元结构)；
图4是与图3对应的芯片的整体俯视图(示出了被强调的接触部分，而去除了上表面金属结构)；
图5是与图3对应的芯片的整体俯视图(示出了被强调的杂质区，而去除了上表面金属结构)；
图6是与图3的B-C截面对应的器件截面图；
图7是与图6对应的在制造步骤(栅极区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图8是与图6对应的在制造步骤(浮置区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图9是与图6对应的在制造步骤(结终止区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图10是与图6对应的在制造步骤(源极区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图11是与图6对应的在制造步骤(层间绝缘膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图12是与图6对应的在制造步骤(表面金属膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图13是与图6对应的在制造步骤(最终钝化膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图14是与图6对应的在制造步骤(背表面金属膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例；
图15是与图2对应的单位单元及其附近区域的示意性截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例1(深浮置栅极型源-岛系统单元结构)；
图16是与图2对应的单位单元及其附近区域的示意性截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例2(梯形浮置栅极型源-岛系统单元结构)；
图17是与图2对应的单位单元及其附近区域的示意性截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例3(倒T形浮置栅极型源-岛系统单元结构)；
图18是与图2对应的单位单元及其附近区域的示意性截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例4(两阶段外延倒T形浮置栅极型源-岛系统单元结构)；
图19是与图3对应的芯片的整体俯视图(包括上表面金属结构)，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例1(条带型源-岛系统单元结构)；
图20是与图19对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)；
图21是与图19对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)；
图22是与图4对应的芯片的整体俯视图(包括上表面金属结构)，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例2(斜栅格型源-岛系统单元结构)；
图23是与图22对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)；
图24是与图22对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)；
图25是与图3对应的芯片的整体俯视图(包括上表面金属结构)，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例3(方形栅格型栅-岛系统单元结构)；
图26是与图25对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)；
图27是与图25对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)；
图28是与图25的B-C截面对应的器件截面图；
图29是与图3对应的芯片的整体俯视图(包括上表面金属结构)，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例4(条带型栅-岛系统单元结构)；
图30是与图29对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)；
图31是与图29对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)；
图32是与图3对应的芯片的整体俯视图(包括上表面金属结构)，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例5(变形斜栅格型栅-岛系统单元结构)；
图33是与图32对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)；
图34是与图32对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)；
图35是与图2的单位单元对应的部分的局部示意性截面图，用于描述根据本申请的一个实施例的垂直沟道式结型SiC功率FET的概要；以及
图36是示出根据本申请的一个实施例的垂直沟道式结型SiC功率FET的使用状态的一个实例的常关复合型晶体管的电路图。
具体实施方式
[实施例的概要]
首先，将描述本文所公开的典型实施例的概要。
1.一种垂直沟道式结型SiC功率FET，包括：
(a)具有第一主表面和第二主表面的SiC半导体基板；
(b)从表面到内部地设置于SiC半导体基板的第一主表面的那一侧的且具有第一导电类型的漂移区；
(c)设置于SiC半导体基板的第二主表面的那一侧上的表面区域内的、比漂移区掺杂更重的且具有第一导电类型的漏极区；
(d)从漂移区的表面延伸到其内部的有源单元区；以及
(e)设置于有源单元区内的多个单位单元区域。
在该FET中，每个单位单元区域都包括：
(e1)设置于漂移区的表面区域内的、比漂移区掺杂更重的且具有第一导电类型的源极区；
(e2)设置于漂移区内从而在源极区下方并与其相邻的且具有第二导电类型(即，与第一导电类型相反的导电类型)的浮置区；以及
(e3)设置于漂移区的表面区域内从而至少从源极区和浮置区的两侧将它们夹于其间的且具有第二导电类型的栅极区。
2.在以上于1中所描述的垂直沟道式结型SiC功率FET中，器件结构属于平面类型。
3.在以上于1或2中所描述的垂直沟道式结型SiC功率FET中，操作模式为常开型。
4.在以上于1至3中的任一项所描述的垂直沟道式结型SiC功率FET中，浮置区通过离子注入来形成。
5.在以上于1至4中的任一项所描述的垂直沟道式结型SiC功率FET中，栅极区通过离子注入来形成。
6.在以上于1至5中的任一项所描述的垂直沟道式结型SiC功率FET中，浮置区在平面图中位于源极区的宽度之内。
7.在以上于1至6中的任一项所描述的垂直沟道式结型SiC功率FET中，栅极区在平面图中按照条带形式来排布。
8.在7中所描述的垂直沟道式结型SiC功率FET中，栅极区在平面图中彼此链接于有源单元区的端部。
9.在以上于1至6中的任一项所描述的垂直沟道式结型SiC功率FET中，栅极区在平面图中按照网格形式来排布。
10.在以上于4内所描述的垂直沟道式结型SiC功率FET中，浮置区通过多阶段离子注入来形成。
11.在以上于1至10中的任一项所描述的垂直沟道式结型SiC功率FET中，浮置区沿其深度方向至少从栅极区之间的区域延伸至栅极区的下端部。
12.一种制造垂直沟道式结型SiC功率FET的方法，具有以下步骤：
(a)提供SiC半导体晶片，该SiC半导体晶片具有第一主表面和第二主表面，在第一主表面的那一侧上从SiC半导体晶片的表面延伸到内部的且具有第一导电类型的漂移区，以及设置于第二主表面的那一侧上的表面区域内的、比漂移区掺杂更重的且具有第一导电类型的漏极区；并且
(b)将具有多个单位单元区域的有源单元区从漂移区的表面引入其内部。引入有源单元区的步骤对每个单位单元区域都执行，并且包括以下子步骤：
(b1)在漂移区的表面区域内引入比漂移区掺杂更重的且具有第一导电类型的源极区；
(b2)在漂移区内引入具有第二导电类型的浮置区，从而使其处于源极区下方并与源极区相邻，所述第二导电类型是与第一导电类型相反的导电类型；以及
(b3)在漂移区的表面区域内引入具有第二导电类型的栅极区，从而以栅极区至少从源极区和浮置区的两侧将源极区和浮置区夹于其间。
13.在以上于12中所描述的制造垂直沟道式结型SiC功率FET的方法中，浮置区通过离子注入来引入。
14.在以上于13中所描述的制造垂直沟道式结型SiC功率FET的方法中，浮置区通过多阶段离子注入来引入。
15.在以上于12至14中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，栅极区通过离子注入来引入。
16.在以上于12至15中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，器件结构属于平面类型。
17.在以上于12至16中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，子步骤(b2)在子步骤(b3)之后执行。
18.在以上于12至17中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，子步骤(b2)在子步骤(b1)之前执行。
19.在以上于12至18中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，浮置区在平面图中位于源极区的宽度之内。
20.在以上于12至19中的任一项内所描述的制造垂直沟道式结型SiC功率FET的方法中，浮置区沿深度方向至少从栅极区之间的区域延伸至栅极区的下端部。
[关于本申请中的描述方式、基本术语及用法的解释]
1.在本申请中，在实施例中的描述若出于便利需要可以在划分成多个部分之后进行。这些部分不是彼此独立的，而是它们可以各自作为单个实例的一部分或者它们之一可以作为另一实例的或者另一实例的一部分或整体的变形例的局部细节，除非另有规定。原则上，与前面已描述的部分类似的部分的描述不再重复。而且，在引用实施例中的组成构件时，除非另有规定，理论上限定于所述数量，或者根据上下文显而易见它们为必不可少的，否则它们并不是必要的。
此外，本文所使用的术语“半导体芯片”、“半导体器件”或“半导体集成电路器件”主要意指简单的晶体管(有源元件)或者通过将作为主构件的此类简单器件与电阻器、电容器、二极管等一起集成于半导体芯片(半导体芯片的材料的实例包括单晶SiC基板和单晶硅基板以及它们的复合基板，并且在本申请中，4H—SiC是SiC的主要晶型，但是不必说，另外的晶型同样是可以使用的)等之上而获得的器件。
在本申请中，术语“电子电路器件”意指半导体芯片、半导体器件、半导体集成电路器件、电阻器、电容器、二极管等，以及它们的互连系统。
晶体管的典型实例包括结型FET(结型场效应晶体管)。
近来，功率型电子电路器件、半导体器件或半导体集成电路器件的源极和栅极的每个金属电极通常都倾向于由作为例如基于铝的(或基于难熔金属的，例如，基于钨的)布线层M1的单个层或者由基于铝的(或者基于难熔金属的，例如，基于钨的)布线层M1和M2制成的两个层构成。对于这样的布线层，有时使用基于铜的布线层。术语“功率型器件”通常指的是能够处理数瓦特或更大的电力的器件。
2.类似地，即使在实施例等的描述中使用与材料、成分等关联的“X由A组成”等这样的术语时，除非另有规定或者根据上下文显而易见它排除这样的材料、成分等，否则不排除含有除A以外的元素作为其主要组成成分之一的材料、成分等。例如，关于构件，该术语意指“X含有作为主要构件的A”等。不必说，即使术语“硅部件”、“SiC(碳化硅)部件”等并不限定于纯的硅或SiC，而是包括含有硅或SiC作为主要成分的多元素半导体以及另外含有别的添加剂等的部件。类似地，不必说，术语“氧化硅膜”、“基于氧化硅的绝缘膜”等不仅意指相对较纯的未掺杂的二氧化硅，而且还意指具有氧化硅作为其主要成分的绝缘膜。例如，诸如基于TEOS的氧化硅、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)之类的以杂质掺杂的基于氧化硅的绝缘膜同样是氧化硅膜。氧化硅膜或基于氧化硅的绝缘膜的附加实例包括热氧化物膜、CVD(化学气相沉积)氧化物膜，以及通过涂布法(method of application)获得的膜，例如，SOG(旋涂玻璃)和纳米聚类硅石(NSC)。此外，诸如FSG(氟硅酸盐玻璃)、SiOC(碳氧化硅)、掺碳氧化硅和OSG(有机硅酸盐玻璃)之类的低k值绝缘膜同样是氧化硅膜或基于氧化硅的绝缘膜。而且，通过将空隙引入以上所提及的同一部件之内而获得的基于二氧化硅的低k值绝缘膜(多孔绝缘膜，其中术语“多空”包含分子级多孔)是氧化硅膜或基于氧化硅的绝缘膜。
对于基于硅的绝缘膜，不仅是基于氧化硅的绝缘膜，还有基于氮化硅的绝缘膜也常用于半导体领域中。属于此类膜的材料的实例包括SiN、SiCN、SiNH和SiCNH。本文所使用的术语“氮化硅”意指SiN和SiNH两者，除非另有特别说明。类似地，术语“SiCN”意指SiCN和SiCNH两者，除非另有特别说明。
3.以下将示出形状、位置、属性等的优选实例，但是，不必说，形状、位置、属性等并不严格限定于这些优选实例，除非另有特别说明或者根据上下文显而易见它们是受到严格限定的。
4.形状、位置、属性等的优选实例以下将示出，但是，不必说，形状、位置、属性等并不严格限定于这些优选实例除非另有特别说明或者根据上下文显而易见它们是受到严格限定的。因此，例如，术语“方形的”包含“基本上为方形的”；术语“正交的”包含“基本上为正交的”，而术语“与…一致”包含“与…基本上一致”。这同样适用于术语“平行”和“直角”。例如，距完全平行位置偏离大约10度的位置属于术语“平行”。
术语“总体区域”、“整体区域”、“整个区域”等包含“基本上总体区域”、“基本上整体区域”、“基本上整个区域”等。例如，术语“总体区域”、“整体区域”或“整个区域”包含区域中占其面积的80％或更大的部分。这同样适用于“整体圆周”、“整体长度”等。
此外，关于部件等的形状，术语“矩形的”包含“基本上矩形的”。例如，当部件具有矩形部分和非矩形部分并且非矩形部分的面积小于整体面积的大约20％时，该部件被认为是矩形的。这同样适用于术语“圆形”等。在这种情况下，当圆形体被分割时，将该分割的组成部分插入其内或从其中突出的部分是圆形体的一部分。
关于术语“周期性的”，术语“周期性的”包含“基本上周期性的”。当在分量当中的周期差异小于大约20％时，这些分量被认为是“周期性的”。此外，当小于大约20％的待分析分量在上述范围之外时，这些分量被认为在整体上是“周期性的”。
在本部分中的定义是一般性定义。当对下面的个体描述应用不同的定义时，在个体描述中使用的定义具有优先级。关于在个体描述中未指定的部分，在本部分中的定义或规范是有效的，除非另有明确否认。
5.术语“晶片”通常地意指半导体集成电路器件(与半导体器件或电子器件相同)形成于其上的单晶碳化硅晶片、单晶硅晶片等。不必说，它同样包含绝缘基板与半导体层等的复合晶片，例如，外延晶片或LCD(液晶显示器)玻璃基板。
6.在本申请中，将主要对结型FET中具有含有在表面一侧的源极电极以及在背表面一侧的漏极电极的基本结构的垂直式结型(垂直结型)FET进行描述。作为结型FET的另一实例，能够给出在表面一侧具有源极电极和漏极电极两者的横向式结型(横向结型)FET。
垂直式结型FET被划分成具有沿横向方向的主沟道的横向沟道型以及具有沿垂直方向的主沟道的垂直沟道型。在本申请中，将主要描述垂直沟道式结型FET。
将用作为示例的(0001)面或其等同面对晶面(例如，SiC晶片的主表面)进行具体描述，其中器件将要形成在该晶面上。相对上述晶面偏斜10度以内的角度的面同样包含于与其等同的面之内。不必说，若有必要，器件可以形成于另一晶面上。
[实施例的细节]
以下将更具体地描述实施例。在所有附图中，同样的或相似的部件将以同样的或相似的附图标记或编号来标识，并且原则上将会省略重复的描述。
在附图中，当影线使得附图变得繁琐和复杂时，或者当部件能够清楚地与空白空间区别开的时候，有时会省略影线等，甚至是在截面中。与此相关的，甚至是二维封闭的孔也可以将其背景轮廓省略，只要根据描述或其它而明显知道该孔是二维封闭的。另一方面，即使除截面外的部分也可以画上影线，以清楚地示出影线部分不是未用空间。
关于可替换的命名，当二者之一称为“第一”者，而另一个称为“第二”者时，它们有时按照这种典型的实施例来命名，但不必说，它们的命名并不限定于这种选择。
1.根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)的单位单元结构(源-岛正交栅格布局单元结构)的实例(主要基于图1和图2)
这部分描述了将在部分2中描述的基本实例的概要，同时提到了清楚地示出了该实例的特性的单位单元区和有源单元区的示意性切出(cutaway)部分。
图1是用于描述在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构的一个实例(源-岛型正交栅格布局单元结构)的有源单元区的局部平面图。图2是与图1的A-A’截面对应的单位单元以及在单位单元周围的区域的示意性截面图。在根据本申请的一个实施例的垂直沟道式结型SiC功率FET中的单位单元结构(源-岛型正交栅格布局单元结构)的一个实例将基于这些示图来描述。
首先，将描述已经从其中省略了诸如在表面和背表面上的电极和绝缘膜之类的表面结构的示意性器件结构。在图1中示出了与垂直沟道式结型SiC功率FET的半导体芯片2的有源单元区9的内部局部切出部分R1对应的示意性俯视图。在本实例中，如图1所示，在有源单元区9内的半导体基板2(例如，SiC基板)在其表面1a上具有成矩阵栅格形式的多个单位单元区10。这种矩阵栅格的取向对应于例如芯片在晶片上的晶格形布局的取向以及彼此相邻的每个芯片的边方向。
每个单位单元区域10包含在其外围的P型栅极区4(正常栅极区)、形成于栅极区之内的N+型源极区6、形成于源极区之内的P型浮置区5(浮置栅极区)等。P型栅极区4和N+型源极区6通过N-型漂移区3(例如，N-型SiC外延层1e)而彼此分隔开。在该布局中，P型栅极区4在平面图中完全为网格形式。
然后，在图2中示出了图1的A-A’截面。如图2所示，半导体基板2在其背表面1b(第二主表面)一侧的表面区域内具有均匀厚度的N+型漏极区7。另一方面，半导体基板2在其表面1a(第一主表面)一侧具有从表面到内部的具有基本上均匀的厚度的N-型漂移区3(例如，N-型SiC外延层1e)。N+型漏极区7具有比N-型漂移区3的杂质浓度更大的杂质浓度。这些区域每个都具有N型导电类型(例如，第一导电类型)，使得它们具有相同的导电类型。
N-型漂移区3(漂移区)在其表面区域内具有浓度比N-型漂移区3的浓度大的N+型源极区6(源极区)。N-型漂移区3在其内具有位于N+型源极区6下方且在其附近的P型浮置区5(浮置区或浮置栅极区)。浮置区5具有与N-型漂移区3的导电类型相反的导电类型(第二导电类型)。
P型栅极区4被从N-型漂移区3的表面到其内部设置，从而至少从浮置区5和源极区6的两侧夹着浮置区5和源极区6。该栅极区可以是单个区域(例如，在本例中为网格形式的单个区域)或者多个区域的组合。
因而，有源单元区9被从漂移区3的表面到其内部设置，并且有源单元区9在其内具有多个单位单元区10。这种器件在结构上属于所谓的平面式结构。关于操作模式，它是所谓的常开型。不必说，器件的操作模式可以是所谓的常关型。
在本例中，N+型源极区6、P型浮置区5、P型栅极区4等通过离子注入来形成。在本例中，例如，P型浮置区5通过多阶段离子注入来形成。
从图2中可明显看出，在本例中，浮置区5在平面图中位于源极区6的宽度WS之内。源极区6的宽度WS(例如，大约3微米)和浮置区5的宽度WG(例如，大约1微米)能够作为优选示例而给出。
类似地，浮置区5沿深度方向至少从栅极区4之间的区域延伸到栅极区4的下端部4b。
如图2所示，在沟道部分23(基本上限定了电流的流动的部分)内的电流通路主要沿着垂直方向，使得这种器件结构属于垂直沟道式结型FET。
除了主栅极区4之外，还设置了作为浮置区的P型浮置区5(辅助栅极区)。它实现了栅极层的浅结，并因而具有使高能量下的离子注入变为非必要的优点。
此外，作为浮置区而设置的辅助栅极区5具有使引线布线变为非必要的优点。
类似地，栅极层的浅结具有使高能量下的在结终止区内的离子注入变为非必要的优点。
主栅极区4的间隔能够被设定为相对较宽的，使得这样的结构具有能够使与源极区6的距离变得相对较宽的优点。
由于在这样的结构中，主栅极区4在其上没有区域，因而金属栅极布线能够铺设于主栅极区4的正上方。这样的布局对于降低栅极电阻是有效的。
而且，这种器件是垂直沟道型器件，使得击穿电压的增大能够容易地通过增加沟道区的纵横比来实现。另一方面，横向沟道型器件的击穿电压的增大是困难的，因为沟道区的纵横比的增大会导致器件尺寸的成比例增大。
该器件在本例中按照常开模式来操作，使得它具有优良的开关特性以及相对容易制造的优点。作为选择，该器件在调整了每个区域的浓度等之后能够按照常关模式来操作。
此外，具有平面结构的器件结构具有制造简便的优点。
通过离子注入形成的辅助栅极区5能够省去额外的蚀刻或外延工艺，因为离子注入使微细处理变得容易。该辅助栅极区5通过多阶段离子注入来形成，该多阶段离子注入能够增大沟道区的纵横比并由此增大器件的击穿电压。
类似地，通过离子注入形成的主栅极区4能够省去额外的蚀刻或外延工艺，因为离子注入使微细处理变得容易。
辅助栅极区5在平面图中位于源极区6的宽度之内。这使器件的缩小化变得容易。
辅助栅极区5沿其深度方向从主栅极区4之间的区域延伸到其下端部(或附近)，从而能够确保足够大的沟道长度。
2.关于在根据本申请的实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的芯片的总体布局(源-岛型正交栅格布局单元结构)的描述(主要基于图3至图6)
在本部分中，将描述与以上在部分1中描述的单位单元区10(图1、图2)的结构对应的器件的总体结构。在下面的实例中，原则上将只描述在部分1中未描述过的部分。
图3是用于描述在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)内的整体芯片布局(源-岛型正交栅格布局单元结构)的芯片的整体俯视图(包括上表面金属结构)。图4是与图3对应的芯片的整体俯视图(示出了被强调的接触部分，而去除了上表面金属结构)。图5是与图3对应的芯片的整体俯视图(示出了被强调的杂质区，而去除了上表面金属结构)。图6是与图3的B-C截面对应的器件截面图。以下将基于这些示图描述根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)的芯片的总体布局(源-岛型正交栅格布局单元结构)等。
在图3至5中示出了芯片2的表面1a的总体布局。如图3至5所示，芯片2在其外围具有N-型漂移区3，即，N-型SiC外延层1e，而漂移区在其内部具有环形P型结终止区8，即，结终止扩展区。
P型结终止区8在其内具有P型栅极区4(正常栅极区)的外围部分，并且该栅极区在其外围部分具有栅极接触部分12以及使它们彼此链接的金属栅极布线16(金属栅极电极)。P型栅极区4在其外围部分内(例如，在有源单元区9内)还具有成矩阵栅格形式排布的单位单元区10。
有源单元区9的基本上整体的区域都覆盖有金属源极电极15，并且该金属源极电极15与每个单位单元区域10的源极接触部分11电耦接。金属源极电极15在其内部区域内具有例如源极焊盘开口14(最终钝化膜的开口部分)。
然后，在图6中示出了图3至图5的B-C截面。从图6中可明显看出，半导体基板2在半导体基板2的背表面1b(第二主表面)一侧的表面区域内具有N+型漏极区7，该N+型漏极区7具有例如均匀的厚度。半导体基板2在其背表面1b上具有背表面金属电极膜19(金属漏极电极膜)。
另一方面，在本例中，半导体基板2在表面1a(第一主表面)一侧具有从其表面到内部的N-型漂移区3(例如，N-型SiC外延层1e)，该N-型漂移区3具有基本上均匀的厚度。
N-型漂移区3(漂移区)在其表面区域内具有比N-型漂移区3掺杂更重的N+型源极区6(源极区)。N-型漂移区3在其内具有P型浮置区5(浮置区或浮置栅极区)，从而处于该N+型源极区之下且同时与其相邻。
N-型漂移区3具有从其表面到内部的P型栅极区4，从而以P型栅极区4至少从浮置区5和源极区6的两侧夹着浮置区5和源极区6。此外，P型栅极区4在其外部具有P型结终止区8。
半导体基板2在其表面1a上具有例如层间绝缘膜17，例如，氧化硅膜。该层间绝缘膜17在其上具有金属源极电极15，并且经由源极接触部分11与N+型源极区6电耦接。层间绝缘膜17在其上具有金属栅极布线16(金属栅极电极)，并且经由栅极接触部分12与P型栅极区4(正常栅极区)电耦接。层间绝缘膜17、金属源极电极15、金属栅极布线16等除了它们的一部分之外都覆盖着最终钝化膜18。
如上所述，在源-岛型布局(本实例以及部分5的子部分(1)和(2)的实例)中，源极区6和辅助栅极区5(P型浮置区)两者均为岛的形式，这提供了使主栅极区4(P型栅极区)的布局自由度变大的优点。如果辅助栅极区5不是浮置区，则它难以引出电极，但是在上述实例中，栅极区是浮置区，使得不会出现该问题。在平面图中，辅助栅极区5位于源极区6内(包含于其内)，使得此类结构的面积有效性是明显高的。
3.关于与在根据本申请的实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的芯片总体布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例的描述(主要基于图7至14)
在本部分中，将描述与在部分2中描述的器件结构对应的制造工艺的一个实例。但是，它是简单的实例，并且不必说，它能够以各种方式来修改。
以下将针对作为示例的具有大约1000V的源-漏击穿电压的器件进行具体的描述。但是，不必说，击穿电压并不限定于此。
图7是与图6对应的在制造步骤(栅极区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图8是与图6对应的在制造步骤(浮置区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图9是与图6对应的在制造步骤(结终止区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图10是与图6对应的在制造步骤(源极区引入步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图11是与图6对应的在制造步骤(层间绝缘膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图12是与图6对应的在制造步骤(表面金属膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图13是与图6对应的在制造步骤(最终钝化膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。图14是与图6对应的在制造步骤(背表面金属膜形成与处理步骤)期间的器件截面图，用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。以下将基于这些示图来描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局(源-岛型正交栅格布局单元基本结构)对应的制造工艺的一个实例。
首先，如图7所示，例如，提供N型SiC半导体晶片(具有，例如，大约20Ωcm的电阻率)。该SiC晶片1(例如，4H多型)具有的直径(它可以具有或的直径，或者另外的直径)，并且主表面的晶面是例如(0001)或其等同物。晶片具有例如大约350微米的厚度(该厚度根据需要属于大约100～900微米的范围之内)。具有主取向平面和子取向平面(这些取向平面彼此垂直)的晶片被使用。关于晶体取向，例如，主取向平面具有[1-100]方向，并且与子取向平面相反的方向为例如[11-20]方向。虽然并非总是必要的，但是在本例中，每个芯片(矩形)的每个边基本上平行于任一取向平面。
主表面1a的晶面不仅是例如(0001)面本身或者与其本身等同的平面，但不必说，它同样可以是在晶面的性质方面与它们类似的(0001)面或者从其等同平面朝预定方向倾斜不大于10度的平面。倾斜方向为例如[1，1，-2，0]方向。
该多型并不限定于4H，并且根据需要，它可以是6H或另一种多型。此外，晶面可以是除(0001)面或其等同平面外的平面。
然后，如图7所示，具有例如大约10微米的厚度(在击穿电压为大约1000V的情况下)的N-型SiC外延层1e(例如，大约1×1016/cm3的杂质浓度)形成于N+型SiC半导体晶片1s的表面1a一侧，所述厚度根据击穿电压而改变。
然后，从晶片1的表面1a一侧执行离子注入，以在其内引入具有例如大约1微米的深度的P型栅极区4(正常栅极区)。该离子注入能够被分成两个部分。第一部分的过程被执行以获得具有垂直的侧表面的结，并且优选的实例包括在下列条件下的离子注入：铝作为离子源，垂直的注入角，五个阶段的注入，以及每个阶段的注入剂量在大约1×1013～5×1014/cm2的范围内。这意味着注入在多个阶段内执行，同时在大约100～700KeV的注入能量范围内改变注入能量，从而分别达到不同的注入深度。注入温度(在离子注入时的晶片温度)是常温，除非另有规定。这样的多阶段注入对于获得具有垂直侧壁的P型栅极区4是有效的，并且对于形成具有高纵横比的沟道区是有效的。
类似地，第二部分的过程被执行用于降低接触电阻。该过程的优选实例包括在下列条件下的离子注入：铝作为离子源，垂直的注入角，两个阶段的注入，以及每个阶段的离子剂量在大约1×1015/cm2的范围之内(在例如大约500°C的注入温度下)。这意味着注入在多个阶段内执行，同时在大约20～100KeV的注入能量范围内改变注入能量，从而分别达到不同的注入深度。在离子注入之后的热处理可以在每个阶段之后执行，但是在以下所示的实例中，该热处理在这些阶段完成之后执行一次。
然后，如图8所示，从晶片1的表面1a一侧执行离子注入以在其内引入具有例如大约1微米的深度的P型浮置区5(浮置栅极区)。该离子注入过程的优选实例包括在下列条件下的离子注入过程：铝作为离子源，垂直的注入角，两个阶段的注入，以及每个阶段的离子剂量在大约1×1012～3×1013/cm2的范围之内。这意味着注入在多个阶段内执行，同时在大约400～700KeV的注入能量范围内改变注入能量，使得分别达到不同的注入深度。在离子注入之后的热处理可以在每个阶段之后执行，但是在此处所示的实例中，该热处理在这些阶段完成之后执行一次。离子注入可以在单个阶段内执行，但是从在控制之下形成垂直的侧表面的观点来看，多阶段离子注入是有利的。
然后，如图9所示，从晶片1的表面1a一侧执行离子注入，以在其内引入具有例如大约1微米(优选为例如大约0.3～1.0微米)的深度的P型结终止区8。离子剂量被设定，使得在最大反向偏压时实现完全耗尽。该离子注入过程的优选实例包括在下列条件下的离子注入过程：铝作为离子源，垂直的注入角，八个阶段的注入，以及每个阶段的离子剂量在大约1×1011～5×1012/cm2的范围之内。这意味着注入在多个阶段内执行，同时在大约100～700KeV的注入能量范围内改变注入能量，使得分别达到不同的注入深度。在离子注入之后的热处理可以在每个阶段之后执行，但是在以下所示的实例中，该热处理在这些阶段完成之后执行一次。
然后，如图10所示，离子注入从例如晶片1的表面1a一侧执行，以在其内引入例如相对较浅的N+型源极区6。该离子注入过程的优选实例包括在下列条件下的离子注入：氮气作为离子源，垂直的注入角，三个阶段的注入，以及每个阶段的剂量在大约1×1015～2×1015/cm2的范围内。这意味着注入在多个阶段内执行，同时在大约50～200KeV的注入能量范围内改变注入能量，使得分别达到不同的注入深度。当剂量为大约1×1015～2×1015/cm2时，注入温度(在离子注入期间的晶片温度)被优选地设定于例如大约700°C(在300～800°C的范围内)。然后，在惰性气体气氛中(例如，在大约1700°C)执行激活热处理达例如大约1分钟。
然后，如图11所示，具有例如大约500nm的厚度的氧化硅绝缘膜(例如，TEOS-SiO2膜)通过例如CVD(化学气相沉积)形成于晶片1的表面1a上，作为层间绝缘膜17。然后，例如，执行通常的光刻以处理层间绝缘膜17，形成源极接触开口21、栅极接触开口22等。
然后，如图12所示，在例如源极接触开口21和栅极接触开口22内形成诸如硅化镍膜之类的硅化物膜(连同在背表面1b上的硅化物膜的一起形成)，以降低接触电阻。这种硅化退火的优选实例包括在下列条件下的退火：在氩气气氛中，温度为大约1000°C，持续大约1或2分钟。然后，如图12所示，通过溅射膜形成来形成表面金属膜20。表面金属膜20的优选实例包括由从底部起依次为钛膜(例如，大约50nm厚)、氮化钛膜(例如，大约50nm厚)和基于铝的金属膜(大约500nm厚的具有铝作为主要成分的金属膜)组成的膜。
然后，如图13所示，诸如聚酰亚胺膜(例如，光敏性聚酰亚胺膜)之类的最终钝化膜18通过例如涂布法来形成，并且然后，所产生的膜通过例如通常的光刻来处理，以形成源极焊盘开口14等。
然后，如图14所示，背表面金属漏极电极19(例如，来自靠近背表面的一侧的钛、镍、金等)通过例如溅射膜形成来形成于例如晶片1的背表面1b的基本上整个表面上。然后，执行划片等以将晶片分离成个体芯片2。
4.关于在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)的单位单元结构(源-岛型单元结构)中的变形例1至4的描述(主要基于图15至18)
这部分描述在与部分1的图2对应的沟道区周围的结构(P型浮置区5的结构及其周围)的各种变形例。在本部分中，原则上将只描述上文(主要是与图2相关的部分)没有描述过的部分。
下面的描述将特别地主要在假设器件具有源-岛结构(图3至图6)的情况下进行。不必说，在部分1中的图2的实例以及在本部分中的每个实例都能够基本上原样应用于每个栅-岛结构(部分5)。它们同样能够基本上如原样应用于源-岛结构的其他实例(部分5的子部分(1)和(2))。
图15是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例1(深浮置栅极型源-岛系统单元结构)的与图2对应的单位单元及其附近区域的示意性截面图。图16是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例2(梯形浮置栅极型源-岛系统单元结构)的与图2对应的单位单元及其附近区域的示意性截面图。图17是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例3(倒T形浮置栅极型源-岛系统单元结构)的与图2对应的单位单元及其附近区域的示意性截面图。图18是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的单位单元结构(源-岛型单元结构)相关的变形例4(两阶段外延倒T形浮置栅极型源-岛系统单元结构)的与图2对应的单位单元及其附近区域的示意性截面图。将基于这些示图来描述在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)的单位单元结构(源-岛单元型结构)中的变形例1至4。
(1)深浮置栅极型源-岛系统单元结构(主要基于图15)
本例的附加特性是，如图15所示，P型浮置区5(浮置栅极区)的下端部延伸到P型栅极区4(正常栅极区)的下端部4b之下。即使由于工艺变化而看起来在P型浮置区5(浮置栅极区)的下端部与P型栅极区4(正常栅极区)的下端部4b之间存在高度差，但是也能够确保充分有效的沟道长度。另一方面，图2的实例具有P型浮置区5的离子注入步骤能够在相对较低的能量下容易地执行的优点。
(2)梯形浮置栅极型源-岛系统单元结构(主要基于图16)
本例的附加特性是，如图16所示，P型浮置区5(浮置栅极区)的下端部的宽度比上端部的宽度宽，并且该浮置区具有梯形截面。这样的形状使得有可能获得与横向沟道类型的效果类似的效果。该P型浮置区5的离子注入步骤变得更复杂一些。具体来说，该梯形浮置区通过例如执行多阶段离子注入来获得，然而在低级阶段将离子注入掩模的开口的宽度设定得更宽，或者使用同样宽度的掩模并且在高级阶段以垂直的注入角来注入而在低级阶段以倾斜的角度来注入。
(3)倒T形浮置栅极型源-岛系统单元结构(主要基于图17)：
在本例中，如图17所示，图15的P型浮置区5(浮置栅极区)被划分成两个部分，即，上P型浮置区5t和下P型浮置区5b。换言之，图15的P型浮置区5(在图17中的上P型浮置区5t)在其下端部具有下P型浮置区5b。当采用这样的结构时，沟道部分在其下端部具有横向沟道，从而能够获得作为次要优点的与横向沟道的优点类似的优点。另一方面，本例具有对于下P型浮置区5b的形成需要高能量下的离子注入的缺点。
(4)两阶段外延倒T形浮置栅极型源-岛系统单元结构(主要基于图18)
为了避免图17所示的实例的缺点，如图18所示，本例这样来形成：形成N-型SiC下外延层1ef，通过离子注入等在N-型SiC下外延层1ef内引入下P型浮置区5b，形成N-型SiC上外延层1es，并然后按照与图15的实例的方式类似的方式形成上P型浮置区5t(图15的P型浮置区)。
通过形成上文所述的浮置区，能够在无需在相对较高的能量下的离子注入的情况下获得与图17的结构类似的结构。另一方面，该外延工艺具有以两个阶段来执行的优点。
5.关于在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)的芯片的总体布局中的变形例1和2(源-岛型单元结构)以及变形例3至5(栅-岛型单元结构)的描述(主要基于图19至34)
本部分主要以在部分2中参照图3至6描述的平面布局(有源单元区9及其周围区域的布局)来描述变形例。原则上以下将只描述上文未描述过的点。
类似于图3至6的实例，子部分(1)和(2)的实例属于源-岛型单元结构，而子部分(3)、(4)和(5)的实例属于栅-岛型单元结构。源-岛型单元结构具有以下优点：即使在单层金属结构中，它也使宽源极电极在中心处的布局变得容易。另一方面，栅-岛型单元结构具有栅极的引出和源极的引出能够按照基本上对称的形式来进行的优点。
在子部分(1)和(2)中的B-C截面从根本上类似于图6所描述的截面，而在子部分(3)至(5)中的B-C截面从根本上类似于图28所描述的截面。在每个实例中，原则上会省略重复的描述。
图19是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例1(条带型源-岛系统单元结构)的与图3对应的芯片的整体俯视图(包括上表面金属结构)。图20是与图19对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)。图21是与图19对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)。图22是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例2(斜栅格型源-岛系统单元结构)的与图4对应的芯片的整体俯视图(包括上表面金属结构)。图23是与图22对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)。图24是与图22对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)。图25是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例3(方形栅格型栅-岛系统单元结构)的与图3对应的芯片的整体俯视图(包括上表面金属结构)。图26是与图25对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)。图27是与图25对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)。图28是与图25的B-C截面对应的器件截面图。图29是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例4(条带型栅-岛系统单元结构)的与图3对应的芯片的整体俯视图(包括上表面金属结构)。图30是与图29对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)。图31是与图29对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)。图32是用于描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例5(变形斜栅格型栅-岛系统单元结构)的与图3对应的芯片的整体俯视图(包括上表面金属结构)。图33是与图32对应的芯片的整体俯视图(具有被强调的接触部分，而去除了上表面金属结构)。图34是与图32对应的芯片的整体俯视图(具有被强调的杂质区，而去除了上表面金属结构)。以下将基于这些示图来描述与在根据本申请的一个实施例的垂直沟道式结型SiC功率FET(垂直平面式结构)中的整体芯片布局相关的变形例1和2(源-岛型单元结构)以及变形例3至5(栅-岛型单元结构)。
(1)条带型(变形例1)源-岛系统单元布局(主要基于图19至图21)
从图19至图21中可明显看出，本例基本上类似于图3至图6的实例并且本例特征在于单位单元区10纵向穿过有源单元区9。因此，在本例中，P型栅极区4(正常栅极区)按照基本上呈条带的形式排布于有源单元区9内，并且它们彼此链接于有源单元区9的端部。因此，栅极的引出线能够由设置于有源单元区9周围的金属栅极布线16组成。因此，金属源极电极15能够较宽地铺设于中心部分。
(2)斜栅格型(变形例2)源-岛系统单位单元布局(主要基于图22至图24)
从图22至图25中可明显看出，本例基本上类似于图3至图6的实例，并且其特征在于：在比较彼此相邻的两列时，它们的单位单元区10斜向移位，以形成斜网格。因此，能够使沟道区的平面分布变得相对均匀。类似于上述实例，栅极的引出线因此能够由设置于有源单元区9周围的金属栅极布线16组成。因此，金属源极电极15能够较宽地铺设于中心部分。
(3)方形栅格型(变形例3)栅-岛系统单位单元布局(主要基于图25至图28)
在源-岛结构(图3至图5)中，N+源极区6排布于有源单元区9内的岛上的网格点处。在本例中，另一方面，如从图25至图28中可明显看出的是，P型栅极区4(正常栅极区)排布于方形网格或正交网格的网格点处。在本例中，因此，在单层金属结构中，栅极区4通过梳形金属栅极布线16各自引至有源单元区9之外。
在该布局中，与源-岛结构相反，P型浮置区5(浮置栅极区)在平面图(图27)中为网格形式。
此外，该结构使有效沟道宽度相对增大。
然后，在图28(与图6对应)中示出了图25至图27的B-C截面。从图6中可明显看出，半导体基板2在其背表面1b(第二主表面)一侧的表面区域内具有N+型漏极区7，该N+型漏极区7具有例如均匀的厚度。半导体基板2在其背表面1b上具有背表面金属电极膜19(金属漏极电极膜)。
另一方面，在本例中，半导体基板2在表面1a(第一主表面)一侧具有从其表面到内部的N-型漂移区3(例如，N-型SiC外延层1e)，该N-型漂移区3具有基本上均匀的厚度。
N-型漂移区3(漂移区)在其表面内具有比N-型漂移区3掺杂更重的N+型源极区6(源极区)。该N-型漂移区3在其内具有P型浮置区5(浮置区或浮置栅极区)，从而P型浮置区5位于N+型源极区6之下并与其接近。
从N-型漂移区3的表面到内部，设置了P型栅极区4，从而用P型栅极区4至少从浮置区5和源极区4的两侧将浮置区5和源极区4夹于其间。此外，在有源单元区9的端部的P型栅极区4在其外部具有P型结终止区8。
半导体基板2在其表面1a上具有例如层间绝缘膜17，例如，氧化硅膜。该层间绝缘膜17在其上具有金属源极电极15，并且经由源极接触部分11与N+型源极区6电耦接。另一方面，层间绝缘膜17在其上具有金属栅极布线16(金属栅极电极)，并且经由栅极接触部分12与P型栅极区4(正常栅极区)电耦接。层间绝缘膜17、金属源极电极15、金属栅极布线16等除了它们的一部分外都覆盖着最终钝化膜18。
(4)条带型(变形例4)栅-岛系统单位单元布局(主要基于图29至图31)
本例采用与条带型源-岛结构(图19至图21)对应的栅-岛系统，并且从图29至图31中可明显看出，该栅-岛系统的特征在于单位单元区10纵向穿过有源单元区9。类似于子部分(1)的实例，在本例中的结构具有简单的单元结构的优点。
在本例中，另一方面，P型栅极区4(正常栅极区)按照基本上呈条带的形式排布于有源单元区9内，但是它们并不彼此链接于有源单元区9的端部。相反，P型浮置区5(浮置栅极区)按照基本上呈条带的形式排布于有源单元区9内，并且它们彼此链接于有源单元区9的端部。
本例同样具有栅-岛系统的特性，并且在单金属结构中，栅极区4经由梳状金属栅极布线16各自引至有源单元区9的外部。
(5)变形斜网格形式(变形例5)的栅-岛系统单位单元布局(主要基于图32至图34)
本例采用与斜栅格型源-岛结构(图22至图24)对应的栅-岛系统，并且从图32至图34中可明显看出，该栅-岛系统的特征在于在彼此相邻的列中的单位单元区10斜向移位以形成斜网格。另一方面，P型浮置区5(浮置栅极区)在平面图中按照条带的形式来排布。该结构具有与子部分(1)的实例的结构类似的优点。
本例同样具有栅-岛系统的特性，并且在单金属结构中，栅极区4经由梳状金属栅极布线16各自引至有源单元区9的外部。
6.关于上述实施例(包括变形例)的补充描述以及对于实施例的一般考虑(主要基于图35)
图35是用于描述根据本申请的一个实施例的垂直沟道式结型SiC功率FET的概要的与图2的单位单元对应的部分的局部示意性截面图。图36是示出根据本申请的一个实施例的垂直沟道式结型SiC功率FET的使用状态的一个实例的常关复合型晶体管的电路图。将基于这些示图来进行关于实施例(包括变形例)的补充描述以及关于它的总体考虑。
(1)关于技术问题等的补充描述：
如上所述，在与硅JFET等相比显示出显著低的杂质扩散率的基于SiC的JFET(结型FET)中，栅极区典型地通过在栅极形成区内形成沟槽并然后执行到沟槽的侧壁之内的离子注入等来形成。为了确保JFET的性能，有必要在高精度地控制栅极区之间的距离的同时固定栅极深度。换言之，由栅极距离和栅极深度界定的沟道区应当被设定为高纵横比的。因为栅极区由于工艺的限制而形成于源极区内，高度掺杂的PN结形成于源极区与栅极区之间，这不可避免地会导致各种问题，例如，结电流的增加。另外，在显著高的能量(大约2MeV)下的离子注入对于终止结构(P型结终止区)的制造是必要的。
作为在无需麻烦的沟槽形成工艺的情况下形成栅极区的方法，能够给出作为候选的在高能量下的离子注入。在这种情况下，栅极区之间的距离只能通过提供高精度的光刻术来控制，并且另外，源极区和栅极区能够适当地通过掩模布局来分隔开。但是，这种方法并不是全面的技术解决方案，因为在高能量下的注入是不可避免的。
(2)关于根据本申请的一个实施例的垂直沟道式结型SiC功率FET的概要的描述(主要基于图35)
为了克服上述问题，根据本申请的实施例，如图35所示，在垂直沟道式结型SiC垂直FET中，浮置栅极区5以及具有栅极电位的正常栅极区4被设置于源极区6之下并与其相邻，其中源极区6被设置于第一主表面的表面区域内。
这样的结构允许形成高纵横比的沟道区。
当主栅极区4的电位等于源极区6的电位时，该结构(假定它具有常开模式)为导通状态。对主栅极区4施加负电压使耗尽层延伸至漂移区3的侧面，并且限制电流的流动。此时，辅助栅极区5充当电流限制区。换言之，辅助栅极区5用来降低沟道的厚度，并由此辅助由主栅极区4进行的电流控制。
(3)关于根据本申请的实施例的垂直沟道式结型SiC功率FET的使用状态的一个实例的补充描述(主要基于图36)
对于根据本申请的一个实施例的垂直沟道式结型SiC功率FET(功率JFET)，特别示出了常开模式下的操作，因为与在常关模式下操作的器件相比，常开模式的器件具有诸如制造简单以及较佳的开关特性之类的优点。即使采用常开模式的JFET，它也能够用作如下的级联复合晶体管HT。如图36所示，作为主器件的高击穿电压的常开模式JFET(Q1)与例如作为辅助器件的低击穿电压的基于硅的或基于SiC的常关型MOSFET(Q2)相互级联。这种器件在总体上能够被看作是常关模式的器件，该常关模式的器件具有常开模式JFET(Q1)的漏极端子DJ、常关型MOSFET(Q2)的源极端子SJ，以及常关型MOSFET(Q2)的栅极端子GM。
辅助器件Q2可以是基于硅的或者基于SiC的器件，只要它是常关模式的器件。它同样可以是MOS型或结型器件。将基于SiC的器件用作辅助器件Q2具有这样的优点：它允许在200°C或更高的高温下操作。另一方面，将基于硅的MOS器件用作辅助器件Q2具有这样的优点：它允许缩减成本并提供良好的开关特性。
7.总结
由本发明人做出的本发明已经基于实施例具体地进行了描述。但是，本发明并不限定于该实施例，而不必说，该实施例能够在不脱离本发明的范围的情况下以各种方式来改变。
例如，在上述实施例中，主要具体描述了N沟道型功率JFET。但是，本发明并不限定于N沟道型功率JFET，并且不必说，本发明同样能够应用于P沟道型功率JFET。在上述实施例中，主要具体描述了常开型功率JFET。但是，本发明并不限定于常开型功率JFET，而且不必说，本发明同样能够应用于常关型功率JFET。
在上述实施例中，具体描述了主要使用基于碳化硅(SiC)的半导体基板(不仅有4H多型，而且还有6H多型等)的有源器件(例如，FET、IGBT或二极管)。本发明并不限定于基于碳化硅(SiC)的有源器件，并且不必说，本发明同样应用于基于GaN的有源器件等。
在上述实施例中，结终止结构具体在以结终止扩展作为示例的情况下进行描述。但是，结终止结构并不限定于结终止扩展，而且不必说，结终止结构可以是例如场限环(field limiting ring)、场板、它们的复合结构或类似结构。

Claims (25)

1.一种垂直沟道式结型SiC功率FET，包括：
(a)SiC半导体基板，其具有第一主表面和第二主表面；
(b)漂移区，其在所述SiC半导体基板的所述第一主表面的那一侧上从表面到内部设置且具有第一导电类型；
(c)漏极区，其设置于所述SiC半导体基板的所述第二主表面的那一侧上的表面区域内、比所述漂移区掺杂更重且具有所述第一导电类型；
(d)有源单元区，其从所述漂移区的表面向内部延伸；以及
(e)多个单位单元区域，其设置于所述有源单元区内，
其中每个所述单位单元区域均包括：
(e1)源极区，其设置于所述漂移区的表面区域内、比所述漂移区掺杂更重且具有所述第一导电类型；
(e2)浮置区，其设置于所述漂移区内从而位于所述源极区下方且与其相邻，并且具有第二导电类型，即，与所述第一导电类型相反的导电类型；以及
(e3)栅极区，其设置于所述漂移区的表面区域内，从而以所述栅极区至少从所述源极区和所述浮置区两侧来将所述源极区和所述浮置区夹于其间且具有所述第二导电类型，
其中所述浮置区沿其深度方向至少从所述栅极区之间的区域延伸到所述栅极区的下端部。
2.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中器件结构属于平面类型。
3.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中操作模式为常开型。
4.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述浮置区通过离子注入来形成。
5.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述栅极区通过离子注入来形成。
6.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述浮置区在平面图中位于所述源极区的宽度之内。
7.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述栅极区在平面图中按照条带形式来排布。
8.根据权利要求7所述的垂直沟道式结型SiC功率FET，
其中所述栅极区在平面图中彼此链接于所述有源单元区的端部。
9.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述栅极区在平面图中按照网格形式来排布。
10.根据权利要求1所述的垂直沟道式结型SiC功率FET，
其中所述浮置区通过多阶段离子注入来形成。
11.一种制造垂直沟道式结型SiC功率FET的方法，包括以下步骤：
(a)提供SiC半导体晶片，所述SiC半导体晶片具有第一主表面和第二主表面、在所述SiC半导体晶片的所述第一主表面的那一侧上从表面延伸到内部的且具有第一导电类型的漂移区、以及设置于所述第二主表面的那一侧上的表面区域内的、比所述漂移区掺杂更重的且具有所述第一导电类型的漏极区；以及
(b)从所述漂移区的表面向内部引入具有多个单位单元区域的有源单元区；
其中引入所述有源单元区的步骤对于每个所述单位单元区域都执行并且包括以下子步骤：
(b1)在所述漂移区的表面区域内引入比所述漂移区掺杂更重的且具有所述第一导电类型的源极区；
(b2)在所述漂移区内引入具有第二导电类型的浮置区，从而使其位于所述源极区下方且与所述源极区相邻，所述第二导电类型是与所述第一导电类型相反的导电类型；以及
(b3)在所述漂移区的表面区域内引入具有所述第二导电类型的栅极区，从而以所述栅极区至少从所述源极区和所述浮置区两侧来将所述源极区和所述浮置区夹于其间，
其中所述浮置区沿其深度方向至少从所述栅极区之间的区域延伸到所述栅极区的下端部。
12.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述浮置区通过离子注入来引入。
13.根据权利要求12所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述浮置区通过多阶段离子注入来引入。
14.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述栅极区通过离子注入来引入。
15.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中器件结构属于平面类型。
16.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述子步骤(b2)在所述子步骤(b3)之后执行。
17.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述子步骤(b2)在所述子步骤(b1)之前执行。
18.根据权利要求11所述的制造垂直沟道式结型SiC功率FET的方法，
其中所述浮置区在平面图中位于所述源极区的宽度之内。
19.一种包括结型FET的半导体器件，包括：
第一导电类型的漏极区，形成于SiC半导体基板内；
所述第一导电类型的漂移区，形成于所述SiC半导体基板内、位于所述漏极区之上且具有比所述漂移区低的杂质浓度；
与所述第一导电类型相反的第二导电类型的第一栅极区和第二栅极区，形成于所述漂移区内；以及
所述第一导电类型的源极区，形成于所述漂移区内、形成在所述第一栅极区和所述第二栅极区之间且具有比所述漂移区高的杂质浓度，
其中所述第二导电类型的浮置区形成于所述漂移区内、形成在所述第一栅极区和所述第二栅极区之间且形成在所述源极区之下，
其中所述浮置区具有在其深度方向的第一部分和第二部分，
其中所述第一部分形成在所述第一栅极区和所述第二栅极区之间，并且
其中所述第二部分的位置比所述第一栅极区和所述第二栅极区的下端部更深。
20.根据权利要求19所述的半导体器件，
其中层间绝缘膜形成于所述结型FET之上，
其中栅极布线形成于所述层间绝缘膜之上并且与所述第一栅极区和所述第二栅极区电连接，
其中源极布线形成于所述层间绝缘膜之上并且与所述源极区电连接，并且
其中所述浮置区不与所述栅极布线和所述源极布线电连接。
21.根据权利要求19所述的半导体器件，
其中所述浮置区的所述下端部的宽度比所述浮置区的上端部的宽度宽。
22.根据权利要求19所述的半导体器件，
其中所述第一导电类型是N型，并且
其中所述第二导电类型是P型。
23.根据权利要求19所述的半导体器件，
其中所述结型FET的操作模式为常开型。
24.根据权利要求19所述的半导体器件，
其中所述浮置区在平面图中位于所述源极区的宽度之内。
25.根据权利要求19所述的半导体器件，
其中所述第一栅极区和所述第二栅极区在平面图中按照网格形式来排布。
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