CN103489905B - 窄的有源单元ie型沟槽栅极igbt及其制造方法 - Google Patents

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Abstract

本发明的实施例涉及窄的有源单元IE型沟槽栅极IGBT及其制造方法。在等宽有源单元IE型IGBT、宽有源单元IE型IGBT等中，有源单元区域在沟槽宽度方面等于无源单元区域，或者无源单元区域的沟槽宽度更窄。因此，相对易于确保击穿电压。然而，采用该结构，试图增强IE效应引起诸如结构复杂化之类的问题。本发明提供了一种窄的有源单元IE型IGBT，具有有源单元二维薄化结构，并且不具有用于接触的衬底沟槽。

Description

窄的有源单元IE型沟槽栅极IGBT及其制造方法
相关申请的交叉引用
于2012年6月11日提交的日本专利申请No.2012-131915的包括说明书、附图和摘要的公开内容在此通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件(或半导体集成电路器件)，以及一种制造半导体器件(或半导体集成电路器件)的方法。更具体而言，本发明涉及一种可有效应用于IGBT器件技术的技术以及用于制造IGBT的方法。
背景技术
日本未审查专利公开Hei11(1999)-345969(专利文献1)涉及一种具有等距沟槽的等宽有源单元IE(注入增强)型IGBT(集成栅极双极晶体管)。该文献在文中公开了一种器件结构，其中P+本体接触区域最终将N+型发射极区域沿着纵向划分(所谓“有源单元二维薄化结构”)。
日本未审查专利公开案号2005-294649(专利文献2)涉及一种宽有源单元IE型IGBT，其中有源单元区域中的沟槽间隔大于无源单元区域中的沟槽间隔。该文献在文中公开了一种在无源区域下方的相对侧面上设置延伸至沟槽底端的浮置P型区域的技术。顺带提及，在该文献中，在沟槽形成之后，与P型本体区域同时引入浮置P型本体区域。
专利文献
[专利文献1]日本未审查专利公开案号Hei11(1999)-345969
[专利文献2]日本未审查专利公开案号2005-294549
发明内容
在等宽有源单元IE型IGBT、宽的有源单元IE型IGBT等等中，有源单元区域与无源区域中的沟槽宽度彼此相等，或者无源单元区域中的沟槽宽度稍窄。因此，可以相对容易地确保击穿电压。然而，采用这种结构，试图增强IE效应不期望地进一步使得结构复杂，并且引起其他问题。
以下将描述用于解决这种问题的装置等等。由该说明书以及附图将明晰其他问题和新颖特征。
以下将简述本发明中公开的一个代表性本发明的发明内容。
也即，本发明的一个实施例的发明内容是具有有源单元二维薄化结构的窄的有源单元IE型IGBT，并且其中在垂直于衬底表面的截面中并未设置穿过发射区域并且垂直于相对侧上的沟槽的本体接触区域。
以下将简述由本发明中公开的一个代表性实施例所获得的效果。
也即，根据本发明的一个实施例，可以增强IE效应但是避免使器件结构过度复杂。
附图说明
图1是窄的有源单元IE型沟槽栅极IGBT器件芯片的单元区域及其外围的顶部示意布局图，以用于示出本发明主要实施例(包括修改示例)的窄的有源单元IE型沟槽栅极中的器件结构的外形；
图2是对应于图1的单元区域端部切断(cut-out)区域R1的A-A′截面的器件示意性剖视图；
图3是对应于图1的单元区域内部切断区域R2的B-B′截面的器件示意性剖视图；
图4是根据本发明一个实施例的图1的线性装置单元区域及其外围R5的放大顶视图；
图5是本发明一个实施例(对于其他实施例和相应修改示例也适用)的窄的有源单元IE型沟槽栅极IGBT的整体顶视图(大致对应于图1，但是接近于更具体结构)；
图6是用于示出本发明一个实施例(在有源单元二维薄化结构中的有源区段分散结构)的对应于图5的单元区域内部切断区域R3的放大顶视图；
图7是对应于图6的C-C′截面的器件剖视图；
图8是对应于图6的D-D′截面的器件剖视图；
图9是对应于图6的E-E′截面的器件剖视图；
图10是用于示出对应于本发明一个实施例的器件结构的制造方法的、对应于图7的制造步骤(空穴阻挡层区域引入步骤)的器件剖视图；
图11是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(P型浮置区域引入步骤)的器件剖视图；
图12是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(沟槽处理用的硬掩模沉积步骤)的器件剖视图；
图13是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(沟槽硬掩模处理步骤)的器件剖视图；
图14是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(沟槽处理步骤)的器件剖视图；
图15是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(沟槽处理用的硬掩模移除步骤)的器件剖视图；
图16是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(驱入扩散和栅极氧化步骤)的器件剖视图；
图17是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(栅极多晶硅回刻步骤)的器件剖视图；
图18是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(P型本体区域和N+型发射极区域引入步骤)的器件剖视图；
图19是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图8的制造步骤(P+型本体接触区域和P+型掩埋本体接触区域引入步骤)的器件剖视图；
图20是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(层间绝缘薄膜沉积步骤)的器件剖视图；
图21是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(接触孔形成步骤)的器件剖视图；
图22是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(表面金属沉积步骤)的器件剖视图；
图23是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(背表面抛光和背表面杂质引入步骤)的器件剖视图；
图24是用于示出制造对应于本发明一个实施例的器件结构的方法的、对应于图7的制造步骤(背表面金属电极形成步骤)的器件剖视图；
图25是用于详细描述本发明一个实施例的窄的单元IE型沟槽栅极IGBT的背表面侧器件结构、或者用于示出修改示例的器件结构和制造方法的器件背表面的局部细节剖视图；
图26是对应于图6的放大顶视图，用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例1(N+型表面浮置区域以及P+型表面浮置区域添加结构)；
图27是对应于图26的F-F′截面的器件剖视图；
图28是对应于图26的G-G′截面的器件剖视图；
图29是用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例2(简化的有源单元结构)的对应于图6的C-C′截面的器件剖视图；
图30是用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)的对应于图2的图1的单元区域端部切断区域R1的A-A′截面的器件剖视图；
图31是用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)的图1的线性装置单元区域及其外围R5的放大顶视图；
图32是用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)的对应于图6的放大顶视图；
图33是对应于图32的H-H′截面的器件剖视图；
图34是对应于图32的J-J′截面的器件剖视图；
图35是对应于图32的K-K′截面的器件剖视图；以及
图36是用于示出本发明一个实施例的器件结构的外形的图1的线性装置单元区域及其外围R5的放大顶视图。
具体实施方式
一些实施例的概要
首先，将对于本发明中所述代表性实施例的概要进行描述。
1.一种窄的有源单元IE型沟槽栅极IGBT，包括：
(a)硅型半导体衬底，具有第一主表面和第二主表面；
(b)IGBT单元区域，设置在所述硅型半导体衬底的第一主表面侧上；
(c)设置在所述IGBT单元区域中的多个线性有源单元区域以及多个线性无源单元区域；
(d)沿着每个线性有源单元区域的纵向方向交替排列的多个有源区段和多个无源区段；
(e)沟槽，设置在所述硅型半导体衬底的第一主表面中，并且在位于每个线性有源区域和每个线性无源单元区域之间的边界部分处；
(f)栅极电极，经由绝缘膜设置在沟槽中；
(g)发射极区域，具有第一导电类型，设置在硅型半导体衬底的第一主表面上的表面区域中，并且在每个有源区段的几乎整个区域之上；
(h)本体接触区域，具有第二导电类型，设置在硅型半导体衬底的第一主表面上的表面区域中，并且在每个无源区段中；以及
(i)金属发射极电极，设置在硅型半导体衬底的第一主表面之上，并且电耦合至发射极区域和本体接触区域。
2.在根据第1条的窄的有源单元IE型沟槽栅极IGBT中，本体接触区域设置在每个无源区段的几乎整个区域之上。
3.根据第1或者2条的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(j)第二导电类型浮置区域，设置在硅型半导体衬底的第一主表面上的表面区域中，并且在每个线性无源单元区域的几乎整个区域中，如此方式以延伸至其相对侧边上的沟槽的底端。
4.根据第1至3条任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(k)空穴阻挡层区域，具有第一导电类型，设置在硅型半导体衬底的第一主表面上的表面区域中，并且在每个线性有源单元区域的几乎整个区域中，与在其相对侧边上的沟槽底部具有相同的深度。
5.根据第1至4条任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(m)掩埋本体接触区域，具有第二导电类型，以如此方式设置在位于本体接触区域下方的层的几乎整个表面中以与其接触。
6.在根据第1至5条中任一项的窄的有源单元IE型沟槽栅极IGBT中，在每个线性有源单元区域的相对侧边上沟槽之间的间隔是0.35微米或更小。
7.在根据第1至6条中任一项的窄的有源单元IE型沟槽栅极IGBT中，每个有源区段的纵向中的宽度是0.5微米或更小。
8.根据第1至7条中任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(n)第一导电类型表面浮置区域，设置在硅型半导体衬底的第一主表面侧上的表面区域中，并且在每个线性无源区域中处于相邻线性有源区域中发射极区域的延伸部分上的位置。
9.根据第1至8条任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(p)第二导电类型表面浮置区域，设置在硅型半导体衬底的第一主表面上的表面区域中，并且在每个线性无源区域中处于相邻线性有源区域中本体接触区域的延伸部分上的位置。
10.根据第1至9条中的任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(q)空穴集电极单元区域，如此方式设置以交替地替换线性有源单元区域。
11.根据第1至10条中的任一项的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(r)漂移(drift)区域，具有第一导电类型，设置在从内部至第一主表面的硅型半导体衬底的几乎整个区域中；
(s)场停止区域，设置在硅型半导体衬底的几乎整个区域中漂移区域的第二主表面上，具有第一导电类型，并且具有高于漂移区域的浓度；
(t)集电极区域，具有第二导电类型，设置在硅型半导体衬底的几乎整个区域中的场停止区域的第二主表面上；
(v)掺铝区域，设置在硅型半导体衬底的几乎整个区域中集电极区域的第二主表面上，并且具有高于集电极区域的浓度；以及
(w)金属集电极电极，设置在硅型半导体衬底的第二主表面的几乎整个区域中。
在此，金属集电极电极与掺铝区域接触的一部分是包括铝作为主要组分的背表面金属膜。
12.一种用于制造窄的有源单元IE型沟槽栅极IGBT的方法，IGBT包括：
(a)硅型半导体晶片，具有第一主表面和第二主表面；
(b)IGBT单元区域，设置在硅型半导体晶片的第一主表面侧上；
(c)漂移区域，具有第一导电类型，设置成在硅型半导体晶片的几乎整个区域中从内部至第一主表面；
(d)本体区域，具有第二导电类型，设置在硅型半导体晶片的第一主表面上的表面区域中，并且在IGBT单元区域的几乎整个表面中；
(e)设置在IGBT单元区域中的多个线性有源单元区域和多个线性无源单元区域；
(f)沿着每个线性有源单元区域的纵向方向交替排列的多个有源区段和多个无源区段；
(g)沟槽，设置在硅型半导体晶片的第一主表面中，并且处于每个线性有源单元区域和每个线性无源单元区域之间的边界部分处；
(h)栅极电极，经由绝缘膜设置在沟槽中；
(i)发射极区域，具有第一导电类型，设置在本体区域的表面区域中，并且在每个有源区段的几乎整个区域之上；
(j)本体接触区域，具有第二导电类型，设置在本体区域的表面区域中，并且在每个无源区段中；
(k)第二导电类型浮置区域，设置在硅型半导体晶片的第一主表面侧上的表面区域中，并且在每个无源单元区域的几乎整个区域中，以如此方式延伸至位于其相对侧边上的沟槽的底端，并且具有比本体区域更大的深度；以及
(m)金属发射极电极，设置在硅型半导体晶片的第一主表面之上，并且电耦合至发射极区域和本体接触区域。
该方法包括以下步骤：
(x1)引入第二导电类型杂质以用于在硅型半导体晶片的第一主表面中形成第二导电类型浮置区域；
(x2)在步骤(x1)之后，形成沟槽；
(x3)在步骤(x2)之后，相对于步骤(x1)中引入的杂质执行驱入扩散；
(x4)在步骤(x3)之后，形成栅极电极；以及
(x5)在步骤(x4)之后，引入第二导电类型杂质以用于形成本体区域。
13.根据第12条的用于制造窄的有源单元IE型沟槽栅极IGBT的方法，进一步包括如下步骤：
(x6)在步骤(x1)之前，引入第一导电类型杂质以用于在硅型半导体晶片的第一主表面中形成空穴阻挡层区域。
14.在根据第12或13条的用于制造窄的有源单元IE型沟槽栅极IGBT的方法中，步骤(x1)也用于引入第二导电类型杂质以用于形成设置在IGBT单元区域外部的周围部分中的浮置场环。
15.根据第12至14条中任一项的用于制造窄的有源单元IE型沟槽栅极IGBT的方法，进一步包括步骤：
(x7)在步骤(x5)之后，引入第一导电类型杂质以用于形成发射极区域。
16.根据第15条的用于制造窄的有源单元IE型沟槽栅极IGBT的方法，进一步包括如下步骤：
(x8)在步骤(x7)之后，引入第二导电类型杂质以用于形成本体接触区域。
[本发明中说明形式、基本条目以及方法的解释]
1.在本发明中，如果需要的话可以为了方便将实施例描述在多个划分的区段中。然而，除非相反说明，这些实施例并非相互独立，而是单个实例的各个部分，或者是其他实例的部分或者整体等等。此外，原则上，未重复对于相同部分的描述。此外，除非相反说明，以及除了当它们理论上限定于数目时之外，以及上下文明显给出相反指示，实施例中各个结构元件并非必须的。
此外，本发明中使用的术语“半导体器件”主要包括单独的各种晶体管(有源元件)，或者通过在半导体芯片等(例如单晶硅衬底)之上集成了电阻器、电容器以及以它们为中心围绕的类似元件得到的器件，以及通过封装半导体芯片等得到的器件。在此，各种晶体管的代表性示例可以包括以MOSFET(金属氧化物半导体场效应晶体管)为典型的MISFET(金属绝缘体半导体场效应晶体管)。随后，各种单极晶体管的代表性示例可以包括功率MOSFET和IGBT(绝缘栅极双极晶体管)。这些通常归类为功率半导体器件，在此除了功率MOSFET和IGBT之外还包括双极功率晶体管、三极管、功率二极管等等。
功率MOSFET的代表形式是双扩散垂直功率MOSFET，包括前表面处的源极电极，以及背表面处的漏极电极。双扩散垂直功率MOSFET可以主要划分为两类。第一类是主要在实施例中描述的平面栅型，而第二类是诸如U-MOSFET的沟槽栅型。
功率MOSFET除了这些之外还包括LD-MOSFET(横向扩散MOSFET)。
2.类似地，在实施例等等的描述中，甚至对于材料、成分等的术语“X包括A”等并未排除X除了包括作为主要组成元素之外还包括其他元素的情形，除非给出相反指示或者从上下文中明显得到相反情形。例如，对于部件，术语用于包含“X包括A作为主要部件”等等。例如，自然可以理解，甚至在此使用的术语“硅组分”等等并不限于纯硅而是可以包含SiGe合金，包含硅作为主要组分的其他多元合金，以及包含添加剂的其他组分等等。
类似地，术语“氧化硅膜”、“氧化硅型绝缘膜”等等用于包含不仅包括相对纯未掺杂二氧化硅还包括其他氧化硅作为主要组分的绝缘膜。例如，诸如TEOS基氧化硅、PSG(磷硅酸盐玻璃)和BPSG(硼磷硅酸盐玻璃)的掺杂氧化硅型绝缘膜也是氧化硅膜。其中，除了热氧化膜和CVD氧化膜之外，诸如SOG(旋涂玻璃)和NSC(硅石纳米簇)的涂敷型膜也是氧化硅膜或者氧化硅型绝缘膜。除了这些之外，诸如FSG(氟硅酸盐玻璃)、SiOC(氧碳化硅)、掺碳氧化硅或OSG(有机硅酸盐玻璃)的低k绝缘膜也同样是氧化硅膜或者氧化硅型绝缘膜。此外，通过将空洞引入这些相同组分获得的(多孔型绝缘膜，在此所用的“多孔”也包含分子孔洞)硅石型低k绝缘膜也是氧化硅膜或者氧化硅型绝缘膜。
此外，在半导体场区域中硅型绝缘膜通常与氧化硅型绝缘膜共同使用，包括氮化硅型绝缘膜，材料选自包括SiN、SiCN、SiNH、SiCNH等的组。在此使用的术语“氮化硅”包含SiN和SiNH，除非给出相反指示。类似地，在此使用的术语“SiCN”包含SiCN和SiCNH，除非给出相反指示。
3.类似地，尽管对于结构、位置、属性等示出了优选示例，自然可以理解，本发明并非严格限定至此，除非给出明确相反指示和除非上下文明显得到相反情形。
4.此外，当提到特定数目数值和数量时，除非给出相反指示，除了当它们理论上限定于这些数目时，以及除非上下文明显得到相反情形，每个数值可以是多于特定数值的数值，或者可以是少于特定数值的数值。
5.在此使用的术语“晶片”通常涉及半导体器件(可以是半导体集成电路器件或电子器件)将要在其上形成的单晶硅晶片。然而，自然可以理解，该术语包含绝缘衬底以及半导体层等的合成晶片，绝缘衬底诸如外延晶片、SOI衬底或LCD玻璃衬底。
6.类似于对于功率MOSFET的之前描述，通常，IGBT大致划分成平面栅型和沟槽栅型。沟槽栅型IGBT具有相对较低的导通(ON)电阻。然而，为了进一步提升导电率调制，以及为了进一步减小导通电阻，已研制出利用了IE(注入增强)效应的“IE型沟槽栅极IGBT”(或“有源单元薄化型沟槽栅极IGBT”)。IE型沟槽栅极IGBT具有以下结构：在有源单元中，有源单元自然的耦合至发射极电极，并且具有P型浮置区域的无源单元交替或者以梳齿形式设置以促进在半导体衬底的器件主表面侧(发射极一侧)累积空穴。顺带提及，P型浮置区域并非必须的。然而，具有足够覆盖相对侧上沟槽底端的深度的P型浮置区域的存在提供了促进击穿电压设计的优点。
顺带提及，在本发明中，具有多个有源单元。第一个是本征有源单元，其自然具有N+发射极区域，并且其中沟槽栅极电极电耦合至金属栅极电极(具体的，线性有源单元区域)。第二个是伪(pseud)有源单元，其并未具有N+发射极区域，并且其中沟槽栅极电极电耦合至金属发射极电极(具体的，线形空穴集电极单元区域)。
7.在本发明中，其中主有源单元的宽度窄于主无源单元的宽度的一个IE型沟槽栅极IGBT称作“窄的有源单元IE型沟槽栅极IGBT”。更通常的，该术语涉及其中有源单元的沟槽之间的节距(沟槽中心之间的距离)窄于无源单元的沟槽之间的节距的一种IGBT。
此外，横跨沟槽栅的方向涉及“单元的宽度方向”，并且垂直于该方向的沟槽栅(线性栅极部分)的延伸方向(纵向方向)称作“单元的长度方向”。
本发明主要涉及“线性装置单元区域”(包括例如线性有源单元区域和线性无源单元区域)。线性装置单元区域以周期性重复的方式排列在半导体芯片的内部区域中，以形成“单元成形区域”，也即“IGBT单元区域”。
在单元区域周围，通常设置存在了单元外围结区域。此外，在其周围，设置浮置场环或场限制环等以形成终止结构。在此，术语“浮置场环”或“场限制环”涉及以下内容。即，该术语涉及设置为与漂移区域的前表面(器件表面)中P型本体区域(P型阱区域)远离的杂质区域或杂质区域群，具有与P型本体区域相同的导电类型，以及与其相同的浓度(其浓度足够当主结施加以反向电压时防止全耗尽)，并且以单重(one-fold)或者多重(例如约10重)围绕单元区域。
此外，在浮置场环中，可以设置场板。场板是耦合至浮置场环的导体膜图案，并且涉及经由绝缘膜而在漂移区域的前表面(器件表面)之上延伸并且以环围绕中心区域的一部分。
线性装置单元区域作为形成了单元区域的周围元件涉及例如以下图5的示例中的内容。即，其中半宽线性无源单元区域设置在作为中心的线性有源单元区域的相对侧边上的一个区域合理地作为一组来处理。然而，具体地，当线性无源单元区域单独描述时，它们不便于分离至相对侧边。为此，在该情形下，特定整体部分称作线性无源单元区域。
顺带的在以下示例中，通常用于实施“超窄有源区域”的“接触衬底沟槽”并未形成，但是接触沟槽形成在平坦衬底表面之上的层间绝缘膜中。在此，在本发明中，术语“超窄有源区域”涉及其中在有源单元区域的相对侧边上沟槽的内侧之间具有距离的区域，即沟槽之间有源区域的宽度在0.35微米或更小。其中，其中有源区段的纵向宽度(称作“有源区段宽度”)为0.5微米或更小的区域称作“超窄有源区段”。
实施例的细节
将进一步详细描述实施例。在各个附图中，相同或者相似部分标识为相同或者相似的参考记号和参考数字，并且原则上不再重复对其描述。
此外，在附图中，当其使附图复杂或者当其是明显区别于缝隙时，剖视图中甚至可以省略阴影等。与此结合，当明显区域别于描述等时，或在其他情形下，甚至对于二维闭合孔洞而言，可以省略背景外形。此外，即使并未处于剖视图中，可以增加阴影以便于清晰证明该部分不是缝隙。
顺带提及，关于在备选情形下的标识，当一个称作“第一”而另一个称作“第二”等时，可以根据代表性实施例相应地示例它们。然而，自然可以理解，，例如甚至术语“第一”不限于所示备选例。
顺带提及，如现有技术专利申请公开了具有不同间隔沟槽的IE型IGBT的那样，例如它们是日本专利申请No.2012-19942(在日本提交日期为2012年2月1日)、日本专利申请No.2012-577(日本提交日期2012年1月5日)、以及日本专利申请No.2011-127305(日本提交日期2011年6月7日)。
1.对于本发明(主要为图1至图4)的主要实施例(包括修改示例)中窄的有源单元IE型沟槽栅极IGBT的器件结构外形的描述
在该部分中，示出了特定示例，以便补充之前的定义，并且绘出了本发明的代表性特定示例，以及示出了其外形。此外，给出了整体基础性描述。顺带提及，在图2和图3中，为了确保简化大面积视图，某些杂质区域的结构以放大简化形式示出(对于详细结构，参见例如图4)。
图1是窄的有源单元IE型沟槽栅极IGBT器件芯片的单元区域及其外围的顶视图，用于示出本发明主要实施例(包括修改示例)的窄的有源单元IE型沟槽栅极IGBT中器件结构的外形。图2是对应于图1的单元区域端部切断区域R1的A-A’截面的器件示意性剖视图。图3是对应于图1的单元区域内部切断区域R2的B-B’截面的器件示意性剖视图。图4是根据本发明一个实施例的线性装置单元区域及其外围R5的放大顶视图。基于这些，将对于主要实施例(包括修改示例)中窄的有源单元IE型沟槽栅极IGBT中器件结构的外形进行描述。
(1)对于单元区域及其周围平面结构(主要为图1)的说明
首先，图1示出了作为本发明主题的IE型沟槽栅极IGBT的内部区域部分(在保护环等内部的部分，其是终止结构的最外侧部分，也即芯片2的主要部分)的顶视图。如图1所示，芯片2(半导体衬底)的内部区域的主要部分由IGBT单元区域10所占据。在单元区域10的外侧周缘部分中，以围绕该区域的方式设置环状和P型单元外围结区域35。在单元外围结区域35外侧，以间隔设置单个或者多个环状的P型浮置场环36(也即场限制环)，并且与单元外围结区域35、保护环4(参见图5)等一起形成用于单元区域10的终止结构。
在单元区域10中，在该示例中，分布大量的线性装置单元区域40。在其端部区域中，设置配对的或者更多(对于一侧而言，一行或者约几行)虚设单元区域34(线性虚设单元区域)。
(2)对于窄的有源单元类型装置单元和交替阵列系统的说明(主要是图2)：
随后，图2示出了图1的单元区域端部切断区域R1的A-A’剖视图。如图2中所示，在芯片2的背表面1b(半导体衬底的背侧主表面或者第二主表面)的半导体区域(在该示例中为单晶硅区域)中，设置P+型集电极区域18。在表面之上，设置金属集电极电极17。在形成了半导体衬底2的主要部分的N-型漂移区域20(第一导电类型漂移区域)与P+型集电极区域18(第二导电类型集电极区域)之间，设置N型场停止区域19(第一导电类型场停止区域)。
另一方面，在N-型漂移区域20的前表面侧1a(半导体衬底的前表面主表面或第一主表面)上的半导体区域中，设置大量沟槽21。其中，分别经由栅绝缘膜22嵌入了沟槽栅极电极14。沟槽栅极电极14经由金属栅极引线7耦合至金属栅极电极5(参见图5)。
此外，沟槽21执行限定各自区域的功能。例如，虚设单元区域34从其相对侧由沟槽21的配对限定。这些沟槽的一个沟槽21限定单元区域10以及单元外围结区域35。单元外围结区域35经由P+型本体接触区域25p耦合至金属发射极电极8。顺带提及，在本发明中，除非给出相反指示，在沟槽的任何部分处的栅极绝缘膜22的厚度假设大致相等(然而，并非排除在需要时给定部分的厚度不同于其他部分)。因此，在单元外围结区域35和虚设单元区域34中，建立发射极接触。结果，甚至当虚设单元区域34等的宽度在版图中改变时，也能够防止击穿电压的减小。即，改进了设计的自由度。
在单元外围结区域35外侧的N-型漂移区20的前表面侧1a上的半导体区域中，设置P型浮置场环36。在前表面1a之上，设置场板4，并且经由P+型本体接触区域25r耦合至浮置场环36。
随后，将进一步描述单元区域10。虚设单元区域34在结构和尺寸上基本等于线性有源单元区域40a，除了不具有N+型发射极区域12之外。设置在P型本体区域15的前表面中的P+型本体接触区域25d耦合至金属发射极电极8。
单元区域10的大多数内部区域基本上具有与作为装置单元的线性装置单元区域40平移对称的重复结构(顺带提及，无需严格对称。同理适用于下文)。作为装置单元的线性装置单元区域40包括线性有源单元区域40a，以及位于其相对侧边上的半宽线性无源单元区域40i。然而，具体地，可以看到全宽线性无源单元区域40i设置在相邻线性有源单元区域40a之间(参见图4)。
在线性有源单元区域40a的半导体衬底的前表面侧主表面1a(第一主表面)侧上的半导体表面区域中，设置P型本体区域15。在其前表面中，设置N+型发射极区域(第一导电类型发射极区域)和P+型本体接触区域25。N+型发射极区域12和P+型本体接触区域25耦合至金属发射极电极8。在线性有源单元区域40a中，在P型本体区域15下方的N-型漂移区域20中，设置N型空穴阻挡区域24。在本发明的每个示例中，当设置N型空穴阻挡区域24时，原则上从二维视角看，其设置在线性有源单元区域40a的几乎整个区域中。顺带提及，自然可以理解，这并非必须，并且如果需要则可以部分地设置。
另一方面，在线性无源单元区域40i的前表面主表面1a(第一主表面)侧半导体表面区域中，类似地设置P型本体区域15。在下方的N-型漂移区域20中，设置覆盖相对侧边上沟槽21的低端并且比其更深的P型浮置区域16(第二导电类型浮置区域)。通过设置该P型浮置区域16，能够增大线性无源单元区域的宽度Wi而不会引起击穿电压的明显减小。例如，甚至当调整版图以便优化诸如栅极电容、导通电压和开关特性之类的特性时，无需畏惧减小击穿电压，并且可以确保设计的自由度。此外，例如，当为了优化增大N型空穴阻挡区域24的浓度时，类似地，基本上对于击穿电压无影响。结果，能够有效增强或者控制空穴累积效应。顺带提及，在IE型沟槽栅极IGBT中，并未形成从发射极电极8至P型浮置区域16的接触。这是因为：阻挡了从P型浮置区域16至发射极电极8的直接空穴放电通路，这导致线性有源单元区域40a下方的N-型漂移区域20(N基极区域)的空穴浓度增大；结果，从MOSFET注入至IGBT的N基极区域中的电子浓度提高，因此减小导通电阻。
在该示例中，线性有源单元区域40a的宽度Wa设置为窄于线性无源单元区域40i的宽度Wi。在本发明中，这称作“窄的有源单元型装置单元”。在下文中，将主要详述具有窄的有源单元型装置单元的器件。然而，本发明不限于此。自然可以理解，，本发明也适用于具有“非窄的有源单元型装置单元”的器件。
在图2的示例中，线性有源单元区域40a和线性无源单元区域40i交替排列以形成线性装置单元区域40。该结构在本发明中称作“交替排列系统”。在下文中，除非给出相反指示(特别地，基本上除了图3之外)，将对于交替排列系统的设定进行描述。然而，自然可以理解，“非-交替排列系统”也是可接受的。
在图2中，对于示意性包括本发明各个实施例的代表性部分的主要部分进行描述。然而，在以下说明书中，它们划分为的结构元件，诸如单元部分(剖面或者平面结构)、和将要描述的单元周围部分。如图2所示，各种修改示例替代了各自结构元件以形成主要部分。这不限于图2，并且也可以适用于后续图3。
在图2(交替排列系统)中，通过使用空穴集电极单元替代每隔一个的有源单元得到的结构示出在图30等中。然而，自然可以理解，也可以对于图3中所示的非-交替排列系统执行相同的替换。
(3)对于非-交替排列系统的说明(主要为图3)：
随后，图3示出了非-交替排列系统的线性装置单元区域40的特定示例。如图3中所示，在图2的示例中，插入在相邻线性有源单元区域40a之间的线性无源单元区域40i的数目是一个，然而，在图3的示例中，插入相邻线性有源单元区域40a之间的线性无源子单元区域40is(对应于图2的线性无源单元区域40i的器件元件)的数目是多个。此外在非-交替排列系统的示例中，主要的，线性有源单元区域40a的宽度Wa设置为窄于线性无源子单元区域40is的宽度Wis。如前所述，在本发明中，这称作“窄的有源单元型装置单元”。即，窄的有源单元型装置单元的限定并非由线性无源单元区域40i的宽度Wi完成而是由线性无源子单元区域40is的宽度Wis来完成。顺带提及，插入在相邻线性有源单元区域40a之间的线性无源子单元区域40is的数目(下文中称作“插入数目”)并不要求为常数，而是可以根据布局而在一个与多个之间改变。
与此类似，在交替排列系统中，在某些情形下，插入数目可以设置为多个。顺带提及，交替排列系统的优点如下：沟槽的数目少，并且因此可以相对简化平面结构。此外，也存在防止栅极电容意外增大的优势。另一方面，非交替排列系统的优点在于可以不使得栅极电容太小并且不减小击穿电压而设置相对较宽的线性无源单元区域的宽度Wi。根据应用或者栅极驱动条件，太小的栅极电容可以使得整体设计优化变得困难。为此，如果需要，则确保可调整装置用于器件设置是有效的。
(4)对于有源单元二维薄化结构的说明(主要为图4)
图4示出了图1的线性装置单元区域部分及其周围切断区域R5的详细平面结构的一个示例。如图4所示，在线性有源单元区域40a的长度方向上，例如具有给定长度的有源区段40aa以给定间隔设置，在有源区段之间存在无源区段40ai，但是无源区段并不包括N+型发射极区域12。即，在线性有源单元区域40a的长度方向上的一些部分局部并且分散的称为有源区段40aa。将给出进一步描述。在有源区段40aa中，在其几乎整个表面中，设置N+型发射极区域12。在无源区段40ai中，在其几乎整个表面中，设置P+型本体接触区域25和P+型掩埋本体接触区域55。另一方面，在线性无源单元区域40i中，在其几乎整个表面中，设置P型本体区域15和P型浮置区域16(第二导电类型浮置区域)。
顺带提及，在此，“在给定间隔下以给定长度分布”意味着“是周期性的”。然而，“是大致周期性的”对应于局部和分散的分布。然而，“是局部和分散的”是“比其更宽”并且并不一定意味着“是周期性的或者准周期性的”。
2.对于本发明一个实施例中窄的有源单元IE型沟槽栅极IGBT的器件结构的说明(P型深浮置以及空穴阻挡结合结构)(主要参见图5至图9)
在该部分中，基于部分1的说明，将对于各个实施例(对应于部分1的图1、图2和图4)共同的特定芯片顶表面版图和装置单元结构(有源单元一维薄化结构)的一个示例进行说明。在该部分中描述的单元结构是交替排列系统的窄的有源单元型装置单元。
顺带提及，通常，采用具有1200伏击穿电压的IGBT元件2作为示例，芯片尺寸为3至12平方毫米。因此，芯片尺寸根据假定的电流值而大大改变。在此，为了描述的方便，将采用4毫米长、5.2毫米宽的芯片4作为示例而进行描述。在此，将通过假设器件的击穿电压例如是约1200伏而进行描述。
图5是本发明一个实施例(对于其他实施例和各自修改示例也适用)的窄的有源单元IE型沟槽栅极IGBT器件芯片的整体顶视图(大致对应于图1，但是接近于更详细结构)。图6是对应于图5的单元区域内部切断区域R3的部分的放大顶视图以用于示出本发明的一个实施例(有源单元二维薄化结构中的有源区段分散结构)的器件结构。图7是对应于图6的C-C’截面的器件剖视图。图8是对应于图6的D-D’截面的器件剖视图。图9是对应于图6的E-E’截面的器件剖视图。基于这些，将对于本发明的一个实施例(P型深浮置和空穴阻挡组合结构)中的窄的有源单元IE型沟槽栅极IGBT的器件结构进行说明。
如图5所示，在IGBT器件芯片2的顶表面1a的外侧周缘部分中，设置由例如铝型布线层构成的环状保护环3。在其内侧，设置耦合至环状浮置场环等的若干(单个或多个)环状场板4(例如由与之前相同的铝型布线层形成)。在场板4(浮置场环36)内侧，以及在芯片2的顶表面1a的内侧区域的主要部分中，设置单元区域10。采用例如由与之前相同的铝型布线层形成的金属发射极电极8将单元区域10的顶部覆盖至其外侧的相邻区域。金属发射极电极8的中心部分变成待与键合引线等耦合的金属发射极焊盘9。在金属发射极电极8与场板4之间，设置由例如与之前相同的铝型布线层形成的金属引线7。金属栅极引线7耦合至例如由与之前相同的铝型布线层形成的金属栅极电极5。金属栅极电极5的中心部分变成待与键合引线等耦合的栅极焊盘6。
随后，图6示出了图5的单元区域内部切断区域R3的放大平面版图(主要示出了半导体衬底的表面区域的版图)。如图6中所示，N+型发射极区域12并未形成在线性有源单元区域40a的几乎整个长度之上。线性有源单元区域40a沿其长度方向几乎周期性地划分为均包括N+型发射极区域12形成在其中的有源区段40aa以及N+型发射极区域12均未形成在其中的无源区段40ai。即，N+型发射极区域12设置在线性有源单元区域40a的有源区段40aa中几乎整个表面之上。P+型本体接触区域25设置在线性有源单元区域40a的无源区段40ai中几乎整个表面之上。另一方面，在由线性有源单元区域40a和沟槽栅极电极14分隔开的线性无源单元区域40i中，P型本体区域15和P型浮置区域16设置在其几乎整个表面之上。
随后，图7示出了图6的C-C’截面。如图7中所示，在半导体芯片2的背表面1b的半导体区域中，以如此方式形成P+型集电极区域18和N型场停止区域19以便它们垂直地相互接触。在半导体芯片2的整个背表面1b之上，形成了金属集电极电极17。
在线性有源单元区域40a的半导体芯片2的前表面1a(第一主表面)侧上的N-型漂移区域20(半导体衬底的前表面侧上的半导体区域)中，从底部依次设置N型空穴阻挡区域24、P型本体区域、以及N+型发射极区域12。此外，在半导体芯片2的前表面1a之上，形成了层间绝缘膜26。在位于线性有源单元区域40a中的层间绝缘膜26部分中，形成了接触沟槽11(或接触孔)。N+型发射极区域12经由接触沟槽11等耦合至设置在层间绝缘膜26之上的金属发射极电极8。N型空穴阻挡区域24的存在是任选的。然而，N型空穴阻挡区域24的存在并且因此用作空穴阻挡层。此外，N型空穴阻挡区域24的存在具有即便当线性有源单元区域40a的宽度变得非常窄时防止P型浮置区域16不期望的朝向线性有源单元区域40a延伸的效果。此外，N型空穴阻挡区域24的沉积具有即便当沟槽的深度并非非常大时(例如约3微米)也能够实施足够的IE效应的优点。此外，也具有能够大大减小关于沟槽深度改变的特性波动范围的效果。
在此，N型空穴阻挡区域24是用于抑制空穴流入从N-型漂移区域20至N+型发射极区域12的通路的阻挡区域。N型空穴阻挡区域24的杂质浓度例如低于N+型发射极区域12的浓度，并且高于N-型漂移区域20的浓度。N型空穴阻挡区域24的存在可以有效地抑制累积在线性无源单元区域40i中的空穴进入线性有源单元区域40a中的发射极通路(从N-型漂移区域20朝向P+型本体接触区域25的通路)。此外，N型空穴阻挡区域24仅局部地设置在有源单元区域40a中。这防止了在闭合时的空穴的放电电阻的不必要增大，这防止了开关特性的退化。
与此相对比，在线性无源单元区域40i(半导体衬底的表面侧半导体区域)中半导体芯片2的前表面1a(第一主表面)侧上N-型漂移区域20中，从底部依次设置P型浮置区域16和P型本体区域15。P型浮置区域16的深度设置为大于沟槽21的深度，并且以如此方式分布以便覆盖沟槽21的较低端。以此方式，能够有效防止电场强度在截止状态集中在沟槽21的较低端。
随后，图8示出了图6的D-D’截面。如图8中所示，该截面不同于图7之处在于P+型本体接触区域25设置在线性有源单元区域40a的P型本体区域15的前表面之上，并且P+型掩埋本体接触区域55设置为以层叠方式与底部接触。顺带提及，其他部分完全与图7中相同。
随后，图9示出了图6的E-E’截面。如图9中所示，在半导体芯片2的背表面1b的半导体区域中，P+型集电极区域18和N型场停止区域19形成为相互垂直接触。在半导体芯片2的背表面1b之上，形成金属集电极电极17。
在线性有源单元区域40a(在半导体衬底的前表面侧半导体区域中)的有源区段40aa中半导体芯片2的前表面1a(第一主表面)侧上的N-型漂移区域20中，从底部依次设置N型空穴阻挡区域24、P型本体区域15、以及N+型发射极区域12。另一方面，在线性有源单元区域40a(半导体衬底的前表面侧半导体区域)的无源区段40ai中半导体芯片2的前表面1a(第一主表面)侧上的N-型漂移区域20中，从底部依次设置N型空穴阻挡区域24、P型本体区域15、P+型掩埋本体接触区域55、以及P+型本体接触区域25。类似于以上，在半导体芯片2的前表面1a之上，形成接触沟槽11(或接触孔)。N+型发射极区域12和P+型本体接触区域25经由接触沟槽11等耦合至金属发射极电极8。
在此，为了更详细示出器件结构，将示出每个器件部分的主要尺寸和主要参数的示例(参见图2和图4)。即，线性有源单元区域的宽度Wa约为1.0微米，而线性无源单元区域的宽度Wi约为2.5微米(线性有源单元区域的宽度Wa期望的窄于线性无源单元区域的宽度Wi，并且“Wi/Wa”的数值特别优选地在例如2至3的范围内)。接触宽度约为1.0微米；沟槽宽度约为0.7微米(特别优选地0.8微米或更小)；沟槽深度约为3微米；N+型发射极区域12的深度约为0.6微米；以及P型本体区域15(沟道区域)的深度约为1.2微米。P型浮置区域16的深度约为4.5微米；N型场停止区域19的厚度约为1.5微米；P+型集电极区域的厚度约为0.5微米；以及半导体衬底2的厚度约为120微米(在此，示出了约1200伏击穿电压的示例)。顺带提及，半导体衬底2的厚度高度取决于击穿电压。因此，在600伏击穿电压的情形下，厚度例如约为70微米。在400伏击穿电压的情形下，厚度例如约为40微米。此外，沟槽栅极电极14的顶表面中的凹陷深度例如约为0.4微米，并且线性有源单元区域40a的相对侧沟槽之间的距离(沟槽内侧边之间的距离)例如约为0.3微米。P+型本体接触区域的厚度例如约为0.4微米；以及P+型掩埋本体接触区域的厚度例如约为0.5微米。线性有源单元区域40a中有源区段40aa的宽度例如约为0.4微米。尽管无源区段40ai的宽度高度取决于所需饱和电流的值，但其例如约为10微米。N-型漂移区域20的电阻率因而例如约为70Ωcm。
有源区段40aa的宽度优选地为0.5微米或更小。在该情形下，在N+型发射极区域12下方空穴穿过P型本体区域15的流动距离估算为0.25微米或更小，并且从闩锁(latch-up)电阻的角度而言处于无疑问的水平。
顺带提及，在以下示例以及部分1的示例中，各自对应部分的尺寸也大致与在此所示的相同，并且因此将不再重复对其说明。
3.对于对应于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的制造方法的主要制造工艺的说明(主要为图10至图24)
在该部分中，将示出部分2中所述器件结构的制造方法的一个示例。在下文中，将主要对于单元区域10进行描述。然而，对于周围部分等而言，如果需要的话，则也将参考图1、图2、图4等。
图10是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(空穴阻挡区域引入步骤)中的器件剖视图。图11是用于示出对应于本发明一个实施例的器件结构的制造方法的对应于图7的制造步骤(P型浮置区域引入步骤)的器件剖视图。图12是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(沟槽处理硬掩模沉积步骤)中的器件剖视图。图13是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(沟槽硬掩模处理步骤)中的器件剖视图。图14是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(沟槽处理步骤)中的器件剖视图。图15是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(沟槽处理硬掩模移除步骤)中的器件剖视图。图16是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(驱入扩散和栅极氧化步骤)中的器件剖视图。图17是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(栅极多晶硅回刻步骤)中的器件剖视图。图18是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(P型本体区域和N+型发射极区域引入步骤)中的器件剖视图。图19是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(P+型本体接触区域和P+型掩埋本体接触区域引入步骤)中的器件剖视图。图20是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(层间绝缘膜沉积步骤)中的器件剖视图。图21是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(接触空穴形成步骤)中的器件剖视图。图22是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(表面金属沉积步骤)中的器件剖视图。图23是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(背表面抛光和背表面杂质引入步骤)中的器件剖视图。图24是用于示出对应于本发明一个实施例的器件结构的制造方法的在对应于图7的制造步骤(背表面金属电极形成步骤)中的器件剖视图。基于这些，将对于对应于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的制造方法的主要制造工艺进行描述。
首先，制备N-型单晶硅(例如磷浓度约2×1014/cm3)的200-直径晶片(每个晶片可以具有各种直径，诸如150的直径、100的直径、300的直径以及450的直径)。在此，例如最佳通过FZ(浮置区域)方法来制备晶片。然而，通过CZ(Czochralski卓克拉尔斯基)法制备的晶片也是可接受的。这是因为通过FZ法制备的晶片更稳定地提供了具有相对更高品质和更稳定浓度的高电阻晶片。另一方面，在约450摄氏度下退火CZ晶体产生了热施主。这不利地导致基本N型杂质容量的增大。因此，在该情形下，在CZ晶体之中，优选使用那些通过MCZ(施加磁场的CZ)法制备的、具有相对较低氧浓度的晶片。在MCZ晶体之中，由特别是HMCZ(水平MCZ)法、CMCZ(尖端MCZ)法等制备的晶体是特别优选的。低氧MCZ晶体的氧浓度通常在约3×1017/cm3至7×1017/cm3之间。相反地，FZ(浮置区域)晶体的氧浓度通常约为1×1016/cm3，并且不使用磁场的常规CZ晶体的氧浓度通常约为1×1018/cm3。
对于本发明的每个实施例的IE型沟槽栅极IGBT而言，即使通过CZ法制备的晶体也能够实现通常作为产品可允许的器件设计。这是由于以下内容：对于IE效应增强的IGBT而言，对于前表面侧空穴积累效应在导通状态下总空穴分布相对平坦；因此，即使当晶体电阻率改变时，出现在开关损耗上的效应也是小的。顺带提及，例如当击穿电压假设处于从约600伏至约1200伏的范围内时，特别适用于IGBT的高电阻CZ晶体的电阻率范围是从约20Ωcm至约85Ωcm的范围。
在此，在IGBT中，与低氧浓度的FZ晶体相比，使用CZ晶体具有高机械强度和高热失真阻抗的优点。此外，与FZ晶体相比，CZ晶体也具有相对容易增大晶片直径的优点。此外，随着直径增大，热应力问题的重要性也增大。因此，从针对热应力的对策观点来看，使用CZ晶体更为有利。本发明的结构的应用使得根据情形能合适地使用FZ晶体和CZ晶体。
随后，如图10中所示，在半导体晶片1的几乎整个前表面1a(第一主表面)之上，通过涂覆等形成N型空穴阻挡区域引入抗蚀剂膜31，并且通过常规光刻来图形化N型空穴阻挡区域引入抗蚀剂膜31。使用图形化的N型空穴阻挡区域引入抗蚀剂膜31作为掩模，例如通过离子注入，将N型杂质引入半导体晶片1的前表面1a(第一主表面)侧上的半导体衬底1s(N-型单晶硅衬底)中，由此形成N型空穴阻挡区域24。作为该步骤处的离子注入条件，可以示出以下作为优选的：例如，离子种类：磷，掺杂剂量：约6×1012/cm3，以及注入能量：约80KeV。随后，变得不再需要的抗蚀剂膜31通过灰化等移除。因此，在形成沟槽之前引入N型空穴阻挡区域24有利于控制深度和横向膨胀。
随后，如图11所示，在半导体晶片1的几乎整个前表面1a之上，通过涂覆等形成P型浮置区域引入抗蚀剂膜37，并且通过常规光刻来图形化P型浮置区域引入抗蚀剂膜37。使用图形化的P型浮置区域引入抗蚀剂膜37作为掩模，例如通过离子注入，将P型杂质引入半导体晶片1的前表面1a(第一主表面)侧上的半导体衬底1s中，因此形成了P型浮置区域16。作为在该步骤下的注入条件，可以示出以下作为优选的：例如，离子种类：硼，剂量：约3.5×1013/cm3，以及注入能量：约75KeV。随后，通过灰化等来移除已变得不再需要的抗蚀剂膜37。随后，如果需要的话，则执行激活退火等(例如900摄氏度，约30分钟)。顺带提及，在引入P型浮置区域16时，也同时引入图2的单元外围结区域35和浮置场环36。因此，在形成沟槽之前引入P型浮置区域16有利于控制深度和横向膨胀。顺带提及，自然可以理解，引入N型空穴阻挡区域24和P型浮置区域16的时间点是可逆的。
随后，如图12所示，在半导体晶片1的几乎整个前表面1a之上，例如通过CVD(化学气相沉积)来沉积诸如氧化硅型绝缘膜(例如具有约450nm的厚度)的沟槽形成硬掩模32。
随后，如图13所示，在半导体晶片1的几乎整个前表面1a之上，通过涂覆等形成沟槽硬掩模处理抗蚀剂膜33，并且通过常规光刻图形化沟槽硬掩模处理抗蚀剂膜33。使用图形化的沟槽硬掩模处理抗蚀剂膜33作为掩模，例如通过干法刻蚀，图形化沟槽形成硬掩模32。随后，通过灰化等来移除已变得不需要的抗蚀剂膜33。
随后，如图14所示，使用图形化的沟槽形成硬掩模32，例如通过各向异性干法刻蚀形成沟槽21。作为用于各向异性干法刻蚀的气体种类，例如Cl2/O2型气体可以示出作为优选气体。
随后，如图15所示，通过使用例如氢氟酸型氧化硅膜刻蚀剂的湿法刻蚀，移除已变得不需要的沟槽形成硬掩模32。
随后，如图16所示，P型浮置区域16和N型空穴阻挡区域24经受驱入扩散(例如1200摄氏度，约30分钟)。因此，在形成沟槽之后，P型浮置区域16和N型空穴阻挡区域24经受驱入扩散。这有利于控制深度，以及横向膨胀。
接下来，例如通过热氧化或CVD或其两者，在几乎整个半导体晶片1的前表面1a以及沟槽21的内表面之上，形成了栅极绝缘膜22(例如约120nm的厚度)。
随后，如图17所示，例如通过CVD，沉积掺杂磷的掺杂多晶硅膜27(例如约600nm厚度)，以在栅极绝缘膜22之上的半导体晶片1的前表面1a和沟槽21的内表面之上填充沟槽21。随后，例如通过干法刻蚀(例如气体种类是SF6)，回刻多晶硅膜27，由此在沟槽21中形成沟槽栅极电极14。
随后，如图18所示，在半导体晶片1的几乎整个前表面1a之上，通过常规光刻形成P型本体区域引入抗蚀剂膜38。通过使用P型本体区域引入抗蚀剂膜38作为掩模，例如通过离子注入，将P型杂质引入单元区域10的几乎整个表面以及其他需要部分中，由此形成了P型本体区域15。作为在该步骤处的离子注入条件，以下可以示出作为优选：例如，离子种类：硼，剂量：约2×1013/cm3，以及注入能量：约250KeV。随后，通过灰化等移除已变得不再需要的P型本体区域引入抗蚀剂膜38。随后，P型本体区域15经受驱入扩散(例如1000摄氏度，约100分钟)。顺带提及，在P型浮置区域16和N型空穴阻挡区域24的驱入扩散之后，引入P型本体区域15。这有利于控制分布等。
随后，在半导体晶片1的几乎整个前表面1a之上，通过常规光刻形成N+型发射极区域引入抗蚀剂膜39。通过使用N+型发射极区域引入抗蚀剂膜38作为掩模，例如通过离子注入，将N型杂质引入线性有源单元区域40a的有源区段40aa中的P型本体区域15的顶表面的几乎整个表面中，由此形成N+型发射极区域12。根据本发明的结构特征，沟槽栅极电极14前表面凹陷至距离前表面稍微深的位置(例如约0.40微米)。因此，N+型发射极区域12也要求相应地形成至相对较深位置。作为在该步骤处离子注入条件，以下两阶段离子注入可以示出作为优选：例如，离子种类：磷，剂量：约1×1014/cm3，以及注入能量：约175KeV，并且除此之外，离子种类：砷，剂量：约5×1015/cm3，以及注入能量：约80KeV。随后，通过灰化等移除已变得不再需要的N+型发射极区域引入抗蚀剂膜39。
随后，如图19所示，在半导体晶片1的几乎整个前表面1a之上，通过常规光刻形成诸如P+型本体接触区域之类的引入抗蚀剂膜56。通过使用P+型本体接触区域等引入抗蚀剂膜56作为掩模，例如通过离子注入，将P型杂质引入线性有源单元区域40a的无源区段40ai中P型本体区域15的几乎整个顶表面中，由此形成P+型本体接触区域25。作为该步骤处的离子注入条件，以下可以示出作为优选：例如，离子种类：BF2，剂量：约5×1015/cm3，以及注入能量：约80KeV。
随后，使用P+型本体接触区域等引入抗蚀剂膜56作为掩模，例如通过离子注入，将P型杂质引入线性单元区域40a的无源区段40ai中P型本体区域15的几乎整个顶表面中，由此形成P+型掩埋本体接触区域55。作为该步骤处离子注入条件，如下可以示出以作为优选：例如，离子种类：硼，剂量：约3×1015/cm3，以及注入能量：约80KeV。随后，通过灰化等移除已变得不需要的P+型本体接触区域等引入抗蚀剂膜56。仍然在下文中，N+型发射极区域12、P+型本体接触区域25以及P+型掩埋本体接触区域55经受激活退火(例如950摄氏度约60分钟)。顺带提及，自然可以理解，引入N+型发射极区域12、P+型本体接触区域25和P+型掩埋本体接触区域55的顺序可以相互替换。在P型本体区域15的驱入扩散之后执行N+型发射极区域12、P+型本体接触区域25和P+型掩埋本体接触区域55的引入。这有利于控制其分布。此外，P+型掩埋本体接触区域55不是必须的。然而，P+型掩埋本体接触区域55的存在有利于改进闩锁阻抗。此外，P+型本体接触区域25和P+型掩埋本体接触区域55也可以由一次性离子注入形成。然而，两段离子注入更容易控制浓度分布，并且因此特别有利于改进闩锁阻抗。
随后，如图20中所示，在半导体晶片1的几乎整个前表面1a之上，例如通过CVD，沉积例如PSG(磷硅酸盐玻璃)膜(其厚度例如约600nm)作为层间绝缘膜26。用于层间绝缘膜26的材料的优选示例除了PSG膜之外，还可以包括BPSG(硼磷硅酸盐玻璃)膜、NSG(未掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜或其组合。
随后，如图21中所示，在层间绝缘膜26之上在半导体晶片1的前表面1a之上，通过常规光刻形成接触沟槽形成抗蚀剂膜。接下来，例如通过各向异性干法刻蚀(气体种类例如是Ar/CHF3/CF4)，形成接触沟槽11(或接触空穴)。随后，通过灰化等移除已不再需要的抗蚀剂膜。
随后，如图22所示，例如通过溅射等，形成铝型电极膜8(将为金属发射极电极8)。具体地，例如执行以下工序。首先，例如通过溅射沉积，在半导体晶片1的几乎整个前表面1a之上，形成作为阻挡金属膜的TiW膜(例如约200nm厚度)(通过稍后的热处理，TiW膜中大量钛移动至硅界面以形成硅化物，这有助于改进接触特性，但是该工艺是复杂的，并且因此图中未示出)。
接下来，例如在约650摄氏度下、在氮气气氛中执行约30分钟硅化物退火。随后，在几乎整个阻挡金属膜之上，例如通过溅射沉积，包括铝作为主要组分(例如以若干百分比添加的硅，余下的是铝)的铝型金属膜(例如具有约5微米的厚度)形成为填充接触沟槽11。随后，通过常规光刻，图形化包括铝型金属膜和阻挡金属膜的金属发射极电极8(作为用于干法刻蚀的气体种类，例如是C12/BCl3)。此外，作为最终钝化膜，例如在晶片1的几乎整个器件表面1a之上涂覆包括聚酰亚胺作为主要组分的有机膜(例如具有约2.5微米的厚度)。通过常规光刻，打开了图5的发射极焊盘9、栅极焊盘6等等。
随后，晶片1的背表面1b经受背表面抛光处理(如果需要的话，也执行用于去除背表面损伤的化学刻蚀等等)。结果，如果需要的话，例如约800微米(作为优选范围，例如从约1000至450微米)的原始晶片厚度减小例如约200至30微米。例如，当击穿电压假设约为1200伏时，最终厚度约为120微米。
随后，如图23中所示，通过例如离子注入，将N型杂质引入半导体晶片1的几乎整个背表面1b中，由此形成N型场停止区域19。在此，作为离子注入条件，以下可以示出作为优选：例如，离子种类：磷，剂量：约7×1012/cm3，以及注入能量：约350KeV。随后如果需要的话，为了激活杂质，晶片1的背表面1b经受激光退火等。随后，例如通过离子注入，将N型杂质引入半导体晶片1的几乎整个背表面1b中，由此形成P+型集电极区域18。在此，作为离子注入条件，以下可以示出作为优选：例如，离子种类：硼，剂量：约1×1013/cm3，以及注入能量：约40KeV。随后如果需要的话，为了激活杂质，晶片1的背表面1b经受激光退火等。在此，对于背表面离子注入的激活退火，优化激光退火条件。结果，在邻近于N型场停止区域19与N-型漂移区域20之间的部分处由背表面离子注入产生的晶体缺陷可以有意的允许保留。剩余晶体缺陷用作局部寿命控制层，并且有助于改进开关性能与导通电压之间的平衡特性。在此，作为退火条件(激光应用条件)，以下可以示出作为优选：例如，退火方法：从晶片1的背表面1b侧施加激光，波长：527nm，脉冲宽度：约100ns，能量密度约1.8J/cm2，应用系统：2-脉冲系统，脉冲之间的延迟时间：约500ns，以及脉冲重叠率：约66％。
随后，如图24中所示，例如通过溅射沉积，在半导体晶片1的背表面1b的几乎整个表面之上形成金属集电极电极17(对于特定细节，参见图25及其说明)。随后，通过划片等，执行划分半导体晶片1的芯片区域，并且如果需要的话，则执行密封封装，这导致完成器件。
4.对于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的背表面侧器件结构的说明，或者修改实施例的说明(铝掺杂结构)(主要是图25)
在该部分中描述的示例涉及半导体衬底的背表面侧结构。然而，除了该部分之外的其他示例均涉及半导体衬底的前表面侧结构。因此，该部分的示例适用于除了该部分中之外的所有其他示例。此外，自然可以理解，它们也适用于具有其他常规前表面侧结构IGBT等。
在该部分中，为了说明的方便，将根据部分2的示例描述器件结构。为此目的，将参照部分3进行简述。
顺带提及，在下文中，将具体描述IE型沟槽栅极IGBT。自然可以理解，背表面结构不限于IE型IGBT和沟槽栅极IGBT，而是也适用于其他形式的IGBT等。
图25是器件背表面的局部细节剖视图，以用于详细描述本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的背表面侧器件结构，或者用于示出修改示例(掺铝结构)的器件结构和制造方法。基于此，将对本发明一个实施例或者修改示例(掺铝结构)的窄的有源单元IE型沟槽栅极IGBT的背表面侧器件结构进行说明。
图25示出了图7的半导体芯片2的背表面侧及其邻近部分的放大剖视图(沿芯片厚度方向放大的背侧附近结构的示意图)。如图25所示，在半导体衬底2的背表面侧上P+型集电极区域18的底端处的半导体区域中，设置相对薄的P型半导体区域(具有例如约0.04至0.1微米的厚度)，即铝掺杂区域30。杂质浓度(例如约1×1019/cm3)高于P+型集电极区域18的杂质浓度。在半导体衬底2的背表面1b之上形成与铝掺杂区域30接触的金属集电极电极17。其一个示例将示出为从侧面更接近半导体衬底2的以下配置。即，存在作为铝掺杂区域30的杂质源的铝背表面金属膜17a(例如具有约600nm的厚度)、钛背表面金属膜17b(例如具有约100nm的厚度)、镍背表面金属膜17c(例如具有约600nm的厚度)、以及金背表面金属膜17d(例如具有约100nm的厚度)。
随后，将简述制造方法。在部分3中图24的工艺中，即在溅射沉积期间，铝背表面金属膜17a、钛背表面金属膜17b、镍背表面金属膜17c和金背表面金属膜17d依次经受溅射沉积。通过在该步骤处产生的热，将铝引入硅衬底中，由此形成铝掺杂区域30。随后，通过划片等，执行将半导体晶片1划分为芯片区域，导致图7所示的状态(图7并未清晰示出详细结构)。
在本发明的每个实施例中，采用如下结构，其中处于导通状态时，空穴在发射极侧累积以促进电子注入。另一方面，对于背表面集电极侧上的PN二极管而言，相反地，采用导致低注入效率的二极管，由此实现较低的开关损耗。即，采用了透明发射极。在此，为了形成具有低注入效率的背表面二极管，减小去往P+型集电极区域18的载流子浓度“Qp”与N型场停止区域19的载流子浓度“Qn”的比值(下文中称作“载流子浓度比”)也即“(Qp/Qn)”是有效的。然而，因此，当P+型集电极区域18的载流子浓度“Qp”过渡减小时，背表面金属接触的特性恶化。因此，在该示例中，设置使得铝掺杂区域30的杂质浓度高于从背表面铝膜引入P+型集电极区域18中的杂质浓度。对于载流子浓度比而言，例如约1.5(范围例如约1.1至4)，可以示出作为能够优化开关性能与导通电压性能之间平衡性能的一个优选。在本发明的每个实施例中，采用如下结构：在导通状态时，空穴在发射极侧累积以促进电子注入。在该步骤处，从前表面侧注入的电子到达背表面集电极侧，并且促进空穴从背表面PN二极管的注入。此外，注入的空穴到达前表面，并且促进电子从前表面侧的注入。当采用本发明的每个实施例时，这种正反馈现象促进N-漂移区域20的导电率调制的出现。为此，即便当背表面集电极侧上PN二极管具有导致低注入效率的规格时，也变得可以实施器件使其较不易经受导通电压的增加。当开关性能视作重要时，也假设了其中“(Qp/Qn)”设置为1或更小的情形。然而，即便在该情形下，本发明的表面结构的效果也可以抑制导通电压急速增大。
5.对涉及本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的前表面侧器件结构的修改示例1的说明(N+型表面浮置区域以及P+型表面浮置区域添加结构)(主要参见图26至图28)
在该部分中描述的示例例如是图6的平面版图的修改示例。
图26是对应于图6的放大顶视图，用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例1(N+型表面浮置区域以及P+型表面浮置区域的添加结构)。图27是对应于图26的F-F’截面的器件剖视图。图28是对应于图26的G-G’截面的器件剖视图。基于这些，将对于关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例1(N+型表面浮置区域以及P+型表面浮置区域的添加结构)进行说明。
如图26所示，与图6的区别之处在于，不仅在于线性有源单元区域40a中，还在对应于有源区段40aa的线性无源单元区域40i的部分中，设置对应于N+型发射极区域12的N+型表面浮置区域12i(第一导电类型表面浮置区域)。即，N+型表面浮置区域12i以与例如N+型发射极区域12相同的工艺同时形成。结果，线性无源单元区域40i划分为其中沿其长度方向形成有N+型表面浮置区域12i的第一导电类型浮置区域形成区段，以及其中并未形成N+型表面浮置区域12i的第一导电类型浮置区域非形成区段。
从IGBT中MOSFET部分注入的一些电子流过在沟槽侧壁的N型层部分处形成的累积层以及在P型侧壁部分处形成的反型层，并且也到达N+型浮置区域12i，以注入至P型浮置区域16。当IGBT在该状态关闭时，电子与保留在P型浮置区域16中待消灭的空穴复合。结果，可以减小处于关断时的开关损耗。
此外，类似地，与图6不同，不仅在线性有源单元区域40a中，还在对应于有源区段40aa的线性无源单元区域40i的部分中，设置对应于P+型本体接触区域12和P+型掩埋本体接触区域55的区域。即，该区域是P+型表面浮置区域25i(第二导电类型表面浮置区域)和P+型掩埋浮置区域55i。
因此，图26的F-F’截面大致等于图7，除了图27所示之外，在线性无源单元区域40i的有源区段40aa的半导体衬底的前表面1a中，设置N+型表面浮置区域12i。
另一方面，图26的G-G’截面等于图6，除了图28中所示之外，在线性无源单元区域40i的P型本体区域15的前表面区域中，也设置对应于P+型本体接触区域12和P+型掩埋本体接触区域55的P+型表面浮置区域25i(第二导电类型表面浮置区域)和P+型掩埋浮置区域55i。
这种结构具有跨越沟槽21以相对简易结构形成引入抗蚀剂膜39的N+型发射极区域和引入抗蚀剂膜56的P+型本体接触区域等的优点。即，该结构具有增大了工艺容限的优点，其中无需允许抗蚀剂膜图形的端部沿着沟槽延伸。此外，对于该情形而言，结构也不限于全部跨越线性无源单元区域40i。也可以接受，引入抗蚀剂膜39的N+型发射极区域的抗蚀剂膜图形的端部和引入抗蚀剂膜的P+型本体接触区域等可以形成在线性无源单元区域40i的内侧。
6.对于关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的修改示例2的说明(简化的有源单元结构)(主要见图29)
在该部分中描述的装置单元结构是通过省略在图7中装置单元结构中P型浮置区域16和N型空穴阻挡区域24得到的结构。
图29是对应于图7的图6的C-C’截面的器件剖视图，用于示出关于本发明的一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例2(简化的有源单元结构)。基于此，将对于关于本发明的一个实施例的窄的有源单元IE型沟槽栅极IGBT的前表面侧器件结构的修改示例(简化的有源单元结构)进行说明。
如图27所示，在该示例中，在图7中装置单元结构中，省略了P型浮置区域16和N型空穴阻挡区域24。因此，与图7的结构相比，线性有源单元区域40a的N-型漂移区域20的空穴浓度倾向于减小。例如，当线性有源单元区域40a足够窄时，并且当沟槽21的深度足够深时，采用图29的结构变得有效。即，可以简化器件结构以及掺杂步骤。此外，实施的结构在如下情形下是有利的：重要性并非位于低导通电压而是期望更高的开关性能。
7.对于关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的前表面侧器件结构的修改示例3的说明(空穴集电极单元添加结构)(主要是图30至图35)
在该部分中所述的示例是对于部分1中所述基本器件结构(主要是图2)的修改示例。因此，诸如图1、和图3至图29的其他视图也分别适用于增添具有相应改变或者未变化的该示例。
图30是对应于图2的图1的单元区域端部切断区域R1的A-A’截面的器件剖视图，用于示出关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)。图31是图1的线性装置单元区域及其外围R5的放大顶视图，用以说明关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)。图32是对应于图6的放大顶视图用以说明关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的表面侧器件结构的修改示例3(空穴集电极单元添加结构)。图33是对应于图32的H-H’截面的器件剖视图。图34是对应于图32的J-J’截面的器件剖视图。图35是对应于图32的K-K’截面的器件剖视图。基于这些，将对关于本发明一个实施例的窄的有源单元IE型沟槽栅极IGBT的前表面侧器件结构的修改示例3(空穴集电极单元添加结构)进行说明。
(1)对于窄的有源单元型装置单元以及交替排列系统的说明(主要是图30)：
随后，图30示出了图1的单元区域端部区域R1的X-X’截面。如图30所示，在芯片2的背表面1b(半导体衬底的背侧主表面或者第二主表面)的半导体区域(在该示例中，单晶硅区域)中，设置P+型集电极区域18。在前表面之上，设置金属集电极电极17。在形成半导体衬底2的N-型漂移区域20(第一导电类型漂移区域)与主要部分的P+型集电极区域18之间，设置N型场停止区域19。
另一方面，在N-型漂移区域20的前表面侧1a(半导体衬底的前表面侧主表面或者第一主表面)上的半导体区域中，设置大量沟槽21。因此，沟槽栅极电极14分别经由栅极绝缘膜22嵌入。每个沟槽栅极电极14根据其功能耦合至金属栅极电极5(具体地金属栅极引线7)或发射极电极8。
此外，沟槽21执行限定各自区域的功能。例如，虚设单元区域34由沟槽21的配对从相对的侧边限定。这些沟槽21的一个沟槽限定单元区域10以及单元外围结区域35。单元外围结区域35经由P+型本体接触区25p耦合至金属发射极电极8。顺带提及，在本发明中，除非给出相反指示，在沟槽任何部分处栅极绝缘膜22的厚度假设大致相等(然而如果需要的话，并不排除给定部分的厚度与其他部分不同)。因此，在单元外围结区域35和虚设单元区域34中，建立了发射极接触。结果，即便当虚设单元区域34等的宽度随工艺改变时，能够阻止击穿电压的降低。
在位于单元外围结区域35外侧的N-型漂移区20的前表面侧1a上的半导体区域中，设置P型浮置场环36。在前表面1a之上，设置场板4，并且经由P+型本体接触区域25r耦合至浮置场环36。
随后，将进一步描述单元区域10。虚设单元区域34在结构和尺寸上均基本上与线性有源单元区域40a相同，除了并不具有N+型发射极区域12之外。设置在P型本体区域15的前表面中的P+型本体接触区域25d耦合至金属发射极电极8。此外，虚设单元区域34可以以与空穴集电极单元基本上相同的结构来形成(参见图30)。
单元区域10的大多数内侧区域基本上具有与作为装置单元的线性装置单元区域40平移对称的重复结构(顺带提及，并非要求严格对称。同理适用于下文)。作为装置单元的线性装置单元区域40包括线性无源单元区域40i、在其一侧上的线性有源单元区域40c、在其另一侧上的线性空穴集电极单元区域40c、以及在其相对侧上的半宽线性无源单元区域40i。然而，具体地，可以看出，线性有源单元区域40a和线性空穴集电极单元区域40c交替设置在全宽线性无源单元区域40i之间(参见图31)。备选地，也可以看出，第一线性装置单元区域40f以及第二线性装置单元区域40s交替排列。
在线性有源单元区域40a的半导体衬底的前表面侧主表面1a(第一主表面)侧上半导体表面区域中，设置P型本体区域15(第二导电类型本体区域)。在其前表面中，设置N+型发射极区域12(第一导电类型发射极区域)和P+型本体接触区域25。N+型发射极区域12和P+型本体接触区域25耦合至金属发射极电极8。在线性有源单元区域40a中，在P型本体区域15下方的N-型漂移区域20中，设置N型空穴阻挡区域24。顺带提及，在线性有源单元区域40a的相对侧上的沟槽栅极电极14电耦合至金属栅极电极5。
相反地，线性空穴集电极单元区域40c的结构不同于该示例之处仅在于没有N+型发射极区域12，以及在其相对侧上的沟槽栅极电极14耦合至发射极电极8并且在包括尺寸等的其他方面与线性有源单元区域40a相同。
另一方面，在线性无源单元区域40i中半导体衬底的前表面侧主表面1a(第一主表面)侧半导体表面区域中，类似地，设置P型本体区域15。在下方的N-型漂移区域20中，设置覆盖了相对侧上沟槽21的较低端并且比其更深的P型浮置区域16(第二导电类型浮置区域)。通过设置该P型浮置区域16，可以增宽线性无源单元区域的宽度Wi而不会引起击穿电压的显著降低。例如，即便当调整版图布局以便于优化诸如栅极电容和导通电压的特性时，也无需畏惧击穿电压的减小，并且可以确保设计的自由度。此外，例如，当为了优化而增大N型空穴阻挡区域24的浓度时，类似地，对于击穿电压没有影响。结果，变得能够有效增强空穴累积效应。顺带提及，在IE型沟槽栅极IGBT中，没有形成从发射极电极8至P型浮置区域16的接触。这是如下：阻挡了从P型浮置区域16至发射极电极8的直接空穴放电通路，这导致在线性有源单元区域40a下方的N-型漂移区域20(N基极区域)的空穴浓度增大；结果，提供从MOSFET注入IGBT中N基极区域的电子浓度，由此减小了导通电阻。
在该示例中，线性有源单元区域40a的宽度Wa以及线性空穴集电极单元区域40c的宽度Wc设置为窄于线性无源单元区域40i的宽度Wi。在本发明中，这称作“窄的有源单元型装置单元”。在下文中，主要的，将具体描述具有窄的有源单元型装置单元的器件。然而，在此所述的示例不限于此。自然可以理解，该示例也适用于具有“非-窄的有源单元型装置单元”的器件。
在图30的示例中，线性有源单元区域40a(或线性空穴集电极单元区域40c)与线性无源单元区域40i交替排列以形成线性装置单元区域40。该结构在本发明中称作“交替排列系统”。在下文中，除非给出相反指示，将对交替排列系统的前提进行描述。然而，自然可以理解，“非-交替排列系统”也是可接受的。
在图30中，对本发明的图31至图35的实施例的外形进行了描述(主要部分及其周围部分)。然而，在以下说明书中，这些划分为诸如单元部分(截面或者平面结构)的结构元件，以及将要描述的单元周围部分。然而，自然可以理解，这些也提供了各种修改示例的外形。
(2)对于有源单元二维薄化结构的说明(主要是图31)
图31示出了图1的线性装置单元区域主要部分及其周围部分切断区域R5的详细平面结构的一个示例。如图31所示，在线性有源单元区域40a的长度方向上，例如具有给定长度的有源区段40aa以给定间隔设置，在有源区段之间具有其中并未包括N+型发射极区域12的无源区段40ai。即，线性有源单元区域40a的长度方向上的一些部分局部并且分散地成为有源区段40aa。将进一步进行描述。在线性有源单元区域40a的有源区段40aa中，几乎在其整个区域中，设置N+型发射极区域12。在线性有源单元区域40a的无源区段40ai中，几乎在其整个区域中，设置P+型本体接触区域25和P+型掩埋本体接触区域55。另一方面，在线性空穴集电极单元区域40c中，几乎在其整个区域中，设置P+型本体接触区域25和P+型掩埋本体接触区域55，并且未设置N+发射极区域12。在线性无源单元区域40i中，与其他类似地，几乎在其整个区域中，设置P型本体区域15和P型浮置区域16(第二导电类型浮置区域)。
顺带提及，在此，“以给定间隔给定长度分布”意味着“是周期性的”。然而，“大致是周期性的”对应于局部和分散的分布。然而，“是局部和分散的”是“比其更宽的”并且并非一定意味着“是周期性或者准周期性的”。
(3)对于其中以空穴集电极单元交替地替换有源单元的版图和器件结构的详细说明(主要图32至图35)：
线性有源单元区域40a和线性无源单元区域40i的结构与图4和图6至图9所示相同。在下文中，将仅仅描述线性空穴集电极单元区域40c。
如图32所示，要求在线性空穴集电极单元区域40c的相对侧上的沟槽掩埋电极14c耦合至发射极电势。在该示例中，两者(相对侧上的沟槽掩埋电极14c)经由例如在相同层(包括耦合部分沟槽21c中的沟槽内电极14i)处的多晶硅膜的掩埋电极耦合部分28而相互连接。在掩埋电极耦合部分28之上，在发射极电极-掩埋电极之间设置接触部分11c(接触孔)，经由接触部分建立与金属发射极电极8的耦合。随后，线性空穴集电极单元区域40c的特征类似于线性有源单元区域40a的特征，不同之处在于并未设置N+型发射极区域12，以及P+型本体接触区域25和P+型掩埋本体接触区域55设置在几乎整个区域中，除了掩埋电极耦合部分28的下方部分之外。
随后，图33示出了图32的H-H’截面。如图33所示，截面类似于图7的截面(线性有源单元区域40a)。然而，在线性空穴集电极单元区域40c的截面中，在上覆部分中具有掩埋电极耦合部分28(多晶硅耦合部分)。因此未引入N+型发射极区域12和P型本体区域15。这是因为以下原因：在图17的步骤中，留下了在线性空穴集电极单元区域40c之上的多晶硅膜27；结果，在图18的步骤中，杂质并未被引入掩埋电极耦合部分28下方。这也适用于图34。在此，掩埋电极耦合部分28的下方部分处于浮置状态。如果P型扩散层根本不存在，在截止状态时，电场强度集中至沟槽底端，导致击穿电压的减小。为此，期望将P型浮置区域16引入掩埋电极耦合部分28之下。P型浮置区域16已在掩埋电极形成之前的步骤处经受离子注入，并且因此可以设置在掩埋电极耦合部分28之下。结果，即便以任何尺寸设置线性无源单元区域40i，均可以确保击穿电压。这使得能够根据产品需要自由设计。
随后，图34示出了图32的J-J’截面。如图34所示，截面基本上类似于图9，不同之处在于，在线性空穴集电极单元区域40c与线性无源单元区域40i之间，具有耦合部分沟槽21c和沟槽掩埋耦合部分14i。此外，因为与之前相同的原因，截面的不同之处还在于，在线性空穴集电极单元区域40c中，没有N+型发射极区域12，没有P+型本体接触区域25，并且没有P+型掩埋本体接触区域55。此外，耦合部分沟槽21c有效地分隔了P型浮置区域16与耦合至金属发射极电极8的P+型本体接触区域25和P+型掩埋本体接触区域55。
随后，图35示出了图32的K-K’截面。如图35所示，截面完全与图8相同，除了沟槽栅极电极14是耦合至发射极电势的沟槽掩埋电极14c之外。
表面器件结构的空穴累积效应的程度取决于几何形状和N型空穴阻挡区域24。换言之，线性有源单元区域40a和线性空穴集电极单元区域40c并不对于空穴引起显著不同。换言之，空穴累积效应是等同的，并且因此IE效应也是等同的。因此，通过采用线性空穴集电极单元区域40c分别替换多个线性有源单元区域40a的一些，可以减少用作仍在相同状态下具有空穴累积效应的栅极电容的沟槽。换言之，即便当单元缩减至极致以便增强IE效应时，也可以阻止栅极电容的增大。
此外，当仍在该状态下采用线性集电极单元区域40c分别替换一些线性有源单元区域40a时，减小了每个装置面积下N+型发射极区域12的绝对数量，从而导致较小的饱和电流值。然而，当缩短了线性有源单元区域40a中无源区段40ai的长度并且增大和优化由有源区段40aa所占据的比例时，可以保持用于反相器的IGBT所需的饱和电流值。在本发明的主要实施例中，基本上采用了线性版图布局。因此，N+型发射极区域12的优化设计是容易的。此外，对于使用相关领域技术的IGBT而言，实现了极大的单元缩减。为此，即便当设置线性空穴集电极单元区域40c时，线性有源单元区域40a中版图的优化可以确保整个芯片所需的饱和电流。
8.对于实施例(包括修改示例)的补充说明以及对于全局的考虑(主要是图36)
图36是图1的线性装置单元区域及其周围部分R5的放大顶视图，用于示出本发明一个实施例的器件结构的外形。基于此，将对于实施例(包括修改示例)的补充说明以及全局考虑进行描述。
在IE型IGBT中，试图增强IE效应要求减小沟槽之间的间隔。然而，采用包括用于本体接触的衬底沟槽(或衬底接触沟槽)的结构，必须确保衬底接触沟槽的宽度。因此，缩减是困难的。另一方面，甚至沟槽自身宽度的减小并不导致IE效应的改进。相反地，为了确保栅极绝缘膜等的厚度，不期望减小沟槽自身的宽度。
因此，在每个实施例(包括修改示例)中，如图36所示，在二维薄化结构中，在线性有源单元区域40a的有源区段40aa的几乎整个表面之上，分布了N+型发射极区域12，导致结构并未包括P+型本体接触区域25。
在此，从确保闩锁阻抗的角度看，期望有源区段40aa的宽度尽可能小(例如约0.5微米或更小)。顺带提及，当需要增大整个有源区段40aa的面积时，优选地，每个单独有源区段40aa的宽度保持不变，而其节距减小(数目增大)。当每个单独有源区段40aa的宽度简单地过度增大时，不仅减小了闩锁阻抗，短路安全工作面积也减小。
9.总结
基于该观点，借由实施例详细描述了本发明人所做出的本发明。然而本发明不限于此。自然可以理解，可以不脱离其本质而在本发明范围内做出各种改变。
例如，在每个实施例中，对于使用掺杂多晶硅等作为栅极多晶硅组件的示例进行了详细描述。然而，本发明不限于此。以下工序也是可接受的：施加未掺杂多晶硅膜；在沉积之后，通过离子注入等添加所需的杂质。
此外，在每个实施例中，对于示例进行了描述，其中使用非外延晶片，在背表面抛光之后，从背表面形成高浓度杂质层。然而，本发明不限于此。自然可以理解，本发明也适用于使用外延晶片制造。

Claims (12)

1.一种窄的有源单元IE型沟槽栅极IGBT，包括：
(a)硅型半导体衬底，具有第一主表面和第二主表面；
(b)IGBT单元区域，设置在所述硅型半导体衬底的所述第一主表面侧上；
(c)多个线性有源单元区域和多个线性无源单元区域，在侧向上交替地设置在所述IGBT单元区域中；
(d)多个有源区段和多个无源区段，沿着每个线性有源单元区域的纵向方向交替排列；
(e)多个沟槽，设置在所述硅型半导体衬底的所述第一主表面中，所述沟槽被设置在所述线性有源单元区域中的每个线性有源单元区域和所述线性无源单元区域中的每个线性无源单元区域之间的相应界限处并且在纵向方向上延伸；
(f)多个栅极电极，所述栅极电极使用绝缘膜被分别设置在所述沟槽中；
(g)发射极区域，具有第一导电类型，设置在所述硅型半导体衬底的第一主表面侧上的表面区域中，在相邻的沟槽之间在侧向方向上在所述有源区段中的每个有源区段中延伸并且与相邻的沟槽接触；
(h)本体接触区域，具有第二导电类型，设置在所述硅型半导体衬底的所述第一主表面侧上的表面区域中，并且在相邻的沟槽之间在侧向方向上在所述无源区段中的每个无源区段中延伸并且与相邻的沟槽接触；以及
(i)金属发射极电极，设置在所述硅型半导体衬底的所述第一主表面之上，并且电耦合至所述发射极区域和所述本体接触区域；
(j)具有所述第二导电类型的本体区域，设置在所述硅型半导体衬底的第一主表面侧上的表面区域中，在线性有源单元区域中的每个线性有源单元区域中在所述纵向方向上跨所述有源区段和所述无源区段延伸；
(k)掩埋本体接触区域，具有第二导电类型，设置在本体接触区域之下，并且与所述无源区段中与所述本体区域接触；
(l)第一导电类型表面浮置区域，设置在所述硅型半导体衬底的所述第一主表面侧上的表面区域中，并且在与在所述有源区段中的每个有源区段中的所述发射极区域对应的相邻沟槽之间的侧向方向上，在所述线性无源单元区域中的每个线性无源单元区域中延伸并且与相邻的沟槽接触；
(m)第二导电类型浮置区域，设置在所述硅型半导体衬底的所述第一主表面侧上的表面区域中，并且在与在所述无源区段中的每个无源区段中的所述本体接触区域对应的相邻沟槽之间的侧向方向上，在所述线性无源单元区域中的每个线性无源单元区域中延伸并且与相邻的沟槽接触；
(n)第二导电类型浮置区域，设置在所述无源单元区域中的本体区域之下，在相邻沟槽的底部端部之间的侧向方向上，在所述线性无源单元区域中的每个线性无源单元区域中延伸，并且与相邻沟槽接触；以及
(o)空穴阻挡区域，具有第一导电类型，设置在所述线性有源单元区域中的第一导电类型发射极区域之下，并且在所述纵向方向上在所述线性有源单元区域中每个线性有源单元区域中延伸，并且延伸至与相邻沟槽的底部端部的深度相同的深度层面；
其中在所述有源区段中的每个有源区段中的发射极区域在相邻沟槽之间的纵向方向上延伸以将所述无源区段中的每个无源区段中的本体接触区域分离；
其中在所述线性无源单元区域中每个线性无源单元区域中的所述第一导电类型表面浮置区域在相邻沟槽之间的纵向方向上延伸，以将所述线性无源单元区域中的每个线性无源单元区域中的所述第二导电类型表面浮置区域分离；
其中所述本体区域与所述有源区段中的每个有源区段中的发射极区域接触；以及
其中在所述有源区段中的每个有源区段中的本体区域比所述无源区段中的每个无源区段中的本体区域更厚。
2.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中，所述本体接触区域设置在所述无源区段中的每个无源区段之上；以及
其中所述发射极区域设置在所述有源区段中的每个有源区段之上以将所述有源区段和所述无源区段分离。
3.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中所述本体接触区域在所述纵向方向上在相邻有源区段的发射极区域之间的无源区段中的每个无源区段中延伸，以将所述有源区段和所述无源区段分离。
4.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中设置在所述本体区域之下的所述第二导电类型浮置区域比设置在所述发射极区域之下的空穴阻挡区域延伸的更深。
5.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中所述发射极区域在所述纵向方向上在相邻无源区段的本体接触区域之间的有源区段中的每个有源区段中延伸，以将所述无源单元区域分离。
6.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中，在所述每个线性有源单元区域的相对侧上的沟槽之间的间隔是0.35微米或更小。
7.根据权利要求6所述的窄的有源单元IE型沟槽栅极IGBT，其中，沿所述每个有源区段的纵向方向的宽度是0.5微米或更小。
8.根据权利要求4所述的窄的有源单元IE型沟槽栅极IGBT，其中所述第一导电类型表面浮置区域在相邻沟槽之间的侧向方向上在所述线性无源区域中的每个线性无源区域中延伸至与所述线性有源单元区域的有源区段中的发射极区域相同的深度，并且对应于所述线性有源单元区域的有源区段中的发射极区域的侧向方向上的延伸。
9.根据权利要求8所述的窄的有源单元IE型沟槽栅极IGBT，其中所述第二导电类型表面浮置区域在相邻沟槽之间的侧向方向上在所述线性无源区域中的每个线性无源区域中延伸至与所述线性有源单元区域的无源区段中的本体接触区域相同的深度，并且对应于所述线性有源单元区域的无源区段中的本体接触区域的侧向方向上的延伸。
10.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，其中掩埋本体接触区域在相邻沟槽之间的纵向方向上在所述无源区段中的每个无源区段中在本体接触区域下方延伸；
其中在所述无源区段中的掩埋本体接触区域和本体接触接触区域的总深度大于在所述有源区段中的发射极区域的深度。
11.根据权利要求7所述的窄的有源单元IE型沟槽栅极IGBT，进一步包括：
(p)漂移区域，具有所述第一导电类型，设置为在所述硅型半导体衬底的主部分；
(q)场停止区域，设置为在所述漂移区域的第二主表面侧上，具有所述第一导电类型，并且具有高于所述漂移区域的浓度；
(r)集电极区域，具有所述第二导电类型，设置为在所述场停止区域的第二主表面侧上；
(s)铝掺杂区域，设置为在所述集电极区域的第二主表面侧上，并且具有高于所述集电极区域的浓度；以及
(t)金属集电极电极，设置在所述硅型半导体衬底的所述第二主表面侧上，
其中，所述金属集电极电极的与所述铝掺杂区域接触的部分是包括铝作为主要组分的背表面金属膜。
12.根据权利要求1所述的窄的有源单元IE型沟槽栅极IGBT，在所述有源区段中的每个有源区段中的发射极区域比所述无源区段中的每个无源区段中的本体接触区域延伸进入所述硅型半导体衬底的第一主表面侧更远。
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