CN103915500B - 垂直功率mosfet - Google Patents

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Abstract

本发明涉及一种垂直功率MOSFET。当形成由嵌入外延法形成超结时，为了防止由于嵌入外延层中浓度波动造成的击穿电压降低，在沟槽形成蚀刻中通常执行调整干法蚀刻的圆锥角以形成倾斜柱。然而，根据本发明人的检查，已经明确，这样的方法使得设计越来越难以应对更高的击穿电压。在本发明中，在具有通过嵌入外延法形成的超结的垂直功率MOSFET中，使构成超结的每个衬底外延柱区中的中间衬底外延柱区中的浓度比衬底外延柱区内其他区的浓度高。

Description

垂直功率MOSFET
相关申请的交叉引用
于2013年1月7日提交的日本专利申请No.2013-000384的公开，包括说明书、附图和摘要，通过引用被整体包含在此。
技术领域
本发明涉及一种半导体器件（或半导体集成电路器件），并且例如可以应用于诸如功率MOSFET的功率半导体器件。
背景技术
日本专利特开No.2004-119611（专利文献1）涉及一种具有超结的垂直功率MOSFET。专利文献1公开了这种技术来通过控制p型漂移区中的浓度分布，使得位置越深浓度越低，防止由于随着N型漂移区的电荷平衡造成的击穿电压降低。
日本专利特开No.2003-229569（专利文献2）还涉及一种用与专利文献1相同的方式具有超结的垂直功率MOSFET。专利文献2公开了这种技术来在不低于800摄氏度且不高于1000摄氏度的温度下，并且在不小于1333.22帕且不高于13332.2帕的压力下，通过稍微倾斜沟槽使得不留下空隙，并利用二氯甲硅烷作为原料气体，执行嵌入外延生长。
日本专利特开No.2011-216587（专利文献3）或与其对应的美国专利公布No.2011-241111（专利文献4）也涉及用与专利文献1和2相同的方式具有超结的垂直功率MOSFET。专利文献3和专利文献4公开了这种技术来为了补偿由于p型漂移区的热处理的蔓延导致的电荷平衡的损耗，通过将衬底侧N型外延层形成为多层结构，使向着表面侧浓度越来越大。
发明内容
当通过嵌入外延法形成超结时，为了防止由于嵌入外延层中浓度的波动造成的击穿电压降低，在沟槽形成蚀刻时，通常执行调节干法蚀刻的圆锥角以形成倾斜柱。然而，根据本发明人的检查，已经清楚：这种方法使得设计越来越难以应对更高的击穿电压。
在下面描述解决上述问题的手段时，根据本说明书和附图的描述，其它问题和新的特征将变得更清楚。
下面简要说明本申请书中公开的实施例中典型实施例的概述。
[实施例概述]首先，将说明本申请中公开的典型实施例的概述。
1.一种垂直功率MOSFET，包括：
（a）半导体衬底，其具有第一主表面和第二主表面；
（b）单元区，其被设置为从半导体衬底的第一主表面侧延伸到半导体衬底的内部；
（c）第一导电类型衬底部，其被设置为从半导体衬底的第二主表面延伸到内部；
（d）漂移区，其位于单元区之内，其被形成为从衬底部的上端延伸到半导体衬底的第一主表面，并且其具有超结结构；
（e）大量的衬底外延柱区，其具有第一导电类型并且构成超结结构；
（f）大量的嵌入外延柱区，其具有与第一导电类型相反的第二导电类型，并且构成超结结构；
（g）金属源电极，其被设置在半导体衬底的第一主表面之上；和
（h）金属漏电极，其被设置在半导体衬底的第二主表面之上，并且这里，每个衬底外延柱区包括以下各区：
（e1）中间衬底外延柱区，其位于半导体衬底深度方向上的中间区中；
（e2）上衬底外延柱区，其比中间衬底外延柱区更靠近于第一主表面侧；和
（e3）下衬底外延柱区，其比中间衬底外延柱区更靠近于第二主表面侧。此外，使得中间衬底外延柱区中的浓度高于衬底外延柱区内其它部分的浓度。
2.在上述项目1的垂直功率MOSFET中，
（x1）每个衬底外延柱区包括中间衬底外延柱区、上衬底外延柱区和下衬底外延柱区；
（x2）中间衬底外延柱区中的杂质浓度比下衬底外延柱区中的杂质浓度大；和
（x3）下衬底外延柱区中的杂质浓度等于或高于上衬底外延柱区中的杂质浓度。
3.在上述项目1或2的垂直功率MOSFET中，执行设定以使得，当在大量的衬底外延柱区的任一区中产生雪崩击穿时，在衬底外延柱区的中间衬底外延柱区中产生所述雪崩击穿。
4.在上述项目1至3的任一垂直功率MOSFET中，
（y1）每个衬底外延柱区中上衬底外延柱区的厚度等于或小于衬底外延柱区总厚度的一半；
（y2）每个衬底外延柱区中中间衬底外延柱区的厚度等于或大于下衬底外延柱区的厚度；和
（y3）每个衬底外延柱区中中间衬底外延柱区的厚度等于或小于上衬底外延柱区的厚度。
5.在上述项目1至4的任一垂直功率MOSFET中，每个衬底外延柱区中从上端部到中间部的侧表面的至少一部分被设置有柱侧表面离子注入区，该柱侧表面离子注入区具有第二导电类型。
6.在上述项目1至5的任一垂直功率MOSFET中，每个衬底外延柱区具有不小于88.6度且不大于89.6度的圆锥角。
7.在上述项目1至5的任一垂直功率MOSFET中，每个衬底外延柱区具有不小于88.6度且不大于89.3度的圆锥角。
8.在上述项目1至7的任一垂直功率MOSFET中，半导体衬底是硅基半导体衬底。
9.一种垂直功率MOSFET，包括：
（a）半导体衬底，其具有第一主表面和第二主表面；
（b）单元区，其被设置为从半导体衬底的第一主表面侧延伸到半导体衬底的内部；
（c）第一导电类型衬底部，其被设置为从半导体衬底的第二主表面延伸到内部；
（d）漂移区，其位于单元区之内，被形成为从衬底部的上端延伸到半导体衬底的第一主表面，并且具有超结结构；
（e）大量的衬底外延柱区，其具有第一导电类型并且构成超结结构；
（f）大量的嵌入外延柱区，其具有与第一导电类型相反的第二导电类型并且构成超结结构；
（g）金属源电极，其设置在半导体衬底的第一主表面之上；和
（h）金属漏电极，其设置在半导体衬底的第二主表面之上。在每个衬底外延柱区中，从上端部到中间部的侧表面的至少一部分被设置有柱侧表面离子注入区，该柱侧表面离子注入区具有第二导电类型。
10.在上述项目9的垂直功率MOSFET中，每个衬底外延柱区具有不小于88.6度且不大于89.6度的圆锥角。
11.在上述项目9或10的垂直功率MOSFET中，每个衬底外延柱区具有不小于88.6度且不大于89.3度的圆锥角。
12.在上述项目9至11的任一垂直功率MOSFET中，半导体衬底是硅基半导体衬底。
也就是，本申请的一个实施例的概述是这样的，在具有通过嵌入外延法形成的超结的垂直功率MOSFET中，构成该超结的每个衬底外延柱区中的中间衬底外延柱区中的浓度被制造得比衬底外延柱区内其他区域中的浓度大。
下面简要说明通过本申请中公开的实施例中的典型实施例获得的效果。
也就是，根据本申请的一个实施例，能够防止由于构成超结的嵌入外延柱区中浓度的波动造成的击穿电压等降低。
附图说明
图1是用于说明本申请的一个实施例的垂直功率MOSFET中的器件结构的示例等的半导体芯片的一般顶视图；
图2是图1中的单元部分切除区R1的放大平面图；
图3是对应于图2中的X-X′截面的器件截面图；
图4是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（衬底外延生长工艺完成时）的晶片截面图；
图5是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（沟道形成工艺完成时）的晶片截面图；
图6是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（嵌入外延生长工艺完成时）的晶片截面图；
图7是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（平坦化工艺完成时）的晶片截面图；
图8是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（p型体区引入工艺）的晶片截面图；
图9是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（栅极绝缘膜和栅极多晶硅膜形成工艺完成时）的晶片截面图；
图10是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（栅极多晶硅膜处理工艺）的晶片截面图；
图11是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（层间绝缘膜形成工艺完成时）的晶片截面图；
图12是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（接触沟槽形成工艺）的晶片截面图；
图13是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（半导体衬底表面蚀刻工艺）的晶片截面图；
图14是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（钨塞嵌入工艺完成时）的晶片截面图；
图15是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（铝膜形成工艺完成时）的晶片截面图；
图16是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）等的对应于图3的器件截面图；
图17是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（衬底外延生长工艺完成时）的晶片截面图；
图18是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（沟槽形成工艺完成时）的晶片截面图；
图19是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（柱侧表面离子注入区引入工艺完成时）的晶片截面图；
图20是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（嵌入外延生长工艺完成时）的晶片截面图；
图21是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（平坦化工艺完成时）的晶片截面图；
图22是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）等的对应于图3的器件截面图；
图23是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）的制造工艺的示例等的对应于图22的一部分的制造工艺期间（柱侧表面离子注入区引入工艺结束时）的晶片截面图；
图24是用于说明在结构为垂直柱结构且N柱和P柱的杂质分布在深度方向上基本均匀的情况下电荷平衡的损耗以及电压强度峰值位置和击穿电压之间相互关系的说明图；
图25是用于说明在杂质分布在深度方向上基本均匀且柱是正常倾斜柱的情况下电荷平衡的损耗以及电压强度峰值位置和击穿电压之间相互关系的说明图；
图26是示出在杂质分布在深度方向上基本均匀且柱是正常倾斜柱的情况下单元部分击穿电压和p柱杂质量波动之间关系的数据图表；
图27是用于说明本申请的一个实施例的垂直功率MOSFET的概述的对应于图3的器件示意截面图；
图28是用于说明图3的示例中电荷平衡的损耗以及电压强度峰值位置和击穿电压之间相互关系的说明图；和
图29是示出与图3中的示例和比较示例（其中N柱形成为图3中的单层结构）有关的电荷平衡的损耗和击穿电压之间相互关系的数据图表。具体实施方式
[本申请中的描述模式、基本术语、用途的说明]
1.在本申请中，存在为了方便的需要，分成多个部件和部分描述实施例的情况。除了其中显示另有具体明确的情况之外，它们不是相互独立的或分开的，并在单个示例中的每个部分中，一部分具有诸如局部细节或其它部分的某些或全部的修改的关系。作为原则，类似的部分不再重复。除了其中具体地另行清楚指定的情形、其中认为理论上清楚地限于具体数目的情形和从上下文考虑显然不正确的情形之外，本实施例中的每个要素是非必须的。
此外，当在本申请中提到“半导体器件”时，它指的是各种晶体管（有源元件）的单体、其中具有作为中心的晶体管的半导体芯片等（例如，单晶硅衬底）之上集成了电阻器、电容器等的器件和其中封装了半导体芯片等的器件。这里，作为各种晶体管中的一个典型，可以示出以MOSFET（金属氧化物半导体场效应晶体管）为代表的MISFET（金属绝缘体半导体场效应晶体管）作为示例。作为各种单体晶体管的一种典型，可以示出功率MOSFET和IGBT（绝缘栅双极晶体管）作为示例。
在本申请中，“半导体有源元件”指的是晶体管、二极管等。
通常，将能够处理几瓦或更大的高功率应用的半导体元件称为功率半导体元件或功率半导体器件。在本申请中主要处理的功率MOSFET属于功率半导体器件，且大致分为垂直功率MOSFET和横向功率MOSFET。通常，在横向功率MOSFET中，源电极和漏电极位于芯片的表面上；在垂直功率MOSFET中，源电极位于芯片的表面上，而漏电极位于背侧上。
垂直功率MOSFET进一步分为平面型功率MOSFET、沟槽型功率MOSFET等，平面型功率MOSFET具有容易制造高击穿电压的优点，沟槽型功率MOSFET具有容易制造低导通电阻的优点。在下面的实施例中，平面型功率MOSFET将主要作为例子并具体说明，但不用说，本申请中说明的结构等同样可应用于沟槽型功率MOSFET。
2.同样，在实施例等的描述中，对于材料、组成等，措词“X包括A”并不排除具有除A之外的元素作为主要元素之一的情况，除了另外具体清楚指明的情形和从上下文考虑明确不正确的情形之外。例如，它意味着对于该成分“X包含A作为主要成分”。例如，“硅组件”、“硅基组件”等，不限于纯硅，不用说，还可以包括硅锗合金、含有硅作为其主要成分的多元素合金和包括其他添加剂的组件等。
例如，“硅基半导体衬底”并不限于包括向外延区、嵌入外延区和其它杂质注入区中引入如磷、砷、锑和硼的常用型杂质的硅衬底，还包括碳（从零到大约几个原子％）、锗（从零到大约35原子％）等加入上述衬底的衬底。
同样，“氧化硅膜”，“氧化硅基绝缘膜”等，也包括不仅含有相对纯的未掺杂二氧化硅还包含其它氧化硅作为主要成分的绝缘膜。例如，掺杂有诸如TEOS基氧化硅、PSG（磷硅玻璃）和BPSG（硼磷硅玻璃）的杂质的氧化硅基绝缘薄膜也是氧化硅膜。此外，除了热氧化膜和CVD氧化膜之外，SOG（旋涂玻璃）、NSC（纳米聚类硅石）等的涂敷膜也是氧化硅膜或氧化硅基绝缘膜。另外，FSG（氟硅玻璃）、SiOC（碳氧化硅）、碳掺杂的氧化硅、OSG（有机硅酸盐玻璃）等的低介电常数绝缘膜，也是氧化硅膜或氧化硅基绝缘膜。而且，在与上面描述的相同的组件中引入多孔的二氧化硅基低介电常数绝缘膜也是氧化硅膜或氧化硅基绝缘膜（当提到多孔绝缘膜和“多孔”时，分子多孔绝缘膜和“高分子多孔”也包括在内）。
此外，与氧化硅基绝缘膜一起，如在半导体领域中常用的硅基绝缘膜，有氮化硅基绝缘膜。属于这一类的材料包括SiN、SiCN、SiNH、SiCNH等。这里，当提到“氮化硅”时，除了清楚地特别指定的情形之外，它包括SiN和SiNH。同样，当提到“SiCN”时，除了清楚地特别指定的情形之外，它包括SiCN和SiCNH两种。
同时，SiC具有类似于SiN的性质，并且SiON在许多情况下更适合分类为氧化硅基绝缘膜，但是，当它被用作蚀刻停止膜时，它接近SiC、SiN等。
在SAC（自对准接触）技术中氮化硅膜经常用作蚀刻停止膜，也就是说，作为CESL（接触蚀刻停止层），并在SMT（应力记忆技术）中还用作施加应力膜。
3.同样，示出了图、位置、属性等的适当示例，但是不用说，它们并不严格限于这些适当的示例，除了另外具体清楚指明的情形和从上下文考虑明确不正确的情形之外。因此，例如，“方形”包括基本上为正方形形状的图，“垂直”包括大致垂直，并且“一致”包括“基本上一致”。这也适用于“平行”和“直角”。因此，例如，偏离理想平行状态大约10度的状态基本上属于平行状态。然而，这不适用于作为柱或沟槽的圆锥角的称为“垂直柱”等的情况。其原因是，小至大约5至6度的角包括多个关于如下所述的倾斜的分类。
另外，当关于某一区域称为“整个”、“总的”、“整个区域”等时，包括“基本上全部”、“基本上总的”、基本上整个区域”等。因此，例如，某一区域的80％或以上可视为“基本上全部”、“基本上总的”和“基本上整个区域”。这也适用于“整周”、“全长”等。
此外，当称某物的形状为“矩形”时，包括“基本上矩形”。因此，例如，当与矩形不同的部分的区域小于整个区域的大约20％时，其形状可视为大致为矩形。这也适用于“环状”等。
另外，对于周期性，“周期”包括“基本周期”且对于每个单独的要素，当周期的偏差小于大约20％时，每个单独的要素可以被视为“基本周期”。此外，当超出此范围的要素数目小于所有周期性要素的大约20％时，该要素可被视为整个“基本周期”。
同时，本节中的定义是一般性的，如果在下面每个单独描述中有不同的定义，关于定义的优先级给予每个单独的描述。然而，对于个别描述没有定义的定义，本节中的定义、规则等仍然有效，除了明确限定的情况。
4.而且，当提到具体数值或数字时，它可以是大于特定数值的数字值或小于特定数值的数值，除了另外具体明确指定的情形、明确局限于理论数量的情形和从上下文考虑明确不正确的情形。
5.当提到“晶片”时，通常指上面形成了半导体器件（也可以是半导体集成电路器件和电子器件）的单晶硅晶片，但是不用说，外延晶片、如SOI衬底和LCD玻璃衬底的绝缘衬底的复合晶片等和半导体层等也包括在内。
6.通常，超结结构是其中用保持电荷平衡的方式以基本规则的间隔向某导电类型的半导体区中插入相反导电类型的柱或板状柱区的结构。在本申请中，当提到由沟槽填充方法（也称为“嵌入外延法”）形成的“超结结构”时，原则上，该结构是用保持电荷平衡的方式以基本规则的间隔向某一导电类型的半导体区插入相反导电类型的板状（通常，为平板的形状，但是，可以是弯曲或折曲形状）“柱区”的结构。在本实施例中，将说明通过将P型柱以规则的间隔平行放置在N型半导体层（例如，漂移区）中形成的结构。另外，在每个部分上P型柱的厚度在不同位置彼此不同，但在所述结构是由沟槽填充方法制造的情况下，优选厚度（宽度）彼此相等。其原因是，当沟槽宽度不同时，嵌入特性部分与部分不同。
作为在本申请中说明的超结结构，将主要作为示例和具体说明穿透漂移区的超结结构，但不用说，可接受没有穿透漂移区的结构。
同时，在本申请中，存在其中不具有超结结构的漂移区称为单导电类型漂移区的情况。
作为超结结构的制造方法，例如，除了嵌入外延法之外还存在多外延方法。与多外延方法相比，嵌入外延法具有简化工艺的优点。
在超结结构中，当对应于芯片的主表面以二维方式（在平行于芯片或晶片的主表面中）观察构成超结结构的P型柱或N型柱时，“取向”指的是长度方向。
另外，“外围超结结构”是指在有源单元区的外围区域中，即，在结边缘终端区中，设置的超结结构。相反，在单元区中设置的超结结构被称为“单元区超结结构”。在本申请中，将主要说明单元区超结结构，但不用说，该结构可具有外围超结结构。
相反，在芯片外围区域中的保护环是指基本上为环形的场板（从作用方面考虑，反向场板），并且其下电耦合到半导体衬底（例如，漏极电位）。同时，在本申请中，“环（圆环）形状”通常指的是闭环的形状（环形的形状可以大致是矩形环的形状、大致圆形环的形状或大致椭圆形环的形状），但是环的形状是没有必要严格地处于闭合状态，如果在外形方面环的形状是闭合的，这就足够了。也就是说，可以接受彼此分离的导体的环的形状的阵列。同时，不用说，在击穿电压特性方面，闭合环的形状是优选的。
此外，在本申请中，“矩形”或“矩形形状”是指方形或矩形的基本形状，并且该形状可以具有相对整个区域具有相对小面积的凹部和凸部，并且该形状可以是经过了倒角、倒棱处理等。同时，对于矩形，“取向是相同的”是指作为对应的平面图至少一个旋转对称的轴是基本相同的。换句话说，这意味着彼此对应的边是基本平行的。
而且，在本申请中，“保持局部电荷平衡”指的是：例如，当以平面方式观察芯片主表面时，在近似对应于柱厚度的距离范围内保持电荷平衡。
同时，在本申请中，当提到“击穿电压”和“击穿电压特性”时，对于功率MOSFET，它们指的是源-漏击穿电压，除非另外具体指定。
7.在本申请中，当表明杂质区中“A浓度比B高”时，通常，在其中浓度根据诸如深度的位置变化大的情况下，比较两个峰值浓度。在其中浓度相对逐渐变化或其中平坦部分是整体浓度的主导的情况下，例如平均值的典型值被设定为基准。在这些情况下，该浓度是指所谓的净掺杂浓度。
此外，在本申请中，“衬底外延生长”是指在半导体衬底之上均匀外延生长。与此相反，“嵌入外延生长”是指：通过外延生长，在具有大的凹凸（凹部的深度大于凹部的宽度）的背面衬底之上嵌入凹部。另外，将通过嵌入外延生长形成的柱区称为“嵌入外延柱区”，并且将通过利用干法蚀刻等处理由衬底外延生长形成的平面外延生长层而形成的柱区称为“衬底外延柱区”。
关于这一点，通过使用一种导电类型的柱作为衬底外延柱区和使用另一导电类型的柱作为嵌入外延柱区构成超结结构的方法称为“沟槽填充法”或“嵌入外延法”。
此外，在本申请中，对于构成超结的P柱或N柱的圆锥角（值的范围取90.0°或更小且平均值计算为三个有效数字），“垂直柱”是指具有90.0度和89.7度之间的范围内的圆锥角的柱。同样，“微小倾斜柱”是指具有89.6和88.0度之间的范围内的圆锥角的柱。另外，“正常倾斜柱”是指具有87.9度和85.0度之间的范围内的圆锥角的柱（等于或小于84.9度的角度被排除在外，因为它们是不实用的）。请注意，当简单地称为“倾斜柱”时，无论是微小倾斜柱还是正常倾斜柱都包括在内。
对于每个柱的半宽，半剖总电荷量，即，P柱半剖总电荷量Qp和N柱半剖总电荷量Qn，指的是所关心的一个柱的预定高度上具有单位厚度的板状部分的总电荷量（净掺杂剂）。
“电荷不平衡率”指的是用百分数表示的2×（P柱半剖总电荷量Qp–N柱半剖总电荷量Qn）/（P柱半剖总电荷量Qp+N柱半剖总电荷量Qn）的比。
[实施例的详细说明]
更详细地说明本实施例。在各图中，相同或类似的符号附图标记被附在相同或类似的部分并且原则上不再重复说明。
在附图中，在该图相反变得复杂或与空闲空间的区别清楚的情况下，即使是截面图也可以省略阴影等。关于这一点，在从说明等清楚的情况下，即使它在平面方式是封闭的孔也可以省去背景轮廓线。而且，即使它不是截面图，也可以给出阴影以清楚地表明它不是空白区域。
关于两种选择的情况下的指定，当其中的一种被称为“第一”或之类的而另一种被称为“第二”或之类的时，存在根据典型的实施例由彼此关联示出了两种选择的情况，但不用说，即使被称作为“第一”选择，该选择也不限于图示的。
1.说明本申请的一个实施例的垂直功率MOSFET中的器件结构（多层N外延层结构）的示例等（主要参见图1至图3）
在下文中，主要是作为示例具体说明了其中器件形成在单晶硅衬底（包括外延衬底）等之上，也就是说形成在硅基半导体衬底之上的结构，但下面的示例不限于此，并且不用说该说明也可以适用于其中器件形成在SiC基半导体衬底或另一半导体衬底之上的结构。
另外，这里，将主要作为示例并具体说明单个器件，但不用说该说明也可以应用于其中例如功率MOSFET、控制电路等被并入同一芯片中的半导体集成电路器件等。此外，在本申请中，假设在“功率MOSFET”中包括这样的复合器件。
尽管不必说，但将其中控制电路器件等与功率MOSFET一起并入一个封装中的IPM（智能功率模块）被包括在本申请中的“功率MOSFET”中。
在下面的示例中，作为示例并进行具体说明平面型功率MOSFET，但不用说，类似地该说明也可以适用于沟槽栅极功率MOSFET。
在这个示例中，作为示例并具体说明了形成在硅基半导体衬底上的且其源极-漏极击穿电压为大约600V的平面型功率MOSFET（在下面的部分中平面型功率MOSFET是相同的），但不用说该说明也可以适用于具有另一击穿电压的功率MOSFET和其他装置。注意，在硅基半导体的情况下击穿电压的主要范围在大约30V和1,500V之间，并且特别优选地该范围在大约300V和1,200V之间。
相比沟槽栅极功率MOSFET，本节中说明的平面栅极功率MOSFET在导通电阻方面有些缺点，但具有易于制造高击穿电压结构、优良的开关特性等的优点。
在本申请中，主要作为示例并且将在具体说明中具体地说明N沟道器件，但不用说，该说明也可以适用于P沟道器件。
图1是用于说明本申请的一个实施例的垂直功率MOSFET中的器件结构的示例等的半导体芯片的一般顶视图。图2是图1中的单元部分切除区R1的放大平面图。图3是对应于图2中的X-X'截面的器件截面图。在此基础上，将说明本申请的一个实施例的垂直功率MOSFET中的器件结构的示例等。
首先，将说明芯片（通常，几平方毫米，并且在该示例中，为硅基半导体衬底）的顶表面的具体布局的示例。如图1所示，在方形或矩形板状硅基半导体衬底之上的形成元件的功率MOSFET元件芯片2中，位于中央部分的金属源电极5（例如，铝基电极）占据主要区域。在金属源电极5下面，设置了单元区4。
此外，在单元区4周围，设置了铝基金属保护环3，并在铝基金属保护环3和金属源电极5之间，设置了金属栅电极7和金属栅导线7w，用于将多晶硅栅电极引到外部。另外，在该示例中，金属源电极5的最外部分在源极电位处形成金属场板62。而且，半导体芯片2不包括栅极焊盘开口8、源极焊盘开口22和芯片外围部（划线区）的顶表面1a涂布有最终的钝化膜23。
接着，将通过在图2中示出图1的单元部分切除区R1的放大平面图说明平面位置关系。如图2所示，在单元区4中（图1）中，当以平面方式看时，柱状的N型漂移区11n（衬底外延柱区或N柱区）和柱状的P型漂移区11p（嵌入外延柱区或P柱区）基本上交替反复铺设在整个表面之上。基本上在每个柱状的N型漂移区11n的中心部分，设置了多晶硅栅电极15（栅电极或多晶硅膜）并且在多晶硅栅电极15和柱状的P型漂移区11p之间，设置了N+型源区26（源区）。在每个柱状的P型漂移区11p的全部区域中以及在延伸到超出其两侧边界的多晶硅栅电极15下面的区域中，设置了P型体区6。此外，在每个柱状的P型漂移区11p的中央部分，设置了接触沟槽39和P+型体接触区14。
接下来，在图3中示出了图1和图2中的X-X'截面。如图3所示，在半导体衬底2（例如，硅衬底）的背面1b上，例如，在基本上整个表面之上形成背面金属漏电极24（金属漏电极）。在半导体衬底2内的背面上，例如，形成N型高浓度衬底部分1s（N+型漏极区12）。在N型高浓度衬底部分的表面1a的侧表面上，例如，形成厚度T为大约50微米的外延层（漂移区11）。在单元区4中，漂移区11由交替布置的柱状的N型漂移区11n（衬底外延柱区或N柱区）和柱状的P型漂移区11p（嵌入外延柱区或P柱区）构成超结结构9。
每个N柱区11n从底部按顺序包括，例如，下衬底外延柱区11nb、中间衬底外延柱区11nc、上衬底外延柱区11nf等。下衬底外延柱区11nb的厚度T1例如是大约5微米，中间衬底外延柱区11nc的厚度T2例如是大约20微米，和上衬底外延柱区11nf的厚度T3例如是大约25微米。
这里，在该示例中，例如，中间衬底外延柱区11nc中的杂质浓度设为大于下衬底外延柱区中的杂质浓度，下衬底外延柱区11nb中的杂质浓度设为等于或大于上衬底外延柱区11nf中的杂质浓度。作为具体的示例（假定离子种类例如为磷），例如，下衬底外延柱区11nb中的杂质浓度为大约3.3×1015/cm3，中间衬底外延柱区11nc中的杂质浓度为大约3.9×1015/cm3，上衬底外延柱区11nf中的杂质浓度为大约3.3×1015/cm3。
例如，可以如下解释浓度和多层区域的关系。
（1）在高浓度区域，有必要通过在尽可能深的位置确保比较宽的区域，在该区域或其附近固定电场强度峰值（以避免干扰该表面上的器件结构）；和
（2）当浓度被设为高到背面上的高浓度衬底附近时，不能维持电荷的平衡，导致击穿电压突然减少。
在半导体衬底2的表面1a（第一主表面）的半导体区域中和每个P柱区11p的表面上，在两侧上跨N柱区11n形成P型体区6。相反，在半导体衬底2的表面1a之上和每个N柱区11n之上，例如，经由诸如氧化硅膜的栅极绝缘膜20，例如，设置诸如多晶硅膜的栅电极15，以及在半导体衬底2的表面1a之上，例如，设置包括氧化硅基的绝缘膜等的层间绝缘19以覆盖栅电极15等。
在每个柱区11p之上的P型体区6的表面上的层间绝缘膜19中，跨半导体衬底2的内部设置接触沟槽39并且在其内部，例如，嵌入钨塞21。
在接触沟槽39下方的P型体区6的表面上，设置P+型体接触区14，并在P型体区6的表面上和每个栅电极15与每个接触沟槽39之间，设置N+型源区（源区）26。
在层间绝缘膜19之上，例如，设置铝基金属源电极5以使得与每个钨塞21耦合。
在该示例中，由N柱区11n和P柱区11p之间的边界面和衬底部1s和漂移区11（外延层）之间的界面形成的角度，也就是，圆锥角θ，例如，是大约89.2度。同时，作为特别合适的圆锥角的范围，例如，作为示例可以示出88.6度至89.6度。此外，作为实际的圆锥角的范围，例如，作为示例可以示出90.0度至88.0度。这是对应于于垂直柱和微小倾斜柱的范围。
2.说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等（主要参见图4至图15）。
在本节中，对应于第1节所述的器件结构，将说明制造工艺的基本部分的示例。然而，这里说明的仅仅是一个示例，不用说可以有各种各样的修改。
在该示例中，将说明其中在N型外延层中形成沟槽和在其中嵌入P柱的工艺，但不用说，可以颠倒该工艺。同时，在用于硼掺杂层的热处理时间方面使用N型外延层是更有利的。
图4是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（衬底外延生长工艺完成时）的晶片截面图。图5是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（沟槽形成工艺完成时）的晶片截面图。图6是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（嵌入外延生长工艺完成时）的晶片截面图。图7是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（平坦化工艺完成时）的晶片截面图。图8是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（P型体区引入工艺）的晶片截面图。图9是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（栅极绝缘膜和栅极多晶硅膜形成工艺完成时）的晶片截面图。图10是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（栅极多晶硅膜处理工艺）的晶片截面图。图11是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（层间绝缘膜形成工艺完成时）的晶片截面图。图12是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（接触沟槽形成工艺）的晶片截面图。图13是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（半导体衬底表面的蚀刻工艺）的晶片截面图。图14是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（钨塞嵌入工艺完成时）的晶片截面图。图15是用于说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等的对应于图3的一部分的制造工艺期间（在完成铝膜形成工艺时）的晶片截面图。在此基础上，说明本申请的一个实施例的垂直功率MOSFET的制造工艺的示例等。
首先，如图4所示，制备例如掺杂锑（例如，大约1018到1019/cm3的量级）的N+硅单晶衬底1s（这里，例如，200晶片，但晶片的直径可以是150、300或450）。这个区域是应该用作N+型漏区12的区域。
其次，制备半导体晶片1，其中在N+硅单晶衬底1s之上，例如，形成具有大约50微米厚度T的掺杂磷的N外延层1e（即，衬底外延生长层）。如下具体示出掺杂磷的N外延层1e的形成。首先，在N+硅单晶衬底1s（晶片）的表面1a（第一主表面）之上的基本整个表面上，形成底部衬底外延生长层1eb（例如，厚度T1为大约5微米）。接着，在底部衬底外延生长层1eb之上的基本整个表面上，形成中间衬底外延生长层1ec（例如，厚度T2为大约20微米）。随后，在中间衬底外延生长层1ec的基本整个表面之上，形成表面衬底外延生长层1ef（例如，厚度T3为大约25微米）。
这里，分别地，作为底部衬底外延生长层1eb的杂质浓度，可以被包括，例如，大约3.3×1015/cm3；作为中间衬底外延生长层1ec的杂质浓度，例如，大约3.9×1015/cm3，以及作为表面衬底外延生长层1ef的杂质浓度，例如，3.3×1015/cm3，作为合适的浓度。
接着，如图5所示，在半导体晶片1的器件表面1a（与背面1b相反的主表面）上，例如，形成包括P-TEOS（等离子体硅酸四乙酯）等的P型柱沟槽形成硬掩模膜18（例如，厚度为大约1.5微米）。
接着，通过使用P型柱沟槽形成硬掩模膜18作为掩模，通过执行N外延层1e等的各向异性干法蚀刻（作为气体气氛，作为示例可以示出为Ar、SF6、O2等的混合气氛，并且作为蚀刻深度，作为示例可以示出为大约50微米）形成P型柱沟槽17。作为沟槽蚀刻的具体示例，作为合适的示例可以示出诸如博世方法的重复蚀刻法，其中重复沉积和蚀刻基本过程。也就是，沉积步骤的处理条件为：气体流速（例如，C4F8），例如，为大约300至800sccm；处理压力，例如，为大约4至10帕；和单位处理时间，例如，为大约1至3秒。相反，蚀刻步骤的处理条件为：气体流速（例如，SF6），例如，为大约300至800sccm；处理压力，例如，为大约2至8帕；以及单位基本工艺处理时间，例如，为大约0.5至2秒。
由于这个原因，衬底外延生长层1e用作柱状N型漂移区11n（衬底外延柱区或N柱区）。与此一起，底部衬底外延生长层1eb用作下衬底外延柱区11nb，中间衬底外延生长层1ec用作中间衬底外延柱区11nc，以及表面衬底外延生长层1ef用作上部衬底外延柱区11nf。
接着，如图6所示，通过对P型柱沟槽17执行嵌入外延生长，形成了P型嵌入外延层10（例如，硼浓度为大约5×1015/cm3）。在此，作为嵌入外延生长的源气体，作为示例可以示出四氯化硅、三氯硅烷、二氯硅烷或甲硅烷。作为处理大气压力的合适的范围，作为示例可以示出大约10kPa至110kPa。
接着，如图7所示，通过平坦化工艺，例如，通过CMP（化学机械抛光），移除P型柱沟槽23外部的P型嵌入外延层10和沟槽形成硬掩模膜18，且还平坦化了半导体晶片1的表面1a。这里，N型柱区11n的宽度Wn例如为大约6微米，P型柱区11p的宽度Wp例如为大约4微米（即，超结的间距为大约10微米）。
接着，如图8所示，在半导体晶片1的表面1a的基本整个表面上，例如通过热氧化形成氧化硅膜27（牺牲氧化膜，且其厚度例如为大约100nm），并且通过光刻在其之上形成P型体区引入抗蚀剂膜31。接着，通过使用P型体区引入抗蚀剂膜31作为掩模，通过离子注入（掺杂剂是硼）引入P型体区6。例如，在下面的两个步骤中执行该离子注入。作为第一步骤，例如，在200keV和1013/cm2的数量级执行注入，随后，作为第二步骤，例如，在75keV和1012/cm2的数量级执行注入。之后，例如，通过灰化等从整个表面移除变得不必要的P型体区引入抗蚀剂膜31。此外，例如，通过使用氢氟酸基蚀刻液等，通过湿法蚀刻例如从该整个表面移除牺牲氧化膜27。
接着，如图9所示，在半导体晶片1的表面1a上，通过热氧化（例如，在摄氏950度的湿法氧化）形成栅氧化膜20（例如，膜厚度为大约50至200nm）。注意，作为栅氧化前的晶片清洗，例如，可以通过使用铵：过氧化氢：纯水=1：1：5（体积比）的第一清洗液和盐酸：过氧化氢：纯水=1：1：6（体积比）的第二清洗液应用湿法清洗。
接着，在栅氧化膜20之上，例如，通过低压CVD（化学汽相淀积）形成栅极多晶硅膜15（例如，膜厚度为大约200至800nm）。
接着，如图10所示，在栅极多晶硅膜15之上，例如，涂覆栅电极处理抗蚀剂膜32，并且通过例如常规光刻执行构图。通过使用图案化的栅电极处理抗蚀剂膜32，通过例如各向异性干法蚀刻来图案化栅电极15。作为各向异性干法蚀刻的气体气氛，例如，作为合适的示例可以示出SF6/O2基气体气氛。
接着，通过使用栅电极处理抗蚀剂膜32作为掩模，通过离子注入（例如砷）引入N+源极区26（例如，该掺杂剂是砷，并且分别地，作为示例可以示出掺杂剂量为大约1015/cm2的数量级，以及注入能量为大约40keV）。之后，例如，通过灰化等，从该整个表面移除变得不必要的栅电极处理抗蚀剂膜32。
接着，如图11所示，在半导体晶片1的表面1a的基本整个表面上，通过CVD等形成PSG（磷硅玻璃）膜19（层间绝缘膜）（也可能在其之上重叠SOG膜并平坦化它们）。作为层间绝缘膜19，除了PSG膜之外，也可以应用BPSG、TEOS膜、SiN膜等或它们的复合膜。另外，作为层间绝缘膜19的总膜厚度，例如，作为示例可以示出大约900nm。
接着，如图12所示，在半导体晶片1的表面1a之上，形成接触沟槽形成抗蚀剂膜33，并且通过使用它作为掩模，通过例如各向异性干法蚀刻打开接触沟槽39。作为各向异性干法蚀刻的气体气氛，例如，作为合适的示例可以示出CHF3/CF4基气体气氛。
接着，如图13所示，通过使用接触沟槽形成抗蚀剂膜33和层间绝缘膜19作为掩模，通过各向异性干法蚀刻对衬底表面执行蚀刻形成凹部区域（例如，深度为大约0.3微米），并且使接触沟槽39延伸进衬底。作为各向异性干法蚀刻的气体气氛，例如，作为合适的示例可以示出卤基气体气氛。同时，不用说衬底蚀刻等不是不可缺少的。随后，通过将离子注入进该凹部区域，形成P+型体接触区14。作为离子注入条件，可以分别示出BF2的掺杂剂、大约30keV的注入能量以及大约1015/cm2数量级的掺杂剂量。之后，例如，通过灰化等从该整个表面移除变得不必要的接触沟槽形成抗蚀剂膜33。
接着，如图14所示，例如，通过CVD（化学汽相淀积）、溅射膜形成等，在晶片1的表面1a之上的接触沟槽39之上和基本整个表面之上，形成钨膜。接着，通过CMP等，通过平坦化使钨塞21嵌入到接触沟槽39中。同时，代替使用该插塞，还能够与阻挡金属等一起直接形成铝基金属膜。
接着，如图15所示，通过溅射等形成铝基金属层并且对其图案化，形成金属源电极5等。
之后，根据需要，例如，在上层中形成最终的钝化膜，诸如无机最终的钝化膜和有机无机最终的钝化膜，并且形成焊盘开口和栅极开口。作为最终的钝化膜，除了诸如无机最终的钝化膜或有机无机最终钝化膜的单层膜之外，但也能够在下层中的无机最终的钝化膜之上堆叠有机无机最终的钝化膜等。
此外，之后，根据需要，执行背面磨削等，并且，例如，通过溅射膜形成，在晶片1的背面1b上形成背面金属漏电极24（金属漏电极）（见图3）。之后，通过切割等将晶片分割成独立的芯片2，获得图3中的装置。之后，根据需要，也可以执行封装，诸如树脂密封。
3.说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）（主要参见图16）
本节中说明的示例是关于在第1节中说明的器件结构的改进例，并且几乎所有的部分与第1节中说明的相同，在下面中，原则上将仅对不同的部分进行说明。
图16是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）等的对应于图3的器件截面图。在此基础上，将说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）等。
如图16所示，在该示例中，与图3不同，柱状的N型漂移区11n（衬底外延柱区或N柱区）在深度方向上具有基本的单一结构，代替地，例如，在从上端部41f延伸到其中间部分41c的侧表面部分上设置柱侧表面离子注入区16。这里，作为在柱侧表面离子注入区的深度方向上的长度D（从衬底表面到下端部的长度）和整个衬底外延生长层的厚度T之间的关系，例如，可以示出其中柱侧表面离子注入区的深度方向上的长度D/整个衬底外延生长层的厚度T的值为1/4至3/4的范围，作为合适的示例。
4.说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等（主要参见图17至图21）
本节中说明的工艺是用于第3节中说明的器件结构的制造工艺的主要部分。同时，基本上，该工艺与图4至图15中说明的相同，具体地，图8至图15中的部分在工艺方面基本上完全相同，因此，在下面，原则上仅对不同的部分进行说明。
图17是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等的对应于图16的一部分的制造工艺期间（衬底外延生长工艺完成时）的晶片截面图。图18是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造方法的示例等的对应于图16的一部分的制造工艺期间的晶片截面图（沟槽形成工艺完成时）。图19是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造方法的示例等的对应于图16的一部分的制造工艺期间（柱侧表面离子注入区引入工艺完成时）的晶片截面图。图20是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造方法的示例等的对应于图16的一部分的制造工艺期间（在完成嵌入外延生长工艺时）的晶片截面图。图21是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造方法的示例等的对应于图16的一部分的制造工艺期间（平坦化工艺完成时）的晶片截面图。在此基础上，将说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例1（N柱横向离子注入结构）的制造工艺的示例等。
首先，如图17所示，制备掺杂例如锑（例如，大约1018到1019/cm3的数量级）的N+硅单晶衬底1s（这里，例如，200晶片，但晶片的直径可以是150、300或450）。这个区域是应该用作N+型漏区12的区域。
接着，制备半导体晶片1，其中在N+硅单晶衬底1s之上形成，例如，具有大约50微米的厚度T的掺杂磷的N外延层1e（即，衬底外延生长层）。这里，作为掺杂磷的N外延层1e中的杂质浓度，作为合适的示例可以示出例如大约2×1015/cm3。
随后，如图18所示，在半导体晶片1的器件表面1a（与背面1b相反的主表面）之上，例如，形成包括P-TEOS（等离子体硅酸四乙酯）等的P型柱沟槽形成硬掩模膜18（例如，厚度为大约1.5微米）。
接着，通过使用P型柱沟槽形成硬掩模膜18作为掩模，通过执行N外延层1e等的各向异性干法蚀刻（作为气体气氛，作为示例可以示出为Ar、SF6、O2等的混合气氛，并且作为蚀刻深度，作为示例可以示出为大约50微米）来形成P型柱沟槽17。作为沟槽蚀刻的具体示例，作为合适的示例可以示出诸如博世方法的重复蚀刻方法，其中重复沉积和蚀刻基本过程。也就是，沉积步骤的处理条件为：气体流速（例如C4F8），例如，大约300至800sccm；处理压力，例如，大约4至10帕；和单位处理时间，例如，大约1至3秒。相反，蚀刻步骤的处理条件为：气体流速（例如SF6），例如，大约300至800sccm；处理压力，例如，大约2至8帕；以及单元基本工艺处理时间，例如，大约0.5至2秒。
因此，衬底外延生长层1e用作柱状N型漂移区11n（衬底外延柱区或N柱区）。
接着，如图19所示，例如，通过从半导体晶片1的器件表面1a侧执行硼的倾斜离子注入等，在沟槽17的侧壁上，也就是，在从柱状N型漂移区11n（衬底外延柱区或N柱区）的上端部到中间部的侧壁（表面）上，形成柱侧表面离子注入区16。作为倾斜离子注入的条件，例如，下面可以作为合适的示例示出。也就是，在离子核素例如为硼的条件下，注入的倾斜角从垂直例如为大约5至10度、注入的注入能量例如为大约20keV和注入的掺杂剂量例如为大约2×1013/cm2，通过在晶片的主表面上每次旋转45度，执行4次单独的注入。
接着，如图20所示，通过对P型柱沟槽17执行嵌入外延生长，形成P型嵌入外延层10（例如，硼浓度为大约5×1015/cm3）。这里，作为嵌入外延生长的源气体，可以示出例如四氯化硅、三氯硅烷、二氯硅烷或甲硅烷作为示例。作为处理大气压力的合适的范围，例如可以示出大约10kPa至110kPa作为示例。
接着，如图21所示，通过平坦化工艺，例如，通过CMP（化学机械抛光），移除P型柱沟槽23外部的P型嵌入外延层10和沟槽形成硬掩模层18，且还平坦化了半导体晶片1的表面1a。这里，N型柱区11n的宽度Wn例如为大约6微米，P型柱区11p的宽度Wp为例如大约4微米（即，超结的间距为大约10微米）。
之后，执行图8至图15的处理。
5.说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）等（主要参见图22）
本节中说明的示例是涉及第1节中说明的器件结构的改进例，并且几乎所有的部分与第1节中说明的相同，在下面，作为原则仅对不同的部分进行说明。
图22是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）等的对应于图3的器件的截面图。在此基础上，说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）等。
如图22所示，该示例是，通过组合图3中的示例和图16中的示例，也就是，通过组合图3中的多层N外延层结构和图16中的N柱横向离子注入结构，得到的结构。也就是，在从图3中的柱状N型漂移区11n（衬底外延柱区或N柱区）的上端部41f到中间部41c的侧表面的至少一部分上，另外设置了柱侧表面离子注入区16。
6.说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）的制造工艺的示例等（主要参见图23）
本节中说明的工艺是用于第5节中说明的器件结构的制造工艺的主要部分。同时，基本上，该工艺与图4至图15中说明的相同，具体地，图4、图5、图6至图15、图19至图21中的部分在工艺方面基本上相同，并且因此，在下面，作为原则将仅对不同的部分进行说明。
图23是用于说明关于本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）的制造工艺的示例等的对应于图22的一部分的制造工艺期间（柱侧表面离子注入区引入工艺完成时）的晶片截面图。在此基础上，将说明涉及本申请的一个实施例的垂直功率MOSFET的器件结构的改进例2（多层N外延层和N柱横向离子注入结构）制造工艺的示例等。
通过从如图23所示的半导体晶片1的器件表面1a侧对经受了图4和图5中的处理的晶片1执行例如硼等的倾斜离子注入（参见图22），在沟槽17的侧壁上，也就是，在从柱状N型漂移区11n（衬底外延柱区或N柱区）的上端部到中间部分的侧壁（表面）上，形成柱侧表面离子注入区16。
之后，执行图6至图15中的处理。
7.有关实施例（包括改进例）的补充说明以及整体考虑（主要参见图24至图29）
图24是在其中所述结构为垂直柱结构以及N柱和P柱的杂质分布在深度方向上基本均匀的情况下，用于说明电荷平衡的损耗以及电压强度峰值位置和击穿电压之间的相互关系的说明图。图25是在其中杂质分布在深度方向上基本均匀且该柱是正常倾斜柱的情况下，用于说明电荷平衡的损耗以及电压强度峰值位置和击穿电压之间的相互关系的说明图。图26是在其中杂质分布在深度方向上基本均匀且柱是正常倾斜柱的情况下，示出单元部分的击穿电压与P柱杂质量的波动之间的关系的数据图表。图27是用于说明本申请的一个实施例的垂直功率MOSFET的轮廓的对应于图3的器件的示意性截面图。图28是用于说明图3中的示例的电荷平衡的损耗以及电压强度峰值位置和击穿电压之间的相互关系的说明图。图29是示出涉及图3中的示例和比较例（其中N柱形成为图3中的单层结构）的电荷平衡的损耗和击穿电压之间的相互关系的数据图。基于此，将对涉及该实施例（包括改进例）进行补充说明并且进行整体考虑。
（1）由本发明人对技术问题以及击穿电压的改进进行的说明（主要参见图24至图26）：
在垂直功率MOSFET的超结结构中，在其中使用真正垂直的柱的情况下，存在一个问题，其中即使电荷不平衡有所增强，击穿电压等也会迅速恶化，如图24所示。这里，P型杂质的浓度分布的轻微倾斜是由以下事实导致的，在嵌入外延生长时的热处理时间根据深度是不同的。
与此相反，对于其击穿电压比较低的产品，即，对于其漂移区薄的产品，存在通过使沟槽成锥形以形成正常倾斜柱以及通过使超结的每半个节距进入如图25和图26所示的P柱水平半剖总电荷量Qp比N柱水平半剖总电荷量Qn大的状态而用于避免击穿电压等恶化的方法。通过这样做，即使电荷不平衡有所波动，电场强度峰值Vp的偏差仍然在相当小的范围内，并且在对应于击穿电压的曲线图的线下方的区域不会大幅度改变。
然而，对于其击穿电压比较高的产品（例如，击穿电压为300伏或更高），采用正常倾斜柱会因为漂移区厚导致集成度的显著降低，因此这不能被应用。此外，甚至其击穿电压比较低的产品还具有不能够被小型化等的问题。因此，从实用的角度来看，有利的是采用垂直柱或微小倾斜柱。而且，在沟槽蚀刻时，采用正常倾斜柱与使侧壁保护膜变薄的条件相当，因此可能会导致其中圆锥角和尺寸的变化变大的问题。
（2）说明本申请的一个实施例的垂直功率MOSFET的概述（主要参见图27）：
因此，在本申请的一个实施例的垂直功率MOSFET中，如图27所示，在构成超结的衬底外延柱区11n和内嵌外延柱区11p的衬底外延柱区11n中引入浓度分布。也就是说，引起衬底外延柱区11n至少具有：中间衬底外延柱区11nc，其位于半导体衬底2的深度方向上的中间区域中；上衬底外延柱区11nf，其位于比前者更靠近表面的一侧上；和下衬底外延柱区11nb，其位于比位于中间区中的中间衬底外延柱区11nc更靠近背面的一侧上。另外，在中间衬底外延柱区11nc中杂质浓度被制造得比中间衬底外延柱区11nc属于的衬底外延柱区11n内的其它部分的浓度大。
因为上述原因，即使当引起电荷不平衡时，也能够增加雪崩电阻，因为最大电场点位于柱的深位置中。
与此相反，在具有均匀浓度的正常衬底外延柱区11n的情况下，即使电荷不平衡有所增强，最大电场点移动到衬底的表面侧等，并且在雪崩击穿和表面附近寄生晶体管之间可能生成正反馈，并且源-漏击穿电压趋向于迅速恶化。
（3）关于通过使中间部分的浓度比N柱等的深度方向上的其它部分的浓度大所获得的效果的补充说明（主要参见图28）：
图28示出了在图3中的器件结构（然而，作为柱结构，采用垂直柱）中，关于超结的半间距电荷分布和电荷平衡波动与击穿电压之间的关系。如图28所示（下侧），在该结构中，在深位置中存在超过了电荷平衡的波动宽度的供体浓度的峰值。因此，甚至当电荷平衡正常波动时电场强度峰值Vp也保持在柱的深部分中，因此没有降低雪崩电阻。也就是，执行设定，使得当在大量的衬底外延柱区的任一区域中产生雪崩击穿时，会在衬底外延柱区的中间衬底外延柱区中产生雪崩击穿。通过这样做，即使单元区的一部分深位置（在深度方向上的中间部分）进入雪崩模式，距离柱上端外部的寄生双极晶体管也会存在一定的距离，因此，在它们之间不可能造成正反馈。因此，雪崩模式中的临时操作不太可能导致元件损坏。
同时，在如上所述的N柱的中间位置中形成浓度峰值或浓度高原，因为电场强度峰值Vp倾向于固定在深位置，但是当浓度变高达到N+型漏区12附近时，电荷平衡被破坏，击穿电压迅速降低。
另外，由于该浓度峰值或浓度高原形成在N柱的中间位置，存在导通电阻特性增强的优点。
（4）附加沟槽的锥度（微小锥度）效果（主要参见图29）：
像图3中的器件结构一样，当除了柱形N型漂移区11n的多层结构（衬底外延柱区或N柱区）之外引入微小倾斜柱时，将与图25中说明的效果相同的效果和图28中说明的效果加在一起。也就是，如图29所示，由于由锥形造成的梯形N柱浓度分布的效果的协同效应（准确的说，深度方向上的总电荷分布，并且这适用于下文）和倒梯形P柱浓度分布，以及多层结构的效果，与比较例相比，即使电荷平衡波动，击穿电压的劣化也是相当缓慢的。同时，在比较例中，图3中的多层N柱器件结构被形成为单层。
此外，当引入微小倾斜柱时，存在嵌入外延生长工艺中降低生成空隙等的风险的优势。
换言之，通过引入的微小倾斜柱（几乎垂直柱），也能够获得类似的效果，虽然效果比较弱，同时消除了正常倾斜柱的缺点。
同时，也能够有效地结合图16和图22中的微小倾斜柱与柱侧表面离子注入区16。
（5）涉及图16中器件结构的补充说明（主要参照图16等）：
在图16中引入柱侧表面离子注入区16的效果与图25中说明的效果基本相同。也就是说，在从柱状N型漂移区11n的上端部到中间部的侧表面的至少一部分上，引入了附加的P型杂质区，因此，结果，N柱具有梯形浓度分布，且P柱具有倒梯形柱浓度分布。当柱的锥形结构被添加到此时，获得了与第（4）子节中描述的相同的附加效果。
同时，柱侧表面离子注入区16也可以被应用到多层N柱结构，如图22那样，这使得它能够放大浓度倾斜的效果。
（6）关于N柱多层结构的补充说明（主要参见图3等）：
在本申请中，作为N柱多层结构，将作为例子具体说明三层结构，但是该多层结构并不限于三层结构，并且可接受N层结构（N≥3）。然而，三层结构在工艺方面最简单。此外，即使，例如，在三层结构中，每一层中边界部分相对连续变化，由此它也能够连续地改变一部分或全部，从而将每个部分的典型值分为三个。然而，在许多情况下，连续改变使得工艺难以控制。
此外，也能够将嵌入外延生长侧形成N层结构（N≥3）。然而，衬底外延生长侧形成多层结构使工艺更容易控制。
8.总结
在上文中，基于实施例已经具体说明了由本发明人创造的本发明，但是不用说，本发明并不限于这些实施例，在不偏离其要旨的范围内可以以各种方式进行修改。
例如，在本实施例中，平面型功率MOSFET已经主要作为示例和具体说明了，但不用说，本发明并不限于上述实施例，本发明还可以被应用到沟槽栅型功率MOSFET等，如前面第4节所说明的。
同时，在实施例中，作为金属源电极材料，作为示例已经主要说明了使用铝基金属膜等的材料，但是不用说，本发明并不限于该实施例，并且除了铝基金属膜之外，还可以使用钨、铜、金、银、钛、钯、TiW、TiN、其它金属及合金的膜（包括复合膜）。
同样，在本实施方式中，作为栅电极材料，作为示例已经主要具体说明了多晶硅膜，但是不用说，本发明并不限于该实施例，并且除了多晶硅膜之外，还可以使用硅化物膜、多晶硅化物膜、钨膜、钛膜、金属膜、诸如TiW，TiN等、金属氮化物膜以及合金膜（包括复合膜）。

Claims (12)

1.一种垂直功率MOSFET，包括：
(a)半导体衬底，所述半导体衬底具有第一主表面和第二主表面；
(b)单元区，所述单元区被设置为从所述第一主表面侧延伸到所述半导体衬底的内部；
(c)第一导电类型衬底部，所述第一导电类型衬底部被设置为从所述半导体衬底的所述第二主表面延伸到所述内部；
(d)漂移区，所述漂移区位于所述单元区之内，所述漂移区被形成为从所述衬底部的上端延伸到所述半导体衬底的所述第一主表面，所述漂移区具有超结结构；
(e)大量的衬底外延柱区，所述衬底外延柱区具有第一导电类型，并且构成所述超结结构；
(f)大量的嵌入外延柱区，所述嵌入外延柱区具有与所述第一导电类型相反的第二导电类型，并且构成所述超结结构；
(g)金属源电极，所述金属源电极被设置在所述半导体衬底的所述第一主表面之上；和
(h)金属漏电极，所述金属漏电极被设置在所述半导体衬底的所述第二主表面之上，
其中，每个衬底外延柱区包括以下各区：
(e1)中间衬底外延柱区，所述中间衬底外延柱区位于所述半导体衬底的深度方向上的中间区中；
(e2)上衬底外延柱区，所述上衬底外延柱区被定位成比所述中间衬底外延柱区更靠近于所述第一主表面侧；和
(e3)下衬底外延柱区，所述下衬底外延柱区被定位成比所述中间衬底外延柱区更靠近于所述第二主表面侧；并且
其中，使得所述中间衬底外延柱区中的浓度高于所述衬底外延柱区内的其它部分的浓度，并且
其中，每个所述嵌入外延柱区中的浓度被设置成均匀的。
2.根据权利要求1所述的垂直功率MOSFET，
其中，(x1)每个衬底外延柱区包括所述中间衬底外延柱区、所述上衬底外延柱区和所述下衬底外延柱区；
其中，(x2)所述中间衬底外延柱区中的杂质浓度高于所述下衬底外延柱区中的杂质浓度；以及
其中，(x3)所述下衬底外延柱区中的杂质浓度等于或高于所述上衬底外延柱区中的杂质浓度。
3.根据权利要求2所述的垂直功率MOSFET，
其中，执行设定以使得，当在所述大量的衬底外延柱区中的任一区中产生雪崩击穿时，在所述衬底外延柱区的所述中间衬底外延柱区中产生所述雪崩击穿。
4.根据权利要求3所述的垂直功率MOSFET，
其中，(y1)在每个衬底外延柱区中的所述上衬底外延柱区的厚度等于或小于所述衬底外延柱区的总厚度的一半；
其中，(y2)在每个衬底外延柱区中的所述中间衬底外延柱区的厚度等于或大于所述下衬底外延柱区的厚度；以及
其中，(y3)在每个衬底外延柱区中的所述中间衬底外延柱区的厚度等于或小于所述上衬底外延柱区的厚度。
5.根据权利要求4所述的垂直功率MOSFET，
其中，在每个衬底外延柱区中从上端部到中间部的侧表面的至少一部分被设置有柱侧表面离子注入区，该柱侧表面离子注入区具有所述第二导电类型。
6.根据权利要求4所述的垂直功率MOSFET，
其中，每个衬底外延柱区具有不小于88.6度并且不大于89.6度的圆锥角。
7.根据权利要求4所述的垂直功率MOSFET，
其中，每个衬底外延柱区具有不小于88.6度并且不大于89.3度的圆锥角。
8.根据权利要求6所述的垂直功率MOSFET，
其中，所述半导体衬底是硅基半导体衬底。
9.一种垂直功率MOSFET，包括：
(a)半导体衬底，所述半导体衬底具有第一主表面和第二主表面；
(b)单元区，所述单元区被设置为从所述第一主表面侧延伸到所述半导体衬底的内部；
(c)第一导电类型衬底部，所述第一导电类型衬底部被设置为从所述半导体衬底的所述第二主表面延伸到所述内部；
(d)漂移区，所述漂移区位于所述单元区之内，所述漂移区被形成为从所述衬底部的上端延伸到所述半导体衬底的所述第一主表面，并且具有超结结构；
(e)大量的衬底外延柱区，所述衬底外延柱区具有第一导电类型，并且构成所述超结结构；
(f)大量的嵌入外延柱区，所述嵌入外延柱区具有与所述第一导电类型相反的第二导电类型，并且构成所述超结结构；
(g)金属源电极，所述金属源电极被设置在所述半导体衬底的所述第一主表面之上；和
(h)金属漏电极，所述金属漏电极被设置在所述半导体衬底的所述第二主表面之上，
其中，在每个衬底外延柱区中，从上端部到中间部的侧表面的至少一部分被设置有柱侧表面离子注入区，该柱侧表面离子注入区具有所述第二导电类型，以使得每个所述衬底外延柱区具有梯形浓度分布，并且每个所述嵌入外延柱区具有倒梯形柱浓度分布。
10.根据权利要求9所述的垂直功率MOSFET，
其中，每个衬底外延柱区具有不小于88.6度并且不大于89.6度的圆锥角。
11.根据权利要求9所述的垂直功率MOSFET，
其中，每个衬底外延柱区具有不小于88.6度并且不大于89.3度的圆锥角。
12.根据权利要求10所述的垂直功率MOSFET，
其中，所述半导体衬底是硅基半导体衬底。
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