CN114628493A - 超结器件结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种超结器件结构及其制备方法，超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，位于半导体衬底的上表面；第二导电类型的柱结构，位于外延层内，且沿外延层的厚度方向延伸，柱结构与外延层具有不同的晶格常数，外延层包含硅材料层；柱结构包含锗硅材料层。本发明通过形成与外延层具有不同晶格常数的柱结构，引入均匀可控的缺陷，从而增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的，对外延的第一导电类型薄膜产生压应力，导致外延第一导电类型漂移区载流子迁移率发生改变，相比传统超结器件，提升了反向恢复能力。

Description

超结器件结构及其制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件结构及其制备方法。
背景技术
在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(Super Junction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
目前，超结功率器件的开关速度还具有很大限制。这是由于超结器件的寄生二极管反向恢复特性不够理想。这就限制了超结器件在相关领域的应用。为了解决超结器件反向恢复较慢的问题，业界在电路设计参数、器件结构参数及器件物理参数等方面都进行了深入的优化和研究。其中，在优化器件物理参数时，一般通过引入缺陷，增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的。
然而，由于超结漂移区一般深达数十微米，通过从表面进行高能辐照或金属掺杂等方法引入的缺陷难以保证深入并均匀分布至整个漂移区；且采用辐照工艺或金属扩散工艺引入缺陷也会增加产品成本及制程复杂度。
因此，有必要提出一种新的超结器件结构及其制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件结构及其制备方法，用于解决现有技术中在超结漂移区的缺陷引入难以保证深入并均匀分布至整个漂移区的问题。
为实现上述目的及其它相关目的，本发明提供了一种超结器件结构，包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，位于所述半导体衬底的上表面；
第二导电类型的柱结构，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述柱结构与所述外延层具有不同的晶格常数；
其中，所述外延层包含硅材料层；所述柱结构包含锗硅材料层。
作为本发明的一种可选方案，在所述柱结构中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
作为本发明的一种可选方案，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变；靠近所述半导体衬底一侧的所述锗的原子数百分含量最高，或者，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低；所述锗的原子数百分含量的渐变范围为5％至35％。
作为本发明的一种可选方案，所述外延层包含硅材料层；所述柱结构沿所述外延层的厚度方向具有由硅材料层和锗硅材料层周期性重复层叠构成的层叠结构；在所述锗硅材料层中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
作为本发明的一种可选方案，所述第一导电类型为n型且所述第二导电类型为p型；或者，所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种可选方案，所述超结器件结构还包括：
体接触区，位于所述外延层内，且位于所述柱结构的顶部；
栅氧化层，位于所述外延层的上表面；
多晶硅栅，位于所述栅氧化层的上表面；
源区，位于所述体接触区内；
层间电介质层，位于所述多晶硅栅的表面及侧壁；
正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，位于所述半导体衬底远离所述外延层的表面。
本发明还提供了一种超结器件结构的制备方法，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长第一导电类型的外延层；
在所述外延层内形成第二导电类型的柱结构，且所述柱结构沿所述外延层的厚度方向延伸；所述柱结构与所述外延层具有不同的晶格常数，其中，所述外延层包含硅材料层；所述柱结构包含锗硅材料层。
作为本发明的一种可选方案，在所述柱结构中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
作为本发明的一种可选方案，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变；靠近所述半导体衬底一侧的所述锗的原子数百分含量最高，或者，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低；所述锗的原子数百分含量的渐变范围为5％至35％。
作为本发明的一种可选方案，所述外延层包含硅材料层；所述柱结构沿所述外延层的厚度方向具有由硅材料层和锗硅材料层周期性重复层叠构成的层叠结构；在所述锗硅材料层中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
作为本发明的一种可选方案，所述第一导电类型为n型且所述第二导电类型为p型；或者，所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种可选方案，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述外延层内的所述柱结构的顶部形成体接触区；
在所述外延层的上表面形成栅氧化层；
在所述栅氧化层的上表面形成多晶硅栅；
通过离子注入工艺在所述体接触区内形成源区；
在所述多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述外延层的表面形成背面金属电极。
如上所述，本发明提供的超结器件结构及其制备方法，通过形成与外延层具有不同晶格常数的柱结构，引入均匀可控的缺陷，从而增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的，对外延的第一导电类型薄膜产生压应力，导致外延第一导电类型漂移区载流子迁移率发生改变，相比传统超结器件，提升了反向恢复能力。
附图说明
图1显示为本发明实施例一中提供的一种超结器件结构的制备方法的流程图。
图2显示为本发明实施例一中半导体衬底的截面示意图。
图3显示为本发明实施例一中外延生长外延层的截面示意图。
图4显示为本发明实施例一中形成沟槽的截面示意图。
图5显示为本发明实施例一中形成柱结构的截面示意图。
图6显示为本发明实施例一中形成体接触区的截面示意图。
图7显示为本发明实施例一中形成源区、栅氧化层、多晶硅层、层间电介质层和正面金属电极的截面示意图。
图8显示为本发明实施例二中形成柱结构的截面示意图。
图9显示为本发明实施例二中形成体接触区的截面示意图。
图10显示为本发明实施例二中形成源区、栅氧化层、多晶硅层、层间电介质层和正面金属电极的截面示意图。
元件标号说明
101 半导体衬底
102 外延层
103 沟槽
104 柱结构
105 体接触区
106 源区
107 栅氧化层
108 多晶硅栅
109 层间电介质层
110 正面金属电极
201 半导体衬底
202 外延层
204 柱结构
204a 硅材料层
204b 锗硅材料层
205 体接触区
206 源区
207 栅氧化层
208 多晶硅栅
209 层间电介质层
210 正面金属电极
S1～S10 步骤1)～10)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图7，本发明提供了一种超结器件结构的制备方法，包括如下步骤：
1)提供第一导电类型的半导体衬底101；
2)在所述半导体衬底101上外延生长第一导电类型的外延层102；
3)在所述外延层102内形成第二导电类型的柱结构104，且所述柱结构104沿所述外延层102的厚度方向延伸；所述柱结构104与所述外延层102具有不同的晶格常数，且较佳地，所述外延层102包含硅材料层；所述柱结构104包含锗硅材料层。
在步骤1)中，请参阅图1的S1步骤及图2，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。较优的，在本实施例中，所述第一导电类型为n型，所述半导体衬底101为n型硅衬底。在本发明的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。
在步骤2)中，请参阅图1的S2步骤及图3，在所述半导体衬底101上外延生长第一导电类型的外延层102。图3是在所述半导体衬底101上形成所述外延层102后的截面示意图。具体地，在本实施例中，所述外延层102包括但不仅限于硅材料层，具有与所述半导体衬底101相同的第一导电类型，即n型。较优的，所述外延层102的厚度范围介于10微米至60微米之间，是基于硅衬底外延生长的单晶硅层，其厚度可以根据超结器件的设计需求进行变动。
在步骤3)中，请参阅图1的S3步骤及图4至图5，在所述外延层102内形成第二导电类型的柱结构104，且所述柱结构104沿所述外延层102的厚度方向延伸；所述柱结构104与所述外延层102具有不同的晶格常数。具体地，在本实施例中，所述柱结构104的材料包括但不仅限于锗硅材料层，具有第二导电类型，即p型。如图5所示，所述柱结构104为多个，多个所述柱结构104具有相同宽度，并在所述外延层102内等间距排列。图5是在所述外延层102内形成的所述柱结构104的截面示意图，展示了2个所述柱结构104，而在实际的超结器件中，一般由数百至数千个所述柱结构104排成等间距的阵列。
锗硅层与硅衬底具有不同的晶格常数，柱结构104中的锗硅层与外延层102之间会由晶格失配产生应力，引入晶格缺陷，如点缺陷或位错等，并均匀分布在外延层102的漂移区中。
较优的，在所述锗硅层中，锗的原子数百分含量的范围为0.5％～30％，且在所述外延层102的厚度方向上，锗的组分保持恒定。对于锗硅层中锗含量的控制可以通过在外延生长过程中，调节锗源气体流量等工艺参数实现。根据锗含量的变化，锗硅层与硅衬底之间晶格失配程度会发生变化，由此产生的晶格缺陷浓度也会随之变化。本领域技术人员可以根据超结器件设计的需要，灵活选择锗硅层中的锗含量，以期在锗硅层中引入适量的晶格缺陷。根据实际需求，锗的原子数百分含量也可以不限于0.5％～30％，优选地，锗硅比为0.25:0.75。此外，构成所述柱结构104的材料也不限于锗硅，也可以是其他与硅衬底具有不同晶格常数的外延生长材料，例如氮化镓或锗硅碳等。可以根据引入晶格缺陷的需求，选择晶格失配程度不同的材料。
作为示例，如图4至图5所示，本实施例中的超结器件采用沟槽型结构，即所述柱结构104通过在所述外延层102上形成沟槽103，并在所述沟槽103中外延生长填充层得到所述柱结构104。具体地，在图4中，在所述外延层102上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述外延层102进行干法刻蚀，如DRIE刻蚀，并形成所述沟槽103。较优的，所述沟槽103的深度范围介于5微米至60微米之间，例如40微米，可以根据所述外延层102的厚度及超结器件设计需求进行变动。在图5中，通过在所述沟槽103中外延生长具有第二导电类型的填充层，即p型的锗硅材料层，填满所述沟槽103，以形成所述柱结构104。在所述沟槽103中外延生长完所述填充层后，还包括使用化学机械研磨等方法去除残留在所述外延层102表面的多余填充层的步骤。
作为示例，在本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。而在本发明的其他实施案例中，也可以选择将所述第一导电类型设为p型，而所述第二导电类型设为n型。
作为示例，如图5至图7所示，在形成所述柱结构104后，还包括如下步骤：
4)通过离子注入工艺在所述外延层102内的所述柱结构104的顶部形成体接触区105；
5)在所述外延层102的上表面形成栅氧化层107；
6)在所述栅氧化层107的上表面形成多晶硅栅108；
7)通过离子注入工艺在所述体接触区105内形成源区106；
8)在所述多晶硅栅108的表面及侧壁形成层间电介质层109；
9)在所述体接触区105、所述源区106及所述层间电介质层109的表面形成正面金属电极110；
10)在所述半导体衬底101远离所述外延层102的表面形成背面金属电极。
在步骤4)中，请参阅图1的S4步骤及图6，通过离子注入工艺在所述外延层102内的所述柱结构104的顶部形成体接触区105。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述柱结构104的顶部区域及附近的外延层102进行局部离子注入，并形成p型的所述体接触区105。在本发明中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。需要指出的是，在所形成的所述体接触区105中，其两侧超出所述柱结构104顶部区域的部分是通过对所述外延层102进行离子注入形成的，这部分区域的材料为硅材料，而在柱结构104顶部区域则是锗硅材料。
在步骤5)中，请参阅图1的S5步骤及图7，在所述外延层102的上表面形成栅氧化层107。作为示例，可以通过炉管工艺在所述外延层102的上表面形成热氧化层，并通过光刻和刻蚀工艺，形成图形化的所述栅氧化层107。较优的，所述栅氧化层107的厚度为100nm。
在步骤6)中，请参阅图1的S6步骤及图7，在所述栅氧化层107的上表面形成多晶硅栅108。作为示例，先通过化学气相沉积在所述栅氧化层107上沉积多晶硅材料层，然后通过光刻和刻蚀形成图形化的所述多晶硅栅108。需要指出的是，通常形成所述栅氧化层107和所述多晶硅栅108的过程也可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层107和所述多晶硅栅108。较优的，所述多晶硅栅108的厚度为400nm。
在步骤7)中，请参阅图1的S7步骤及图7，通过离子注入工艺在所述体接触区105内形成源区106。作为示例，所述源区106为n型掺杂。与所述体接触区105的离子注入相同。所述源区106也可以通过图形化的光刻胶层作为离子注入掩膜，在所述体接触区105上进行局部离子注入，并最终形成所述源区106。
在步骤8)中，请参阅图1的S8步骤及图7，在所述多晶硅栅108的表面及侧壁形成层间电介质层109。作为示例，所述层间电介质层109可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层109的过程可以是，先在所述体接触区105、所述源区106、多晶硅栅108的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述体接触区105和所述源区106上的电介质材料层，最终得到覆盖包裹所述多晶硅栅108的所述层间电介质层109。
在步骤9)中，请参阅图1的S9步骤及图7，在所述体接触区105、所述源区106及所述层间电介质层109的表面形成正面金属电极110。作为示例，构成所述正面金属电极110的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极110的方法包括物理气相沉积或化学气相沉积。较优的，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。
在步骤10)中，请参阅图1的S10步骤，在所述半导体衬底101远离所述外延层102的表面形成背面金属电极。形成所述背面金属电极的方法与形成所述正面金属电极110的方法相同。较优的，在所述半导体衬底上形成背面金属电极前，还包括对所述半导体衬底101进行减薄研磨的步骤，以得到器件所需的衬底厚度。
需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。例如，可以先实施步骤10)中形成所述背面金属电极的步骤，然后实施步骤9)中形成所述正面金属电极110的步骤；步骤7)中形成所述源区106的步骤也可以在步骤5)之前进行。
如图7所示，本发明还提供了一种超结器件结构，包括：
第一导电类型的半导体衬底101；
第一导电类型的外延层102，位于所述半导体衬底101的上表面；
第二导电类型的柱结构104，位于所述外延层102内，且沿所述外延层102的厚度方向延伸，所述柱结构104与所述外延层102具有不同的晶格常数。
作为示例，所述外延层102包含硅材料层，所述柱结构104包含锗硅材料层。在所述柱结构104的锗硅层中，锗的原子数百分含量为0.5％～30％。较优的，所述锗硅层为n型，n型锗硅层的电阻率选为2ohm·cm。锗硅层与硅衬底具有不同的晶格常数，所述柱结构104的锗硅层与硅材料的外延层102之间会由晶格失配产生应力，在锗硅层及外延层中引入晶格缺陷，如点缺陷或位错等，并均匀分布在所述外延层102中。在本实施例中，在所述外延层102的厚度方向上，所述柱结构104中锗的组分保持恒定。
作为示例，所述半导体衬底101包含硅衬底。较优的，所述半导体衬底101为n型硅衬底。所述柱结构104为多个，多个所述柱结构104具有相同宽度，并在所述外延层102内等间距排列，如图7所示。
作为示例，所述第一导电类型为n型且所述第二导电类型为p型；或者，所述第一导电类型为p型且所述第二导电类型为n型。
作为示例，如图7所示，所述超结器件结构还包括：
体接触区105，位于所述外延层102内，且位于所述柱结构104的顶部；
栅氧化层107，位于所述外延层102的上表面；
多晶硅栅108，位于所述栅氧化层107的上表面；
源区106，位于所述体接触区105内；
层间电介质层109，位于所述多晶硅栅108的表面及侧壁；
正面金属电极110，位于所述体接触区105、所述源区106及所述层间电介质层109的表面；
背面金属电极，位于所述半导体衬底101远离所述外延层102的表面。
在图7中，所述超结器件结构中，所述源区106连接所述正面金属电极110并构成源极，所述半导体衬底101连接所述背面金属电极并构成漏极，所述多晶硅栅108为栅极，多个所述柱结构104排列为p柱，并在器件关断时通过内建横向电场获得较高的击穿电压。由于本实施例中的超结器件的漂移区内通过在沟槽区域填充第二导电类型的材料，既用来实现横向PN结，同时，由于填充的材料与外延第一导电类型材料晶格尺寸不一样，所以会对外延的第一导电类型薄膜产生压应力，导致外延第一导电类型漂移区载流子迁移率发生改变，从而相比于传统超结器件，反向恢复能力有所提升。
本实施例在制作沟槽型超结器件时，通过引入与外延层具有不同晶格常数的锗硅作为柱结构材料，通过晶格失配引发的应力，在所述外延层中引入所需的晶格缺陷，以增加载流子复合几率，降低载流子寿命，以实现在器件关断阶段载流子迅速减少的目的。相比高能粒子辐照或金属扩散的方法，本发明引入缺陷的方法具有缺陷分布均匀及工艺过程简单的优势。
实施例二
本实施例提供了一种超结器件结构及其制备方法，与实施例一相比，本实施例的区别在于，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变；靠近所述半导体衬底一侧的所述锗的原子数百分含量最高，或者，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低；所述锗的原子数百分含量的渐变范围为5％至35％。
优选地，在一实施例中，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变，靠近所述半导体衬底一侧的所述锗的原子数百分含量最高。所述锗的原子数百分含量由25％渐变至10％，即所述半导体衬底一侧的所述锗的原子数百分含量为25％，含量沿所述外延层的厚度方向渐变，在远离所述半导体衬底一侧的所述锗的原子数百分含量为10％。
在另一实施例中，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低。所述锗的原子数百分含量由10％渐变至30％，即所述半导体衬底一侧的所述锗的原子数百分含量为10％，含量沿所述外延层的厚度方向渐变，在远离所述半导体衬底一侧的所述锗的原子数百分含量为30％。
本实施例所提供超结器件结构的其他组成以及制备方法与实施例一相同，此处不再赘述。
实施例三
如图8至图10所示，本实施例提供了一种超结器件结构及其制备方法，与实施例一相比，本实施例的区别在于，本实施例中所述外延层包含硅材料层；所述柱结构沿所述外延层的厚度方向具有由硅材料层和锗硅材料层周期性重复层叠构成的层叠结构；在所述锗硅材料层中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
在图8中，在半导体衬底201上外延生长外延层202，所述外延层包含硅材料层；在所述外延层202中形成柱结构204，所述柱结构204沿所述外延层202的厚度方向具有由硅材料层204a和锗硅材料层204b周期性重复层叠构成的层叠结构；在所述锗硅材料层204b中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
在图9中，通过离子注入工艺在所述外延层202内的所述柱结构204的顶部形成体接触区205。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述柱结构204的顶部区域及附近的外延层202进行局部离子注入，并形成p型的所述体接触区205。需要指出的是，在所形成的所述体接触区205中，其两侧超出所述柱结构204顶部区域的部分是通过对所述外延层202进行离子注入形成的，这部分区域的材料为硅材料，而在柱结构204顶部区域则是锗硅材料层以及硅材料层的层叠结构。
在图10中，在所述外延层202的上表面形成栅氧化层207和多晶硅栅208，通过离子注入工艺在所述体接触区205内形成源区206；在所述多晶硅栅208的表面及侧壁形成层间电介质层209；在所述体接触区205、所述源区206及所述层间电介质层209的表面形成正面金属电极210；在所述半导体衬底201远离所述外延层202的表面形成背面金属电极。
本实施例所提供超结器件结构的其他组成以及制备方法与实施例一相同，此处不再赘述。
综上所述，本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，位于所述半导体衬底的上表面；第二导电类型的柱结构，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述柱结构与所述外延层具有不同的晶格常数。本发明通过形成与外延层具有不同晶格常数的柱结构，引入均匀可控的缺陷，从而增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的，对外延的第一导电类型薄膜产生压应力，导致外延第一导电类型漂移区载流子迁移率发生改变，相比传统超结器件，提升了反向恢复能力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种超结器件结构，其特征在于，包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，位于所述半导体衬底的上表面；
第二导电类型的柱结构，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述柱结构与所述外延层具有不同的晶格常数；
其中，所述外延层包含硅材料层；所述柱结构包含锗硅材料层。
2.根据权利要求1所述的超结器件结构，其特征在于，在所述柱结构中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
3.根据权利要求1所述的超结器件结构，其特征在于，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变；靠近所述半导体衬底一侧的所述锗的原子数百分含量最高，或者，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低；所述锗的原子数百分含量的渐变范围为5％至35％。
4.根据权利要求1所述的超结器件结构，其特征在于，所述柱结构沿所述外延层的厚度方向具有由硅材料层和锗硅材料层周期性重复层叠构成的层叠结构；在所述锗硅材料层中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
5.根据权利要求1所述的超结器件结构，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或者，所述第一导电类型为p型且所述第二导电类型为n型。
6.根据权利要求1所述的超结器件结构，其特征在于，所述超结器件结构还包括：
体接触区，位于所述外延层内，且位于所述柱结构的顶部；
栅氧化层，位于所述外延层的上表面；
多晶硅栅，位于所述栅氧化层的上表面；
源区，位于所述体接触区内；
层间电介质层，位于所述多晶硅栅的表面及侧壁；
正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，位于所述半导体衬底远离所述外延层的表面。
7.一种超结器件结构的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长第一导电类型的外延层；
在所述外延层内形成第二导电类型的柱结构，且所述柱结构沿所述外延层的厚度方向延伸；所述柱结构与所述外延层具有不同的晶格常数；
其中，所述外延层包含硅材料层；所述柱结构包含锗硅材料层。
8.根据权利要求7所述的超结器件结构的制备方法，其特征在于，在所述柱结构中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
9.根据权利要求7所述的超结器件结构的制备方法，其特征在于，在所述柱结构中，锗的原子数百分含量沿所述外延层的厚度方向渐变；靠近所述半导体衬底一侧的所述锗的原子数百分含量最高，或者，靠近所述半导体衬底一侧的所述锗的原子数百分含量最低；所述锗的原子数百分含量的渐变范围为5％至35％。
10.根据权利要求7所述的超结器件结构的制备方法，其特征在于，所述柱结构沿所述外延层的厚度方向具有由硅材料层和锗硅材料层周期性重复层叠构成的层叠结构；在所述锗硅材料层中，各区域具有相同的锗的原子数百分含量，所述锗的原子数百分含量为0.5％～30％。
11.根据权利要求7所述的超结器件结构的制备方法，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或者，所述第一导电类型为p型且所述第二导电类型为n型。
12.根据权利要求7所述的超结器件结构的制备方法，其特征在于，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述外延层内的所述柱结构的顶部形成体接触区；
在所述外延层的上表面形成栅氧化层；
在所述栅氧化层的上表面形成多晶硅栅；
通过离子注入工艺在所述体接触区内形成源区；
在所述多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述外延层的表面形成背面金属电极。
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