CN111863623A - 一种多层超结半导体器件的制备方法 - Google Patents
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Abstract
本发明涉及半导体器件的制造技术领域，尤其涉及一种多层超结半导体器件的制备方法，包括：步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；步骤S2，于外延层上淀积一保护层，并对外延层执行刻蚀工艺，以在外延层上形成多个凹槽；步骤S3，对多个凹槽执行外延工艺，以形成具有第二导电类型杂质的填充区；步骤S4，去除保护层，执行一抛光工艺以使填充区和外延层的上表面齐平，填充区和外延层交替排列形成一层超结结构；重复步骤S1～S4复数次，以形成具有复数层超结结构的复合结构。有益效果：本发明的制备方法形成的超结器件能实现更高耐压能力，改善超高压器件的EMI问题，并且工艺成本较低。
Description
技术领域
本发明涉及半导体器件的制造技术领域，尤其涉及一种多层超结半导体器件的制备方法。
背景技术
超结MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,金氧半场效晶体管)是在传统平面VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)理论基础上提出的一种改进结。超结器件用于承受耐压的外延层，其采用交替排列的N型+P型结构替代普通的单一类型外延层(纯N型或者纯P型)，利用电荷平衡的理论，在实现高耐压的同时，极大的降低了产品的导通电阻。更小的导通电阻意味着同电流密度下，其芯片面积更小，与芯片面积相关的栅极电荷相应的降低，因此电容的充放电过程更快。芯片面积的减小不仅意味着可以实现更小的封装，也意味着器件开关功耗的降低，十分有助于以功率MOSFET为核心器件的电源类产品的小型化和节能化。
交替排列的NP型外延层是超结型器件的主要耐压承受层，其成型工艺是超结型器件的核心工艺。在现有技术中，超结结构的制备工艺主要分为两种：(1)多次外延注入工艺，以N型外延层为例(即N型MOS)，在多次外延工艺中为了形成与之匹配的P型结构，必须进行多次的外延层生长和P型离子注入，其生长次数与成本的高低直接成正比，虽然该工艺成本较高，但可以在每次外延后控制不同的注入剂量、能量等工艺参数，根据要求在不同深度形成不同的P型区分布，使得器件在在开通关断过程中电容充放电过程变化更加平缓，降低dv/dt和di/dt，增强了其抗EMI(Electro Magnetic Interference，电磁干扰)的特性；(2)深沟槽刻蚀再填充工艺，采用该工艺虽然可以一次性形成P型区，工艺成本较低，但其工艺难度也会随着P型区的深度与宽度比值(简称深宽比)的增加而提高，此外，如图1所示，深沟槽工艺形成的超结结构，由于其PN结浓度和形状一次成型，陡峭的槽型在耗尽层扩展时更容易受到电压的影响，其电容变化更加剧烈，引起明显的EMI问题。
因此，本发明针对现有技术的制备工艺所存在的上述技术问题，提出了一种新型的多层超结半导体器件的制备方法，不仅可以解决多次外延注入工艺中工艺成本高的问题，还可以避免采用深沟槽工艺引起的明显EMI问题，增强产品的抗电磁干扰能力。
发明内容
针对现有技术中存在的上述问题，现提供一种多层超结半导体器件的制备方法。
具体技术方案如下：
本发明包括一种多层超结半导体器件的制备方法，包括：
步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；
步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；
步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；
步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；
重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。
优选的，还包括：
步骤S5，于所述复合结构上依次形成基体区、栅极氧化层、多晶硅栅极、源区、层间介质层以及金属源极层，并对半导体结构执行研磨工艺达到一预设厚度后，于所述半导体衬底的背面淀积一层金属，以形成一金属漏极层。
优选的，所述复合结构包括三层所述超结结构：一第一层超结结构、一第二层超结结构以及一第三层超结结构。
优选的，所述第一层超结结构的所述外延层的杂质浓度小于所述第二层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间；
所述第二层超结结构的所述外延层的杂质浓度小于所述第三层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间。
优选的，多个所述凹槽的深度及形状相同。
优选的，所述第一层超结结构的所述外延层的厚度大于所述第二层超结结构的所述外延层的厚度，且所述第二层超结结构的所述外延层的厚度与所述第三层超结结构的所述外延层的厚度相等。
优选的，所述第一层超结结构的所述外延层的厚度与所述第二层超结结构的所述外延层的厚度的差值不小于5μm。
优选的，于同一层所述超结结构中，所述填充区的杂质浓度与所述外延层的杂质浓度保持电荷平衡。
优选的，所述预设厚度的范围为200～300μm。
优选的，所述第一导电类型杂质为N型，所述第二导电类型杂质为P型；和/或
所述第一导电类型杂质为P型，所述第二导电类型杂质为N型。
本发明技术方案具有如下优点或有益效果：提供一种多层超结半导体器件的制备方法，采用多次外延和多次刻蚀填充的方式形成超结器件，其槽深可以达到传统单次深槽工艺的槽深的多倍，不仅能实现更高耐压能力，同时也能改善超高压器件的EMI问题；此外，相比传统的多次外延注入工艺，本发明的制备方法工艺成本更低。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为传统的深槽工艺形成的超结MOSFET的结构示意图；
图2为本发明实施例中外延层第一次外延后的结构示意图；
图3为本发明实施例中外延层第一次刻蚀后的结构示意图；
图4为本发明实施例中外延层第一次填充后的结构示意图；
图5为本发明实施例中形成第二层超结结构后的示意图；
图6为本发明实施例中形成第三层超结结构后的示意图；
图7为本发明实施例中的制备方法形成的超结MOSFET的整体结构示意图；
图8为传统的深槽工艺形成的超结MOSFET的耗尽层边界曲线随着Vds逐渐展宽的曲线变化图；
图9为本发明实施例中的制备方法形成的超结MOSFET的耗尽层边界曲线随着Vds逐渐展宽的曲线变化图；
图10为本发明实施例中的单层超结结构制备方法的步骤流程图；
附图标记：
半导体衬底1；第一层外延层2a；第二层外延层2b；第三层外延层2c；第一层填充区3a；第二层填充区3b；第三层填充区3c；基体区4；源区5；栅极氧化层6；多晶硅栅极7；层间介质层8；金属源极层9；金属漏极层10；保护层11；凹槽12。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括一种多层超结半导体器件的制备方法，如图10所示，包括：
步骤S1，在具有第一导电类型杂质的半导体衬底1上执行一外延工艺以形成一外延层2；
步骤S2，于外延层2上淀积一保护层11，并对外延层2执行刻蚀工艺，以在外延层2上形成多个凹槽12；
步骤S3，对多个凹槽12执行外延工艺，以形成具有第二导电类型杂质的填充区3；
步骤S4，去除保护层11，执行一抛光工艺以使填充区3和外延层2的上表面齐平，填充区3和外延层2交替排列形成一层超结结构；
重复步骤S1～S4复数次，以形成具有复数层超结结构的复合结构。
具体地，通过上述技术方案，并综合考虑产品的工艺成本和抗EMI效果，本发明实施例中的超结结构优选为三层，包括第一外延层2a、第二外延层2b、第三外延层2c。本实施例中的第一导电类型杂质和第二导电类型杂质优选为N型和P型。制备方法具体包括如下步骤：
步骤S1，如图2，利用外延工艺，在N型半导体衬底上进行第一外延层2a的生长，第一外延层2a的浓度根据电压的要求不同而不同；
步骤S2，如图3，首先在第一外延层2a上淀积保护层11，保护层11的材质可以优选为氧化硅Si3N4，利用光刻掩膜工艺在第一外延层2中刻蚀出第一填充区3a的位置，在保护层11的保护下利用干法刻蚀工艺在第一外延层2中刻蚀出多个凹槽12，刻蚀的宽度在3～5um之间，第一层凹槽12的刻蚀深度不小于第二外延层2b的厚度；
步骤S3，如图4，对凹槽12执行外延工艺，在凹槽12中外延生长P型杂质，形成具有P型杂质的第一层填充区3a，且第一层填充区3a的杂质浓度保持与第一外延层2a的杂质浓度电荷平衡；
步骤S4，去除保护层11后，利用抛光工艺使第一层填充区3a和第一外延层2a的上表面齐平，形成第一填充区3a和第一外延层2a交替排列的第一层超结结构；
进一步地，在形成第一层超结结构后，重复步骤S1～S4两次，在第一层超结结构上形成第二层超结结构，在第二层超结结构的上形成第三层超结结构。利用外延工艺在第一层超结结构(第一层填充区3a和第一外延层2a)上进行第二外延层2b的生长，然后利用光刻掩膜工艺刻蚀出第二层凹槽，在第二层凹槽内执行外延工艺进行P型杂质的外延生长，形成第二层填充区3b，最后利用抛光工艺使第二层填充区3b和第二外延层2b的上表面齐平，形成第二层填充区3b和第二外延层2b交替排列的第二层超结结构(图5所示)；同理，通过上述步骤S1～S4，在第二层超结结构的基础上形成第三层超结结构(图6所示)。
具体地，假设第一外延层的厚度为a，第二外延层的厚度为b，第三外延层的厚度为c，超结结构的外延层总厚度为A，则A＝a+b+c。相比传统的单次深槽工艺，本实施例中的超结器件的槽深可以达到传统单次深槽工艺的槽深的三倍，具有更高的耐压能力(800V以上)；相对于传统的多次外延注入工艺，本发明的制备方法无需针对每个填充区进行离子注入，仅需要一次刻蚀填充即可形成一层填充区(每层包含多个填充区)，可以有效地降低工艺成本。
作为优选的实施方式，为了保证在形成超结结构后，具有第二导电类型杂质的填充区(P型区)的底部和具有第一导电类型杂质的外延层(N型区)形成的PN结直接或者间接受到高浓度掺杂的衬底影响，破坏外延层的电荷平衡性，第一层超结结构的外延层(第一外延层2a)的厚度大于第二层超结结构的外延层(第二外延层2b)的厚度，其差值不小于5μm，并且第二层超结结构的外延层(第二外延层2b)的厚度与第三层超结结构的外延层(第三外延层2c)的厚度相等。此外，本实施例中第二外延层2b的厚度为超结半导体器件设计槽深的1/3。
在一种较优的实施例中，如图7所示，制备方法还包括：步骤S5，于三层外延层组成的复合结构上依次形成具有P型杂质的基体区(body区)4、栅极氧化层6、多晶硅栅极7、具有N型杂质的源区5、层间介质层8以及金属源极层9，并对半导体结构执行化学机械研磨工艺达到一预设厚度后，预设厚度优选为200～300μm，在半导体衬底1的背面淀积一层金属，金属可选Ag(银)，以形成金属漏极层10。
在一种较优的实施例中，第一层超结结构的外延层的杂质浓度小于第二层超结结构的外延层的杂质浓度，且偏浓比率的范围为5％～15％之间；
第二层超结结构的外延层的杂质浓度小于第三层超结结构的外延层的杂质浓度，且偏浓比率的范围为5％～15％之间。
具体地，在本实施例中，第二外延层2b的杂质浓度大于第一外延层2a的杂质浓度，且第三外延层2c的杂质浓度大于第二外延层2b的杂质浓度，从而形成一种从下到上外延层的浓度和填充区的浓度同时变化的结构，该结构可以改善产品电容随漏极和源极之间电压变化剧烈的情况，增强超结半导体器件在实际运用中抗电磁干扰的能力。需要说明的是，经过分析及验证，如果上下两层杂质浓度的差异过大，两层界面间的变换率会更复杂，需要与外延层(N型区)保持平衡的杂质填充区(P型区)，其形成工艺控制难度会相对应增加，不利于产品性能的稳定；如果浓度变化率太低，其对电容变化率的影响不明显，改善抗EMI效果不佳，因此相邻的两层超结结构的杂质浓度的偏浓比率尽量控制在5％-15％之间，在改善抗EMI效果的情况下，尽可能降低工艺难度。
对功率MOSFET来说，耗尽层的宽度逐渐增大，其电容会随之降低，尤其耗尽层在外延层中的扩展直接影响了漏源间电容Cds和栅漏间电容Cgd，而栅源电容Cgs受其影响较小，其中输入电容Ciss＝Cgs+Cgd,输出电容Coss＝Cds+Cgd，反馈电容Crss＝Cgd。如图8所示，传统的深槽型超结MOSFET随着漏源电压的增加，尤其是Vds在0-100V变换时，耗尽层的展宽变化十分剧烈，导致该电压段电容变剧烈，在电路系统中很容易受到EMI影响。如图9所示，本发明中的超结器件的漏源电压Vds在0-100V变换时，其变化曲线明显比图8的变化曲线缓和，其电容变化率相对也趋于平缓，有利于提升产品抗EMI的能力。
通过上述技术方案，采用自下而上杂质浓度逐渐增加的外延层和填充区，使得位于下层的超结结构的电阻高于位于上层的超结结构，下层的超结结构承担的耐压也要高于上层，形成PN结后，按照PN结耗尽理论，在漏源电压作用下，位于下层的PN结耗尽层会比现有技术中采用杂质浓度统一的外延层底部的耗尽层更宽。如果控制杂质浓度的变化率，可以从上到下使外延层耗尽层更加均匀，而与耗尽层相关的寄生电容变化更加平稳。
在一种较优的实施例中，多个凹槽的深度及形状相同。具体地，为了简化制备工艺，三层凹槽的刻蚀参数(角度、速率等)保持一致，三层凹槽12的深度和形状相同，都为上宽下窄的梯形。填充三层不同的凹槽12时，也可采用同一工艺参数，只需在填充时调整所填充杂质的浓度即可，其中，第一层填充区3a的杂质浓度应小于第二层填充区3b的杂质浓度，第二层填充区3b的杂质浓度应小于第三层填充区3c的杂质浓度，其浓度变化与外延层浓度变化相同，杂质浓度的变化率控制在5％-15％之间。通过上述技术方案，可以有效地简化制备工艺，降低生产成本。
本发明实施例的有益效果在于：提供一种多层超结半导体器件的制备方法，采用多次外延和多次刻蚀填充的方式形成超结器件，其槽深可以达到传统单次深槽工艺的槽深的多倍，不仅能实现更高耐压能力，同时也能改善超高压器件的EMI问题；此外，相比传统的多次外延注入工艺，本发明的制备方法工艺成本更低。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (10)
1.一种多层超结半导体器件的制备方法，其特征在于，包括：
步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；
步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；
步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；
步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；
重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。
2.根据权利要求1所述的制备方法，其特征在于，还包括：
步骤S5，于所述复合结构上依次形成基体区、栅极氧化层、多晶硅栅极、源区、层间介质层以及金属源极层，并对半导体结构执行研磨工艺达到一预设厚度后，于所述半导体衬底的背面淀积一层金属，以形成一金属漏极层。
3.根据权利要求1所述的制备方法，其特征在于，所述复合结构包括三层所述超结结构：一第一层超结结构、一第二层超结结构以及一第三层超结结构。
4.根据权利要求3所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的杂质浓度小于所述第二层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间；
所述第二层超结结构的所述外延层的杂质浓度小于所述第三层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间。
5.根据权利要求1所述的制备方法，其特征在于，多个所述凹槽的深度及形状相同。
6.根据权利要求3所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的厚度大于所述第二层超结结构的所述外延层的厚度，且所述第二层超结结构的所述外延层的厚度与所述第三层超结结构的所述外延层的厚度相等。
7.根据权利要求6所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的厚度与所述第二层超结结构的所述外延层的厚度的差值不小于5μm。
8.根据权利要求1所述的制备方法，其特征在于，于同一层所述超结结构中，所述填充区的杂质浓度与所述外延层的杂质浓度保持电荷平衡。
9.根据权利要求2所述的制备方法，其特征在于，所述预设厚度的范围为200～300μm。
10.根据权利要求2所述的制备方法，其特征在于，所述第一导电类型杂质为N型，所述第二导电类型杂质为P型；和/或
所述第一导电类型杂质为P型，所述第二导电类型杂质为N型。
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