CN110137245B - 超结器件结构及其制备方法 - Google Patents

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Abstract

本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少一种所述外延层具有与所述半导体衬底不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。本发明通过生长具有不同晶格常数的外延层，引入晶格缺陷，增加载流子复合几率，以优化超结功率器件的反向恢复特性；通过引入至少两种外延层交替叠置的外延叠层，得到均匀可控的缺陷分布。本发明所提供的制备方法工艺简单且成本较低，适用于大批量生产。

Description

超结器件结构及其制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件结构及其制备方法。
背景技术
在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(super junction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
目前，超结功率器件的开关速度还具有很大限制。这是由于超结器件的寄生二极管反向恢复特性不够理想。这就限制了超结器件在相关领域的应用。为了解决超结器件反向恢复较慢的问题，业界在电路设计参数、器件结构参数及器件物理参数等方面都进行了深入的优化和研究。其中，在优化器件物理参数时，一般通过引入缺陷，增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的。然而，由于超结漂移区一般深达数十微米，通过从表面进行高能辐照或金属掺杂等方法引入的缺陷难以保证深入并均匀分布至整个漂移区；且采用辐照工艺或金属扩散工艺引入缺陷也会增加产品成本及制程复杂度。
因此，有必要提出一种新的超结器件结构及其制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件结构及其制备方法，用于解决现有技术中在超结漂移区的缺陷引入不均匀的问题。
为实现上述目的及其它相关目的，本发明提供了一种超结器件结构，包括：
第一导电类型的半导体衬底；
外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。
作为本发明的一种优选方案，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。
作为本发明的一种优选方案，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。
作为本发明的一种优选方案，所述外延叠层中的至少一种所述外延层与所述半导体衬底具有不同的晶格常数。
作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种优选方案，所述超结器件结构还包括：
体接触区，位于所述外延叠层内，且位于所述柱结构的顶部；
栅氧化层，位于所述外延叠层的上表面；
多晶硅栅，位于所述栅氧化层的上表面；
源区，位于所述体接触区内；
层间电介质层，位于多晶硅栅的表面及侧壁；
正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，位于所述半导体衬底远离所述外延叠层的表面。
本发明还提供了一种超结器件结构的制备方法，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长外延叠层；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
在所述外延叠层中形成具有第二导电类型的柱结构，所述柱结构沿所述外延叠层的厚度方向延伸。
作为本发明的一种优选方案，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。
作为本发明的一种优选方案，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。
作为本发明的一种优选方案，形成所述外延叠层的过程包括如下步骤：
a)在所述半导体衬底上外延生长底层锗硅外延层；
b)在所述底层锗硅外延层上外延生长层间硅外延层；
c)在所述层间硅外延层上外延生长层间锗硅外延层；
d)重复步骤b)至步骤c)，直至所述外延叠层达到设定的厚度；
e)在最上层的所述层间锗硅外延层上外延生长顶层硅外延层。
作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种优选方案，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述柱结构的顶部形成体接触区；
在所述外延叠层的上表面形成栅氧化层；
在所述栅氧化层的上表面形成多晶硅栅；
通过离子注入工艺在所述体接触区表面形成源区；
在所述多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述外延叠层的表面形成背面金属电极。
如上所述，本发明提供一种超结器件结构及其制备方法，通过生长具有不同晶格常数的外延层，引入晶格缺陷，增加载流子复合几率，以优化超结功率器件的反向恢复特性；通过引入至少两种外延层交替叠置而成的外延叠层，在外延叠层厚度方向得到均匀可控的缺陷分布。本发明所提供的制备方法工艺简单且成本较低，适用于大批量生产。
附图说明
图1显示为本发明实施例一中提供的一种超结器件结构的制备方法的流程图。
图2显示为本发明实施例一中提供的半导体衬底的截面示意图。
图3显示为本发明实施例一中在半导体衬底上形成第一外延层后的截面示意图。
图4显示为本发明实施例一中在第一外延层上形成第二外延层后的截面示意图。
图5显示为本发明实施例一中在半导体衬底上形成外延叠层后的截面示意图。
图6显示为本发明实施例一中在外延叠层上形成沟槽后的截面示意图。
图7显示为本发明实施例一中在外延叠层内形成的柱结构的截面示意图。
图8显示为本发明实施例一中在外延叠层内形成的柱结构的俯视图。
图9显示为本发明实施例一中通过离子注入工艺在外延叠层内的柱结构的顶部形成体接触区的截面示意图。
图10显示为本发明实施例一中在外延叠层的上表面形成栅氧化层的截面示意图。
图11显示为本发明实施例一中在栅氧化层的上表面形成多晶硅栅的截面示意图。
图12显示为本发明实施例一中通过离子注入工艺在体接触区内形成源区的截面示意图。
图13显示为本发明实施例一中在多晶硅栅的表面及侧壁形成层间电介质层的截面示意图。
图14显示为本发明实施例一中形成正面金属电极和背面金属电极的截面示意图。
图15显示为本发明实施例二中提供的外延叠层的截面示意图。
元件标号说明
101 半导体衬底
102 外延叠层
102a 第一外延层
102b 第二外延层
103 柱结构
103a 沟槽
104 体接触区
105 栅氧化层
106 多晶硅栅
107 源区
108 电介质层
109 正面金属电极
110 背面金属电极
201 半导体衬底
202 外延叠层
202a 第一外延层
202b 第二外延层
L 柱结构的宽度
S 柱结构之间的间距
S1～S10 步骤1)～10)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图14，本发明提供了一种超结器件结构的制备方法，包括如下步骤：
1)提供第一导电类型的半导体衬底101；
2)在所述半导体衬底101上外延生长外延叠层102；所述外延叠层102包括至少两种沿所述外延叠层102的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
3)在所述外延叠层102内形成第二导电类型的柱结构103，且所述柱结构103沿所述外延叠层102的厚度方向延伸。
在步骤1)中，请参阅图1的S1步骤及图2，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。可选地，在本实施例中，所述第一导电类型为n型，所述半导体衬底101为n型硅衬底。在本发明的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。
在步骤2)中，请参阅图1的S2步骤及图3至图5，在所述半导体衬底101上外延生长外延叠层102；所述外延叠层102包括至少两种沿所述外延叠层102的厚度方向交替叠置的第一导电类型的外延层，且其中至少一种所述外延层具有与所述半导体衬底101不同的晶格常数。在本实施例中，所述外延层包括第一导电类型的第一外延层102a和第二外延层102b。在本发明的其他实施案例中，所述外延叠层102还可以包括三种或三种以上交替叠置的外延层。图3是在所述半导体衬底101上形成所述第一外延层102a后的截面示意图，图4是在所述第一外延层102a上形成所述第二外延层102b后的截面示意图，图5是在所述半导体衬底101上形成所述外延叠层102后的截面示意图。具体地，在本实施例中，所述第一外延层102a为锗硅层；所述第二外延层102b为硅层。所述锗硅层和硅层都具有与所述半导体衬底101相同的第一导电类型，即n型。n型的锗硅层或硅层可以通过在外延生长过程中进行掺杂得到。作为示例，在图3中，先在所述半导体衬底101上外延生长所述第一外延层102a，即锗硅层。可选地，所述锗硅层的厚度为1微米，锗的原子数百分含量为5％。在图4中，在所述第一外延层102a上形成所述第二外延层102b，即硅层。可选地，所述硅层的厚度为1微米。在图5中，通过反复交替生长所述第一外延层102a和所述第二外延层102b，在所述半导体衬底101上形成所述外延叠层102。可选地，图5中仅示意性地表示出交替生长3次的情况，而实际上本实施例中通过交替生长25次，得到的所述外延叠层102的厚度为50微米。当然，所述第一外延层102a和所述第二外延层102b的厚度以及交替生长次数都可以根据实际需要进行调节，第一外延层102a和所述第二外延层102b的厚度也不限定相等，最终得到的所述外延叠层102的厚度范围可以介于10微米至60微米之间。可选地，所述外延叠层102可以在一次外延工艺过程中，通过切换生长气源得到。例如，在生长锗硅层时，使用SiH4及GeH4作为工艺气体进行外延生长；在生长硅层时，停止GeH4的供给，仅使用SiH4作为工艺气体进行外延生长。以上过程反复切换进行后，最终得到叠层结构的所述外延叠层102。此外，也可以由不同的工艺腔室分别进行锗硅层和硅层的外延生长。在本实施例中，在所述硅衬底上先外延生长锗硅层，而后叠加硅层；也可以是在所述硅衬底上先外延生长硅层，而后叠加锗硅层。所述外延叠层102的顶层可以是硅层，也可以是锗硅层，即循环叠置并不限定终止于所述第二外延层102b。
由于锗硅层与硅层具有不同的晶格常数，外延生长的锗硅层与硅层及硅衬底之间会由晶格失配产生应力，在锗硅层以及硅层中引入晶格缺陷，如点缺陷或位错等，并均匀分布在所述外延叠层102中。可选地，在所述锗硅层中，锗的原子数百分含量的范围介于0.5％至10％之间，且锗的组分保持恒定。对于锗硅层中锗含量的控制可以通过在外延生长过程中，调节锗源气体流量等工艺参数实现。根据锗含量的变化，锗硅层与硅衬底及硅层之间晶格失配程度会发生变化，由此产生的晶格缺陷浓度也会随之变化。本领域技术人员可以根据超结器件设计的需要，灵活选择锗硅层中的锗含量，以期在锗硅层及硅层中引入适量的晶格缺陷。根据实际需求，在所述锗硅层中，锗的原子数百分含量的范围也可以不限于0.5％至10％之间。此外，叠置构成所述外延叠层102的外延层也不限于锗硅层及硅层，也可以选用其他相互之间具有不同晶格常数的外延生长材料。
在步骤3)中，请参阅图1的S3步骤及图6至图8，在所述外延叠层102内形成第二导电类型的柱结构103，且所述柱结构103沿所述外延叠层102的厚度方向延伸。具体地，在本实施例中，所述柱结构103的材料包括硅，具有第二导电类型，即p型。如图7和图8所示，所述柱结构103为多个，多个所述柱结构103具有相同宽度，并在所述外延叠层102内等间距排列。图7是在所述外延叠层102内形成的所述柱结构103的截面示意图，图8是其俯视图。其中，图7和图8展示了由2个所述柱结构103排列成的等间距的阵列，而在实际的超结器件中，一般由数百至数千个所述柱结构103排成等间距的阵列。由于在超结器件中，所述柱结构103的宽度L及所述柱结构103之间的间距S对超结器件的耐压等性能具有重要影响，一般会将所述柱结构103设计为相同的宽度及相同的间距，即具有统一的节距(pitchsize)。例如，在所述柱结构103排列成的阵列中，所述宽度L设为3微米，而所述间距S设为4微米。
作为示例，如图6和图7所示，本实施例中的超结器件采用沟槽型结构，即所述柱结构103通过在所述外延叠层102上形成沟槽103a，并在所述沟槽103a中外延生长填充层得到所述柱结构103。具体地，在图6中，在所述外延叠层102上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述外延叠层102进行干法刻蚀，如DRIE刻蚀，并形成所述沟槽103a。可选地，所述沟槽103a的深度范围介于5微米至60微米之间，可选为42微米。所述沟槽103a的深度可以根据所述外延叠层102的厚度及超结器件设计需求进行变动。在图7中，通过在所述沟槽103a中外延生长具有第二导电类型的填充层，即p型的硅材料，填满所述沟槽103a，以形成所述柱结构103。在所述沟槽103a中外延生长完所述填充层后，还包括使用化学机械研磨等方法去除残留在所述外延叠层102表面的多余填充层的步骤。可选地，当选择p型硅材料填充所述沟槽103a时，所述p型硅材料的电阻率设为3ohm·cm。考虑到所述柱结构103与所述外延叠层102之间的晶格失配度，所述柱结构103与所述外延叠层102之间也会出现晶格失配产生的应力，进而能够引入更多的晶格缺陷。
作为示例，在本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。而在本发明的其他实施案例中，也可以选择将所述第一导电类型设为p型，而所述第二导电类型设为n型。
作为示例，如图9至图14所示，在形成所述柱结构103后，还包括如下步骤：
4)通过离子注入工艺在所述柱结构103的顶部形成体接触区104；
5)在所述外延叠层102的上表面形成栅氧化层105；
6)在所述栅氧化层105的上表面形成多晶硅栅106；
7)通过离子注入工艺在所述体接触区104表面形成源区107；
8)在所述多晶硅栅106的表面及侧壁形成层间电介质层108；
9)在所述体接触区104、所述源区107及所述层间电介质层108的表面形成正面金属电极109；
10)在所述半导体衬底101远离所述外延叠层102的表面形成背面金属电极110。
在步骤4)中，请参阅图1的S4步骤及图9，通过离子注入工艺在所述外延叠层102内的所述柱结构103的顶部形成体接触区104。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述柱结构103的顶部区域进行局部离子注入，并形成p型的所述体接触区104。在本发明中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。
在步骤5)中，请参阅图1的S5步骤及图10，在所述外延叠层102的上表面形成栅氧化层105。作为示例，可以通过炉管工艺在所述外延叠层102的上表面形成热氧化层，并通过光刻和刻蚀工艺，形成图形化的所述栅氧化层105。可选地，所述栅氧化层105的厚度为100nm。
在步骤6)中，请参阅图1的S6步骤及图11，在所述栅氧化层105的上表面形成多晶硅栅106。作为示例，先通过化学气相沉积在所述栅氧化层105上沉积多晶硅材料层，然后通过光刻和刻蚀形成图形化的所述多晶硅栅106。需要指出的是，通常形成所述栅氧化层105和所述多晶硅栅106的过程也可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层105和所述多晶硅栅106。可选地，所述多晶硅栅106的厚度为400nm。
在步骤7)中，请参阅图1的S7步骤及图12，通过离子注入工艺在所述体接触区104内形成源区107。作为示例，所述源区107为n型掺杂。与所述体接触区104的离子注入相同。所述源区107也可以通过图形化的光刻胶层作为离子注入掩膜，在所述体接触区104上进行局部离子注入，并最终形成所述源区107。
在步骤8)中，请参阅图1的S8步骤及图13，在多晶硅栅106的表面及侧壁形成层间电介质层108。作为示例，所述层间电介质层108可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层108的过程可以是，先在所述体接触区104、所述源区107、多晶硅栅106的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述体接触区104和所述源区107上的电介质材料层，最终得到覆盖包裹所述多晶硅栅106的所述层间电介质层108。
在步骤9)中，请参阅图1的S9步骤及图14，在所述体接触区104、所述源区107及所述层间电介质层108的表面形成正面金属电极109。作为示例，构成所述正面金属电极109的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极109的方法包括物理气相沉积或化学气相沉积。可选地，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。
在步骤10)中，请参阅图1的S10步骤及图14，在所述半导体衬底101远离所述外延叠层102的表面形成背面金属电极110。形成所述背面金属电极110的方法与形成所述正面金属电极109的方法相同。可选地，在所述半导体衬底上形成背面金属电极110前，还包括对所述半导体衬底101进行减薄研磨的步骤，以得到器件所需的衬底厚度。
需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。例如，可以先实施步骤10)中形成所述背面金属电极110的步骤，然后实施步骤9)中形成所述正面金属电极109的步骤；步骤7)中形成所述源区107的步骤也可以在步骤5)之前进行。
如图14所示，本发明还提供了一种超结器件结构，包括：
第一导电类型的半导体衬底101；
外延叠层102，形成于所述半导体衬底101上；所述外延叠层102包括至少两种沿所述外延叠层102的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
第二导电类型的柱结构103，位于所述外延叠层102内，且沿所述外延叠层102的厚度方向延伸。
作为示例，所述外延叠层102中的外延层包括第一导电类型的第一外延层102a和第二外延层102b。所述第一外延层102a可选为锗硅层，所述第二外延层102b可选为硅层。在所述锗硅层中，锗的原子数百分含量的范围介于0.5％至10％之间。可选的，所述锗硅层为n型，n型锗硅层的电阻率选为2ohm·cm。锗硅层与硅层及硅衬底具有不同的晶格常数，会由晶格失配产生应力，在锗硅层及硅层中引入晶格缺陷，如点缺陷或位错等，并均匀分布在所述外延叠层102中。在本发明的其他实施案例中，所述外延叠层102还可以包括三种或三种以上交替叠置的外延层。可选地，所述锗硅层的厚度为1微米，锗的原子数百分含量为5％，所述硅层的厚度为1微米，所述外延叠层102的厚度为50微米。
作为示例，所述半导体衬底101包含硅衬底。可选地，所述半导体衬底101为n型硅衬底。所述柱结构103的材料包括硅。当选择p型硅材料时，所述p型硅材料的电阻率设为3ohm·cm。所述柱结构103为多个，多个所述柱结构103具有相同宽度，并在所述外延叠层102内等间距排列，如图7和图8所示。
作为示例，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为示例，如图14所示，所述超结器件结构还包括：
体接触区104，位于所述外延叠层102内，且位于所述柱结构103的顶部；
栅氧化层105，位于所述外延叠层102的上表面；
多晶硅栅106，位于所述栅氧化层105的上表面；
源区107，位于所述体接触区104内；
层间电介质层108，位于所述多晶硅栅106的表面及侧壁；
正面金属电极109，位于所述体接触区104、所述源区107及所述层间电介质层108的表面；
背面金属电极110，位于所述半导体衬底101远离所述外延叠层102的表面。
在图14中，所述超结器件结构中，所述源区107连接所述正面金属电极109并构成源极，所述半导体衬底101连接所述背面金属电极110并构成漏极，所述多晶硅栅106为栅极，多个所述柱结构103排列为p柱，并在器件关断时通过内建横向电场获得较高的击穿电压。而由于本实施例中的超结器件的漂移区内通过晶格失配应力引入了晶格缺陷，增加载流子复合几率。当器件关断时，载流子迅速减少，从而加快了器件关断速度，减少了器件功耗。
本实施例在制作沟槽型超结器件时，通过引入外延叠层，由具有不同晶格常数的外延层之间的晶格失配引发的应力，在所述外延叠层中引入所需的晶格缺陷，以增加载流子复合几率，降低载流子寿命，以实现在器件关断阶段载流子迅速减少的目的。相比高能粒子辐照或金属扩散的方法，本发明引入缺陷的方法具有缺陷分布均匀及工艺过程简单的优势。
实施例二
如图15所示，本实施例提供了一种超结器件结构及其制备方法，与实施例一相比，本实施例的区别在于，所述半导体衬底201上的所述外延叠层202包括三种沿所述外延叠层202的厚度方向交替叠置的第一导电类型的外延层，具体地，包括第一外延层202a、第二外延层202b和第三外延层202c。
作为示例，在图15中，所述第一外延层202a及第二外延层202b为锗硅层，所述第三外延层202c为硅层。其中，所述第一外延层202a与第二外延层202b中锗的原子数百分含量不同。可选地，所述第一外延层202a中锗的原子数百分含量为5％，第二外延层202b中锗的原子数百分含量为2％。所述第一外延层202a及第二外延层202b的厚度都为0.5微米，所述第三外延层202c的厚度为1微米。在所述半导体衬底201上形成所述外延叠层202时，依次外延生长所述第一外延层202a、所述第二外延层202b和所述第三外延层202c，并交替进行，直至达到所述外延叠层202的设定厚度。相比实施例一，本实施例通过增加了一层具有不同锗含量的锗硅层，通过调节不同锗硅层中的锗含量，灵活控制所述外延叠层202中各外延层的晶格失配度，以获得合适的晶格缺陷浓度，并使晶格缺陷分布更为均匀。
本实施例所提供的超结器件结构的其他组成以及制备方法与实施例一相同，此处不再赘述。
综上所述，本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。所述超结器件结构的制备方法，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上外延生长外延叠层；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；在所述外延叠层中形成具有第二导电类型的柱结构，所述柱结构沿所述外延叠层的厚度方向延伸。本发明通过生长具有不同晶格常数的外延层，引入晶格缺陷，增加载流子复合几率，以优化超结功率器件的反向恢复特性；通过引入至少两种外延层交替叠置而成的外延叠层，在外延叠层厚度方向得到均匀可控的缺陷分布。本发明所提供的制备方法工艺简单且成本较低，适用于大批量生产。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种超结器件结构，其特征在于，包括：
第一导电类型的半导体衬底；
外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。
2.根据权利要求1所述的一种超结器件结构，其特征在于，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。
3.根据权利要求2所述的一种超结器件结构，其特征在于，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围都介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。
4.根据权利要求1所述的一种超结器件结构，其特征在于，所述外延叠层中的至少一种所述外延层与所述半导体衬底具有不同的晶格常数。
5.根据权利要求1所述的一种超结器件结构，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
6.根据权利要求1所述的一种超结器件结构，其特征在于，所述超结器件结构还包括：体接触区，位于所述外延叠层内，且位于所述柱结构的顶部；
栅氧化层，位于所述外延叠层的上表面；
多晶硅栅，位于所述栅氧化层的上表面；
源区，位于所述体接触区内；
层间电介质层，位于多晶硅栅的表面及侧壁；
正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，位于所述半导体衬底远离所述外延叠层的表面。
7.一种超结器件结构的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长外延叠层；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；
在所述外延叠层中形成具有第二导电类型的柱结构，所述柱结构沿所述外延叠层的厚度方向延伸。
8.根据权利要求7所述的超结器件结构的制备方法，其特征在于，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。
9.根据权利要求8所述的超结器件结构的制备方法，其特征在于，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围都介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。
10.根据权利要求8所述的超结器件结构的制备方法，其特征在于，形成所述外延叠层的过程包括如下步骤：
a)在所述半导体衬底上外延生长底层锗硅外延层；
b)在所述底层锗硅外延层上外延生长层间硅外延层；
c)在所述层间硅外延层上外延生长层间锗硅外延层；
d)重复步骤b)至步骤c)，直至所述外延叠层达到设定的厚度；
e)在最上层的所述层间锗硅外延层上外延生长顶层硅外延层。
11.根据权利要求7所述的一种超结器件结构，其特征在于，所述外延叠层中的至少一种所述外延层与所述半导体衬底具有不同的晶格常数。
12.根据权利要求7所述的超结器件结构的制备方法，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
13.根据权利要求7所述的超结器件结构的制备方法，其特征在于，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述柱结构的顶部形成体接触区；
在所述外延叠层的上表面形成栅氧化层；
在所述栅氧化层的上表面形成多晶硅栅；
通过离子注入工艺在所述体接触区表面形成源区；
在所述多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述外延叠层的表面形成背面金属电极。
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