CN110246888A - 超结器件结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的渐变外延层，形成于所述半导体衬底上；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；第二导电类型的柱结构，形成于所述渐变外延层内，沿所述外延层的厚度方向延伸。本发明通过生长固溶体组分随厚度方向变化且与半导体衬底具有不同晶格常数的渐变外延层，使晶格缺陷在外延层厚度方向均匀可控，通过优化器件的反向恢复特性，实现在器件关断阶段载流子迅速减少的目的；本发明的工艺简单且成本较低，适于大规模生产。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件结构及其制备方法。
背景技术
超结器件(super junction)是一种具有独特优势的半导体功率器件，其具有较高的耐压性能及较低的导通电阻，打破了传统硅基高压器件中高耐压与低电阻无法兼得的限制。
目前，在半桥和全桥等功率器件的典型应用中，由于寄生二极管反向恢复特性的局限性，使超结功率器件的开关速度受到了很大限制。为了优化超结器件的反向恢复特性，以减小功耗，增加器件可靠性，较为有效的方法是在漂移区引入缺陷，增加载流子复合几率，降低载流子寿命，以实现在器件关断阶段载流子迅速减少的目的。在现有技术中，一般通过高能电子辐照、中子辐照、金或者铂掺杂等工艺引入缺陷。然而，由于超结器件的漂移区厚度普遍较厚(>40微米)，通过上述工艺引入的缺陷一般只能形成于表层，在整个漂移区的厚度方向上很难实现缺陷的均匀分布；且在现有制程中引入上述工艺也会增加额外的生产成本并提升工艺的复杂度。
因此，有必要提出一种新的超结器件结构及其制备方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件结构及其制备方法，用于解决现有技术中在超结漂移区的缺陷引入不均匀的问题。
为实现上述目的及其它相关目的，本发明提供了一种超结器件结构，包括：
第一导电类型的半导体衬底；
第一导电类型的渐变外延层，形成于所述半导体衬底上；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；
第二导电类型的柱结构，形成于所述渐变外延层内，沿所述渐变外延层的厚度方向延伸。
作为本发明的一种优选方案，所述渐变外延层包括锗硅两种组分构成的固溶体；所述半导体衬底包含硅衬底。
作为本发明的一种优选方案，所述渐变外延层中，自所述渐变外延层的下表面至所述渐变外延层的上表面锗的原子数百分含量逐渐增加或逐渐减小；所述渐变外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间。
作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种优选方案，所述超结器件结构还包括：
体接触区，通过离子注入工艺形成于所述柱结构的顶部；
栅氧化层，形成于所述渐变外延层表面；
多晶硅栅，形成于所述栅氧化层表面；
源区，通过离子注入工艺形成于所述体接触区表面；
层间电介质层，形成于多晶硅栅的表面及侧壁；
正面金属电极，形成于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，形成于所述半导体衬底远离所述渐变外延层的表面。
本发明还提供了一种超结器件结构的制备方法，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长第一导电类型的渐变外延层；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；
在所述渐变外延层中形成第二导电类型的柱结构，所述柱结构沿所述渐变外延层的厚度方向延伸。
作为本发明的一种优选方案，所述渐变外延层由锗硅两种组分构成的固溶体组成；所述半导体衬底包含硅衬底。
作为本发明的一种优选方案，所述渐变外延层中，自所述渐变外延层的下表面至所述渐变外延层的上表面锗的原子数百分含量逐渐增加或逐渐减小；所述渐变外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间。
作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为本发明的一种优选方案，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述柱结构的顶部形成体接触区；
在所述渐变外延层表面形成栅氧化层；
在所述栅氧化层表面形成多晶硅栅；
通过离子注入工艺在所述体接触区表面形成源区；
在多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述渐变外延层的表面形成背面金属电极。
如上所述，本发明提供一种超结器件结构及其制备方法，通过生长固溶体组分随厚度方向变化且与半导体衬底具有不同晶格常数的渐变外延层，使晶格缺陷在渐变外延层厚度方向均匀可控，以优化超结功率器件的反向恢复特性，实现在器件关断阶段载流子迅速减少的目的；本发明的工艺简单且成本较低，适于大规模生产。
附图说明
图1显示为本发明实施例一中提供的一种超结器件结构的制备方法的流程图。
图2显示为本发明实施例一中提供的半导体衬底的截面示意图。
图3显示为本发明实施例一中在半导体衬底上形成渐变外延层后的截面示意图。
图4显示为本发明实施例一中在渐变外延层上形成沟槽后的截面示意图。
图5显示为本发明实施例一中在渐变外延层内形成的柱结构的截面示意图。
图6显示为本发明实施例一中在渐变外延层内形成的柱结构的俯视图。
图7显示为本发明实施例一中通过离子注入工艺在渐变外延层内的柱结构的顶部形成体接触区的截面示意图。
图8显示为本发明实施例一中在渐变外延层的上表面形成栅氧化层的截面示意图。
图9显示为本发明实施例一中在栅氧化层的上表面形成多晶硅栅的截面示意图。
图10显示为本发明实施例一中通过离子注入工艺在体接触区内形成源区的截面示意图。
图11显示为本发明实施例一中在多晶硅栅的表面及侧壁形成层间电介质层的截面示意图。
图12显示为本发明实施例一中形成正面金属电极和背面金属电极的截面示意图。
元件标号说明
101 半导体衬底
102 渐变外延层
103 柱结构
103a 沟槽
104 体接触区
105 栅氧化层
106 多晶硅栅
107 源区
108 电介质层
109 正面金属电极
110 背面金属电极
a 柱结构的宽度
b 柱结构之间的间距
S1～S10 步骤1)～10)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图12，本发明提供了一种超结器件结构的制备方法，包括如下步骤：
1)提供第一导电类型的半导体衬底101；
2)在所述半导体衬底101上外延生长第一导电类型的渐变外延层102；所述渐变外延层102由具有两种以上组分构成的固溶体组成，且与所述半导体衬底101具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层102的厚度方向变化；
3)在所述渐变外延层102中形成第二导电类型的柱结构103，所述柱结构103沿所述渐变渐变外延层102的厚度方向延伸。
在步骤1)中，请参阅图1的S1步骤及图2，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。可选地，在本实施例中，所述第一导电类型为n型，所述半导体衬底101为n型硅衬底。在本发明的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。
在步骤2)中，请参阅图1的S2步骤及图3，在所述半导体衬底101上外延生长第一导电类型的渐变外延层102，所述渐变外延层102与所述半导体衬底101具有不同的晶格常数。图3是在所述半导体衬底101上形成所述渐变外延层102后的截面示意图。具体地，在本实施例中，所述渐变外延层102包括由锗硅两种组分构成的固溶体锗硅层，且自所述渐变外延层102的下表面至所述渐变外延层102的上表面锗的原子数百分含量逐渐增加。可选地，所述渐变外延层102中锗的原子数百分含量的变化范围介于0.5％至10％之间(即Si1-xGex，x＝0.5％～10％)，即锗的原子数百分含量可从所述渐变外延层102下表面的0.5％逐渐增加至所述渐变外延层102上表面的10％。锗原子数百分含量的增加过程可以是线性或非线性增加；也可以适用其他数值变化区间。在本发明的其他实施案例中，还可以是自所述渐变外延层102的下表面至上表面，锗的原子数百分含量逐渐减少，或遵循其他变化规律。
作为示例，所述锗硅层具有与所述半导体衬底101相同的第一导电类型，即n型。n型的锗硅层可以通过在外延生长过程中进行掺杂得到。所述n型锗硅层的电阻率选为2ohm·cm。可选地，所述渐变外延层102的厚度范围介于10微米至60微米之间，可以根据超结器件的设计需求进行变动。在本实施例中，所述渐变外延层102的厚度选为50微米，锗原子数百分含量最高选为5％。即从所述渐变外延层102下表面0微米处逐渐增加至上表面50微米处的5％。由于锗硅层与硅衬底具有不同的晶格常数，外延生长的锗硅层与硅衬底之间会由晶格失配产生应力，在锗硅层中引入晶格缺陷，如点缺陷或位错等，并均匀分布在锗硅层，即所述渐变外延层102中。对于锗硅层中锗含量的控制可以通过在外延生长过程中调节锗/硅源气体流量等工艺参数实现。例如，在使用SiH4及GeH4作为工艺气体外延生长锗硅层时，可以随工艺时间调节SiH4/GeH4的气体流量比，比如逐渐增加GeH4的供给流量，以实现锗含量在生长厚度方向上逐渐增加。根据锗含量的变化，锗硅层与硅衬底之间晶格失配程度会发生变化，由此产生的晶格缺陷浓度也会随之变化。由于锗硅层的下表面直接与硅衬底相接触，晶格失配效应最为显著，而随着锗硅层厚度的增加，晶格失配引发的应力会在锗硅层厚度方向上逐渐减弱。本发明通过在所述渐变外延层102中调节锗硅层厚度方向上的锗含量，使锗含量在锗硅层厚度方向上逐渐增加，对晶格失配应力的减弱进行补偿，使晶格失配应力不会随锗硅层厚度的增加而减弱，从而使由晶格失配应力引入的晶格缺陷能够在锗硅层，即所述渐变外延层102的厚度方向上均匀分布，以确保所述渐变外延层102中具有均匀的缺陷浓度。此外，构成所述渐变外延层102的材料也不限于锗硅，也可以选择其他与硅衬底具有不同晶格常数的固溶体材料，并在所述渐变外延层102厚度方向上对固溶体组分比进行相应调节。
在步骤3)中，请参阅图1的S3步骤及图4至图6，在所述渐变外延层102内形成第二导电类型的柱结构103，且所述柱结构103沿所述渐变外延层102的厚度方向延伸。具体地，在本实施例中，所述柱结构103的材料包括硅或锗硅，具有第二导电类型，即p型。如图5和图6所示，所述柱结构103为多个，多个所述柱结构103具有相同宽度，并在所述渐变外延层102内等间距排列。图5是在所述渐变外延层102内形成的所述柱结构103的截面示意图，图6是其俯视图。需要指出的是，图5和图6仅展示了由2个所述柱结构103排列成的等间距的阵列，而在实际的超结器件中，一般由数百至数千个所述柱结构103排成等间距的阵列。由于在超结器件中，所述柱结构103的宽度a及所述柱结构103之间的间距b对超结器件的耐压等性能具有重要影响，一般会将所述柱结构103设计为相同的宽度和间距，即节距(pitch size)。例如，在所述柱结构103排列成的阵列中，将所述宽度a设为4微米，而所述间距b设为5微米，即节距为4/5。
作为示例，如图4和图5所示，本实施例中的超结器件采用沟槽型结构，即所述柱结构103通过在所述渐变外延层102上形成沟槽103a，并在所述沟槽103a中外延生长填充层得到所述柱结构103。具体地，在图4中，在所述渐变外延层102上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述渐变外延层102进行干法刻蚀，如DRIE刻蚀，并形成所述沟槽103a。可选地，所述沟槽103a的深度范围介于5微米至60微米之间，例如42微米，可以根据所述渐变外延层102的厚度及超结器件设计进行变动。在图5中，通过在所述沟槽103a中外延生长具有第二导电类型的填充层，即p型的硅材料，填满所述沟槽103a，以形成所述柱结构103。在所述沟槽103a中外延生长完所述填充层后，还包括使用化学机械研磨等方法去除残留在所述渐变外延层102表面的多余填充层的步骤。可选地，当选择p型硅材料填充所述沟槽103a时，所述p型硅材料的电阻率设为3ohm·cm；当选择p型锗硅材料填充所述沟槽103a时，所述p型锗硅材料中锗的原子数百分含量为5％，电阻率设为3ohm·cm。考虑到所述柱结构103与所述渐变外延层102之间的晶格失配度，当选择p型硅材料填充所述沟槽103a时，所述柱结构103与所述渐变外延层102之间也将出现晶格失配产生的应力，进而能够引入更多的晶格缺陷。
作为示例，在本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。而在本发明的其他实施案例中，也可以选择将所述第一导电类型设为p型，而所述第二导电类型设为n型。例如，在p型的硅衬底上外延生长p型的锗硅材料，并形成n型硅柱结构。
作为示例，如图7至图12所示，在形成所述柱结构103后，还包括如下步骤：
4)通过离子注入工艺在所述渐变外延层102内的所述柱结构103的顶部形成体接触区104；
5)在所述渐变外延层102的上表面形成栅氧化层105；
6)在所述栅氧化层105的上表面形成多晶硅栅106；
7)通过离子注入工艺在所述体接触区104内形成源区107；
8)在所述多晶硅栅106的表面及侧壁形成层间电介质层108；
9)在所述体接触区104、所述源区107及所述层间电介质层108的表面形成正面金属电极109；
10)在所述半导体衬底101远离所述渐变外延层102的表面形成背面金属电极110。
在步骤4)中，请参阅图1的S4步骤及图7，通过离子注入工艺在所述渐变外延层102内的所述柱结构103的顶部形成体接触区104。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述柱结构103的顶部区域进行局部离子注入，并形成p型的所述体接触区104。在本发明中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。
在步骤5)中，请参阅图1的S5步骤及图8，在所述渐变外延层102的上表面形成栅氧化层105。作为示例，可以通过炉管工艺在所述渐变外延层102的上表面形成热氧化层，并通过光刻和刻蚀工艺，形成图形化的所述栅氧化层105。可选地，所述栅氧化层105的厚度为100nm。
在步骤6)中，请参阅图1的S6步骤及图9，在所述栅氧化层105的上表面形成多晶硅栅106。作为示例，先通过化学气相沉积在所述栅氧化层105上沉积多晶硅材料层，然后通过光刻和刻蚀形成图形化的所述多晶硅栅106。需要指出的是，形成所述栅氧化层105和所述多晶硅栅106的过程也可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层105和所述多晶硅栅106。可选地，所述多晶硅栅106的厚度为400nm。
在步骤7)中，请参阅图1的S7步骤及图10，通过离子注入工艺在所述体接触区104内形成源区107。作为示例，所述源区107为n型掺杂。与所述体接触区104的离子注入相同。所述源区107也可以通过图形化的光刻胶层作为离子注入掩膜，在所述体接触区104上进行局部离子注入，并最终形成所述源区107。
在步骤8)中，请参阅图1的S8步骤及图11，在多晶硅栅106的表面及侧壁形成层间电介质层108。作为示例，所述层间电介质层108可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层108的过程可以是，先在所述体接触区104、所述源区107、多晶硅栅106的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述体接触区104和所述源区107上的电介质材料层，最终得到覆盖包裹所述多晶硅栅106的所述层间电介质层108。
在步骤9)中，请参阅图1的S9步骤及图12，在所述体接触区104、所述源区107及所述层间电介质层108的表面形成正面金属电极109。作为示例，构成所述正面金属电极109的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极109的方法包括物理气相沉积或化学气相沉积。可选地，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。
在步骤10)中，请参阅图1的S10步骤及图12，在所述半导体衬底101远离所述渐变外延层102的表面形成背面金属电极110。形成所述背面金属电极110的方法与形成所述正面金属电极109的方法相同。可选地，在所述半导体衬底上形成背面金属电极110前，还包括对所述半导体衬底101进行减薄研磨的步骤，以得到器件所需的衬底厚度。
需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号，但这并不限定本发明所述制备方法的各步骤的实施顺序。例如，可以先实施步骤10)中形成所述背面金属电极110的步骤，在实施步骤9)中形成所述正面金属电极109的步骤；步骤7)中形成所述源区107的步骤也可以在步骤5)之前进行。
如图12所示，本发明还提供了一种超结器件结构，包括：
第一导电类型的半导体衬底101；
第一导电类型的渐变外延层102，位于所述半导体衬底101的上表面，所述渐变外延层102与所述半导体衬底101具有不同的晶格常数；
第二导电类型的柱结构103，位于所述渐变外延层102内，且沿所述渐变外延层102的厚度方向延伸。
作为示例，所述渐变外延层102包含锗硅层。在所述锗硅层中，锗的原子数百分含量的范围介于0.5％至10％之间。可选的，所述锗硅层为n型，n型锗硅层的电阻率选为2ohm·cm。锗硅层与硅衬底具有不同的晶格常数，外延生长的锗硅层与硅衬底之间会由晶格失配产生应力，在锗硅层中引入晶格缺陷，如点缺陷或位错等，并均匀分布在所述渐变外延层102中。在本实施例中，在所述渐变外延层102的厚度为50微米，在厚度方向上，锗的原子数百分含量从所述渐变外延层102下表面的0.5％逐渐增加至所述渐变外延层102上表面的5％。
作为示例，所述半导体衬底101包含硅衬底。可选地，所述半导体衬底101为n型硅衬底。所述柱结构103的材料包括硅或锗硅。当选择p型硅材料时，所述p型硅材料的电阻率设为3ohm·cm；当选择p型锗硅材料时，所述p型锗硅材料中锗的原子数百分含量为5％，电阻率设为3ohm·cm。所述柱结构103为多个，多个所述柱结构103具有相同宽度，并在所述渐变外延层102内等间距排列，如图5和图6所示。
作为示例，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
作为示例，如图12所示，所述超结器件结构还包括：
体接触区104，位于所述渐变外延层102内，且位于所述柱结构103的顶部；
栅氧化层105，位于所述渐变外延层102的上表面；
多晶硅栅106，位于所述栅氧化层105的上表面；
源区107，位于所述体接触区104内；
层间电介质层108，位于所述多晶硅栅106的表面及侧壁；
正面金属电极109，位于所述体接触区104、所述源区107及所述层间电介质层108的表面；
背面金属电极110，位于所述半导体衬底101远离所述渐变外延层102的表面。
在图12中，所述超结器件结构中，所述源区107连接所述正面金属电极109并构成源极，所述半导体衬底101连接所述背面金属电极110并构成漏极，所述多晶硅栅106为栅极，多个所述柱结构103排列为p柱，并在器件关断时通过内建横向电场获得较高的击穿电压。本实施例中，超结器件的漂移区内通过晶格失配应力引入了晶格缺陷，增加载流子复合几率，降低载流子寿命。当器件关断时，载流子迅速减少，从而加快了器件关断速度，减少了器件功耗。由于所述渐变外延层102中锗含量随厚度方向上增加，使得由晶格失配应力引入的晶格缺陷在厚度方向均匀分布，提升了器件性能的均匀性及器件可靠性。相比高能粒子辐照或金属扩散的方法，本发明引入缺陷的方法具有缺陷分布均匀及工艺过程简单的优势。
实施例二
本实施例提供了一种超结器件结构及其制备方法，与实施例一相比，本实施例的区别在于，构成柱结构的锗硅材料的锗硅组分比也可以随所述柱结构的深度方向逐渐变化。
作为示例，当所述渐变外延层的厚度为50微米而所述柱结构的深度为42微米时，在厚度方向上，锗的原子数百分含量从所述渐变外延层102下表面的0.5％逐渐增加至所述渐变外延层102上表面的5％。为了匹配所述渐变外延层中锗含量的变化，所述柱结构中的锗含量也可以设为随所述柱结构的深度方向逐渐变化。例如，在所述柱结构底部的锗含量较低，并沿所述柱结构顶部方向逐渐增加，如也增加至5％。或者，为了通过所述柱结构与所述渐变外延层之间的晶格失配进一步引入应力，也可以在所述柱结构底部设置较高的锗含量，并沿所述柱结构顶部方向逐渐减少。本实施例通过对所述柱结构深度方向上锗含量的调节，可以在所述渐变外延层中得到均匀分布的晶格缺陷。
此外，本实施例所提供超结器件结构的其他组成以及制备方法与实施例一相同，此处不再赘述。
综上所述，本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的渐变外延层，形成于所述半导体衬底上；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；第二导电类型的柱结构，形成于所述渐变外延层内，沿所述渐变外延层的厚度方向延伸。所述超结器件结构的制备方法，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上外延生长第一导电类型的渐变外延层；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；在所述渐变外延层中形成第二导电类型的柱结构，所述柱结构沿所述渐变外延层的厚度方向延伸。本发明通过生长固溶体组分随厚度方向变化且与半导体衬底具有不同晶格常数的渐变外延层，使晶格缺陷在渐变外延层厚度方向均匀可控，以优化超结功率器件的反向恢复特性，实现在器件关断阶段载流子迅速减少的目的；本发明的工艺简单且成本较低，适于大规模生产。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种超结器件结构，其特征在于，包括：
第一导电类型的半导体衬底；
第一导电类型的渐变外延层，形成于所述半导体衬底上；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；
第二导电类型的柱结构，形成于所述渐变外延层内，沿所述渐变外延层的厚度方向延伸。
2.根据权利要求1所述的一种超结器件结构，其特征在于，所述渐变外延层包括锗硅两种组分构成的固溶体；所述半导体衬底包含硅衬底。
3.根据权利要求2所述的一种超结器件结构，其特征在于，所述渐变外延层中，自所述渐变外延层的下表面至所述渐变外延层的上表面锗的原子数百分含量逐渐增加或逐渐减小；所述渐变外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间。
4.根据权利要求1所述的一种超结器件结构，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
5.根据权利要求1所述的一种超结器件结构，其特征在于，所述超结器件结构还包括：
体接触区，通过离子注入工艺形成于所述柱结构的顶部；
栅氧化层，形成于所述渐变外延层表面；
多晶硅栅，形成于所述栅氧化层表面；
源区，通过离子注入工艺形成于所述体接触区表面；
层间电介质层，形成于多晶硅栅的表面及侧壁；
正面金属电极，形成于所述体接触区、所述源区及所述层间电介质层的表面；
背面金属电极，形成于所述半导体衬底远离所述渐变外延层的表面。
6.一种超结器件结构的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的半导体衬底；
在所述半导体衬底上外延生长第一导电类型的渐变外延层；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；
在所述渐变外延层中形成第二导电类型的柱结构，所述柱结构沿所述渐变外延层的厚度方向延伸。
7.根据权利要求6所述的超结器件结构的制备方法，其特征在于，所述渐变外延层由锗硅两种组分构成的固溶体组成；所述半导体衬底包含硅衬底。
8.根据权利要求7所述的超结器件结构的制备方法，其特征在于，所述渐变外延层中，自所述渐变外延层的下表面至所述渐变外延层的上表面锗的原子数百分含量逐渐增加或逐渐减小；所述渐变外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间。
9.根据权利要求6所述的超结器件结构的制备方法，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。
10.根据权利要求6所述的超结器件结构的制备方法，其特征在于，在形成所述柱结构后，还包括如下步骤：
通过离子注入工艺在所述柱结构的顶部形成体接触区；
在所述渐变外延层表面形成栅氧化层；
在所述栅氧化层表面形成多晶硅栅；
通过离子注入工艺在所述体接触区表面形成源区；
在多晶硅栅的表面及侧壁形成层间电介质层；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述半导体衬底远离所述渐变外延层的表面形成背面金属电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20190917 |
|
| WD01 | Invention patent application deemed withdrawn after publication |