JP2010199341A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】スイッチング速度の高速化と順方向電圧の低減を進展させることができる半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、第1の層(n+型のシリコン基板1)と、前記第1の層の一方の面上に形成された前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層(n−型のSiGe層2)と、前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層(p型のシリコン層3)を備える。
【選択図】図1
【解決手段】本発明にかかる半導体装置は、第1の層(n+型のシリコン基板1)と、前記第1の層の一方の面上に形成された前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層(n−型のSiGe層2)と、前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層(p型のシリコン層3)を備える。
【選択図】図1
Description
本発明は、主に電気回路において信号のスイッチングに用いられるスイッチングダイオード等の半導体装置とその製造方法に関する。
ダイオード、トランジスタ、サイリスタ等の半導体装置のスイッチング速度の高速化を図る技術として、半導体領域内に再結合中心となるエネルギー順位を生成する技術が知られている。この技術によれば、順バイアス時に注入される少数キャリアが再結合中心により消滅して、少数キャリアの蓄積が少なくなるので、スイッチング速度が向上する。図5に、再結合中心を利用してスイッチング速度の高速化が図られたスイッチングダイオードの一般的な構成を示す。
図5に示すように、このスイッチングダイオードは、高濃度n型であるn+型の半導体基板101の一方の面上に、低濃度n型であるn−型の半導体層102がエピタキシャル成長により形成されており、そのn−型の半導体層102の表面上に、n−型の半導体層102よりも不純物濃度が高いp型の半導体層103が形成されている。そして、p型の半導体層103の表面上にアノード電極104が形成されており、n+型の半導体基板101の他方の面上にカソード電極105が形成されている。
このような構成において、n−型の半導体層102中のp型の半導体層103との接合界面近傍領域、並びにn−型の半導体層102とn+型の半導体基板101との接合界面近傍領域またはn+型の半導体基板101の内部領域に、電子、プロトン、ヘリウムイオン等の荷電粒子を照射して欠陥順位(再結合中心)を生成することにより、スイッチング速度の高速化が図られている。
しかしながら、半導体領域内に欠陥順位(再結合中心)を生成することによりスイッチング速度の高速化を図る従来の技術では、順バイアス時に注入される少数キャリアの蓄積を減らすことはできるが、それに伴い順方向電圧が増加する。つまり、スイッチング速度と順方向電圧がトレードオフの関係にあり、スイッチング速度の高速化と順方向電圧の低減を両立させることは困難であった。
特開2004−221193号公報
本発明は、上記従来の問題点に鑑み、スイッチング速度の高速化と順方向電圧の低減を進展させることができる半導体装置とその製造方法を提供することを目的とする。
本発明の請求項1記載の半導体装置は、第1の層と、前記第1の層の一方の面上に形成された前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層と、前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層と、前記第2の層の表面上に設けられた第1の電極と、前記第1の層の他方の面上に設けられた第2の電極と、を備えることを特徴とする。
また、本発明の請求項2記載の半導体装置は、請求項1記載の半導体装置であって、前記埋込層が前記第1の層に到達していることを特徴とする。
また、本発明の請求項3記載の半導体装置は、請求項1もしくは2のいずれかに記載の半導体装置であって、複数の前記埋込層が形成されていることを特徴とする。
また、本発明の請求項4記載の半導体装置は、請求項1ないし3のいずれかに記載の半導体装置であって、再結合中心を生成する不純物が前記第2の層に添加されていることを特徴とする。
また、本発明の請求項5記載の半導体装置は、請求項1ないし3のいずれかに記載の半導体装置であって、前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする。
また、本発明の請求項6記載の半導体装置は、請求項4記載の半導体装置であって、前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第2の層に添加されていることを特徴とする。
また、本発明の請求項7記載の半導体装置は、請求項1ないし6のいずれかに記載の半導体装置であって、前記第2の層の表面と前記第1の電極との間に、前記第2の層とともにショットキ接合をなすショットキ金属が設けられていることを特徴とする。
また、本発明の請求項8記載の半導体装置の製造方法は、第1の層の一方の面上に、前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層を形成する基層形成工程と、前記基層形成工程後、前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層を形成する埋込層形成工程と、前記埋込層形成工程後、前記第2の層の表面上に第1の電極を形成するとともに、前記第1の層の他方の面上に第2の電極を形成する電極形成工程と、を具備することを特徴とする。
また、本発明の請求項9記載の半導体装置の製造方法は、請求項8記載の半導体装置の製造方法であって、前記埋込層形成工程の際に、前記第2の層の表面から深さ方向へ延在するトレンチを形成した後、前記トレンチの内部に前記埋込層を形成することを特徴とする。
また、本発明の請求項10記載の半導体装置の製造方法は、請求項8もしくは9のいずれかに記載の半導体装置の製造方法であって、前記埋込層を前記第1の層に到達するように形成することを特徴とする。
また、本発明の請求項11記載の半導体装置の製造方法は、請求項8ないし10のいずれかに記載の半導体装置の製造方法であって、複数の前記埋込層を形成することを特徴とする。
また、本発明の請求項12記載の半導体装置の製造方法は、請求項8ないし11のいずれかに記載の半導体装置の製造方法であって、再結合中心を生成する不純物が前記第2の層に添加されていることを特徴とする。
また、本発明の請求項13記載の半導体装置の製造方法は、請求項8ないし11のいずれかに記載の半導体装置の製造方法であって、前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする。
また、本発明の請求項14記載の半導体装置の製造方法は、請求項12記載の半導体装置の製造方法であって、前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第2の層に添加されていることを特徴とする。
また、本発明の請求項15記載の半導体装置の製造方法は、請求項8ないし14のいずれかに記載の半導体装置の製造方法であって、前記電極形成工程の際に、前記第2の層の表面上に前記第2の層とともにショットキ接合をなすショットキ金属を形成し、前記ショットキ金属の表面上に前記第1の電極を形成することを特徴とする。
本発明の好ましい形態によれば、スイッチング速度の高速化と順方向電圧の低減を進展させることができる。さらに、高耐圧化を図ることもできる。
本発明の実施の形態における半導体装置について、図1を用いて説明する。図1は本発明の実施の形態における半導体装置の要部断面図である。図1に示すように、この半導体装置は、高濃度n型であるn+型のシリコン基板(第1の層の一例)1の一方の面上に、低濃度n型であるn−型のSiGe層(第2の層の一例)2が形成されており、そのSiGe層2の表面から深さ方向へ延在する複数のp型のシリコン層(埋込層の一例)3が、n+型のシリコン基板1に到達するように形成されている。p型のシリコン層3の幅Wsiと、p型のシリコン層3により挟まれたn−型のSiGe層2の幅Wgeは、ひずみによる転移欠陥の発生を防止するために200nm以下とするのが好適である。
SiGe層2の表面上には、SiGe層2とショットキ接合をなすショットキ金属4が形成されており、そのショットキ金属4の表面上にアノード電極(第1の電極の一例)5が形成されている。一方、n+型のシリコン基板1の他方の面上にカソード電極(第2の電極)6が形成されている。
以上説明した構成の半導体装置では、n−型のSiGe層2にp型のシリコン層3が埋設されている。SiGe層2の主成分であるSi(シリコン)とGe(ゲルマニウム)は格子定数が異なり、SiGe層2には圧縮応力が作用する。また、SiGe(シリコンゲルマニウム)の格子定数はSiの格子定数よりも大きくなるので、SiGe層2に埋設されたp型のシリコン層3に引っ張り応力が作用する。その結果、それらの応力の影響で、SiGe層2とp型のシリコン層3におけるキャリアの移動度が2〜3倍となるため、スイッチング速度の高速化を実現できる。また、超格子構造ともなっているため、高耐圧化をも実現できる。また、SiGeはSiよりもバンドギャップが小さいので、スイッチング速度とは関係なく順方向電圧の低減化を実現できる。また、本実施の形態のようにSiGe層2とショットキ接合をなすショットキ金属4を設けることで、順方向電圧のさらなる低減化を実現できる。
さらに、SiGe層2にO(酸素)原子またはC(炭素)原子を添加して、SiGe層2に再結合中心を生成してもよい。上述したようにSiGeはシリコンよりもバンドギャップが小さいので、p型のシリコン層3に注入された少数キャリアはn−型のSiGe層2へ流入する。よって、SiGe層2に再結合中心を生成すれば、その再結合中心により少数キャリアが消滅するので、少数キャリアのライフタイムが短くなり、スイッチング速度が向上する。
続いて、本発明の実施の形態における半導体装置の製造方法について、図2〜図4を用いて説明する。図2〜図4は、本発明の実施の形態における半導体装置の製造工程を示す要部断面図である。
まず、図2(a)に示すように、高不純物濃度の半導体基板として、高濃度n型であるn+型のシリコン基板1を用意する。シリコン基板1の不純物濃度は、例えば2×1019cm−3程度とする。このシリコン基板1に添加するn型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。
次に、図2(b)に示すように、シリコン基板1の一方の面上に、低濃度n型であるn−型のSiGe層2をエピタキシャル成長法で形成する(基層形成工程)。SiGe層2の不純物濃度は、例えば2×1016cm−3程度とする。また、このSiGe層2の厚さtgeは、例えば耐圧80Vにする場合には10μm程度とする。SiGe層2に添加するn型の不純物には、例えば砒素、リン、アンチモン等を用いることができる。また、SiGe中のGeの割合(原子数の割合)は、5%〜50%の範囲から選択する。例えばGeの割合が20%となるようにSiGe層2を成長させる。
なお、この基層形成工程において、O原子またはC原子がSiGe層2に添加されるように、SiGe層2を成長させてもよい。例えば、Siを含むガス、Geを含むガス、およびOまたはCを含むガスを用いて気相法でSiGe層2を成長させてもよい。OまたはCを添加することで、上述したように、スイッチング速度をより向上させることができる。
次に、図2(c)に示すように、n−型のSiGe層2の表面から深さ方向へ延在する複数のトレンチ7をn+型のシリコン基板1に到達するように形成し、図3(a)に示すように、そのトレンチ7内部にp型のシリコン層3が埋設されるように、例えば超高真空化学堆積法(UHV−CVD法)によりn−型のSiGe層2の表面側からp型のシリコン層3をエピタキシャル成長させた後、図3(b)に示すように、n−型のSiGe層2の表面を覆っているシリコン層3を例えば化学機械研磨法(CMP法)により除去して、n−型のSiGe層2の表面から深さ方向へ延在するp型のシリコン層3を形成する(埋込層形成工程)。トレンチ7については、例えばn−型のSiGe層2の表面に熱酸化により酸化膜を形成し、その酸化膜のトレンチ形成予定領域に対向する部分に開口を形成し、その開口部からドライエッチングを施すことで形成してもよい。
p型のシリコン層3の不純物濃度は、例えば5×1019cm−3程度とする。p型のシリコン層3の厚さ(トレンチ7の深さ)tsiは、例えば耐圧80Vにする場合には12μm程度とする。p型のシリコン層3に添加するp型の不純物には、例えばボロン等を用いることができる。
なお、上述したように、ひずみによる転移欠陥の発生を防止するために、p型のシリコン層3の幅Wsiと、p型のシリコン層3により挟まれたn−型のSiGe層2の幅Wgeが共に200nm以下となるようにトレンチ7を形成するのが好適である。
最後に、図4(a)に示すように、p型のシリコン層3が埋め込まれたn−型のSiGe層2の表面上にn−型のSiGe層2とともにショットキ接合をなすショットキ金属4を形成し、そのショットキ金属4の表面上にアノード電極5を形成した後、図4(b)に示すように、n+型のシリコン基板1の他方の面上にカソード電極6を形成する(電極形成工程)。なお、先にカソード電極6を形成してから、ショットキ金属4とアノード電極5を形成してもよい。これらのショットキ金属4、アノード電極5およびカソード電極6は、例えば金属を蒸着等により被着することで形成することができる。ショットキ金属4には、例えばチタン(Ti)、クロム(Cr)、モリブデン(Mo)、コバルト(Co)、タンタル(Ta)、アルミニウム(Al)、白金(Pt)、ニッケル(Ni)等を用いることができる。
なお、本実施の形態では、p型のシリコン層3が複数形成されている場合について説明したが、p型のシリコン層3は一つでもよい。また、p型のシリコン層3がn+型のシリコン基板1に到達するように形成されている場合について説明したが、p型のシリコン層3の深さを、n+型のシリコン基板1とn−型のSiGe層2との界面より浅くしてもよい。また、以上説明した半導体装置は、p型とn型を入れ替えた構成としてもよい。
本発明にかかる半導体装置とその製造方法は、スイッチング速度の高速化と順方向電圧の低減を進展させることができ、スイッチングダイオード等に有用である。
1 n+型のシリコン基板
2 n−型のSiGe層
3 p型のシリコン層
4 ショットキ金属
5 アノード電極
6 カソード電極
7 トレンチ
101 n+型の半導体基板
102 n−型の半導体層
103 p型の半導体層
104 アノード電極
105 カソード電極
2 n−型のSiGe層
3 p型のシリコン層
4 ショットキ金属
5 アノード電極
6 カソード電極
7 トレンチ
101 n+型の半導体基板
102 n−型の半導体層
103 p型の半導体層
104 アノード電極
105 カソード電極
Claims (15)
- 第1の層と、
前記第1の層の一方の面上に形成された前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層と、
前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層と、
前記第2の層の表面上に設けられた第1の電極と、
前記第1の層の他方の面上に設けられた第2の電極と、
を備えることを特徴とする半導体装置。 - 前記埋込層が前記第1の層に到達していることを特徴とする請求項1記載の半導体装置。
- 複数の前記埋込層が形成されていることを特徴とする請求項1もしくは2のいずれかに記載の半導体装置。
- 再結合中心を生成する不純物が前記第2の層に添加されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
- 前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
- 前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第2の層に添加されていることを特徴とする請求項4記載の半導体装置。
- 前記第2の層の表面と前記第1の電極との間に、前記第2の層とともにショットキ接合をなすショットキ金属が設けられていることを特徴とする請求項1ないし6のいずれかに記載の半導体装置。
- 第1の層の一方の面上に、前記第1の層と同じ導電型で前記第1の層よりも不純物濃度が低くかつ格子定数が異なる複数の主成分からなる第2の層を形成する基層形成工程と、
前記基層形成工程後、前記第2の層の表面から深さ方向へ延在する前記第2の層とは異なる導電型で前記第2の層よりも不純物濃度が高くかつ前記第2の層とは異なる格子定数を有する埋込層を形成する埋込層形成工程と、
前記埋込層形成工程後、前記第2の層の表面上に第1の電極を形成するとともに、前記第1の層の他方の面上に第2の電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記埋込層形成工程の際に、前記第2の層の表面から深さ方向へ延在するトレンチを形成した後、前記トレンチの内部に前記埋込層を形成することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記埋込層を前記第1の層に到達するように形成することを特徴とする請求項8もしくは9のいずれかに記載の半導体装置の製造方法。
- 複数の前記埋込層を形成することを特徴とする請求項8ないし10のいずれかに記載の半導体装置の製造方法。
- 再結合中心を生成する不純物が前記第2の層に添加されていることを特徴とする請求項8ないし11のいずれかに記載の半導体装置の製造方法。
- 前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなることを特徴とする請求項8ないし11のいずれかに記載の半導体装置の製造方法。
- 前記第2の層はシリコンゲルマニウムからなり、前記埋込層はシリコンからなり、再結合中心を生成する不純物として酸素または炭素が前記第2の層に添加されていることを特徴とする請求項12記載の半導体装置の製造方法。
- 前記電極形成工程の際に、前記第2の層の表面上に前記第2の層とともにショットキ接合をなすショットキ金属を形成し、前記ショットキ金属の表面上に前記第1の電極を形成することを特徴とする請求項8ないし14のいずれかに記載の半導体装置の製造方法。
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Cited By (2)
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CN110212030A (zh) * | 2019-04-30 | 2019-09-06 | 上海功成半导体科技有限公司 | 超结器件结构及其制备方法 |
CN110246888A (zh) * | 2019-04-30 | 2019-09-17 | 上海功成半导体科技有限公司 | 超结器件结构及其制备方法 |
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2009
- 2009-02-26 JP JP2009043261A patent/JP2010199341A/ja active Pending
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