CN104937699B - 外延晶片和使用其的开关元件及发光元件 - Google Patents

外延晶片和使用其的开关元件及发光元件 Download PDF

Info

Publication number
CN104937699B
CN104937699B CN201380071151.XA CN201380071151A CN104937699B CN 104937699 B CN104937699 B CN 104937699B CN 201380071151 A CN201380071151 A CN 201380071151A CN 104937699 B CN104937699 B CN 104937699B
Authority
CN
China
Prior art keywords
semiconductor layer
layer
epitaxial
growth
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380071151.XA
Other languages
English (en)
Other versions
CN104937699A (zh
Inventor
姜石民
金知慧
裴兴泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LX Semicon Co Ltd
Original Assignee
LG Innotek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020120137986A external-priority patent/KR102119755B1/ko
Priority claimed from KR1020130057087A external-priority patent/KR102128495B1/ko
Priority claimed from KR1020130075376A external-priority patent/KR102131245B1/ko
Application filed by LG Innotek Co Ltd filed Critical LG Innotek Co Ltd
Publication of CN104937699A publication Critical patent/CN104937699A/zh
Application granted granted Critical
Publication of CN104937699B publication Critical patent/CN104937699B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/34—Materials of the light emitting region containing only elements of group IV of the periodic system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Abstract

本发明涉及一种外延晶片，其包含设置在衬底上的外延层。所述外延层包含设置在衬底上的第一半导体层和设置在第一半导体层上的第二半导体层，所述第二半导体层的厚度比所述第一半导体层的厚度厚。所述第二半导体层的表面缺陷密度为0.1/cm2以下。

Description

外延晶片和使用其的开关元件及发光元件
技术领域
本实施方式涉及外延晶片。
本实施方式涉及制造外延晶片的方法。
本实施方式涉及使用外延晶片的动力元件(power element)。
本实施方式涉及使用外延晶片的发光元件。
背景技术
电子元件已经在社会上普遍被广泛地使用。
尽管常规电子元件是使用蓝宝石或硅制造的，但是蓝宝石或硅并不满足电子元件的需求。
近来，已经对基于碳化硅的电子元件进行了积极的调查和研究。
然而，用作包括碳化硅的衬底的晶片的品质是不尽人意的。
发明内容
技术问题
本实施方式提供具有优异品质的外延晶片。
本实施方式提供能够将缺陷最小化的外延晶片。
本实施方式提供使用所述外延晶片的动力元件。
本实施方式提供使用所述外延晶片的发光元件。
技术方案
根据本实施方式，外延晶片包含：衬底；和设置在衬底上的外延晶片。所述外延晶片包含：设置在衬底上的第一半导体层；设置在第一半导体层上的第二半导体层，其具有比第一半导体层的厚度更厚的厚度。第二半导体层的表面缺陷密度为0.1/cm2以下。
根据本实施方式，开关元件包含：衬底；设置在衬底上的第一半导体层；和设置在第一半导体层上的第二半导体层；设置在第二半导体层上的负极；和设置在衬底的较低部分处的正极。第一半导体层和第二半导体层中的至少一个包含3C-SiC、4H-SiC和6H-SiC中的至少一种。第二半导体层的表面缺陷密度为0.1/cm2以下，第二半导体层具有比第一半导体层的厚度更厚的厚度。
根据本实施方式，开关元件包含：衬底；设置在衬底上的第一半导体层；设置在第一半导体层上的第二半导体层；设置在第二半导体层上的源接点、漏接点和栅接点；和设置在第二半导体层和栅接点之间的栅绝缘体。第一半导体层和第二半导体层中的至少一个包含3C-SiC、4H-SiC和6H-SiC中的一种。第二半导体层的表面缺陷密度为0.1/cm2以下，第二半导体层具有比第一半导体层的厚度更厚的厚度。
根据本实施方式，发光元件包含：衬底；衬底上的外延晶片；设置在外延晶片上的发光元件，其至少包含第一导电半导体层、有源层和第二导电半导体层。外延层包含衬底上的第一半导体层，和设置在第一半导体层上的第二半导体层。
第一半导体层和第二半导体层中的至少一个包含3C-SiC、4H-SiC和6H-SiC中的至少一种。第二半导体层的表面缺陷密度为0.1/cm2以下。第二半导体层具有比第一半导体层的厚度更厚的厚度。
有益效果
通过降低反应源的通量和初始以低的速度生长外延材料，本实施方式能够将外延层的内部缺陷和表面缺陷最小化。
通过降低Si的量和初始以低的速度生长外延材料，本实施方式能够将外延层的内部缺陷和表面缺陷最小化。
通过降低生长源和掺杂源的通量和初始以低的速度生长外延材料，本实施方式能够将外延层的内部缺陷和表面缺陷最小化。
因此，本实施方式将其中内部缺陷和表面缺陷被最小化的外延晶片应用至电子元件，因此满足了由相应电子元件要求的特性。
附图说明
图1是解释在外延生长过程中产生的表面缺陷的图。
图2是显示外延晶片在被蚀刻以鉴定表面缺陷之后的图。
图3是显示根据本实施方式的外延晶片的截面图。
图4是显示根据第一实施方式的图3的外延晶片的制造工序的流程图。
图5是解释图4的制造工序的图。
图6是显示根据外延生长的反应源和生长温度的变化的图。
图7是显示根据第二实施方式的外延晶片的制造工序的流程图。
图8是解释图7的制造工序的图。
图9是显示通过图7的制造工序制造的外延晶片的表面的图。
图10是显示根据第三实施方式的外延晶片的制造工序的流程图。
图11是显示根据外延生长的反应源和生长温度的变化的图。
图12是显示根据本实施方式的肖特基势垒二极管的截面图。
图13是显示根据本实施方式的MESFET的截面图。
图14是显示根据本实施方式的发光元件的截面图。
具体实施方式
在本实施方式的说明中将会理解，当将层(或膜)、区、图案或结构称作在另一个衬底、另一个层(或膜)、另一个区、另一个垫或另一个图案“上面”或“下面”时，其可以“直接”或“间接”在另一个衬底、层(或膜)、区、垫或图案的上面。已经参照附图对层的这种位置进行了说明。
下文中，将参照附图对实施方式进行说明。为了说明得简易和清楚，对附图中各个层的厚度和尺寸进行了放大、省略或简化。此外，各个部件的尺寸并不完全反映实际尺寸。
通过外延晶片上的另外结构可以形成半导体类电子元件。因此，为了制造具有优异品质的半导体类电子元件，应该保证外延晶片的品质。
本实施方式的外延晶片对生长工序条件进行优化从而使内部缺陷和表面缺陷最小化，由此保证了品质。因此，通过外延晶片可提高半导体类电子元件的品质。
可以将控制开关的开关元件和生成光的发光元件用于本实施方式的电子元件。功率元件可包括诸如肖特基势垒二极管和MESFET(金属半导体场效应晶体管)的功率元件，但不限于此。
图1和图2是解释在外延晶片的表面上生成的表面缺陷的图。图1是解释在外延生长工序中生成的表面缺陷的图，图2是显示外延晶片在被蚀刻以鉴定表面缺陷之后的图。
图1(a)显示上面生长外延的外延晶片的光学表面图像的实例，图1(b)显示在外延生长工序中生成的表面缺陷。
参照图1，由于在外延生长工序中发生的内部缺陷如底面错位(BPD)、堆叠层错(SF)、弗兰克局部位错(FPD)等，可能生成外延晶片的表面缺陷。
图2(a)是显示图1(a)的外延晶片在蚀刻之后的图，其中将图1(a)的区域A1进行了放大。图2(b)是显示在蚀刻后的外延晶片的表面上生成的缺陷的放大图。
参照图2，当将氢氧化钾(KOH)添加至外延晶片时，连接诸如BPD、FPD等的电位的外延晶片的表面可以比其它表面更快地进行蚀刻。因此，连接电位的外延晶片的表面可以产生蚀坑。可以将作为蚀坑数量的蚀坑密度(EPD)用作评价晶片品质的参数。
图3是显示根据一个实施方式的外延晶片的截面图。
参照图3，根据本实施方式的外延晶片100可以包含衬底110和外延层120。
衬底110可以包含碳化硅。换句话说，衬底110可以包含3C-SiC、4H-SiC和6H-SiC中的任一种。
碳化硅可以是包含硅(Si)和碳(C)的复合半导体。与典型的硅(Si)相比，碳化硅具有10倍的介质击穿场强、3倍的带隙和3倍的热导率。
由于优异的特性，预计碳化硅将广泛用于电子元件中。可以将碳化硅用于功率元件或发光元件中。具体地，基于碳化硅的功率元件可以承受高击穿电压、具有低的电阻并且在高温下运行。
由于高击穿电压，形成了非常薄的冲积层(drift layer)，从而可以显著降低功率元件的厚度。
可以在衬底110上生长外延材料从而形成外延层120。
通过使用HVPE(氢化物气相外延)、MOCVD(金属有机气相沉积)、MBE(分子束外延)或溅射，可以生长外延层120。
外延材料可包含与衬底110相同的复合半导体如碳化硅，但本实施方式不限于此。
因为外延层120包含与衬底110相同的材料，因此外延层120与衬底110之间没有发生晶格常数差异或热膨胀系数差异，从而不会发生诸如因应力而导致弯曲的缺陷。
此外，因为外延层120是通过与衬底110的材料相同的材料生长的，所以可提高外延层120的结晶。
根据本实施方式的外延层120可以包含第一半导体层130和第二半导体层140。所述第一和第二半导体层130和140可包含相同的复合半导体材料如碳化硅。
第二半导体层140可以是用于表现电子元件的特定功能的有源层，但不限于此。例如，第二半导体层140可以是功率元件的冲积层。
第一半导体层130可以是使第二半导体层140中发生的缺陷减少或最小化的缓冲层。缺陷可以是在第一和第二半导体层130和140中发生的内部缺陷或在第二半导体层140的上表面上发生的表面缺陷。
表面缺陷的类型包括微滴、三角形缺陷、坑、波浪坑、粒子等。
因为第二半导体层140在第一半导体层130上生长，所以应该将第一半导体层130中生成的缺陷最小化从而使第二半导体层140上生成的缺陷最小化。
为此，第一半导体层130和第二半导体层140可以在相互不同的工序条件下生长。例如，可以设置第一半导体层130的第一工序条件使得在将缺陷最小化的同时降低生长速度，可以设置第二半导体层140的第二工序条件以增加生长速度。
通过这一工序，本实施方式的外延层120的内部缺陷，具体地，BPD的密度可为0.1/cm2以下，外延层120的表面缺陷浓度可为0.1/cm2以下。
在本实施方式中，确定缺陷的尺寸为几μm至几十μm。因此，将尺寸小于这一尺寸的缺陷从被确定为缺陷中排除出来。
可以将外延层120命名为外延结构、外延膜或半导体结构。
下文中，对根据本实施方式的外延晶片100的制造方法进行说明。
由于如初始插入的反应源的通量、生长温度、压力、整个反应源的通量、碳/硅(C/Si)比、硅/氢气(Si/H2)比等的变量，外延晶片100的表面缺陷浓度可能变化。
在以下第一、第二和第三实施方式中，提供了将表面缺陷浓度降低至0.1/cm2以下的方法。为此，可以使用用于抑制外延晶片100的内部缺陷如BPD、SF、FPD等的方法。此外，在第一、第二和第三实施方式中，可以提供用于控制初始生长条件从而抑制内部缺陷的方法。
-第一实施方式-
图4是显示根据第一实施方式的图3的外延晶片100的制造工序的流程图。图5是解释图4的制造工序的图。
参照图4和图5，可以在反应室(S210)中提供衬底110。
衬底110可包含3C-SiC、4H-SiC和6H-SiC中的一种。
在将衬底110装载在反应室中之前，可以进行清洁工序从而去除在衬底表面上天然生成的氧化物层。
衬底110可例如具有约0°～10°的离角(off angle)，但不限于此。所述离角可定义为衬底100相对于(0001)Si表面和(000-1)C表面的倾斜角。
当提供衬底110时，可以将用于外延生长的反应源引入反应室中。
反应源可包括用于外延生长的生长源、用于掺杂的掺杂源和稀释气体，但本实施方式不限于此。
生长源可根据衬底110的材料和类型而变化。例如，当衬底110包含碳化硅时，可将包含碳和硅且晶格常数等于或近似为衬底110的晶格常数的固体、液化或气化的材料如SiH4+C3H8+H2、MTS(CH3SiCl3)、TCS(SiHCl3)或SixCx用作生长源。
掺杂源可包含用于N型掺杂的包含氮气(N2)的V族复合半导体材料，或用于P型掺杂的包含Al的III族复合半导体材料。
例如，通过使用包含碳化硅的生长源、包含Si和稀释气体的掺杂源的生长工序，可以生长p型碳化硅铝(AlSiC)半导体层。
例如，通过使用包含碳化硅的生长源、包含氮气(N2)和稀释气体的掺杂源的生长工序，可以生长n型氮碳化硅(SiCN)半导体层。
P型碳化硅铝(AlSiC)半导体层或n型氮碳化硅(SiCN)半导体层可以是导电半导体层，但本实施方式不限于此。
稀释气体起稀释生长源或掺杂源的作用。稀释气体可包括氢气(H2)、或惰性气体如氩气(Ar)或氦气(He)，但本实施方式不限于此。
通过使用第一生长工序(S220)，可以在衬底110上生长第一半导体层130。
在第一生长工序中，生长温度(下文中，称作第一生长温度)可以为约1600℃～约1700℃，压力为约50毫巴～约150毫巴，C/Si比为约0.4～约1.7，Si/H2比为约1/1000～1/200。详细地，生长温度为约1600℃～约1640℃，压力为约80毫巴～约110毫巴，C/Si比为约0.7～约1.5，Si/H2比为约1/800～1/400。
通过第一生长工序，可以以第一生长速度生长第一半导体层130。第一生长速度可以低于将在下面说明的、用于生长第二半导体层140的第二生长速度。例如，可以将第一生长速度设置为约1μm/小时～约3μm/小时，但本实施方式不限于此。
通过降低反应源的通量，可以将生长速度降低至第一生长速度，但本实施方式不限于此。
作为内部缺陷的BPD的密度可能与反应源具有正比例关系。换句话说，随着反应源通量的降低，BPD的密度可能降低，但本实施方式不限于此。
第一生长工序可以维持30秒～3分钟，且优选2分钟～3分钟。
相对于稀释气体的量，第一生长工序中的反应源可以从约1/4000～约1/3000增加至约1/800～约1/600。
反应源的通量可以以线性、非线性或以阶梯方式增加。
一般来讲，当在高生长温度下在衬底上进行外延生长时，生长源的原子具有高能量，因此原子之间的移动性是活跃的。因此，在维持高生长温度的同时以高的速度生长半导体层时，均匀生长可能是困难的。
在第一实施方式的第一生长工序中，通过维持高生长温度，使得反应源的原子之间的移动性活跃，并且降低生长速度使得原子可以在衬底110上均匀分布和生长。此外，通过增加反应源的通量，使更多的反应源原子在衬底110上面层压，因此第一半导体层130可以更加均匀地生长并具有优异的结晶。
因此，通过第一生长工序生长的第一半导体层130的内部缺陷可以显著降低。例如，第一实施方式的第一半导体层的BPD的密度可以为0.1/cm2以下。
可以进行退火工序以使第一半导体层130中的晶格稳定(S230)。在退火工序期间，可以不引入反应气体和可以引入稀释气体，但本实施方式不限于此。因此，在退火工序期间，不进一步进行外延生长，并且可以进行第一半导体层130中的晶格稳定化。
退火工序可以进行约5分钟～1小时。详细地，退火工序可以进行约5分钟～30分钟。退火温度可能低于第一生长工序的温度，但本实施方式不限于此。
退火的持续时间可根据第一生长工序中使用的C/Si比而变化。
通过使用第二生长工序S240，可以在第一半导体层130上生长第二半导体层140。
在生长第一半导体层130之后，通过第二生长工序可以快速生长第二半导体层140，使得工序时间降低，所述第一半导体层130可通过第一生长工序使内部缺陷最小化。
在第二生长工序中，生长温度(换句话说，第二生长温度)可为约1500℃～约1700℃，压力可为约80毫巴～约110毫巴，C/Si比可为约1，Si/H2比可为约1/800～约1/400。此外，反应源的通量可为约1/800～约1/600。
通过第二生长工序，可以以第二生长速度生长第二半导体层140。第二生长速度可以高于第一半导体层130的第一生长速度。例如，第二生长速度可为约20μm/小时以上。详细地，第二生长速度可为约20μm/小时～30μm/小时。当以高于30μm/小时的速度生长半导体层时，第二半导体层140的结晶可能降低且表面粗糙度可能增加。
第二半导体层140是用于增加生长速度的，并且可具有比第一半导体层的厚度更厚的厚度，但本实施方式不限于此。此外，第二半导体层140可用作有源层以表现特定功能，例如开关元件的冲积层的功能或发光元件的第一导电半导体层的功能，但本实施方式不限于此。
可以使第二生长工序的第二生长速度高于第一生长工序的第一生长速度，从而对第一生长工序中的慢生长速度进行补偿，由此通过快速生长至第二半导体层140的期望厚度、即至目标厚度而减少工序时间。目标厚度可根据应用目的、用途、最终元件、产品的特性、设计因素等而不同。
如在图6中所示，可以将第一生长工序的生长温度设置为高于第二生长工序的生长温度从而增加反应气体的量，使得生长内部缺陷为0.1/cm2以下的第一半导体层130。通过退火工序可以使第一半导体层130的晶格结构的阵列稳定，并且将第二生长工序中的生长速度增加至高于第一生长工序中的速度的速度，使得可以快速地生长具有期望厚度的第二半导体层140。
因此，根据第一实施方式，第一生长工序用于缓慢生长第一半导体层130，第二生长工序用于快速生长第二半导体层140，使得可以将外延晶片100的内部缺陷即BPD密度和表面缺陷密度各自降低至0.1/cm2以下。
通过生长工序，可以在衬底110上生长包含第一半导体层130和第二半导体层140的外延层120，从而制造如在图3中所示的外延晶片100。
因此，生长的第一半导体层130的反应源的密度可以低于第二半导体层140的反应源的密度。这可能是由于，与用于生长第二半导体层140的反应源相比，使用的生长第一半导体层130的反应源通量较少。在这种情况下，反应源可以是包含由碳化硅构成的复合材料的生长源。此外，反应源可以是由碳化硅构成的生长源和掺杂源。
<实施方式>
在1700℃的生长温度、90毫巴的压力、1.0的C/Si比、1/600的Si/H2比下，在第一生长工序期间将反应源的通量从1/4000的H2气体增加至1/700的H2气体3分钟之后，在第二生长工序期间，在1600℃的生长温度、90毫巴的压力、1.0的C/Si比、1/600的Si/H2比下，将反应源的通量维持在1/700的H2气体下，从而获得BPD密度为0.1/cm2以下的外延晶片100。
<比较例>
在1700℃的生长温度、90毫巴的压力、1.0的C/Si比、1/700的Si/H2比下，在第一生长工序期间将反应源的通量维持在1/4000的H2气体3分钟后，在第二生长工序期间，在1600℃的生长温度、90毫巴的压力、1.0的C/Si比、1/600的Si/H2比下，将反应源的通量维持在1/700的H2气体下，结果，获得了BPD密度高于0.1/cm2的外延晶片。
-第二实施方式-
图7是显示根据第二实施方式的外延晶片的制造工序的流程图，图8是解释图7的制造工序的图。
在第二实施方式中省略了与第一实施方式重复的说明。
参照图7和8，可以在反应室(S310)中提供衬底110。
在引入反应源后，通过使用第一生长工序(S320)可以生长第一半导体层130。
一般来讲，当以高生长速度在衬底上进行外延生长时，没有足够的时间使外延材料的原子在衬底上均匀地分布，由此快速增加了内部缺陷。具体地，线程刃型位错(TED)可能快速增加。
在本实施方式的第一生长工序中，可以降低外延生长速度使得外延材料的原子可以在衬底110上均匀地分散和生长。因此，可以使第一半导体层130中的内部缺陷最小化，由此最终使在第一半导体层之后生长的第二半导体层140的表面缺陷最小化。
可以将Si/H2比设置为低的从而在第一生长工序中缓慢生长第一半导体层130。例如，Si/H2比可以为约1/12000～1/2000。换句话说，通过降低Si的量，可以缓慢生长第一半导体层130。
在第一生长工序中，除Si/H2比之外的工序条件可能与第一实施方式的相同，但本实施方式不限于此。
通过使用第二生长工序(S330)，同时持续引入反应源可以生长第二半导体层140。
在第二生长工序中，通过使Si/H2比高于第一生长工序中的Si/H2比，可以增加第二生长工序中的生长速度。
可以控制Si/H2比，使得Si/H2比逐渐增加。可以以线性、非线性或以阶梯方式增加Si/H2比。例如，在第一生长步骤中，可以将Si/H2比从1/12000～1/2000增加至1/2000～1/300，但本实施方式不限于此。通过控制生长源的引入通量，可以控制Si/H2比。换句话说，通过逐渐增加生长源的引入通量，可以增加Si/H2比。
在第二生长工序中，在将Si/H2比维持在1/2000与1/300之间的同时，可以将第二半导体层140生长至目标厚度。
根据第二实施方式，在第一生长工序中，使Si/H2比低从而缓慢生长第一半导体层130，使得第一半导体层130的内部缺陷最小化。例如，通过第一生长工序中的缓慢生长，可以将BPD(底面错位)转换至TED(线程刃型位错)或TSD(螺纹螺旋位错)。因此，可以使BPD的数目显著降低。例如，通过第二实施方式生长的第一半导体层130的BPD的密度可以为0.1/cm2以下。
也可以使作为晶体缺陷的TED和TSD显著减少。具体地，可以完全去除FPD。因此，可以去除在典型外延层120中生成的内部缺陷的99.5％～100％。
因为第二半导体层140是在其中内部缺陷被最小化的第一半导体层130上形成，所以可以将第二半导体层140的表面缺陷降低至0.1/cm2以下。
因为使第一半导体层130的内部缺陷减少，所以第一半导体层130中由电位生成的EPD(蚀坑密度)也可能显著降低至0.1/cm2以下。此外，第一半导体层130的BPD(底面错位)可以为0/cm2～30/cm2。因此，将BPD/EPD比降低至0.01以下也是可能的。
图9是显示由图7的制造工序制造的外延晶片的表面的图。图9(a)和(b)分别显示外延晶片在KOH蚀刻之前和之后的图。
如在图9中所示，与图2相比，在蚀刻工序之后在表面上发生的缺陷显著减少。
通过生长工序，可以在衬底110上形成包含第一半导体层130和第二半导体层140的外延层120，从而制造如在图3中所示的外延晶片100。
因此，生长的第一半导体层130的硅的密度可能低于第二半导体层140的硅的密度。这可能是由于，与用于生长第二半导体层140的硅相比，用于生长第一半导体层130的硅的量更少。
-第三实施方式-
图10是显示根据第三实施方式的外延晶片的制造工序的流程图。
在第三实施方式中省略了与第一实施方式重复的说明。
参照图10，可以在反应室中提供衬底110(S410)。
在引入反应源之后，通过使用第一生长工艺(S420)可以生长第一半导体层130。换句话说，通过第一生长温度在第一生长速度下可以生长第一半导体层130。
如在第一实施方式中一样，第一生长温度可以为约1600℃～约1700℃，但本实施方式不限于此。例如，第一生长速度可以为约1μm/小时～3μm/小时。
可以生长第一半导体层130以具有第一生长厚度。例如，第一生长厚度可以为约0.5μm～约1μm，但本实施方式不限于此。
在第一生长工序中，C/Si比为约0.7～约0.8，Si/H2比为约0.03以下，反应源的引入参数可以控制在约1.5ml/分钟与4.0ml/分钟之间。
可以将反应源的引入参数定义为如下面的等式1。
等式1
在这种情况下，a1～a4是正的实数，b1至b3是实数，生长源的通量、掺杂气体的量和稀释气体的量的单位为ml/分钟。
例如，a1＝a2＝a3＝a4＝1且b1＝b2＝b3＝0。
在这种情况下，可以引入生长源、掺杂气体和稀释气体从而满足约1/4分钟/ml～约1/1.5分钟/ml的引入参数，即根据等式1的约1.5ml/分钟～约4.0ml/分钟。
因此，可以生长具有约5×1017/cm3～约7×1018/cm3的掺杂密度的第一半导体层130。
可以进行第二生长工艺。换句话说，可以将生长温度控制为低于或高于第一生长工序中的生长温度，并且可以将稀释气体(H2)引入反应室中(S430)。例如，可以将第二生长温度设置为比第一生长温度低10℃～300℃或高10℃～300℃。
第二生长工序可以为退火工序。因此，在退火工序期间，没有进一步进行外延生长，并且可以进行第一半导体层130中的晶格稳定化。此外，将在第一半导体层130中被定位为侵入型的掺杂剂转化为替代型，从而表现掺杂剂的功能。
可以将退火工序进行约5分钟～1小时。详细地，可以将退火工序进行约5分钟～30分钟。退火温度可以低于第一生长工序的温度，但本实施方式不限于此。
然后，可以进行第三生长工序。通过在反应室中持续引入稀释气体(H2)，可以将第二生长温度控制为第三生长温度(S440)。
在第二和第三生长工序中，可以引入反应气体并且可以不引入稀释气体。因此，在第二和第三生长工序中，没有进一步生长第一半导体层130。
同时，将第三生长温度用于生长第二半导体层140，例如可以为1500℃～1700℃。
可以将第一生长温度设置为比第三生长温度高10℃～300℃。如上所述，因为可以将第二生长温度设置为比第一生长温度低或高10℃～300℃，所以第二和第三生长温度可能会相同，但本实施方式不限于此。
当将第二生长温度设置为高于第三生长温度时，在第三生长工序中可以将生长温度从第二生长温度降低至第三生长温度。
因此，可以在第三生长温度下进行第四生长工序。换句话说，可以在第三生长温度下通过第二生长工序以第二生长速度生长第二半导体层140(S450)。
详细地，在第三生长温度下引入反应源之后，反应源的量可以逐渐增加。因此，在增加反应源的通量的同时，可以使第二半导体层140以第二生长速度生长至第二生长厚度。
可以将第二生长速度设置为高于第一生长工序中的第一生长速度。例如，可以将第二生长速度设置为约20μm/小时以上。详细地，第二生长速度可以为约20μm/小时～约30μm/小时。
可以根据反应源中生长源和/或掺杂源的通量控制第一和第二生长速度。
即使第一半导体层130的掺杂浓度高于第二半导体层140的掺杂浓度，也可以将第二半导体层140的生长速度(第二生长速度)设置为显著高于第一半导体层130的生长速度(第一生长速度)。
因此，在第二生长工序中的生长源的通量可能会比在第一生长工序中的多。生长源的通量可以以线性、非线性或以阶梯方式增加。引入的用于生长第二半导体层140的生长源的通量显著多于引入的用于生长第一半导体层130的生长源的通量。
此外，可以将掺杂源的通量设置为从满足第一半导体层130的掺杂浓度的掺杂源的通量增加至满足第二半导体层140的掺杂浓度的掺杂源的通量。
因此，不仅是生长源的通量，还可以将掺杂源的通量设置为比在第一生长工序中的更多。
掺杂气体的通量可以例如从第一生长工序中的0.1ml/分钟～0.5ml/分钟增加至1.5ml/分钟～2.5ml/分钟。
随着生长源和/或掺杂源的通量在第四生长工序中增加，第二半导体层140可以高速生长，相反，因为第一生长工序中的生长源和/或掺杂源的通量比第四生长工序中的生长源和/或掺杂源的通量少，所以第一半导体层130可以低速生长。
如在图11中所示，通过经由使生长温度高和反应源的通量低而使第一生长速度低，使层压在衬底110上的外延材料均匀分布和生长，使得可以将第一半导体层130的内部缺陷最小化。
因为使第一半导体层130中的内部缺陷最小化，所以也可以使在第一半导体层130上生长的第二半导体层140中的内部缺陷最小化。这是因为影响层之间的内部缺陷。换句话说，当在较低的层中使内部缺陷最小化时，也可以将在较低的层上生长的上面的层中的内部缺陷最小化。
此外，通过经由使第四生长工序的反应源的通量高而增加第二生长速度，可以减少第二半导体层140的生长时间，并且即使当第二半导体层140的生长速度增加时，第二半导体层140的内部缺陷也可能与第一半导体层130类似或比第一半导体层130稍多。
通过所述工序生长的第二半导体层140的厚度的一致性(标准偏差/平均值)可以为0.005以下，即0.5％以下。
此外，第一半导体层130的BPD的密度和第二半导体层140的表面缺陷密度各自可以为0.1/cm3以下。
此外，因为通过第二生长工序(退火工序)使掺杂源的原子稳定地安置在第一半导体层130中，所以进一步提高了外延晶片100的品质。
由第一半导体层130和第二半导体层140可以形成外延层120。
通过使第一半导体层130的掺杂浓度高于第二半导体层140的掺杂浓度，可以减少因衬底110与第二半导体层140之间的晶格常数不一致所造成的晶体缺陷。例如，第一半导体层130的掺杂浓度可以为5×1017/cm3～7×1018/cm3，并且第二半导体层140的掺杂浓度可以为1×1015/cm3～5×1015/cm3。
总的来说，外延层120的掺杂一致性(标准偏差/平均值)可以为0.1以下，即10％以下。
可以将第二半导体层140的厚度的一致性(标准偏差/平均值)制造为0.005以下，即0.5％以下，可以将第二半导体层140的表面粗糙度制造为1nm以下。
通过所述生长工序，可以在衬底110上形成包含第一半导体层130和第二半导体层140的外延层120从而制造如在图3中所示的外延晶片100。
因此，生长的第一半导体层130的反应源的密度可能低于第二半导体层140的反应源的密度。这可能是由于，与用于生长第二半导体层140的反应源相比，用于生长第一半导体层130的反应源的通量更少。在这种情况下，所述反应源可以是包含由碳化硅构成的复合材料的生长源。此外，所述反应源可以是由碳化硅构成的生长源和掺杂源。
可以将制造的外延晶片100应用于各种电子元件。所述电子元件可包括肖特基势垒二极管、MESFET和发光元件，但本实施方式不限于此。
图12是显示根据一个实施方式的肖特基势垒二极管的截面图。
参照图12，根据本实施方式的肖特基势垒二极管可包含衬底110、外延层120、冲积层152、多掺杂区154、负极接触156和正极接触158。
衬底110和外延层120是根据第一、第二和第三实施方式的外延晶片100。
如上所述，根据第一、第二和第三实施方式的外延晶片100的外延层120包括包含如下的外延层120：以低的生长速度生长的第一半导体层130，和以高的生长速度生长的第二半导体层140。
例如，衬底110和外延层120可以是n型导电层，但本实施方式不限于此。
冲积层152可以在外延层120上形成。冲积层152可包含碳化硅并且可以为n型导电层，但本实施方式不限于此。
例如，通过离子植入可以在冲积层152的顶面上形成多掺杂区(Multiple dopingregions)154。
负极接触156可与全部的冲积层152和掺杂区154接触并且可以在冲积层152上形成。负极接触156可以通过肖特基结结合至多掺杂区154之间的冲积层152的顶面，并且可以通过欧姆接触与掺杂区154相接触。
可以在衬底110的底面上形成正极接触158。负极156和正极158可以是金属，但本实施方式不限于此。
当在正向运行时，可以在比掺杂区154与冲积层152之间的结低的电压处打开负极接触156与冲积层152之间的结。因此，所述元件在较低的正向电压处显示肖特基二极管的行为。换句话说，元件中电流的移动可取决于在低的正向电压下的肖特基结上广泛引入的多数载流子。在普通电压下，没有将少数载流子引入元件中，因此肖特基势垒二极管可以具有肖特基二极管的快速的开关速度。
在反向偏压条件下，将由掺杂区154与冲积层152之间的PN结形成的耗尽区延伸从而阻挡通过元件的反向电流，使得可以保护肖特基结并且可以限制元件中的反向漏电。
同时，可以将第一半导体层130用作缓冲层，并且可以将第二半导体层140用作冲积层，但本实施方式不限于此。
当将第二半导体层140用作冲积层时，可能不需要形成单独的冲积层152。换句话说，可以在第二半导体层140的顶面上直接形成掺杂区154。
图13是显示根据本实施方式的MESFET的截面图。
参照图13，根据本实施方式的MSFET可以包含衬底110、外延层120、冲积区162、主体区164、源区166、主体接触区168、栅绝缘体170、栅接点172、源接点174和漏接点176。
衬底110和外延层120构成了根据第一和第二实施方式的外延晶片100。因此，下面将省略外延晶片的详细说明。
衬底110和外延层120可以是N型导电层，但本实施方式不限于此。
可以在外延层150上形成冲积层162。冲积层162可包含碳化硅，并且可以为N型导电层，但本实施方式不限于此。
通过离子植入可在冲积层162上形成主体区164。主体区164可以为P型掺杂区，但本实施方式不限于此。
在与接触区168相邻的主体区164中可以形成源区166。源区166可以是N型掺杂区，主体接触区168可以是P+掺杂区，但本实施方式不限于此。
栅绝缘体170可以在冲积层162的顶面上形成，并且可以延伸至源区166与冲积区162之间的主体区164的顶面。
在栅绝缘体170上可以形成栅接点，在源区166上可以形成源接点174，并且在衬底的底面上可以形成漏接点176。
如果将电压充分地施加至栅接点172，则将通道诱导至源区166与冲积层162之间的主体区164中的元件的表面，使得可以打开元件。
当将元件关闭时，即，没有足够的诱导通道的栅电压时，MESFET的结构可与包含主体区164、冲积层162和衬底110的PN二极管的结构相同。当MESFET的结构在反向上偏压时，在主体区164与冲积层162之间的结中，耗尽区可能在冲积层162的表面上向衬底110扩张，这阻断了漏电压。
同时，将第一和第二半导体层120和130用作缓冲层，并且可将第三半导体层140用作冲积层，但本实施方式不限于此。
当将第三半导体层140用作冲积层时，可以不形成冲积层162。换句话说，在第三半导体层140的顶面上可以直接形成主体区164、源区166和主体接触区168。
图14是显示根据本实施方式的发光元件的截面图。
参照图14，根据本实施方式的发光元件可包括衬底110、外延层120、发光结构188以及第一和第二电极190和192。
衬底110和外延层120构成根据第一和第三实施方式的外延晶片100。因此，下面将省略外延晶片100的详细说明。
衬底110可不含掺杂剂。
外延层150可以是N型导电层，但本实施方式不限于此。此外，尽管在外延工序中第一至第三半导体层120、130和140包含N型掺杂剂，但本实施方式不限于此。
发光结构188可生成光。发光结构188可包含III-V族复合半导体材料。
发光结构188可包含第一导电半导体层182、有源层184和第二导电半导体层186。
例如，第一和第二导电半导体层182和186可包含GaN、AlGaN和AlInGaN中的一种。
例如，第一导电半导体层182可包含N型掺杂剂，第二导电半导体层186可包含P型掺杂剂，但本实施方式不限于此。
通过将第一载流子如供应自第一导电半导体层182的电子与第二载流子如供应自第二导电半导体层186的空穴进行复合，有源层184可生成具有对应于由有源层184的复合半导体材料所决定的能带隙的波长的光。
有源层184可具有通过将包含阱层和势垒层的一个循环重复若干次所形成的层压结构。
在第一导电半导体层182的一部分上可以设置第一电极190，在第二导电半导体层186的一部分上可以设置第二电极192。
第二电极192的尺寸可以对应于第二导电半导体层186的部分，使得电流可以主要集中在对应于第二电极192的尺寸的第二导电半导体层186的部分上。为了解决以上问题，可以在第二导电半导体层186的整个部分上设置例如包含ITO的透明导电层。因此，因为供应自第二电极192的电流由于透明导电层而扩散，所以电流均匀地施加至第二导电半导体层186的整个部分，使得能够均匀地生成光。
第一和第二电极190和192可包含金属。
但将电力供应至第一和第二电极190和192时，从第一导电半导体层182生成了电子，从第二导电半导体层186生成了空穴，并且所述电子和空穴在有源层184中相互复合从而生成光。
根据有源层184的能带隙，可以生成具有多种波长的光。
因此，根据本实施方式的发光元件可包括红色发光元件、绿色发光元件、蓝色发光元件、红外发光元件或紫外发光元件。
对根据本实施方式的发光元件进行封装，使得可将所述发光元件应用于照明设备、显示器或背光单元。
如上所述，可以使用根据第一至第三实施方式的外延晶片100制造半导体电子元件如肖特基势垒二极管、MESFET和发光元件。
工业应用性
根据本实施方式的外延晶片可用于电子元件。所述电子元件可以为开关元件或发光元件。例如，开关元件可以为肖特基势垒二极管或MESFET。

Claims (14)

1.一种外延晶片，包含：
衬底；和
在所述衬底上的外延层，
其中所述外延层包含：
在所述衬底上的第一半导体层，和
设置在所述第一半导体层上的第二半导体层，所述第二半导体层的厚度比所述第一半导体层的厚度厚，
其中所述第一半导体层的底面位错的密度为0.1/cm2以下，
其中所述第二半导体层的表面缺陷密度为0.1/cm2以下，
其中所述第一半导体层的硅的密度低于所述第二半导体层的硅的密度，
其中所述第一半导体层的硅的密度从所述衬底开始、朝着所述第二半导体层的方向线性增加；
其中所述第一半导体层的掺杂浓度高于所述第二半导体层的掺杂浓度，
其中所述第一半导体层的掺杂浓度为5×1017/cm3～7×1018/cm3，并且所述第二半导体层的掺杂浓度为1×1015/cm3～5×1015/cm3，
其中所述外延层的蚀坑密度为3000/cm2以下，以及
其中所述外延层的底面位错/蚀坑密度为0.01以下。
2.根据权利要求1所述的外延晶片，其中所述第一半导体层和所述第二半导体层中的任一个包含氮碳化硅半导体层。
3.根据权利要求1所述的外延晶片，其中所述第一半导体层和所述第二半导体层中的任一个包含碳化硅铝半导体层。
4.根据权利要求1所述的外延晶片，其中所述第一半导体层包含具有晶格阵列的半导体材料。
5.根据权利要求1所述的外延晶片，其中所述第一半导体层不具有弗兰克局部位错。
6.根据权利要求1所述的外延晶片，其中所述第二半导体层的厚度一致性为0.5％以下。
7.根据权利要求1所述的外延晶片，其中所述外延层的掺杂一致性为10％以下。
8.根据权利要求1所述的外延晶片，其中所述第二半导体层的表面粗糙度为1nm以下。
9.根据权利要求1所述的外延晶片，其中所述衬底包含碳化硅。
10.根据权利要求1所述的外延晶片，其中所述外延层包含3C-SiC、4H-SiC和6H-SiC中的至少一种。
11.根据权利要求1所述的外延晶片，其中所述第一半导体层是缓冲层，并且所述第二半导体层是有源层。
12.根据权利要求1所述的外延晶片，其中所述第一半导体层的厚度为0.5μm～1μm。
13.一种开关元件，包含：
衬底；
在所述衬底上的外延层，其中所述外延层包含：在所述衬底上的第一半导体层，和在所述第一半导体层上的第二半导体层；
在所述第二半导体层上的负极；和
在所述衬底下的正极，
其中所述第一半导体层和所述第二半导体层中的至少一个包含3C-SiC、4H-SiC和6H-SiC中的一种，
其中所述第一半导体层的底面位错的密度为0.1/cm2以下，
其中所述第二半导体层的表面缺陷密度为0.1/cm2以下，以及
所述第二半导体层的厚度比所述第一半导体层的厚度厚，
其中所述第一半导体层的硅的密度低于所述第二半导体层的硅的密度，
其中所述第一半导体层的硅的密度从所述衬底开始、朝着所述第二半导体层的方向线性增加；
其中所述第一半导体层的掺杂浓度高于所述第二半导体层的掺杂浓度，
其中所述第一半导体层的掺杂浓度为5×1017/cm3～7×1018/cm3，并且所述第二半导体层的掺杂浓度为1×1015/cm3～5×1015/cm3，
其中所述外延层的蚀坑密度为3000/cm2以下，以及
其中所述外延层的底面位错/蚀坑密度为0.01以下。
14.一种发光元件，包含：
衬底；
在所述衬底上的外延层；和
设置在所述外延层上的发光结构，所述发光结构至少包含第一导电半导体层、有源层和第二导电半导体层，
其中所述外延层包含：
在所述衬底上的第一半导体层；和
在所述第一半导体层上的第二半导体层，
其中所述第一半导体层和所述第二半导体层中的至少一个包含3C-SiC、4H-SiC和6H-SiC中的一种，
其中所述第一半导体层的底面位错的密度为0.1/cm2以下，
其中所述第二半导体层的表面缺陷密度为0.1/cm2以下，以及
所述第二半导体层的厚度比所述第一半导体层的厚度厚，
其中所述第一半导体层的硅的密度低于所述第二半导体层的硅的密度，
其中所述第一半导体层的硅的密度从所述衬底开始、朝着所述第二半导体层的方向线性增加；
其中所述第一半导体层的掺杂浓度高于所述第二半导体层的掺杂浓度，
其中所述第一半导体层的掺杂浓度为5×1017/cm3～7×1018/cm3，并且所述第二半导体层的掺杂浓度为1×1015/cm3～5×1015/cm3，
其中所述外延层的蚀坑密度为3000/cm2以下，以及
其中所述外延层的底面位错/蚀坑密度为0.01以下。
CN201380071151.XA 2012-11-30 2013-11-21 外延晶片和使用其的开关元件及发光元件 Active CN104937699B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
KR10-2012-0137986 2012-11-30
KR1020120137986A KR102119755B1 (ko) 2012-11-30 2012-11-30 에피택셜 웨이퍼 및 그 제조 방법
KR10-2013-0057087 2013-05-21
KR1020130057087A KR102128495B1 (ko) 2013-05-21 2013-05-21 에피택셜 웨이퍼
KR1020130075376A KR102131245B1 (ko) 2013-06-28 2013-06-28 에피택셜 웨이퍼
KR10-2013-0075376 2013-06-28
PCT/KR2013/010646 WO2014084550A1 (ko) 2012-11-30 2013-11-21 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자

Publications (2)

Publication Number Publication Date
CN104937699A CN104937699A (zh) 2015-09-23
CN104937699B true CN104937699B (zh) 2018-12-18

Family

ID=50828122

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380071151.XA Active CN104937699B (zh) 2012-11-30 2013-11-21 外延晶片和使用其的开关元件及发光元件

Country Status (3)

Country Link
US (1) US11309389B2 (zh)
CN (1) CN104937699B (zh)
WO (1) WO2014084550A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084550A1 (ko) * 2012-11-30 2014-06-05 엘지이노텍 주식회사 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자
CN112136203B (zh) * 2018-05-23 2024-04-09 三菱电机株式会社 SiC外延基板的制造方法
KR20230020831A (ko) * 2021-08-04 2023-02-13 주식회사 엘엑스세미콘 게이트 드라이버 회로 및 그의 구동방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656297A (zh) * 2009-12-14 2012-09-05 昭和电工株式会社 SiC外延晶片及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918497A (en) * 1988-12-14 1990-04-17 Cree Research, Inc. Blue light emitting diode formed in silicon carbide
US5027168A (en) * 1988-12-14 1991-06-25 Cree Research, Inc. Blue light emitting diode formed in silicon carbide
US5338944A (en) * 1993-09-22 1994-08-16 Cree Research, Inc. Blue light-emitting diode with degenerate junction structure
US5670414A (en) * 1996-02-06 1997-09-23 National Science Council Graded-gap process for growing a SiC/Si heterojunction structure
US6774407B2 (en) * 1996-11-13 2004-08-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device with a suppressed increase in turned-on resistance and an improved turn-off response
US6271544B1 (en) * 1998-07-21 2001-08-07 National Science Council SiC/Si heterostructure semiconductor switch and fabrication thereof
US7018554B2 (en) * 2003-09-22 2006-03-28 Cree, Inc. Method to reduce stacking fault nucleation sites and reduce forward voltage drift in bipolar devices
US7173285B2 (en) * 2004-03-18 2007-02-06 Cree, Inc. Lithographic methods to reduce stacking fault nucleation sites
US7199442B2 (en) 2004-07-15 2007-04-03 Fairchild Semiconductor Corporation Schottky diode structure to reduce capacitance and switching losses and method of making same
US20060105559A1 (en) * 2004-11-15 2006-05-18 International Business Machines Corporation Ultrathin buried insulators in Si or Si-containing material
JP4954593B2 (ja) 2006-04-18 2012-06-20 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法、及び得られたエピタキシャル炭化珪素単結晶基板を用いてなるデバイス
US7821015B2 (en) * 2006-06-19 2010-10-26 Semisouth Laboratories, Inc. Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy
JP4946202B2 (ja) 2006-06-26 2012-06-06 日立金属株式会社 炭化珪素半導体エピタキシャル基板の製造方法。
JP4937685B2 (ja) 2006-09-21 2012-05-23 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5130468B2 (ja) * 2007-07-26 2013-01-30 株式会社エコトロン ＳｉＣエピタキシャル基板の製造方法
JP2009088223A (ja) * 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP5504597B2 (ja) 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP2009212366A (ja) * 2008-03-05 2009-09-17 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP4987792B2 (ja) 2008-04-17 2012-07-25 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5621199B2 (ja) * 2008-04-24 2014-11-05 住友電気工業株式会社 Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
US8536582B2 (en) * 2008-12-01 2013-09-17 Cree, Inc. Stable power devices on low-angle off-cut silicon carbide crystals
WO2010101016A1 (ja) * 2009-03-05 2010-09-10 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8399948B2 (en) 2009-12-04 2013-03-19 Lg Innotek Co., Ltd. Light emitting device, light emitting device package and lighting system
KR101714041B1 (ko) * 2010-07-06 2017-03-08 엘지이노텍 주식회사 발광소자 및 그 제조방법
CN102714143B (zh) 2010-01-08 2016-01-20 三菱电机株式会社 外延片以及半导体元件
EP2551891B1 (en) * 2010-03-23 2021-09-01 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing same
US20120056194A1 (en) * 2010-09-03 2012-03-08 Qs Semiconductor Australia Pty Ltd Barrier structures and methods of forming same to facilitate silicon carbide epitaxy and silicon carbide-based memory fabrication
JP5316612B2 (ja) 2011-08-09 2013-10-16 日立金属株式会社 炭化珪素半導体エピタキシャル基板の製造方法
US9885124B2 (en) * 2011-11-23 2018-02-06 University Of South Carolina Method of growing high quality, thick SiC epitaxial films by eliminating silicon gas phase nucleation and suppressing parasitic deposition
TW201417150A (zh) * 2012-10-31 2014-05-01 Lg Innotek Co Ltd 磊晶晶圓
WO2014084549A1 (ko) * 2012-11-30 2014-06-05 엘지이노텍 주식회사 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자
WO2014084550A1 (ko) * 2012-11-30 2014-06-05 엘지이노텍 주식회사 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656297A (zh) * 2009-12-14 2012-09-05 昭和电工株式会社 SiC外延晶片及其制造方法

Also Published As

Publication number Publication date
CN104937699A (zh) 2015-09-23
US20150295049A1 (en) 2015-10-15
US11309389B2 (en) 2022-04-19
WO2014084550A1 (ko) 2014-06-05

Similar Documents

Publication Publication Date Title
Zou et al. Fully vertical GaN pin diodes using GaN-on-Si epilayers
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
Khadar et al. 820-V GaN-on-Si quasi-vertical pin diodes with BFOM of 2.0 GW/cm2
US9793355B2 (en) Epitaxial wafer and switch element and light-emitting element using same
JP5529420B2 (ja) エピタキシャルウエハ、窒化ガリウム系半導体デバイスを作製する方法、窒化ガリウム系半導体デバイス、及び酸化ガリウムウエハ
Fu et al. Effect of buffer layer design on vertical GaN-on-GaN pn and Schottky power diodes
CN103066103B (zh) 硅衬底上的iii族氮化物的衬底击穿电压改进方法
US20090085044A1 (en) Silicon carbide semiconductor substrate and silicon carbide semiconductor device by using thereof
US20110006310A1 (en) Semiconductor device and semiconductor device manufacturing method
WO2006093174A1 (ja) 縦型窒化ガリウム半導体装置およびエピタキシャル基板
US20050202661A1 (en) Non-activated guard ring for semiconductor devices
TW201344804A (zh) 適於具有異質基板的三族氮化物元件的緩衝層結構
US9287389B2 (en) Method and system for doping control in gallium nitride based devices
US8853063B2 (en) Method and system for carbon doping control in gallium nitride based devices
CN108886063B (zh) 氮化物半导体基板、半导体装置和氮化物半导体基板的制造方法
JP2017183583A (ja) 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法
JP2016063190A (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP4984557B2 (ja) 縦型窒化ガリウム半導体装置を作製する方法、エピタキシャル基板を作製する方法
CN104937699B (zh) 外延晶片和使用其的开关元件及发光元件
JP2008117979A (ja) ショットキバリアダイオード
Liu et al. Vertical GaN Schottky Barrier Diode With Record High Figure of Merit (1.1 GW/cm $^{\text {2}} $) Fully Grown by Hydride Vapor Phase Epitaxy
US10858757B2 (en) Silicon carbide epitaxial substrate and silicon carbide semiconductor device
JP2006313850A (ja) 炭化珪素半導体装置およびその製造方法
JP2023044722A (ja) シリコンカーバイドに基づくｍｐｓ装置におけるｊｂダイオードとショットキーダイオードの文脈的形成及びｍｐｓ装置
US20120248577A1 (en) Controlled Doping in III-V Materials

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211103

Address after: Daejeon

Patentee after: LX Semiconductor Technology Co.,Ltd.

Address before: Seoul, South Kerean

Patentee before: LG INNOTEK Co.,Ltd.