WO2014084549A1 - 에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자 - Google Patents

에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자 Download PDF

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Abstract

에피택셜 웨이퍼는 기판 상에 배치되는 에피택셜층을 포함한다. 에피택셜층은 제1 내지 제3 반도체층을 포함한다. 제3 반도체층은 제1 반도체층보다 두꺼운 두께를 가진다. 제2 반도체층의 제2 도핑 농도는 제1 반도체층의 제1 도핑 농도와 제3 반도체층의 제3 도핑 농도 사이에 위치된다.

Description

에피택셜 웨이퍼, 이를 이용한 스위치 소자 및 발광 소자
실시예는 에피택셜 웨이퍼에 관한 것이다.
실시예는 에피택셜 웨이퍼의 제조 방법에 관한 것이다.
실시예는 에피택셜 웨이퍼를 이용한 전력 소자에 관한 것이다.
실시예는 에피택셜 웨이퍼를 이용한 발광 소자에 관한 것이다.
전자 소자가 사회 전반에 광범위하게 사용되고 있다.
종래의 전자 소자는 사파이어나 실리콘으로 제조되었지만, 전자 소자의 요구 조건을 충족시켜 주지 못하고 있다.
최근 들어, 실리콘 카바이드 기반의 전자 소자에 대한 연구가 활발하게 진행되고 있다.
하지만, 아직 실리콘 카바이드를 기판으로 하는 웨이퍼에 대한 품질이 충족되지 못하고 있다.
실시예는 품질이 보장되는 에피택셜 웨이퍼를 제공한다.
실시예는 결함을 최소화한 에피택셜 웨이퍼를 제공한다.
실시예는 이러한 에피택셜 웨이퍼를 이용한 전력 소자를 제공한다.
실시예는 이러한 에피택셜 웨이퍼를 이용한 발광 소자를 제공한다.
실시예에 따르면, 에피택셜 웨이퍼는, 기판; 및 상기 기판 상에 배치되는 에피택셜 층을 포함한다. 상기 에피택셜층은 상기 기판 상에 배치되고, 제1 도핑 농도를 가지는 제1 반도체층; 상기 제1 반도체층 상에 배치되고, 제2 도핑 농도를 가지는 제2 반도체층; 및 상기 제2 반도체층 상에 배치되고, 상기 제1 반도체층의 두께보다 두꺼운 두께를 갖고, 제3도핑 농도를 가지는 제3 반도체층를 포함한다. 상기 제2 도핑 농도는 상기 제1 도핑 농도와 상기 제3 도핑 농도 사이에 위치된다.
실시예에 따르면, 스위치 소자는 기판; 상기 기판 상에 배치되는 제1 반도체층;
상기 제1 반도체층 상에 배치되는 제2 반도체층; 상기 제2 반도체층 상에 배치되는 제3 반도체층; 상기 제3 반도체층 상에 배치되는 애노드 전극; 및 상기 기판 아래에 배치되는 캐소드 전극을 포함한다. 상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가진다. 상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치된다.
실시예에 따르면, 스위치 소자는 기판; 상기 기판 상에 배치되는 제1 반도체층;
상기 제1 반도체층 상에 배치되는 제2 반도체층; 상기 제2 반도체층 상에 배치되는 제3 반도체층; 상기 제3 반도체층 상에 배치되는 소스 콘택, 드레인 콘택 및 게이트 콘택; 및 상기 제3 반도체층과 상기 게이트 콘택 사이에 배치되는 게이트 절연체를 포함한다. 상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가진다. 상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치된다.
실시예에 따르면, 발광 소자는 기판; 상기 기판 상에 에피택셜층; 및 상기 에피택셜층 상에 적어도 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 포함한다. 상기 에피택셜층은 상기 기판 상에 배치되는 제1 반도체층; 상기 제1 반도체층 상에 배치되는 제2 반도체층; 및 상기 제2 반도체층 상에 배치되는 제3 반도체층를 포함한다. 상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가진다. 상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치된다.
실시예는 성장 소스의 양을 줄여 초기에 저속으로 에피택셜 재질을 성장시킴으로써, 에피택셜층의 내부 결함과 표면 결함을 최소화할 수 있다.
실시예는 Si의 양을 줄여 초기에 저속으로 에피택셜 재질을 성장시킴으로써, 에피택셜층의 내부 결함과 표면 결함을 최소화할 수 있다.
실시예는 성장 소스와 도핑 소스의 양을 줄여 초기에 저속으로 에피택셜 재질을 성장시킴으로써, 에피택셜층의 내부 결함과 표면 결함을 최소화할 수 있다.
실시예는 이와 같이 내부 결함과 표면 결함이 최소화된 에피택셜 웨이퍼를 전자 소자에 적용하여 해당 전자 소자에서 요구하는 특성을 만족시켜 줄 수 있다.
실시예는 성장 조건의 변화시에도 성장이 되도록 하여, 제1 반도체층과 제3 반도체층 사이의 성장의 단절이 발생되지 않도록 하여 결함을 더욱 더 줄이고 성장 공정의 효율성을 강화하며 공정 시간을 단축시킬 수 있다.
도 1은 실시예에 따른 에피택셜 웨이퍼를 도시한 단면도이다.
도 2는 제1 실시예에 따른 도 1의 에피택셜 웨이퍼의 제조 공정을 도시한 순서도이다.
도 3은 도 2의 제조 공정을 설명하기 위한 도면이다.
도 4는 에피택셜 성장에 따른 성장 소스의 양과 성장 온도의 변화를 보여주는 도면이다.
도 5는 제2 실시예에 따른 도 1의 에피택셜 웨이퍼의 제조 공정을 도시한 순서도이다.
도 6는 에피택셜 성장에 따른 성장 소스의 양과 성장 온도의 변화를 보여주는 도면이다.
도 7은 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 8은 실시예에 따른 MESFET을 도시한 단면도이다.
도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
반도체 기반 전자 소자는 에피택셜 웨이퍼 상에 추가적인 구조물을 형성하여 형성될 수 있다. 따라서, 품질이 우수한 반도체 기반 전자 소자를 제조하기 위해서는 에피택셜 웨이퍼의 품질이 보장되어야 한다.
실시예의 에피택셜 웨이퍼는 성장 공정 조건을 최적화하여 표면 조도(surface roughness) 및 표면 결함(surface defect)을 최소화하여 품질을 보장하여 줄 수 있다.
에피택셜 웨이퍼의 표면 결함은 에피택셜 성장 공정에서 발생하는 기저면 전위(Basal Plane Dislocation, BPD), 적층 결함(Stacking Faults, SFs), 프랭크 파샬 전위(Frank Partial Dislocation, FPD) 등의 내부 결함에 기인하여 발현될 수 있다.
에피택셜 웨이퍼의 표면 조도 및 표면 결함은 초기에 투입되는 반응 소스의 양(flux), 성장 온도, 압력, 반응 소스의 전체 양(flux), C/Si 비(ratio), Si/H2 비 등의 공정 조건에 따라 달라진다. 따라서, 이러한 공정 조건을 최적화하여 표면 결함 밀도(surface defect density) 및 표면 조도를 최소화할 수 있다.
예컨대, 실시예의 에피택셜 웨이퍼의 표면 조도는 대략 1nm 이하일 수 있다. 아울러, 실시예의 에피택셜 웨이퍼의 표면 결함 밀도는 0.1/cm2 이하일 수 있다. 따라서, 이러한 에피택셜 웨이퍼를 이용한 반도체 기반 전자 소자의 품질을 향상시켜 줄 수 있다.
실시예의 전자 소자로는 스위칭 제어를 위한 스위치 소자와 광을 생성하는 발광 소자가 사용될 수 있다. 스위치 소자는 쇼트키 배리어 다이오드 및 MESFET(Metal Semiconductor Field Effect Transistor)과 같은 전력 소자를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도 1은 실시예에 따른 에피택셜 웨이퍼를 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 에피택셜 웨이퍼(100)는 기판(110)과 에피택셜층(150)을 포함할 수 있다.
기판(110)은 실리콘 카바이드(silicon carbide)를 포함할 수 있다. 즉, 기판(110)은 3C-SiC, 4H-SiC 및 6H-SiC 중 하나를 포함할 수 있다.
실리콘 카바이드는 실리콘(Si)과 카본(C)으로 이루어진 화합물 반도체일 수 있다. 기존의 실리콘(Si)에 비해, 실리콘 카바이드는 10배의 절연 항복 세기(dielectric breakdown field strength), 3배의 밴드갭(bandgap) 및 3배의 열 전도성(thermal conductivity)을 가진다.
이러한 우수한 특성으로 인해 실리콘 카바이드는 전자 소자에 광범위하게 활용될 수 있을 것으로 기대된다. 실리콘 카바이드는 전력 소자나 발광 소자에 적용될 수 있다. 특히 실리콘 카바이드 기반의 전력 소자는 높은 항복 전압(breakdown voltage)에 견디고(withstand), 낮은 저항률(resistivity)을 가지며 높은 온도에서 동작될 수 있다.
높은 항복 전압으로 인해 매우 얇은 드리프트(drift) 층이 형성되어 전력 소자의 두께가 획기적으로 줄어들 수 있다.
기판(110) 상에 에피택셜 재질을 성장시켜 에피택셜층(150)이 형성될 수 있다.
에피택셜층(150)은 HVPE(Hydride Vapor Phase Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 스퍼터링을 이용하여 성장될 수 있다.
에피택셜 재질은 기판(110)과 동일한 화합물 반도체 물질, 예컨대 실리콘 카바이드를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
에피택셜층(150)이 기판(110)과 동일한 물질을 포함하므로, 에피택셜층(150)과 기판(110)과의 격자 상수 차이나 열 팽창률 차이가 없거나 크지 않으므로 스트레스(stress)에 의한 휘어짐과 같은 불량 가능성이 크지 않다.
아울러, 기판(110)과 동일한 물질로 에피택셜층(150)이 성장되므로, 에피택셜층(150)의 결정성이 향상될 수 있다.
실시예에 따른 에피택셜층(150)은 제1 반도체층(120), 제2 반도체층(130) 및 제3 반도체층(140)을 포함할 수 있다. 제2 반도체층(130)은 제1 반도체층(120) 상에 배치되고, 제3 반도체층(140)은 제2 반도체층(130) 상에 배치될 수 있다. 제1 내지 제3 반도체층(140)은 동일 화합물 반도체 물질, 예컨대 실리콘 카바이드를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제3 반도체층(140)은 전자 소자의 특정 기능을 수행하기 위한 활성층일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제3 반도체층(140)은 전력 소자의 드리프트 층이거나 발광 소자의 도전형 반도체층일 수 있다.
제1 반도체층(120)은 제3 반도체층(140)에 발생되는 결함을 완화하거나 최소화하여 주기 위한 버퍼층일 수 있다. 결함은 제1 내지 제3 반도체층(140)의 내부에 발생되는 내부 결함이거나 제3 반도체층(140)의 상면에 발생되는 표면 결함일 수 있다.
표면 결함의 종류로는 용적(droplet), 트라이앵글 결함(triangle defect), 피트(pit), 웨이비 피트(wavy pit), 파티클(particle) 등이 있다.
제3 반도체층(140)이 제1 반도체층(120) 상에 성장되므로, 제3 반도체층(140)에서 발생되는 결함을 최소화하기 위해서는 제1 반도체층(120)에서 발생되는 결함이 최소화되어야 한다. 제1 반도체층(120)은 제3 반도체층(140)을 성장하기 위한 시드층으로서 사용될 수 있다. 제1 반도체층(120)에 결함이 발생되면, 제1 반도체층(120)의 결함이 제2 반도체층(130)을 경유하여 제3 반도체층(140)으로 이어질 수 있다.
제1 반도체층의 결함을 최소화하기 위해, 제1 반도체층(120)과 제3 반도체층(140)은 서로 상이한 공정 조건으로 성장될 수 있다. 예컨대, 제1 반도체층(120)은 성장 속도를 줄이는 대신에 결함을 최소화하도록 제1 공정 조건이 설정되고, 제3 반도체층(140)은 성장 속도를 증가시키도록 제2 공정 조건이 설정될 수 있다.
이러한 공정에 의해 실시예의 에피택셜층(150), 즉 제3 반도체층(140)의 표면 조도는 1nm 이하이고, 표면 결함 밀도는 0.1/cm2 이하일 수 있다.
실시예에서, 결함 판정 대상의 사이즈는 수㎛ 내지 수십㎛이다. 따라서, 이러한 사이즈 이하의 결함은 결함 판정 대상에서 제외되었다.
에피택셜층(150)은 에피택셜 구조물, 에피택셜 필름 또는 반도체 구조물로 명명될 수도 있다.
한편, 제2 반도체층(130)은 제1 내지 제3 반도체층(140) 사이의 성장 조건 차이로 인해 제1 반도체층(120)으로부터 제3 반도체층(140)으로의 성장이 연속적이지 않고 끊기는 것을 방지하여 주는 역할을 할 수 있다. 이를 위해, 제2 반도체층(130)에서의 성장 조건은 제1 반도체층(120)에서의 성장 조건과 제3 반도체층(140)에서의 성장 조건 사이에서 변화될 수 있다. 즉, 제2 반도체층(130)의 성장 조건은 제1 반도체층(120)의 성장 조건으로부터 제3 반도체층(140)의 성장 조건으로 변화될 수 있다. 예컨대, 제2 반도체층(130)의 성장을 위한 성장 온도는 제1 반도체층(120)의 성장을 위한 성장 온도에서 제3 반도체층(140)의 성장을 위한 성장 온도로 감소될 수 있다. 예컨대, 제2 반도체층(130)의 성장을 위한 반응 소스의 양 또는 성장 소스의 양은 제1 반도체층(120)의 성장을 위한 반응 소스의 양 또는 성장 소스의 양에서 제3 반도체층(140)의 성장을 위한 반응 소스의 양 또는 성장 소스의 양으로 증가될 수 있다.
이와 같이, 제1 반도체층(120)의 성장과 제3 반도체층(140)의 성장 사이의 연속적인 성장이 진행되도록 함으로써, 내부 결함을 더욱 더 줄일 수 있어 표면 결함 밀도도 줄어들 뿐만 아니라, 제3 반도체층(140)의 표면 조도가 더욱 작아질 수 있다. 제1 반도체층(120)의 성장과 제3 반도체층(140)의 성장 사이의 연속적인 성장에 의해 제2 반도체층(130)이 형성될 수 있다.
제1 내지 제3 반도체층(120, 130, 140)의 도핑 농도는 서로 상이할 수 있다. 예컨대, 제1 반도체층(120)의 도핑 농도는 제3 반도체층(140)의 도핑 농도보다 클 수 있다. 예컨대 제2 반도체층(130)의 도핑 농도는 제3 반도체층(140)의 도핑 농도와 제1 반도체층(120)의 도핑 농도 사이에 위치되고, 제1 반도체층(120)의 도핑 농도와 같거나 근접하여 제3 반도체층(140)의 도핑 농도와 같거나 근접하도록 선형적으로, 비선형적으로 감소될 수 있지만, 이에 대해서는 한정하지 않는다. 따라서, 제1 반도체층(120)과 접촉하는 경계면(A)에서의 제2 반도체층(130)의 도핑 농도와 제3 반도체층(140)과 접촉하는 경계면(B)에서의 제2 반도체층(130)의 도핑 농도가 서로 상이할 수 있다.
이와 같이, 제1 반도체층(120)의 도핑 농도가 높게 하여 줌으로써, 기판(110)과의 격자 불일치로 인해 발생될 수 있는 결함을 방지하여 줄 수 있다. 실시예에서는 버퍼층으로 사용될 수 있는 제2 반도체층(130)에 의해 제1 반도체층(120)의 버퍼층의 역할이 더 보강되므로, 제1 및 제2 반도체층(120, 130)에 의해 내부 결함이 최소화될 수 있다.
이와 같이, 제1 및 제2 반도체층(120, 130)에 의해 내부 결함이 최소화되므로, 제3 반도체층(140)은 내부 결함뿐만 아니라 표면 결함도 최소화되며, 나아가 표면 조도도 획기적으로 작아지게 되어 제3 반도체층(140) 상에 형성되는 또 다른 반도체층의 결정성을 향상시켜 전기적/광학적 특성이 향상되어, 이러한 에피택셜 웨이퍼에 장착되는 전자 소자의 제품 신뢰성이 향상될 수 있다.
이하, 실시예에 따른 에피택셜 웨이퍼의 제조 공정을 설명한다.
이하의 제1 및 제2 실시예에서는 표면 조도를 1nm 이하로 하고 표면 결함 밀도를 0.1/cm2 이하로 줄이기 위한 방법을 제공할 수 있다.
도 2는 제1 실시예에 따른 도 1의 에피택셜 웨이퍼의 제조 공정을 도시한 순서도이고, 도 3은 도 2의 제조 공정을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 반응 챔버 내에 기판(110)이 제공될 수 있다(S210).
기판(110)은 3C-SiC, 4H-SiC 및 6H-SiC 중 하나를 포함할 수 있지만, 이는 일 실시 예에 불과할 뿐, 기판(110)의 소재는 최종적으로 제작하고자 하는 소자나 제품에 따라 다르게 구성 가능함은 물론이다.
판(110)은 도핑되지 않거나(undoped)나 n형 도핑이나 p형 도핑될 수 있지만, 이에 대해서는 한정하지 않는다.
기판(110)은 반응 챔버 내로 로딩되기 전에 그 표면에 자연적으로 생성되는 산화막을 제거하기 위해 세정 공정이 수행될 수 있다.
기판(110)은 예컨대, 대략 0° ~ 10°의 오프각을 가질 수 있지만 이에 대해서는 한정하지 않는다. 오프각은 (0001)Si면과 (000-1)C면을 기준으로 기판(110)이 기울어진 각도로 정의할 수 있다.
기판(110)이 제공되면, 반응 챔버 내에 에피택셜 성장을 위한 반응 소스가 주입될 수 있다.
반응 소스는 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 소스 및 휘석 가스를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
성장 소스는 기판(110)의 재질 및 종류에 따라서 달라질 수 있다. 예를 들어, 기판(110)이 실리콘 카바이드로 형성되는 경우, 기판(110)과 격자 상수가 같거나 비슷한 물질인, SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등의 탄소 및 규소를 포함하는 화합물을 포함하는 고상, 액상 또는 기상의 물질이 성장 소스로 이용될 수 있다.
도핑 소스는 n형 도핑을 위한 질소 가스(N2)를 포함하는 5족 화합물 반도체물질 또는 p형 도핑을 위한 Al을 포함하는 3족 화합물 반도체 물질을 포함할 수 있다.
예컨대, 탄화 규소를 포함하는 성장 소스, Al을 포함하는 도핑 소스 및 희석 가스를 이용한 성장 공정에 의해 p형 알루미늄 실리콘 카바이드(AlSiC) 반도체층이 성장될 수 있다.
예컨대, 탄화 규소를 포함하는 성장 소스, 질소 가스(N2)를 포함하는 도핑 소스 및 희석 가스를 이용한 성장 공정에 의해 n형 실리콘 카바이드 나이트라이드(SiCN) 반도체층이 성장될 수 있다.
p형 알루미늄 실리콘 카바이드(AlSiC) 반도체층 또는 n형 실리콘 카바이드 나이트라이드(SiCN) 반도체층은 전도성 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
희석 가스는 성장 소스나 도핑 소스를 희석시키는 역할을 할 수 있다. 희석 가스는 수소 가스(H2), 아르곤(Ar) 또는 헬륨(Hg)와 같은 불활성 가스를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 성장 공정을 이용하여 기판(110) 상에 제1 반도체층(120)이 성장될 수 있다. 즉, 제1 성장 공정에서, 제1 성장 소스의 양으로 에피택셜 재질이 성장되어 제1 반도체층(120)이 형성될 수 있다(S220).
제1 성장 소스의 양은 성장 소스와 희석 가스의 비와 관련될 수 있다. 제1 성장 공정에서의 성장 소스와 희석 가스의 비는 대략 1:4000 내지 1:3000로 유지될 수 있지만, 이에 대해서는 한정하지 않는다. 성장 소스와 희석 가스의 비에서 성장 소스는 실리콘 계열 물질일 수 있다.
아울러, 제1 성장 공정에서, C/Si 비는 0.5 내지 1.0일 수 있고, 반응 소스의 주입 파라미터는 10㎖/min 내지 25㎖/min으로 조절될 수 있다.
반응 소스의 주입 파라미터는 하기 수학식 1과 같이 정의될 수 있다.
수학식 1
Figure PCTKR2013010645-appb-M000001
여기서, a1~a4는 양의 실수를 나타내고, b1~b3는 실수를 나타내고, 성장 소스의 양, 도핑 소스의 양 및 희석 가스의 양은 각각 ㎖/min의 단위를 가진다. 예를 들어, a1=a2=a3=a4=1이고, b1=b2=b3=0일 수 있다.
이러한 경우, 성장 소스, 도핑 소스 및 희석 가스는 수학식 1에 따른 주입 파라미터가 대략 1/25 min/ml 내지 1/10 min/ml, 다시 말해 10ml/min 내지 25ml/min을 만족하도록 주입될 수 있다.
제1 성장 공정에 의해 대략 5×1017/㎤ 내지 5×1018/㎤의 도핑 농도를 갖는 제1 반도체층(120)이 형성될 수 있다.
제1 성장 공정에서, 제1 성장 소스의 양이 비교적 적게 주입되므로 제1 반도체층(120)이 저속으로 성장될 수 있다. 이에 따라, 에피택셜 재질, 즉 반응 소스의 원자 간 이동도가 활발해지게 되어 원자들이 골고루 분포되어 결정성이 향상되고 내부 결함이 줄어들 수 있다. 이러한 제1 반도체층(120)의 내부 결함의 감소는 제3 반도체층(140)의 내부 결함 및 표면 결함을 줄어들게 하는 한편 표면 조도를 작아지게 할 수 있다.
제1 성장 공정에서 성장된 제1 반도체층(120)의 두께는 대략 0.5㎛ 내지 1㎛일 수 있다. 제1 반도체층(120)의 두께가 0.5㎛ 이하인 경우, 추후 전력 소자 등에 적용되는 경우 내압이 낮아 전력 소자로 활용되기 어려울 수 있다. 제1 반도체층(120)의 두께가 0.5㎛ 이상인 경우, 누설 전류가 증가될 수 있다.
제1 성장 공정에 연속하여 제2 성장 공정이 수행되어 제2 반도체층(130)이 형성될 수 있다. 즉, 제2 성장 공정에서 반응 가스가 주입되는 한편, 제1 성장 소스의 양이 제2 성장 소스의 양으로 증가되면서 에피택셜 성장이 진행되어 제2 반도체층(130)이 형성될 수 있다(S230). 이와 같이, 제2 성장 소스가 지속적으로 주입됨으로써, 에피택셜 성장 또한 지속적으로 진행되어 제1 반도체층(120)에 연속하여 제2 반도체층(130)이 형성될 수 있다.
제2 성장 공정에서, C/Si 비는 대략 1.0 정도일 수 있고, 반응 가스의 주입 파라미터가 대략 15㎖/min 내지 0.5㎖/min일 수 있다.
제2 성장 소스의 양, 즉 성장 소스와 희석 가스의 비는 대략 1:4000 내지 1: 3000으로부터 대략 1:800로 증가될 수 있다. 제2 성장 공정에서의 성장 소스의 양은 선형적으로, 비선형적으로 또는 단계적으로 증가될 수 있다.
도 4에 도시한 바와 같이, 제2 성장 공정에서 성장 소스의 양은 제1 성장 공정에서의 제1 성장 소스의 양으로부터 제3 성장 공정에서의 제2 성장 소스의 양으로 증가될 수 있다.
제2 성장 공정은 제3 성장 공정을 설정하기 위한 중간 과정으로서, 성장 소스의 양이 변화되는 단계일 수 있다.
제1 실시예는 제2 성장 공정에 의해 에피택셜 성장이 멈추지 않고 연속적으로 진행되도록 하여 줌으로써, 제3 반도체층(140)이 용이하게 성장될 뿐만 아니라 내부 결함 및 표면 결함을 줄이고 표면 조도도 작아지게 할 수 있다.
제2 반도체층(130)에 의해 제1 반도체층(120)과 제3 반도체층(140) 사이의 도핑 농도차가 조절될 수 있다. 따라서, 도 1에 도시한 바와 같이, 제1 반도체층(120)과 접촉하는 제2 반도체층(130)의 경계면(A)의 도핑 농도와 제3 반도체층(140)과 접촉하는 제2 반도체층(130)의 경계면(B)의 도핑 농도가 서로 상이해질 수 있다. 제2 반도체층(130)의 도핑 농도를 얻기 위해 제2 성장 공정에서 도핑 소스의 양은 제1 성장 공정에서의 도핑 소스의 양으로부터 제2 성장 공정에서의 도핑 소스의 양으로 감소될 수 있다. 이와 같이 도핑 소스의 양을 감소시키면서 제2 반도체층(130)이 성장됨으로써, 제2 반도체층(130)의 경계면(A)과 경계면(B) 사이의 도핑 농도 차이가 발생될 수 있다. 이에 따라, 제2 반도체층(130)의 도핑 농도는 5×1016/cm3~1×1016/cm3부터 1×1016/cm3~5×1014/cm3로 감소될 수 있다.
제2 반도체층(130)은 제3 성장 공정에서 요구되는 성장 소스의 양과 도핑 소스의 양이 만족될 때까지 성장될 수 있다. 이와 같이 성장된 제2 반도체층(130)의 두께는 제1 반도체층(120)과 동일한 두께를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제3 성장 공정에서 요구되는 성장 소스의 양과 도핑 소스의 양이 만족되는 시점이 빨라지도록 하는 경우, 제2 반도체층(130)의 두께가 제1 반도체층(120)의 두께보다 작을 수 있다.
제1 실시예는 제1 및 제3 반도체층(120, 140) 사이에 도핑 소스의 양 및 성장 소스의 양을 변화시켜 제2 반도체층(130)을 형성함으로써, 제1 반도체층(120)으로부터 제3 반도체층(140)으로의 성장이 끊기지 않고 연속적으로 진행되도록 할 수 있다. 즉, 제1 및 제3 반도체층(120, 140)은 그 도핑 소스의 양과 성장 소스의 양이 상이하기 때문에, 제1 반도체층(120)이 성장된 후 곧바로 제3 반도체층(140)이 성장되는 경우, 성장 소스의 양을 조절하기 위해 반응 소스의 주입이 중단되어야 한다. 하지만, 제1 실시예는 이러한 도핑 소스의 양과 성장 소스의 양의 변화시키는 와중에도 지속적으로 성장이 이루어지도록 하여 성장이 중단되지 않도록 할 수 있다.
제1 실시예는 도핑 농도가 변화되는 제2 반도체층(130)이 형성됨으로써, 제1 반도체층(120)에서 혹시나 발생되는 결함이 제3 반도체층(140)으로 전파되는 것을 차단하여 줄 수 있다.
아울러, 제2 반도체층(130)은 제1 반도체층(120)과 더불어 버퍼층으로서의 역할을 하므로, 기판(110)과의 격자 불일치로 인한 결함 발생을 억제하여 줄 수 있고, 제1 반도체층(120)과 더불어 제2 반도체층(130)으로 인해 제3 반도체층(140)에 발생되는 결함을 최소화하여 줄 수 있고, 제3 반도체층(140)의 표면 조도 또한 최소화할 수 있다.
제2 성장 공정에 연속하여 제3 성장 공정이 수행되어 제3 반도체층(140)이 형성될 수 있다. 즉, 제2 성장 소스의 양으로 목표 두께가 얻어질 때까지 에피택셜 성장이 진행되어 제3 반도체층이 형성될 수 있다(S240). 제3 상장 공정에서의 제2 성장 소스의 양, 즉 성장 소스와 희석 가스의 비는 대략 1:800일 수 있다.
제3 성장 공정에서, C/Si 비는 대략 0.9 내지 1.0일 수 있고, 반응 가스의 주입 파라미터가 5㎖/min 내지 0.5㎖/min일 수 있다.
이미 제2 성장 공정에 의해 제3 성장 공정에서 요구되는 제2 성장 소스의 양으로 증가되었으므로, 이러한 제2 성장 소스의 양으로 에피택셜 성장이 제3 반도체층9140)의 목표 두께에 도달할 때까지 진행될 수 있다.
제3 반도체층(140)의 도핑 농도는 제1 반도체층(120) 또는 제2 반도체층(130)의 도핑농도보다 낮게 설정될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제3 반도체층(140)의 도핑 농도는 2×1015/cm3~7×1015/cm3일 수 있다.
도 4에 도시된 바와 같이, 제3 성장 공정에서의 제2 성장 소스의 양은 제1 성장 공정에서의 제1 성장 소스의 양보다 많을 수 있다.
성장 소스의 양과 성장 속도는 대체로 비례 관계가 성립될 수 있다. 따라서, 제2 성장 소스의 양이 증가됨에 따라 제3 반도체층(140)의 성장 속도 또한 증가될 수 있다.
예컨대, 제1 성장 공정에서 제1 성장 소스의 양으로 성장시, 제1 반도체층(120)의 성장 속도는 대략 1㎛/h~3㎛/h을 갖는데 반해, 제3 성장 공정에서 제2 성장 소스의 양으로 성장시, 제3 반도체층(140)의 성장 속도는 대략 20㎛/h 이상을 가질 수 있다.
제3 반도체층(140)은 성장 속도를 향상시키기 위한 층으로서, 제1 반도체층(120)의 두께보다 두꺼운 두께를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 아울러, 제3 반도체층(140)은 전자 소자에서 특정 기능, 예컨대 스위치 소자의 드리프트층의 기능이나 발광 소자의 제1 도전형 반도체층의 기능을 수행할 수 있는 활성층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제2 성장 공정의 성장 소스의 양이 제1 성장 공정에서의 제1 성장 소스의 양으로부터 제2 성장 공정에서의 제2 성장 소스의 양으로 증가되므로, 제2 성장 공정의 성장 속도 또한 제1 성장 공정에서의 제1 성장 속도로부터 제2 성장 공정에서의 제2 성장 속도로 변화, 구체적으로 증가될 수 있다.
이와 같이, 제3 성장 공정에서 제2 성장 소스의 양이 증가되어 고속으로 제3 반도체층(140)이 형성됨으로써, 저속으로 성장되는 제1 반도체층(120)에서의 공정 시간의 지연 손실이 만회될 수 있다.
제1 실시예에서, 에피택셜층, 즉 제1 내지 제3 반도체층(120, 130, 140)의 성장 시, 온도, 압력, 기판의 회전 속도 등의 성장 조건은 모두 동일하거나, 필요에 따라 서로 다를 수 있다. 예컨대, 성장 온도는 대략 1600℃ 내지 1650℃이고, 압력은 대략 70mbar 내지 120mbar이며, 기판의 회전 속도는 대략 50rpm 내지 70rpm으로 설정될 수 있지만, 이에 대해서는 한정하지 않는다.
도 5는 제2 실시예에 따른 도 1의 에피택셜 웨이퍼의 제조 공정을 도시한 순서도이다.
제2 실시예에서 제1 실시예와 동일한 구성이나 기능에 대해서는 이미 앞서 설명된 바 있으므로 더 이상의 설명은 생략한다. 제2 실시예에서 생략된 내용은 제1 실시예로부터 용이하게 이해될 수 있다.
도 5를 참조하면, 반응 챔버 내에 기판(110)이 제공될 수 있다(S310).
기판(110)은 3C-SiC, 4H-SiC 및 6H-SiC 중 하나를 포함할 수 있다.
기판(110)이 제공되면, 반응 챔버 내에 에피택셜 성장을 위한 반응 소스가 주입될 수 있다.
반응 소스는 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 소스 및 휘석 가스를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 성장 공정을 이용하여 기판(110) 상에 에피택셜 성장이 진행되어 제1 반도체층(120)이 형성될 수 있다(S320).
제1 성장 공정에서, 성장 온도(이하, 제1 성장 온도라 함)는 대략 1510℃~1800℃이고, C/Si 비는 대략 0.7 내지 0.8이며, Si/H2 비는 1/3000 이하이며, 반응 소스의 주입 파라미터는 1.5ml/min 내지 40ml/min으로 조절될 수 있다.
이상과 같이, 성장 소스의 양, 즉 Si/H2 비가 비교적 적게 주입하여 줌으로써, 제1 성장 공정에 의해 비교적 낮은 1㎛/h~3㎛/h의 제1 성장 속도가 얻어질 수 있다.
제2 실시예는 성장 온도를 높게 설정하여 줌으로써 반응 소스의 원자 간 이동도가 활발해져 고른 성장이 가능한 환경이 마련되고, 성장 소스의 양을 줄여주어 성장 속도가 낮아지도록 하여 줌으로써 원자들이 기판(110) 상에 고르게 분포 및 성장할 수 있는 시간을 늘려줄 수 있다. 이에 따라 제1 성장 공정에 의해 성장된 제1 반도체층(120)은 기판(110)과의 격자 불일치(lattice mismatch)를 최소화하여 표면 결함을 크게 줄여줄 수 있는 효과가 있다.
제1 성장 공정에 의해 성장된 제1 반도체층(120)의 두께는 대략 0.5㎛~1㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 성장 공정에 의해 성장된 제1 반도체층(120)의 도핑 농도는 대략 5×1017/cm3~7×1018/cm3일 수 있다. 이와 같이, 기판(110)과 접촉하는 제1 반도체층(120)의 도핑 농도를 높게 하여 줌으로써, 기판(110)과의 기판(110)과의 격자 불일치로 인한 결함 발생을 억제하여 줄 수 있다.
제1 성장 공정에 연속하여 제2 성장 공정이 수행되어 제2 반도체층(130)이 형성될 수 있다. 즉, 제2 성장 공정에서, 반응 챔버 내에 반응 소스를 지속적으로 주입하되, 성장 온도를 서서히 낮추는 한편 성장 소스의 양을 점차 증가시키면서 에피택셜 성장이 진행되어 제2 반도체층(130)이 형성될 수 있다(S330).
도 6에 도시한 바와 같이, 제2 성장 공정에서의 성장 온도가 제1 성장 공정에서의 제1 성장 온도로부터 나중에 설명될 제3 성장 공정에서의 제2 성장 온도로 낮아질 수 있다. 제2 성장 온도는 대략 1500℃ 내지 1700℃일 수 있다. 제2 성장 공정에서의 성장 온도는 선형적으로, 비선형적으로 또는 단계적으로 낮아질 수 있다.
이에 반해, 제2 공정에서의 성장 소스의 양은 제1 성장 공정에서의 성장 소스의 양으로부터 제3 성장 공정에서의 성장 소스의 양으로 증가될 수 있다.
제2 성장 공정에서의 성장 소스는 선형적으로, 비선형적으로 또는 단계적으로 낮아질 수 있다.
제2 성장 공정은 제3 성장 공정을 설정하기 위한 중간 과정으로서, 성장 온도와 성장 소스의 양이 변화되는 단계일 수 있다. 제2 성장 공정에 의해 제2 반도체층(130)이 성장될 수 있다.
만일 제2 성장 공정에서의 성장 온도가 제1 성장 공정의 제1 성장 온도에서 제3 성장 공정의 제3 성장 온도로 낮아질 때까지 성장 소스의 양이 반응 챔버로 주입되지 않는 경우, 더 이상 에피택셜 성장이 진행되지 않게 된다. 이후, 제3 성장 공정을 진행하는 경우, 급격한 환경 변화로 인해 제1 반도체층(120) 상에 제3 반도체층(140)이 용이하게 성장되지 않을 뿐만 아니라 제3 반도체층(140)에 내부 결함 및 표면 결함이 많아지고 표면 조도도 커지게 될 수 있다.
제2 실시예는 제2 성장 공정에 의해 에피택셜 성장이 멈추지 않고 연속적으로 진행되도록 하여 줌으로써, 제3 반도체층(140)이 용이하게 성장될 뿐만 아니라 내부 결함 및 표면 결함을 줄이고 표면 조도도 작아지게 할 수 있다.
제2 성장 공정에서, 반응 소스 내의 도핑 소스의 양은 제1 반도체층(120)의 도핑 농도를 만족시키는 도핑 소스의 양으로부터 제3 반도체층(140)의 도핑 농도를 만족시키는 도핑 소스의 양까지 증가하도록 설정될 수 있다. 따라서, 제2 성장 공정에서 반응 챔버 내로 주입되는 도핑 소스의 양도 성장 소스의 양과 함께 증가하도록 설정되어야 한다. 제2 성장 공정 동안 반응 챔버 내로 주입되는 도핑 소스의 양은, 예를 들면 0.1ml/min 내지 0.5ml/min으로부터 1.5ml/min 내지 2.5ml/min까지 선형적, 비선형적으로 또는 단계적으로 증가하도록 설정될 수 있다.
이에 따라, 제2 반도체층(130)에 의해 제1 반도체층(120)과 제3 반도체층(140) 사이의 도핑 농도차가 조절될 수 있다. 따라서, 도 1에 도시한 바와 같이, 제1 반도체층(120)과 접촉하는 제2 반도체층(130)의 경계면(A)의 도핑 농도와 제3 반도체층(140)과 접촉하는 제2 반도체층(130)의 경계면(B)의 도핑 농도가 서로 상이해질 수 있다. 제2 반도체층(130)의 도핑 농도를 얻기 위해 제2 성장 공정에서 도핑 소스의 양은 제1 성장 공정에서의 도핑 소스의 양으로서 제2 성장 공정에서의 도핑 소스의 양으로 감소될 수 있다. 이에 따라, 제2 반도체층(130)의 도핑 농도는 5×1016/cm3~1×1016/cm3부터 1×1016/cm3~5×1014/cm3로 감소될 수 있다.
이러한 제2 성장 공정은 성장 온도 및 성장 속도가 제3 반도체층(140) 성장 공정에서의 조건을 만족시킬 때까지 유지될 수 있다. 제2 성장 공정을 통하여 제1 반도체층(120) 및 제3 반도체층(140)과 구별되는 제2 반도체층(130)이 형성될 수 있다.
제3 반도체층(140)을 성장하기 위한 성장 온도(이하, 제2 성장 온도라 함)와 성장 소스의 양이 만족되는 경우, 제2 성장 공정에 연속하여 제3 성장 공정이 진행될 수 있다. 즉, 제3 성장 공정에서, 제1 성장 공정에서의 성장 소스의 양보다 증가된 성장 소스의 양을 포함한 반응 소스를 지속적으로 주입하는 한편, 제1 성장 공정에서의 제1 성장 온도보다 낮아진 제2 성장 온도로 목표 두께가 될 때까지 에피택셜 성장이 진행되어 제3 반도체층(140)이 형성될 수 있다(S340).
제2 성장 온도는 대략 1500℃ 내지 1700℃일 수 있다. 이와 같은 성장 조건에 의해 성장된 제3 반도체층(140)의 도핑 농도는 대략 1×1015/cm3 내지 5×1015/cm3 일 수 있다.
성장 속도는 반응 소스 내의 성장 소스의 양에 따라 제어될 수 있다.
이와 같이 증가된 성장 소스의 양에 의한 제2 성장 속도는 대략 20㎛/h이상으로서, 제1 성장 공정에서의 성장 소스의 양에 의한 제1 성장 속도인 대략 1㎛/h~3㎛/h보다 높을 수 있다.
이와 같이, 제3 반도체층(140)을 성장하기 위한 성장 속도를 높여 줌으로서, 제1 및 제2 반도체층(120, 130)의 성장 지연이 만회될 수 있다.
제2 실시예는 제1 반도체층(120)을 형성하기 위한 제1 성장 공정에서는 비교적 적은 성장 소스를 주입하여 성장 속도를 저속으로 유지하여 줌으로써, 기판(110) 상에 고르게 원자들이 분포하여 결함이 줄여 줄 수 있다. 아울러, 제3 반도체층(140)을 형성하기 위한 제3 성장 공정에서는 비교적 많은 성장 소스를 주입하여 성장 속도를 고속으로 유지하여 줌으로써, 제3 반도체층(140)을 목표 두께로 신속하게 성장시키므로, 공정 시간을 단축시킬 수 있다.
제3 반도체층(140)의 급격히 변화된 공정 조건에서 성장되지 않도록 하기 위해, 제1 반도체층(120)을 형성하기 위한 제1 성장 공정의 공정 조건에서 제3 반도체층(140)을 형성하기 위한 제3 성장 공정의 공정 조건으로 자연스럽게 변화되도록 가이드하도록 제2 성장 공정이 진행되며, 이러한 제2 성장 공정에 의해 제2 반도체층(130)이 형성될 수 있다.
한편, 제1 내지 제3 성장 공정에 의해 형성된 제1 내지 제3 반도체층(120, 130, 140)의 성장 소스의 밀도는 달라질 수 있다. 즉, 제1 내지 제3 반도체층(120, 130, 140)을 형성하기 위해 주입된 성장 소스의 양이 달라짐으로써, 제1 내지 제3 반도체층(120, 130, 140)에 포함된 성장 소스 밀도도 달라질 수 있다. 성장 소스는 실리콘일 수 있다.
예컨대, 제1 성장 공정에서의 성장 소스의 양보다 제3 성장 공정에서의 성장 소스의 양이 더 많고, 제2 성장 공정에서는 성장 소스의 양이 많아질 수 있다. 따라서, 제3 반도체층(140)의 성장 소스 밀도는 제1 반도체층(120)의 성장 소스 밀도보다 클 수 있다. 또한, 제2 반도체층(130)의 성장 소스 밀도는 선형적으로, 비선형적으로 또는 단계적으로 증가될 수 있다.
이상과 같은 제조 공정에 의해 기판 상에 제1 내지 제3 반도체층(120, 130, 140)을 포함하는 에피택셜층이 형성될 수 있다. 이때, 에피택셜층의 최상층, 즉 제3 반도체층(140)의 표면 조도는 대략 1nm 이하이고, 제3 반도체층(140)의 표면 결함 밀도는 대략 0.1/cm2 이하일 수 있다.
이러한 에피택셜 웨이퍼는 다양한 전자 소자에 적용될 수 있다.
이와 같이 제조된 에피택셜 웨이퍼(100)는 다양한 전자 소자에 적용될 수 있다. 전자 소자는 반도체 스위칭 소자 및 발광 소자를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 반도체 스위칭 소자는 쇼트키 배리어 다이오드 및 MESFET과 같은 전력 소자를 포함할 수 있다.
도 7은 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 7을 참조하면, 실시예에 따른 쇼트키 배리어 다이오드는 기판(110), 에피택셜층(150), 드리프트층(152), 다수의 도핑 영역(154), 애노드 콘택(156) 및 캐소드 콘택(158)을 포함할 수 있다.
기판(110)과 에피택셜층(150)은 제1 내지 제3 실시예에 따른 에피택셜 웨이퍼(100)이다.
앞서 설명한 바와 같이, 제1 내지 제3 실시예에 따른 에피택셜 웨이퍼(100)의 에피택셜층(150)은 낮은 성장 속도로 성장된 제1 반도체층(120)과 높은 성장 속도로 성장된 제3 반도체층(140)을 포함하는 에피택셜층(150)을 포함함으로써, 내부 결함과 표면 결함 모두가 최소화될 수 있다. 아울러, 제1 및 제3 반도체층(120, 140)의 성장 연속성을 유지하기 위해 제2 반도체층(130)이 형성될 수 있다.
예컨대, 기판(110)과 에피택셜층(150)은 n형 도전층일 수 있지만, 이에 대해서는 한정하지 않는다.
드리프트층(152)이 에피택셜층(150) 상에 형성될 수 있다. 드리프트층(152)은 실리콘 카바이드를 포함하고, n형 도전층일 수 있지만, 이에 대해서는 한정하지 않는다.
다수의 도핑 영역(154)이 예컨대 이온 주입에 의해 드리프트층(152)의 상면에 형성될 수 있다.
애노드 콘택(156)은 드리프트층(152)과 도핑 영역(154) 모두와 접촉되어 드리프트층(152) 상에 형성될 수 있다. 애노드 콘택(156)은 다수의 도핑 영역(154) 사이의 드리프트층(152)의 상면에 쇼트키 접합되고, 도핑 영역(154)과 오믹 콘택될 수 있다.
캐소드 콘택(158)은 기판(110)의 배면 상에 형성될 수 있다. 애노드 전극(156)과 캐소드 전극(158)은 금속일 수 있지만, 이에 대해서는 한정하지 않는다.
순방향 동작시, 애노드 콘택(156)과 드리프트층(152) 사이의 접합은 도핑 영역(154)과 드리프트층(152) 사이의 접합보다 낮은 전압들에 턴온될 수 있다. 그러므로, 낮은 순방향 전압에서 소자는 쇼트키 다이오드 행동(behavior)을 보인다. 다시 말해, 소자에서 전류 이동은 낮은 순방향 전압에서 쇼트키 접합의 전역에 걸쳐 주입되는 다수 캐리어들에 의해 좌우될 수 있다. 일반적인 전압에서 소자에는 소수 캐리어 주입이 없으므로 쇼트키 배리어 다이오드는 쇼트키 다이오드의 빠른 스위칭 속도 특성을 가질 수 있다.
역방향 바이어스 조건에서, 도핑 영역(154)과 드리프트층(152) 사이의 PN 접합에 의해 형성되는 공핍 영역은 소자를 통해 역방향 전류를 차단하기 위해 확장되어 쇼트키 접합을 보호하고 소자에서 역방향 누설 전류를 제한하여 줄 수 있다.
한편, 제1 및 제2 반도체층(120, 130)은 버퍼층으로 사용되고, 제3 반도체층(140)은 드리프트층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(140)이 드리프트층으로 사용되는 경우, 드리프트층(152)이 추가로 형성되지 않아도 된다. 즉, 제3 반도체층(140)의 상면에 직접 도핑 영역(154)가 형성될 수 있다.
도 8은 실시예에 따른 MESFET을 도시한 단면도이다.
도 8을 참조하면, 실시예에 따른 MESFET은 기판(110), 에피택셜층(150), 드리프트층(162), 바디 영역(164), 소스 영역(166), 바디 콘택 영역(168), 게이트 절연체(170), 게이트 콘택(172), 소스 콘택(174) 및 드레인 콘택(176)을 포함할 수 있다.
기판(110)과 에피택셜층(150)은 제1 및 제2 실시예에 따른 에피택셜 웨이퍼(100)이다. 이러한 에피택셜 웨이퍼(100)는 더 이상의 설명을 생략한다.
기판(110)과 에피택셜층(150)은 n형 도전층일 수 있지만, 이에 대해서는 한정하지 않는다.
드리프트층(162)이 에피택셜층(150) 상에 형성될 수 있다. 드리프트층(162)은 실리콘 카바이드를 포함하고, n형 도전층일 수 있지만, 이에 대해서는 한정하지 않는다.
바디 영역(164)은 이온 주입에 의해 드리프트층(162)에 형성될 수 있다. 바디 영역(164)은 p형 도핑 영역일 수 있지만, 이에 대해서는 한정하지 않는다.
소스 영역(166)은 바디 콘택 영역(168)에 인접한 바디 영역(164)에 형성될 수 있다. 소스 영역(166)은 n형 도핑 영역이고, 바디 콘택 영역(168)은 p+ 도핑 영역일 수 있지만, 이에 대해서는 한정하지 않는다.
게이트 절연체(170)는 드리프트층(162)의 상면 상에 형성되고, 소스 영역(166)과 드리프트층(162) 사이의 바디 영역(164)의 상면 위로 확장될 수 있다.
게이트 콘택(172)은 게이트 절연체(170) 상에 형성되고, 소스 콘택(174)은 소스 영역(166) 상에 형성되며, 드레인 콘택(176)은 기판(110)의 배면 상에 형성될 수 있다.
충분한 전압이 게이트 콘택(172)에 인가되면, 소스 영역(166)과 드리프트층(162) 사이의 바디 영역(164)에서 소자의 표면에 채널이 유도되어 소자가 온 상태가 될 수 있다.
오프 상태, 즉 채널을 유도하기에 충분한 게이트 전압이 존재하지 않을 때, MESFET 구조는 바디 영역(164), 드리프트층(162) 및 기판(110)으로 형성되는 PIN 다이오드와 동일할 수 있다. MESFET 구조가 역방향으로 바이어스될 때, 주로 바디 영역(164)과 드리프트층(162) 사이의 접합의 드리프트층(162) 면 위에서 기판(110)을 향하여 공핍 영역이 확장되고, 이것이 드레인 전압을 차단할 수 있다.
한편, 제1 반도체층(120)과 제2 반도체층(130)은 버퍼층으로 사용되고, 제3 반도체층(140)은 드리프트층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(140)이 드리프트층으로 사용되는 경우, 드리프트층(162)이 추가로 형성되지 않아도 된다. 즉, 제3 반도체층(140)의 상면에 직접 바디 영역(164), 소스 영역(166) 및 바디 콘택 영역(168)가 형성될 수 있다.
도 9는 실시예에 따른 발광 소자를 도시한 단면도이다.
도 9를 참조하면, 실시예에 따른 발광 소자는 기판(110), 에피택셜층(150), 발광 구조물(188) 및 제1 및 제2 전극(190, 192)을 포함할 수 있다.
기판(110)과 에피택셜층(150)은 제1 내지 제3 실시예에 따른 에피택셜 웨이퍼(100)이다. 이러한 에피택셜 웨이퍼(100)는 더 이상의 설명을 생략한다.
기판(110)은 도펀트를 포함하지 않을 수 있다.
에피택셜층(150)은 n형 도전층일 수 있지만, 이에 대해서는 한정하지 않는다. 또는, 에피택셜에서 제1 내지 제3 반도체층(120, 130, 140)은 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광 구조물(188)은 광을 생성할 수 있다. 발광 구조물(188)은 III-V족 화합물 반도체 물질로 형성될 수 있다.
발광 구조물(188)은 제1 도전형 반도체층(182), 활성층(184) 및 제2 도전형 반도체층(186)을 포함할 수 있다.
제1 및 제2 도전형 반도체층(182, 186)은 예컨대, GaN, AlGaN 및 AlInGaN 중 하나를 포함할 수 있다.
예컨대 제1 도전형 반도체층(182)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(186)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
활성층(184)은 제1 도전형 반도체층(182)에서 공급되는 제1 캐리어, 예컨대 전자와 제2 도전형 반도체층(186)에서 공급되는 제2 캐리어, 예컨대 정공이 재결합되어 활성층(184)의 화합물 반도체 물질에 의해 결정된 에너지 밴드갭에 상응하는 파장의 광을 생성하여 줄 수 있다.
활성층(184)은 우물층과 배리어층을 한 주기로 하여 다수회 반복되는 적층 구조를 가질 수 있다.
제1 전극(190)은 제1 도전형 반도체층(182)의 일부 영역 상에 배치되고, 제2 전극(192)은 제2 도전형 반도체층(186)의 일부 영역 상에 배치될 수 있다.
제2 전극(192)의 사이즈가 제2 도전형 반도체층(186)의 일부 영역에 대응되어, 제2 전극(192)의 사이즈에 대응하는 제2 도전형 반도체층(186)에 주로 전류가 집중될 수 있다. 이러한 문제를 해결하기 위해, 제2 도전형 반도체층(186)의 전 영역 상에 예컨대, ITO와 같은 투명한 도전층이 배치될 수 있다. 따라서, 제2 전극(192)으로 공급된 전류가 투명한 도전층에 의해 전류 스프레딩되므로 전류가 제2 도전형 반도체층(186)의 전 영역으로 고르게 주입되어 광이 균일하게 생성될 수 있다.
제1 및 제2 전극(190, 192)는 금속으로 형성될 수 있다.
제1 및 제2 전극(190, 192)으로 전원이 인가되는 경우, 제1 도전형 반도체층(182)로부터 전자가 생성되고 제2 도전형 반도체층(186)로부터 정공이 생성되고, 활성층(184)에서 전자와 정공이 재결합되어 광이 생성될 수 있다.
활성층(184)의 에너지 밴드갭에 따라 다양한 파장의 광이 생성될 수 있다.
따라서, 실시예의 발광 소자는 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자, 적외선 발광 소자 또는 자외선 발광 소자를 포함할 수 있다.
실시예의 발광 소자는 패키징되어, 조명, 디스플레이, 백라이트 유닛 등으로 활용될 수 있다.
이상과 같이 제1 내지 제3 실시예에 따른 에피택셜 웨이퍼(100)를 이용하여 쇼트키 배리어 다이오드, MESFET 및 발광 소자와 같은 반도체 전자 소자가 제조될 수 있다.
실시예의 에피택셜 웨이퍼는 전자 소자에 사용될 수 있다. 전자 소자는 스위치 소자나 발광 소자일 수 있다. 예컨대, 스위치 소자는 쇼트키 배리어 다이오드 또는 MESFET일 수 있다.

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되는 에피택셜 층을 포함하고,
    상기 에피택셜층은,
    상기 기판 상에 배치되고, 제1 도핑 농도를 가지는 제1 반도체층;
    상기 제1 반도체층 상에 배치되고, 제2 도핑 농도를 가지는 제2 반도체층; 및
    상기 제2 반도체층 상에 배치되고, 상기 제1 반도체층의 두께보다 두꺼운 두께를 갖고, 제3도핑 농도를 가지는 제3 반도체층를 포함하고,
    상기 제2 도핑 농도는 상기 제1 도핑 농도와 상기 제3 도핑 농도 사이에 위치되는 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 2 도핑 농도가 상기 제2 반도체층의 두께 방향을 따라 변화되는 에피택셜 웨이퍼.
  3. 제2항에 있어서,
    상기 제2 도핑 농도는 상기 제1 반도체층에 인접하는 상기 제2 반도체층의 제1 영역보다 상기 제3 반도체층에 인접하는 상기 제2 반도체층의 제2 영역에서 더 높은 에피택셜 웨이퍼.
  4. 제2항에 있어서,
    상기 제1 반도체층과 접촉하는 상기 제2 반도체층의 제1 영역의 상기 제2 도핑 농도는 상기 제1 도핑 농도보다 낮은 에피택셜 웨이퍼.
  5. 제2항에 있어서,
    상기 제3 반도체층과 접촉하는 상기 제2 반도체층의 제2 영역의 상기 제2 도핑 농도는 상기 제3 도핑 농도보다 높은 에피택셜 웨이퍼.
  6. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제2 버퍼층은 버퍼층인 에피택셜 웨이퍼.
  7. 제1항에 있어서,
    상기 제1 반도체층은 균일하게 분포되는 화합물 반도체 물질을 포함하는 에피택셜 웨이퍼.
  8. 제1항에 있어서,
    상기 제2 도핑 농도는 5×1016/cm3~1×1016/cm3부터 1×1016/cm3~5×1014/cm3로 변화되는 에피택셜 웨이퍼.
  9. 제1항에 있어서,
    상기 제2 도핑 농도는 상기 제2 반도체층의 두께 방향의 위치에 따라 상이한 에피택셜 웨이퍼.
  10. 제1항에 있어서,
    상기 제3 반도체층의 표면 조도는 1nm 이하인 에피택셜 웨이퍼.
  11. 제1항에 있어서,
    상기 제3 반도체층의 표면 결함 밀도는 0.1/cm2 이하인 에피택셜 웨이퍼.
  12. 제1항에 있어서,
    상기 기판은 3C-SiC, 4H-SiC 및 6H-SiC 중 하나를 포함하는 에피택셜 웨이퍼.
  13. 제1항에 있어서,
    상기 제1 내지 제3 반도체층 중 적어도 하나는 실리콘 카바이드 나이트라이드(SiCN) 반도체층을 포함하는 에피택셜 웨이퍼.
  14. 제1항에 있어서,
    상기 제1 내지 제3 반도체층 중 적어도 하나는 알루미늄 실리콘 카바이드(AlSiC) 반도체층을 포함하는 에피택셜 웨이퍼.
  15. 제1항에 있어서,
    상기 에피택셜층은 상기 기판과 동일한 물질을 포함하는 에피택셜 웨이퍼.
  16. 제1항에 있어서,
    상기 제1 반도체층의 두께는 0.5㎛ 내지 1㎛인 에피택셜 웨이퍼.
  17. 제1항에 있어서,
    상기 제3 도핑 농도는 상기 제1 도핑 농도보다 낮은 에피택셜 웨이퍼.
  18. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제3 반도체층;
    상기 제3 반도체층 상에 배치되는 애노드 전극; 및
    상기 기판 아래에 배치되는 캐소드 전극을 포함하고,
    상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가지며,
    상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치되는 스위치 소자.
  19. 기판;
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제3 반도체층;
    상기 제3 반도체층 상에 배치되는 소스 콘택, 드레인 콘택 및 게이트 콘택; 및
    상기 제3 반도체층과 상기 게이트 콘택 사이에 배치되는 게이트 절연체를 포함하고,
    상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가지며,
    상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치되는 스위치 소자.
  20. 기판;
    상기 기판 상에 에피택셜층; 및
    상기 에피택셜층 상에 적어도 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하고,
    상기 에피택셜층은,
    상기 기판 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제2 반도체층; 및
    상기 제2 반도체층 상에 배치되는 제3 반도체층를 포함하고,
    상기 제3 반도체층은 상기 제1 반도체층의 두께보다 두꺼운 두께를 가지며,
    상기 제2 반도체층의 제2 도핑 농도는 상기 제1 반도체층의 제1 도핑 농도와 상기 제3 반도체층의 제3 도핑 농도 사이에 위치되는 발광 소자.
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