WO2014109506A1 - 반도체 기판 - Google Patents

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WO2014109506A1
WO2014109506A1 PCT/KR2014/000021 KR2014000021W WO2014109506A1 WO 2014109506 A1 WO2014109506 A1 WO 2014109506A1 KR 2014000021 W KR2014000021 W KR 2014000021W WO 2014109506 A1 WO2014109506 A1 WO 2014109506A1
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nitride semiconductor
region
mask
regions
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이계진
이호준
최영재
음정현
이충현
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엘지실트론 주식회사
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Definitions

  • Embodiments relate to semiconductor substrates.
  • a solar cell As the electronic device, a solar cell, a photo detector, or a light emitting device may be used.
  • Such an electronic device may be manufactured based on a semiconductor substrate.
  • the semiconductor substrate includes a growth substrate and a compound semiconductor layer grown thereon.
  • Conventional semiconductor substrates have a problem in that dislocations are generated due to a lattice constant difference between the growth substrate and the compound semiconductor layer, thereby deteriorating crystallinity.
  • the lattice constant difference and thermal expansion coefficient difference between the growth substrate and the compound semiconductor layer cause stress. That is, the balance between the compressive strain during growth of the compound semiconductors and the tensile strain during cooling to room temperature after the growth of the compound semiconductors is not balanced, resulting in cracks or growth in the compound semiconductor layer. The board is broken.
  • the embodiment provides a semiconductor substrate capable of improving the crystallinity by controlling the potential.
  • the embodiment provides a semiconductor substrate capable of increasing the thickness of the semiconductor layer, which controls the stress to function substantially as an electronic device.
  • a semiconductor substrate includes a substrate; A seed layer disposed on the substrate; A buffer layer disposed on the seed layer; And a plurality of nitride semiconductor layers disposed on the buffer layer, and including at least one stress control layer between the plurality of nitride semiconductor layers.
  • a semiconductor substrate includes a substrate; A seed layer disposed on the substrate; A buffer layer disposed on the seed layer; A crystalline control layer disposed on the buffer layer; At least one stress control layer between the plurality of nitride semiconductor layers and the plurality of nitride semiconductor layers disposed on the crystalline control layer, the crystalline control layer including one or more mask layers, and
  • the buffer layer includes a plurality of step regions and one or more release regions, the plurality of step regions including a first step region and a second step region adjacent to the seed layer, wherein the seed layer and the plurality of steps The region includes Al, and the Al content difference between the seed layer and the first step region is 30% to 60%.
  • the embodiment includes a buffer layer including a plurality of step regions having different Al contents from each other, and the Al content of the step region of the lowest region of the buffer layer in contact with the seed layer is at least 30% smaller than the Al content of the seed layer, By maximizing the shrinkage stress, a crack-free and thick conductive semiconductor layer can be grown.
  • the upper surface of the semiconductor layer on the release region may be planar to improve crystallinity.
  • the release region blocks dislocations generated in the buffer layer, thereby minimizing the generation of dislocations in the nitride semiconductor layer formed on the release region, thereby improving crystallinity.
  • the release region is disposed between the step regions of the buffer layer, the stress is controlled by the release region and the step region, so that cracks do not occur in the nitride semiconductor layer formed on the buffer layer and the growth substrate is not broken.
  • the dislocation of the buffer layer may be primarily blocked by the mask pattern of the mask layer, and the dislocation that proceeds in the vertical direction between the mask patterns may be induced in the horizontal direction so that the dislocation of the buffer layer may not proceed further in the vertical direction.
  • almost no electric potential is generated in the nitride semiconductor formed on the mask layer, and the crystallinity decrease due to the electric potential can be prevented.
  • the embodiment forms a crystallization control layer including a plurality of mask layers and a plurality of nitride semiconductor layers, thereby increasing the shrinkage stress, thereby canceling the tensile stress generated during cooling by a post process. Not only does a crack generate
  • FIG. 1 is a cross-sectional view showing a semiconductor substrate according to the first embodiment.
  • FIG. 2 is a diagram illustrating Al content of the buffer layer of FIG. 1.
  • 3 is a graph illustrating a stress state according to an Al content difference between the seed layer and the first step region.
  • FIG. 4 is a graph illustrating a stress state according to an Al content difference between the second step region and the third step region.
  • FIG. 5 is a diagram illustrating a stress state according to the number of step regions.
  • 6A to 6C are diagrams illustrating a surface state of a semiconductor substrate according to the number of step regions.
  • FIG. 7 is a diagram illustrating a stress state according to the thickness of the step region.
  • FIGS. 8A and 8B are diagrams showing the surface state of a semiconductor substrate according to the thickness of the step region.
  • FIG. 9 is a sectional view showing a semiconductor substrate according to the second embodiment.
  • FIG. 10 is a cross-sectional view illustrating Al content of the buffer layer of FIG. 9.
  • FIG. 11 is a TEM photograph illustrating the semiconductor substrate of FIG. 9.
  • FIG. 12 is a sectional view showing a semiconductor substrate according to the third embodiment.
  • FIG. 13 is a cross-sectional view illustrating Al content of the buffer layer of FIG. 12.
  • FIG. 14 is a sectional view showing a semiconductor substrate according to the fourth embodiment.
  • FIG. 15 is an enlarged cross-sectional view of the mask layer of FIG. 14.
  • FIG. 16 is a photograph illustrating the semiconductor substrate of FIG. 14.
  • 17 is a diagram illustrating crystallinity of the semiconductor substrate of FIG. 14.
  • FIG. 18 is a diagram illustrating a defect density of the semiconductor substrate of FIG. 14.
  • 19 is a sectional view showing a semiconductor substrate according to the fifth embodiment.
  • FIG. 20 is an enlarged view of the crystallinity control layer of FIG. 19.
  • Example 21 is a graph showing the crystallinity in Comparative Example, Example 4 and Example 5.
  • the top (bottom) or the bottom (bottom) is the two components are mutually It includes both direct contact or one or more other components disposed between and formed between the two components.
  • up (up) or down (down) may include the meaning of the down direction as well as the up direction based on one component.
  • FIG. 1 is a cross-sectional view showing a semiconductor substrate according to the first embodiment.
  • the semiconductor substrate according to the first embodiment includes a growth substrate 1, a seed layer 3, a buffer layer 20, a first nitride semiconductor layer 30, a stress control layer 40, and a second layer.
  • the nitride semiconductor layer 50 may be included.
  • At least one stress control layer 40 may be formed, but is not limited thereto.
  • the semiconductor substrate according to the first embodiment may serve as a base substrate for manufacturing an electronic device, that is, a solar cell, a photo detector, or a light emitting device, but is not limited thereto.
  • the seed layer 3, the buffer layer 20, the first nitride semiconductor layer 30, the stress control layer 40 and the second nitride semiconductor layer 50 are group II-VI and / or III-V. It may be formed of a group compound semiconductor material, but is not limited thereto.
  • the growth substrate 1 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, and Ge.
  • the growth substrate 1 may include Si, but is not limited thereto.
  • the seed layer 3 is an epitaxial layer formed on the growth substrate 1, that is, a buffer layer 20, a first nitride semiconductor layer 30, a stress control layer 40, and a second nitride semiconductor layer 50. It can serve as a seed (seed) for easily forming the.
  • the seed layer 3 may be Al x 1 Ga (1-x1) N, but is not limited thereto.
  • X1 may be 0.7 to 1, but is not limited thereto.
  • the seed layer 3 may be grown at high temperatures, such as 1050 ° C. to 1100 ° C., but is not limited thereto. That is, the seed layer 3 may be grown at low temperature, for example 900 ° C. When the seed layer 3 is grown at a low temperature, the film quality of the seed layer 3 is close to amorphous, so that the crystal structure of the growth substrate 1 is less affected. Therefore, less crystal defects due to lattice mismatch between the growth substrate 1 and the seed layer 3 may occur.
  • Dislocations due to lattice constants or stresses due to lattice constants and thermal expansion coefficients may be generated between the growth substrate 1 and the epi layer. Such stress may contribute to cracking in the second nitride semiconductor layer 50 directly or indirectly.
  • the buffer layer 20 may be grown between the seed layer 3 and the second nitride semiconductor layer 50.
  • the buffer layer 20 can alleviate the lattice constant difference between the growth substrate 1 and the second nitride semiconductor layer 50 to suppress the potential generated in the second nitride semiconductor layer 50.
  • the buffer layer 20 may be grown at, for example, 1050 ° C to 1100 ° C, but is not limited thereto. Preferably, the buffer layer 20 may be grown to 1070 ° C., but is not limited thereto.
  • the first nitride semiconductor layer 30 may be grown on the buffer layer 20.
  • the first nitride semiconductor layer 30 may be GaN, but is not limited thereto.
  • the first nitride semiconductor layer 30 reduces the tensile stress that may be generated in the seed layer 3 due to the difference in lattice constant and thermal expansion coefficient with the growth substrate 1. compressive strain), but the present invention is not limited thereto.
  • the semiconductor substrate according to the first embodiment is subjected to tensile stress. Therefore, when the epitaxial layer is grown on the growth substrate 1, the shrinkage stress must be increased in advance, so that the shrinkage stress cancels the tensile stress generated in the cooling process to room temperature and ultimately maintains the equilibrium state of the stress. Therefore, not only cracks are generated in the second nitride semiconductor layer 50, but the growth substrate 1 is not broken.
  • the first nitride semiconductor layer 30 may be an undoped semiconductor layer containing no dopant, but is not limited thereto. That is, the first nitride semiconductor layer 30 may be a second nitride semiconductor layer 50 including a dopant.
  • the stress control layer 40 may be grown on the first nitride semiconductor layer 30, but is not limited thereto.
  • the stress control layer 40 may serve to further increase the shrinkage stress caused by the first nitride semiconductor layer 30 to maintain the equilibrium state of the stress upon cooling to room temperature later. have.
  • the stress control layer 40 may be grown at low temperature, for example, 850 ° C to 950 ° C, but is not limited thereto. That is, the stress control layer 40 may be grown at high temperature, for example, 1050 ° C to 1100 ° C.
  • the stress control layer 40 may be AlN, but is not limited thereto.
  • the shrinkage stress may be greater.
  • the stress control layer 40 may have a multilayer structure of AlGaN / AlN / AlGaN, but is not limited thereto.
  • the Al concentration of the AlN layer is greater than the Al concentration of the AlGaN layer, and the Al content of AlGaN may be changed linearly or stepwise, but not limited thereto.
  • the stress control layer 40 may have a multilayer structure in which one cycle including AlGaN / AlN / AlGaN is repeated, but is not limited thereto.
  • the stress control layer 40 may have a multilayer structure in which AlGaN and AlN are alternately formed, but are not limited thereto.
  • the second nitride semiconductor layer 50 is grown on the stress control layer 40 and may include an n-type dopant, but is not limited thereto.
  • the second nitride semiconductor layer 50 may include a p-type dopant.
  • Si, Ge, Sn, etc. may be used as the n-type dopant, but the present invention is not limited thereto.
  • Mg, Zn, Ca, Sr, Ba, etc. may be used as the p-type dopant, but the present invention is not limited thereto.
  • the second nitride semiconductor layer 50 may be an undoped or non-conductive semiconductor layer containing no dopant.
  • a plurality of conductive semiconductor layers or a plurality of non-conductive semiconductor layers may be formed on the second nitride semiconductor layer 50, but embodiments are not limited thereto.
  • the second nitride semiconductor layer 50 may play a substantial function for implementing a solar cell, a photo detector, or a light emitting device.
  • another conductive semiconductor layer may be grown on the second nitride semiconductor layer 50 so that a function of a photo detector or a solar cell may be implemented, but is not limited thereto.
  • an active layer is grown on the second nitride semiconductor layer 50, and another conductive semiconductor layer is grown on the active layer, so that the function of the light emitting device may be implemented, but is not limited thereto.
  • the second nitride semiconductor layer 50 and the another conductive semiconductor layer may include dopants of opposite types to each other.
  • the second nitride semiconductor layer 50 includes an n-type dopant
  • the another conductive semiconductor layer may include a p-type dopant, but is not limited thereto.
  • the second nitride semiconductor layer 50 having no thickness and no crack can be grown by increasing shrinkage stress as much as possible.
  • the buffer layer 20 may include a plurality of step regions 5, 7, 9, 11, 13, 15, and 17 having different Al contents.
  • the buffer layer 20 may include first to seventh step regions 5, 7, 9, 11, 13, 15, and 17, but is not limited thereto.
  • the lowermost region of the buffer layer 20 in contact with the top surface of the seed layer 3 is the first step region 5 and the uppermost region of the buffer layer 20 in contact with the back surface of the first nitride semiconductor layer 30. This may be the seventh step area 17.
  • the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 may include the same nitride semiconductor material.
  • the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 may include Al x Ga (1-x) N.
  • x may be different from each other in the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17.
  • the first step region 5 includes Al x 2 Ga (1-x2) N
  • the second step region 7 includes Al x 3 Ga (1-x3) N
  • the third step The region 9 may include Al x4 Ga (1-x4) N
  • the fourth step region 11 may include Al x5 Ga (1-x5) N
  • the fifth step region 13 may include Al x6 Ga (1-x6) N
  • the sixth step region 15 may include Al x7 Ga (1-x7) N
  • Region 17 may include Al x 8 Ga (1-x9) N.
  • x2 of the first step region 5 may be 0.3 to 0.6 smaller than x1 of the seed layer 3, the present inventive concept is not limited thereto.
  • x1 is 1, that is, when the seed layer 3 includes AlN
  • x2 of the first step region 5 may be 0.4 to 0.7.
  • the difference in Al content between the seed layer and the first step region is 0.1.
  • the difference in Al content (x2-x1) between the seed layer 3 and the first step region 5 is 0.3.
  • the Al content difference (x2-x1) between the seed layer 3 and the first step region 5 is 0.5.
  • Comparative Example 1 shows a shrinkage stress of 78.3.
  • the shrinkage stress is 92.8
  • the shrinkage stress is 97.5.
  • the Al content difference between the seed layer 3 and the first step region 5 has a maximum shrinkage stress at 0.3 to 0.6.
  • x3 of the second step area 7 may be 0.2 to 0.4 smaller than x2 of the first step area 5, but is not limited thereto.
  • the Al content difference (x3-x2) between the first step region 5 and the second step region 7 can increase the shrinkage stress at 0.2 to 0.4.
  • the Al content of the third to seventh step regions 9, 11, 13, 15, and 17 may be reduced linearly or nonlinearly, but is not limited thereto.
  • the Al contents of the third to seventh step regions 9, 11, 13, 15, and 17 are 0.5, 0.4, 0.3, 0.3, and 0.1, respectively, and the Al content differences ( ⁇ V3, ⁇ V4, ⁇ V5, ⁇ V6, ⁇ V7) may be uniform to 0.1.
  • the Al content of the third to seventh step regions 9, 11, 13, 15, and 17 is 0.5, 0.3, 0.2, 0.1, and 0.05, respectively, and the Al content difference ( ⁇ V3, ⁇ V4 on adjacent step regions). , ⁇ V5, ⁇ V6, ⁇ V7) may not be constant.
  • the Al content difference ⁇ V4 between the third and fourth step regions 9 and 11 is 0.2, whereas the Al content difference ⁇ V5 between the fourth and fifth step regions 11 and 13 may be 0.1. .
  • the semiconductor substrate according to the first embodiment includes a buffer layer 20 including a plurality of step regions 5, 7, 9, 11, 13, 15, and 17 having different Al contents, and the seed layer 3.
  • the Al content of the step region 5 in the lowermost region of the buffer layer 20 which is in contact with the buffer layer 20 is at least 30% smaller than the Al content of the seed layer 3, thereby maximizing the shrinkage stress, thereby increasing the crack-free and thick second nitride semiconductor layer. 50 can be grown.
  • the number of step regions 5, 7, 9, 11, 13, 15, and 17 included in the buffer layer 20 may be 5 to 10, but is not limited thereto.
  • Comparative Example 3 is a case where the number of step regions is three
  • Comparative Example 4 is a case where the number of step regions is five
  • Example 4 is a step region (5, 7, 9, 11, 13, 15). , 17) is seven.
  • FIG. 6A illustrates the state of the semiconductor substrate in Comparative Example 3 of FIG. 5, that is, the state of the conductive semiconductor layer
  • FIG. 6B illustrates the surface state of the conductive semiconductor layer in Comparative Example 4 of FIG. 5.
  • 6C shows the state of the conductive semiconductor layer in Example 4 of FIG.
  • the shrinkage stress increases, and due to the increase in the shrinkage stress, the second nitride semiconductor layer 50 of the semiconductor substrate 50 is increased. It is confirmed that cracks are not reduced or occur in the process.
  • the thicknesses of the step regions 5, 7, 9, 11, 13, 15, and 17 included in the buffer layer 20 may be different from each other or the same, but the thickness is not limited thereto.
  • Each thickness of the step regions 5, 7, 9, 11, 13, 15, and 17 included in the buffer layer 20 may be 100 nm to 150 nm, but is not limited thereto.
  • each thickness of the step regions 5, 7, 9, 11, 13, 15, and 17 included in the buffer layer 20 may be 130 nm, but is not limited thereto.
  • Comparative Example 5 is a case where the thickness of each step region is 91 nm
  • Comparative Example 6 is a case where the thickness of each step region is 149.5 nm.
  • the thickness of each step area 5 7, 9, 11, 13, 15, 17 is 130 nm.
  • FIG. 8A shows the state of the conductive semiconductor layer in Comparative Example 5 of FIG. 7, and FIG. 8B shows the state of the conductive semiconductor layer in Example 5.
  • FIG. 8A shows the state of the conductive semiconductor layer in Comparative Example 5 of FIG. 7, and FIG. 8B shows the state of the conductive semiconductor layer in Example 5.
  • FIG. 8B shows the state of the conductive semiconductor layer in Example 5.
  • Example 5 Comparative Example 6
  • each step region 5, 7, 9, 11, 13, 15, and 17 of the buffer layer 20 may be 100 nm to 150 nm.
  • FIG. 9 is a sectional view showing a semiconductor substrate according to the second embodiment.
  • the second embodiment is substantially the same as the first embodiment except for a buffer layer 20 comprising a plurality of step regions 5, 7, 9, 11, 13, 15, 17 and one release region 62. Similar. Therefore, in the second embodiment, the same reference numerals are assigned to components having the same shape and function as the first embodiment, and detailed description thereof will be omitted.
  • the semiconductor substrate according to the second embodiment may include a growth substrate 1, a seed layer 3, a buffer layer 20, a first nitride semiconductor layer 30, a stress control layer 40, and a second layer.
  • the nitride semiconductor layer 50 may be included.
  • the buffer layer 20 may include first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 and a release region 62.
  • the release region 62 is between the first and second step regions 5 and 7, between the second and third step regions 7 and 9, and the third and fourth step regions 9 and 11. Between one of the fourth and fifth step regions 11 and 13, between the fifth and sixth step regions 13 and 15 and between the sixth and seventh step regions 15 and 17.
  • the present invention is not limited thereto.
  • the release region 62 is disposed between the sixth and seventh step regions 15 and 17, but the second embodiment is not limited thereto.
  • the release region 62 may include a nitride semiconductor material different from the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17.
  • the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 may include Al x Ga (1-x) N.
  • x may be different from each other in the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17.
  • the Al content (x2) of the first step region 5 may be 0.3 to 0.6 smaller than the Al content (x2) of the seed layer 3, but is not limited thereto.
  • the release region 62 may include Al x In y Ga (1-xy) N.
  • y may be 0 or greater than 0 and 1 or less than 1 (0 ⁇ y ⁇ 1), but is not limited thereto.
  • the release region 62 may be one of InN, InGaN, and GaN, but is not limited thereto.
  • the release region 62 may be a non-conductive semiconductor layer containing no dopant, but is not limited thereto.
  • the Al contents (x2 to x8) of the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 are different from each other.
  • the Al content (x) of the release region 62 may be zero.
  • FIG. 11 (a) and 11 (b) are SEM pictures of different equipment.
  • Figure 11 (a) shows whether or not dislocations
  • Figure 11 (b) shows the surface roughness.
  • the surface roughness is largely generated under the release region 62, but the surface roughness is very small above the release region 62, which is the surface of the seventh step region 17.
  • the top surface of each of the first and second nitrides 30 and 50 on the seventh step area 17 may be a plane. Accordingly, crystallinity of the first and second nitride semiconductor layers 30 and 50 may be improved.
  • the release region 62 is formed between one of the plurality of step regions 5, 7, 9, 11, 13, 15, and 17 of the buffer layer 20, thereby being formed on the release region 62.
  • the surface of the seventh step region 17 may have a substantially flat surface shape. That is, surface roughness generated by the release region 62 due to the first to sixth step regions 5, 7, 9, 11, 13, and 15 formed below the release region 62. By mitigating, the surface of the seventh step region 17 formed on the release region 62 may be substantially planar.
  • the second embodiment forms a release region 62 by forming a release region 62 between any one of the plurality of step regions 5, 7, 9, 11, 13, 15, and 17 of the buffer layer 20.
  • the upper surface of the semiconductor layer above (62) can be made flat to improve crystallinity.
  • the release region 62 blocks dislocations traveling from the seed layer 3 through the first to sixth step regions 5, 7, 9, 11, 13, and 15, As a result, crystallinity may be improved by minimizing the generation of dislocations in the nitride semiconductor layers 30 and 50 formed on the release region 62.
  • the release region 62 is disposed between the sixth and seventh step regions 15 and 17, for example, so that the release region 62 and the step region 5, 7, 9, 11, 13, 15 , 17), the stress is controlled, so that the crack does not occur in the second nitride semiconductor layer 50 and the growth substrate 1 is not broken.
  • FIG. 12 is a sectional view showing a semiconductor substrate according to the third embodiment.
  • the third embodiment is a modification of the second embodiment, in which the plurality of release regions 62a, 62b, 62c, 62d, 62e, 62f have the first to seventh step regions 5, 7, 9, 11, 13, 15, 17) is arranged between.
  • the following description is briefly described above, and details not described below will be readily understood from the first and second embodiments.
  • the semiconductor substrate according to the third exemplary embodiment may include a growth substrate 1, a seed layer 3, a buffer layer 20, a first nitride semiconductor layer 30, a stress control layer 40, and a second layer.
  • the nitride semiconductor layer 50 may be included.
  • the buffer layer 20 may include first to seventh step regions 5, 7, 9, 11, 13, 15, and 17, and the first to seventh step regions 5, 7, 9, 11, 13, 15, 17) may include first to sixth release regions 62a, 62b, 62c, 62d, 62e, and 62f.
  • the first release region 62a is formed between the first and second step regions 5 and 7, and the second release region 62b is the second and third step regions 7 and 9. It may be formed between).
  • the third release region 62c is formed between the third and fourth step regions 9 and 11, and the fourth release region 62d is between the fourth and fifth step regions 11 and 13. Can be formed on.
  • the fifth release region 62e is formed between the fifth and sixth step regions 13 and 15, and the sixth release region 62f is between the sixth and seventh step regions 15 and 17. Can be formed on.
  • the release regions 62a, 62b, 62c, 62d, 62e, and 62f may not be formed in all of the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17. .
  • no release region 62a is formed between the first and second step regions 5 and 7, and all between the second to seventh step regions 7, 9, 11, 13, 15, and 17.
  • the release regions 62b, 62c, 62d, 62e, and 62e may be formed but are not limited thereto.
  • the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 may include Al x Ga (1-x) N.
  • x may be different from each other in the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17.
  • the first to sixth release regions 62a, 62b, 62c, 62d, 62e and 62f may include Al x In y Ga (1-xy) N.
  • y may be 0 or greater than 0 and 1 or less than 1 (0 ⁇ y ⁇ 1), but is not limited thereto.
  • the In contents (y) of the first to sixth release regions 62a, 62b, 62c, 62d, 62e, and 62f may be the same or different from each other, but are not limited thereto.
  • the Al content (x2 to x8) of the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 is reduced, and the first to sixth releases are reduced.
  • the Al content (x) of the regions 62a, 62b, 62c, 62d, 62e, 62f may be zero.
  • the first to seventh layers include nitride semiconductor materials different from the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 between the first to seventh steps.
  • nitride semiconductor materials different from the first to seventh step regions 5, 7, 9, 11, 13, 15, and 17 between the first to seventh steps.
  • FIG. 14 is a sectional view showing a semiconductor substrate according to the fourth embodiment.
  • the fourth embodiment is substantially similar to the first embodiment except for the mask layer 70 formed between the buffer layer 20 and the first nitride semiconductor layer 30. Therefore, in the second embodiment, the same reference numerals are assigned to components having the same shape and function as the first embodiment, and detailed description thereof will be omitted.
  • the mask layer 70 may be equally applied to the second and third embodiments.
  • the semiconductor substrate according to the fourth exemplary embodiment may include a growth substrate 1, a seed layer 3, a buffer layer 20, a mask layer 70, a first nitride semiconductor layer 30, and a stress control layer. 40 and the second nitride semiconductor layer 50 may be included.
  • the mask layer 70 may be formed on the buffer layer 20, specifically, the seventh step region 17.
  • the mask layer 70 may be in contact with the top surface of the seventh step region 17.
  • the mask layer 70 may be formed by being inserted into the first nitride semiconductor layer 30.
  • the mask layer 70 may be silicon nitride (SiNx) or boron nitride (BN), but is not limited thereto.
  • a Si 2 H 6 gas and NH 3 gas may be mixed and sprayed on the buffer layer 20 to form a mask layer 70 including silicon nitride (SiNx) on the buffer layer 20.
  • SiNx silicon nitride
  • the mask layer 70 may include a plurality of mask patterns 71.
  • the mask pattern 71 may have various shapes, such as a triangle, a rectangle, a polygon, and the like, when viewed in the lateral direction, but is not limited thereto.
  • the mask pattern 71 may have various shapes such as a triangle, a square, a hexagon, a circle, an ellipse, and the like, when viewed from the upper direction, but is not limited thereto.
  • the mask pattern 71 may be formed at random, but is not limited thereto.
  • the mask pattern 71 may have protrusions protruding upward from an upper surface of the buffer layer 20, specifically, the seventh step area 17.
  • the potential generated in the buffer layer 20 is blocked by the plurality of mask patterns 71 formed as described above, the potential blocked by the mask pattern 71 no longer proceeds to the first nitride semiconductor layer 30. Will not. Therefore, the number of dislocations of the first nitride semiconductor layer 30 can be drastically reduced to lower the defect density.
  • the seventh step region 17 of the buffer layer 20 may be exposed between the mast patterns 71.
  • the first nitride semiconductor layer 30 may be formed on the mask layer 70.
  • the first nitride semiconductor layer 30 may be formed on the seventh step region 17 of the buffer layer 20 and the mask pattern 71 of the mask layer 70.
  • the first nitride semiconductor layer 30 partially contacts the upper surface of the seventh step region 17 of the buffer layer 20, and contacts the upper surface or the inclined surface of the mask pattern 71 of the mask layer 70.
  • this is not limitative.
  • the first nitride semiconductor layer 30 may be grown in three dimensions in a horizontal direction and a vertical direction from an inclined surface or a side surface of the mask pattern 71.
  • the first nitride semiconductor layer 30 grown in the vertical and horizontal directions from the adjacent mask pattern 71 may be merged and then grown in two dimensions in the horizontal direction.
  • the mask pattern 71 may be grown in a horizontal direction.
  • the potential that is not blocked by the mask pattern 71 and proceeds between the mask patterns 71 is increased in the buffer layer ( 20 may proceed in a horizontal direction rather than a vertical direction perpendicular to the upper surface of the seventh step area 17.
  • the first nitride semiconductor layer 30 is grown in two dimensions. It may proceed in the horizontal direction.
  • the second nitride semiconductor layer 50 may have an excellent film quality and grow at least 3.2 ⁇ m or more in a state where there is almost no defect.
  • FIG. 17 is a diagram illustrating crystallinity of the semiconductor substrate of FIG. 14.
  • FIG. 17A is a diagram showing the crystallinity of the entire region of the semiconductor substrate
  • FIG. 17B is a diagram showing the histogram of the crystallinity of the entire region of the semiconductor substrate.
  • the potential of the buffer layer 20 is primarily blocked by the mask pattern 71 of the mask layer 70, and the potential propagated in the vertical direction between the mask patterns 71 is induced in the horizontal direction. So that it no longer proceeds vertically.
  • dislocations are hardly generated in the upper region of the first nitride semiconductor or the second nitride semiconductor layer 50 formed on the first nitride semiconductor layer 30, thereby preventing a decrease in crystallinity caused by the dislocation. have.
  • 19 is a sectional view showing a semiconductor substrate according to the fifth embodiment.
  • the fifth embodiment is substantially the same as in the first embodiment except for the crystalline control layer 80 comprising a plurality of mask layers 70a, 70b, 70c and a plurality of nitride semiconductor layers 72a, 72b, 72c. Similar to Therefore, in the second embodiment, the same reference numerals are assigned to components having the same shape and function as the first embodiment, and detailed description thereof will be omitted. The contents omitted from the following description will be easily understood from the first embodiment or the fourth embodiment.
  • the mask layers 70a, 70b, 70c can be equally applied to the second and third embodiments.
  • the semiconductor substrate according to the fifth embodiment may include a growth substrate 1, a seed layer 3, a buffer layer 20, a crystalline control layer 80, a first nitride semiconductor layer 30, and a stress.
  • the control layer 40 and the second nitride semiconductor layer 50 may be included.
  • the crystalline control layer 80 may include a plurality of mask layers 70a, 70b, and 70c and a plurality of nitride semiconductor layers 72a, 72b, and 72c.
  • the mask layers 70a, 70b and 70c and the nitride semiconductor layers 72a, 72b and 72c may be alternately stacked.
  • a first mask layer 70a is formed on the buffer layer 20, specifically, the seventh step region 17, and a first nitride semiconductor layer 72a is formed on the first mask layer 70a.
  • the second mask layer 70b may be formed on the first nitride semiconductor layer 72a, and the second nitride semiconductor layer 72b may be formed on the second mask layer 70b.
  • a third mask layer 70c may be formed on the second nitride semiconductor layer 72b, and a third nitride semiconductor layer 72c may be formed on the third mask layer 70c.
  • the first to third nitride semiconductor layers 72a, 72b, and 72c may be Al x Ga (1-x) N (0 ⁇ x ⁇ 1), but embodiments are not limited thereto.
  • each of the first to third mask layers 70a, 70b, and 70c may include a plurality of mask patterns 71.
  • the first nitride semiconductor layer 72a may be in contact with the top surface or the inclined surface of the mask pattern 71 of the first mask layer 70a, the first nitride semiconductor layer 72a may be in contact with the top surface of the seventh step region 17 of the buffer layer 20. This is not limitative.
  • the second nitride semiconductor layer 72b may be in contact with the top surface or the inclined surface of the mask pattern 71 of the second mask layer 70b, but may be in contact with the top surface of the first nitride semiconductor layer 72a. Do not.
  • the third nitride semiconductor layer 72c may be in contact with the top surface or the inclined surface of the mask pattern 71 of the third mask layer 70c, but may be in contact with the top surface of the second nitride semiconductor layer 72b, but is not limited thereto. Do not.
  • the thicknesses of the first to third nitride semiconductor layers 72a, 72b, and 72c may be grown to about 30 nm, but the thickness is not limited thereto.
  • the mask layer 70a and the nitride semiconductor layer 72a are paired, they are formed in approximately 10 pairs, and the maximum thickness of the 10 pairs may be approximately 300 nm, but is not limited thereto.
  • the crystallinity control layer 80 of the fifth embodiment may be formed in at least two pairs. Therefore, when the mask layer 70a and the nitride semiconductor layer 72a are paired, the crystallization control layer 80 may be composed of two to ten pairs.
  • each of the first to third nitride semiconductor layers 72a, 72b, and 72c may be greater than the thickness of each of the first to third mask layers 70a, 70b, and 70c. Therefore, each of the first to third nitride semiconductor layers 72a, 72b, and 72c may be formed to cover the mask pattern 71 of the first to third mask layers 70a, 70b, and 70c, but It does not limit about.
  • each of the first and second nitride semiconductor layers 72a and 72b may be set smaller than the thickness of the first and second mask layers 70a and 70b.
  • the mask pattern 71 of each of the first and second mask layers 70a and 70b may protrude upward from an upper surface of each of the first and second nitride semiconductor layers 72a and 72b. Therefore, not only the protruding mask pattern 71 of the second mask layer 70b but also the mask pattern 71 of the third mask layer 70c may be formed on the second nitride semiconductor layer 72b. have.
  • the thickness of the third nitride semiconductor layer 72c is set to be larger than the thickness of the third mask layer 70c, so that the third nitride semiconductor layer 72c is the protruding mask of the second mask layer 70b. It may be formed to cover the upper portion of the pattern 71 and the upper portion of the mask pattern 71 of the third mask layer 70c.
  • each of the first to third nitride semiconductor layers 72a, 72b, and 72c may be smaller than the thickness of the first to third mask layers 70a, 70b, and 70c.
  • the first to third nitride semiconductor layers 72a, 72b and 72c may be grown using the mask patterns 71 of the first to third mask layers 70a, 70b and 70c as seeds.
  • the first to third nitride semiconductor layers 72a, 72b, and 72c may be grown in three dimensions and then in two dimensions.
  • the comparative example has a crystallinity of approximately 500 arcsec
  • Example 6 has a crystallinity of approximately 450 arcsec
  • Example 7 has a crystallinity of approximately 380 arcsec.
  • the comparative example is a case where no mask layer is formed
  • the sixth embodiment is a case where one mask layer 70 is formed
  • the seventh embodiment is a case where a plurality of mask layers 70a, 70b, 70c are formed.
  • Example 6 is more excellent in crystallinity than Comparative Example, and Example 6 is more excellent in crystallinity than Example 7.
  • a plurality of mask layers 70a, 70b, and 70c are formed, so that dislocations generated in the buffer layer 20 are transferred to the first and second nitride semiconductor layers 30 and 50 on the buffer layer 20. It can increase the probability of blocking progression to).
  • the fifth embodiment is formed by the first to third nitride semiconductor layers 72a, 72b and 72c formed three-dimensionally and two-dimensionally on the first to third mask layers 70a, 70b and 70c.
  • the fifth embodiment forms a plurality of mask layers 70a, 70b, 70c and a plurality of nitride semiconductor layers 72a, 72b, 72c to increase the shrinkage stress, thereby cooling the post-process.
  • the growth substrate 1 has a diameter of 100 mm or more and a thickness of 650 ⁇ m, a thickness of the buffer layer 20 is approximately 1 ⁇ m, and a thickness of the first nitride semiconductor layer 30 is 1.0.
  • the second nitride semiconductor layer 50 may be 2.0 ⁇ m or larger, but the present invention is not limited thereto.
  • the embodiment can be a semiconductor substrate formed by forming a nitride semiconductor layer having a good crystallinity thickly, and thus it is possible to manufacture an electronic device such as a solar cell, a photo detector, or a light emitting device by using the semiconductor substrate. It can be widely used in the electronic device of the.

Abstract

반도체 기판은 기판 상에 배치된 시드층과, 시드층 상에 배치된 버퍼층과, 버퍼층 상에 배치된 다수의 질화물 반도체층과, 다수의 질화물 반도체층 사이에 적어도 하나의 응력 제어층을 포함한다. 버퍼층은 다수의 스텝 영역과 하나 또는 둘 이상의 이형 영역을 포함한다. 다수의 스텝 영역은 서로 동일한 질화물 반도체 물질을 포함한다. 이형 영역은 스텝 영역과 상이한 질화물 반도체 물질을 포함한다.

Description

반도체 기판
실시예는 반도체 기판에 관한 것이다.
화합물 반도체 재질을 이용한 다양한 전자 소자가 개발되고 있다.
전자 소자로는 태양 전지, 광 검출기 또는 발광 소자가 사용될 수 있다.
이러한 전자 소자는 반도체 기판을 기반으로 제조될 수 있다. 반도체 기판은 성장 기판과 그 위에 성장되는 화합물 반도체층을 포함한다.
이러한 반도체 기판에서, 성장 기판과 화합물 반도체층 사이에 격자 상수, 열 팽창 계수 또는 응력(strain) 차이로 인해 다양한 결함이 발생될 수 있다.
종래의 반도체 기판은 성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해 전위(dislocation)이 발생되어 결정성이 악화되는 문제가 있다.
아울러, 성장 기판과 화합물 반도체층 간의 격자 상수 차이 및 열 팽창 계수 차이는 응력을 야기한다. 즉, 화합물 반도체들의 성장시의 수축형 응력(compressive strain)과 성장 후 상온으로의 냉각시의 인장형 응력(tensile strain)의 균형이 맞지 않게 되어 결국 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.
이와 같이, 종래의 반도체 기판은 화합물 반도체층에 크랙이 발생되기 때문에, 전자 소자로서의 실질적인 기능을 하는 반도체층을 양질로 두껍게 성장시킬 수 없는 문제가 있다.
실시예는 전위를 제어하여 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 응력을 제어하여 전자 소자로서의 실질적인 기능을 하는 반도체층의 두께를 증대시킬 수 있는 반도체 기판을 제공한다.
실시예에 따르면, 반도체 기판은, 기판; 상기 기판 상에 배치된 시드층; 상기 시드층 상에 배치된 버퍼층; 및 상기 버퍼층 상에 배치된 다수의 질화물 반도체층을 포함하고, 상기 다수의 질화물 반도체층 사이에 적어도 하나의 응력 제어층을 포함한다.
실시예에 따르면, 반도체 기판은, 기판; 상기 기판 상에 배치된 시드층; 상기 시드층 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 결정성 제어층; 상기 결정성 제어층 상에 배치된 다수의 질화물 반도체층 및 상기 다수의 질화물 반도체층 사이에 적어도 하나의 응력 제어층을 포함하고, 상기 결정성 제어층은 하나 또는 둘 이상의 마스크 층을 포함하고, 상기 버퍼층은 다수의 스텝 영역과 하나 또는 둘 이상의 이형 영역을 포함하고, 상기 다수의 스텝 영역은 상기 시드층과 인접하는 제1 스텝 영역 및 제2 스텝 영역을 포함하고, 상기 시드층과 상기 다수의 스텝 영역은 Al을 포함하며, 상기 시드층과 상기 제1 스텝 영역 사이의 Al 함량 차이는 30% 내지 60%이다.
실시예는 서로 상이한 Al 함량을 갖는 다수의 스텝 영역을 포함하는 버퍼층을 구비하고, 시드층과 접하는 버퍼층의 최하 영역의 스텝 영역의 Al 함량을 시드층의 Al 함량보다 적어도 30% 작도록 하여 주어, 수축형 응력을 극대화시켜 크랙 없고 두꺼운 도전형 반도체층을 성장시킬 수 있다.
실시예는 버퍼층의 다수의 스텝 영역 사이에 이형 영역을 형성시켜 줌으로써, 이형 영역 위의 반도체층의 상면을 평면으로 만들어 주어 결정성을 향상시켜 줄 수 있다.
실시예는 이형 영역이 버퍼층에서 발생되는 전위(dislocation)을 차단시켜 주고, 이로 인해 이형 영역 위에 형성되는 질화물 반도체층에 전위의 발생을 최소화시켜 주어 결정성이 향상될 수 있다.
실시예는 이형 영역이 버퍼층의 스텝 영역 사이에 배치됨으로써, 이형 영역과 스텝 영역에 의해 응력이 제어되므로, 버퍼층 위에 형성되는 질화물 반도체층에서 크랙이 발생하지 않을 뿐만 아니라 성장 기판 깨지지 않게 된다.
실시예는 버퍼층의 전위를 마스크 층의 마스크 패턴으로 1차적으로 차단하고, 마스크 패턴 사이로 수직 방향으로 진행된 전위를 수평 방향으로 유도하여 주어 더 이상 수직 방향으로 진행되지 않도록 하여 줄 수 있다. 이에 따라, 마스크 층 위에 형성되는 질화물 반도체에는 전위가 거의 발생되지 않게 되어, 전위에 의한 결정성 저하를 방지할 수 있다.
실시예는 다수의 마스크 층과 다수의 질화물 반도체층을 포함하는 결정성 제어층을 형성하여 줌으로써, 수축형 응력을 증가시켜 주어 후공정에 의한 냉각시에 발생되는 인장형 응력을 상쇄시켜 주어 결정성 제어층 위에 형성되는 질화물 반도체층에 크랙을 발생시키지 않을 뿐만 아니라 성장 기판도 깨지지 않게 하여 줄 수 있다.
도1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 도 1의 버퍼층의 Al 함량을 도시한 도면이다.
도 3은 시드층과 제1 스텝 영역 사이의 Al 함량 차이에 따른 응력 상태를 도시한 그래프이다.
도 4는 제2 스텝 영역과 제3 스텝 영역 사이의 Al 함량 차이에 따른 응력 상태를 도시한 그래프이다.
도 5는 스텝 영역 개수에 따른 응력 상태를 도시한 도면이다.
도 6a 내지 도 6c는 스텝 영역 개수에 따른 반도체 기판의 표면 상태를 도시한 도면이다.
도 7은 스텝 영역의 두께에 따른 응력 상태를 도시한 도면이다.
도 8a 및 도 8b는 스텝 영역의 두께에 따른 반도체 기판의 표면 상태를 도시한 도면이다.
도 9는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 10은 도 9의 버퍼층의 Al 함량을 도시한 단면도이다.
도 11은 도 9의 반도체 기판을 도시한 TEM 사진이다.
도 12는 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 13은 도 12의 버퍼층의 Al 함량을 도시한 단면도이다.
도 14는 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 15는 도 14의 마스크 층을 확대한 단면도이다.
도 16은 도 14의 반도체 기판을 도시한 사진이다.
도 17은 도 14의 반도체 기판의 결정성을 보여주는 도면이다.
도 18은 도 14의 반도체 기판의 결함 밀도를 보여주는 도면이다.
도 19는 제5 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 20은 도 19의 결정성 제어층을 확대한 도면이다.
도 21은 비교예, 실시예4 및 실시예 5에서의 결정성을 보여주는 그래프이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 기판은 성장 기판(1), 시드층(3), 버퍼층(20), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 포함할 수 있다.
상기 응력 제어층(40)은 적어도 하나 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 반도체 기판은 전자 소자, 즉 태양 전지, 광 검출기 또는 발광 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 시드층(3), 상기 버퍼층(20), 상기 제1 질화물 반도체층(30), 상기 응력 제어층(40) 및 제2 질화물 반도체층(50)은 II-VI족 및/또는III-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다. 바람직하게 상기 성장 기판(1)은 Si를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 시드층(3)은 상기 성장 기판(1) 상에 형성되는 에피층, 즉 버퍼층(20), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 용이하게 형성하여 주기 위한 시드(seed)로서의 역할을 할 수 있다.
상기 시드층(3)은 Alx1Ga(1-x1)N일 수 있지만, 이에 대해서는 한정하지 않는다. X1은 0.7 내지 1일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 시드층(3)은 고온, 예컨대 1050℃ 내지 1100℃에서 성장될 수 있지만, 이에 대해 한정하지 않는다. 즉, 시드층(3)은 저온, 예컨대 900℃에서 성장될 수도 있다. 상기 시드층(3)이 저온에서 성장되면 시드층(3)의 막질이 비정질에 근접하게 되어 상기 성장 기판(1)의 결정 구조에 영향을 덜 받게 된다. 따라서 상기 성장 기판(1)과 상기 시드층(3) 사이의 격자 부정합(lattice mismatch)에 의한 결정 결함이 덜 발생될 수 있다.
상기 성장 기판(1)과 상기 에피층 사이에는 격자 상수로 인한 전위(dislocation) 또는 격자 상수와 열 팽창 계수로 인한 응력이 발생될 수 있다. 이러한 응력은 직간접적으로 제2 질화물 반도체층(50)에 크랙이 발생되는데 기여할 수 있다.
이러한 결함을 완화시켜 주기 위해, 예컨대 시드층(3)과 제2 질화물 반도체층(50) 사이에 버퍼층(20)이 성장될 수 있다
상기 버퍼층(20)에 의해 상기 성장 기판(1)과 상기 제2 질화물 반도체층(50) 사이의 격자 상수 차이를 완화시켜 주어 제2 질화물 반도체층(50)에 발생되는 전위를 억제할 수 있다.
상기 버퍼층(20)은 예컨대 1050℃ 내지 1100℃에서 성장될 수 있지만, 이에 대해 한정하지 않는다. 바람직하게, 상기 버퍼층(20)은 1070℃로 성장될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(30)은 상기 버퍼층(20) 상에 성장될 수 있다. 상기 제1 질화물 반도체층(30)은 GaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(30)은 상기 성장 기판(1)과의 격자 상수 및 열 팽창 계수 차이로 인해 상기 시드층(3)에서 발생될 수 있는 인장형 응력(tensile strain)을 수축형 응력(compressive strain)으로 변경시키는 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(50)이 성장된 이후, 상온으로의 냉각 공정이 수행된다. 이러한 냉각 공정에 의해 제1 실시예에 따른 반도체 기판은 인장형 응력을 받게 된다. 따라서, 상기 성장 기판(1) 상에 에피층을 성장할 때 미리 수축형 응력을 증가시켜 놓아야, 수축형 응력이 상온으로의 냉각 공정에서 발생되는 인장형 응력을 상쇄시켜 궁극적으로 응력의 평형 상태를 유지하여 상기 제2 질화물 반도체층(50)에서 크랙이 발생하지 않을 뿐만 아니라 상기 성장 기판(1)이 깨지지 않게 된다.
상기 제1 질화물 반도체층(30)은 도펀트를 포함하지 않는 언도프트(undoped) 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 제1 질화물 반도체층(30)은 도펀트를 포함하는 제2 질화물 반도체층(50)일 수도 있다.
상기 응력 제어층(40)은 상기 제1 질화물 반도체층(30) 상에 성장될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 응력 제어층(40)은 나중에 상온으로의 냉각시 응력의 평형 상태를 유지시켜 주기 위해 상기 제1 질화물 반도체층(30) 상에 의해 야기된 수축형 응력을 더욱 더 증가시켜 주는 역할을 할 수 있다.
상기 응력 제어층(40)은 저온, 예컨대 850℃ 내지 950 ℃로 성장될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 응력 제어층(40)은 고온, 예컨대 1050℃ 내지 1100℃에서 성장될 수 있다.
상기 응력 제어층(40)은 AlN일 수 있지만, 이에 대해서는 한정하지 않는다.
AlN을 포함하는 응력 제어층(40)의 격자 상수는 GaN을 포함하는 제1 질화물 반도체층(30)의 격자 상수보다 더 작으므로, 수축형 응력이 더 커질 수 있다.
상기 응력 제어층(40)은 AlGaN/AlN/AlGaN의 다층 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, AlN층의 Al 농도는 AlGaN층의 Al 농도보다 크며, AlGaN의 Al 함량은 선형적으로 또는 계단식으로 변화될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 응력 제어층(40)은 AlGaN/AlN/AlGaN을 포함하는 한 주기가 반복된 다층 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 응력 제어층(40)은 AlGaN과 AlN가 서로 교대로 형성된 다층 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(50)은 상기 응력 제어층(40) 상에 성장되고, n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
즉, 상기 제2 질화물 반도체층(50)은 p형 도펀트를 포함할 수도 있다. 상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트로는 Mg, Zn, Ca, Sr, Ba 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(50)은 도펀트를 포함하지 않는 비 도전형(undoped 또는 non-conductive) 반도체층일 수 있다. 이러한 경우, 전자 소자의 기능을 갖도록 하기 위해, 상기 제2 질화물 반도체층(50) 상에 다수의 도전형 반도체층이나 다수의 비 도전형 반도체층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(50)이 태양 전지, 광 검출기 또는 발광 소자를 구현하기 위한 실질적인 기능을 담당할 수 있다.
예컨대, 상기 제2 질화물 반도체층(50) 상에 또 다른 도전형 반도체층이 성장되어, 광 검출기나 태양 전지의 기능이 구현될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제2 질화물 반도체층(50) 상에 활성층이 성장되고, 상기 활성층 상에 또 다른 도전형 반도체층이 성장되어, 발광 소자의 기능이 구현될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(50)과 상기 또 다른 도전형 반도체층은 서로 반대 타입의 도펀트를 포함할 수 있다. 예컨대, 상기 제2 질화물 반도체층(50)이 n형 도펀트를 포함하는 경우, 상기 또 다른 도전형 반도체층은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 반도체 기판에 따르면, 수축형 응력을 최대한 증가시켜 크랙이 없고 두께가 두꺼운 제2 질화물 반도체층(50)이 성장될 수 있다.
이를 위해, 상기 버퍼층(20)은 Al 함량이 서로 상이한 다수의 스텝 영역(5, 7, 9, 11, 13, 15, 17)을 포함할 수 있다.
예컨대, 도 1에 도시한 바와 같이, 상기 버퍼층(20)은 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 시드층(3)의 상면에 접하는 상기 버퍼층(20)의 최하 영역이 제1 스텝 영역(5)이고, 상기 제1 질화물 반도체층(30))의 배면에 접하는 상기 버퍼층(20)의 최상 영역이 제7 스텝 영역(17)일 수 있다.
상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)은 서로 동일한 질화물 반도체 물질을 포함할 수 있다. 예컨대, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)은 AlxGa(1-x)N을 포함할 수 있다. 이때, x는 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)에서 서로 상이할 수 있다.
따라서, 상기 제1 스텝 영역(5)은 Alx2Ga(1-x2)N을 포함하고, 상기 제2 스텝 영역(7)은 Alx3Ga(1-x3)N을 포함하고, 상기 제3 스텝 영역(9)은 Alx4Ga(1-x4)N을 포함하며, 상기 제4 스텝 영역(11)은 Alx5Ga(1-x5)N을 포함할 수 있다. 또한, 상기 제5 스텝 영역(13)은 Alx6Ga(1-x6)N을 포함하고, 상기 제6 스텝 영역(15)은 Alx7Ga(1-x7)N을 포함하며, 상기 제7 스텝 영역(17)은 Alx8Ga(1-x9)N을 포함할 수 있다.
상기 제1 스텝 영역(5)의 x2은 상기 시드층(3)의 x1보다 0.3 내지 0.6만큼 작을 수 있지만, 이에 대해서는 한정하지 않는다.
만일 x1이 1인 경우, 즉 상기 시드층(3)이 AlN을 포함하는 경우, 상기 제1 스텝 영역(5)의 x2는 0.4 내지 0.7일 수 있다.
이와 관련된 실험 데이터는 표 1과 같다.
표 1
시드층(x1) 제1 스텝 영역(x2) ΔV1 응력(Curvature)
비교예 1 1 0.9 0.1 -78.3
실시예 1 1 0.7 0.3 -92.8
실시예 2 1 0.5 0.5 -97.5
비교예 1에서는 시드층과 제1 스텝 영역 사이의 Al 함량 차이가 0.1이고, 실시예 1에서는 시드층(3)과 제1 스텝 영역(5) 사이의 Al 함량 차이(x2-x1)가 0.3이며, 실시예 2에서는 시드층(3)과 제1 스텝 영역(5) 사이의 Al 함량 차이(x2-x1)가 0.5이다.
표 1과 도 3를 참조하면, 비교예 1에서는 수축형 응력이 78.3을 보인다. 이에 반해, 실시예 1에서는 수축형 응력이 92.8이고, 실시예 2에서는 수축형 응력이 97.5을 보인다.
이로부터, 시드층(3)과 제1 스텝 영역(5) 사이의 Al 함량 차이는 0.3 내지 0.6에서 최대의 수축형 응력을 가짐을 확인할 수 있다.
아울러, 상기 제2스텝 영역(7)의 x3은 상기 제1스텝 영역(5)의 x2보다 0.2 내지 0.4만큼 작을 수 있지만, 이에 대해서는 한정하지 않는다.
이와 관련된 실험 데이터는 표 2와 같고 응력은 도 4에 도시되고 있다.
표 2
제1 스텝 영역(x2) 제2 스텝 영역(x3) ΔV2 응력(Curvature)
비교예 2 0.5 0.425 0.075 -64.0
실시예 3 0.7 0.425 0.275 -81.8
비교예 2에서는 제1 스텝 영역과 제2 스텝 영역 사이의 Al 함량 차이(x3-x2)가 0.075이고, 실시예 3에서는 제1 스텝 영역(5)과 제2 스텝 영역(7) 사이의 Al 함량 차이(x3-x2)가 0.275이다.
표 2 및 도 4를 참조하면, 비교예 2에서는 수축형 응력이 64인데 반해, 실시예 3에서는 수축형 응력이 81.8을 보인다.
이로부터, 제1 스텝 영역(5)과 제2 스텝 영역(7) 사이의 Al 함량 차이(x3-x2)는 0.2 내지 0.4에서 수축형 응력을 증대시킬 수 있음을 확인할 수 있다.
제3 내지 제7 스텝 영역(9, 11, 13, 15, 17)의 Al 함량은 선형적으로 또는 비선형적으로 작아질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제3 내지 제7 스텝 영역(9, 11, 13, 15, 17)의 Al 함량은 각각 0.5, 0.4, 0.3, 0.3 및 0.1로서, 인접하는 스텝 영역 사이의 Al 함량 차이(ΔV3, ΔV4, ΔV5, ΔV6, ΔV7)가 0.1로 균일할 수 있다.
예컨대, 제3 내지 제7 스텝 영역(9, 11, 13, 15, 17)의 Al 함량은 각각 0.5, 0.3, 0.2, 0. 1 및 0.05 로서, 인접하는 스텝 영역 상의 Al 함량 차이(ΔV3, ΔV4, ΔV5, ΔV6, ΔV7)가 일정하지 않을 수 있다. 제3 및 제4 스텝 영역(9, 11) 사이의 Al 함량 차이(ΔV4)는 0.2인데 반해, 제4 및 제5 스텝 영역(11, 13) 사이의 Al 함량 차이(ΔV5)는 0.1일 수 있다.
제1 실시예에 따른 반도체 기판은 서로 상이한 Al 함량을 갖는 다수의 스텝 영역(5, 7, 9, 11, 13, 15, 17)을 포함하는 버퍼층(20)을 구비하고, 시드층(3)과 접하는 버퍼층(20)의 최하 영역의 스텝 영역(5)의 Al 함량을 시드층(3)의 Al 함량보다 적어도 30% 작도록 하여 주어, 수축형 응력을 극대화시켜 크랙 없고 두꺼운 제2 질화물 반도체층(50)을 성장시킬 수 있다.
상기 버퍼층(20)에 포함된 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 개수는 5개 내지 10개일 수 있지만, 이에 대해서는 한정하지 않는다.
도 5에서, 비교예 3은 스텝 영역의 개수가 3개인 경우이고, 비교예 4는 스텝 영역의 개수가 5개인 경우이며, 실시예 4는 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 개수가 7개인 경우이다.
도 5에 도시한 바와 같이, 비교예 3보다는 비교에 4의 수축형 응력이 더 크고, 비교예 4보다는 실시예 4의 수축형 응력이 더 큼을 알 수 있다.
도 6a는 도 5의 비교예 3에서의 반도체 기판의 상태, 즉 도전형 반도체층의 상태를 도시한 것이고, 도 6b는 도 5의 비교예 4에서의 도전형 반도체층의 표면 상태를 도시한 것이며, 도 6c는 도 5의 실시예 4에서의 도전형 반도체층의 상태를 도시한 것이다.
도 6a에 도시한 바와 같이, 스텝 영역의 개수가 3개인 경우(비교예 3)에는 크랙이 심하였다.
도 6b에 도시한 바와 같이, 스텝 영역의 개수가 5개인 경우(비교예 4)에는 크랙이 줄어들었다.
도 6c에 도시한 바와 같이, 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 개수가 7개인 경우(실시예4)에는 크랙이 대분이 발생하지 않았다.
따라서, 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 개수가 증가할수록 수축형 응력이 증가되고, 이러한 수축형 응력의 증가로 인해 반도체 기판의 제2 질화물 반도체층(50)에 크랙이 줄어들거나 발생되지 않음을 확인하였다.
이로부터, 상기 버퍼층(20)의 스텝의 개수는 5개 내지 10개일 때, 크랙이 거의 없음을 확인하였다. 스텝 영역의 개수가 10개 이상인 경우, 크랙은 제거되는데 반해 버퍼층(20)의 두께가 증가되는 문제가 있다.
상기 버퍼층(20)에 포함된 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 각 두께는 서로 상이하거나 서로 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(20)에 포함된 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 각 두께는 100nm 내지 150nm일 수 있지만, 이에 대해서는 한정하지 않는다. 바람직하게 상기 버퍼층(20)에 포함된 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 각 두께는 130nm일 수 있지만, 이에 대해서는 한정하지 않는다.
도 7에서, 비교예 5는 각 스텝 영역의 두께가 91nm인 경우이고, 비교예 6는 각 스텝 영역의 두께가 149.5nm인 경우이다. 실시예 5는 각 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 두께가 130nm인 경우이다.
도 8a는 도 7의 비교예 5에서의 도전형 반도체층의 상태를 도시한 것이고, 도 8b는 실시예 5에서의 도전형 반도체층의 상태를 도시한 것이다.
실시예5보다 각 스텝 영역의 두께가 작으면(비교예 5), 도 8a에 도시한 바와 같이 도전형 반도체층에 크랙이 많이 발생하였다.
도 8b에 도시한 바와 같이, 실시예 5의 제2 질화물 반도체층(50)에서는 크랙이 거의 발생하지 않았다.
도시되지 않았지만, 실시예 5보다 각 스텝 영역의 두께가 커지면(비교예 6), 제1 실시예에 따른 반도체 기판의 성장 기판이 깨졌다. 이는 도 7의 비교예 6에서, 수축형 응력이 너무 커지는 바람에, 상온으로의 냉각 공정시 평형 상태(응력=0)가 되기 위해 수축형 응력이 인장형 응력을 점점 더 받다가 어느 순간, 즉 평형 상태가 되기 전에 성장 기판이 응력을 견디지 못하고 깨지게 됨을 알 수 있다.
따라서, 버퍼층(20)의 각 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 두께는 100nm 내지 150nm일 수 있다.
도 9는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
제 2 실시예는 다수의 스텝 영역(5, 7, 9, 11, 13, 15, 17)과 하나의 이형 영역(62)을 포함하는 버퍼층(20)을 제외하고는 제1 실시예와 실질적으로 유사하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면 번호를 부여하고 상세한 설명을 생략한다.
도 9을 참조하면, 제2 실시예에 따른 반도체 기판은 성장 기판(1), 시드층(3), 버퍼층(20), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 포함할 수 있다.
상기 버퍼층(20)은 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)과 이형 영역(62)을 포함할 수 있다. 상기 이형 영역(62)은 상기 제1 및 제2 스텝 영역(5, 7) 사이, 상기 제2 및 제3 스텝 영역(7, 9) 사이, 상기 제3 및 제4 스텝 영역(9, 11) 사이, 상기 제4 및 제5 스텝 영역(11, 13) 사이, 상기 제5 및 제6 스텝 영역(13, 15) 사이, 상기 제6 및 제7 스텝 영역(15, 17) 사이 중 하나에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 4에서는 상기 이형 영역(62)이 상기 제6 및 제7 스텝 영역(15, 17) 사이에 배치되고 있지만, 제2 실시예에는 이에 한정하지 않는다.
상기 이형 영역(62)은 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)과 상이한 질화물 반도체 물질을 포함할 수 있다.
예컨대, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)은 AlxGa(1-x)N을 포함할 수 있다. 이때, x는 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)에서 서로 상이할 수 있다.
상기 제1 스텝 영역(5)의 Al 함량(x2)은 상기 시드층(3)의 Al 함량(x2)보다 0.3 내지 0.6만큼 작을 수 있지만, 이에 대해서는 한정하지 않는다.
상기 이형 영역(62)은 AlxInyGa(1-x-y)N을 포함할 수 있다. 여기서, x는 0이고(x=0), y는 0이거나 0보다 크고 1이거나 1보다 작을 수 있지만(0≤y≤1), 이에 대해서는 한정하지 않는다.
예컨대, 상기 이형 영역(62)은 InN, InGaN 및 GaN 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 이형 영역(62)은 도펀트를 포함하지 않는 비 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
도 10에 도시한 바와 같이, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 Al 함량(x2 내지 x8)은 서로 상이하다. 이에 반해, 상기 이형 영역(62)의 Al 함량(x)은 0이 될 수 있다.
도 11(a)와 도 11(b)는 서로 상이한 장비의 SEM 사진이다. 도 11(a)는 전위 여부를 보여주고 있고, 도 11(b)는 표면 거칠기를 보여주고 있다.
도 11(a)에 도시한 바와 같이, 이형 영역(62) 아래에서는 상당히 많은 전위가 발생되지만, 이형 영역(62) 위에서는 전위가 거의 발생되지 않음을 알 수 있다.
도 11(b)에 도시한 바와 같이, 이형 영역(62) 아래에서는 표면 거칠기가 크게 발생하고 있지만, 이형 영역(62) 위에서는 표면 거칠기가 매우 작아지고, 이는 제7 스텝 영역(17)의 표면을 평면으로 만들어 주게 된다. 따라서, 상기 제7 스텝 영역(17) 위의 제1 및 제2 질화물(30, 50) 각각의 상면도 평면이 될 수 있다. 이에 따라, 상기 제1 및 제2 질화물 반도체층(30, 50)의 결정성이 향상될 수 있다.
상기 버퍼층(20)의 다수의 스텝 영역(5, 7, 9, 11, 13, 15, 17) 사이 중 하나의 사이에 이형 영역(62)을 형성하여 줌으로써, 상기 이형 영역(62) 위에 형성되는 제7 스텝 영역(17)의 표면이 거의 평면(flat surface) 형상을 가질 수 있다. 즉, 상기 이형 영역(62)이 상기 이형 영역(62)의 아래에 형성된 제1 내지 제6 스텝 영역(5, 7, 9, 11, 13, 15)에 기인하여 발생된 표면 거칠기(surface roughness)를 완화하여 줌으로써, 상기 이형 영역(62) 위에 형성된 제7 스텝 영역(17)의 표면은 실질적으로 평면이 될 수 있다.
통상적으로 어떤 층의 표면 거칠기가 크게 되면, 이러한 표면 거칠기로 인해 피트(pit)와 같은 결함이 발생되고 이러한 결함은 전자 소자의 전기적 및 광학적 특성을 저하시키는 요인이 되고 있다.
제2 실시예는 버퍼층(20)의 다수의 스텝 영역(5, 7, 9, 11, 13, 15, 17) 사이 중 어느 하나의 스텝 영역 사이에 이형 영역(62)을 형성시켜 줌으로써, 이형 영역(62) 위의 반도체층의 상면을 평면으로 만들어 주어 결정성을 향상시켜 줄 수 있다.
또한, 상기 이형 영역(62)이 상기 시드층(3)으로부터 상기 제1 내지 제6 스텝 영역(5, 7, 9, 11, 13, 15)을 통해 진행되는 전위(dislocation)을 차단시켜 주고, 이로 인해 상기 이형 영역(62) 위에 형성되는 질화물 반도체층(30, 50)에 전위의 발생을 최소화시켜 주어 결정성이 향상될 수 있다.
아울러, 상기 이형 영역(62)이 예컨대 상기 제6및 제7 스텝 영역(15, 17) 사이에 배치됨으로써, 상기 이형 영역(62)과 상기 스텝 영역(5, 7, 9, 11, 13, 15, 17)에 의해 응력이 제어되므로, 상기 제2 질화물 반도체층(50)에서 크랙이 발생하지 않을 뿐만 아니라 상기 성장 기판(1)이 깨지지 않게 된다.
도 12는 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
제3 실시예는 제2 실시예의 변형으로서, 다수의 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)이 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17) 사이에 배치되고 있다. 이하의 설명은 간략하게 상술되고, 이하에서 설명되지 않은 내용은 제1 및 제2 실시예로부터 용이하게 이해될 수 있을 것이다.
도 12를 참조하면, 제3 실시예에 따른 반도체 기판은 성장 기판(1), 시드층(3), 버퍼층(20), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 포함할 수 있다.
상기 버퍼층(20)은 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)과 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17) 사이에 형성된 제1 내지 제6 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)을 포함할 수 있다.
예컨대, 상기 제1 이형 영역(62a)은 상기 제1 및 제2 스텝 영역(5, 7) 사이에 형성되고, 상기 제2 이형 영역(62b)은 상기 제2 및 제3 스텝 영역(7, 9) 사이에 형성될 수 있다. 상기 제3 이형 영역(62c)은 상기 제3 및 제4 스텝 영역(9, 11) 사이에 형성되고, 상기 제4 이형 영역(62d)은 상기 제4 및 제5 스텝 영역(11, 13) 사이에 형성될 수 있다. 상기 제5 이형 영역(62e)은 상기 제5 및 제6 스텝 영역(13, 15) 사이에 형성되고, 상기 제6 이형 영역(62f)은 상기 제6 및 제7 스텝 영역(15, 17) 사이에 형성될 수 있다.
예컨대, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17) 사이의 모두에 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)이 형성되지 않을 수도 있다. 예컨대, 상기 제1 및 제2 스텝 영역(5, 7) 사이에 이형 영역(62a)이 형성되지 않고, 제2 내지 제7 스텝 영역(7, 9, 11, 13, 15, 17) 사이에는 모두 이형 영역(62b, 62c, 62d, 62e, 62e)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)은 AlxGa(1-x)N을 포함할 수 있다. 이때, x는 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)에서 서로 상이할 수 있다.
예컨대, 상기 제1 내지 제6 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)은 AlxInyGa(1-x-y)N을 포함할 수 있다. 여기서, x는 0이고(x=0), y는 0이거나 0보다 크고 1이거나 1보다 작을 수 있지만(0≤y≤1), 이에 대해서는 한정하지 않는다. 상기 제1 내지 제6 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)의 In 함량(y)은 서로 동일하거나 서로 상이할 수 있지만, 이에 대해서는 한정하지 않는다.
도 13에 도시한 바와 같이, 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)의 Al 함량(x2 내지 x8)은 감소되고, 상기 제1 내지 제6 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)의 Al 함량(x)은 0이 될 수 있다.
제3 실시예서와 같이, 제1 내지 제7 스텝 사이에 상기 제1 내지 제7 스텝 영역(5, 7, 9, 11, 13, 15, 17)과 상이한 질화물 반도체 물질을 포함하는 제1 내지 제6 이형 영역(62a, 62b, 62c, 62d, 62e, 62f)을 형성하여 줌으로써, 결정성이 향상되고 크랙과 같은 결함이 발생되지 않게 된다.
도 14는 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
제4 실시예는 버퍼층(20)과 제1 질화물 반도체층(30) 사이에 형성된 마스크 층(70)을 제외하고는 제1 실시예와 실질적으로 유사하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면 번호를 부여하고 상세한 설명을 생략한다.
이하에서 설명되지 않고 있지만, 상기 마스크 층(70)은 제2 및 제3 실시예에도 동일하게 적용될 수 있다.
도 14를 참조하면, 제4 실시예에 따른 반도체 기판은 성장 기판(1), 시드층(3), 버퍼층(20), 마스크 층(70), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 포함할 수 있다.
상기 마스크 층(70)은 상기 버퍼층(20), 구체적으로 상기 제7 스텝 영역(17) 상에 형성될 수 있다. 예컨대, 상기 마스크 층(70)은 상기 제7 스텝 영역(17)의 상면과 접할 수도 있다. 상기 마스크 층(70)은 제1 질화물 반도체층(30) 안에 삽입되어 형성될 수도 있다.
상기 마스크 층(70)은 실리콘 질화물(SiNx)이나 붕소 질화물(BN)일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, Si2H6 가스와 NH3 가스를 혼합하여 상기 상기 버퍼층(20) 상에 분사시켜 주어, 상기 버퍼층(20) 상에 실리콘 질화물(SiNx)를 포함하는 마스크 층(70)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 15에 도시한 바와 같이, 상기 마스크 층(70)은 다수의 마스크 패턴(71)을 포함할 수 있다. 상기 마스크 패턴(71)은 측 방향에서 보았을 때, 삼각형, 직사각형, 다각형 등과 같은 다양한 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 아울러, 상기 마스크 패턴(71)은 상부 방향에서 보았을 때, 삼각형, 사각형, 육각형, 원형, 타원형 등과 같은 다양한 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 마스크 패턴(71)은 랜덤하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 마스크 패턴(71)은 상기 버퍼층(20), 구체적으로 상기 제7 스텝 영역(17)의 상면으로부터 상부 방향으로 돌출된 돌기를 가질 수 있다.
이와 같이 형성된 다수의 마스크 패턴(71)에 의해 상기 버퍼층(20)에 발생된 전위가 차단되므로, 상기 마스크 패턴(71)에 의해 차단된 전위는 더 이상 제1 질화물 반도체층(30)으로 진행되지 않게 된다. 따라서, 상기 제1 질화물 반도체층(30)의 전위 개수를 획기적으로 감소시켜 결함 밀도를 낮출 수 있다.
상기 마스트 패턴(71) 사이에 상기 버퍼층(20)의 제7 스텝 영역(17)이 노출될 수 있다.
상기 제1 질화물 반도체층(30)은 상기 마스크 층(70) 상에 형성될 수 있다.
구체적으로 설명하면, 상기 제1 질화물 반도체층(30)은 상기 버퍼층(20)의 제7 스텝 영역(17)과 상기 마스크 층(70)의 마스크 패턴(71) 상에 형성될 수 있다.
예컨대, 상기 제1 질화물 반도체층(30)은 상기 버퍼층(20)의 제7 스텝 영역(17)의 상면에 부분적으로 접하고, 상기 마스크 층(70)의 마스크 패턴(71)의 상면 또는 경사면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(30)은 상기 마스크 패턴(71)의 경사면 또는 측면으로부터 수평 방향과 수직 방향으로 3차원으로 성장될 수 있다. 인접한 마스크 패턴(71)으로부터 수직 방향 및 수평 방향으로 성장된 제1 질화물 반도체층(30)은 머지(merge)된 후 수평 방향으로 2차원으로 성장될 수 있다. 아울러, 상기 마스크 패턴(71) 위에서는 수평 방향으로 성장될 수 있다.
이와 같이, 상기 제1 질화물 반도체층(30)이 3차원으로 성장되고 이어서 2차원으로 성장됨에 따라, 상기 마스크 패턴(71)에 의해 차단되지 못해 상기 마스크 패턴(71) 사이로 진행된 전위가 상기 버퍼층(20)의 제7 스텝 영역(17)의 상면에 대해 수직인 수직 방향보다는 수평 방향으로 진행될 수 있다.
다시 말해, 상기 마스크 패턴(71) 사이로 진행된 전위가 상기 제1 질화물 반도체층(30)이 3차원으로 성장될 때 수직 방향으로 진행되다가 상기 제1 질화물 반도체층(30)이 2차원으로 성장될 때 수평 방향으로 진행될 수 있다.
도 16에 도시한 바와 같이, 마스크 층(70) 위에 형성된 제1 및 제2 질화물 반도체층(30, 50)에 전위가 거의 보이지 않고 있음을 알 수 있다. 따라서, 제2 질화물 반도체층(50)의 결정성이 향상되어 전자 소자의 광학적 및 전기적 특성이 향상될 수 있다.
상기 제2 질화물 반도체층(50)은 우수한 막질을 가지며 결함이 거의 없는 상태에서 적어도 3.2㎛ 이상이 성장될 수 있다.
도 17은 도 14의 반도체 기판의 결정성을 보여주는 도면이다. 도 17(a)는 반도체 기판의 전 영역에 대한 결정성을 보여주는 도면이고, 도 17(b)는 반도체 기판의 전 영역에 대한 결정성을 히스토그램을 보여주는 도면이다.
도 17(a) 및 도 17(b)에 도시한 바와 같이, 반도체 기판의 전 영역에서 305arcsec 내지 330arcsec의 결정성을 가짐을 알 수 있다.
도 18에 도시한 바와 같이, 2㎛×2㎛의 면적에 단지 4개의 전위가 발생함을 알 수 있다. 이를 단위로 환산화면, 결함 밀도가 대략 1E8/cm2로서 매우 우수한 결정성을 확보할 수 있다.
따라서, 제4 실시예는 상기 버퍼층(20)의 전위를 마스크 층(70)의 마스크 패턴(71)으로 1차적으로 차단하고, 마스크 패턴(71) 사이로 수직 방향으로 진행된 전위를 수평 방향으로 유도하여 주어 더 이상 수직 방향으로 진행되지 않도록 하여 줄 수 있다. 이에 따라, 상기 제1 질화물 반도체의 상부 영역이나 상기 제1 질화물 반도체층(30) 위에 형성된 제2 질화물 반도체층(50)에는 전위가 거의 발생되지 않게 되어, 전위에 의한 결정성 저하를 방지할 수 있다.
도 19는 제5 실시예에 따른 반도체 기판을 도시한 단면도이다.
제5 실시예는 다수의 마스크 층(70a, 70b, 70c)과 다수의 질화물 반도체층(72a, 72b, 72c)을 포함하는 결정성 제어층(80)을 제외하고는 제1 실시예에와 실질적으로 유사하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면 번호를 부여하고 상세한 설명을 생략한다. 이하의 설명에서 누락된 내용은 제1 실시예나 제4 실시예로부터 용이하게 이해될 수 있을 것이다.
이하에서 설명되지 않고 있지만, 상기 마스크 층(70a, 70b, 70c)은 제2 및 제3 실시예에도 동일하게 적용될 수 있다.
도 19를 참조하면, 제5 실시예에 따른 반도체 기판은 성장 기판(1), 시드층(3), 버퍼층(20), 결정성 제어층(80), 제1 질화물 반도체층(30), 응력 제어층(40) 및 제2 질화물 반도체층(50)을 포함할 수 있다.
상기 결정성 제어층(80)은 다수의 마스크 층(70a, 70b, 70c)과 다수의 질화물 반도체층(72a, 72b, 72c)을 포함할 수 있다. 다시 말해, 상기 마스크 층(70a, 70b, 70c)과 상기 질화물 반도체층(72a, 72b, 72c)이 서로 교대로 적층될 수 있다.
예컨대, 상기 버퍼층(20), 구체적으로 상기 제7 스텝 영역(17) 상에 제1 마스크 층(70a)이 형성되고, 상기 제1 마스크 층(70a) 상에 제1 질화물 반도체층(72a)이 형성되고, 상기 제1 질화물 반도체층(72a) 상에 제2 마스크 층(70b)이 형성되고, 상기 제2 마스크 층(70b) 상에 제2 질화물 반도체층(72b)이 형성될 수 있다. 상기 제2 질화물 반도체층(72b) 상에 제3 마스크 층(70c)이 형성되고, 상기 제3 마스크 층(70c) 상에 제3 질화물 반도체층(72c)이 형성될 수 있다.
상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c)은 AlxGa(1-x)N (0<x<1)일 수 있지만, 이에 대해서는 한정하지 않는다.
도 20에 도시한 바와 같이, 상기 제1 내지 제3 마스크 층(70a, 70b, 70c) 각각은 다수의 마스크 패턴(71)을 포함할 수 있다.
상기 제1 질화물 반도체층(72a)은 상기 제1 마스크 층(70a)의 마스크 패턴(71)의 상면 또는 경사면에 접하고 상기 버퍼층(20)의 제7 스텝 영역(17)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(72b)은 상기 제2 마스크 층(70b)의 마스크 패턴(71)의 상면 또는 경사면에 접하고 상기 제1 질화물 반도체층(72a)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(72c)은 상기 제3 마스크 층(70c)의 마스크 패턴(71)의 상면 또는 경사면에 접하고 상기 제2 질화물 반도체층(72b)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c)의 두께는 대략 30nm로 성장될 수 있지만, 이에 대해서는 한정하지 않는다.
제5 실시예는 마스크 층(70a)과 질화물 반도체층(72a)을 한 쌍으로 할 때, 대략 최대 10 쌍으로 형성되고, 10쌍의 최대 두께는 대략 300nm일 수 있지만, 이에 대해서는 한정하지 않는다. 아울러, 제5 실시예의 결정성 제어층(80)은 최소 2쌍으로 형성될 수 있다. 따라서, 마스크 층(70a)와 질화물 반도체층(72a)를 한 쌍으로 할 때, 결정성 제어층(80)은 2쌍 내지 10쌍으로 이루어질 수 있다.
상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c) 각각의 두께는 상기 제1 내지 제3 마스크 층(70a, 70b, 70c) 각각의 두께보다 클 수 있다. 따라서, 상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c) 각각은 상기 제1 내지 제3 마스크 층(70a, 70b, 70c)의 마스크 패턴(71)을 덮도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
다른 실시예로서, 상기 제1 및 제2 질화물 반도체층(72a, 72b) 각각은 상기 제1 및 제2 마스크 층(70a, 70b)의 두께보다 작게 설정될 수 있다. 이러한 경우, 상기 제1 및 제2 마스크 층(70a, 70b) 각각의 마스크 패턴(71)은 상기 제1 및 제2 질화물 반도체층(72a, 72b) 각각의 상면으로부터 상부 방향으로 돌출될 수 있다. 따라서, 상기 제2 질화물 반도체층(72b) 상에 상기 제2 마스크 층(70b)의 상기 돌출된 마스크 패턴(71)뿐만 아니라 상기 제3 마스크 층(70c)의 마스크 패턴(71)이 형성될 수 있다. 상기 제3 질화물 반도체층(72c)의 두께는 상기 제3 마스크 층(70c)의 두께보다 크게 설정되어, 상기 제3 질화물 반도체층(72c)은 상기 제2 마스크 층(70b)의 상기 돌출된 마스크 패턴(71)의 상부와 상기 제3 마스크 층(70c)의 마스크 패턴(71)의 상부를 덮도록 형성될 수 있다.
또 다른 실시예로서, 상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c) 각각의 두께는 상기 제1 내지 제3 마스크 층(70a, 70b, 70c)의 두께보다 작을 수도 있다.
상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c)은 상기 제1 내지 제3 마스크 층(70a, 70b, 70c)의 마스크 패턴(71)을 시드로 이용하여 성장될 수 있다.
상기 제1 내지 제3 질화물 반도체층(72a, 72b, 72c)은 3차원으로 성장되고 이어서 2차원으로 성장될 수 있다.
도 21에 도시한 바와 같이, 비교예는 대략 500arcsec의 결정성을 가지고, 실시예 6는 대략 450arcsec의 결정성을 가지며, 실시예 7는 대략 380arcsec의 결정성을 가짐을 알 수 있다.
비교예는 어떠한 마스크 층도 형성되지 않은 경우이고, 실시예 6는 하나의 마스크 층(70)이 형성된 경우이며, 실시예 7는 다수의 마스크 층(70a, 70b, 70c)이 형성된 경우이다.
비교예보다는 실시예 6가 결정성이 우수하고, 실시예 7보다는 실시예 6가 결정성이 더욱 우수함을 알 수 있다.
제5 실시예는 다수의 마스크 층(70a, 70b, 70c)을 형성하여 줌으로써, 버퍼층(20)에서 발생된 전위가 상기 버퍼층(20) 위의 상기 제1 및 제2 질화물 반도체층(30, 50)으로 진행되는 것을 차단할 확률을 증가시켜 줄 수 있다. 아울러, 제5 실시예는 제1 내지 제3 마스크 층(70a, 70b, 70c) 상에 3차원적으로 이어서 2차원적으로 형성된 제1 내지 제3 질화물 반도체층(72a, 72b, 72c)에 의해 수직 방향으로 진행된 전위를 수평 방향으로 유도시켜 줌으로써, 전위가 수직 방향으로 상기 제1 및 제2 질화물 반도체층(30, 50)으로 진행되는 것을 차단활 확률을 최소화시켜 줄 수 있다. 이에 따라, 제1 및 제2 질화물 반도체층(30, 50)의 결정성이 우수하므로, 이러한 제1 및 제2 질화물 반도체층(30, 50)을 기반으로 제조된 전자 소자의 전기적 및 광학적 특성을 향상시켜 줄 수 있다.
아울러, 제5 실시예는 다수의 마스크 층(70a, 70b, 70c)과 다수의 질화물 반도체층(72a, 72b, 72c)을 형성하여 줌으로써, 수축형 응력을 증가시켜 주어 후공정에 의한 냉각시에 발생되는 인장형 응력을 상쇄시켜 주어 제1 및 제2 질화물 반도체층(30, 50)에 크랙을 발생시키지 않을 뿐만 아니라 성장 기판도 깨지지 않게 하여 줄 수 있다.
제 1 내지 제 5 실시예에서, 성장 기판 (1)의 직경은 100mm 이상이고 두께는 650㎛이며, 버퍼층(20)의 두께는 대략 1㎛이고, 제1 질화물 반도체층(30)의 두께는 1.0㎛ 이상이고, 제2 질화물 반도체층(50)은 2.0㎛ 이상일 수 있지만, 이에 대해서는 한정하지 않는다.
설명되지 않았지만, 제1 내지 제5 실시예는 서로 결합되어 또 다른 실시예들로 구현될 수 있고, 이와 같이 구현된 실시예들 또한 본 발명의 범주에 마땅히 포함되어야 할 것이다.
실시예는 결정성이 좋은 질화물 반도체층을 두껍게 형성하여 준 반도체 기판이 가능하므로, 이러한 반도체 기판을 이용하여 태양 전지, 광 검출기 또는 발광 소자와 같은 전자 소자의 제조가 가능하므로, 전자 소자 또는 다른 분야의 전자 기기에 널리 사용될 수 있다.

Claims (26)

  1. 기판;
    상기 기판 상에 배치된 시드층;
    상기 시드층 상에 배치된 버퍼층; 및
    상기 버퍼층 상에 배치된 다수의 제1 질화물 반도체층을 포함하고,
    상기 다수의 제1 질화물 반도체층 사이에 적어도 하나의 응력 제어층을 포함하는 반도체 기판.
  2. 제1항에 있어서,
    상기 응력 제어층은,
    AlN층; 및
    상기 AlN 층 위 및 아래 중 적어도 하나에 배치된 AlGaN층을 포함하는 반도체 기판.
  3. 제2항에 있어서,
    상기 응력 제어층의 AlN층에서의 Al 농도는 상기 AlGaN 층에서의 Al 농도보다 큰 반도체 기판.
  4. 제1항에 있어서,
    상기 버퍼층은 다수의 스텝 영역을 포함하고,
    상기 스텝 영역은 AlxGa(1-x)N을 포함하고,
    상기 스텝 영역 각각의 x는 서로 상이한 반도체 기판
  5. 상기 버퍼층은 상기 다수의 스텝 영역 사이에 배치되는 하나 또는 둘 이상의 이형 영역을 더 포함하는 반도체 기판.
  6. 제5항에 있어서,
    상기 다수의 스텝 영역은 서로 동일한 질화물 반도체 물질을 포함하고,
    상기 이형 영역은 상기 스텝 영역과 상이한 질화물 반도체 물질을 포함하는 반도체 기판.
  7. 제5항에 있어서,
    상기 하나의 이형 영역은 상기 제1 질화물 반도체층에 인접한 2개의 스텝 영역 사이에 배치되는 반도체 기판.
  8. 제5항에 있어서,
    상기 이형 영역은 AlxInyGa(1-x-y)N을 포함하는 반도체 기판.
  9. 제4항에 있어서,
    상기 다수의 스텝 영역은 상기 시드층과 접하는 제1 스텝 영역, 상기 제1 스텝 영역과 인접하는 제2 스텝 영역 및 상기 제1 및 제2 스텝 영역을 제외한 나머지 스텝 영역들을 포함하는 반도체 기판.
  10. 제9항에 있어서,
    상기 시드층과 상기 다수의 스텝 영역은 Al을 포함하고,
    상기 시드층과 상기 제1 스텝 영역 사이의 Al 함량 차이는 30% 내지 60%인 반도체 기판.
  11. 제4항에 있어서, 상기 스텝 영역은 10개 이하인 반도체 기판.
  12. 제1항에 있어서,
    상기 다수의 제1 질화물 반도체층 중 최하층과 상기 버퍼층 사이에 배치된 결정성 제어층을 더 포함하는 반도체 기판.
  13. 제12항에 있어서,
    상기 결정성 제어층은 다수의 마스크 패턴을 포함하는 마스크 층을 포함하는 반도체 기판.
  14. 제12항에 있어서,
    상기 결정성 제어층은,
    상기 버퍼층 상에 배치된 다수의 마스크 층; 및
    상기 마스크 층 상에 배치된 다수의 제2 질화물 반도체층을 포함하고,
    상기 마스크 층과 상기 제2 질화물 반도체층은 교대로 배치되는 반도체 기판.
  15. 제14항에 있어서,
    상기 마스크 층은 서로 이격된 다수의 마스크 패턴을 포함하는 반도체 기판.
  16. 제14항에 있어서,
    상기 다수의 제2 질화물 반도체층 각각의 두께는 상기 다수의 마스크 층 각각의 두께보다 큰 반도체 기판.
  17. 제1항에 있어서,
    상기 다수의 제1 질화물 반도체층 중 최상층은 도전형 반도체층인 반도체 기판.
  18. 제17항에 있어서,
    상기 도전형 반도체층의 두께는 2.0㎛ 이상인 반도체 기판.
  19. 제1항에 있어서,
    상기 시드층은 Alx1Ga(1-x1)N이고, x은 0.7 내지 1인 반도체 기판.
  20. 기판;
    상기 기판 상에 배치된 시드층;
    상기 시드층 상에 배치된 버퍼층; 및
    상기 버퍼층 상에 배치된 결정성 제어층;
    상기 결정성 제어층 상에 배치된 다수의 제1 질화물 반도체층 및
    상기 다수의 제1 질화물 반도체층 사이에 적어도 하나의 응력 제어층을 포함하고,
    상기 결정성 제어층은 하나 또는 둘 이상의 마스크 층을 포함하고,
    상기 버퍼층은 다수의 스텝 영역과 하나 또는 둘 이상의 이형 영역을 포함하고,
    상기 다수의 스텝 영역은 상기 시드층과 인접하는 제1 스텝 영역 및 제2 스텝 영역을 포함하고,
    상기 시드층과 상기 다수의 스텝 영역은 Al을 포함하며,
    상기 시드층과 상기 제1 스텝 영역 사이의 Al 함량 차이는 30% 내지 60%인 반도체 기판.
  21. 제20항에 있어서,
    상기 결정성 제어층은 상기 둘 이상의 마스크 층 상에 배치된 다수의 제2 질화물 반도체층을 더 포함하는 반도체 기판.
  22. 제20항에 있어서,
    상기 마스크 층과 상기 제2 질화물 반도체층을 한 쌍으로 할 때, 상기 결정성 제어층은 2쌍 내지 10쌍으로 이루어지고,
    상기 결정성 제어층의 두께는 300nm인 반도체 기판.
  23. 제20항에 있어서,
    상기 제1 스텝 영역의 Al 함량은 상기 시드층의 Al 함량보다 작은 반도체 기판.
  24. 제20항에 있어서,
    상기 제2 스텝 영역의 Al 함량은 상기 제1 스텝 영역의 Al 함량보다20% 내지 40% 작은 반도체 기판.
  25. 제20항에 있어서,
    상기 스텝 영역 각각의 Al 함량은 상이하고,
    상기 이형 영역의 Al 함량은 0인 반도체 기판.
  26. 제20에 있어서,
    상기 다수의 제1 질화물 반도체층 중 최상층은 도전형 반도체층이고,
    상기 도전형 반도체층의 두께는 2.0㎛ 이상인 반도체 기판.
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