WO2019182394A1 - 반도체 소자 - Google Patents

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WO2019182394A1
WO2019182394A1 PCT/KR2019/003346 KR2019003346W WO2019182394A1 WO 2019182394 A1 WO2019182394 A1 WO 2019182394A1 KR 2019003346 W KR2019003346 W KR 2019003346W WO 2019182394 A1 WO2019182394 A1 WO 2019182394A1
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layer
disposed
electrode
semiconductor
semiconductor device
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PCT/KR2019/003346
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문용태
문지형
이상열
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엘지이노텍 주식회사
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    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system

Definitions

  • Embodiments relate to semiconductor devices.
  • a light emitting diode is one of light emitting devices that emit light when a current is applied.
  • Light emitting diodes can emit high-efficiency light at low voltage, resulting in excellent energy savings.
  • the luminance problem of the light emitting diode has been greatly improved, and has been applied to various devices such as a backlight unit, a display board, a display, and a home appliance of a liquid crystal display.
  • An embodiment provides a semiconductor device.
  • the present invention provides a semiconductor device having improved light output.
  • a semiconductor device may include a semiconductor structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode electrically connected to the first conductive semiconductor layer; And a second electrode electrically connected to the second conductive semiconductor layer, wherein an area ratio of an area of an upper surface of the second conductive semiconductor layer to an area of an outer surface of the active layer is 1: 0.0005 to 1: 0.01.
  • the semiconductor structure includes a first upper surface on which the first electrode is disposed, a second upper surface on which the second electrode is disposed, and an inclined surface disposed between the first upper surface and the second upper surface
  • the active layer may include a first-first outer surface exposed from the inclined surface and a first-second outer surface other than the first-first outer surface.
  • the ratio of the first minimum height from the bottom surface of the semiconductor structure to the second top surface and the second minimum height from the bottom surface of the semiconductor structure to the first top surface may be 1: 0.6 to 1: 0.95. .
  • the difference between the first minimum height and the second minimum height may be smaller than 2 ⁇ m.
  • the active layer may include an alternating well layer and a barrier layer, and the number of the well layer and the barrier layer may be 1 to 10.
  • a bonding layer disposed under the semiconductor structure may further include a sacrificial layer disposed below the bonding layer.
  • the intermediate layer may include GaAs.
  • the minimum distance between the first-first outer side surface and the second upper surface may be smaller than the minimum distance between the first-first outer side surface and the first upper surface.
  • the inclined surface may form a first angle with a virtual horizontal surface
  • the semiconductor structure may have a side surface with a second angle with the horizontal surface, and the first angle may be smaller than the second angle.
  • the first angle may be 60 degrees to 80 degrees, and the second angle may be 70 degrees to 90 degrees.
  • a semiconductor device may be implemented.
  • a semiconductor device having improved light output can be manufactured.
  • FIG. 1A is a perspective view of a semiconductor device according to an embodiment
  • 1B is a cross-sectional view of a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view of a semiconductor device according to an embodiment
  • 4 and 5 are graphs showing S values and ideality factors according to current density for each area of the second upper surface with respect to Table 1;
  • FIG. 6 is a graph illustrating an external quantum efficiency (EQE) according to the current density of the number of well layers / barrier layers.
  • FIG. 8 is a graph showing relative light output according to the number of well layers / barrier layers by area of the second upper surface.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to still another embodiment.
  • 10A to 10F are flowcharts illustrating a method of manufacturing a semiconductor device, according to an embodiment
  • 11A through 11E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to an embodiment
  • FIG. 12 is a conceptual diagram of a display apparatus to which a semiconductor device is transferred according to an exemplary embodiment.
  • ordinal numbers such as second and first
  • first and second components may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.
  • the semiconductor device package according to the present embodiment may include a small semiconductor device.
  • the small semiconductor device may refer to the structural size of the semiconductor device.
  • small semiconductor devices can range in size from a few microns to hundreds of microns.
  • the semiconductor device according to the embodiment may have a structural size of 30 ⁇ m to 60 ⁇ m as described below, but is not necessarily limited thereto.
  • technical features or aspects of the embodiments may be applied to semiconductor devices on a smaller scale.
  • FIG. 1A is a perspective view of a semiconductor device according to an embodiment
  • FIG. 1B is a cross-sectional view of a semiconductor device according to an embodiment
  • FIG. 2 is a plan view of a semiconductor device according to an embodiment.
  • a semiconductor device may include a semiconductor structure 140, a first electrode 151, a second electrode 152, and an insulating layer 160. .
  • the semiconductor device may include a sacrificial layer 120, a coupling layer 130 disposed on the sacrificial layer 120, an intermediate layer 170 disposed on the coupling layer 130, and an agent disposed on the intermediate layer 170.
  • a second conductive semiconductor layer 143 disposed in the first conductive semiconductor layer, a first electrode 151 electrically connected to the first conductive semiconductor layer, and a second electrode 152 electrically connected to the second conductive semiconductor layer.
  • an insulating layer surrounding the sacrificial layer 120, the coupling layer 130, the first conductive semiconductor layer 141, the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 143 160.
  • the sacrificial layer 120 may be a layer disposed on the bottom of the semiconductor device according to the embodiment. That is, the sacrificial layer 120 may be a layer disposed on the outermost side in the first-second direction (X2 direction). The sacrificial layer 120 may be disposed on a substrate (not shown).
  • the first direction (X direction) is a thickness direction of the semiconductor structure 140, and includes a first-first direction (X1 direction) and a first-second direction (X2 direction).
  • the first-first direction (X1 direction) is a direction from the first conductive semiconductor layer 121 toward the second conductive semiconductor layer 123 in the thickness direction of the semiconductor structure 140.
  • the first-second direction is a direction from the second conductivity-type semiconductor layer 123 to the first conductivity-type semiconductor layer 121 in the thickness direction of the semiconductor structure 140, and is opposite to the first-first direction.
  • the second direction (Y direction) may be a direction perpendicular to the first direction (X direction).
  • the second direction (Y direction) includes the 2-1 direction (Y1 direction) and the 2-2 direction (Y2 direction), and the 2-1 direction (Y1 direction) is the 2-2 direction (Y2). Direction) in the opposite direction.
  • the sacrificial layer 120 may be a layer left while transferring the semiconductor device to the display device.
  • the sacrificial layer 120 may be separated by a laser irradiated during the transfer.
  • the sacrificial layer 120 may be partially separated by a laser, and other portions may be left.
  • the present invention is not limited thereto and may be removed entirely.
  • the sacrificial layer 120 may include a material that can be separated from the wavelength of the irradiated laser, and the wavelength of the laser may be any one of 266 nm, 532 nm, and 1064 nm, but is not limited thereto.
  • the sacrificial layer 120 may include oxide or nitride. However, the present invention is not limited thereto.
  • the sacrificial layer 120 may include an oxide-based material as a material having less deformation generated during epitaxial growth.
  • the sacrificial layer 120 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), and indium gallium tin oxide (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • the sacrificial layer 120 may have a thickness of 20 nm or more in the first direction (X direction). Preferably, the sacrificial layer 120 may have a thickness of 40 nm or more in the first direction (X direction). However, it is not limited to this length.
  • the sacrificial layer 120 may be formed by an E-beam evaporator, a thermal evaporator, a metal organic chemical vapor deposition (MOCVD), a sputtering and a pulsed laser deposition (PLD) method. It is not limited to this.
  • the bonding layer 130 may be disposed on the sacrificial layer 120.
  • the bonding layer 130 may include a material such as SiO 2, SiN x, TiO 2, polyimide, resin, or the like.
  • the thickness of the bonding layer 130 may be 30 nm to 1 ⁇ m. However, the present invention is not limited thereto. Here, the thickness may be a length in the X-axis direction.
  • the bonding layer 130 may be annealed to bond the sacrificial layer 120 and the intermediate layer 170 to each other. At this time, the peeling may occur while the hydrogen ions in the bonding layer 130 are discharged. Thus, the bonding layer 130 may have a surface roughness of 1 nm or less. By such a configuration, the separation layer (see Fig. 10b) and the bonding layer can be easily bonded.
  • the bonding layer 130 and the sacrificial layer 120 may be interchanged with each other.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the intermediate layer 170 may include GaAs.
  • the intermediate layer 170 may be combined with the sacrificial layer 120 through the bonding layer 130.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the intermediate layer 170, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142 and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the first conductivity type semiconductor layer 141 may be disposed on the intermediate layer 170.
  • the thickness of the first conductivity-type semiconductor layer 141 may be 0.5 ⁇ m to 2 ⁇ m. However, the present invention is not limited thereto.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.
  • the first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.
  • the first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .
  • CVD chemical vapor deposition method
  • MBE molecular beam epitaxy
  • HVPE hydroxide vapor phase epitaxy
  • An etching stop layer (not shown) and a reflective layer (not shown) may be disposed between the intermediate layer 170 and the first conductive semiconductor layer 141.
  • the etching stop layer may include GaInP, and the thickness may be 100 nm to 200 nm, but is not limited thereto.
  • the etch stop layer can limit the etch depth in the etching process.
  • the reflective layer may have a distributed bragg reflector (DBR) structure, and may include, for example, AlGaAs.
  • the reflective layer may have a structure in which a plurality of materials having different composition ratios of Al and Ga are alternately stacked in multiple layers.
  • the reflective layer may be 46 nm thick Al 0 .
  • a first layer comprising 5 GaAs and Al 0. 51 nm thick .
  • the second layer including 9 GaAs may be stacked in 26 pairs.
  • the present invention is not limited thereto.
  • the reflective layer (not shown) may reflect light of a predetermined wavelength.
  • the reflective layer (not shown) may reflect red light. That is, the reflective layer (not shown) may provide an effect of increasing the reflectance and improving the luminous flux by increasing the bandwidth of the stop band by applying multiple DBR instead of a single DBR.
  • the reflective layer (not shown) may be formed of a plurality of layers having different refractive indices.
  • the first clad layer 144 may be disposed on the first conductive semiconductor layer 141.
  • the first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142.
  • the first clad layer 144 may include a plurality of layers.
  • the first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer.
  • the active layer 142 may be disposed on the first clad layer 144.
  • the active layer 142 may be disposed between the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 141 meet holes (or electrons) injected through the second conductive semiconductor layer 143.
  • the active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate light.
  • the active layer 142 may generate light having a peak wavelength of light in an ultraviolet wavelength band. However, it is not limited to this wavelength band.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure.
  • the active layer 142 may include a well layer and a barrier layer that are alternately disposed.
  • the active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs.
  • the well layer may comprise GaInP and the barrier layer may comprise AlGaInP.
  • the thickness of the well layer and the barrier layer may be 7 nm, respectively, but is not limited thereto.
  • the thickness of the active layer 142 may be 0.2 ⁇ m to 0.7 ⁇ m. However, the present invention is not limited thereto.
  • electrons are cooled in the first cladding layer 144 so that the active layer 142 may generate more emission recombination.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b.
  • the 2-1 conductivity type semiconductor layer 143a may be disposed on the active layer 142.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the 2-1 conductive semiconductor layer 143a may include TSBR and P-AllnP. However, the present invention is not limited thereto.
  • the 2-1 conductive semiconductor layer 143a may be formed of a compound semiconductor, such as a III-V group or a II-VI group.
  • the second dopant may be doped in the 2-1 conductive semiconductor layer 143a.
  • the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.
  • the 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped.
  • the 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a.
  • the second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.
  • the second dopant may be doped in the second-conductive semiconductor layer 143b at a predetermined doping concentration.
  • Mg of about 10 ⁇ 10 ⁇ 18 concentration may be doped into the 2-2 conductivity type semiconductor layer 143b, but is not limited thereto.
  • the second conductive semiconductor layer 143b may be formed of a plurality of layers, and Mg may be doped only in some layers.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the first electrode 151 may be disposed on a portion of the upper surface on which mesa etching is performed in the first conductivity type semiconductor layer 141. Accordingly, the first electrode 151 may be disposed below the second electrode 152 disposed on the upper surface of the second conductive semiconductor layer 143.
  • the first electrode 151 may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), indium gallium zinc oxide (IGZO), or indium gallium tin (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin
  • At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the first electrode 151 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • the second electrode 152 includes indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAO), indium gallium zinc oxide (IGZO), and indium gallium tin (IGTO) oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, or Ni / IrOx / Au / ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt At least one of Au, Hf, and the like may be formed, but is not limited thereto.
  • the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition.
  • the insulating layer 160 may cover the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140. That is, the insulating layer 160 may be disposed outside the sacrificial layer 120, the coupling layer 130, and the semiconductor structure 140 to cover the side surface of the sacrificial layer 120 and the side surface of the coupling layer 130. . In addition, the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. By such a configuration, the first electrode 151 may be electrically connected to the electrode or the pad through the exposed upper surface to inject the current. Similarly, the second electrode 152 may include an exposed upper surface like the first electrode 151. The insulating layer 160 may cover the coupling layer 130 and the sacrificial layer 120, and the sacrificial layer 120 and the coupling layer 130 may not be exposed to the outside.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. In addition, the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the first electrode 151 may be exposed. A portion of the upper surface of the second electrode 152 may be exposed.
  • the top surface of the exposed first electrode 151 and the top surface of the exposed second electrode 152 may have various shapes.
  • the insulating layer 160 may electrically separate the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143 from the semiconductor structure 140.
  • the insulating layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2, SixOy, Si 3 N 4, SixNy, SiO x Ny, Al 2 O 3, TiO 2, AlN, and the like, but is not limited thereto.
  • the upper surfaces S1, S2, and S3 of the semiconductor structure 140 may include a first upper surface S1 on which the first electrode 151 is disposed and a second upper portion on which the second electrode 152 is disposed.
  • the surface S2 and the inclined surface S3 disposed between the first upper surface S1 and the second upper surface S2 may be included.
  • the active layer 142 may include first outer surfaces P1 and P2.
  • the first outer side surface may include a first-first outer side surface P1 and a first-second outer side surface P2.
  • the semiconductor structure 140 may additionally include a second outer surface S4.
  • the first upper surface S1 may be defined as a surface in contact with the first electrode 151 and the first conductive semiconductor layer 141 is exposed, and the second upper surface S2 is the second electrode 152. ) And an upper surface of the second conductivity-type semiconductor layer 143.
  • the inclined surface S3 may be defined as an inclined region formed by mesa etching and disposed between the first upper surface S1 and the second upper surface S2.
  • the first upper surface S1 may be disposed below the second upper surface S2. One end of the inclined surface S3 may be in contact with the first upper surface S1, and the other end thereof may be in contact with the second upper surface S2.
  • first-first outer side surface P1 is a side surface at which the active layer 142 is exposed on the inclined surface S3
  • first-second outer side surface P2 is the first-first outer side surface P1 at the active layer 142.
  • the second outer side surface S4 may be defined as a side surface of the semiconductor structure 140 including the 1-2th outer side surface P2.
  • the second outer side surface S4 may include a second-first outer side surface S41, a second-second outer side surface S42, and a second-third outer side surface S43.
  • the 2-2 outer side surface S42 is positioned to face the inclined surface S3, and the 2-1 outer side surface S41 and the 2-3th outer side surface S43 are located at the 2-2 outer side surface S42.
  • the outer surface of the light emitting structure 140 positioned between the inclined surface (S3) may be defined.
  • 'chip size' refers to the area of the second upper surface S2.
  • an area ratio of the area (chip size) of the second upper surface S2 and the area of the first outer surface P1 and P2 may be 1: 0.0005 to 1: 0.01.
  • the semiconductor device can improve the optical performance by such a configuration. Specifically, as the area of the first outer surfaces P1 and P2 increases in the semiconductor device, non-light-emitting (SRH) recombination occurs due to defects of the exposed surface, and carrier loss is caused by non-light-emitting recombination. (carrier loss) is increased, the optical performance may be degraded.
  • the area of the first outer surfaces P1 and P2 may be changed according to the number of pairs (hereinafter, the number of well layers / barrier layers or the number of well layers and barrier layers) of the active layer 142. . For example, as the number of pairs of the active layer 142 increases, the area of the first outer surfaces P1 and P2 also increases, thereby increasing carrier loss due to non-emitting recombination.
  • the external quantum efficiency may also be changed in the above-described small semiconductor device.
  • the area of the second upper surface S2 is reduced, current injection may be reduced, thereby lowering the external quantum efficiency EQE.
  • the semiconductor device controls carrier loss and leakage current by optimizing an area ratio between the areas of the outer surfaces P1 and P2 and the areas of the second upper surface S2. The optical performance can be improved.
  • the area ratio of the area of the second upper surface S2 and the area of the first outer surface P1 and P2 is smaller than 1: 0.0005, there is a problem that the current injection is reduced.
  • the area ratio of the area of the second upper surface S2 and the area of the first outer surface P1 and P2 is larger than 1: 0.01, the non-luminescence SRH recombination may be performed at the first outer surface P1 and P2. There is a problem of increasing carrier loss.
  • the first angle ⁇ 2 that the inclined surface S3 makes with the virtual horizontal surface may be 20 ° to 80 °.
  • the area of the second upper surface S2 may be reduced to reduce the light output.
  • the inclination angle may be increased to increase the risk of damage due to external impact.
  • the second angle ⁇ 1 that the side surface of the semiconductor structure 140 makes with the horizontal plane may be 70 ° to 90 °.
  • the second angle ⁇ 1 is smaller than 70 °, the area of the second upper surface S2 may be reduced, thereby lowering the light output.
  • first-first outer surface P1 may be disposed closer to the first upper surface than the second upper surface S2 on the inclined surface S3.
  • the minimum distance between the first-first outer surface P1 and the second upper surface S2 in the inclined surface S3 is the minimum between the first-first outer surface P1 and the first upper surface S1. It may be smaller than the distance.
  • the second upper surface S2 may be higher than the first upper surface S1 by the etched thickness. That is, as the etching deepens, the height difference d3 between the first upper surface S1 and the second upper surface S2 may increase.
  • the chip When the height difference d3 between the first upper surface S1 and the second upper surface S2 is larger than 2 ⁇ m, the chip may be horizontally displaced during the transfer process.
  • the transfer process may refer to the operation of moving the chip from the growth substrate. That is, the larger the step, the more difficult the chip is to keep horizontal.
  • the ratio d1: d2 of the second minimum height d2 may be 1: 0.6 to 1: 0.95. If the height ratio (d1: d2) is smaller than 1: 0.6, the step height may increase, and a defect rate may be increased during the transfer process, and when the height ratio is smaller than 1: 0.95, the mesa etching depth may be lowered to partially reduce the first conductive semiconductor layer ( 141 may not be exposed.
  • the first minimum height d1 from the bottom surface of the semiconductor structure 140 to the second upper surface S2 may be 5 ⁇ m to 8 ⁇ m. That is, the first minimum height d1 may be the overall thickness of the semiconductor structure 140.
  • the second minimum height d2 from the bottom surface of the semiconductor structure 140 to the first upper surface S1 may be 3.0 ⁇ m to 7.6 ⁇ m.
  • the difference d3 between the first minimum height d1 and the second minimum height d2 may be 350 nm or more and 2.0 ⁇ m or less. If the height difference d3 is larger than 2.0 ⁇ m, a distortion occurs during transfer of the semiconductor element, which makes it difficult to transfer the semiconductor element to a desired position. In addition, when the height difference d3 is smaller than 350 nm, the first conductive semiconductor layer 121 may not be partially exposed.
  • the difference d3 between the first minimum height d1 and the second minimum height d2 is 1.0 ⁇ m or less, the upper surface of the semiconductor structure is almost flat, thereby facilitating transfer and suppressing crack generation.
  • the difference d3 between the first minimum height d1 and the second minimum height d2 may be 0.6 ⁇ m ⁇ 0.2 ⁇ m, but is not limited thereto.
  • FIG 3 is a graph showing light efficiency according to current density by area of the second top surface with respect to Table 1
  • FIGS. 4 and 5 are current density by area of the second top surface with respect to Table 1
  • It is a graph showing S value and ideality factor according to current density.
  • FIGS. 3 to 5 are experiments for Comparative Examples 1 and 2 (# 1 and # 2) and Examples 1, 2 and 3 and 4 (# 3, # 4, # 5 and # 6) of Table 1 below. Results are shown.
  • Table 1 shows a semiconductor device in which the area of the second upper surface S2 is changed from 15 2 ⁇ m 2 to 350 2 ⁇ m 2 .
  • the semiconductor device is n-GaAs, n-GaAs the thickness of 4.0 ⁇ m on the n- (5 Ga 0. Al 0 . 5) 0.5 In 0 .5 P, n- (. Al 0. 5 Ga 0 5) 0.5 in 0 .5 of 50nm thick on the P AlInP, a Ga 0 20 pair in the AlInP. 5 In 0 .5 P (thickness is 7nm) / (. Al 0 7 Ga 0.
  • 0.5 In 0 .5 P thickness of 14nm
  • a multiple quantum well (MQW) a multiple quantum well (MQW) containing 50nm thick AlInP, 200nm thick p-Al 0 on AlInP . 5 In 0 .5 P, p ++ of 0.5 ⁇ m p-GaP and having a thickness of 20nm thickness - made up of GaP, and changed only the chip size and the number of semiconductor devices.
  • the number of well layers / barrier layers may be changed in the semiconductor device, but other structures are applied in the same manner.
  • the external quantum efficiency EQE depends on the area ratio of the area of the second upper surface to the area of the first outer surface. .
  • the external quantum efficiency EQE has a maximum at high current density as the area ratio of the area of the second upper surface to the area of the first outer surface decreases.
  • Example 1 has a larger difference than the area of the entire second top surface of Examples 2,3 (# 4, # 5), but the external quantum efficiency (EQE) is Since it is smaller, it can be seen that the external quantum efficiency EQE is controlled according to the area ratio of the area of the second upper surface to the area of the first outer surface.
  • Example 4 (# 6) shows a similar external quantum efficiency (EQE), although the difference in total area with Examples 1, 2, 3 (# 3, # 4, # 5) is large. Accordingly, when the area ratio of the area of the second upper surface to the area of the first outer surface is 1: 0.0005 to 1: 0.01, it can be seen that non-luminescence (SRH) recombination is reduced, thereby improving external quantum efficiency (EQE). .
  • SSH non-luminescence
  • EQE external quantum efficiency
  • the S value may be 2 or less in Examples 1, 2, 3, 4 (# 3, # 4, # 5, # 6) at the injection current (0.1 A / cm 2 ). However, in Comparative Examples 1 and 2 (# 1 and # 2), the leakage current increases because the S value is greater than 2.
  • S is Can be defined as
  • L is defined as light output, Is the coupling efficiency, Is the radial recombination coefficient, Means carrier concentration in the active layer.
  • the leakage current is increased as the S value increases to a value larger than 2 (current density is 0.1 A / cm 2 ). It can be seen that the light output decreases.
  • the ideal factor is n idelaity and may satisfy Equation 1 below.
  • the anomaly coefficient is obtained as a function of current density, and when the anomaly coefficient is 2, it is due to non-luminescence (SRH, Shockley-Read-Hall) recombination, and when the anomaly coefficient exceeds 2, a tunneling phenomenon due to a defect occurs, Carrier loss due to fluorescence (SRH, Shockley-Read-Hall) recombination is increased.
  • FIG. 6 is a graph showing an external quantum efficiency (EQE) according to the current density of the number of well layers / barrier layers
  • FIG. 7 is the area of the second upper surface by the number of well layers / barrier layers
  • FIG. 8 is a graph showing the area ratio of the outer surface of the active layer
  • FIG. 8 is a graph showing the relative light output according to the number of well layers / barrier layers for each area of the second upper surface.
  • FIG. 6 shows that the chip size is 30 ⁇ m ⁇ 30 ⁇ m and the external quantum efficiency (EQE) increases relatively as the number of well layers / barrier layers increases at low current density (5 A / cm 2 or less).
  • the number of well layers / barrier layers may be equal to the number of pairs of well layers / barrier layers in the active layer.
  • the area of the outer surface of the active layer (the area exposed to the outside of the active layer) is changed according to the number of well layers / barrier layers. For example, when the number of well layers / barrier layers increases, the area of the outer surface of the active layer (the area exposed to the outside of the active layer) increases.
  • the area ratio of the area of the upper surface of the second conductive semiconductor layer and the area of the outer surface of the active layer is changed according to the factor of changing the area of the outer surface of the active layer (the number of well layers / barrier layers).
  • the external quantum efficiency can also be changed.
  • the area ratio of the area of the upper surface of the second conductivity-type semiconductor layer and the area of the outer surface of the active layer may be 1: 0.01 or less.
  • the light output Po increases as the number of well layers / barrier layers decreases.
  • the chip size is 1000 2 ⁇ m 2
  • the light output increases as the number of well layers / barrier layers increases. Accordingly, it can be seen that the light output is improved as the number of well layers / barrier layers decreases at a chip size having a length of several micros to several hundred micros as in the semiconductor device according to the embodiment.
  • the chip size is several hundred micro squares or less, the effect of the current loss due to the area of the outer surface of the active layer as the number of well layers / barrier layers increases is due to the photoelectron distribution due to the increase in the number of well layers / barrier layers. This is because the light efficiency is larger than the effect of improvement.
  • the semiconductor device may provide improved light output by having one to ten or less well / barrier layers.
  • FIG. 9 is a sectional view of a semiconductor device according to still another embodiment.
  • a semiconductor device may include a semiconductor structure 140, a first electrode 131, a second electrode 132, and an insulating layer 160.
  • the semiconductor structure 140 may include a first conductive semiconductor layer 141, an active layer 142, and a second conductive semiconductor layer 143.
  • the semiconductor structure 140 may have a structure in which the first conductive semiconductor layer 141, the active layer 142, and the second conductive semiconductor layer 143 are sequentially stacked in the first- first direction (X 1 axial direction). have.
  • the semiconductor structure 140 may include metal organic chemical vapor deposition (MOCVD), chemical vapor deposition (CVD), plasma-enhanced chemical vapor deposition (PECVD), molecular beam growth (Molecular Beam). Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), Sputtering, or the like.
  • MOCVD metal organic chemical vapor deposition
  • CVD chemical vapor deposition
  • PECVD plasma-enhanced chemical vapor deposition
  • MBE Hydride Vapor Phase Epitaxy
  • Sputtering or the like.
  • the first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and a first dopant may be doped into the first conductive semiconductor layer 141.
  • the first dopant is an n-type dopant such as Si, Ge, Sn, Se, Te, or the like
  • the first conductive semiconductor layer 141 may be an n-type nitride semiconductor layer.
  • the thickness of the first conductive semiconductor layer 141 in the first-first direction (X 1 axis direction) may be 3.0 ⁇ m to 6.0 ⁇ m, but is not limited thereto.
  • the active layer 142 may be disposed on the first conductivity type semiconductor layer 141. In addition, the active layer 142 may be disposed between the first conductive semiconductor layer 141 and the second conductive semiconductor layer 143.
  • the thickness of the active layer 142 in the first-first direction may be 100 nm to 180 nm.
  • the present invention is not limited to this length and may be variously changed according to the size of the semiconductor device 10.
  • the active layer 142 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 141 meet holes (or electrons) injected through the second conductive semiconductor layer 143.
  • the active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate light having a corresponding wavelength.
  • the active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142.
  • the structure of is not limited to this.
  • the active layer can generate light in the visible wavelength range.
  • the active layer may output light in one of wavelength bands of blue, green, and the like.
  • the second conductivity type semiconductor layer 143 may be disposed on the active layer 142.
  • the second conductive semiconductor layer 143 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and a second dopant may be doped into the second conductive semiconductor layer 143.
  • the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba
  • the second conductive semiconductor layer 143 doped with the second dopant may be a p-type semiconductor layer.
  • the second conductivity-type semiconductor layer 143 may have a thickness in the first-first direction (X1 axis direction) of 250 nm to 350 nm. However, it is not limited to this thickness.
  • the first electrode 131 may be disposed on the first conductivity type semiconductor layer 141.
  • the first conductivity type semiconductor layer 141 may be partially exposed by etching.
  • the first electrode 131 may be disposed on the first conductive semiconductor layer 141 exposed by etching.
  • the first electrode 131 may be electrically connected to the first conductivity type semiconductor layer 141.
  • the second electrode 132 may be disposed on the second conductivity type semiconductor layer 143.
  • the second electrode 132 may be electrically connected to the second conductive semiconductor layer 143.
  • the first electrode 131 and the second electrode 132 are indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc oxide (IGZO). ), Indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga) ZnO), ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, but may be formed, including, but not limited to such materials.
  • the first electrode 131 and the second electrode 132 may be indium tin oxide (ITO), but are not limited thereto.
  • the thickness of the first electrode 131 and the second electrode 132 may be 40 nm to 70 nm. However, the present invention is not limited thereto, and the thicknesses of the first electrode 131 and the second electrode 132 may be different from each other, or may have different compositions.
  • the insulating layer 160 may be disposed on the top and side surfaces of the semiconductor structure.
  • the cut layer may include holes H1 and H2 exposing portions of the first electrode 131 and the second electrode 132.
  • the insulating layer 160 may electrically insulate the semiconductor structure 140 from the outside.
  • the insulating layer 160 may include at least one of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, but is not limited thereto.
  • the semiconductor device does not include the intermediate layer 170, the coupling layer 130, and the sacrificial layer 120 disposed under the first conductive semiconductor layer 141. You may not. Except for these structural differences, the rest of the structure may be the same as described in FIGS. 1A to 3.
  • the upper surfaces S1, S2, and S3 of the semiconductor structure 140 may include a first upper surface S1 on which the first electrode 151 is disposed, and a second upper surface S2 on which the second electrode 152 is disposed. And an inclined surface S3 disposed between the first upper surface S1 and the second upper surface S2.
  • the active layer 142 may include first outer surfaces P1 and P2.
  • the first outer side surface may include a first-first outer side surface P1 and a first-second outer side surface P2.
  • the semiconductor structure 140 may additionally include a second outer surface S4.
  • the first upper surface S1 may be defined as a surface on which the first conductive semiconductor layer 141 is exposed
  • the second upper surface S2 is defined as an upper surface of the second conductive semiconductor layer 143. can do.
  • the inclined surface S3 may be defined as an inclined region formed by mesa etching and disposed between the first upper surface S1 and the second upper surface S2.
  • first-first outer side surface P1 is a side surface at which the active layer 142 is exposed on the inclined surface S3, and the first-second outer side surface P2 is a side surface exposed other than the first-first outer surface P1.
  • the second outer side surface S4 may be defined as a side surface of the semiconductor structure 140 including the 1-2th outer side surface P2.
  • the second outer side surface S4 may include a second-first outer side surface S41, a second-second outer side surface S42, and a second-third outer side surface S43.
  • the 2-2 outer side surface S42 is positioned to face the inclined surface S3, and the 2-1 outer side surface S41 and the 2-3th outer side surface S43 are located at the 2-2 outer side surface S42. It may be defined as an outer surface positioned between the inclined surface (S3).
  • an area ratio of the area of the second upper surface S2 and the area of the first outer surface P1 and P2 may be 1: 0.0005 to 1: 0.01.
  • the contents of the first angle, the second angle, and the height difference d1, d2, and d3 may be equally applicable.
  • a semiconductor device according to another embodiment may emit green, blue light.
  • 10A to 10F are flowcharts illustrating a method of manufacturing a semiconductor device according to an embodiment.
  • ions may be implanted into the donor substrate S.
  • the donor substrate S may include an ion layer I.
  • the donor substrate S may include an intermediate layer 170 disposed on one side and a first layer 171 disposed on the other side.
  • the intermediate layer 170 may be a layer disposed on the bonding layer 130 of the semiconductor device in FIG. 12.
  • the donor substrate S may include an intermediate layer 170 and a first layer 171.
  • the ions implanted into the donor substrate S may include hydrogen (H) ions, but are not limited thereto.
  • the ion layer I may be spaced apart from a surface of the donor substrate S by a predetermined distance.
  • the ion layer I may be 2 ⁇ m or less from one side of the donor substrate S.
  • the ion layer I may be formed to be 2um apart from one side of the donor substrate S. That is, the thickness of the intermediate layer 170 may be 2um.
  • the thickness of the intermediate layer 170 may be 0.4 ⁇ m to 0.6 ⁇ m.
  • the sacrificial layer 120 may be disposed between the substrate 110 and the bonding layer 130.
  • the separation layer 180 may be disposed between the substrate 110 and the sacrificial layer 120.
  • the substrate 110 may be a transparent substrate including sapphire (Al 2 O 3), glass, or the like. Accordingly, the substrate 110 may transmit the laser light radiated from the bottom. As a result, the laser light may be absorbed by the sacrificial layer 120 during the laser lift-off.
  • the separation layer 180 may improve the regeneration of the substrate 110, for example, a sapphire substrate.
  • the separation layer 180 also facilitates transfer by laser lift off (LLO) described in FIGS. 11A to 11E.
  • LLO laser lift off
  • the separation layer 180 may be made of the same material as the bonding layer 130.
  • the separation layer 180 may include SiO 2.
  • the sacrificial layer 120 may be disposed on the substrate 110 without the separation layer 180.
  • the substrate 110, the separation layer 180, the sacrificial layer 120, and the bonding layer 130 may be stacked in this order.
  • the bonding layer 130 may include SiO 2
  • the bonding layer 130 disposed on the sacrificial layer 120 may include the bonding layer 130 and the O 2 plasma disposed below the intermediate layer 170.
  • the present invention is not limited thereto, and cutting may be performed by a material other than oxygen.
  • the bonding layer 130 disposed on the sacrificial layer 120 and the bonding layer 130 disposed below the intermediate layer 170 may be subjected to an etching process such as polishing and annealing on surfaces facing each other.
  • the separation layer 180 is disposed on the substrate 110, the sacrificial layer 120 is disposed on the separation layer 180, the bonding layer 130 is disposed on the sacrificial layer 120, and the bonding is performed.
  • the donor substrate S may be spaced apart from the upper layer 130.
  • the intermediate layer 170 is disposed on the bonding layer 130 and the bonding layer 130 disposed at the lowermost portion, and the ion layer I and the first layer 171 are disposed on the intermediate layer 170. May be arranged in order.
  • the intermediate layer 170 separated from the donor substrate may be disposed on the bonding layer 130.
  • the ion layer I of FIG. 10B may be removed by fluid jet cleaving, so that the first layer 171 may be separated from the intermediate layer 170.
  • the first layer separated from the donor substrate may be reused as the substrate.
  • the separated first layer can be used as a donor substrate in FIGS. 10A-10C.
  • the separated first layer may be newly formed as a donor substrate including a first layer, an ion layer, and an intermediate layer. This can provide the effect of manufacturing cost and cost reduction.
  • the intermediate layer 170 may be disposed on the bonding layer 130.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the intermediate layer 170 may contact the semiconductor structure 140. Since the intermediate layer 170 may have defects during epitaxial deposition due to the roughness of the upper surface due to voids generated by the ion implantation process, the upper surface of the intermediate layer 170 may be flattened by polishing. Can be. For example, chemical mechanical planarization may be performed on the upper surface of the intermediate layer 170, and the semiconductor structure 140 may be disposed on the upper surface of the intermediate layer 170 after the planarization. By such a configuration, the semiconductor structure 140 may have improved electrical characteristics.
  • the semiconductor structure 140 may be disposed on the intermediate layer 170.
  • the semiconductor structure 140 is on the first conductive semiconductor layer 141 disposed on the intermediate layer 170, the first cladding layer 144 and the first cladding layer 144 disposed on the first conductive semiconductor layer.
  • the active layer 142 may be disposed on the active layer 142 and the second conductive semiconductor layer 143 may be disposed on the active layer 142.
  • the semiconductor structure 140 may be applied in the same manner as described above with reference to FIG. 12.
  • primary etching may be performed from a portion of the semiconductor structure 140 to a portion of the first conductivity type semiconductor layer 141.
  • the primary etching may be by wet etching or dry etching, but is not limited thereto. Various methods may be applied.
  • the second electrode 152 of FIG. 10E may be disposed on the second conductive semiconductor layer 143 and patterned as shown in FIG. 10E. However, it is not limited to this method.
  • a second electrode 152 may be disposed on the semiconductor structure 140.
  • the second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b.
  • An area of a lower surface of the second electrode 152 may be smaller than an upper surface of the second conductive semiconductor layer 143.
  • the edge of the second electrode 152 may be disposed 1 ⁇ m to 3 ⁇ m from an edge of the second conductive semiconductor layer 143.
  • the first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.
  • the second electrode 152 is formed before the primary etching, and the first electrode 151 is etched after the primary etching to be disposed on the exposed top surface of the first conductive semiconductor layer 41. Can be.
  • the first electrode 151 and the second electrode 152 may be disposed at different positions from the substrate 110.
  • the first electrode 151 may be disposed on the first conductivity type semiconductor layer 141.
  • the second electrode 152 may be disposed on the second conductivity type semiconductor layer 143. Accordingly, the second electrode 152 may be disposed above the first electrode 151.
  • the present invention is not limited thereto.
  • the first electrode 151 may be disposed above the second electrode 152.
  • the first electrode 151 may be disposed on the first conductive semiconductor layer 141 and electrically connected to the first conductive semiconductor layer 141. This may be equally applicable to the description of FIG. 12.
  • secondary etching may be performed to the upper surface of the substrate 110.
  • the secondary etching may be by wet etching or dry etching, but is not limited thereto.
  • the secondary etching may have a thickness greater than that of the primary etching.
  • the semiconductor device disposed on the substrate through secondary etching may be isolated in the form of a plurality of chips.
  • two semiconductor devices may be disposed on the substrate 110 through secondary etching in FIG. 10F.
  • the number of semiconductor devices may be set variously according to the size of the substrate and the size of the semiconductor device.
  • the insulating layer 160 may be disposed to cover the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover side surfaces of the sacrificial layer 120, the coupling layer 130, the intermediate layer 170, and the semiconductor structure 140.
  • the insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed. An upper surface of the exposed first electrode 151 may be electrically connected to an electrode pad or the like to inject current.
  • the insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.
  • the exposed upper surface of the second electrode 152 may be electrically connected to an electrode pad or the like to inject current.
  • a portion of the insulating layer 160 may be disposed on the upper surface of the substrate.
  • the insulating layer 160 disposed between the adjacent semiconductor chips may be in contact with the substrate 110.
  • 11A to 11E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to an embodiment.
  • a method of manufacturing a display device separates a semiconductor device from a substrate by selectively irradiating a laser to a semiconductor device including a plurality of semiconductor devices disposed on the substrate 110. And disposing the separated semiconductor device on the panel substrate.
  • the semiconductor device before the transfer is a separation layer disposed on the substrate 110, the sacrificial layer disposed on the separation layer, the bonding layer disposed on the sacrificial layer, as shown in FIGS. 10A to 10F. It may include a semiconductor structure, a first electrode, a second electrode and an insulating layer.
  • the semiconductor structure may include a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the substrate 110 may be the same as the substrate 110 described above with reference to FIGS. 10A to 10F.
  • a plurality of semiconductor devices may be disposed on the substrate 110.
  • the plurality of semiconductor devices may include a first semiconductor device 10-1, a second semiconductor device 10-2, a third semiconductor device 10-3, and a fourth semiconductor device 10-4. have.
  • the present invention is not limited thereto, and the semiconductor device may have various numbers.
  • the conveyance mechanism 210 may include the first bonding layer 211 and the conveyance frame 212 disposed below.
  • the carrier frame 212 may have an uneven structure, and may easily bond the semiconductor element and the first bonding layer 211 to each other.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be separated from the transfer mechanism 210. have.
  • coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed.
  • the selected semiconductor device may be separated from the substrate 110 by irradiating a laser under the selected semiconductor device.
  • the transfer mechanism 210 moves upward, and the semiconductor element can move along the movement of the transfer mechanism 210.
  • the substrate 110 and the first semiconductor device 10-1 may be irradiated with a laser under a region where the first semiconductor device 10-1 and the third semiconductor device 10-3 are disposed.
  • the third semiconductor device 10-3 may be separated.
  • the transport mechanism 210 may be formed such that the bonding layer 211 bonds with one semiconductor element so as to separate one semiconductor element at a time.
  • a laser lift-off (LLO) using a photon beam having a specific wavelength band may be applied to the method of separating the semiconductor device from the substrate 110.
  • the center wavelength of the irradiated laser may be 266 nm, 532 nm, or 1064 nm, but is not limited thereto.
  • the separation layer 180 and the coupling layer 130 disposed between the semiconductor device and the substrate 110 may prevent physical damage between the semiconductor devices due to laser lift-off (LLO).
  • the sacrificial layer may be separated from the semiconductor device by laser lift-off (LLO).
  • LLO laser lift-off
  • the sacrificial layer may be partially removed due to separation and the remaining sacrificial layer may be separated together with the bonding layer.
  • the sacrificial layer and the bonding layer, the semiconductor structure, the first electrode, and the second electrode, which are layers disposed on the sacrificial layer may be separated into the substrate 110.
  • the separation layer 180 may be left on the substrate 110.
  • a portion of the sacrificial layer may be left on the top surface of the separation layer, but is not shown below.
  • the plurality of semiconductor devices separated by the substrate 110 may have a predetermined distance from each other.
  • the first semiconductor device 10-1 and the third semiconductor device 10-3 are separated from the growth substrate, and the first semiconductor device 10-1 and the third semiconductor device 10-3 are separated from each other.
  • the second semiconductor device 10-2 and the fourth semiconductor device 10-4 having the same separation distance from each other may be separated in the same manner. As a result, semiconductor devices having the same separation distance may be transferred to the display panel.
  • the selected semiconductor device may be disposed on the panel substrate.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the panel substrate 300.
  • the second bonding layer 310 may be disposed on the panel substrate 300, and the first semiconductor element 10-1 and the third semiconductor element 10-3 may be disposed on the second bonding layer 310. It can be placed on.
  • the first semiconductor device 10-1 and the third semiconductor device 10-3 may be in contact with the second bonding layer. In this manner, semiconductor devices having spaced intervals may be disposed on the panel substrate to improve the efficiency of the transfer process.
  • a laser may be irradiated to separate the first bonding layer 211 and the selected semiconductor device.
  • the laser may be irradiated onto the transfer mechanism 210 to physically separate the first bonding layer 211 and the selected semiconductor device.
  • the first semiconductor element 10-1 and the third semiconductor element 10-3 may be separated from the transfer mechanism 210. have.
  • coupling between the second bonding layer 310, the first semiconductor device 10-1, and the third semiconductor device 10-3 may be performed.
  • FIG. 12 is a conceptual diagram of a display device to which a semiconductor device is transferred according to an exemplary embodiment.
  • a display device including a semiconductor device may include a second panel substrate 410, a driving thin film transistor T2, a planarization layer 430, a common electrode CE, a pixel electrode AE, and the like. It may include a semiconductor device.
  • the driving thin film transistor T2 includes a gate electrode GE, a semiconductor layer SCL, an ohmic contact layer OCL, a source electrode SE, and a drain electrode DE.
  • the driving thin film transistor is a driving device and may be electrically connected to the semiconductor device to drive the semiconductor device.
  • the gate electrode GE may be formed together with the gate line.
  • the gate electrode GE may be covered with the gate insulating layer 440.
  • the gate insulating layer 440 may be formed of a single layer or a plurality of layers made of an inorganic material, and may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or the like.
  • the semiconductor layer SCL may be disposed on the gate insulating layer 440 in a predetermined pattern (or island) form so as to overlap the gate electrode GE.
  • the semiconductor layer SCL may be formed of a semiconductor material including any one of amorphous silicon, polycrystalline silicon, oxide, and organic material, but is not limited thereto.
  • the ohmic contact layer OCL may be disposed on the semiconductor layer SCL in a predetermined pattern (or island) form.
  • the ohmic contact layer PCL may be for an ohmic contact between the semiconductor layer SCL and the source / drain electrodes SE and DE.
  • the source electrode SE is formed on the other side of the ohmic contact layer OCL to overlap one side of the semiconductor layer SCL.
  • the drain electrode DE may be formed on the other side of the ohmic contact layer OCL to be spaced apart from the source electrode SE while overlapping the other side of the semiconductor layer SCL.
  • the drain electrode DE may be formed together with the source electrode SE.
  • the planarization layer may be disposed on an entire surface of the second panel substrate 410.
  • the driving thin film transistor T2 may be disposed in the planarization layer.
  • the planarization layer according to an embodiment may include an organic material such as benzocyclobutene or photo acryl, but is not limited thereto.
  • the groove 450 may be a predetermined emission region, and a semiconductor device may be disposed.
  • the light emitting area may be defined as a remaining area of the display apparatus except for a circuit area.
  • the groove 450 may be concave in the planarization layer 430, but is not limited thereto.
  • the semiconductor device may be disposed in the groove 450.
  • the first and second electrodes of the semiconductor device may be connected to a circuit (not shown) of the display device.
  • the semiconductor device may be attached to the groove 450 through the adhesive layer 420.
  • the adhesive layer 420 may be the second bonding layer, but is not limited thereto.
  • the second electrode 152 of the semiconductor device may be electrically connected to the source electrode SE of the driving thin film transistor T2 through the pixel electrode AE.
  • the first electrode 151 of the semiconductor device may be connected to the common power line CL through the common electrode CE.
  • the first and second electrodes 151 and 152 may be stepped with each other, and the electrode 151 at a relatively lower position among the first and second electrodes 151 and 152 may be the same as the top surface of the planarization layer 430. It can be located on a horizontal line. However, the present invention is not limited thereto.
  • the pixel electrode AE may electrically connect the source electrode SE of the driving thin film transistor T2 and the second electrode of the semiconductor device.
  • the common electrode CE may electrically connect the common power line CL and the first electrode of the semiconductor device.
  • the pixel electrode AE and the common electrode CE may each include a transparent conductive material.
  • the transparent conductive material may include a material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.
  • SD standard definition
  • HD high definition
  • HD full HD
  • UH. Ultra HD
  • the display device may be a display panel or a TV having a diagonal size of 100 inches or more, and the pixel may be implemented as a light emitting diode (LED).
  • LED light emitting diode
  • the embodiment implements an image and an image by using a semiconductor device, color purity and color reproduction are excellent.
  • the embodiment implements an image and an image by using a light emitting device package having excellent linearity, thereby enabling a clear large display device of 100 inches or more.
  • the embodiment can realize a high resolution 100 inch or larger display device at low cost.
  • the semiconductor device according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit.
  • the semiconductor device of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
  • the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the reflecting plate is disposed on the bottom cover, and the light emitting module emits light.
  • the light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate.
  • the display panel is disposed in front of the optical sheet, the image signal output circuit supplies the image signal to the display panel, and the color filter is disposed in front of the display panel.
  • the lighting apparatus may include a light source module including a substrate and a semiconductor device of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, a street lamp or the like.
  • the camera flash of the mobile terminal may include a light source module including the semiconductor device of the embodiment.

Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며, 상기 제2 도전형 반도체층의 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01인 반도체 소자를 개시한다.

Description

반도체 소자
실시예는 반도체 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
또한, 다양한 분야에서 발광 소자의 크기를 감소시키는 연구가 활발히 진행 중이다. 예컨대, 디스플레이 분야에서 발광 소자의 크기가 감소함에 따라 해상도가 개선될 수 있다.
다만, 발광 소자의 크기가 작아짐에 따라, 전류 밀도 감소 시 저하된 광 출력을 제공하는 문제가 존재한다.
실시예는 반도체 소자를 제공한다.
또한, 저전류밀도에서 개선된 광속을 갖는 반도체 소자를 제공한다.
또한, 광 출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며, 상기 제2 도전형 반도체층의 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01이다.
상기 반도체 구조물은, 상기 제1 전극이 배치되는 제1 상부면, 상기 제2 전극이 배치되는 제2 상부면 및 상기 제1 상부면과 상기 제2 상부면 사이에 배치되는 경사면을 포함하고, 상기 활성층은 상기 경사면에서 노출되는 제1-1 외측면 및 상기 제1-1 외측면 이외의 제1-2 외측면을 포함할 수 있다.
상기 반도체 구조물의 바닥면에서 상기 제2 상부면까지의 제1 최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1 상부면까지의 제2 최소높이의 비는 1:0.6 내지 1:0.95일 수 있다.
상기 제1 최소높이와 상기 제2 최소높이의 차는 2㎛ 보다 작을 수 있다.
상기 활성층은 교대로 배치되는 우물층과 장벽층을 포함하고, 상기 우물층과 상기 장벽층의 각 개수는 1개 내지 10개일 수 있다.
상기 반도체 구조물 하부에 배치되는 결합층; 상기 결합층 하부에 배치되는 희생층을 더 포함할 수 있다.
상기 결합층과 상기 반도체 구조물 사이에 배치되는 중간층을 더 포함하고,
상기 중간층은 GaAs를 포함할 수 있다.
상기 제1-1 외측면과 상기 제2 상부면 사이의 최소거리는 상기 제1-1 외측면과 상기 제1 상부면 사이의 최소거리보다 작을 수 있다.
상기 경사면은 가상의 수평면과 제1 각도를 이루고, 상기 반도체 구조물은 측면이 상기 수평면과 제2 각도를 이루며, 상기 제1 각도는 상기 제2 각도보다 작을 수 있다.
상기 제1 각도는 60도 내지 80도이고, 상기 제2 각도는 70도 내지 90도일 수 있다.
실시예에 따르면, 반도체 소자를 구현할 수 있다.
또한, 저전류밀도에서 개선된 광속을 갖는 반도체 소자를 제작할 수 있다.
또한, 광 출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a은 일 실시예에 따른 반도체 소자의 사시도이고,
도 1b는 일 실시예에 따른 반도체 소자의 단면도이고,
도 2는 일 실시예에 따른 반도체 소자의 평면도이고,
도 3은 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 광 효율을 도시한 그래프이고,
도 4 및 도 5는 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 S값과 이상 계수(ideality factor)를 도시한 그래프이고,
도 6은 우물층/장벽층의 개수 별 전류 밀도(current density)에 따른 외부 양자 효율(EQE)을 도시한 그래프이고,
도 7은 우물층/장벽층의 개수 별 제2 상부면의 면적에 따른 활성층의 외측면의 면적 비를 도시한 그래프이고,
도 8는 제2 상부면의 면적 별 우물층/장벽층의 개수에 따른 상대적인 광 출력을 도시한 그래프이고,
도 9은 또 다른 실시예에 따른 반도체 소자의 단면도이고,
도 10a 내지 도 10f는 일 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이고,
도 11a 내지 도 11e는 일 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이고,
도 12은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 실시예에 따른 반도체 소자 패키지는 소형의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. 그리고 소형의 반도체 소자는 구조적 크기가 수 마이크로에서 수백 마이크로일 수 있다. 또한, 실시예에 따른 반도체 소자는 구조적 크기가 하기에 설명된 바와 같이 30㎛ 내지 60㎛일 수 있으나, 반드시 그렇게 제한되는 것은 아니다. 또한, 실시예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.
도 1a은 일 실시예에 따른 반도체 소자의 사시도이고, 도 1b는 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 일 실시예에 따른 반도체 소자의 평면도이다.
도 1a, 도 1b 및 도 2를 참조하면, 일 실시예에 따른 반도체 소자는 반도체 구조물(140), 제1 전극(151), 제2 전극(152) 및 절연층(160)을 포함할 수 있다.
구체적으로, 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층(142) 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(152) 및 희생층(120), 결합층(130), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143)을 감싸는 절연층(160)을 포함할 수 있다.
먼저, 희생층(120)은 실시예에 따른 반도체 소자의 최하부에 배치된 층일 수 있다. 즉, 희생층(120)은 제1-2 방향(X2 방향)으로 최외측에 배치된 층일 수 있다. 희생층(120)은 기판(미도시됨) 상에 배치될 수 있다.
여기서, 제1 방향(X 방향)은 반도체 구조물(140)의 두께 방향으로, 제1-1 방향(X1 방향)과 제1-2 방향(X2 방향)을 포함한다. 제1-1 방향(X1 방향)은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(121)에서 제2 도전형 반도체층(123)을 향한 방향이다. 그리고 제1-2 방향은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(123)에서 제1 도전형 반도체층(121)을 향한 방향으로, 제1-1 방향의 반대 방향이다. 또한, 여기서, 제2 방향(Y 방향)은 제1 방향(X방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y 방향)은 제2-1 방향(Y1 방향)과 제2-2 방향(Y2 방향)을 포함하며, 제2-1 방향(Y1 방향)은 제2-2 방향(Y2 방향)에 반대 방향이다.
희생층(120)은 반도체 소자를 디스플레이 장치로 전사하면서 남겨진 층일 수 있다. 예컨대, 반도체 소자가 디스플레이 장치로 전사되는 경우 희생층(120)은 전사 시 조사되는 레이저에 의해 분리될 수 있다. 예를 들어, 희생층(120)은 레이저에 의해 일부 분리되고, 그 외 부분은 남겨질 수 있다. 다만, 이에 한정되지 않고 전부 제거될 수도 있다. 그리고 희생층(120)은 조사된 레이저의 파장에서 분리 가능한 재질을 포함할 수 있으며, 레이저의 파장은 266㎚, 532㎚, 1064㎚ 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(120)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxide) 계열 물질을 포함할 수 있다.
희생층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
희생층(120)은 제1 방향(X방향)으로 두께가 20㎚이상 일 수 있다. 바람직하게, 희생층(120)은 제1 방향(X방향)으로 두께가 40㎚이상 일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 결합층(130)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
결합층(130)의 두께는 30㎚ 내지 1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 결합층(130)은 희생층(120)과 중간층(170)을 서로 접합하기 위해 어닐링이 수행될 수 있다. 이 때, 결합층(130) 내 수소 이온이 배출되면서 박리가 일어날 수 있다. 이에, 결합층(130)은 표면 거칠기가 1㎚ 이하일 수 있다. 이러한 구성에 의하여, 분리층(이하 도 10b 참조)과 결합층은 용이하게 접합할 수 있다. 결합층(130)과 희생층(120)은 서로 배치 위치가 서로 바뀔 수도 있다.
중간층(170)은 결합층(130) 상에 배치될 수 있다. 중간층(170)은 GaAs를 포함할 수 있다. 중간층(170)은 결합층(130)을 통해 희생층(120)과 결합할 수 있다.
또한, 반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)을 포함할 수 있다.
제1 도전형 반도체층(141)은 중간층(170) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께는 0.5㎛ 내지 2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1) 또는 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
중간층(170)과 제1 도전형 반도체층(141) 사이에 에칭 스탑층(미도시됨)과 반사층(미도시됨)이 배치될 수 있다.
예컨대, 에칭 스탑층(미도시됨)은 GaInP를 포함할 수 있으며, 두께는 100㎚ 내지 200㎚일 수 있으나, 이에 한정되는 것은 아니다. 에칭 스탑층은 에칭 공정에서 에칭 깊이를 제한할 수 있다.
그리고 반사층(미도시됨)은 DBR(distributed bragg reflector) 구조일 수 있고, 예컨대 AlGaAs를 포함할 수 있다. 또한, 반사층(미도시됨)은 Al과 Ga의 조성비가 상이한 복수의 물질을 여러층으로 교대로 적층한 구조로 이루어질 수 있다. 예컨대, 반사층(미도시됨)은 46㎚ 두께의 Al0 . 5GaAs을 포함하는 제1 층(미도시됨)과 51㎚ 두께의 Al0 . 9GaAs를 포함하는 제2 층(미도시됨)이 26 쌍으로 적층된 구조일 수 있다. 다만, 이에 한정되는 것은 아니다.
이로써, 반사층(미도시됨)은 일정 파장의 빛을　반사할 수 있다. 예컨대, 반사층(미도시됨)은 적색 광을 반사할 수 있다. 즉, 반사층(미도시됨)은 단일　DBR이 아닌 다중　DBR을 적용하여 스톱 밴드의 대역폭을 증가시켜　반사율을 높히고 광속을 개선하는 효과를 제공할 수 있다. 또한, 반사층(미도시됨)은 굴절율이 상이한 복수의 층으로 이루어질 수 있다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 광을 생성할 수 있다. 예컨대, 활성층(142)은 자외선 파장 대역의 광을 피크 파장으로 하는 광을 생성할 수 있다. 다만, 이러한 파장 대역에 한정되는 것은 아니다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다. 예컨대, 활성층(142)은 교번하여 배치되는 우물층과 장벽층을 포함할 수 있다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 예컨대, 우물층은 GaInP를 포함하고, 장벽층은 AlGaInP를 포함할 수 있다. 우물층과 장벽층의 두께는 각각 7㎚일 수 있으나, 이에 한정되는 것은 아니다.
활성층(142)의 두께는 0.2㎛ 내지 0.7㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
그리고 제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광 재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤1) 또는 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0=x≤=1)의 초격자구조를 포함할 수 있다.
실시예에서, 제2-2 도전형 반도체층(143b)은 소정의 도핑 농도로 제2 도펀트가 도핑될 수 있다. 예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X10-18 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다. 또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 과 전기적으로 연결될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141)에서 메사 식각이 이루어진 상면의 일부분에 배치될 수 있다. 이에 따라, 제1 전극(151)은 제2 도전형 반도체층(143)의 상면에 배치된 제2 전극(152)보다 하부에 배치될 수 있다.
제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
앞서 설명한 바와 같이, 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140) 덮을 수 있다. 즉, 절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140)의 외측에 배치되어, 희생층(120)의 측면, 결합층(130)의 측면을 덮을 수 있다. 또한, 절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 이러한 구성에 의하여, 제1 전극(151)은 노출된 상면을 통해 전극 또는 패드와 전기적으로 연결되어 전류가 주입될 수 있다. 마찬가지로, 제2 전극(152)은 제1 전극(151)과 마찬가지로 노출된 상면을 포함할 수 있다. 절연층(160)은 결합층(130)과 희생층(120)을 덮어, 희생층(120)과 결합층(130)은 외부로 노출되지 않을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
노출된 제1 전극(151)의 상면과 노출된 제2 전극(152)의 상면은 다양한 형상을 가질 수 있다.
절연층(160)은 반도체 구조물(140)에서 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이를 전기적으로 분리할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
또한, 실시 예에 따른 반도체 구조물(140)의 상면(S1, S2, S3)은 제1 전극(151)이 배치되는 제1 상부면(S1), 제2 전극(152)이 배치되는 제2 상부면(S2), 및 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사면(S3)을 포함할 수 있다.
또한, 활성층(142)은 제1 외측면(P1, P2)을 포함할 수 있다. 그리고 제1 외측면은 제1-1 외측면(P1), 제1-2 외측면(P2)을 포함할 수 있다.
또한, 반도체 구조물(140)은 추가적으로 제2 외측면(S4)을 포함할 수 있다.
여기서, 제1 상부면(S1)은 제1 전극(151)과 접하고 제1 도전형 반도체층(141)이 노출되는 면으로 정의할 수 있고, 제2 상부면(S2)은 제2 전극(152)과 접하고 제2 도전형 반도체층(143)의 상면으로 정의할 수 있다. 또한, 경사면(S3)은 메사 식각에 의해 형성되어 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사 영역으로 정의할 수 있다. 또한, 제1 상부면(S1)은 제2 상부면(S2)보다 하부에 배치될 수 있다. 그리고 경사면(S3)은 일단부가 제1 상부면(S1)과 접하고, 타단부가 제2 상부면(S2)과 접할 수 있다.
또한, 제1-1 외측면(P1)은 경사면(S3)에서 활성층(142)이 노출되는 측면이고, 제1-2 외측면(P2)은 활성층(142)에서 제1-1 외측면(P1) 이외에 노출되는 측면으로 정의할 수 있다. 그리고 제2 외측면(S4)은 제1-2 외측면(P2)을 포함하는 반도체 구조물(140)의 측면으로 정의할 수 있다.
또한, 제2 외측면(S4)은 제2-1 외측면(S41), 제2-2 외측면(S42), 제2-3 외측면(S43)을 포함할 수 있다. 그리고 제2-2 외측면(S42)은 경사면(S3)과 마주보도록 위치하고, 제2-1 외측면(S41) 및 제2-3 외측면(S43)은 제2-2 외측면(S42)과 경사면(S3) 사이에 위치하는 발광 구조물(140)의 외측면으로 정의할 수 있다. 또한, 이하에서 '칩 사이즈'는 제2 상부면(S2)의 면적을 의미한다.
실시예에 따른 반도체 소자는 제2 상부면(S2)의 면적(칩 사이즈)과 제1 외측면(P1, P2)의 면적의 면적 비는 1:0.0005 내지 1:0.01일 수 있다.
실시예에 따른 반도체 소자는 이러한 구성에 의하여 광 성능을 개선할 수 있다. 구체적으로, 반도체 소자에서 제1 외측면(P1, P2)의 면적이 커질수록 노출된 표면의 결함으로 인해 비발광(SRH, Shockley-Read-Hall) 재결합이 발생하고, 비발광 재결합에 의해 캐리어 손실(carrier loss)이 증가하여 광 성능이 저하될 수 있다. 또한, 이러한 제1 외측면(P1, P2)의 면적은 활성층(142)의 페어(pair) 수(이하 우물층/장벽층의 개수 또는 우물층과 장벽층의 각 개수)에 따라 변경될 수 있다. 예컨대, 활성층(142)의 페어(pair) 수가 증가하면, 제1 외측면(P1, P2)의 면적도 증가하여 비발광 재결합에 의한 캐리어 손실이 커질 수 있다.
또한, 제2 상부면(S2)의 면적이 변경됨에 따라, 전술한 소형의 반도체 소자에서 외부 양자 효율(External Quantum Efficiency, EQE)도 변경될 수 있다. 예컨대, 제2 상부면(S2)의 면적이 감소하면, 전류 주입이 감소하여 외부 양자 효율(EQE)의 저하가 발생할 수 있다.
이에 따라, 외부 양자 효율(EQE)을 개선하기 위해 제2 상부면(S2)의 면적을 증가하면, 활성층(142)의 외측면(P1, P2)의 면적도 커져 상기 외측면(P1, P2)의 결함에 의한 비발광(SRH) 재결합이 증가할 수 있다. 이에, 실시예에 따른 반도체 소자는 외측면(P1, P2)의 면적과 제2 상부면(S2)의 면적에 대한 면적 비를 최적화하여 캐리어 손실(Carrier loss) 및 누설 전류(leakage current)를 제어하여 광 성능을 개선할 수 있다.
그리고 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비가 1:0.0005보다 작은 경우, 전류 주입이 감소하는 문제가 존재한다. 또한, 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비가 1:0.01보다 큰 경우에 제1 외측면(P1, P2)에서 비발광(SRH) 재결합이 증가하여 캐리어 손실이 커지는 문제가 존재한다.
상기 내용에 대해 이하 도 3 내지 도 8에서 자세히 설명한다.
또한, 경사면(S3)이 가상의 수평면과 이루는 제1 각도(θ2)는 20°내지 80°일 수 있다. 제1 각도(θ2)가 20°보다 작은 경우에는 제2 상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1 각도(θ2)가 80°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다.
또한, 반도체 구조물(140)의 측면이 수평면과 이루는 제2 각도(θ1)는 70°내지 90°일 수 있다. 제2 각도(θ1)가 70°보다 작은 경우 제2 상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다.
또한, 제1-1 외측면(P1)은 경사면(S3)에서 제2 상부면(S2) 보다 제1 상부면에 인접하게 배치될 수 있다. 실시예로, 경사면(S3)에서 제1-1 외측면(P1)과 제2 상부면(S2) 사이의 최소거리는 제1-1 외측면(P1)과 제1 상부면(S1) 사이의 최소거리보다 작을 수 있다. 이러한 구성에 의하여, 활성층(142)의 노출되는 면적이 감소하고 광 효율 저하를 방지할 수 있다. 특히, 상술한 바와 같이 제1 각도(θ1)가 제2 각도(θ2)보다 큰 경우, 경사면(S3)에서 제1-1 외측면(P1)의 면적이 상술한 제1-2 외측면(P2)의 면적보다 커 캐리어 손실에 따른 광 효율 저하를 더욱 효율적으로 방지할 수 있다.
또한, 제2 상부면(S2)은 식각된 두께만큼 제1 상부면(S1)보다 높아질 수 있다. 즉, 식각이 깊어질수록 제1 상부면(S1)과 제2 상부면(S2)의 높이 차(d3)는 커질 수 있다.
제1 상부면(S1)과 제2 상부면(S2)의 높이 차(d3)가 2㎛보다 큰 경우, 전사 과정에서 칩의 수평이 틀어질 수 있다. 전사 과정은 칩을 성장 기판에서 옮기는 작업을 의미할 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다.
반도체 구조물(140)의 바닥면(B1)에서 제2 상부면(S2)까지의 제1 최소높이(d1)와 반도체 구조물(140)의 바닥면(B1)에서 제1 상부면(S1)까지의 제2 최소높이(d2)의 비(d1:d2)는 1:0.6 내지 1:0.95일 수 있다. 높이의 비(d1:d2)가 1:0.6 보다 작은 경우 단차가 커져 전사 공정시 불량률이 높아질 수 있으며, 높이의 비가 1:0.95보다 작은 경우 메사 식각 깊이가 낮아져 부분적으로 제1 도전형 반도체층(141)이 노출되지 않을 수 있다.
반도체 구조물(140)의 바닥면에서 제2 상부면(S2)까지의 제1 최소높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1 최소높이(d1)는 반도체 구조물(140) 의 전체 두께일 수 있다. 반도체 구조물(140)의 바닥면에서 제1 상부면(S1)까지의 제2 최소높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다.
이때, 제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)는 350㎚이상 2.0㎛이하일 수 있다. 높이 차(d3)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이 차(d3)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.
제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)가 1.0㎛ 이하인 경우, 반도체 구조물의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)는 0.6㎛±0.2㎛일수 있으나 반드시 이에 한정하지 않는다.
도 3은 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 광 효율을 도시한 그래프이고, 도 4 및 도 5는 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 S값과 이상 계수(ideality factor)를 도시한 그래프이다.
먼저, 도 3 내지 도 5는 아래 표 1의 비교예 1,2(#1, #2), 실시예 1,2,3,4(#3, #4, #5, #6)에 대한 실험 결과를 나타낸다.
구체적으로, 표 1은 제2 상부면(S2)의 면적이 152㎛2에서 3502㎛2로 변경된 반도체 소자를 나타낸다. 또한, 상기 반도체 소자는 n-GaAs, n-GaAs 상에 4.0μm 두께의 n- (Al0 . 5Ga0 . 5)0.5In0 .5P, n-(Al0 . 5Ga0 . 5)0.5In0 .5P 상에 50nm 두께의 AlInP, AlInP 상에 20쌍의 Ga0 . 5In0 .5P (두께는 7nm) / (Al0 . 7Ga0 . 3)0.5In0 .5P (두께는 14nm)를 포함하는 다중 양자 우물(MQW), 다중 양자 우물(MQW) 상에 50nm 두께의 AlInP, AlInP 상에 200nm 두께의 p-Al0 . 5In0 .5P, 0.5㎛ 두께의 p-GaP 및 20nm 두께의 p ++-GaP으로 이루어지며, 칩 사이즈와 반도체 소자 개수만 변경하였다. 또한, 이하에서 반도체 소자는 우물층/장벽층의 개수가 변경될 수 있으나, 이외의 구조는 동일하게 적용하였다.
No. 제2 상부면의 면적(= 칩 사이즈)(㎛ X ㎛ = μm2) 반도체 소자 개수(개) 전체 칩 면적(=제2 상부면의 면적X반도체 소자 개수)(㎛ X ㎛= μm2) 제2 상부면의 면적과 제1 외측면의 면적의 면적 비
비교예 1(#1) 15 X 15=225 10 2250 0.0320
비교예 2(#2) 22 X 22=484 10 4840 0.0218
실시예 1(#3) 50 X 50=2,500 10 25000 0.0096
실시예 2(#4) 100 X 100=10,000 1 10000 0.0048
실시예 3(#5) 150 X 150=22,500 1 22500 0.0032
실시예 4(#6) 350 X 350=122,500 1 122500 0.0014
도 3 및 도 4를 참조하면, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 감소함에 따라 외부 양자 효율(EQE)이 감소하고, S값도 감소하는 것을 알 수 있다. 자세히 살펴보면, 실시예 1,2,3,4 및 비교예 1,2에서 외부 양자 효율(EQE)이 제2 상부면의 면적과 제1 외측면의 면적의 면적 비에 의해 의존함을 알 수 있다. 예컨대, 외부 양자 효율(EQE)은 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 감소함에 따라 높은 전류 밀도에서 최대를 가짐을 알 수 있다. 또한, 실시예 1(#3)의 전체 제2 상부면의 면적은 실시예 2,3 (#4, #5)의 전체 제2 상부면의 면적보다 큰 차이를 갖지만 외부 양자 효율(EQE)이 더 작으므로, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비에 따라 외부 양자 효율(EQE)이 제어됨을 알 수 있다.
또한, 실시예 4(#6)은 실시예 1,2,3(#3, #4, #5)와 전체 면적의 차이가 크지만, 유사한 외부 양자 효율(EQE)을 나타낸다. 이에 따라, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 1:0.0005 내지 1:0.01인 경우에 비발광(SRH) 재조합이 감소하여 외부 양자 효율(EQE)이 개선됨을 알 수 있다.
그리고 전술한 바와 같이 주입 전류(0.1A/cm2)에서 실시예 1,2,3,4(#3, #4, #5, #6)에서는 S값이 2이하 일 수 있다. 다만, 비교예 1,2(#1, #2)에서는 S값이 2보다 커 누설전류가 증가함을 알 수 있다. 여기서, S는
Figure PCTKR2019003346-appb-I000001
로 정의 될 수 있다.
그리고 L은
Figure PCTKR2019003346-appb-I000002
로 정의 되며, L 은 광 출력,
Figure PCTKR2019003346-appb-I000003
은 결합 효율(coupling efficiency),
Figure PCTKR2019003346-appb-I000004
는 발광 재결합 계수(radiative recombination coefficient),
Figure PCTKR2019003346-appb-I000005
은 활성층에서 캐리어 농도(carrier concentration in)를 의미한다.
즉, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 1:0.01보다 큰 경우에, S값이 2보다 큰 값(전류 밀도는 0.1A/cm2)으로 증가함에 따라 누설전류의 증가하여 광 출력이 저하됨을 알 수 있다.
도 5에서, 이상 계수(ideality factor)는 nidelaity으로, 아래 수학식 1을 만족할 수 있다.
Figure PCTKR2019003346-appb-M000001
여기서, q는 기본 전하(the elementary charge), k는 볼츠만 상수(Boltzmann constant), T는 온도이다. 그리고 전류는 I, 전압은 V이다.
그리고 이상 계수는 전류 밀도의 함수로 얻어지며, 이상 계수가 2인 경우 비발광(SRH, Shockley-Read-Hall) 재결합에 기인하고, 이상 계수가 2를 초과하면 결함에 의한 터널링 현상이 발생하여 비발광(SRH, Shockley-Read-Hall) 재결합에 의한 캐리어 손실이 증가함을 나타낸다.
이에 따라, 실시예 1,2,3,4(#3, #4, #5, #6)에서는 이상 계수가 2보다 작으나, 비교예 1,2(#1, #2)에서는 이상 계수가 2에 가까워 비발광(SRH, Shockley-Read-Hall) 재결합으로 인한 캐리어 손실이 증가함을 알 수 있다.
도 6은 우물층/장벽층의 개수 별 전류 밀도(current density)에 따른 외부 양자 효율(EQE)을 도시한 그래프이고, 도 7은 우물층/장벽층의 개수 별 제2 상부면의 면적에 따른 활성층의 외측면의 면적 비를 도시한 그래프이고, 도 8는 제2 상부면의 면적 별 우물층/장벽층의 개수에 따른 상대적인 광 출력을 도시한 그래프이다.
먼저, 도 6은 칩 사이즈가 30㎛Х30㎛이고, 저전류 밀도(5A/cm2이하)에서 우물층/장벽층의 개수가 증가함에 따라 외부 양자 효율(EQE)이 상대적으로 증가함을 알 수 있다. 이하에서 우물층/장벽층의 개수는 활성층 내에서 우물층/장벽층의 쌍 개수와 동일할 수 있다.
그리고 도 7을 참조하면, 칩 사이즈가 감소함에 따라 제2 도전형 반도체층의 상면의 면적과 활성층의 외측면의 면적의 면적 비는 커짐을 알 수 있다. 또한, 우물층/장벽층의 개수가 커지면, 제2 도전형 반도체층의 상면의 면적과 활성층의 외측면의 면적의 면적 비도 커짐을 알 수 있다.
즉, 활성층의 외측면의 면적(활성층의 외부에 노출되는 면적)이 우물층/장벽층의 개수에 따라 변경됨을 알 수 있다. 예컨대, 우물층/장벽층의 개수가 커지면, 활성층의 외측면의 면적(활성층의 외부에 노출되는 면적)이 커짐을 나타낸다.
즉, 활성층의 외측면의 면적을 변경하는 요인 (우물층/장벽층의 개수)에 따라, 제2 도전형 반도체층의 상면의 면적과 활성층의 외측면의 면적의 면적 비가 변경되며, 도 6과 같이 외부 양자 효율도 변경될 수 있다.
또한, 우물층/장벽층의 개수가 30개 이하인 경우에 제2 도전형 반도체층의 상면의 면적과 활성층의 외측면의 면적의 면적 비도 1:0.01이하가 가능함을 알 수 있다.
그리고 도 8을 참조하면, 칩 사이즈가 302㎛2인 경우, 우물층/장벽층 수가 감소함에 따라 광 출력(Po)이 증가함을 나타낸다. 이와 달리, 칩 사이즈가 10002㎛2인 경우, 우물층/장벽층 수가 커짐에 따라 광 출력이 증가함을 나타낸다. 이에 따라, 실시예에 따른 반도체 소자와 같이 일측의 길이가 수 마이크로에서 수백 마이크로를 갖는 칩 사이즈에서 우물층/장벽층의 개수가 감소함에 따라 광 출력이 개선됨을 알 수 있다. 이 또한, 칩 사이즈가 수백마이크로 제곱 이하인 경우에 우물층/장벽층의 개수가 증가함에 따라 활성층의 외측면의 면적에 의한 전류 손실이 미치는 영향이 우물층/장벽층의 개수 증가로 인한 광전자 분포로 광효율이 개선되는 영향보다 크기 때문이다.
또한, 수백마이크로 제곱 이하의 칩 사이즈에서는, 우물층/장벽층의 개수가 10개를 넘어가는 경우, 광 출력이 급격히 저하됨을 알 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 우물층/장벽층의 개수가 1개 내지 10개 이하를 가져 개선된 광 출력을 제공할 수 있다.
도 9은 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 9를 참조하면, 또 다른 실시예에 따른 반도체 소자는 반도체 구조물(140), 제1 전극(131), 제2 전극(132) 및 절연층(160)을 포함할 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 활성층(142), 제2 도전형 반도체층(143)을 포함할 수 있다. 반도체 구조물(140)은 제1-1 방향(X1축 방향)으로 제1 도전형 반도체층(141), 활성층(142), 제2 도전형 반도체층(143)이 순서대로 적층된 구조일 수 있다.
반도체 구조물(140)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(141)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 AlxInyGa(1-x-y)N (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1 도전형 반도체층(141)은 n형 질화물 반도체층일 수 있다.
제1 도전형 반도체층(141)의 제1-1 방향(X1축 방향)으로 두께는 3.0㎛ 내지 6.0㎛일 수 있으나 반드시 이에 한정되는 것은 아니다.
활성층(142)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 또한, 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다.
활성층(142)의 제1-1 방향(X1축 방향)으로 두께는 100㎚ 내지 180㎚일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니며, 반도체 소자(10)의 사이즈에 따라 다양하게 변경될 수 있다.
활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다. 활성층은 가시광 파장대의 광을 생성할 수 있다. 예시적으로 활성층은 청색, 녹색, 중 어느 하나의 파장대의 광을 출력할 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(143)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(143)은 Inx5Aly2Ga1-x5-y2N (0=x5≤=1, 0≤=y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(143)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(143)은 제1-1 방향(X1축 방향)으로 두께는 250㎚ 내지 350㎚일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니다.
제1 전극(131)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 여기서, 제1 도전형 반도체층(141)은 식각에 의해 일부 노출될 수 있다. 그리고 제1 전극(131)은 식각에 의해 노출된 제1 도전형 반도체층(141) 상에 배치될 수 있다.
제1 전극(131)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(143)과 전기적으로 연결될 수 있다.
제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide)일 수 있으나 이에 한정하지 않는다.
제1 전극(131)과 제2 전극(132)의 두께는 40㎚ 내지 70㎚일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(131)과 제2 전극(132)의 두께는 서로 상이할 수도 있고, 서로 다른 조성을 가질 수 있다.
절연층(160)은 반도체 구조물의 상부면과 측면 상에 배치될 수 있다. 절층은은 제1 전극(131) 및 제2 전극(132)의 일부를 노출시키는 홀(H1, H2)을 포함할 수 있다.
절연층(160)은 반도체 구조물(140)과 외부 사이를 전기적으로 절연할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
또 다른 실시예에 따른 반도체 소자는 전술한 도 1a의 반도체 소자와 달리 제1 도전형 반도체층(141) 하부에 배치된 중간층(170), 결합층(130) 및 희생층(120)이 존재하지 않을 수 있다. 이러한 구조적 차이를 제외하고 나머지 구조에 대한 내용은 도 1a 내지 도 3에서 설명한 내용이 동일하게 적용될 수 있다.
예컨대, 반도체 구조물(140)의 상면(S1, S2, S3)은 제1 전극(151)이 배치되는 제1 상부면(S1), 제2 전극(152)이 배치되는 제2 상부면(S2), 및 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사면(S3)을 포함할 수 있다.
또한, 활성층(142)은 제1 외측면(P1, P2)을 포함할 수 있다. 그리고 제1 외측면은 제1-1 외측면(P1), 제1-2 외측면(P2)을 포함할 수 있다.
또한, 반도체 구조물(140)은 추가적으로 제2 외측면(S4)을 포함할 수 있다.
여기서, 제1 상부면(S1)은 제1 도전형 반도체층(141)이 노출되는 면으로 정의할 수 있고, 제2 상부면(S2)은 제2 도전형 반도체층(143)의 상면으로 정의할 수 있다. 또한, 경사면(S3)은 메사 식각에 의해 형성되어 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사 영역으로 정의할 수 있다.
또한, 제1-1 외측면(P1)은 경사면(S3)에서 활성층(142)이 노출되는 측면이고, 제1-2 외측면(P2)은 제1-1 외측면(P1) 이외에 노출되는 측면으로 정의할 수 있다. 그리고 제2 외측면(S4)은 제1-2 외측면(P2)을 포함하는 반도체 구조물(140)의 측면으로 정의할 수 있다. 또한, 제2 외측면(S4)은 제2-1 외측면(S41), 제2-2 외측면(S42), 제2-3 외측면(S43)을 포함할 수 있다. 그리고 제2-2 외측면(S42)은 경사면(S3)과 마주보도록 위치하고, 제2-1 외측면(S41) 및 제2-3 외측면(S43)은 제2-2 외측면(S42)과 경사면(S3) 사이에 위치하는 외측면으로 정의할 수 있다.
또한, 또 다른 실시예에 따른 반도체 소자는 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비는 1:0.0005 내지 1:0.01일 수 있다. 또한, 제1 각도, 제2 각도 및 각 높이 차(d1, d2, d3)에 대한 내용도 동일하게 적용될 수 있다.
그리고 도 1a에 개시된 반도체 소자는 적색 광을 방출하나, 또 다른 실시예에 따른 반도체 소자는 녹색, 청색 광을 방출할 수 있다.
도 10a 내지 도 10f는 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
도 10a를 참조하면, 도너 기판(S)에 이온을 주입할 수 있다. 도너 기판(S)은 이온층(I)을 포함할 수 있다. 이온층(I)에 의해 도너 기판(S)은 일측에 배치된 중간층(170)과 타측에 배치된 제1 층(171)을 포함할 수 있다. 이하에서 설명하지만, 중간층(170)은 도 12에서 반도체 소자의 결합층(130) 상에 배치되는 층일 수 있다. 이에, 도너 기판(S)은 중간층(170)과 제1 층(171)을 포함할 수 있다.
도너 기판(S)에 주입되는 이온은 수소(H) 이온을 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다. 이온층(I)은 도너 기판(S)의 일면으로부터 소정의 거리 이격 배치될 수 있다. 이온층(I)은 도너 기판(S)의 일측면으로부터 2㎛이하 일 수 있다. 예컨대, 이온층(I)은 도너 기판(S)의 일측면으로부터 2um 이격되어 형성될 수 있다. 즉, 중간층(170)의 두께는 2um일 수 있다. 바람직하게는, 중간층(170)의 두께가 0.4㎛ 내지 0.6㎛일 수 있다.
도 10b를 참조하면, 희생층(120)은 기판(110)과 결합층(130) 사이에 배치될 수 있다. 또한, 분리층(180)은 기판(110)과 희생층(120) 사이에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), 글라스(glass) 등을 포함하는 투명 기판일 수 있다. 이에 따라, 기판(110)은 하부에서 조사되는 레이저 광을 투과할 수 있다. 이로써, 레이저 리프트 오프 시 희생층(120)에서 레이저광을 흡수할 수 있다.
예컨대, 분리층(180)은 예컨대 사파이어 기판인 기판(110)의 재생을 개선할 수 있다. 또한, 분리층(180)은 하기 도 11a 내지 도 11e에서 설명하는 레이저 리프트 오프(Laser Lift Off, LLO)에 의한 전사도 용이하게 이루어지게 한다. 분리층(180)은 결합층(130)과 동일한 물질로 이루어질 수 있다. 예컨대, 분리층(180)은 SiO2를 포함할 수 있다. 다만, 분리층(180)이 없이 기판(110) 상에 희생층(120)이 배치될 수도 있다.
이에, 기판(110), 분리층(180), 희생층(120) 및 결합층(130) 순으로 적층 배치될 수 있다. 그리고 결합층(130) 상에 중간층(170) 하부에 배치된 결합층(130)이 배치될 수 있도록, 도너 기판(S)의 일측면에 배치된 중간층(170)의 하부에 배치된 결합층(130)이 희생층(120) 상부에 배치된 결합층(130)과 인접하게 마주보도록 배치될 수 있다.
그리고 결합층(130)은 앞서 설명한 바와 같이 SiO2를 포함할 수 있으며, 희생층(120) 상에 배치된 결합층(130)은 중간층(170)의 하부에 배치된 결합층(130)과 O2 플라즈마 처리를 통해 결합될 수 있다. 다만, 이에 한정되는 것은 아니며 산소 이외의 다른 물질에 의해 절삭이 이루어질 수 있다. 예컨대, 희생층(120) 상에 배치된 결합층(130)과 중간층(170)의 하부에 배치된 결합층(130)은 서로 마주보는 표면에서 연마, 어닐링 등의 식각 프로세스가 이루어질 수 있다.
이로써, 기판(110) 상에 분리층(180)이 배치되고, 분리층(180) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상부에 이격되어 도너 기판(S)이 배치될 수 있다. 그리고 도너 기판(S)은 최하부에 배치된 결합층(130), 결합층(130) 상에 중간층(170)이 배치되고, 중간층(170) 상에 이온층(I) 및 제1 층(171)이 순서대로 배치될 수 있다.
도 10c를 참조하면, 도너 기판에서 분리된 중간층(170)은 결합층(130) 상에 배치될 수 있다. 도 10b의 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제1 층(171)은 중간층(170)과 분리될 수 있다.
이 때, 도너 기판에서 분리된 제1 층은 기판으로 재사용될 수 있다. 예컨대, 분리된 제1 층은 도 10a 내지 도 10c에서 도너 기판으로 이용될 수 있다. 이에, 분리된 제1 층은 도너 기판으로서 다시 제1층, 이온층, 중간층으로 새롭게 이루어질 수 있다. 이로써, 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
이에 따라, 중간층(170)은 결합층(130) 상에 배치될 수 있다.
그리고 반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 중간층(170)은 반도체 구조물(140)과 접촉할 수 있다. 중간층(170)은 이온주입공정에 의해 생기는 보이드(void)에 의해 상면의 거칠기가 나빠 에피택셜 증착 시 결함(Defect)이 생성될 수 있으므로, 상면에 연마가 이루어져 중간층(170)의 상면이 평탄할 수 있다. 예컨대, 중간층(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 중간층(170)의 상면에 반도체 구조물(140)이 배치될 수 있다. 이러한 구성에 의하여, 반도체 구조물(140)은 전기적 특성이 개선될 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)을 포함할 수 있다. 반도체 구조물(140)은 도 12에서 설명한 내용이 동일하게 적용될 수 있다.
도 10d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식 식각 또는 건식 식각에 의할 수 있으나 이에 한정되는 것은 아니며, 다양한 방법이 적용될 수 있다. 1차 식각이 이루어지기 이전에 도 10e의 제2 전극(152)이 제2 도전형 반도체층(143) 상에 배치되고 도 10e와 같이 패턴화될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 10e를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 제2 전극(152) 하면의 면적은 제2 도전형 반도체층(143)의 상면보다 작을 수 있다. 예컨대, 제2 전극(152)은 가장자리가 제2 도전형 반도체층(143)의 가장자리로부터 1㎛ 내지 3㎛ 이격 배치될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
또한, 앞서 설명한 바와 같이 1차 식각 이전에 제2 전극(152)이 형성되고, 1차 식각 이후에 제1 전극(151)이 식각되어 노출된 제1 도전형 반도체층(41) 상면에 배치될 수 있다.
제1 전극(151)과 제2 전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 이에, 제2 전극(152)은 제1 전극(151)보다 상부에 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치되어 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 이는 도 12에서 설명한 내용이 동일하게 적용될 수 있다.
도 10f를 참조하면, 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식 식각 또는 건식 식각에 의할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자에서 2차 식각은 1차 식각보다 큰 두께로 이루어질 수 있다.
2차 식각을 통해 기판 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 예컨대, 도 10f에서 2차 식각을 통해 기판(110) 상에 2개의 반도체 소자가 배치될 수 있다. 반도체 소자의 개수는 기판의 크기와 반도체 소자의 크기에 따라 다양하게 설정될 수 있다.
그리고 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)을 덮도록 배치될 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 그리고 제1 전극(151)의 상면 일부는 노출될 수 있다. 노출된 제1 전극(151)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다. 제1 전극(151)과 마찬가지로, 노출된 제2 전극(152)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 그리고 절연층(160)은 일부가 기판의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 배치된 절연층(160)은 기판(110)과 접촉 배치될 수 있다.
도 11a 내지 도 11e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도다.
도 11a 내지 도 11e를 참조하면, 일실시예에 따른 디스플레이 장치 제조 방법은 기판(110) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판에 배치하는 것을 포함할 수 있다. 여기서, 전사 전의 반도체 소자는 앞서 도 10a 내지 도 10f와 같이 기판(110) 상에 배치된 분리층, 분리층 상에 배치된 희생층, 희생층 상에 배치된 결합층, 결합층 상에 배치된 반도체 구조물, 제1 전극, 제2 전극 및 절연층을 포함할 수 있다. 그리고 반도체 구조물은 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
먼저, 도 11a를 참조하면, 기판(110)은 앞서 도 10a 내지 도 10f에서 설명한 기판(110)과 동일할 수 있다. 또한, 앞서 설명한 바와 같이 복수 개의 반도체 소자가 기판(110) 상에 배치될 수 있다. 예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 11b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다.
도 11c를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
구체적으로, 선택된 반도체 소자 하부에 레이저를 조사하여 선택된 반도체 소자를 기판(110)으로부터 분리할 수 있다. 이 때, 반송 기구(210)는 상부로 이동하며, 반송 기구(210)의 이동을 따라 반도체 소자도 이동할 수 있다. 예컨대, 기판(110)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)가 배치된 영역 하부에 레이저를 조사하여 기판(110)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하도록 반송 기구(210)가 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off:　LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
그리고 반도체 소자와 기판(110) 사이에 배치된 분리층(180) 및 결합층(130)은 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지할 수 있다. 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자에서 희생층이 분리될 수 있다. 예컨대, 희생층은 분리로 인해 일부 제거되고 나머지 희생층이 결합층과 함께 분리될 수 있다. 이에 따라, 반도체 소자에서 희생층과 희생층 상부에 배치된 층인 결합층, 반도체 구조물, 제1 전극 및 제2 전극이 기판(110)으로 분리될 수 있다. 이러한 구성에 의하여, 분리층(180)은 기판(110) 상에 남겨질 수 있다. 뿐만 아니라, 희생층의 일부가 분리층의 상면에 남겨질 수 있으나, 이하에서 도시하지 않는다.
또한, 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 11d를 참조하면, 선택된 반도체 소자를 패널 기판 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)를 패널 기판(300) 상에 배치할 수 있다. 구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다.
도 11e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
도 12는 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 12을 참조하면, 실시예로 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
반도체 소자는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
반도체 소자는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.
반도체 소자의 제 2 전극(152)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제1 전극(151)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
제 1 및 제 2 전극(151, 152)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(151, 152) 중 상대적으로 낮은 위치에 있는 전극(151)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2 전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1 전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며,
    상기 제2 도전형 반도체층의 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01인 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 구조물은, 상기 제1 전극이 배치되는 제1 상부면, 상기 제2 전극이 배치되는 제2 상부면 및 상기 제1 상부면과 상기 제2 상부면 사이에 배치되는 경사면을 포함하고,
    상기 활성층은 상기 경사면에서 노출되는 제1-1 외측면 및 상기 제1-1 외측면 이외의 제1-2 외측면을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 반도체 구조물의 바닥면에서 상기 제2 상부면까지의 제1 최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1 상부면까지의 제2 최소높이의 비는 1:0.6 내지 1:0.95인 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 최소높이와 상기 제2 최소높이의 차는 2㎛ 보다 작은 반도체 소자.
  5. 제1항에 있어서,
    상기 활성층은 교대로 배치되는 우물층과 장벽층을 포함하고,
    상기 우물층과 상기 장벽층의 각 개수는 1개 내지 10개인 반도체 소자.
  6. 제1항에 있어서,
    상기 반도체 구조물 하부에 배치되는 결합층;
    상기 결합층 하부에 배치되는 희생층을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 결합층과 상기 반도체 구조물 사이에 배치되는 중간층을 더 포함하고,
    상기 중간층은 GaAs를 포함하는 반도체 소자.
  8. 제2항에 있어서,
    상기 제1-1 외측면과 상기 제2 상부면 사이의 최소거리는 상기 제1-1 외측면과 상기 제1 상부면 사이의 최소거리보다 작은 반도체 소자.
  9. 제2항에 있어서,
    상기 경사면은 가상의 수평면과 제1 각도를 이루고,
    상기 반도체 구조물은 측면이 상기 수평면과 제2 각도를 이루며,
    상기 제1 각도는 상기 제2 각도보다 작은 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 각도는 60도 내지 80도이고,
    상기 제2 각도는 70도 내지 90도인 반도체 소자.
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