WO2019045505A1 - 반도체 소자 및 이를 포함하는 헤드 램프 - Google Patents

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semiconductor
layer
substrate
disposed
wiring line
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이상열
강기만
김도엽
이은득
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엘지이노텍 주식회사
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    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil

Definitions

  • An embodiment relates to a semiconductor device and a headlamp including the semiconductor device.
  • Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
  • a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays.
  • fluorescent materials or combining colors it is possible to realize a white light beam with high efficiency.
  • conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
  • a light-receiving element such as a photodetector or a solar cell
  • a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
  • the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device,
  • Applications include white light emitting diode (LED) lighting devices, automotive headlamps, signal lamps, and gas and fire sensors.
  • semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
  • a plurality of light emitting devices can be used as a package.
  • the chip interval should be minimized, but a problem such as a short may occur.
  • the embodiment provides a semiconductor device in which the contrast of a plurality of light emitting structures is improved.
  • a semiconductor device includes a substrate; A plurality of semiconductor structures disposed in a central portion of the substrate; A first pad and a second pad disposed at a rim of the substrate; A first wiring line electrically connecting at least one of the plurality of semiconductor structures and the first pad; A second wiring line electrically connecting at least one of the plurality of semiconductor structures and the second pad; And a wavelength conversion layer disposed on the plurality of semiconductor structures, wherein the plurality of semiconductor structures are spaced apart in a first direction and a second direction, the first direction and the second direction intersect each other, and the plurality The distance between the semiconductor structures is 5 ⁇ ⁇ to 40 ⁇ ⁇ , and the thickness of the wavelength conversion layer is 1 ⁇ ⁇ to 50 ⁇ ⁇ .
  • the contrast of a plurality of semiconductor structures can be improved.
  • the light emitting region can be enlarged by disposing a plurality of semiconductor elements on one substrate.
  • the fairness can be improved by simultaneously forming a plurality of semiconductor elements on one substrate.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG 2 is a side view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a graph showing contrast when one semiconductor structure is turned off.
  • 4A to 4F are photographs showing contrasts measured according to the respective embodiments.
  • FIG. 5 is a graph showing contrast when two semiconductor structures are turned off.
  • 6A to 6F are photographs showing contrasts measured according to the respective embodiments.
  • FIG. 7 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.
  • FIG. 8A is a cross-sectional view of the II region of FIG.
  • 8B is a cross-sectional view of the region III of FIG.
  • 8C is a plan view showing the connection structure of the first wiring line and the second wiring line in FIG.
  • FIG. 9A shows the first wiring line of FIG. 2 in detail.
  • Fig. 9B shows the second wiring line of Fig. 2 in detail.
  • 9C is a conceptual view of a semiconductor device package according to an embodiment of the present invention.
  • 10A to 10M sequentially illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as “on or under”, it may include not only an upward direction but also a downward direction with respect to one element.
  • the semiconductor device may include various electronic devices such as a light emitting device and a light receiving device.
  • the light emitting device and the light receiving device may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer.
  • the semiconductor device according to this embodiment may be a light emitting device.
  • the light emitting device emits light by recombination of electrons and holes, and the wavelength of the light is determined by the energy band gap inherent to the material. Thus, the light emitted may vary depending on the composition of the material.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention
  • FIG. 2 is a side view of a semiconductor device according to an embodiment of the present invention.
  • a semiconductor device includes a substrate 170, a plurality of semiconductor structures 100A disposed at a central portion C1 of the substrate 170, a rim portion P1 of the substrate 170, A plurality of first and second pads 181-n and 182-n arranged in the semiconductor structure 100A and a plurality of semiconductor structures 100A and a plurality of first pads 181- A second wiring line 152 for electrically connecting at least one of the plurality of semiconductor structures 100A and the second pads 182-n to each other, and a second wiring line 152 for electrically connecting the plurality of semiconductor structures 100A, Layer 190 as shown in FIG.
  • the substrate 170 may serve to support semiconductor elements.
  • the substrate 170 may be a ceramic substrate. Therefore, the heat radiation characteristic can be improved through the substrate 170. [ Particularly, since the fabrication process of the semiconductor device, packaging of the package, and heat dissipation are facilitated by the substrate 170, the reliability of the device can be improved.
  • the substrate 170 may be a metal substrate of various materials.
  • the substrate 170 may include a center portion C1 including a center on a plane and a rim portion P1 surrounding the center portion C1.
  • a plurality of semiconductor structures 100A may be disposed at the central portion C1 of the substrate 170.
  • the plurality of semiconductor structures 100A may be spaced apart in the first direction (X direction) and the second direction (Y direction).
  • the first direction and the second direction may be perpendicular to each other, but are not limited thereto.
  • the plurality of semiconductor structures 100A may be disposed in the central portion C1 of the substrate 170.
  • a plurality of semiconductor structures 100A disposed at a central portion of the substrate 170 may form a light emitting portion.
  • the semiconductor structures 100A are shown as being arranged in a matrix of 16 in each of the horizontal and vertical directions, but the present invention is not limited thereto.
  • the size of each semiconductor structure 100A may be less than 500 x 500 mu m. That is, the lengths may be 500 mu m or less.
  • the size of the semiconductor structure 100A may be 300 x 300 m, 250 x 250 m, or 110 x 110 m. However, this does not limit the present invention.
  • the plurality of semiconductor structures 100A may be formed by growing one semiconductor structure layer and dividing the semiconductor structure into a plurality of semiconductor structures 100A, but the present invention is not limited thereto. At this time, since the spacing of the plurality of semiconductor structures 100A is very narrow, light output from the plurality of semiconductor structures 100A can be recognized as light output from one light source at the outside.
  • the plurality of semiconductor structures 100A can output light in the visible light wavelength range.
  • the plurality of semiconductor structures 100A may output light of the same wavelength band, but the present invention is not limited thereto and may output light of a different wavelength band according to a growth method. Or the wavelength conversion layer 190, which will be described later, to be converted into light of another wavelength band.
  • the plurality of semiconductor structures 100A may produce specific characters or images.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be disposed at the rim P1 of the substrate 170. [ According to the embodiment, since the first pads 181-n and the second pads 182-n connected to the plurality of semiconductor structures 100A are disposed at the rim P1, wire wiring can be facilitated.
  • the insulating layer 163 may be disposed on the rim portion P1 of the substrate and the semiconductor structure 100A. At this time, a plurality of first wiring lines 151 and second wiring lines 152 may be disposed under the semiconductor structure 100A. Each first wiring line 151 may electrically connect at least one semiconductor structure 100A to the first pad 181-n. In addition, each second wiring line 152 may electrically connect at least one semiconductor structure 100A to the second pads 182-n.
  • the rim P1 in which the first pad 181-n and the second pad 182-n are disposed may be a region where the semiconductor structure 100A is removed. That is, after the wiring lines 151 and 152 and the semiconductor structure 100A are disposed on the substrate 170, the semiconductor structure 100A disposed at the edge P1 can be removed. At this time, the semiconductor structure 100A disposed in the deepening portion C1 may be divided into a plurality of semiconductor structures 100A.
  • first wiring line 151 and the second wiring line 152 disposed at the lower portion of the semiconductor structure 100A are not removed, the first wiring line 151 and the second wiring line 152 are connected to the edge region As shown in FIG.
  • the first pad 181-n and the second pad 182-n pass through the insulating layer 163 disposed on the rim P1 to form the first wiring line 151 and the second wiring line 152, respectively.
  • the wavelength converting layer 190 may be disposed on the semiconductor structure 100A.
  • the wavelength conversion layer 190 may convert the light emitted from the semiconductor structure 100A into white light.
  • the wavelength converting layer 190 may include various fluorescent particles capable of converting light emitted from the semiconductor structure 100A into white light.
  • the wavelength conversion layer 190 may include a YAG fluorescent material.
  • the present invention is not limited thereto, and may be changed to a suitable phosphor in consideration of the wavelength of emitted light or the characteristics of the phosphor.
  • first and second wiring lines may be disposed on the substrate 170, and a plurality of semiconductor structures 100A may be disposed on the first and second wiring lines.
  • the wavelength conversion layer 190 may be disposed on the plurality of semiconductor structures 100A.
  • the separation distance d1 of the semiconductor structure 100A may be 5 ⁇ to 100 ⁇ , or 5 ⁇ to 40 ⁇ . It is possible to prevent a short between the semiconductor structures 100A when the spacing distance d1 is 5 mu m or more and to prevent the light emitted from the plurality of semiconductor structures 100A from being emitted from the outside, As shown in FIG. When the separation distance d1 is 40 ⁇ or less, the probability of recognizing the light as a light emitted from one light source from the outside may be higher.
  • the thickness d2 of the wavelength conversion layer 190 disposed on the upper surface of the semiconductor structure 100A may be 1 m or more and 50 m or less.
  • the light emitted from the semiconductor structure 100A can be converted into white light when the thickness of the wavelength conversion layer 190 is 1 mu m or more.
  • the thickness d2 is 50 mu m or less, when the semiconductor structure 100A is off, The light emitting region can be clearly recognized. That is, the contrast ratio (contrast) can be improved.
  • the thickness d2 of the wavelength conversion layer 190 may be thicker than the thickness d4 of the semiconductor structure 100A.
  • the semiconductor structure 100A may be smaller than the thickness of the wavelength conversion layer 190 since the semiconductor structure 100A is micro-sized, unlike a general light emitting device.
  • the thickness d4 of the semiconductor structure 100A may be about 1 ⁇ ⁇ or more and 30 ⁇ ⁇ or less.
  • the wavelength conversion layer 190 may have a thickness of about 10 ⁇ in order to realize sufficient white light.
  • the ratio d3: d4 of the first directional width d3 of the semiconductor structure 100A to the spacing distance d4 between the plurality of semiconductor structures 100A may be 1: 8 to 6: 1. That is, the first directional width of the semiconductor structure 100A may be larger, and the spacing distance of the semiconductor structure 100A may be larger. Illustratively, the first directional width of the semiconductor structure 100A may be between 5 [mu] m and 100 [mu] m.
  • FIGS. 4A to 4F are photographs showing the contrast measured according to each embodiment.
  • FIG. 5 is a graph showing the contrast of the two semiconductor structures 100A, 6A to 6F are photographs in which the contrast is measured according to each of the embodiments.
  • the method of coating the phosphor, thickness and average particle size were made differently, and one light emitting structure was turned off to measure the light emitting region P1 and the non-light emitting region P2.
  • the thickness of the non-emission region P2 is smaller than that of Experimental Example 1 in Example 2, and the contrast is improved. However, it can be seen that a part of the non-emission area P2 is observed to emit light and does not have sufficient contrast.
  • the contrast between the light emitting region P1 and the non-light emitting region P2 is improved when the thickness of the phosphor is 40 .mu.m. That is, it was observed that most of the non-emission region P2 did not emit light. Therefore, it can be confirmed that when the thickness of the wavelength conversion layer is smaller than 60 ⁇ ⁇ , it is possible to have a contrast enough to enable independent lighting.
  • the contrast is improved when the wavelength converting layer 190 is formed using the fluorescent material having a smaller size than the fluorescent material of Experimental Example 3 in Experimental Example 4. Therefore, it can be confirmed that the contrast can be effectively improved when the average particle diameter (D50) of the fluorescent particles is controlled to be 20 mu m or less.
  • the wavelength conversion layer may have a thickness of 10 mu m to 30 mu m and the average diameter D50 of the wavelength converting particles may be 1 mu m to 20 mu m.
  • the wavelength conversion layer may have a thickness sufficient to convert the wavelength of light when the thickness of the wavelength conversion layer is 10 mu m or more and the contrast may be improved when the thickness is 30 mu m or less. Further, when the average diameter D50 is 1 ⁇ ⁇ to 20 ⁇ ⁇ , the contrast can be further improved.
  • the coating method, the thickness and the average particle diameter of the phosphor were made different, and the two light emitting structures were turned off to form the non-light emitting region P2, and the contrast was measured.
  • measurements were made in the same manner as in Table 1, except that the non-luminescent region was widened.
  • the non-luminescent region was widened, and the contrast was reduced as a whole, but it was confirmed that the same tendency as in Table 1 can be seen.
  • Example 7 it can be seen that most of the non-emission region P2 is emitted as shown in FIG. 6A. As shown in FIG. 6B, the contrast of Example 8 was improved as compared with that of Experimental Example 7, but it was confirmed that a part of the non-light emitting region was still emitted. Experimental Example 9 shows that the thickness of the wavelength conversion layer is 40 ⁇ m So that the contrast was improved. According to this structure, the contrast can be realized to enable independent lighting of the semiconductor structure.
  • FIG. 7 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.
  • a semiconductor device 100A includes a semiconductor structure 120, a protection layer 130, electrodes 141 and 142, first and second wiring lines 151 and 152, Insulating layers 161,162, and 163, and pads 181 and 182.
  • the semiconductor element 100A may be disposed on the substrate 170.
  • one semiconductor structure 120 is disposed between two pads 181 and 182 for convenience of explanation. However, as shown in FIG. 1, a plurality of semiconductor structures 120 are disposed on the substrate 170 at predetermined intervals, and a plurality of pads 181 and 182 surround the rim of the substrate 170 .
  • Fig. 7 is a cross-sectional view of the V-shaped line I in Fig. 8 will be described later.
  • the substrate 170 may serve to support the semiconductor element 100A.
  • the substrate 170 may be a ceramic substrate. Therefore, the heat radiation characteristic can be improved through the substrate 170. [ Particularly, since the manufacturing process of the semiconductor element 100, package mounting, and heat dissipation are facilitated by the substrate 170, the reliability of the apparatus can be improved. However, it is not necessarily limited thereto, and the substrate 170 may be a metal substrate of various materials.
  • the bonding layer 171 can bond the substrate 170 and the semiconductor structure 120 together.
  • the semiconductor structure 120 and the underlying structures connected thereto can be disposed on the substrate 170 by the bonding layer 171.
  • the bonding layer 171 may be selected from at least one of AuSn, NiSn, AuIn, CuSn, SiO2, and a resin, but the present invention is not limited thereto.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • the semiconductor structure 120 includes a first conductivity type semiconductor layer 121, a second conductivity type semiconductor layer 122, and an active layer 130 disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122. [ (123). Although the first conductivity type semiconductor layer 121 is oriented upward and the second conductivity type semiconductor layer 122 is oriented toward the substrate 170, the present invention is not limited thereto.
  • the first conductive semiconductor layer 121 may be formed of at least one of compound semiconductor such as group III-V and group II-VI.
  • the first conductive semiconductor layer 121 may be formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? X? 1, 0? Y? 1, 0? X + y? 1) or AlInN, AlGaAs, GaP, GaAs , GaAsP, and AlGaInP.
  • the first conductivity type semiconductor layer 121 may be doped with a first dopant.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. That is, the first conductivity type semiconductor layer 121 may be an n-type semiconductor layer doped with an n-type dopant.
  • a concavo-convex structure may be formed on the first conductivity type semiconductor layer 121.
  • the concavo-convex structure can improve the light extraction efficiency of the semiconductor structure 120.
  • the second conductive semiconductor layer 122 may be formed of at least one of compound semiconductor such as group III-V and group II-VI.
  • the second conductivity type semiconductor layer 122 may be a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? X? 1, 0? Y? 1, 0? X + y? 1) or a semiconductor material having a composition formula of AlInN, AlGaAs, GaP, GaAs , GaAsP, and AlGaInP.
  • the second conductivity type semiconductor layer 122 may be doped with a second dopant.
  • the second dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. That is, the second conductive semiconductor layer 122 may be a p-type semiconductor layer doped with a p-type dopant.
  • the active layer 123 may be disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the active layer 123 is a layer where electrons (or holes) injected through the first conductive type semiconductor layer 121 and holes (or electrons) injected through the second conductive type semiconductor layer 122 meet. As the electrons and the holes are recombined, the active layer 123 transitions to a low energy level and can generate light having a wavelength corresponding thereto.
  • the active layer 123 may have any one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure. .
  • MQW multi quantum well
  • the well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.
  • the semiconductor structure 120 may include a first hole H1 having a predetermined depth.
  • the first hole H1 may be formed by mesa etching the second conductivity type semiconductor layer 122 to a portion of the first conductivity type semiconductor layer 121.
  • the first hole (H1) may be disposed in a direction facing the substrate (170). A part of the first conductivity type semiconductor layer 121 may be exposed through the first hole H1. Accordingly, the first electrode 141 and the first wiring line 151, which will be described later, can be electrically connected to the first conductivity type semiconductor layer 121.
  • the protective layer 130 may be disposed in a portion of the semiconductor structure 120. In addition, the protective layer 130 may be disposed to project further from the side surface of the semiconductor structure 120. At this time, the protective layer 130 may be disposed between the substrate 170 and the semiconductor structure 120.
  • the protective layer 130 may cover the first hole H1 and the second conductivity type semiconductor layer 122 at the periphery thereof. At this time, the passivation layer 130 may be disposed such that a part of the first conductivity type semiconductor layer 121 is exposed in the first hole H1. In addition, the protective layer 130 may cover a part of the second conductivity type semiconductor layer 122. Accordingly, the protective layer 130 may expose a part of the second conductivity type semiconductor layer 122 through the second hole.
  • the protective layer 130 may be made of an insulating material. Specifically, the protective layer 130 may be made of a non-conductive oxide or nitride.
  • the protective layer 130 is a silicon oxide (SiO 2) layer, a silicon nitride (Si 3 N 4) layer, a titanium (TiOx), or aluminum oxide (Al 2 O 3) can be configured with one selected one layer, but , But the present invention is not limited thereto.
  • the protective layer 130 may electrically isolate the semiconductor structure 120 from other regions. That is, the first and second conductive semiconductor layers 121 and 122 exposed by the protective layer 130 may be electrically insulated from each other. In addition, the protective layer 130 may protect the structures under the protective layer 130 when etching the semiconductor structure 120, which will be described later. In addition, the semiconductor device 100 can be stably supported to protect it from damages that may occur in the manufacturing process.
  • the electrodes 141 and 142 may include a first electrode 141 and a second electrode 142.
  • the first electrode 141 may be disposed on the first conductive semiconductor layer 121 and the second electrode 142 may be disposed on the lower portion of the second conductive semiconductor layer 122.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 121 exposed by the passivation layer 130. That is, the first electrode 141 may be disposed in the first hole H1.
  • the second electrode 142 may be disposed on the second conductive semiconductor layer 122 exposed by the passivation layer 130. That is, the second electrode 142 may be disposed in the second hole H2 (see FIG. 5C).
  • the first and second electrodes 141 and 142 may include a material having high reflectance.
  • the first and second electrodes 141 and 142 may be formed of one or more of Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, And may be made of any one selected or an alloy thereof.
  • the light generated from the semiconductor structure 120 may be emitted toward the top (toward the first conductive type semiconductor layer 121). Therefore, the light extraction efficiency of the semiconductor element 100A can be improved.
  • the present invention is not limited thereto, and the first and second electrodes 141 and 142 may include various materials for ohmic bonding.
  • the wiring lines 151 and 152 may include a first wiring line 151 and a second wiring line 152.
  • the first wiring line 151 may be electrically connected to the first electrode 141 and the second wiring line 152 may be electrically connected to the second electrode 142.
  • the insulating layers 161, 162, and 163 may include a first insulating layer 161, a second insulating layer 162, and a third insulating layer 163.
  • the insulating layers 161, 162, and 163 may protect the structures of the semiconductor device 100 and electrically isolate adjacent structures.
  • the insulating layers 161, 162, and 163 can use an insulating layer having a high transmittance.
  • the insulating layer (161, 162, 163) is SiO 2, SixOy, Si 3 N 4, SixNy, SiOxNy, TiO 2, ZrO 2, Si 3 N 4, Al 2 O 3, AlN and MgF 2 of the selected But the present invention is not limited thereto.
  • the second wiring line 152 may be disposed on the second electrode 142 between the semiconductor structure 120 and the substrate 170.
  • the second wiring line 152 may extend from the second electrode 142 in a direction toward the outer surface of the semiconductor structure 120.
  • the second wiring line 152 may include a second end 152c projecting further than an extension of the outer surface of the semiconductor structure 120.
  • the second wiring lines 152 are shown as being arranged one on one side and the other on the other side, but they are substantially connected to each other. That is, holes may be formed at the center of the second wiring line and may be shown as being spaced from each other on a sectional view. This may be the same in the case of the second electrode.
  • one end of the second wiring line 152 may be connected to the second electrode 142.
  • the second end 152c of the second wiring line 152 may extend from one end of the second wiring line 152 toward the edge of the substrate 170.
  • the second end 152c may be electrically connected to the second pad 182, which will be described later.
  • the second end portion 152c may protrude from the lower surface of the semiconductor structure 120 more than the side surface of the semiconductor structure 120.
  • the second wiring line 152 can be easily connected to the second pad 182 disposed on the side of the semiconductor structure 120.
  • the second end 152c of the second wiring line 152 may protrude from the rim of the semiconductor structure 120 toward the rim of the substrate 170 .
  • the semiconductor structure 120 may be disposed only at the center portion of the substrate (the intersection region of the A, B, C, and D regions and the E and F regions) with the edge portion etched.
  • the semiconductor structure 120 may expose the second end 152c disposed at the rim of the substrate.
  • the second pad 182 may be electrically connected to the second end 152c of the second wiring line 152 through the third insulating layer 163 and the passivation layer 130.
  • the second wiring lines 152, the protective layer 130 and the second pads 182 may overlap each other in the thickness direction of the substrate 170 at the rim of the substrate 170.
  • the first insulating layer 161 may be disposed to cover the protective layer 130, the electrodes 141 and 142, and the second wiring line 152. Therefore, the second wiring line 152 and the first wiring line 151 can be electrically isolated from each other by the first insulating layer 161.
  • the first insulating layer 161 may serve as a reflective layer. In this case, the light emitted to the bottom by the first insulating layer 161 may be reflected upward, and the light extraction efficiency may be improved. Meanwhile, the first insulating layer 161 may include a hole through which the first wiring line 151 penetrates.
  • the first wiring line 151 may be disposed between the semiconductor structure 120 and the substrate 170.
  • the first wiring line 151 may extend from the first electrode 141 in a direction toward the outer surface of the semiconductor structure 120.
  • the first wiring line 151 may include a first penetration portion 151a, a first connection portion 151b, and a first end portion 151c.
  • the first wiring line 151 may be spaced apart from the second wiring line 152 by the first insulating layer 161.
  • the first penetration portion 151a may penetrate the active layer 123, the second conductivity type semiconductor layer 122, and the first insulation layer 161. [ One end of the first through-hole 151a may be connected to the first electrode 141. [ The first penetrating portion 151a may extend from the first electrode 141 toward the substrate 170. [ The other end of the first penetrating part 151a may be connected to one end of the first connecting part 151b.
  • the first connection part 151b may extend from one end of the first connection part 151b along one side of the first insulation layer 161. [ The other end of the first penetrating portion 151b may be connected to the first end 151c.
  • the first end 151c may protrude beyond the extension of the outer surface of the semiconductor structure 120. [ That is, the first end 151c may extend in the direction of the rim of the substrate 170. Accordingly, the first wiring line 151 can be easily connected to the first pad 181 disposed on the side of the semiconductor structure 120.
  • first end 151c of the first wiring line 151 may protrude beyond the rim of the semiconductor structure 120 toward the rim of the substrate 170.
  • the first wiring lines 151, the protective layer 130 and the first pads 181 may overlap each other in the vertical direction at the rim P1 of the substrate 170.
  • the second insulating layer 162 may be disposed between the substrate 170 and the first insulating layer 161.
  • the second insulating layer 162 may be disposed to cover the first insulating layer 161 and the first wiring line 151. Therefore, insulation and protection of the first wiring line 151 can be performed by the second insulation layer 162.
  • the second insulating layer 162 may serve as a reflection layer. In this case, the light emitted to the bottom by the second insulating layer 162 may be reflected upward to improve the light extraction efficiency.
  • the third insulating layer 163 may cover the upper portion of the semiconductor device. Specifically, the third insulating layer 163 may cover the semiconductor structure 120 and the protective layer 130. The first and second conductive semiconductor layers 121 and 122 and the active layer 123 exposed from the side surface of the semiconductor structure 120 by the third insulating layer 163 can be electrically insulated from the pads 181 and 182 have. In addition, the upper surface of the third insulating layer 163 may include a concavo-convex structure like the first conductive type semiconductor layer 121.
  • the pads 181 and 182 may be spaced apart from the semiconductor structure 120 on the substrate 170. Specifically, the pads 181 and 182 may be arranged to surround the semiconductor structure 120 on the side of the semiconductor structure 120 or on the edge of the substrate 170.
  • the pads 181 and 182 may include a first pad 181 and a second pad 182.
  • the first pad 181 may be electrically connected to the first conductive semiconductor layer 121 through the first wiring line 151 and the first electrode 141.
  • the second pad 182 may be electrically connected to the second conductive semiconductor layer 122 through the second wiring line 152 and the second electrode 142.
  • the first pad 181 may include a first region 181a and a second region 181b. One end of the first region 181a may be connected to the first end 151c. The first region 181a may penetrate the first insulating layer 161, the protective layer 130, and the third insulating layer 163. The second region 181b may be disposed to protrude from the third insulating layer 163.
  • the first pad 181 may be spaced apart from the semiconductor structure 120.
  • the first pad 181 may be disposed apart from the third insulating layer 163 covering the side surface and the side surface of the semiconductor structure 120.
  • the second pad 182 may include a first region 182a and a second region 182b. One end of the second region 182a may be connected to the second end portion 152c. The first region 182a may pass through the protective layer 130 and the third insulating layer 163. The second region 182b may be disposed to protrude from the third insulating layer 163.
  • the second pad 182 may be spaced apart from the semiconductor structure 120.
  • the second pad 182 may be spaced apart from the third insulating layer 163 that covers the sides and sides of the semiconductor structure 120.
  • FIG. 8A is a cross-sectional view of the II region of FIG. 8B is a cross-sectional view of the region III of FIG. 8C is a plan view showing a connection structure of the first wiring line and the second wiring line in FIG.
  • FIG. 9A shows the first wiring line of FIG. 1 in detail.
  • FIG. 9B shows the second wiring line of FIG. 1 in detail.
  • a plurality of semiconductor devices 100A may be disposed on one substrate 170 of the semiconductor device 100 according to the present invention.
  • a plurality of semiconductor structures 120 see Fig. 1
  • a plurality of wiring lines 151-n and 152-n are formed on one substrate 170 .
  • the semiconductor structure 120, the first and second wiring lines 151 and 152 and the first and second pads 181 and 182 are shown one by one for convenience of explanation, .
  • a plurality of semiconductor structures 120 may be spaced apart from each other on a substrate 170, and a plurality of pads 181-n and 182-n may be disposed around the plurality of semiconductor structures 120.
  • a plurality of wiring lines 151-n and 152-n are formed between the semiconductor structure 120 and the substrate 170 and between the pads 181-n and 182-n and the substrate 170, The pad 120 and the pads 181-n and 182-n can be electrically connected.
  • the connection between the semiconductor structure 120 and the pads 181-n and 182-n may be similar to that shown in Fig. 7 (sectional view of the line I in Fig. 1).
  • a first pad 181-n is disposed on the upper and lower sides of the substrate 170, and a second pad 182-n is disposed on the left and right sides.
  • the positions and arrangement of the pads 181-n and 182-n and the wiring lines 151-n and 152-n may be changed.
  • the number of the semiconductor structures 120, the wiring lines 151-n and 152-n and the pads 181-n and 182-n may also be changed in some cases.
  • the first end portion 151c and the second end portion 152c may protrude further than the extension line of the side surface of the semiconductor structure 120. Referring to FIGS. And the respective end portions 151c and 152c may be electrically connected to the pads 181-n and 182-n.
  • the first wiring line 151-n and the second wiring line 152-n may be electrically connected to the plurality of semiconductor structures 120. Although only two semiconductor structures 120 are shown in the drawing, a substantial number of semiconductor structures 120 may be disposed on the side of the semiconductor structure 120 as shown in FIG.
  • the first connection 151b of the first wiring line 151-n may be disposed along one side of the first insulation layer 161 between the substrate 170 and the plurality of semiconductor structures 120 .
  • the first penetration portion 151a may extend from the respective semiconductor structure 120 to electrically connect the plurality of semiconductor structures 120 to one first connection portion 151b.
  • the first wiring lines 151-n may be disposed two below the one semiconductor structure 120. This will be described later.
  • one second wiring line 152-n may be disposed along one surface of the plurality of second electrodes 142 between the substrate 170 and the plurality of semiconductor structures 120.
  • the second wiring line 152-n is shown spaced with respect to the first wiring line 151-n, but this means a hole H4 formed in the second wiring line 152-n .
  • the second wiring line 152-n may have a hole H4 formed in a portion thereof for connection between the semiconductor structure 120 and the first wiring line 151-n.
  • the second wiring line 152-n is shown as being separated on the sectional view of FIG. 8B, it may substantially mean one second wiring line 152-n as shown in FIG. 8C.
  • the plurality of first wiring lines 151-n, n? 1 may be disposed along the first and second regions 170a and 170b of the periphery of the substrate 170.
  • one first-n wiring line 151-n may be electrically connected to the four semiconductor elements 100A.
  • the first-n wiring lines 151-n may be arranged in each of the first and second regions 170a and 170b, respectively. That is, two first-n wiring lines 151-n may be disposed under one semiconductor element 100A.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto.
  • the number of semiconductor elements 100A connected to one first-n wiring line 151-n and the number of first-n wiring lines 151-n disposed under one semiconductor element 100A Can be changed.
  • the first-n wiring lines 151-n disposed in the first area 170a are referred to as a first-first wiring line 151-1, a first-second wiring line 151- (151-2), and the 1-32 wiring line 151-32.
  • the first-n wiring lines 151-n and n are odd-numbered lines extending to region B, and the first-n wiring lines 151- n is an even number) can be extended to the A region. That is, the first-n wiring lines (151-n, n is an odd number) of the odd-numbered lines can be electrically connected to the semiconductor element 100A disposed in the B-region.
  • the first-n wiring lines 151-n (n is an even number) of even-numbered lines may be electrically connected to the semiconductor device 100A disposed in the A region.
  • the 1-1 wiring line 151-1 may be electrically connected to the four semiconductor elements 100A disposed on the first row on the left side of the B region.
  • the first to third wiring lines 151-3 may be electrically connected to the four semiconductor elements 100A disposed in the second row on the left side of the B region. The same can be applied to the 1-31 wiring lines 151-31.
  • the first-n wiring lines (151-n, n is an odd number) may be disposed under the semiconductor device 100A arranged in the A region.
  • the first-n wiring line 151-n (n is an odd number) can be electrically insulated from the semiconductor element 100A in the A region through a separate configuration or the like.
  • the penetration portion 151a (FIG. 1) of the wiring line may not be formed (See Figs. 10B and 10C). Therefore, the wiring line and the semiconductor element 100A can be electrically insulated.
  • the 1-2 wiring line 151-2 may be electrically connected to the four semiconductor elements 100A disposed on the first row on the left side of the A region.
  • the first to fourth wiring lines 151-4 may be electrically connected to the four semiconductor elements 100A disposed on the second row on the left side of the A region. The same can be applied to the 1-32 wiring lines 151-32.
  • each of the first-n wiring lines 151-n may be electrically connected to the four semiconductor elements 100A. Further, the first-n wiring lines (151-n, n is an odd number) arranged in the odd-numbered lines can be electrically connected to the semiconductor element 100A in the C region. In addition, the first-n wiring lines 151-n (n is an even number) disposed in the even-numbered lines can be electrically connected to the semiconductor elements 100A in the D region.
  • the plurality of second wiring lines 152-n, n? 1 may be disposed along the third and fourth regions 170c and 170d of the periphery of the substrate 170.
  • one second-n wiring line 152-n may be electrically connected to the eight semiconductor elements 100A.
  • the second-n wiring lines 152-n may be arranged in each of the third and fourth regions 170c and 170d, respectively. That is, unlike the first-n wiring line 151-n, one second-n wiring line 152-n may be disposed below one semiconductor element 100A.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto. That is, the number of semiconductor devices 100A connected to one second-n wiring line 152-n and the number of second-n wiring lines 152-n disposed under one semiconductor device 100A Can be changed.
  • the second wiring line 152-n arranged in the third region 170c is referred to as a second-1 wiring line 152-1, a second-2 wiring line 152 -2), ... , And a second 16 wiring line 152-16.
  • the second-1 wiring line 152-1 may be electrically connected to the eight semiconductor elements 100A disposed in the first row above the E-region.
  • the second-second wiring line 152-2 may be electrically connected to the eight semiconductor elements 100A disposed in the second upper row of the E-region. This can be equally applied to the second 16 wiring line 152-16.
  • each of the second-n wiring lines 152-n may be electrically connected to the eight semiconductor elements 100A. That is, one second-n wiring line 152-n may be electrically connected to eight semiconductor elements 100A of each line of the F region in order from the top.
  • the first-n wiring lines 151-n can be electrically connected to the four semiconductor elements 100A one by one, alternating between the B region and the A region (or the C region and the D region) in order from the left side.
  • the first-n wiring line 151-n may be electrically connected to the first conductivity type semiconductor layer 121 (FIG. 1) of the semiconductor device 100A.
  • the second-n wiring lines 152-n may be electrically connected to the eight semiconductor elements 100A in the E region (or the F region) in order from the top.
  • the second-n wiring line 152-n may be electrically connected to the second conductivity type semiconductor layer 122 (FIG. 1) of the semiconductor device 100A.
  • the first-n pads 181-n may be disposed one by one on the first wiring line 151-n. That is, the first-n pads 181-n may be arranged in each of the first and second regions 170a and 170b, respectively.
  • one first-n pad 181-n may be electrically connected to the four semiconductor elements 100A.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto.
  • the first-n pads 181-n may be arranged in two lines in the first region 170a. That is, the first-n pads 181-n may be arranged in a total of 32, that is, 16 at the top and bottom of the first region 170a.
  • n of the first-n pad 181-n arranged on the lower line is defined as an odd number
  • n of the first-n pad 181 -n arranged on the upper line is defined as an even number .
  • the first-n pad 181-n (n is an odd number) arranged on the lower line of the first area 170a is divided into the first 1-1 pad 181-1, the 1-3th pad 181-3), ... , And a 1-31 pad 181-31.
  • the first-n pads 181-n (n is an even number) arranged on the upper line of the first area 170a are arranged in order from the left side in the order of the 1-2nd pad 181-2, the 1-4th pad 181- 4), ... , And a 1-32 pad 181-32.
  • the first-n pad (181-n, n is an odd number) arranged on the lower line may be disposed on the first-n wiring line (151-n, n is an odd number) of odd lines.
  • the 1-1 pad 181-1 may be electrically connected to the 1-1 wire 151-1.
  • the first 1-1 pad 181-1 can be electrically connected to the four semiconductor elements 100A disposed on the first row on the left side of the B region.
  • the same can be applied to the 1-31 pads 181-31. That is, the first-n pad (181-n, n is an odd number) disposed on the lower line may be electrically connected to the semiconductor device 100A disposed in the B region.
  • the first-n pads (181-n, n is an even number) disposed in the upper line may be disposed on the first-n wiring lines (151-n, n is an even number) of the even lines.
  • the 1-2 pad 181-2 may be electrically connected to the 1-2 wiring line 151-2.
  • the 1-2 pad 181-2 can be electrically connected to the four semiconductor elements 100A disposed on the first row on the left side of the A region.
  • the same can be applied to the 1-32 pads 181-32. That is, the first-n pad (181-nn is an even number) disposed in the upper line may be electrically connected to the semiconductor element 100A disposed in the A region.
  • the first-n pads (181-n, n is an odd number) arranged on the upper line may be disposed on the first-n wiring lines (151-n, n is an odd number) of odd lines.
  • the first-n pad 181-n (n is an odd number) can be electrically connected to the semiconductor element 100A disposed in the C region.
  • the first-n pads (181-n, n is an even number) arranged on the lower line may be disposed on the first-n wiring lines (151-n, n is an even number) of the even lines.
  • the first-n pad 181-n (n is an even number) may be electrically connected to the semiconductor device 100A disposed in the D region.
  • the plurality of second pads 182-n, n? 1 may be disposed along the third and fourth regions 170c and 170d of the periphery of the substrate 170.
  • the second-n pads 182-n may be disposed one by one on the second-n wiring line 152-n. That is, each of the second-n pads 182-n may be arranged in each of the third and fourth regions 170c and 170d.
  • one second-n pad 182-n may be electrically connected to the eight semiconductor elements 100A.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto.
  • the second-n pads 182-n disposed in the third region 170c include the second-1 pad 182-1, the second-2 pad 182-2, , And a second 16 pad 182-16.
  • the 2-1 pad 182-1 may be disposed on the 2-1 wiring line 152-1.
  • the second-1 pad 182-1 can be electrically connected to the semiconductor element 100A, eight of which are disposed on the first row above the E-region. This can be equally applied to the second 16 pad 182-16. It may also be similarly applied in the fourth region 170d.
  • the wavelength conversion layer 190 may be disposed to cover the plurality of semiconductor elements 100A. That is, the wavelength conversion layer 190 and the plurality of semiconductor elements 100A can form a light emitting portion.
  • the wavelength conversion layer 190 can absorb light emitted from the plurality of semiconductor elements 100A and convert the light into light having a different wavelength band and emit the light. For example, the wavelength conversion layer 190 may form white light.
  • the plurality of pads 181-n and 182-n may be disposed along the rim of the substrate 170. Further, the plurality of semiconductor elements 100A may be disposed inside the plurality of pads 181-n and 182-n. That is, the plurality of pads 181-n and 182-n may be arranged to surround the plurality of semiconductor elements 100A. In addition, the plurality of wiring lines 151-n and 152-n extend from the first and second conductivity type semiconductor layers 121 and 122 or the first and second electrodes 141 and 142 to the edge of the substrate, (181-n, 182-n).
  • the first and second conductivity type semiconductor layers 121 and 122 and the active layer 123 are grown at one time and the first and second conductivity type semiconductor layers 121 and 122 are isolated from each other by one chip (not shown). Therefore, the fairness can be improved and the luminescent area can be increased.
  • the manufacturing process of the semiconductor element 100 will be described later in more detail.
  • the chips when individual chips are mounted on a package substrate to be described later, the chips may be arranged on a support substrate and the plurality of support substrates may be mounted on the package substrate to complicate the process.
  • a pad and a wire for connecting the chip and the support substrate are required, and a pad and a wire for connecting the support substrate and the package substrate are required, so that the area required for mounting the chip is increased, and the space efficiency may be lowered.
  • the chip interval should be minimized in order to appear as a single light source, and miniaturization of the package may be difficult due to occurrence of short-circuit.
  • the increase of the solder for bonding the package substrate with the supporting substrate on which the chip is mounted and the increase of the heat radiation path of the chip can increase the thermal resistance.
  • a plurality of chips can be formed at one time and bonded to one ceramic substrate (support substrate). Only the ceramic substrate can be mounted on the package substrate at a time. Therefore, the process can be simplified and the process time can be shortened.
  • the space efficiency can be improved by omitting the supporting substrate and the wire bonding which are required for each individual chip.
  • the thermal resistance can be minimized by omitting individual support substrates and solder. Further, the contrast can be improved by adjusting the thickness of the phosphor.
  • one wiring line and a pad are connected to a plurality of chips, and a wiring line is disposed between the chip and the substrate, thereby saving space and enlarging the light emitting area.
  • the wiring line is formed under the semiconductor structure, various circuit configurations are possible, and the degree of freedom of design can be improved.
  • 9C is a conceptual view of a semiconductor device package according to an embodiment of the present invention.
  • a semiconductor device package 200 includes a package substrate 210, a solder 220, pads 231 and 232, wires 241 and 242, and a semiconductor device package 100 ).
  • the semiconductor device 100 may have the same structure as that described above. 1, the semiconductor device 100 includes a plurality of semiconductor devices 100A, a plurality of first pads 181, and a plurality of second semiconductor devices 100A as shown in FIG. 1, And a plurality of second pads 182.
  • the semiconductor device 100 including a plurality of semiconductor elements can be mounted on the package substrate 210 by the substrate 170 (Figs. 1 and 2). That is, a plurality of semiconductor elements can be mounted at one time by one substrate 170, rather than the individual elements being disposed on the support substrate and individually mounted on the package substrate 210. Accordingly, the supporting substrate, the pad, the wire and the solder for mounting the individual elements can be omitted, and the bonding interface and the heat radiation path can be reduced, so that the thermal resistance can be minimized.
  • wire bonding between the discrete element and the support substrate and bonding between the support substrate and the package substrate may be omitted. Therefore, the space required for mounting can be saved, and the enlargement of the light emitting area and the processability can be improved.
  • the semiconductor device 100 may be mounted on the package substrate 210.
  • the package substrate 210 may include a plurality of circuit patterns. Accordingly, the driving of the plurality of semiconductor structures 120 of the semiconductor device 100 can be controlled.
  • Solder 220 may be disposed between the package substrate 210 and the semiconductor device 100. That is, the semiconductor device 100 can be stably placed on the package substrate 210 by the solder 220.
  • the pads 231 and 232 may include a first pad 231 and a second pad 232.
  • the first and second pads 231 and 232 may be connected to the circuit pattern of the package substrate 210.
  • the wires 241 and 242 may include a first wire 241 and a second wire 242.
  • the first wire 241 may electrically connect the first pad 231 of the package substrate 210 and the first pad of the semiconductor device 100.
  • the second wire 242 may electrically couple the second pad 232 of the package substrate 210 and the second pad of the semiconductor device 100.
  • the first and second pads 231 and 232 and the first and second wires 241 and 242 of the package substrate 210 may be provided in the same manner as the first and second pads of the semiconductor device 100.
  • the first pad (or the second pad) of the semiconductor device 100 may be connected to a plurality of semiconductor structures.
  • the first pad (or the second pad) of the semiconductor device 100 is electrically connected to the first pad 231 (or second pad 241) of the package substrate 210 by the first wire 241 or the second wire 242. [ (232).
  • one pad of the package substrate 210 may be connected to a plurality of semiconductor structures.
  • the pads 231 and 232 are connected to a plurality of semiconductor structures rather than a single semiconductor structure, thereby saving space and simplifying the process.
  • 10A to 10M sequentially illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • a step of preparing a substrate 110 and forming a semiconductor structure 120 on the substrate 110 may be performed. That is, the first conductivity type semiconductor layer 121, the active layer 123, and the second conductivity type semiconductor layer 122 may be sequentially grown on the substrate 110.
  • the substrate 110 may comprise a light-transmitting, conductive or insulating substrate.
  • the substrate 110 may be a material suitable for semiconductor material growth or a carrier wafer.
  • the substrate 110 may be formed of a material selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge and Ga 2 O 3.
  • the semiconductor structure 120 includes a first conductivity type semiconductor layer 121, a second conductivity type semiconductor layer 122, and an active layer 130 disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the semiconductor structure 120 may be grown by a vapor deposition method such as MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), or HVPE (Hydride Vapor Phase Epitaxy).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Vapor Phase Epitaxy
  • the present invention is not limited thereto.
  • a step of forming a first hole H1 by mesa etching a part of the semiconductor structure 120 may be performed.
  • the first hole (H1) may be formed to have a certain depth from the second conductive type semiconductor layer (122).
  • the first hole (H1) may be formed to a portion of the first conductivity type semiconductor layer (121). That is, a part of the second conductivity type semiconductor layer 122, the active layer 123, and the first conductivity type semiconductor layer 121 may be etched.
  • a step of forming a protective layer 130 on the semiconductor structure 120 may be performed.
  • the protective layer 130 may be formed only in a part of the semiconductor structure 120. That is, the protective layer 130 may expose a part of the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the protective layer 130 may cover a part of the inner surface of the first hole H1.
  • the passivation layer 130 may cover a portion of the second conductive type semiconductor layer 122 adjacent to the first hole H1 and the first hole H1.
  • the protective layer 130 may expose a part of the first conductivity type semiconductor layer 121 through another hole H in the first hole H1.
  • a first electrode 141 to be described later may be disposed in the first hole H1.
  • the passivation layer 130 may expose a portion of the second conductive type semiconductor layer 122 through the second hole H2. That is, the second hole H2 may be a region of the second conductivity type semiconductor layer 122 where the passivation layer 130 is not formed. A second electrode 142 to be described later may be disposed in the second hole H2.
  • the holes H and H2 may be formed by forming a protective layer 130 on the second conductivity type semiconductor layer 122 and then etching a part of the holes.
  • the protective layer 130 may be formed only on a part of the second conductive type semiconductor layer 122 after covering the areas where the holes H and H2 are to be formed with a mask or the like. However, this does not limit the method of forming the holes H and H2 and the protective layer 130.
  • the electrodes 141 and 142 may include a first electrode 141 and a second electrode 142.
  • the first electrode 141 may be disposed in the first hole H1.
  • the first electrode 141 may be disposed in another hole H through the protective layer 130 of the first hole H1.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 121.
  • the second electrode 142 may be disposed in the second hole H2.
  • the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 122 exposed through the second hole H2.
  • the second electrodes 142 are shown as being spaced apart from each other in the drawing, they may be substantially connected to each other. That is, a hole may be formed in the second electrode 142 so that the two second electrodes are seen to be separated from each other in a cross-sectional view.
  • a step of disposing the second wiring line 152 on the second electrode 142 may be performed.
  • the second wiring line 152 may extend in a direction toward an end of the substrate 110. [ Therefore, the end of the second wiring line 152 can be easily connected to a pad to be described later.
  • the second wiring line 152 may include a second end 152c extending to the top of the protective layer 130 disposed at the end of the substrate 110. That is, the second end 152c may overlap with the protective layer 130 in a direction perpendicular to the substrate 110. [ And the second wiring line 152 and the pads may be electrically connected by the second end 152c.
  • the step of disposing the first insulating layer 161 to cover the protective layer 130, the electrodes 141 and 142, and the second wiring line 152 may be performed.
  • the second wiring line 152 and the first wiring line 151 to be described later can be electrically insulated by the first insulating layer 161.
  • the first wiring line 151 may include a first penetrating portion 151a, a first connecting portion 151b, and a first end portion 151c.
  • the first penetrating portion 151a may extend from the first electrode 141 toward one surface of the first insulating layer 161.
  • the first connection portion 151b may be bent from the first penetration portion 151a and extend along one side of the first insulation layer 161.
  • the first end 151c may extend in a direction toward the end of the substrate 110. [ Therefore, the first end 151c of the first wiring line 151 can be easily connected to a pad to be described later.
  • the first penetrating portion 151a may be arranged to penetrate the first insulating layer 161, and the first connecting portion 151b may be disposed on one side of the first insulating layer 161.
  • a hole may be formed from one surface of the first insulating layer 161 toward the first electrode 141, and the first region 151a may be disposed in the hole.
  • first end 151c may be disposed to extend to an upper portion of the protection layer 130 disposed at an end of the substrate 110. [ That is, the first end 151c may be overlapped with the protective layer 130 in a direction perpendicular to the substrate 110.
  • the first wiring line 151 and the pad may be electrically connected by the first end 151c.
  • the second insulation layer 162 may be disposed to cover the first insulation layer 161 and the first wiring line 151.
  • the insulation and protection of the first wiring line 151 can be performed by the second insulation layer 162.
  • a step of bonding the ceramic substrate 170 on the second insulating layer 162 may be performed.
  • the first bonding layer 171a may be disposed on the ceramic substrate 170
  • the second bonding layer 171b may be disposed on the second insulating layer 162. That is, the second insulating layer 162 and the ceramic substrate 170 can be bonded by bonding the first and second bonding layers 171a and 171b.
  • a step of separating the substrate 110 from the semiconductor structure 120 may be performed.
  • the substrate 110 may be removed by laser lift off (LLO) using an excimer laser or the like.
  • LLO laser lift off
  • the substrate 110 can absorb energy and be decomposed. That is, gas molecules of the substance included in the substrate 110 are generated, and the substrate 110 and the semiconductor structure 120 can be separated from each other.
  • the semiconductor structure 120 can be supported by the ceramic substrate 170.
  • heat generated in the laser lift-off process can be effectively released by the ceramic substrate 170.
  • the sides of the semiconductor structure 120 may be etched. Specifically, the rim portion of the semiconductor structure 120 corresponding to the rim portion of the substrate 170 can be etched.
  • the etching may be performed so as to stop the etching when the material forming the protective layer 130 is detected by the end point detection method.
  • the first and second wiring lines 151 and 152 may be disposed under the exposed protection layer 130. That is, the etching position can be adjusted so that the end portions 151c and 152c of the protective layer 130 and the wiring lines 151 and 152 are disposed under the etched region S.
  • the protective layer 130 protects structures located under the protective layer 130 when the semiconductor structure 120 is etched, thereby minimizing damage that may occur during the manufacturing process.
  • the first and second pads 181 and 182 to be described later can be easily connected to the first and second end portions 151c and 152c disposed under the etched region S, respectively.
  • the step of FIG. 10J may be accomplished by placing a ceramic substrate 170 (hereinafter referred to as a "substrate”) underneath. That is, by supporting the semiconductor element by the substrate 170, processes described later can be smoothly performed.
  • a ceramic substrate 170 hereinafter referred to as a "substrate”
  • a plurality of semiconductor structures 120 may be provided substantially (see FIGS. 1 to 9B). That is, in the step of FIG. 10J, an isolation process may be performed along with the etching of the side of the semiconductor structure 120.
  • a relatively large-scale semiconductor structure 120 can be isolated to a plurality of semiconductor structures on a chip-by-chip basis.
  • the plurality of semiconductor structures may be disposed at a predetermined distance.
  • only one first and second wiring lines 151 and 152 are shown electrically connected to one of the first and second conductivity type semiconductor layers 121 and 122 in the drawing, , 152 may be provided in plural.
  • Each of the first and second wiring lines 151 and 152 may be electrically connected to the plurality of semiconductor structures 120. Although the first and second wiring lines 151 and 152 are illustrated as being formed one by one in FIGS. 10E and 10G, a plurality of first and second wiring lines 151 and 152 May be provided.
  • a step of forming the concave-convex structure T in the semiconductor structure 120 may be performed.
  • the concave-convex structure T can be formed on the first conductivity type semiconductor layer 121.
  • the light extraction efficiency of the semiconductor device 100 can be improved by the uneven structure T.
  • a third insulating layer 163 is disposed on the semiconductor structure 120 and the exposed protective layer 130, and a part of the end portions 151c and 152c of the wiring lines 151 and 152 A step of forming the holes H3-1 and H3-2 so as to be exposed may be performed. At this time, the holes H3-1 and H3-2 may be formed by etching from the etching region S.
  • the semiconductor structure 120 can be insulated and protected through the third insulating layer 163.
  • the third insulating layer 163 may also include a concave-convex structure by the concave-convex structure of the semiconductor structure 120.
  • the third-1 hole H3-1 may be formed so that the first end 151c is exposed, and the 3-2th hole H3-2 may be formed to expose the second end 152c. have. That is, the (3-1) hole H3-1 may be formed by etching the protective layer 130 and the first insulating layer 161 from the third insulating layer 163. The (3-2) holes H3-2 may be formed by etching the protective layer 130 from the third insulating layer 163.
  • each of the pads 181 and 182 may include first regions 181a and 182a and second regions 181b and 182b.
  • the first areas 181a and 182a may be disposed in the 3-1 and 3-2 holes H3-1 and H3-2, respectively. That is, the second regions 181b and 182b are formed in the first regions 181a and 182a disposed in the 3-1 and 3-2 holes H3-1 and H3-2, As shown in Fig.
  • the first region 181a of the first pad 181 may be electrically connected to the first end 151c of the first wiring line 151.
  • the first region 181a may pass through the first insulating layer 161, the protective layer 130, and the third insulating layer 163.
  • the second region 181b of the first pad 181 may protrude outward from the third insulating layer 163 and be disposed on the side of the semiconductor structure 120.
  • the first region 182a of the second pad 182 may be electrically connected to the second end 152c of the second wiring line 152. [ The first region 182a may penetrate the protective layer 130 and the third insulating layer 163. The second region 182b of the second pad 182 may protrude outward from the third insulating layer 163 and be disposed on the side of the semiconductor structure 120.
  • first and second pads 181 and 182 are disposed one by one in the drawing, the first and second pads 181 and 182 may be substantially the same as the semiconductor structure 120 and the wiring lines 151 and 152 (see FIG. 1). Further, a wavelength conversion layer can be further formed on the semiconductor structure.
  • a large-sized semiconductor structure can be formed, isolated on the substrate 170, and separated into the semiconductor structure 120 of the chip unit.
  • the periphery of the semiconductor structure corresponding to the periphery of the substrate 170 may be etched together, and the pads 181 and 182 may be disposed in the area where the semiconductor structure is etched.
  • the wiring lines 151 and 152 electrically connected to the semiconductor structure 120 may be extended to a lower portion of the etched region. Therefore, the connection of the pads 181 and 182 and the wiring line can be facilitated.
  • a plurality of semiconductor structures 120 may be disposed on one substrate 170, and a plurality of pads 181 and 182 may be disposed along the periphery of the substrate 170. At this time, one pad 181 and 182 may be electrically connected to the plurality of semiconductor structures 120.
  • wiring lines 151 and 152 may be formed between the semiconductor structure 120 and the substrate 170.
  • the wire bonding for connecting the individual chips (semiconductor elements) to the substrate and the package substrate can be omitted, and the package can be miniaturized.
  • the process can be shortened and the processability can be improved.
  • the semiconductor area can be further enlarged by saving unnecessary space.
  • the semiconductor device may be used as a light source of an illumination system, or as a light source of an image display device or a lighting device. That is, semiconductor devices can be applied to various electronic devices arranged in a case to provide light. Illustratively, when a semiconductor device and an RGB phosphor are mixed and used, white light with excellent color rendering (CRI) can be realized.
  • CRI color rendering
  • the above-described semiconductor device is composed of a light emitting device package and can be used as a light source of an illumination system, for example, as a light source of a video display device or a lighting device.
  • When used as a backlight unit of an image display apparatus can be used as an edge type backlight unit or a direct-type backlight unit, and can be used as a light source or a bulb type when used as a light source of a lighting apparatus, As shown in FIG.
  • the light emitting element includes a laser diode in addition to the light emitting diode described above.
  • the laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.

Abstract

실시 예는, 기판; 상기 기판의 중심부에 배치되는 복수의 반도체 구조물; 상기 기판의 테두리부에 배치되는 제1 패드 및 제2 패드; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제1 패드를 전기적으로 연결하는 제 1 배선라인; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제2패드를 전기적으로 연결하는 제 2 배선라인; 및 상기 복수의 반도체 구조물 상에 배치되는 파장변환층을 포함하고, 상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고, 상기 제1 방향과 제2 방향은 서로 교차하고, 상기 복수 개의 반도체 구조물 사이의 이격 거리는 5㎛ 내지 40㎛이고, 상기 파장변환층의 두께는 1㎛ 이상 50㎛이하인 반도체 소자 및 이를 포함하는 헤드 램프를 개시한다.

Description

반도체 소자 및 이를 포함하는 헤드 램프
실시예는 반도체 소자 및 이를 포함하는 헤드 램프에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 램프 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 램프의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 램프에 대한 관심이 높아지고 있는 추세이다. 이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 쇼트 등의 문제가 발생할 수 있다.
그러나, 칩 간격을 너무 좁히는 경우 일부 칩을 오프시켜도 이웃한 칩에서 출사된 광에 의해 오프된 영역이 구별되지 않는 문제가 있다. 즉, 칩 간격이 좁아지는 경우 콘트라스트가 저하되는 문제가 있다. 특히, 칩 위에 파장변환층이 배치된 경우 이러한 콘트라스트 문제는 더 악화될 수 있다.
실시예는 복수 개의 발광 구조물의 콘트라스트가 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 기판; 상기 기판의 중심부에 배치되는 복수의 반도체 구조물; 상기 기판의 테두리부에 배치되는 제1 패드 및 제2 패드; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제1 패드를 전기적으로 연결하는 제 1 배선라인; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제2패드를 전기적으로 연결하는 제 2 배선라인; 및 상기 복수의 반도체 구조물 상에 배치되는 파장변환층을 포함하고, 상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고, 상기 제1 방향과 제2 방향은 서로 교차하고, 상기 복수 개의 반도체 구조물 사이의 이격 거리는 5㎛ 내지 40㎛이고, 상기 파장변환층의 두께는 1㎛ 이상 50㎛이하이다.
실시예에 따르면, 복수 개의 반도체 구조물의 콘트라스트를 개선할 수 있다.
하나의 기판에 다수의 반도체 소자를 배치함으로써 발광 영역이 확대될 수 있다.
실시예에 따르면, 하나의 기판에 다수의 반도체 소자를 동시에 형성함으로써 공정성이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 측면도이다.
도 3은 1개의 반도체 구조물을 오프한 경우 콘트라스트를 측정한 도면이다.
도 4 a 내지 도 4f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
도 5는 2개의 반도체 구조물을 오프한 경우 콘트라스트를 측정한 도면이다.
도 6a 내지 도 6f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 개념도이다.
도 8a는 도 2의 Ⅱ 영역의 단면도이다.
도 8b는 도 2의 Ⅲ 영역의 단면도이다.
도 8c는 도 2의 제 1 배선라인 및 제 2 배선라인의 연결 구조를 도시한 평면도이다.
도 9a는 도 2의 제 1 배선라인을 구체적으로 도시한 것이다.
도 9b는 도 2의 제 2 배선라인을 구체적으로 도시한 것이다.
도 9c는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 것이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 2는 본 발명의 실시 예에 따른 반도체 소자의 측면도이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자는 기판(170), 기판(170)의 중심부(C1)에 배치되는 복수의 반도체 구조물(100A), 기판(170)의 테두리부(P1)에 배치되는 복수의 제1, 제 2 패드(181-n, 182-n), 복수의 반도체 구조물(100A) 중 적어도 하나와 제 1 패드(181-n)를 전기적으로 연결하는 제 1 배선라인(151), 복수의 반도체 구조물(100A) 중 적어도 하나와 제 2 패드(182-n)를 전기적으로 연결하는 제 2 배선라인(152), 및 복수의 반도체 구조물(100A) 상에 배치되는 파장변환층(190)을 포함한다.
기판(170)은 반도체 소자를 지지하는 역할을 할 수 있다. 기판(170)은 세라믹 기판일 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 특히, 기판(170)에 의하여 반도체 소자의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 소자의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
기판(170)은 평면상에서 중심을 포함하는 중심부(C1) 및 중심부(C1)를 포위하는 테두리부(P1)를 포함할 수 있다.
복수의 반도체 구조물(100A)은 기판(170)의 중심부(C1)에 배치될 수 있다. 복수 개의 반도체 구조물(100A)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격 배치될 수 있다. 제1 방향과 제2 방향은 서로 수직할 수 있으나 반드시 이에 한정하지 않는다.
복수의 반도체 구조물(100A)은 기판(170)의 중앙부(C1)에 배치될 수 있다. 기판(170)의 중앙부에 배치된 복수의 반도체 구조물(100A)은 발광부를 형성할 수 있다. 여기서는 반도체 구조물(100A)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 각각의 반도체 구조물(100A)의 크기는 500×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물(100A)의 크기는 300×300㎛, 250×250㎛, 110×110㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
복수 개의 반도체 구조물(100A)은 하나의 반도체 구조층을 성장시킨 후 복수 개로 분할하여 제작할 수 있으나 반드시 이에 한정하지 않는다. 이때, 복수 개의 반도체 구조물(100A)의 간격은 매우 좁으므로 외부에서는 복수 개의 반도체 구조물(100A)에서 출력된 광을 하나의 광원에서 출력된 광으로 인식될 수 있다.
복수 개의 반도체 구조물(100A)은 가시광 파장대의 광을 출력할 수 있다. 복수 개의 반도체 구조물(100A)은 동일 파장대의 광을 출력할 수 있으나 반드시 이에 한정되는 것은 아니고 성장 방식에 따라 다른 파장대의 광을 출력할 수도 있다. 또는 후술하는 파장변환층(190)을 조절하여 다른 파장대의 광으로 변환할 수도 있다. 복수 개의 반도체 구조물(100A)은 특정 문자나 이미지를 연출할 수도 있다.
복수 개의 제 1 패드(181-n) 및 제 2 패드(182-n)는 기판(170)의 테두리부(P1)에 배치될 수 있다. 실시 예에 따르면, 복수 개의 반도체 구조물(100A)과 연결되는 제 1 패드(181-n) 및 제 2 패드(182-n)가 테두리부(P1)에 배치되므로 와이어 배선이 용이해질 수 있다.
절연층(163)은 기판의 테두리부(P1) 및 반도체 구조물(100A)상에 배치될 수 있다. 이때, 반도체 구조물(100A)의 하부에는 복수 개의 제 1 배선라인(151)과 제 2 배선라인(152)이 배치될 수 있다. 각각의 제 1 배선라인(151)은 적어도 하나의 반도체 구조물(100A)을 제 1 패드(181-n)와 전기적으로 연결할 수 있다. 또한, 각각의 제 2 배선라인(152)은 적어도 하나의 반도체 구조물(100A)을 제 2 패드(182-n)와 전기적으로 연결할 수 있다.
실시 예에서, 제 1 패드(181-n) 및 제 2 패드(182-n)가 배치된 테두리부(P1)는 반도체 구조물(100A)이 제거된 영역일 수 있다. 즉, 기판(170) 상에 배선라인(151, 152) 및 반도체 구조물(100A)을 배치한 후, 테두리부(P1)에 배치된 반도체 구조물(100A)을 제거할 수 있다. 이때, 증심부(C1)에 배치된 반도체 구조물(100A)은 복수 개로 분할할 수 있다.
그러나, 반도체 구조물(100A)의 하부에 배치된 제 1 배선라인(151)과 제 2 배선라인(152)은 제거되지 않으므로, 제 1 배선라인(151)과 제 2 배선라인(152)은 테두리 영역까지 연장 배치될 수 있다.
따라서, 제 1 패드(181-n) 및 제 2 패드(182-n)는 테두리부(P1) 상에 배치되는 절연층(163)을 관통하여 제 1 배선라인(151) 및 제 2 배선라인(152)과 전기적으로 연결될 수 있다.
파장변환층(190)은 반도체 구조물(100A)의 상부에 배치될 수 있다. 파장변환층(190)은 반도체 구조물(100A)에서 출사된 광을 백색광으로 변환할 수 있다. 파장변환층(190)은 반도체 구조물(100A)에서 출사되는 광을 백색광으로 변환할 수 있는 다양한 형광 입자를 포함할 수 있다. 예시적으로 반도체 구조물(100A)에서 출사된 광이 청색광인 경우 파장변환층(190)은 YAG 형광체를 포함할 수도 있다. 그러나, 반드시 이에 한정하는 것은 아니고 출사되는 광의 파장 또는 형광체의 특성을 고려하여 적절한 형광체로 변경할 수도 있다.
도 2를 참조하면, 기판(170) 상에는 제 1, 제 2 배선라인이 배치될 수 있으며, 제 1, 제 2 배선 라인 상에는 복수 개의 반도체 구조물(100A)이 배치될 수 있다. 또한, 파장변환층(190)은 복수 개의 반도체 구조물(100A) 상에 배치될 수 있다.
이때, 반도체 구조물(100A)의 이격 거리(d1)는 5㎛ 내지 100㎛, 또는 5㎛ 내지 40㎛일 수 있다. 이격거리(d1)가 5㎛ 이상인 경우 각 반도체 구조물(100A) 간의 쇼트를 방지할 수 있으며 이격 거리(d1)가 100㎛ 이하인 경우 외부에서 복수 개의 반도체 구조물(100A)에서 출사된 광을 하나의 광원에서 출사된 광으로 인식할 수 있다. 이격 거리(d1)가 40㎛ 이하인 경우 외부에서 하나의 광원에서 출사된 광으로 인식할 확률이 더 높아질 수 있다.
반도체 구조물(100A)의 상면에 배치된 파장변환층(190)의 두께(d2)는 1㎛ 이상 50㎛이하일 수 있다. 파장변환층(190)의 두께가 1㎛ 이상인 경우 반도체 구조물(100A)에서 출사된 광을 백색광으로 변환할 수 있으며, 두께(d2)가 50㎛이하인 경우 일부 반도체 구조물(100A)이 오프된 경우 비발광 영역이 선명하게 인식될 수 있다. 즉, 명암비(콘트라스트)가 개선될 수 있다.
파장변환층(190)의 두께(d2)는 반도체 구조물(100A)의 두께(d4)보다 두꺼울 수 있다. 실시 예에 따르면, 반도체 구조물(100A)은 일반 발광소자와 달리 마이크로 사이즈이므로 파장변환층(190)의 두께보다 작을 수도 있다.
예시적으로 실시 예에 따른 반도체 구조물(100A)의 두께(d4)는 약 1㎛ 이상 30㎛이하일 수 있다. 이에 반해, 파장변환층(190)은 충분한 백색광을 구현하기 위해 두께가 약 10㎛일 수 있다.
반도체 구조물(100A)의 제1 방향 폭(d3)과 복수 개의 반도체 구조물(100A) 사이의 이격 거리(d4)의 비(d3:d4)는 1:8 내지 6:1일 수 있다. 즉, 반도체 구조물(100A)의 제1 방향 폭이 더 클 수 있고, 반도체 구조물(100A)의 이격 거리가 더 클 수도 있다. 예시적으로, 반도체 구조물(100A)의 제1 방향 폭은 5㎛ 내지 100㎛일 수 있다.
도 3은 1개의 반도체 구조물을 오프한 경우 콘트라스트를 측정한 도면이고, 도 4 a 내지 도 4f는 각 실시 예에 따른 콘트라스트를 측정한 사진이고, 도 5는 2개의 반도체 구조물(100A)을 오프한 경우 콘트라스트를 측정한 도면이고, 도 6a 내지 도 6f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
하기 표 1 및 도 3 내지 도 4f를 참조하면, 형광체의 코팅 방법, 두께, 평균 입경을 다르게 제작하고, 1개의 발광 구조물을 오프시켜 발광영역(P1)과 비발광영역(P2)을 측정하였다.
코팅 방법 두께(㎛) 평균 입경(D50) 콘트라스트(면내 Min/면내 Max)
실험예 1 형광체 플레이트 120 20 0.233
실험예 2 컨포멀 코팅 60 20 0.046
실험예 3 정전 도포(2회) 40 20 0.015
실험예 4 정전 도포(4회) 30 5 0.011
실험예 5 임팩트 펄스 30 20 0.043
실험예 6 임팩트 펄스 50 5 0.033
도 3 및 도 4a를 참조하면, 실험 예 1의 경우 비발광 영역(P2)이 대부분 발광한 것으로 측정된 것을 확인할 수 있다. 이는 파장변환층(190)의 두께가 120㎛로 너무 두꺼워 이웃한 반도체 구조물(100A)에서 출사된 광이 비발광 영역에 유입되었기 때문이다. 반도체 구조물(100A)의 간격이 충분히 멀리 떨어진 경우에는 파장변환층(190)의 두께가 두꺼워져도 콘트라스트에 영향이 없을 수 있다. 그러나, 반도체 구조물(100A)이 5㎛ 내지 100㎛, 또는 5㎛ 내지 40㎛의 간격으로 조밀하게 배치된 경우에 파장변환층(190)의 두께가 콘트라스트에 영향을 줄 수 있다.
도 3 및 도 4b를 참조하면, 실험예 2의 경우 두께가 60㎛로 얇아져 실험 예 1에 비해 비발광영역(P2)이 관찰되어 콘트라스트가 개선되었음을 알 수 있다. 그러나, 비발광 영역(P2)의 일부는 발광하는 것으로 관찰되어 충분한 콘트라스트는 갖지 못함을 알 수 있다.
도 3 및 도 4c를 참조하면, 실험예 3의 경우 형광체의 두께가 40㎛로 더 얇아지면 발광 영역(P1)과 비발광 영역(P2)의 콘트라스트가 개선된 것을 확인할 수 있다. 즉, 비발광 영역(P2)의 대부분 영역이 발광하지 않는 것으로 관찰되었다. 따라서, 파장변환층의 두께가 60㎛보다 얇아지면 독립 점등이 가능할 정도의 콘트라스트를 가질 수 있음을 확인할 수 있다.
도 3 및 도 4d를 참조하면, 실험예 4의 경우 실험예 3의 형광체보다 작은 크기의 형광체를 이용하여 파장변환층(190)을 형성한 경우 상대적으로 콘트라스트가 개선되었음을 확인할 수 있다. 따라서, 형광 입자의 평균 입경(D50)을 20㎛ 이하로 제어하는 경우 콘트라스트를 효과적으로 개선할 수 있음을 확인할 수 있다.
파장변환층의 두께는 10㎛ 내지 30㎛이고, 파장 변환 입자의 평균 직경(D50)은 1㎛ 내지 20㎛일 수 있다. 파장변환층의 두께가 10㎛ 이상인 경우 광의 파장을 변환하기 충분한 두께를 가질 수 있으며, 두께가 30㎛ 이하인 경우 콘트라스트를 개선할 수 있다. 또한, 평균 직경(D50)이 1㎛ 내지 20㎛인 경우 콘트라스트를 더욱 개선할 수 있다.
도 4e의 실험예 5 및 도 4f의 실험예 6의 경우 임팩트 펄스 방식으로 파장변환층(190)을 형성한 경우 실험예 3 및 4에 비해 콘트라스트가 저하되었음을 확인할 수 있다. 따라서, 코팅 방식은 임팩트 펄스 방식(Impact pulse coating)보다 정전 도포 방식(정전 스프레이)을 이용하는 경우 콘트라스트를 개선할 수 있음을 확인할 수 있다. 임팩트 펄스 방식(Impact pulse coating)은 박막 도포는 가능하지만 수지 성분이 많아 콘트라스트가 좋지 않은 것으로 판단된다.
하기 표 2 및 도 5 내지 도 10f를 참조하면, 형광체의 코팅 방법, 두께, 평균 입경을 다르게 제작하고, 2개의 발광 구조물을 오프시켜 비발광영역(P2)을 형성하고 콘트라스트를 측정하였다. 이때, 비발광 영역을 넓혀 실험한 것 이외에는 표 1과 동일하게 측정하였다. 그 결과, 비발광 영역이 넓어져 전체적으로 콘트라스트는 감소하였으나 표 1과 동일한 경향을 갖는 것을 확인할 수 있다.
코팅 방법 두께(㎛) 평균 입경(D50) 콘트라스트(면내 Min/면내 Max)
실험예 7 형광체 플레이트 120 20 0.203
실험예 8 컨포멀 코팅 60 20 0.020
실험예 9 정전 도포(2회) 40 20 0.0041
실험예 10 정전 도포(4회) 30 5 0.0036
실험예 11 임팩트 펄스 30 20 0.010
실험예 12 임팩트 펄스 50 5 0.0097
실험예 7은 도 6a와 같이 비발광 영역(P2)이 대부분 발광한 것으로 측정된 것을 확인할 수 있다. 실험예 8은 도 6b와 같이 실험예 7에 비해서는 콘트라스트가 개선되었으나 아직 비발광 영역의 일부가 발광하고 있는 것을 확인할 수 있다.실험예 9는 도 6c와 같이 파장변환층의 두께를 40㎛로 얇게 제어하여 콘트라스트를 개선하였다. 이러한 구성에 의하면 반도체 구조물의 독립 점등이 가능할 정도의 콘트라스트를 구현할수 있다.
실험예 10은 형광 입자의 평균 입경을 5㎛로 작게 함으로써 콘트라스트를 더욱 개선하였음을 알 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 개념도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100A)는 반도체 구조물(120), 보호층(130), 전극(141, 142), 제1, 제2 배선라인(151, 152), 절연층(161, 162, 163) 및 패드(181, 182)를 포함할 수 있다. 또한, 반도체 소자(100A)는 기판(170) 상에 배치될 수 있다.
한편, 도 7에서는 설명의 편의를 위하여 2개의 패드(181, 182) 사이에 하나의 반도체 구조물(120)이 배치되도록 도시되었다. 그러나, 실질적으로는 도 1에 도시된 바와 같이 다수의 반도체 구조물(120)이 기판(170) 상에 소정 간격 이격되어 배치되고, 다수의 패드(181, 182)들이 기판(170)의 테두리부를 둘러싸도록 배치될 수 있다. 또한, 도 7은 도 1의 V형상의 Ⅰ 라인의 단면도일 수 있다. 도 8에 대해서는 후술하도록 한다.
기판(170)은 반도체 소자(100A)를 지지하는 역할을 할 수 있다. 기판(170)은 세라믹 기판일 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 특히, 기판(170)에 의하여 반도체 소자(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 이와 연결된 하부 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제 1 도전형 반도체층(121), 제 2 도전형 반도체층(122) 및 제 1 도전형 반도체층(121)과 제 2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제 1 도전형 반도체층(121)이 상부를 향하고, 제 2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이것으로 본 발명을 한정하지는 않는다.
제 1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 1 도전형 반도체층(121)에는 제 1 도펀트가 도핑될 수 있다. 제 1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제 1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제 1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제 2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도전형 반도체층(122)에는 제 2 도펀트가 도핑될 수 있다. 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제 2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제 1 도전형 반도체층(121) 및 제 2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제 1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제 1 홀(H1)을 포함할 수 있다. 구체적으로, 제 1 홀(H1)은 제 2 도전형 반도체층(122)으로부터 제 1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 제 1 홀(H1)은 기판(170)과 마주보는 방향으로 배치될 수 있다. 제 1 홀(H1)을 통해 제 1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 후술할 제 1 전극(141) 및 제 1 배선라인(151)이 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
보호층(130)은 반도체 구조물(120)의 일부 영역에 배치될 수 있다. 또한, 보호층(130)은 반도체 구조물(120)의 측면으로부터 더 돌출되도록 배치될 수 있다. 이 때, 보호층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 보호층(130)은 제 1 홀(H1) 및 그 주변부의 제 2 도전형 반도체층(122)을 덮을 수 있다. 이 때, 보호층(130)은 제 1 홀(H1) 내에서 제 1 도전형 반도체층(121)의 일부가 노출되도록 배치될 수 있다. 또한, 보호층(130)은 제 2 도전형 반도체층(122)의 일부를 덮을 수 있다. 따라서, 보호층(130)은 제 2 홀을 통해 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
보호층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 보호층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 보호층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
보호층(130)은 반도체 구조물(120)을 타 영역으로부터 전기적으로 절연시킬 수 있다. 즉, 보호층(130)에 의하여 노출된 제 1, 2 도전형 반도체층(121, 122)은 서로 전기적으로 절연될 수 있다. 또한, 보호층(130)은 후술할 반도체 구조물(120)의 식각 시, 보호층(130) 하부의 구성들을 보호할 수 있다. 더불어, 반도체 소자(100)를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(121) 상에 배치되고, 제 2 전극(142)은 제 2 도전형 반도체층(122)의 하부에 배치될 수 있다.
구체적으로, 제 1 전극(141)은 보호층(130)에 의하여 노출된 제 1 도전형 반도체층(121) 상에 배치될 수 있다. 즉, 제 1 전극(141)은 제 1 홀(H1) 내에 배치될 수 있다. 제 2 전극(142)은 보호층(130)에 의하여 노출된 제 2 도전형 반도체층(122) 상에 배치될 수 있다. 즉, 제 2 전극(142)은 제 2 홀(H2, 도 5c 참조)에 배치될 수 있다.
제 1, 2 전극(141, 142)은 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 제 1, 2 전극(141, 142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 상부(제 1 도전형 반도체층(121) 방향)를 향하여 출사될 수 있다. 따라서, 반도체 소자(100A)의 광추출 효율이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제 1, 2 전극(141, 142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
배선라인(151, 152)은 제 1 배선라인(151) 및 제 2 배선라인(152)을 포함할 수 있다. 제 1 배선라인(151)은 제 1 전극(141)과 전기적으로 연결되고, 제 2 배선라인(152)은 제 2 전극(142)과 전기적으로 연결될 수 있다.
절연층(161, 162, 163)은 제 1 절연층(161), 제 2 절연층(162), 및 제 3 절연층(163)을 포함할 수 있다. 절연층(161, 162, 163)은 반도체 소자(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 절연층(161, 162, 163)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 절연층(161, 162, 163)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
구체적으로, 제 2 배선라인(152)은 반도체 구조물(120)과 기판(170)의 사이에서 제 2 전극(142) 상에 배치될 수 있다. 제 2 배선라인(152)은 제 2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 특히, 제 2 배선라인(152)은 반도체 구조물(120)의 외측면의 연장선보다 더 돌출되는 제 2 끝단부(152c)를 포함할 수 있다. 한편, 도면에서는 제 2 배선라인(152)이 일측 및 타측에 하나씩 배치된 것으로 도시되었으나, 실질적으로 이들은 서로 연결된 구성이다. 즉, 제 2 배선라인의 중앙에 홀이 형성되어, 단면도 상에서 서로 이격된 것으로 도시될 수 있다. 이는 제 2 전극의 경우에도 동일할 수 있다.
다시 말해서, 제 2 배선라인(152)의 일단부는 제 2 전극(142)과 연결될 수 있다. 그리고 제 2 배선라인(152)의 제 2 끝단부(152c)는 제 2 배선라인(152)의 일단부로부터 기판(170)의 테두리부 방향으로 연장될 수 있다. 또한, 제 2 끝단부(152c)는 후술할 제 2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제 2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 따라서, 제 2 배선라인(152)은 반도체 구조물(120)의 측부에 배치된 제 2 패드(182)와 용이하게 연결될 수 있다.
즉, 도 1에 도시된 바와 같이, 제 2 배선라인(152)의 제 2 끝단부(152c)는 기판(170)의 테두리부를 향하여 반도체 구조물(120)의 테두리부보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중심부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 테두리부에 배치된 제 2 끝단부(152c)를 노출시킬 수 있다. 제 2 패드(182)는 제3 절연층(163) 및 보호층(130)을 관통하여 제 2 배선라인(152)의 제 2 끝단부(152c)와 전기적으로 연결될 수 있다. 따라서, 제 2 배선라인(152), 보호층(130) 및 제 2 패드(182)는 기판(170)의 테두리부에서 기판(170)의 두께 방향으로 서로 중첩될 수 있다.
제 1 절연층(161)은 보호층(130), 전극(141, 142) 및 제 2 배선라인(152)을 덮도록 배치될 수 있다. 따라서, 제 1 절연층(161)에 의하여 제 2 배선라인(152) 및 제 1 배선라인(151)이 서로 이격되어 전기적으로 절연될 수 있다. 또한, 제 1 절연층(161)은 반사층으로 작용할 수도 있다. 이러한 경우, 제 1 절연층(161)에 의하여 하부로 출사된 광이 상부로 반사되어 광 추출 효율이 향상될 수 있다. 한편, 제 1 절연층(161)은 제 1 배선라인(151)이 관통되는 홀을 포함할 수 있다.
제 1 배선라인(151)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제 1 배선라인(151)은 제 1 전극(141)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 제 1 배선라인(151)은 제 1 관통부(151a), 제 1 연결부(151b) 및 제 1 끝단부(151c)를 포함할 수 있다. 제 1 배선라인(151)은 제 1 절연층(161)에 의해 제 2 배선라인(152)과 이격될 수 있다.
제 1 관통부(151a)는 활성층(123), 제 2 도전형 반도체층(122) 및 제 1 절연층(161)을 관통할 수 있다. 제 1 관통부(151a)의 일단은 제 1 전극(141)과 연결될 수 있다. 제 1 관통부(151a)는 제 1 전극(141)으로부터 기판(170)을 향하여 연장될 수 있다. 제 1 관통부(151a)의 타단은 제 1 연결부(151b)의 일단과 연결될 수 있다.
제 1 연결부(151b)는 그 일단으로부터 제 1 절연층(161)의 일면을 따라 연장될 수 있다. 제 1 관통부(151b)의 타단은 제 1 끝단부(151c)와 연결될 수 있다.
제 1 끝단부(151c)는 반도체 구조물(120)의 외측면의 연장선보다 더 돌출될 수 있다. 즉, 제 1 끝단부(151c)는 기판(170)의 테두리부 방향으로 연장될 수 있다. 따라서, 제 1 배선라인(151)은 반도체 구조물(120)의 측부에 배치된 제 1 패드(181)와 용이하게 연결될 수 있다.
즉, 제 1 배선라인(151)의 제 1 끝단부(151c)는 기판(170)의 테두리부를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제 1 배선라인(151), 보호층(130) 및 제 1 패드(181)는 기판(170)의 테두리부(P1)에서 수직 방향으로 서로 중첩될 수 있다.
제 2 절연층(162)은 기판(170)과 제 1 절연층(161) 사이에 배치될 수 있다. 제 2 절연층(162)은 제 1 절연층(161) 및 제 1 배선라인(151)의 하부를 덮도록 배치될 수 있다. 따라서, 제 2 절연층(162)에 의하여 제 1 배선라인(151)의 절연 및 보호가 이루어질 수 있다. 또한, 제 2 절연층(162)은 반사층으로 작용할 수도 있다. 이러한 경우, 제 2 절연층(162)에 의하여 하부로 출사된 광이 상부로 반사되어 광 추출 효율이 향상될 수 있다.
제 3 절연층(163)은 반도체 소자의 상부를 덮을 수 있다. 구체적으로, 제 3 절연층(163)은 반도체 구조물(120) 및 보호층(130)을 덮을 수 있다. 제 3 절연층(163)에 의하여 반도체 구조물(120)의 측면에서 노출된 제 1, 2 도전형 반도체층(121, 122) 및 활성층(123)이 패드(181, 182)와 전기적으로 절연될 수 있다. 또한, 제 3 절연층(163)의 상면은 제 1 도전형 반도체층(121)과 마찬가지로 요철 구조를 포함할 수 있다.
패드(181, 182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 패드(181, 182)는 반도체 구조물(120)의 측부 또는 기판(170)의 테두리부에서 반도체 구조물(120)을 감싸도록 배치될 수 있다.
패드(181, 182)는 제 1 패드(181) 및 제 2 패드(182)를 포함할 수 있다. 제 1 패드(181)는 제 1 배선라인(151) 및 제 1 전극(141)을 통해 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제 2 패드(182)는 제 2 배선라인(152) 및 제 2 전극(142)을 통해 제 2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제 1 패드(181)는 제 1 영역(181a) 및 제 2 영역(181b)을 포함할 수 있다. 제 1 영역(181a)은 일단이 제 1 끝단부(151c)와 연결될 수 있다. 그리고 제 1 영역(181a)은 제 1 절연층(161), 보호층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 영역(181b)은 제 3 절연층(163)으로부터 돌출되도록 배치될 수 있다.
제 1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제 1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 제 3 절연층(163)과 이격되어 배치될 수 있다.
제 2 패드(182)는 제 1 영역(182a) 및 제 2 영역(182b)을 포함할 수 있다. 제 2 영역(182a)은 일단이 제 2 끝단부(152c)와 연결될 수 있다. 그리고 제 1 영역(182a)은 보호층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 영역(182b)은 제 3 절연층(163)으로부터 돌출되도록 배치될 수 있다.
제 2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제 2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 제 3 절연층(163)과 이격되어 배치될 수 있다.
도 8a는 도 1의 Ⅱ 영역의 단면도이다. 도 8b는 도 1의 Ⅲ 영역의 단면도이다. 도 8c는 도 1의 제 1 배선라인 및 제 2 배선라인의 연결 구조를 도시한 평면도이다. 도 9a는 도 1의 제 1 배선라인을 구체적으로 도시한 것이다. 도 9b는 도 1의 제 2 배선라인을 구체적으로 도시한 것이다.
도 1, 및 도 8a 내지 도 9b를 참조하면, 본 발명에 따른 반도체 소자(100)는 하나의 기판(170)에 복수의 반도체 소자(100A)가 배치될 수 있다. 구체적으로, 하나의 기판(170) 상에 복수의 반도체 구조물(120, 도 1 참조), 복수의 배선라인(151-n, 152-n), 복수의 패드(181-n, 182-n)가 포함될 수 있다. 즉, 도 1에서는 설명의 편의를 위하여 반도체 구조물(120), 제 1, 2 배선라인(151, 152) 및 제 1, 2 패드(181, 182)가 하나씩 도시되었으나, 실질적으로 이들 구성은 복수 개로 구비될 수 있다.
구체적으로, 기판(170) 상에 복수의 반도체 구조물(120)이 이격되어 배치되고, 그 둘레로 복수의 패드(181-n, 182-n)가 배치될 수 있다. 그리고 반도체 구조물(120)과 기판(170)의 사이 및 패드(181-n, 182-n)와 기판(170)의 사이에는 복수의 배선라인(151-n, 152-n)이 형성되어 반도체 구조물(120)과 패드(181-n, 182-n)를 전기적으로 연결할 수 있다. 반도체 구조물(120)과 패드(181-n, 182-n)의 접속은 도 7(도 1의 Ⅰ 라인의 단면도)에 도시된 것과 유사하게 이루어질 수 있다. 한편, 도 1에서는 기판(170)의 상하부에 제 1 패드(181-n)가 배치되고, 좌우에 제 2 패드(182-n)가 배치되도록 도시되었다. 그러나, 경우에 따라 패드(181-n, 182-n) 및 배선라인(151-n, 152-n)의 위치 및 배치 구조는 변경될 수 있다. 또한, 반도체 구조물(120), 배선라인(151-n, 152-n) 및 패드(181-n, 182-n)의 개수 또한 경우에 따라 변경될 수 있다.
구체적으로, 도 8a 내지 도 8c를 참조하면, 제 1 끝단부(151c) 및 제 2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 각각의 끝단부(151c, 152c)는 패드(181-n, 182-n)와 전기적으로 연결될 수 있다.
한편, 제 1 배선라인(151-n) 및 제 2 배선라인(152-n)은 복수의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 그 측부로 도 1과 같이 많은 반도체 구조물(120)이 배치될 수 있다.
구체적으로, 제 1 배선라인(151-n) 중 제 1 연결부(151b)는 기판(170)과 복수의 반도체 구조물(120)의 사이에서 제 1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제 1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수의 반도체 구조물(120)과 하나의 제 1 연결부(151b)를 전기적으로 연결할 수 있다.
한편, 제 1 배선라인(151-n)은 하나의 반도체 구조물(120)의 하부로 2개씩 배치될 수 있다. 이에 대해서는 후술하도록 한다.
또한, 하나의 제 2 배선라인(152-n)은 기판(170)과 복수의 반도체 구조물(120) 사이에서 복수의 제 2 전극(142)의 일면을 따라 배치될 수 있다. 도 8b에서는 제 2 배선라인(152-n)이 제 1 배선라인(151-n)을 기준으로 이격된 것으로 도시되었으나, 이는 제 2 배선라인(152-n)에 형성된 홀(H4)을 의미할 수 있다. 즉, 도 8c를 참조하면, 제 2 배선라인(152-n)은 반도체 구조물(120)과 제 1 배선라인(151-n)의 연결을 위하여 일부 영역에 홀(H4)이 형성될 수 있다. 다시 말해서, 도 8b의 단면도 상에서는 제 2 배선라인(152-n)이 이격된 것으로 도시되었으나, 실질적으로는 도 8c와 같이 하나의 제 2 배선라인(152-n)을 의미할 수 있다.
복수의 제 1 배선라인(151-n, n≥1)은 기판(170)의 둘레부 중 제 1, 2 영역(170a, 170b)을 따라 배치될 수 있다. 이 때, 하나의 제 1-n 배선라인(151-n)은 4개의 반도체 소자(100A)과 전기적으로 연결될 수 있다. 제 1-n 배선라인(151-n)은 제 1, 2 영역(170a, 170b) 모두 각각 32개씩 배치될 수 있다. 즉, 하나의 반도체 소자(100A)의 하부로 2개의 제 1-n 배선라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제 1-n 배선라인(151-n)에 연결된 반도체 소자(100A)의 개수 및 하나의 반도체 소자(100A)의 하부에 배치된 제 1-n 배선라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 제 1 영역(170a)에 배치된 제 1-n 배선라인(151-n)을 좌측으로부터 순서대로 제 1-1 배선라인(151-1), 제 1-2 배선라인(151-2), 및 제 1-32 배선라인(151-32)으로 정의하도록 한다.
특히, 도 9a를 함께 참조하면, 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수)은 B 영역까지 연장되어 배치되고, 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수)은 A 영역까지 연장되어 배치될 수 있다. 즉, 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수)은 B 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다. 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수)은 A 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
예를 들어, 제 1-1 배선라인(151-1)은 B 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 1-3 배선라인(151-3)은 B 영역의 좌측 두번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-31 배선라인(151-31)까지 동일하게 적용될 수 있다.
한편, 제 1-n 배선라인(151-n, n은 홀수)은 A 영역에 배치된 반도체 소자(100A)의 하부에도 배치될 수 있다. 그러나, 별도의 구성 등을 통해 제 1-n 배선라인(151-n, n은 홀수)은 A 영역의 반도체 소자(100A)와는 전기적으로 절연될 수 있다. 예를 들어, A 영역의 반도체 소자(100A)와 제 1-n 배선라인(151-n, n은 홀수)이 중첩되는 영역에서는 배선라인의 관통부(151a, 도 1)가 형성되지 않을 수 있다(도 10b 및 도 10c 참조). 따라서, 배선라인과 반도체 소자(100A)는 전기적으로 절연될 수 있다.
제 1-2 배선라인(151-2)은 A 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 1-4 배선라인(151-4)은 A 영역의 좌측 두번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-32 배선라인(151-32)까지 동일하게 적용될 수 있다.
한편, 이는 제 2 영역(170b)에서도 유사하게 적용될 수 있다. 즉, 각각의 제 1-n 배선라인(151-n)들은 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 또한, 홀수 라인에 배치된 제 1-n 배선라인(151-n, n은 홀수)은 C 영역의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 더불어, 짝수 라인에 배치된 제 1-n 배선라인(151-n, n은 짝수)은 D 영역의 반도체 소자(100A)과 전기적으로 연결될 수 있다.
복수의 제 2 배선라인(152-n, n≥1)은 기판(170)의 둘레부 중 제 3, 4 영역(170c, 170d)을 따라 배치될 수 있다. 이 때, 하나의 제 2-n 배선라인(152-n)은 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 2-n 배선라인(152-n)은 제 3, 4 영역(170c, 170d) 모두 각각 16개씩 배치될 수 있다. 즉, 제 1-n 배선라인(151-n)과는 다르게, 하나의 반도체 소자(100A)의 하부로 1개의 제 2-n 배선라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제 2-n 배선라인(152-n)에 연결된 반도체 소자(100A)의 개수 및 하나의 반도체 소자(100A)의 하부에 배치된 제 2-n 배선라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 제 3 영역(170c)에 배치된 제 2 배선라인(152-n)을 상부로부터 순서대로 제 2-1 배선라인(152-1), 제 2-2 배선라인(152-2), …, 제 2-16 배선라인(152-16)으로 정의하도록 한다.
특히, 도 9b를 함께 참조하면, 제 2-1 배선라인(152-1)은 E 영역의 상부 첫번째 줄에 배치된 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 또한, 제 2-2 배선라인(152-2)은 E 영역의 상부 두번째 줄에 배치된 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 2-16 배선라인(152-16)까지 동일하게 적용될 수 있다.
한편, 이는 제 4 영역(170d)에서도 유사하게 적용될 수 있다. 즉, 각각의 제 2-n 배선라인(152-n)들은 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 즉, 하나의 제 2-n 배선라인(152-n)은 상부로부터 차례대로 F 영역의 각 라인의 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다.
이처럼, 제 1-n 배선라인(151-n)은 좌측으로부터 순서대로 B 영역과 A 영역(또는 C 영역과 D 영역)을 번갈아가며 하나당 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 여기서, 제 1-n 배선라인(151-n)은 반도체 소자(100A)의 제 1 도전형 반도체층(121, 도 1)과 전기적으로 연결될 수 있다.
또한, 제 2-n 배선라인(152-n)은 상부로부터 순서대로 E 영역(또는 F 영역)의 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 여기서, 제 2-n 배선라인(152-n)은 반도체 소자(100A)의 제 2 도전형 반도체층(122, 도 1)과 전기적으로 연결될 수 있다.
복수의 제 1 패드(181-n, n≥1)는 기판(170)의 둘레부 중 제 1, 2 영역(170a, 170b)을 따라 배치될 수 있다. 이 때, 제 1-n 패드(181-n)는 제 1 배선라인(151-n) 상에 하나씩 배치될 수 있다. 즉, 제 1-n 패드(181-n)는 제 1, 2 영역(170a, 170b) 모두 각각 32개씩 배치될 수 있다. 또한, 하나의 제 1-n 패드(181-n)는 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
구체적으로, 제 1-n 패드(181-n)는 제 1 영역(170a)에 2개의 라인으로 배치될 수 있다. 즉, 제 1-n 패드(181-n)는 제 1 영역(170a)의 상부와 하부에 각각 16개씩 총 32개로 배치될 수 있다. 이하에서는, 설명의 편의를 위하여 하부 라인에 배치된 제 1-n 패드(181-n)의 n을 홀수로, 상부 라인에 배치된 제 1-n 패드(181-n)의 n을 짝수로 정의하도록 한다.
즉, 제 1 영역(170a)의 하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 좌측으로부터 순서대로 제 1-1 패드(181-1), 제 1-3 패드(181-3), …, 제 1-31 패드(181-31)로 정의할 수 있다. 제 1 영역(170a)의 상부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 좌측으로부터 순서대로 제 1-2 패드(181-2), 제 1-4 패드(181-4), …, 제 1-32 패드(181-32)로 정의할 수 있다.
하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수) 상에 배치될 수 있다. 예를 들어, 도 8a를 함께 참조하면, 제 1-1 패드(181-1)는 제 1-1 배선라인(151-1)과 전기적으로 연결될 수 있다. 따라서, 제 1-1 패드(181-1)는 B 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-31패드(181-31)까지 동일하게 적용될 수 있다. 즉, 하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 B 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
상부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수) 상에 배치될 수 있다. 예를 들어, 제 1-2 패드(181-2)는 제 1-2 배선라인(151-2)과 전기적으로 연결될 수 있다. 따라서, 제 1-2 패드(181-2)는 A 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-32 패드(181-32)까지 동일하게 적용될 수 있다. 즉, 상부 라인에 배치된 제 1-n 패드(181-n n은 짝수)는 A 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
한편, 이는 제 2 영역(170b)에서도 유사하게 적용될 수 있다. 즉, 상부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수) 상에 배치될 수 있다. 또한, 제 1-n 패드(181-n, n은 홀수)는 C 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다. 하부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수) 상에 배치될 수 있다. 또한, 제 1-n 패드(181-n, n은 짝수)는 D 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
복수의 제 2 패드(182-n, n≥1)는 기판(170)의 둘레부 중 제 3, 4 영역(170c, 170d)을 따라 배치될 수 있다. 이 때, 제 2-n 패드(182-n)는 제 2-n 배선라인(152-n) 상에 하나씩 배치될 수 있다. 즉, 제 2-n 패드(182-n)는 제 3, 4 영역(170c, 170d) 모두 각각 16개씩 배치될 수 있다. 또한, 하나의 제 2-n 패드(182-n)는 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
제 3 영역(170c)에 배치된 제 2-n 패드(182-n)는 상부로부터 순서대로 제 2-1 패드(182-1), 제 2-2 패드(182-2), …, 제 2-16 패드(182-16)로 정의할 수 있다. 여기서, 제 2-1 패드(182-1)는 제 2-1 배선라인(152-1) 상에 배치될 수 있다. 따라서, 제 2-1 패드(182-1)는 E 영역의 상부 첫번째 줄에 배치된 8개이 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 제 4 영역(170d)에서도 유사하게 적용될 수 있다.
파장변환층(190)은 복수의 반도체 소자(100A)를 덮도록 배치될 수 있다. 즉, 파장변환층(190) 및 복수의 반도체 소자(100A)는 발광부를 형성할 수 있다. 파장변환층(190)은 복수의 반도체 소자(100A)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 파장변환층(190)은 백색 광을 형성할 수 있다.
상술한 바와 같이, 복수의 패드(181-n, 182-n)는 기판(170)의 테두리부를 따라 배치될 수 있다. 또한, 복수의 반도체 소자(100A)는 복수의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수의 패드(181-n, 182-n)는 복수의 반도체 소자(100A)를 둘러싸도록 배치될 수 있다. 더불어, 복수의 배선라인(151-n, 152-n)은 제 1, 2 도전형 반도체층(121, 122) 또는 제 1, 2 전극(141, 142)으로부터 기판의 테두리부로 연장되어 복수의 패드(181-n, 182-n)와 연결될 수 있다. 복수의 반도체 소자(100A)은 개별적으로 형성된 것이 아닌, 제 1, 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다. 한편, 반도체 소자(100)의 제조 공정에 대해서는 후에 보다 상세히 설명하도록 한다.
즉, 차량용 헤드 램프에 적용하기 위하여 개별 칩들을 후술할 패키지 기판에 실장할 경우, 각각의 칩을 지지 기판에 배치하고, 복수의 지지 기판을 패키지 기판에 각각 실장함으로써 공정이 복잡해질 수 있다. 또한, 칩과 지지 기판을 연결하기 위한 패드 및 와이어가 필요하고, 지지 기판과 패키지 기판을 연결하기 위한 패드 및 와이어가 필요함으로써, 칩의 실장에 필요한 면적이 커져 공간 효율이 떨어질 수 있다.
또한, 하나의 광원처럼 보이기 위하여 칩 간격을 최소화하여야 하는데, 쇼트 등의 발생으로 패키지의 소형화가 어려울 수 있다. 더불어, 칩이 실장된 지지 기판과 패키지 기판을 접합하기 위한 솔더의 증가 및 칩의 방열 경로 증가로 인하여 열 저항이 증가될 수 있다.
그러나, 본 발명에서는 복수의 칩들을 한번에 형성하여 하나의 세라믹 기판(지지 기판)과 접합할 수 있다. 그리고 한번에 세라믹 기판만을 패키지 기판에 실장할 수 있다. 따라서, 공정이 간소화되고 공정 시간이 단축될 수 있다. 또한, 개별 칩마다 필요했던 지지 기판 및 와이어 본딩이 생략됨으로써 공간 효율이 향상될 수 있다. 더불어, 개별 지지 기판과 솔더가 생략됨으로써 열저항이 최소화될 수 있다. 또한, 형광체의 두께를 조절하여 콘트라스트를 개선할 수 있다.
또한, 본 발명은 하나의 배선라인 및 패드가 복수의 칩과 연결되고, 배선라인이 칩과 기판 사이에 배치됨으로써 공간 절약이 가능하여 발광 영역이 확대될 수 있다. 이 때, 반도체 구조물의 하부에 배선라인을 형성하므로 여러 회로의 구성이 가능하여 설계의 자유도가 향상될 수 있다.
도 9c는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 9c를 참조하면, 본 발명의 실시예에 따른 반도체 소자 패키지(200)는 패키지 기판(210), 솔더(220), 패드(231, 232), 와이어(241, 242) 및 반도체 소자 패키지(100)를 포함할 수 있다.
반도체 소자(100)는 앞서 설명한 것과 동일한 구조를 가질 수 있다. 도 5에서는 설명의 편의를 위하여 도 1과 동일하게 반도체 소자를 도시하였으나, 실제로 반도체 소자(100)는 도 1에 도시된 것과 같이 복수의 반도체 소자(100A), 복수의 제 1 패드(181) 및 복수의 제 2 패드(182)로 구성될 수 있다.
복수의 반도체 소자를 포함하는 반도체 소자(100)는 기판(170, 도 1, 2)에 의하여 패키지 기판(210) 상에 실장될 수 있다. 즉, 개별 소자가 지지 기판 상에 배치되어 패키지 기판(210)에 각각 실장되는 것이 아닌, 복수의 반도체 소자가 하나의 기판(170)에 의하여 한번에 실장될 수 있다. 따라서, 개별 소자의 실장을 위한 지지 기판, 패드, 와이어 및 솔더가 생략되어 본딩 계면 및 방열 경로가 감소함으로써 열저항이 최소화될 수 있다.
특히, 개별 소자와 지지 기판 사이의 와이어 본딩 및 지지 기판과 패키지 기판 사이의 본딩이 생략될 수 있다. 따라서, 실장에 필요한 공간이 절약될 수 있고, 발광 영역의 확대 및 공정성이 개선될 수 있다.
패키지 기판(210)에는 반도체 소자(100)가 실장될 수 있다. 패키지 기판(210)은 다수의 회로 패턴을 포함할 수 있다. 따라서, 반도체 소자(100)의 다수의 반도체 구조물(120)의 구동을 제어할 수 있다.
솔더(220)는 패키지 기판(210)과 반도체 소자(100) 사이에 배치될 수 있다. 즉, 솔더(220)에 의하여 반도체 소자(100)가 패키지 기판(210) 상에 안정적으로 배치될 수 있다.
패드(231, 232)는 제 1 패드(231) 및 제 2 패드(232)를 포함할 수 있다. 제 1, 2 패드(231, 232)는 패키지 기판(210)의 회로 패턴과 연결될 수 있다.
와이어(241, 242)는 제 1 와이어(241) 및 제 2 와이어(242)를 포함할 수 있다. 제 1 와이어(241)는 패키지 기판(210)의 제 1 패드(231)와 반도체 소자(100)의 제 1 패드를 전기적으로 연결할 수 있다. 제 2 와이어(242)는 패키지 기판(210)의 제 2 패드(232)와 반도체 소자(100)의 제 2 패드를 전기적으로 연결할 수 있다.
한편, 패키지 기판(210)의 제 1, 2 패드(231, 232) 및 제 1, 2 와이어(241, 242)는 반도체 소자(100)의 제 1, 2 패드와 마찬가지로 복수로 구비될 수 있다. 예를 들어, 반도체 소자(100)의 제 1 패드(또는 제 2 패드)는 복수의 반도체 구조물과 연결될 수 있다. 그리고 반도체 소자(100)의 제 1 패드(또는 제 2 패드)는 제 1 와이어(241, 또는 제 2 와이어(242))에 의하여 패키지 기판(210)의 제 1 패드(231, (또는 제 2 패드(232))와 연결될 수 있다.
즉, 패키지 기판(210)의 하나의 패드는 복수의 반도체 구조물과 연결될 수 있다. 따라서, 패드(231, 232)가 하나의 반도체 구조물이 아닌 복수의 반도체 구조물고 연결됨으로써, 공간 절약 및 공정이 간소화될 수 있다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 것이다.
도 10a를 참조하면, 기판(110)을 준비하고, 기판(110) 상에 반도체 구조물(120)을 형성하는 단계가 이루어질 수 있다. 즉, 기판(110) 상에 제 1 도전형 반도체층(121), 활성층(123) 및 제 2 도전형 반도체층(122)을 순차적으로 성장시킬 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
반도체 구조물(120)은 제 1 도전형 반도체층(121), 제 2 도전형 반도체층(122) 및 제 1 도전형 반도체층(121)과 제 2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 반도체 구조물(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
도 10b를 참조하면, 반도체 구조물(120)의 일부를 메사 식각하여 제 1 홀(H1)을 형성하는 단계가 이루어질 수 있다. 제 1 홀(H1)은 제 2 도전형 반도체층(122)으로부터 일정 깊이를 갖도록 형성될 수 있다. 제 1 홀(H1)은 제 1 도전형 반도체층(121)의 일부 영역까지 형성될 수 있다. 즉, 제 2 도전형 반도체층(122), 활성층(123) 및 제 1 도전형 반도체층(121)의 일부가 식각될 수 있다.
도 10c를 참조하면, 반도체 구조물(120) 상에 보호층(130)을 형성하는 단계가 이루어질 수 있다. 이 때, 보호층(130)은 반도체 구조물(120)의 일부 영역에만 형성될 수 있다. 즉, 보호층(130)은 제 1 도전형 반도체층(121) 및 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
구체적으로, 보호층(130)은 제 1 홀(H1)의 내면의 일부를 덮을 수 있다. 보호층(130)은 제 1 홀(H1) 및 제 1 홀(H1)과 인접한 제 2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 보호층(130)은 제 1 홀(H1) 내에서 또 다른 홀(H)을 통해 제 1 도전형 반도체층(121)의 일부를 노출시킬 수 있다. 제 1 홀(H1)에는 후술할 제 1 전극(141)이 배치될 수 있다.
보호층(130)은 제 2 홀(H2)을 통해 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다. 즉, 제 2 홀(H2)은 제 2 도전형 반도체층(122) 중 보호층(130)이 형성되지 않은 영역일 수 있다. 제 2 홀(H2)에는 후술할 제 2 전극(142)이 배치될 수 있다.
한편, 홀(H, H2)은 제 2 도전형 반도체층(122) 상에 보호층(130)을 형성한 후, 일부 영역을 식각함으로써 형성될 수 있다. 또는, 홀(H, H2)이 형성될 영역을 마스크 등으로 덮은 후 제 2 도전형 반도체층(122)의 일부 영역에만 보호층(130)을 형성할 수도 있다. 그러나, 이것으로 홀(H, H2) 및 보호층(130)의 형성 방법을 한정하는 것은 아니다.
도 10d를 참조하면, 홀(H1, H2)에 전극(141, 142)을 배치하는 단계가 이루어질 수 있다. 이 때, 전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 홀(H1)에 배치될 수 있다. 구체적으로, 제 1 전극(141)은 제 1 홀(H1)의 보호층(130)을 관통하여 또 다른 홀(H)에 배치될 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제 2 전극(142)은 제 2 홀(H2)에 배치될 수 있다. 제 2 전극(142)은 제 2 홀(H2)을 통해 노출된 제 2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제 2 전극(142)이 서로 이격되어 2개로 구비된 것으로 도시되었으나, 실질적으로 이들은 연결될 수 있다. 즉, 제 2 전극(142) 내부에 홀이 형성됨으로써, 단면도로 볼 때 2개의 제 2 전극이 서로 이격된 것으로 도시된 것일 수 있다.
도 10e를 참조하면, 제 2 전극(142) 상에 제 2 배선라인(152)을 배치하는 단계가 이루어질 수 있다. 제 2 배선라인(152)은 기판(110)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제 2 배선라인(152)의 끝단부는 후술할 패드와 용이하게 접속될 수 있다.
특히, 제 2 배선라인(152)은 기판(110)의 단부에 배치된 보호층(130)의 상부까지 연장되는 제 2 끝단부(152c)를 포함할 수 있다. 즉, 제 2 끝단부(152c)은 기판(110)과 수직인 방향에서 보호층(130)과 중첩될 수 있다. 제 2 끝단부(152c)에 의하여 제 2 배선라인(152)과 패드가 전기적으로 연결될 수 있다.
도 10f를 참조하면, 보호층(130), 전극(141, 142) 및 제 2 배선라인(152)을 덮도록 제 1 절연층(161)을 배치하는 단계가 이루어질 수 있다. 제 1 절연층(161)에 의하여 제 2 배선라인(152) 및 후술할 제 1 배선라인(151)이 전기적으로 절연될 수 있다.
도 10g를 참조하면, 제 1 절연층(161)을 관통하도록 제 1 배선라인(151)을 형성하고, 제 2 절연층(162)을 배치하는 단계가 이루어질 수 있다. 여기서, 제 1 배선라인(151)은 제 1 관통부(151a), 제 1 연결부(151b) 및 제 1 끝단부(151c) 포함할 수 있다.
제 1 관통부(151a)는 제 1 전극(141)으로부터 제 1 절연층(161)의 일면을 향하여 연장될 수 있다. 제 1 연결부(151b)는 제 1 관통부(151a)로부터 절곡되어 제 1 절연층(161)의 일면을 따라 연장될 수 있다. 제 1 끝단부(151c)는 기판(110)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제 1 배선라인(151)의 제 1 끝단부(151c)는 후술할 패드와 용이하게 접속될 수 있다.
즉, 제 1 관통부(151a)는 제 1 절연층(161)을 관통하도록 배치되고, 제 1 연결부(151b)는 제 1 절연층(161)의 일면 상에 배치될 수 있다. 이 때, 제 1 절연층(161)의 일면으로부터 제 1 전극(141)을 향하여 홀이 형성되고, 홀 내부에 제 1 영역(151a)이 배치될 수 있다.
또한, 제 1 끝단부(151c)는 기판(110)의 단부에 배치된 보호층(130)의 상부까지 연장되도록 배치될 수 있다. 즉, 제 1 끝단부(151c)는 기판(110)과 수직인 방향에서 보호층(130)과 중첩될 수 있다. 제 1 끝단부(151c)에 의하여 제 1 배선라인(151)과 패드가 전기적으로 연결될 수 있다.
제 1 배선라인(151)의 형성 이후, 제 1 절연층(161)과 제 1 배선라인(151)을 덮도록 제 2 절연층(162)이 배치될 수 있다. 제 2 절연층(162)에 의하여 제 1 배선라인(151)의 절연 및 보호가 이루어질 수 있다.
도 10h를 참조하면, 제 2 절연층(162) 상에 세라믹 기판(170)을 접합하는 단계가 이루어질 수 있다. 이 때, 세라믹 기판(170) 상에는 제 1 접합층(171a)이 배치되고, 제 2 절연층(162) 상에는 제 2 접합층(171b)이 배치될 수 있다. 즉, 제 1, 2 접합층(171a, 171b)의 접합에 의하여 제 2 절연층(162)과 세라믹 기판(170)이 접합될 수 있다.
도 10i를 참조하면, 반도체 구조물(120)로부터 기판(110)을 분리하는 단계가 이루어질 수 있다. 이 때, 기판(110)은 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off; LLO)에 의하여 제거될 수 있다. 구체적으로, 기판(110)을 향하여 기판이 가진 에너지 밴드 갭 이상의 광을 조사하면, 기판(110)이 에너지를 흡수하여 분해될 수 있다. 즉, 기판(110)이 포함하는 물질의 기체 분자가 생성되어 기판(110)과 반도체 구조물(120)의 분리가 이루어질 수 있다.
한편, 기판(110)의 분리 시, 세라믹 기판(170)에 의하여 반도체 구조물(120)이 지지될 수 있다. 또한, 세라믹 기판(170)에 의하여 레이저 리프트 오프 공정에서 발생되는 열을 효과적으로 방출할 수 있다.
도 10j를 참조하면, 반도체 구조물(120)의 측부 둘레가 식각될 수 있다. 구체적으로, 기판(170)의 테두리부와 대응되는 반도체 구조물(120)의 테두리부를 식각할 수 있다.
이 때, 식각은 엔드 포인트 디텍팅 방법에 의해 보호층(130)을 이루는 물질이 감지되면 식각을 멈추도록 이루어질 수 있다. 또한, 노출된 보호층(130)의 하부에는 제 1, 2 배선라인(151, 152)이 배치될 수 있다. 즉, 식각된 영역(S)의 하부에 보호층(130) 및 배선라인(151, 152)의 끝단부(151c, 152c)가 배치되도록 식각 위치를 조절할 수 있다.
보호층(130)에 의하여 반도체 구조물(120)의 식각 시 보호층(130) 하부에 위치한 구성들을 보호하여 제조 공정상 발생할 수 있는 손상을 최소화할 수 있다. 또한, 후술할 제 1, 2 패드(181, 182)가 식각된 영역(S)의 하부에 배치된 제 1, 2 끝단부(151c, 152c)와 용이하게 연결될 수 있다.
도 10j의 단계는, 세라믹 기판(170, 이후 '기판'으로 기재)을 하부에 위치시킴으로써 이루어질 수 있다. 즉, 기판(170)에 의하여 반도체 소자가 지지됨으로써 후술할 공정들이 원활하게 이루어질 수 있다.
한편, 도면에서는 반도체 구조물(120)이 하나로 배치된 것으로 도시되었으나, 실질적으로 반도체 구조물(120)은 복수개로 구비될 수 있다(도 1 내지 도 9b 참조). 즉, 도 10j의 단계에서는 반도체 구조물(120)의 측부의 식각과 더불어 아이솔레이션(isolation) 공정이 이루어질 수 있다. 따라서, 비교적 큰 규모의 하나의 반도체 구조물(120)이 칩 단위의 복수의 반도체 구조물로 아이솔레이션될 수 있다. 이 때, 복수의 반도체 구조물은 소정 간격 이격되어 배치될 수 있다. 더불어, 도면에서는 하나의 제 1, 2 도전형 반도체층(121, 122)과 전기적으로 연결된 하나의 제 1, 2 배선라인(151, 152)만이 도시되었으나, 실질적으로 제 1, 2 배선라인(151, 152)은 복수로 구비될 수 있다. 또한, 각각의 제 1, 2 배선라인(151, 152)은 복수의 반도체 구조물(120)과 전기적으로 연결될 수도 있다. 즉, 도 10e 및 도 10g에서는 제 1, 2 배선라인(151, 152)이 하나씩 형성된 것으로 도시되었으나, 실제로는 복수의 칩 단위의 반도체 구조물과 연결되는 복수개의 제 1, 2 배선라인(151, 152)이 구비될 수 있다.
도 10k를 참조하면, 반도체 구조물(120)에 요철 구조(T)를 형성하는 단계가 이루어질 수 있다. 구체적으로, 제 1 도전형 반도체층(121) 상에 요철 구조(T)를 형성할 수 있다. 요철 구조(T)에 의하여 반도체 소자(100)의 광 추출 효율을 향상시킬 수 있다.
도 10l를 참조하면, 반도체 구조물(120) 및 노출된 보호층(130) 상에 제 3 절연층(163)을 배치하고, 배선라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H3-1, H3-2)을 형성하는 단계가 이루어질 수 있다. 이 때, 홀(H3-1, H3-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.
즉, 제 3 절연층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 제 3 절연층(163) 역시 요철 구조를 포함할 수 있다.
또한, 제 1 끝단부(151c)가 노출되도록 제 3-1 홀(H3-1)을 형성하고, 제 2 끝단부(152c)가 노출되도록 제 3-2 홀(H3-2)을 형성할 수 있다. 즉, 제 3-1 홀(H3-1)은 제 3 절연층(163)으로부터 보호층(130) 및 제 1 절연층(161)을 식각함으로써 형성될 수 있다. 제 3-2 홀(H3-2)은 제 3 절연층(163)으로부터 보호층(130)을 식각함으로써 형성될 수 있다.
도 10m을 참조하면, 반도체 구조물(120)이 식각된 영역에 패드(181, 182)를 배치하는 단계가 이루어질 수 있다. 이 때, 각각의 패드(181, 182)는 제 1 영역(181a, 182a) 및 제 2 영역(181b, 182b)을 포함할 수 있다.
구체적으로, 제 1 영역(181a, 182a)은 각각 제 3-1, 3-2 홀(H3-1, H3-2)에 배치될 수 있다. 즉, 제 2 영역(181b, 182b)은 제 3-1, 3-2 홀(H3-1, H3-2)에 배치된 제 1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다.
제 1 패드(181)의 제 1 영역(181a)은 제 1 배선라인(151)의 제 1 끝단부(151c)와 전기적으로 연결될 수 있다. 제 1 영역(181a)은 제 1 절연층(161), 보호층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 1 패드(181)의 제 2 영역(181b)은 제 3 절연층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
제 2 패드(182)의 제 1 영역(182a)은 제 2 배선라인(152)의 제 2 끝단부(152c)와 전기적으로 연결될 수 있다. 제 1 영역(182a)은 보호층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 패드(182)의 제 2 영역(182b)은 제 3 절연층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
한편, 도면에서는 제 1, 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 배선라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다(도 1 참조). 또한, 반도체 구조물 상에는 파장 변환층을 더 형성할 수 있다.
이와 같이 하여, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 배선라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 패드(181, 182)와 배선라인의 연결이 용이하게 이루어질 수 있다.
즉, 하나의 기판(170)에 복수의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수의 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 패드(181, 182)는 복수의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 배선라인(151, 152)이 형성될 수 있다.
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판의 중심부에 배치되는 복수의 반도체 구조물;
    상기 기판의 테두리부에 배치되는 제1 패드 및 제2 패드;
    상기 복수의 반도체 구조물 중 적어도 하나와 상기 제1 패드를 전기적으로 연결하는 제 1 배선라인;
    상기 복수의 반도체 구조물 중 적어도 하나와 상기 제2패드를 전기적으로 연결하는 제 2 배선라인; 및
    상기 복수의 반도체 구조물 상에 배치되는 파장변환층을 포함하고,
    상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고,
    상기 제1 방향과 제2 방향은 서로 교차하고,
    상기 복수 개의 반도체 구조물 사이의 이격 거리는 5㎛ 내지 40㎛이고,
    상기 파장변환층의 두께는 1㎛ 내지 50㎛인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 파장변환층의 두께는 상기 반도체 구조물의 두께보다 두꺼운 반도체 소자.
  3. 제 1 항에 있어서,
    상기 복수 개의 반도체 구조물은 상기 제1 방향의 폭과 상기 상기 복수 개의 반도체 구조물 사이의 이격 거리의 비는 1:8 내지 6:1인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 파장변환층의 두께는 10㎛ 내지 30㎛이고,
    상기 파장 변환 입자의 평균 직경(D50)은 1㎛ 내지 20㎛인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 복수 개의 반도체 구조물은 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 배선라인과 상기 제 2 배선라인 사이에 배치되는 제1 절연층을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 배선라인은, 상기 활성층, 제 2 도전형 반도체층 및 제 1 절연층을 관통하여 상기 제 1 도전형 반도체층과 전기적으로 연결되는 제 1 관통부; 및 상기 기판의 테두리부로 연장되는 제 1 끝단부를 포함하고,
    상기 제 2 배선라인은, 상기 기판의 테두리부로 연장되는 제 2 끝단부를 포함하며,
    상기 제 1 패드는, 상기 제 1 절연층을 관통하여 상기 제 1 끝단부와 전기적으로 연결되는 제 1 영역; 및 상기 제 1 영역으로부터 연장되어 상기 기판의 테두리부 상에 돌출되는 제 2 영역을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 끝단부 및 제 2 끝단부는 상기 테두리부까지 연장되는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 반도체 구조물은 상기 제 2 도전형 반도체층으로부터 상기 제 1 도전형 반도체층을 향하여 일정 깊이를 갖는 복수의 홀을 더 포함하고,
    상기 복수의 홀은 상기 기판과 마주보도록 배치되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 기판과 반도체 구조물 사이에서 상기 제 1 도전형 반도체층 및 제 2 도전형 반도체층의 일부를 노출시키도록 배치되는 보호층을 더 포함하는 반도체 소자.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6645486B2 (ja) 2017-02-13 2020-02-14 日亜化学工業株式会社 発光装置およびその製造方法
US11177417B2 (en) * 2017-02-13 2021-11-16 Nichia Corporation Light emitting device including phosphor layer with protrusions and recesses and method for manufacturing same
JP6963720B2 (ja) * 2018-08-30 2021-11-10 日亜化学工業株式会社 発光装置
US11626448B2 (en) 2019-03-29 2023-04-11 Lumileds Llc Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture
US11156346B2 (en) * 2019-11-19 2021-10-26 Lumileds Llc Fan out structure for light-emitting diode (LED) device and lighting system
US11777066B2 (en) 2019-12-27 2023-10-03 Lumileds Llc Flipchip interconnected light-emitting diode package assembly
US11664347B2 (en) 2020-01-07 2023-05-30 Lumileds Llc Ceramic carrier and build up carrier for light-emitting diode (LED) array
US11476217B2 (en) 2020-03-10 2022-10-18 Lumileds Llc Method of manufacturing an augmented LED array assembly
WO2022234025A2 (de) * 2021-05-07 2022-11-10 Osram Opto Semiconductors Gmbh Funktionelle zelle und mikrosystem umfassend eine vielzahl von funktionellen zellen
EP4336576A1 (de) * 2022-09-09 2024-03-13 ZKW Group GmbH Leuchtmittel für einen kraftfahrzeugscheinwerfer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079202A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd 半導体発光装置、発光モジュール、照明装置、および半導体発光装置の製造方法
JP2008218674A (ja) * 2007-03-02 2008-09-18 Toyoda Gosei Co Ltd Ｌｅｄ発光表示装置
JP2013219398A (ja) * 2013-07-26 2013-10-24 Stanley Electric Co Ltd 半導体発光装置
JP2015173222A (ja) * 2014-03-12 2015-10-01 スタンレー電気株式会社 半導体発光装置
JP2017112295A (ja) * 2015-12-18 2017-06-22 豊田合成株式会社 発光装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675075B2 (en) 2003-08-28 2010-03-09 Panasonic Corporation Semiconductor light emitting device, light emitting module, lighting apparatus, display element and manufacturing method of semiconductor light emitting device
JP5158472B2 (ja) * 2007-05-24 2013-03-06 スタンレー電気株式会社 半導体発光装置
KR100986570B1 (ko) * 2009-08-31 2010-10-07 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US9000470B2 (en) 2010-11-22 2015-04-07 Cree, Inc. Light emitter devices
US9831220B2 (en) * 2011-01-31 2017-11-28 Cree, Inc. Light emitting diode (LED) arrays including direct die attach and related assemblies
WO2013118072A2 (en) * 2012-02-10 2013-08-15 Koninklijke Philips N.V. Wavelength converted light emitting device
KR102098110B1 (ko) * 2013-04-11 2020-04-08 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR102019914B1 (ko) * 2014-06-11 2019-11-04 엘지이노텍 주식회사 발광 소자
JP6363487B2 (ja) * 2014-12-10 2018-07-25 富士フイルム株式会社 波長変換部材、バックライトユニット、液晶表示装置、および波長変換部材の製造方法
US10026864B2 (en) * 2016-02-13 2018-07-17 Black Peak LLC Package-less LED assembly and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079202A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd 半導体発光装置、発光モジュール、照明装置、および半導体発光装置の製造方法
JP2008218674A (ja) * 2007-03-02 2008-09-18 Toyoda Gosei Co Ltd Ｌｅｄ発光表示装置
JP2013219398A (ja) * 2013-07-26 2013-10-24 Stanley Electric Co Ltd 半導体発光装置
JP2015173222A (ja) * 2014-03-12 2015-10-01 スタンレー電気株式会社 半導体発光装置
JP2017112295A (ja) * 2015-12-18 2017-06-22 豊田合成株式会社 発光装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3678197A4 *

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