WO2011145794A1 - 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법 - Google Patents

파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법 Download PDF

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Definitions

  • the present invention relates to a light emitting diode chip, a method for manufacturing the same, a package including the same, and a method for manufacturing the same. More particularly, a light emitting diode chip having a wavelength conversion layer, a method for manufacturing the same, and a package including the same and a method for manufacturing the same It is about.
  • light emitting diodes are used as a light source for rear display of various display devices including mobile phones due to light and small size, energy saving, and long life. Since white light having high color rendering is possible, it is expected to be applied to general lighting by replacing white light sources such as fluorescent lamps.
  • a method of implementing white light by combining an InGaN light emitting diode emitting blue light of 430 nm to 470 nm with a phosphor capable of converting the blue light into a long wavelength is used.
  • the white light may be realized through a combination of a blue light emitting diode and a yellow phosphor that is excited by the blue light emitting diode and emits yellow, or may be implemented as a combination of a blue light emitting diode, a green phosphor, and a red phosphor.
  • a white light emitting element has been formed by applying a resin containing a phosphor into a recess region of a package in which a light emitting diode is mounted.
  • a resin containing a phosphor into a recess region of a package in which a light emitting diode is mounted.
  • the phosphor is not uniformly distributed in the resin and the resin is formed to have a uniform thickness by applying the resin in the package.
  • the wavelength conversion sheet may be formed by, for example, mixing phosphors on glass or the like. By attaching the wavelength conversion sheet to the upper surface of the light emitting diode, white light may be realized at the chip level.
  • the wavelength conversion sheet is attached to the upper surface of the light emitting diode, the light is mainly limited to implementing white light in the light emitting diode having a structure in which light is emitted to the upper surface of the light emitting diode.
  • Wavelength conversion using a wavelength conversion sheet is not suitable for light emitting diodes having a structure in which a considerable amount of light is emitted to the side of the light emitting diode, such as to the growth substrate.
  • the electrode of the light emitting diode is not a problem even if it is covered with the resin containing the phosphor.
  • An object of the present invention is to provide a light emitting diode chip capable of performing light conversion such as wavelength conversion at a chip level and a method of manufacturing the same.
  • Another object of the present invention is to provide a light emitting diode chip capable of performing wavelength conversion with respect to light emitted through a side surface of a substrate, and a method of manufacturing the same.
  • Another object of the present invention is to provide a light emitting diode chip capable of easily bonding a bonding wire while performing light conversion such as wavelength conversion and a manufacturing method thereof.
  • Another object of the present invention is to provide a light emitting diode chip capable of preventing the light converted in the wavelength conversion layer from being incident and lost again into the light emitting diode chip.
  • Another object of the present invention is to provide a light emitting diode chip that can mitigate damage of the wavelength conversion layer by light.
  • a light emitting diode chip comprising: a substrate; A gallium nitride compound semiconductor laminate structure located on the substrate, comprising: a semiconductor laminate structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer; An electrode electrically connected to the semiconductor laminate structure; An additional electrode formed on the electrode; And a wavelength conversion layer covering an upper portion of the semiconductor laminate structure. Further, the additional electrode penetrates the wavelength conversion layer.
  • the light emitting diode chip may further include a spacer layer interposed between the wavelength conversion layer and the semiconductor stack structure.
  • the spacer layer is formed of an insulating layer.
  • the spacer layer may include a distributed Bragg reflector, and may further include a stress relaxation layer interposed between the distributed Bragg reflector and the semiconductor laminate structure.
  • the spacer layer is interposed between the wavelength conversion layer and the semiconductor stacked structure to space the wavelength converted layer from the semiconductor stacked structure.
  • the spacer layer prevents yellowing of the phosphor in the wavelength conversion layer, which may be generated by light emitted from the semiconductor laminate.
  • the distributed Bragg reflector may be formed by alternately stacking insulating layers having different refractive indices, such as SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5 .
  • the distribution Bragg reflector may be formed to transmit the light generated in the active layer and reflect the light converted in the wavelength conversion layer by adjusting the optical thickness of these insulating layers.
  • the stress mitigating layer relieves the stresses caused by the distributed Bragg reflector to prevent the distributed Bragg reflector from peeling off from a layer below it, such as a semiconductor laminate structure.
  • the stress relaxation layer may be formed of spin-on-glass (SOG) or a porous silicon oxide layer.
  • a high hardness transparent resin may cover the wavelength conversion layer.
  • the high hardness transparent resin means that the durometer shore hardness value is 60 A or more.
  • the LED chip may further include a lower distribution Bragg reflector positioned on the bottom surface of the substrate.
  • the lower distribution Bragg reflector may have a relatively high reflectance for almost all of the visible region as well as the light generated in the active layer.
  • the lower distribution Bragg reflector may have a reflectivity of 90% or more with respect to light in a blue region, light in a green region, and light in a red region.
  • a metal layer may be located in the lower distribution Bragg reflector. The metal layer may be formed of a reflective metal.
  • the additional electrode may have a narrower width than the electrode, the narrower the farther away from the electrode. Accordingly, the additional electrode can be stably attached to the electrode, and the reliability of the process of bonding the wire can be guaranteed.
  • the top surface of the wavelength conversion layer is substantially flat. In other embodiments, the top surface of the wavelength conversion layer may be uniformly formed along the topology of the semiconductor stacked structure.
  • an electrode electrically connected to the semiconductor laminate includes: a first electrode electrically connected to the first conductivity type semiconductor layer; And a second electrode electrically connected to the second conductivity type semiconductor layer.
  • the additional electrode the first additional electrode formed on the first electrode; And a second additional electrode formed on the second electrode.
  • These first and second additional electrodes penetrate the wavelength conversion layer and are exposed to the outside.
  • top surfaces of the first additional electrode and the second additional electrode may coincide with the top surface of the wavelength conversion layer.
  • the electrode electrically connected to the semiconductor laminate may be electrically connected to the first conductivity type semiconductor layer.
  • the second conductivity type semiconductor layer is positioned between the substrate and the first conductivity type semiconductor layer.
  • an additional electrode may not be formed on the electrode connected to the second conductivity type semiconductor layer.
  • the wavelength conversion layer may cover the side surface of the substrate. Therefore, wavelength conversion may be performed even for light emitted through the side surface of the substrate.
  • the thickness of the wavelength conversion layer on the side of the substrate may be substantially the same as the thickness of the wavelength conversion layer on the semiconductor laminate structure.
  • a light emitting diode chip includes: a substrate; A plurality of semiconductor stacked structures on the substrate, each of the plurality of semiconductor stacked structures comprising a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A first electrode electrically connected to one semiconductor laminate structure; A second electrode electrically connected to another semiconductor laminate; A first additional electrode formed on the first electrode; A second additional electrode formed on the second electrode; And a wavelength conversion layer covering upper portions of the plurality of semiconductor stacked structures.
  • the first additional electrode and the second additional electrode penetrate the wavelength conversion layer.
  • the plurality of semiconductor stacked structures may further include wirings electrically connected to each other.
  • the light emitting diode chip may further include a spacer layer interposed between the wavelength conversion layer and the plurality of semiconductor stacked structures.
  • the spacer layer is formed of an insulating layer.
  • the spacer layer may further include a distributed Bragg reflector interposed between the wavelength conversion layer and the plurality of semiconductor stacked structures.
  • a stress relaxation layer may be interposed between the distributed Bragg reflector and the plurality of semiconductor laminate structures.
  • the first and second additional electrodes may have a narrower width than the first and second electrodes, respectively, and the first and second additional electrodes may be wider as they move away from the first and second electrodes, respectively. This can be narrowed.
  • the first electrode may be electrically connected to the first conductive semiconductor layer of the one semiconductor laminate
  • the second electrode may be electrically connected to the second conductive semiconductor layer of the another semiconductor laminate.
  • a light emitting diode package equipped with a light emitting diode chip.
  • the package includes a lead terminal, the light emitting diode chip described above, and a bonding wire connecting the lead terminal and the light emitting diode chip.
  • the bonding wire connects the additional electrode of the light emitting diode chip to the lead terminal.
  • a light emitting diode chip manufacturing method comprising: arranging a plurality of bare chips on a supporting substrate, wherein each bare chip is a substrate and a gallium nitride compound semiconductor laminate structure positioned on the substrate; A semiconductor laminated structure comprising a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer, and an electrode electrically connected to the semiconductor laminated structure; Forming additional electrodes on the electrodes of each bare chip; Forming a transparent coating layer covering the plurality of bare chips and the additional electrode on the support substrate; Removing the top of the transparent coating layer to expose the additional electrode; Removing the support substrate; And separating the transparent coating layer into individual light emitting diode chips.
  • a uniform transparent coating layer is formed on the bare chips on the support substrate, a uniform transparent coating layer may also be formed on the side surfaces of the bare chips.
  • a transparent coating layer may be formed on the bare chips with a uniform thickness, and the wires may be easily bonded. Furthermore, since the support substrate is removed, it is possible to reduce the heat radiation path of the light generated in the active layer.
  • the transparent coating layer may contain various materials depending on the purpose of use.
  • the transparent coating layer may include, but is not limited to, a phosphor or a diffusion material. Therefore, the transparent coating layer may be used as a wavelength conversion layer or a diffusion layer.
  • the electrode electrically connected to the semiconductor stacked structure may include a first electrode electrically connected to the first conductive semiconductor layer and a second electrode electrically connected to the second conductive semiconductor layer.
  • the forming of the additional electrode may include forming a first additional electrode on the first electrode and forming a second additional electrode on the second electrode.
  • Top surfaces of the first additional electrode and the second additional electrode may be positioned at the same height. Accordingly, after the upper portion of the transparent coating layer is removed, the upper surface of the transparent coating layer and the upper surface of the first and second additional electrodes may be positioned on the same surface.
  • forming the additional electrode may be performed in advance before arranging the bare chips on a support substrate. In other embodiments, the forming of the additional electrode may be performed after arranging the bare chips on a supporting substrate.
  • the method may further comprise forming a spacer layer covering bare chips arranged on the support substrate prior to forming the transparent coating layer.
  • the spacer layer may be formed of a single insulating layer or a plurality of insulating layers, and may be formed of a transparent resin, a silicon oxide film, or a silicon nitride film.
  • the spacer layer may further include a stress relaxation layer, and the distribution Bragg reflector may be formed on the stress relaxation layer.
  • the bare chip may further include a distributed Bragg reflector positioned on the semiconductor stacked structure.
  • the bare chip may further include a stress relaxation layer interposed between the distributed Bragg reflector and the semiconductor laminate.
  • removing the support substrate may be performed before separating the transparent coating layer, but is not limited thereto, and may be performed before removing the upper portion of the transparent coating layer, or after separating the transparent coating layer. May be
  • the bare chip may include a plurality of semiconductor stacked structures disposed on the substrate. Furthermore, the bare chip may further include wirings connecting the plurality of semiconductor stacked structures to each other.
  • the bare chip may further include a spacer layer positioned on the plurality of semiconductor stacked structures.
  • the spacer layer may be formed of an insulating layer and may include a distributed Bragg reflector.
  • the spacer layer may further include a stress relaxation layer interposed between the distribution Bragg reflector and the plurality of semiconductor stacked structures.
  • a light emitting diode package includes: a sub-mount substrate; A first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer, a first electrode electrically connected to the first conductive semiconductor layer, and a second electrode electrically connected to the second conductive semiconductor layer.
  • a bare chip mounted on the sub-mount substrate having at least one of the first electrode and the second electrode on an upper surface thereof; And a wavelength conversion layer exposing at least one of the first electrode and the second electrode formed on an upper surface of the bare chip, integrally covering an upper surface and a side surface of the bare chip, and covering at least a portion of the upper surface of the sub-mount substrate.
  • the sub-mount substrate may include a plurality of slits formed along the side of the bare chip.
  • each of the plurality of slits may have an opening shape.
  • the wavelength conversion layer may cover the inner side surface of the sub-mount substrate through at least some of the plurality of slits.
  • the sub-mount substrate and the bare chip may be metal bonded.
  • the light emitting diode package may further include a substrate on which power supply leads are formed; Bonding wires electrically connecting the power supply leads with the first electrode and the second electrode; And a lens encapsulating the bare chip.
  • a method of manufacturing a light emitting diode package including: providing a submount substrate; Mounting a plurality of bare chips on the submount substrate, each of the bare chips comprising a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; Forming a first electrode electrically connected to the first conductivity type semiconductor layer, and forming a second electrode electrically connected to the second conductivity type semiconductor layer; And forming a wavelength conversion layer exposing at least one of the first electrode and the second electrode formed on an upper surface of the bare chip, integrally covering an upper surface and a side surface of the bare chip, and covering at least a portion of the upper surface of the submount substrate. Steps.
  • the forming of the first electrode and the second electrode may include forming at least one of the first electrode and the second electrode on an upper surface of the bare chip.
  • the method of manufacturing the LED package may further include pressing the first electrode and the second electrode using a mold to prevent a gap between the mold and the first electrode and the second electrode. have.
  • the forming of the wavelength conversion layer may include a step of injecting and curing a resin containing a phosphor into the inner space of the mold.
  • the preparing of the sub-mount substrate may include forming a plurality of slits along an area in which the bare chip is mounted.
  • each of the plurality of slits may have an opening shape.
  • the forming of the wavelength conversion layer may include forming the wavelength conversion layer to cover an inner side surface of the sub-mount substrate through at least some of the plurality of slits.
  • the method of manufacturing the LED package may further include forming a transparent resin layer between the wavelength conversion layer and the bare chip.
  • the method of manufacturing the LED package may further include dicing the sub-mount substrate in units of individual LED chips.
  • the method of manufacturing the LED package may include mounting the diced individual bare chip on a substrate having a lead; Electrically connecting the first electrode and the second electrode with a bonding wire, respectively; And forming a lens encapsulating the individual light emitting diode chip.
  • a light emitting diode chip capable of performing wavelength conversion on light emitted through the side of the substrate may be provided.
  • the spacer layer by adopting the spacer layer, it is possible to prevent the phosphor in the wavelength conversion layer from being damaged by the light emitted from the semiconductor laminate.
  • the spacer layer includes a distributed Bragg reflector, light converted in the wavelength conversion layer may be prevented from being incident again into the semiconductor laminate structure, thereby improving light efficiency.
  • FIG. 1 is a cross-sectional view illustrating a light emitting diode chip according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view for describing a light emitting diode chip according to another exemplary embodiment of the present invention.
  • FIG 3 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 4 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 5 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 7 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 8 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention.
  • FIG. 9 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention.
  • FIG. 10 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 11 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 12 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 13 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 14 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • 15 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • 16 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • 17 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • FIG. 18 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
  • 19 is a cross-sectional view illustrating a light emitting diode package equipped with a light emitting diode chip according to an embodiment of the present invention.
  • 20 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.
  • 21 is a top plan view illustrating a light emitting diode according to another exemplary embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of the light emitting diode of FIG. 21 taken along line CC ′.
  • FIG. 23 illustrates a sub-mount substrate on which a plurality of light emitting diodes are formed, according to an embodiment of the present invention.
  • FIG. 24 is an enlarged view of an area indicated by a circle in FIG. 23.
  • 25 is a flowchart illustrating a method of manufacturing a light emitting diode package according to an embodiment of the present invention.
  • 26 is a diagram illustrating step by step a method of manufacturing a light emitting diode package according to an embodiment of the present invention.
  • FIG. 27 is a cross-sectional view for describing a light emitting diode package equipped with a light emitting diode according to an embodiment of the present invention.
  • FIG. 28 is a cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • FIG. 1 is a cross-sectional view for describing a light emitting diode chip 101 according to an embodiment of the present invention.
  • the light emitting diode chip 101 includes a gallium nitride based semiconductor stacked structure 30 including a substrate 21, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29.
  • the first electrode 41, the second electrode 42, the first additional electrode 43, the second additional electrode 44, and a transparent coating layer such as the wavelength conversion layer 50 are included.
  • a buffer layer 23 may be interposed between the first conductivity type semiconductor layer 25 and the substrate 21.
  • the substrate 21 has an upper surface on which the semiconductor laminate structure is located, a lower surface opposing the upper surface, and a side surface connecting the upper surface and the lower surface.
  • the substrate 21 is not particularly limited as long as it is a transparent substrate, and may be a substrate capable of growing a nitride semiconductor layer, such as sapphire, silicon carbide, spinel, silicon, or the like.
  • the substrate 21 may be relatively thick compared to the semiconductor laminate, and a portion of the light generated in the semiconductor laminate may be emitted through the side of the substrate 21.
  • the active layer 27 and the first and second conductive semiconductor layers 25 and 29 may be formed of a III-N-based compound semiconductor such as (Al, Ga, In) N semiconductor.
  • the first and second conductivity-type semiconductor layers 25 and 29 may be single layers or multiple layers, respectively.
  • the first conductivity type and / or second conductivity type semiconductor layers 25 and 29 may include a contact layer and a cladding layer, and may also include a superlattice layer.
  • the active layer 27 may have a single quantum well structure or a multiple quantum well structure.
  • the first conductivity type may be n type
  • the second conductivity type may be p type, but is not limited thereto and vice versa.
  • the buffer layer 23 mitigates lattice mismatch between the substrate 21 and the first conductivity type semiconductor layer 25 to reduce the defect density generated in the semiconductor layers 25, 27, and 29.
  • the first electrode 41 is in contact with the exposed surface of the first conductivity type semiconductor layer 25 and electrically connected to the first conductivity type semiconductor layer 27.
  • the second electrode 42 is positioned above the second conductive semiconductor layer 29 and electrically connected to the second conductive semiconductor layer 29.
  • the first electrode 41 and the second electrode 42 may include, for example, Ti, Cu, Ni, Al, Au, or Cr, and may be formed of two or more of these materials.
  • a transparent conductive layer such as Ni / Au, ITO, IZO, or ZnO may be formed on the second conductive semiconductor layer 29 to distribute current, and the second electrode 42 may be connected to the transparent conductive layer. Can be.
  • the first additional electrode 43 and the second additional electrode 44 are positioned on the first electrode 41 and the second electrode 42, respectively.
  • the first additional electrode 43 and the second additional electrode 43 have a width narrower than that of the first electrode 41 and the second electrode 42, respectively. That is, the first and second additional electrodes 43 and 44 are defined above the first electrode 41 and the second electrode 42, respectively.
  • the first additional electrode 43 and the second additional electrode 44 may have a shape that becomes narrower as they move away from the first electrode 41 and the second electrode 42, respectively. With such a shape, the first additional electrode 43 and the second additional electrode 44 can be stably attached to the first electrode 41 and the second electrode 42, respectively, and can be maintained after the wire bonding or the like. It is advantageous for the process.
  • the ratio of the height to the bottom may be limited within a predetermined range so that the first and second additional electrodes 43 and 44 can be stably maintained on the first electrode 41 and the second electrode 42.
  • the wavelength conversion layer 50 may be formed by containing phosphors in epoxy or silicon, or may be formed of only phosphors.
  • the wavelength conversion layer 50 may be formed by containing a phosphor in epoxy or silicon, and then applying it.
  • a mold may be used to form the wavelength conversion layer 50 having a uniform thickness on the side of the substrate 21.
  • the mold may be disposed to expose all or part of the upper surfaces of the first additional electrode 43 and the second additional electrode 44 to form the wavelength conversion layer 50, or the first additional electrode 43 and After the resin containing the phosphor is applied to cover the second additional electrode 44, the upper surfaces of the first additional electrode 43 and the second additional electrode 44 may be exposed by mechanically polishing the resin. Accordingly, the wavelength conversion layer 50 having a flat upper surface may be formed, and the first additional electrode 43 and the second additional electrode 44 pass through the wavelength conversion layer 50 and are exposed to the outside.
  • the wavelength conversion layer 50 may have a refractive index within a range of, for example, 1.4 to 2.0, and powders such as TiO 2 , SiO 2 , and Y 2 O 3 may be incorporated into the wavelength conversion layer 50 to control the refractive index. have.
  • the upper surface of the first additional electrode 43 may be located at the same height as the upper surface of the second additional electrode 44. Therefore, when the first conductive semiconductor layer 25 is exposed by removing a portion of the second conductive semiconductor layer 29 and the active layer 25, as shown in the drawing, the first additional electrode 43 is a second electrode. It may be longer than the additional electrode 44.
  • the wavelength conversion layer 50 may cover the side surface of the substrate 21 and the upper portion of the semiconductor stacked structure 30. Accordingly, the LED chip 101 capable of performing wavelength conversion on not only light emitted through the upper surface of the semiconductor stacked structure 30 but also light emitted through the side surface of the substrate 21 may be provided.
  • FIG. 2 is a cross-sectional view for describing a light emitting diode chip 102 according to another embodiment of the present invention.
  • the LED chip 102 is generally similar to the LED chip 101 of FIG. 1, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more.
  • a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 33 may cover the upper portion of the semiconductor laminate 30 and the transparent conductive layer 31.
  • the wavelength conversion layer 50 is spaced apart from the semiconductor stacked structure 30 by the spacer layer 33.
  • the spacer layer 33 may be formed of, for example, silicon nitride or silicon oxide.
  • the spacer layer 33 may be formed of a distribution Bragg reflector in which alternate layers having different refractive indices, for example, SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5, are alternately stacked. In this case, by adjusting the optical thickness of the insulating layers having different refractive indices, the spacer layer 33 transmits the light generated in the active layer 27 and reflects the light incident from the outside or converted in the wavelength conversion layer 50. You can.
  • the distributed Bragg reflector reflects light in a long wavelength region of the visible light region and has a reflection band for transmitting short wavelength visible light or ultraviolet rays generated in the active layer 27.
  • the light absorption of Nb 2 O 5 is relatively small compared to TiO 2 , it is more preferable to form a distributed Bragg reflector using SiO 2 / Nb 2 O 5 to prevent light loss.
  • the lower distribution Bragg reflector 45 is positioned below the substrate 21.
  • the lower distribution Bragg reflector 45 is formed by alternately stacking insulating layers having different refractive indices, and is not only light generated in a blue wavelength region, for example, light generated in the active layer 27, but also light or green and / or in a yellow wavelength region. Or relatively high, preferably 90% or more, of light in the red wavelength region. Further, the lower distribution Bragg reflector 45 may have a reflectivity of 90% or more as a whole over a wavelength range of, for example, 400 to 700 nm.
  • the lower distribution Bragg reflector 45 which has a relatively high reflectance over a wide wavelength region, is formed by controlling the respective optical thicknesses of the layers of material that are repeatedly stacked.
  • the lower distribution Bragg reflector 45 is formed by alternately stacking, for example, a first layer of SiO 2 and a second layer of TiO 2 , or alternately between a first layer of SiO 2 and a second layer of Nb 2 O 5 . It can be formed by laminating. Since the light absorption of Nb 2 O 5 is relatively smaller than that of TiO 2 , it is more preferable to alternately stack the first layer of SiO 2 and the second layer of Nb 2 O 5 . As the number of stacked layers of the first and second layers increases, the reflectance of the distributed Bragg reflector 45 is more stable. For example, the number of stacked Bragg reflectors 40 may be 50 or more, that is, 25 pairs or more.
  • the thickness of the two layers is chosen.
  • the lower distribution Bragg reflector 45 may be formed by stacking a plurality of distribution Bragg reflectors having a high reflectance for a specific wavelength band.
  • the lower distribution Bragg reflector 45 when the light converted in the wavelength conversion layer 50 is incident again toward the substrate 21, the incident light can be reflected again and emitted to the outside, thus light The efficiency can be improved.
  • the first and last layers of the distribution Bragg reflector 45 may be SiO 2 .
  • the distributed Bragg reflector 45 can be stably attached to the substrate 21, and the lower distributed Bragg can be used using the last SiO 2 layer.
  • the reflector 45 can be protected.
  • the metal layer 47 is positioned under the lower distribution Bragg reflector 45.
  • the metal layer 47 may be formed of a reflective metal such as aluminum to reflect light transmitted through the lower distribution Bragg reflector 45, but may be formed of a metal other than the reflective metal. Furthermore, the metal layer 47 helps to release heat generated in the stacked structure 30 to the outside, thereby improving the heat dissipation performance of the light emitting diode chip 102.
  • the spacer layer 33 is formed as a distributed Bragg reflector having a high reflectance for visible light having a long wavelength, thereby preventing the light converted in the wavelength conversion layer 50 from being incident again into the semiconductor stacked structure 30. Can be.
  • the lower distribution Bragg reflector 45 when light incident from the outside toward the substrate 21 or converted from the wavelength conversion layer 50 is incident to the substrate 21, it can be reflected back to the light efficiency Can be improved.
  • FIG 3 is a cross-sectional view for describing a light emitting diode chip 103 according to another embodiment of the present invention.
  • the light emitting diode chip 103 is similar to the light emitting diode chip 102 described with reference to FIG. 2, but has a stress relaxation layer in addition to or in place of the spacer layer 30.
  • the 35 and the upper distribution Bragg reflector 37 interposed between the wavelength conversion layer 50 and the semiconductor laminate 30 may be located above the semiconductor stack 30, for example on the spacer layer 33, on which the upper distribution Bragg reflector 37 is located.
  • the stress relaxation layer 35 and the upper distribution Bragg reflector 37 also function as spacer layers.
  • the upper distribution Bragg reflector 37 may be formed by alternately stacking insulating layers having different refractive indices, for example, SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5 . In this case, by adjusting the optical thicknesses of the insulating layers having different refractive indices, the upper distribution Bragg reflector 37 transmits the light generated in the active layer 27, and is incident from the outside or converted in the wavelength conversion layer 50. Can be reflected.
  • the upper distribution Bragg reflector 37 reflects light in a long wavelength region of the visible light region and has a reflection band for transmitting short wavelength visible or ultraviolet rays generated in the active layer 27.
  • the light absorption of Nb 2 O 5 is relatively small compared to TiO 2 , it is more preferable to form a distributed Bragg reflector using SiO 2 / Nb 2 O 5 to prevent light loss.
  • the stress relaxation layer 35 may be formed of spin on glass (SOG) or a porous silicon oxide layer.
  • SOG spin on glass
  • the stress relaxation layer 35 relaxes the stress of the upper distribution Bragg reflector 37 to prevent peeling of the upper distribution Bragg reflector 37.
  • the distribution Bragg reflector 37 When insulating layers having different refractive indices, such as SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5, are alternately stacked to form the upper distribution Bragg reflector 37, because the relatively high density layers are stacked, the distribution Bragg The stress generated on the reflector becomes large. As a result, the distributed Bragg reflector is likely to peel off from the layer below it, for example the spacer layer 33. Therefore, by disposing the stress relaxation layer 35 below the upper distribution Bragg reflector 37, the peeling of the upper distribution Bragg reflector 37 can be prevented.
  • insulating layers having different refractive indices such as SiO 2 / TiO 2 or SiO 2 / Nb 2 O 5
  • the spacer layer 33 may be formed of a single layer, for example, silicon nitride or silicon oxide, or may be omitted.
  • FIG. 4 is a cross-sectional view for describing a light emitting diode chip 104 according to another embodiment of the present invention.
  • the horizontal light emitting diode chips 101, 102, and 103 are described as an example in FIGS. 1 to 3, but the light emitting diode chip 104 is a vertical light emitting diode chip.
  • the light emitting diode chip 104 may include a semiconductor stacked structure 30 and an upper electrode including a substrate 51, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29. 41, an additional electrode 43, and a wavelength converting layer 60.
  • the wavelength conversion layer 60 may be spaced apart from the semiconductor stacked structure 30 by a spacer layer.
  • the spacer layer may include the spacer layer 33 as described with reference to FIG. 2, and also as described with reference to FIG.
  • the LED chip 104 may include a reflective metal layer 55, a barrier metal layer 57, and a bonding metal 53.
  • the substrate 51 is distinguished from a growth substrate for growing the semiconductor layers 25, 27, and 29, and is a secondary substrate attached to the compound semiconductor layers 25, 27, and 29 that have already been grown.
  • the substrate 51 may be a conductive substrate, for example, a metal substrate or a semiconductor substrate, but is not limited thereto, and may be an insulating substrate such as sapphire.
  • the semiconductor stacked structure 30 is positioned on the substrate 51 and includes a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29.
  • the p-type compound semiconductor layer 29 is located closer to the substrate 51 side than the n-type compound semiconductor layer 25 like the general vertical light emitting diode.
  • the semiconductor stacked structure 30 may be located on a portion of the substrate 51. That is, the substrate 51 may have a relatively larger area than the semiconductor stack 30, and the semiconductor stack 30 may be located in an area surrounded by the edge of the substrate 51.
  • the roughened surface may be formed on the upper surface of the n-type compound semiconductor layer 25 by placing the n-type compound semiconductor layer 25 having a relatively low resistance on the opposite side of the substrate 51.
  • a reflective metal layer 55 may be interposed between the substrate 51 and the semiconductor stacked structure 30, and a barrier metal layer 57 is interposed between the substrate 51 and the reflective metal layer 55 to reflect the metal layer 55. Can surround.
  • the substrate 51 may be bonded to the semiconductor stacked structure 30 through the bonding metal 53.
  • the reflective metal layer 55 and the barrier metal layer 57 may function as a lower electrode electrically connected to the second conductive semiconductor layer 29.
  • the wavelength conversion layer 60 is positioned on the semiconductor stacked structure 30.
  • the wavelength conversion layer 60 may be limited to the upper portion of the semiconductor stack 30, but is not limited thereto.
  • the wavelength conversion layer 60 may cover the side of the semiconductor stack 30 and the side surface of the substrate 51. It may be.
  • a spacer layer 33 may cover the top surface of the semiconductor stack 30, on which a stress relief layer 35 and an upper distribution Bragg reflector 37 may be located. Since the insulating layer 33, the stress relaxation layer 35, and the upper distribution Bragg reflector 37 may be formed of the same material as described with reference to FIG. 3, a detailed description thereof will be omitted to avoid duplication. In addition, the spacer layer 33 may be omitted. In addition, the spacer layer 33 may be a distributed Bragg reflector as described in the embodiment of FIG. 2. In this case, the stress relaxation layer 35 and the upper distributed Bragg reflector 37 may be omitted.
  • the upper electrode 41 is positioned on the semiconductor stacked structure 30, for example, the first conductive semiconductor layer 25, and electrically connected to the first conductive semiconductor layer 25, and the additional electrode 43 is provided. It is located on the upper electrode 41.
  • the additional electrode 43 may have the same shape and structure as the first additional electrode 43 or the second additional electrode 44 described above with reference to FIG. 1. The additional electrode 43 is exposed to the outside through the wavelength conversion layer 60.
  • FIG. 5 is a cross-sectional view for describing a light emitting diode chip 105 according to another embodiment of the present invention.
  • the light emitting diode 105 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, except that the wavelength conversion layer 50 is separated from the semiconductor stacked structure 30. That is, the spacer layer 61 is interposed between the wavelength conversion layer 50 and the semiconductor laminated structure 30.
  • the resin or the phosphor of the wavelength conversion layer 50 may be prevented from being deteriorated by the light generated in the active layer 27.
  • the spacer layer 61 may also be interposed between the side surface of the substrate 21 and the wavelength conversion layer 50.
  • the spacer layer 61 may be formed of a transparent resin, a silicon oxide film, or a silicon nitride film.
  • the spacer layer 61 may be advantageous as the thermal conductivity is lower, for example, to reduce the heat transferred to the phosphor, and may have a thermal conductivity of less than 3 W / mK.
  • powders such as TiO 2 , SiO 2 , and Y 2 O 3 may be mixed in the transparent resin to control the refractive index of the transparent resin.
  • the spacer layer 61 may be formed of a plurality of layers as well as a single layer.
  • the spacer layer 61 may be formed to reflect.
  • a distributed Bragg reflector that selectively transmits light generated in the active layer 27 or reflects light converted in the wavelength conversion layer 43 by repeatedly stacking layers having different refractive indices, such as TiO 2 and SiO 2 . Can be formed.
  • the spacer layer 61 includes a distributed Bragg reflector, the LED chip illustrated in FIG. 6 is disposed between the semiconductor stacked structure 30 and the distributed Bragg reflector to prevent the distributed Bragg reflector from peeling off.
  • a stress relaxation layer 62 may be interposed.
  • FIG. 7 is a cross-sectional view for describing a light emitting diode chip 107 according to another embodiment of the present invention.
  • the LED chip 106 is generally similar to the LED chip 105 described with reference to FIG. 5, but further includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including it.
  • a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 61 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stack 30.
  • the stress relaxation layer 62 as shown in FIG. 6 is a spacer layer 61 and the semiconductor laminate structure to prevent the spacer layer 61 from peeling off. It may be interposed between 30.
  • the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication.
  • the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 50 is a semiconductor. It may be spaced further away from the laminate structure 30.
  • FIG. 8 is a cross-sectional view for describing a light emitting diode chip 108 according to another embodiment of the present invention.
  • the light emitting diode chip 107 is generally similar to the light emitting diode chip 105 described with reference to FIG. 5, except that the transparent resin 63 is added to the wavelength conversion layer 50. . That is, the transparent resin 63 covers the wavelength conversion layer 50.
  • the transparent resin 63 protects the phosphor from external moisture.
  • the transparent resin 63 preferably has a high hardness, for example, a durometer shore hardness value of 60 A or more.
  • the high hardness transparent resin 63 may have a higher hardness value than the spacer layer 61 when the spacer layer 61 is formed of a transparent resin.
  • powders such as TiO 2 , SiO 2 , and Y 2 O 3 may be mixed in the transparent resin 63.
  • FIG. 9 is a cross-sectional view for describing a light emitting diode chip 109 according to another embodiment of the present invention.
  • the LED chip 109 is generally similar to the LED chip 108 described with reference to FIG. 8, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more.
  • a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 61 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stack 30.
  • the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication.
  • the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 50 is a semiconductor. It may be spaced further away from the laminate structure 30.
  • FIG. 10 is a cross-sectional view for describing a light emitting diode chip 110 according to another embodiment of the present invention.
  • the light emitting diode chip 110 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, but an upper surface of the first additional electrode 43 is an upper surface of the second additional electrode 44. There is a difference in being lower.
  • the top surface of the wavelength conversion layer 70 is generally flat, but has a stepped shape near the first additional electrode 43.
  • the wavelength conversion layer 70 having such a shape may be manufactured using a mold specially manufactured along the surface shape of the semiconductor laminate structure.
  • FIG. 11 is a cross-sectional view for describing a light emitting diode chip 111 according to still another embodiment of the present invention.
  • the LED chip 111 is generally similar to the LED chip 110 described with reference to FIG. 10, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more.
  • a transparent conductive layer 31 is interposed between the insulating layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication. Further, as described above with reference to FIG. 3, between the wavelength conversion layer 70 and the semiconductor stacked structure 30, a stress relaxation layer 35 and an upper distribution Bragg reflector 37 may be interposed.
  • FIG. 12 is a cross-sectional view for describing a light emitting diode chip 112 according to another embodiment of the present invention.
  • the LED chip 112 is generally similar to the LED chip 110 described with reference to FIG. 10, except that the wavelength conversion layer 70 is separated from the semiconductor stack structure 30. . That is, the spacer layer 71 is interposed between the wavelength conversion layer 70 and the semiconductor laminated structure as described with reference to FIG. 5. As the wavelength conversion layer 70 is spaced apart from the semiconductor stack structure, the resin or the phosphor of the wavelength conversion layer 70 may be prevented from being deteriorated by the light generated in the active layer 27. The spacer layer 71 may also be interposed between the side surface of the substrate 21 and the wavelength conversion layer 70.
  • a stress relaxation layer 62 as described with reference to FIG. 6 may be interposed between the spacer layer 71 and the semiconductor laminate 30. have.
  • FIG. 13 is a cross-sectional view for describing a light emitting diode chip 113 according to still another embodiment of the present invention.
  • the LED chip 113 is generally similar to the LED chip 112 described with reference to FIG. 12, but further includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including it.
  • a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 71 covers the insulating layer 33 to separate the wavelength conversion layer 70 further from the semiconductor stack 30.
  • the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication.
  • the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 70 may be a semiconductor. It may be spaced further away from the laminate structure 30.
  • FIG. 14 is a cross-sectional view for describing a light emitting diode chip 114 according to another embodiment of the present invention.
  • the light emitting diode chip 114 is generally similar to the light emitting diode chip described with reference to FIG. 12, except that the transparent resin 73 is added on the wavelength conversion layer 70. That is, the transparent resin 73 covers the wavelength conversion layer 70.
  • the transparent resin 73 protects the phosphor from external moisture.
  • the transparent resin 73 preferably has high hardness, for example, a durometer shore hardness value of 60 A or more.
  • the high hardness transparent resin 73 may have a higher hardness value than the spacer layer 71 when the spacer layer 71 is formed of a transparent resin.
  • powders such as TiO 2 , SiO 2 , Y 2 O 3, and the like may be mixed in the transparent resin 73.
  • 15 is a cross-sectional view for describing a light emitting diode chip 115 according to another embodiment of the present invention.
  • the light emitting diode chip 115 is generally similar to the light emitting diode chip 114 described with reference to FIG. 14, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more.
  • a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30.
  • the second electrode 42 may be connected to the transparent conductive layer 31.
  • the spacer layer 71 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stacked structure 30.
  • the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication.
  • the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 70 may be a semiconductor. It may be spaced further away from the laminate structure 30.
  • 16 is a cross-sectional view for describing a light emitting diode chip 116 manufactured according to another embodiment of the present invention.
  • the light emitting diode chip 116 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, except that a plurality of semiconductor stack structures 30 are positioned on the substrate 21. have.
  • the plurality of semiconductor stacked structures may be electrically connected to each other by the wirings 83.
  • the wirings 83 connect the first conductive semiconductor layer 25 of one semiconductor stacked structure 30 and the second conductive semiconductor layer 29 of the semiconductor stacked structure 30 adjacent thereto to form a series array. Such serial arrays may be connected in parallel or in parallel.
  • the insulating layer 81 is formed of the semiconductor laminate structure and the wiring ( 83).
  • the insulating layer 81 also functions as a spacer layer that separates the semiconductor stacked structures 30 and the wavelength conversion layer 50 from each other.
  • the first electrode 41 and the second electrode 42 may be located on different semiconductor stack structures 30, respectively.
  • the position where the 1st electrode 41 and the 2nd electrode 42 are formed is not specifically limited.
  • both the first electrode 41 and the second electrode 42 may be formed on the substrate 21, and formed on the first conductive semiconductor layer 25 or the second conductive semiconductor layer 29. May be In this case, the first electrode 41 and the second electrode 42 may be connected to different semiconductor stacked structures 30 through wires 83, respectively.
  • the first additional electrode 43 and the second additional electrode 44 are disposed on the first electrode 41 and the second electrode 42, respectively.
  • the wavelength conversion layer 50 covers the plurality of semiconductor stacked structures 30.
  • the wavelength conversion layer 50 may also cover the side of the substrate 21.
  • the wavelength conversion layer 50 may be spaced apart from the semiconductor stacked structure by the spacer layer 61 as described with reference to FIG. 5.
  • 17 is a cross-sectional view for describing a light emitting diode chip 117 according to another embodiment of the present invention.
  • the LED chip 117 is generally similar to the LED chip 115 described with reference to FIG. 16, but includes the second insulating layer 85, the lower distribution Bragg reflector 45, and the metal layer 47. There is a difference in that it further includes, in order to facilitate the formation of the wiring 81, the side surface of the semiconductor laminated structure 30 is formed to be inclined. In addition, a transparent conductive layer 31 is positioned between the insulating layer 81 and each semiconductor laminate structure 30, and the transparent conductive layer 31 is in ohmic contact with the second conductive semiconductor layer 29.
  • the wirings 83 may include the first conductive semiconductor layer 25 of one semiconductor stacked structure 30 and the second conductive semiconductor layer 29 (or transparent conductive layer 31) of the semiconductor stacked structure 30 adjacent thereto. ) To form a serial array, which can be connected in parallel or in parallel.
  • the insulating layer 81 may cover the transparent conductive layer 31 and further cover the side surface of the semiconductor laminate 30.
  • the second insulating layer 85 may cover the semiconductor laminate 30 and the wirings 83 to protect the semiconductor laminate 30 and the wires 83, and also the second insulating layer 85.
  • the insulating layer 81 and the second insulating layer 85 may be formed of a material film of the same material, for example, a silicon oxide film or a silicon nitride film, and each may be formed of a single layer. In this case, in order to prevent the second insulating layer 85 from being peeled from the insulating layer 81, the second insulating layer 85 may be relatively thin as compared with the insulating layer 81.
  • the insulating layer 81 and / or the second insulating layer 85 may be a distributed Bragg reflector in which insulating layers having different refractive indices are alternately stacked similarly to the spacer layer 33 described with reference to FIG. 2. Can be formed. As described above with reference to FIG. 2, the distributed Bragg reflector is formed to transmit light generated in the active layer 27 and reflect light converted in the wavelength conversion layer 50.
  • the second insulating layer 85 may be formed of a distributed Bragg reflector, and the insulating layer 81 may be formed of a stress relaxation layer such as SOG or a porous silicon oxide layer.
  • the wavelength conversion layer 50 is positioned above the second insulating layer 85, and the insulating layer 81 and the second insulating layer 85 function as a spacer layer.
  • a spacer layer 61 as described with reference to FIG. 5 may be interposed between the plurality of semiconductor stacked structures 30 and the wavelength conversion layer 50.
  • the high hardness transparent resin 63 may cover the wavelength conversion layer 50.
  • FIG. 18 is a cross-sectional view for describing a light emitting diode chip 118 according to another embodiment of the present invention.
  • the LED chip 118 is generally similar to the LED chip 118 described with reference to FIG. 17, but further includes a stress relaxation layer 87 and an upper distribution Bragg reflector 89. There is a difference.
  • the upper distribution Bragg reflector 89 may be located between the plurality of semiconductor stack structures 30 and the wavelength conversion layer 50, and in addition, the upper distribution Bragg reflector 89 and the plurality of semiconductor stack structures.
  • the stress relief layer 87 may be located between the 30.
  • the upper distribution Bragg reflector 89 may be formed by alternately stacking insulating layers having different refractive indices similar to the upper distribution Bragg reflector 37 described with reference to FIG. 3.
  • the stress relaxation layer 87 may be formed of SOG or a porous silicon oxide layer, as in the stress relaxation layer 35 of FIG. 3.
  • the upper distribution Bragg reflector 89 and the stress relaxation layer 87 also function as a spacer layer that separates the wavelength conversion layer 50 from the semiconductor laminate structure 30.
  • the insulating layer 81 and the second insulating layer 85 may be formed as a single layer, and the second insulating layer 85 may be omitted.
  • the phosphor may be a YAG or TAG-based phosphor, a silicate-based phosphor, a nitride or an oxynitride-based phosphor.
  • the wavelength conversion layer 50, 60 or 70 may include the same kind of phosphor, but is not limited thereto and may include two or more kinds of phosphors.
  • the wavelength converting layer 50, 60 or 70 is shown and described as a single layer, a plurality of wavelength converting layers may be used, and different phosphors may be included in the plurality of wavelength converting layers.
  • 19 is a cross-sectional view for describing a light emitting diode package including a light emitting diode chip 101 according to an embodiment of the present invention.
  • a light emitting diode package includes a light emitting diode chip 101 and a mount 91 for mounting the light emitting diode chip 101.
  • the LED package may include a bonding wire 95 and a lens 97.
  • the mount 91 may be, for example, a printed circuit board, a lead frame, a ceramic substrate, or the like, and includes lead terminals 93a and 93b.
  • the first additional electrode (43 in FIG. 1) and the second additional electrode (44 in FIG. 1) of the light emitting diode chip 101 are electrically connected to the lead terminals 93a and 93b through the bonding wire 95, respectively. .
  • the lens 97 covers the light emitting diode chip 101.
  • the lens 97 adjusts the directing angle of the light emitted from the LED chip 101 so that the light is emitted in a desired direction. Since the wavelength conversion layer 50 is formed on the light emitting diode chip 101, the lens 97 does not need to contain a phosphor.
  • the light emitting diode package in which the light emitting diode chip 101 is mounted has been described, but the light emitting diode chips 101 to 117 described with reference to FIGS. 2 to 17 are mounted on the light emitting diode package. It may be.
  • 20 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip 101 according to an embodiment of the present invention.
  • the bare chips 150 are arranged on the support substrate 121.
  • the bare chips 150 may be arranged on the support substrate 121 at equal intervals.
  • the bare chips 150 may include a gallium nitride system including a substrate 21, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29.
  • the semiconductor laminate 30 includes a first electrode 41 and a second electrode 42.
  • a buffer layer 23 may be interposed between the first conductivity type semiconductor layer 25 and the substrate 21. That is, the bare chip 150 corresponds to a portion of the light emitting diode chip 101 of FIG. 1 except for the first and second additional electrodes 43 and 44 and the wavelength conversion layer 50. Detailed description of each component of the chip 150 will be omitted.
  • the support substrate 121 supports the bare chips 150 to maintain equal intervals.
  • the support substrate 121 may be, for example, a substrate made of glass, ceramic, sapphire, GaN, Si, or the like.
  • a first additional electrode 43 and a second additional electrode 44 are formed on the bare chips 150, respectively.
  • the first and second additional electrodes 43 and 44 may be formed using, for example, chemical vapor deposition, sputtering, plating, or solder balls.
  • the first and second additional electrodes 43 and 44 may be formed of a material having electrical conductivity such as Au, Ag, Cu, W, Ni, and Al. Accordingly, the first and second additional electrodes 43 and 44 as shown in FIG. 1 may be formed on the soaking chips 150.
  • a wavelength conversion layer 50 is formed on the support substrate 121 to cover the bare chips 150 and the first and second additional electrodes 43 and 44.
  • the wavelength conversion layer 50 may contain a phosphor, and may also contain a powder such as TiO 2 , SiO 2 , Y 2 O 3 , to control the refractive index.
  • the wavelength conversion layer 50 is formed thick enough to cover the first and second additional electrodes 43 and 44.
  • the wavelength conversion layer 50 may be formed by various coating methods such as injection molding, transfer molding, compression molding, and printing.
  • the support substrate 121 is removed.
  • a release film (not shown) may be formed on the support substrate 121.
  • Such a peeling film may be a film peeled off by light, such as heat or ultraviolet rays, for example. Therefore, the supporting substrate 121 can be easily removed by applying heat to the release film or irradiating light such as ultraviolet rays.
  • the bare chips 150 are fixed to each other by the wavelength conversion layer 50 and may be attached on a separate support.
  • the upper portion of the wavelength conversion layer 50 is removed to expose the first and second additional electrodes 43 and 44.
  • the upper portion of the wavelength conversion layer 50 may be removed by a physical method using grinding, cutting or laser, or may be removed using a chemical method such as etching. Further, an upper portion of the wavelength conversion layer 50 may be removed such that the first and second additional electrodes 43 and 44 and the upper surface of the wavelength conversion layer 50 form the same surface.
  • the individual light emitting diode chips 101 as shown in FIG. 1 are completed by sawing the wavelength conversion layer 50 filling the space between the bare chips 150.
  • the wavelength conversion layer 50 may be separated using a blade or using a laser.
  • the individual LED chips 101 expose the first and second additional electrodes 43 and 44, and have a wavelength conversion layer 50 covering the side surface of the substrate 21 and the top surface of the semiconductor stack structure.
  • first and second additional electrodes 43 and 44 are formed on the support substrate 121, but the present invention is not limited thereto, and the first and second additional electrodes 43 and 44 are not limited thereto. ) May be formed on the bare chips before arranging the bare chips on the support substrate 121.
  • a spacer layer (61 of FIG. 5) may be first formed on the bare chips 150 arranged on the support substrate 121. It is also possible to form a stress relaxation layer (62 in FIG. 6) before forming the spacer layer. Subsequently, the spacer layer may be patterned to expose the first and second electrodes 41 and 42, and the first and second additional electrodes 43 and 44 may be formed thereon.
  • the support substrate 121 is removed before the upper portion of the wavelength conversion layer 50 is removed, but the support substrate is removed after the upper portion of the wavelength conversion layer 50 or the wavelength conversion is performed.
  • the layer 50 may be removed after separation using a blade or a laser.
  • the bare chip 150 may include the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 as described with reference to FIG. 2, and may also be described with reference to FIG. 3.
  • An upper distribution Bragg reflector 37 and a stress relief layer 35 may be included.
  • the bare chip 150 may include a single semiconductor stacked structure 30 as shown in FIG. 1, but is not limited thereto.
  • the bare chip 150 may be described with reference to FIGS. 16 to 18.
  • the semiconductor laminate structure 30 may include a plurality of semiconductor stacked structures 30, and may include an insulating layer 81, a second insulating layer 85, a stress relaxation layer 87, and a distributed Bragg reflector 89. Accordingly, the light emitting diode chips 116 to 118 of FIGS. 16 to 18 may be manufactured.
  • the present invention is to change the optical characteristics as well as the wavelength conversion layer 50 Forming a transparent coating layer for the bare chip 150 in a manner similar to the method of forming the wavelength conversion layer 50.
  • Such transparent coating layers may contain various materials for improving the optical properties, for example, may contain a diffusion material.
  • FIG. 21 is a top plan view illustrating a light emitting diode according to another exemplary embodiment of the present invention
  • FIG. 22 is a cross-sectional view of the light emitting diode of FIG. 21 taken along line CC ′.
  • the light emitting diode according to the present embodiment may include a first and a first substrate formed on the sub-mount substrate 1000, the bare chip 200, the bonding member 300, and the bare chip 200.
  • the second electrode 210 and 220, the first and second additional electrodes 410 and 420, and the wavelength conversion layer 500 may be included.
  • the sub-mount substrate 1000 is for mounting and moving the bare chip 200, and is different from a growth substrate for growing a semiconductor stack structure of the bare chip 200, which will be described later. ) May or may not be formed, but is not limited to, for example, a printed circuit board, a lead frame or a ceramic substrate, and consists of an upper surface and a lower surface and a side connecting them.
  • a first slit 1110 and a second slit 1120 may be formed in the sub-mount substrate 1000 along a circumference of an area where the bare chip 200 is placed.
  • the first chip 1110 and the second chip 1120 are mounted on the bare chip 200 in consideration of the position where the bare chip 200 is to be mounted on the sub-mount substrate 1000 and the size of the bare chip 200.
  • the gap between the first slit 1110 and the second slit 1120 and the bare chip 200 is kept constant before being formed, and the slits 1110 and 1120 are formed in advance.
  • first slit 1110 and the second slit 1120 are not limited thereto.
  • the first slit 1110 and the second slit 1120 may be formed in the shape of an opening penetrating the sub-mount substrate 1000, or according to an embodiment.
  • the shape of the concave pattern formed by the etching method may be taken.
  • the wavelength conversion layer 500 passes through the opening of the first slit 1110 as shown in region A of FIG.
  • the sub-mount substrate 1000 and the bare chip 200 may be fixed by the wavelength conversion layer 500 by being formed on the top surface of the mount substrate 1000 as well as the inner side surface thereof.
  • the opening shapes of the first and second slits 1110 and 1120 may be the same or different, and may have a shape similar to a rectangle with rounded corners as shown, but is not limited thereto. It can take the shape extended along the side of the).
  • 21 illustrates a case in which the second slit 1120 is formed at a position overlapping with the dicing line 1140 (see FIG. 24), and shows the sub-mount substrate 1000 in a state of being cut in individual chip units.
  • the second slit 1120 has only half its shape.
  • the second slit 1120 may be formed similarly to the first slit 1110.
  • the bonding member 300 serves to attach the bare chip 200 to the upper surface of the sub-mount substrate 1000, and is not limited, for example, when the bare chip 200 has a horizontal structure, The lower surface of the growth substrate (not shown) having the semiconductor layer of the bare chip 200 formed thereon and the upper surface of the sub-mount substrate 1000 may be adhered through the bonding member 300.
  • the bonding member 300 may be manufactured using, for example, a silicon paste, a metal paste, an epoxy paste, or the like.
  • the present invention is not limited to the specific bonding member type, and the bare chip 200 may be mounted on the sub-mount substrate 1000 by metal bonding using a metal such as AuSn.
  • the bare chip 200 is not illustrated for simplicity, but may be an LED chip having a gallium nitride based semiconductor stacked structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer.
  • the semiconductor laminate structure may include, for example, an n-type layer and a p-type layer formed of a GaN film, and an active layer interposed therebetween and formed of an InGaN film.
  • Such a semiconductor laminate structure is typically grown on a growth substrate (not shown), wherein the growth substrate is a sapphire (Al 2 O 3 ) substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, a zinc oxide (ZnO) substrate, It may be formed using a gallium arsenide (GaAs) substrate, a gallium phosphide (GaP) substrate or the like.
  • the growth substrate may be separated from the semiconductor stack structure through, for example, a laser lift off process (LLO).
  • LLO laser lift off process
  • the present invention is not limited to a specific bare chip structure such as a horizontal structure or a vertical structure, the following description will be mainly focused on the horizontal bare chip, and the configuration of the bare chip 200 is a conventional gallium nitride based light emitting diode. Since the structure is the same as, detailed description thereof will be omitted.
  • the first electrode 210 and the second electrode 220 are electrically connected to the first and second conductivity-type semiconductor layers (not shown) of the bare chip 200, respectively.
  • Ti, Cu, Ni, It may include Al, Au or Cr and may be formed of two or more of these materials.
  • the first electrode 210 and the second electrode 220 may be formed to a thickness of about 10 ⁇ 200 ⁇ m.
  • two first electrodes 210 and two second electrodes 220 are formed, but the number and positions of formation of the first and second electrodes 210 and 220 are illustrated. It is not limited to the case.
  • both of the first and second electrodes 210 and 220 are formed on the upper surface of the bare chip 200, and are vertical. In the case of the mold structure, any one of the first and second electrodes 210 and 220 may be omitted. In addition, even when both the first and second electrodes 210 and 220 are formed, only one first and second electrode 210 may be formed to face each other on the upper surface of the bare chip 200. It may be. That is, as the bare chip 200 itself becomes larger, two first and second electrodes 210 and 220 may be formed, respectively, as shown in the drawing. However, in general, the first and second electrodes 210 may be formed. , 220 may be formed one by one, and the positions of the first and second electrodes 210 and 220 may vary according to a horizontal or vertical structure. However, the following description will be described based on the structure of FIG.
  • the first additional electrode 410 and the second additional electrode 420 may each have a thickness of about 100 ⁇ m or more on the first electrode 210 and the second electrode 220, for example, Au, Cu, Ag, Al, or the like. It may be formed using a conductive metal material. In addition, it may be formed by a chemical vapor growth method, an electron beam (e-beam), sputtering, plating, or a manufacturing method using a solder ball, etc., according to the embodiment to be produced by applying a photosensitive material, followed by exposure and development The present invention is not limited to the method of forming a specific electrode as it may be.
  • first additional electrode 410 and the second additional electrode 420 may have a narrower width than that of the first electrode 210 and the second electrode 220, respectively. That is, the first and second additional electrodes 410 and 420 are limited to the first and second electrodes 210 and 220, respectively.
  • first additional electrode 410 and the second additional electrode 420 may have a shape that becomes narrower as the distance from the contact surface with the first electrode 210 and the second electrode 220, respectively. With this shape, the first additional electrode 410 and the second additional electrode 420 can be stably attached to the first electrode 210 and the second electrode 220, respectively, and can be maintained after the wire bonding or the like. It is advantageous for the process.
  • the ratio of the height to the bottom may be limited within a predetermined range so that the first and second additional electrodes 410 and 420 may be stably maintained on the first and second electrodes 210 and 220. .
  • the wavelength conversion layer 500 is formed by containing a phosphor in epoxy or silicon, or is formed of only phosphor, and emitted after converting the wavelength using light generated from an active layer (not shown) of the bare chip 200 as an excitation source It plays a role.
  • the type of the phosphor is not particularly limited, and any known wavelength conversion material may be used, but is not limited thereto.
  • the wavelength conversion layer 500 may be formed to have a uniform thickness on the side (as indicated by the dotted line of FIG. 21) as well as the side of the bare chip 200.
  • the wavelength conversion layer 500 having a flat upper surface is formed in a region in which the upper surface (all or part) of the first additional electrode 410 and the second additional electrode 420 is excluded using a mold. Since the first additional electrode 410 and the second additional electrode 420 are exposed to the outside through the wavelength conversion layer 500, wire bonding may be easily performed during package operation, and wavelength conversion at the chip level may be performed.
  • layer 500 is formed, no additional process is required to expose the electrodes for wire bonding.
  • the wavelength conversion layer 500 may have a refractive index within a range of, for example, 1.4 to 2.0, and powders such as TiO 2 , SiO 2 , and Y 2 O 3 may be mixed in the wavelength conversion layer 500 to control the refractive index. have.
  • the upper surface of the first additional electrode 410 may be located at the same height as the upper surface of the second additional electrode 420. Therefore, when the bare chip 200 exposes the first conductive semiconductor layer by removing a portion of the second conductive semiconductor layer and the active layer as a horizontal light emitting diode, the first additional electrode electrically connected to the first conductive semiconductor The 410 may be formed longer than the second additional electrode 420 electrically connected to the second conductivity type semiconductor layer.
  • the wavelength conversion layer 500 covers the upper surface of the bare chip 200 as well as the side surface, not only the light emitted through the upper surface of the semiconductor laminate structure but also the light emitted through the side surface thereof.
  • a light emitting diode capable of performing the conversion.
  • FIG. 23 is a diagram illustrating a sub-mount substrate on which a plurality of light emitting diodes are formed
  • FIG. 24 is an enlarged view of an area indicated by a circle of FIG. 23.
  • the wavelength conversion layer 500 may be formed and diced into individual chip units.
  • the second slit 1120 is formed at a position overlapping the dicing line 1140, the dicing process may be more easily performed.
  • a chip separation slit 1130 may be further formed on the sub-mount substrate 1000 according to an embodiment of the present invention. That is, when the submount substrate 1000 is cut along the dicing line 1140 in the horizontal direction (X direction), the chip separation slit formed in the vertical direction (Y direction) at regular intervals on the submount substrate 1000. By 1130, the light emitting diodes may be separated into individual chip units.
  • the present invention after mounting a plurality of bare chip on a single substrate, by forming the wavelength conversion layer on the top of all the bare chip through the same process and cutting them into individual chip units, Since it can be manufactured at the same time, the manufacturing time is shortened, it is possible to reduce the manufacturing cost through mass production.
  • FIG. 25 is a flowchart illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention
  • FIG. 26 is a step-by-step view illustrating a manufacturing process of a light emitting diode according to an embodiment of the present invention.
  • each step of FIG. 25 may be performed at the same time or at the same time.
  • the order may be different and specific steps may be omitted.
  • the present invention is not limited in the order shown.
  • the submount substrate 1000 is prepared (step S1). As described above, a plurality of first and second slits 1110 and 1120 may be formed in the sub-mount substrate 1000 (see FIG. 24) along the periphery of the area where the bare chip 200 is to be placed.
  • the separation slit 1130 may be formed in advance so that the light emitting diodes may be separated in individual chip units even when the sub-mount substrate 1000 is cut only in the X direction in a dicing process.
  • the plurality of bare chips 200 may be mounted in a matrix form on the prepared submount substrate 1000 (step S2).
  • the bare chip 200 may be attached to the upper surface of the sub-mount substrate 1000 using the adhesive member 300, or may be attached using a metal bonding method using, for example, AuSn.
  • the bare chips 200 may be arranged at a desired position without misalignment due to the first and second slits 1110 and 1120.
  • first and second electrodes 210 and 220 electrically connected to the first conductive semiconductor layer (not shown) and the second conductive semiconductor layer (not shown) are formed on the top surface of the bare chip 200. There may be.
  • first and second additional electrodes 410 and 420 are formed on the first and second electrodes 210 and 220, respectively (step S3).
  • the first and second additional electrodes 410 and 420 may be formed using a conductive metal material such as Au, Cu, Ag, Al, and the like, and may be formed by chemical vapor deposition, an electron beam, sputtering, or plating. Or, it may be formed by a manufacturing method using a solder ball, etc., according to the embodiment may be prepared by applying a photosensitive material, followed by exposure and development.
  • the wavelength conversion layer 500 is formed on the top and side surfaces of the bare chip 200 (step S4).
  • the first and second additions are performed by clamping the sub-mount substrate 1000 on which the bare chip 200 is mounted with the mold 650. While pressing the upper surfaces of the electrodes 410 and 420, one surface of the mold 650 and the upper surfaces of the additional electrodes 410 and 420 are brought into close contact with each other so that no space is formed. After the resin mixture is injected, the resin may be cured to form the wavelength conversion layer 500 (FIG. 26E).
  • the mold 650 is pressed by the additional electrodes 410 and 420, and the shape of the additional electrodes 410 and 420 is deformed, even if their heights are slightly different.
  • the height may be the same, and a gap may not occur between the mold and the additional electrodes 410 and 420.
  • the height of the mold frame is the same as that of the total height of the bare chip 200 having the additional electrodes 410 and 420. It can also be adjusted low.
  • FIG. 26E illustrates only a single bare chip 200 as a reference, in the actual formation of the wavelength conversion layer 500, the entirety of the plurality of bare chips 200 arranged in a matrix in FIGS. 23 and 24. By using a single mold, it is possible to form the wavelength conversion layer 500 at the same time on the upper surface of the plurality of bare chips 200.
  • the sub-mount substrate 1000 on which the wavelength conversion layer 500 is formed is cut along the dicing line 1140 to separate light emitting diodes into individual chip units (step S5).
  • the cutting operation may be performed only in one direction of the X-axis, so the dicing step This can be simplified and the process time is shortened.
  • the individual light emitting diodes are mounted on the package substrate 1500, and then the bonding wires 800 are electrically connected to the first and second additional electrodes 410 and 420, respectively.
  • Power may be applied to the light emitting diode, and a lens 700 encapsulating the light emitting diode may be formed to protect the light emitting diode from the outside (step S6).
  • FIG. 27 is a cross-sectional view for describing a light emitting diode package equipped with a light emitting diode according to an embodiment of the present invention.
  • the LED package includes a package substrate 1500 to which the sub-mount substrate 1000 on which the bare chip 200 is mounted is attached, and first and second additions formed on the bare chip 200. It may include a bonding wire 800 electrically connected to the electrodes 410 and 420 and a lens 700 encapsulating the bare chip 200.
  • the package substrate 1500 is a substrate provided for supplying power to the bare chip 200.
  • the package substrate 1500 may be a printed circuit board, a lead frame, a ceramic substrate, or the like. It may include a power supply lead terminals (not shown). Accordingly, the first additional electrode 410 and the second additional electrode 420 of the bare chip 200 may be electrically connected to the lead terminals through the bonding wire 800, respectively.
  • the lens 700 is formed to integrally enclose the sub-mount substrate 1000 on which the wavelength conversion layer 500 is formed, that is, cover the entire bare chip 200, and is emitted from the bare chip 200.
  • the direction of light may be adjusted to allow light to be emitted in a desired direction.
  • the lens 700 since the wavelength conversion layer 500 is formed on the bare chip 200, the lens 700 does not need to include a phosphor, but in some cases, the wavelength conversion layer 500 may be included in the wavelength conversion layer 500. It may also include a phosphor different from the phosphor.
  • the package design can be more freely designed and the packaging operation is simplified. Work efficiency can be improved.
  • the light emitting diode of FIG. 22 has a structure in which the wavelength conversion layer 500 is in contact with the semiconductor stack structure of the chip 200, but the light emitting diode shown in FIG. 500 may be formed to be spaced apart from the semiconductor laminate structure, that is, the transparent resin 550 is interposed between the wavelength conversion layer 500 and the semiconductor laminate structure.
  • the transparent resin 550 may be interposed between the inner surface of the first slit 1110 formed on the sub-mount substrate 1000 and the wavelength conversion layer 500 (area B of FIG. 28).
  • the transparent resin 550 in order to reduce the heat transferred to the phosphor, the lower the thermal conductivity is advantageous, for example, may be less than 3W / mK.
  • powders such as TiO 2 , SiO 2 , and Y 2 O 3 may be incorporated into the transparent resin to adjust the refractive index of the transparent resin 550.
  • a high hardness transparent resin (not shown) having a higher hardness than the transparent resin 550 may be further formed on the wavelength conversion layer 500 so as to cover the wavelength conversion layer 500.
  • the high hardness transparent resin can protect the phosphor from external moisture, and for preventing moisture absorption, the high hardness transparent resin preferably has a durometer shore hardness value of 60 A or more.
  • powders such as TiO 2 , SiO 2 , Y 2 O 3, and the like may be incorporated into the resin.
  • the light emitting diode chip according to the present invention a method for manufacturing the same, a package including the same, and a method for manufacturing the same are not limited to the above-described embodiments, but are provided as light emitting devices having various structures including a wavelength conversion material. Application is possible.

Abstract

파장변환층을 갖는 발광 다이오드 칩, 그것을 제조하는 방법 및 그것을 갖는 패키지가 개시된다. 일 태양에 따르면, 상기 발광 다이오드 칩은, 기판; 상기 기판의 상면에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체; 반도체 적층 구조체 전기적으로 접속된 전극; 상기 전극 상에 형성된 추가 전극; 및 상기 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함한다. 나아가, 상기 추가 전극은 상기 파장변환층을 관통한다. 이에 따라, 광의 파장 변환을 수행할 수 있으며 또한 와이어를 용이하게 본딩할 수 있는 발광 다이오드 칩을 제공할 수 있다.

Description

파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법
본 발명은 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법에 관한 것이다.
현재 발광 다이오드는 경박단소화가 가능하고, 에너지 절감과 오랜 기간 동안 수명이 유지되는 장점으로 인해 휴대폰을 비롯한 각종 표시장치의 배면 광원으로 이용되고 있으며, 발광 다이오드를 실장한 발광소자, 즉 발광 다이오드 패키지는 높은 연색성을 갖는 백색광 구현이 가능하기 때문에 형광등과 같은 백색광원을 대체하여 일반조명에도 적용될 것으로 기대되고 있다.
한편, 발광 다이오드를 이용하여 백색광을 구현하는 다양한 방법이 있으며, 일반적으로 430nm~470nm의 청색광을 방출하는 InGaN 발광 다이오드와 상기 청색광을 장파장으로 변환할 수 있는 형광체를 조합하여 백색광을 구현하는 방법이 사용되고 있다. 예컨대, 백색광은 청색 발광 다이오드와 상기 청색 발광 다이오드에 의해 여기되어 황색을 방출하는 황색 형광체의 조합을 통해 구현되거나 청색 발광 다이오드와 녹색 형광체 및 적색 형광체의 조합으로 구현될 수 있다.
종래, 백색 발광 소자는 형광체가 함유된 수지를 발광 다이오드가 실장된 패키지의 리세스 영역 내에 도포함으로써 형성되어 왔다. 그러나 패키지 내에 수지를 도포함에 따라 형광체가 수지 내에 균일하게 분포되지 못하고 또한 수지를 균일한 두께로 형성하는 것이 어려운 문제가 있다.
이에 따라, 발광 다이오드 상에 파장변환 시트(sheet)를 부착하는 방식이 연구되고 있다. 파장변환 시트는 예컨대 글래스 등에 형광체를 혼합하여 형성될 수 있다. 이러한 파장변환 시트를 발광 다이오드 상면에 부착함으로써 칩 레벨에서 백색광을 구현할 수 있다.
그러나 파장변환 시트는 발광 다이오드의 상면에 부착되기 때문에 광이 주로 발광 다이오드의 상면으로 방출되는 구조의 발광 다이오드에서 백색광을 구현하는 데 제한된다. 발광 다이오드의 측면, 예컨대 성장 기판의 측면으로 상당한 양의 광이 방출되는 구조의 발광 다이오드에서는 파장변환 시트를 이용한 파장 변환이 적합하지 않다.
한편, 패키지에서 형광체를 함유한 수지를 도포하는 경우, 발광 다이오드에 와이어를 본딩한 후, 수지를 도포하기 때문에, 발광 다이오드의 전극은 형광체를 함유한 수지로 덮여도 문제가 되지 않는다. 그러나, 칩 레벨에서 파장변환층을 형성하는 경우, 파장 변환층이 형성된 이후에 와이어를 발광 다이오드에 본딩할 것이 요구된다. 이에 따라, 파장 변환층을 통해 와이어를 본딩하기 위한 전극을 노출시킬 필요가 있으며, 또한 와이어를 용이하게 본딩할 수 있도록 파장변환층을 형성하는 기술이 요구되고 있다.
본 발명이 해결하려는 과제는, 칩 레벨에서 파장 변환 등의 광 변환을 수행할 수 있는 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 기판의 측면을 통해서 방출되는 광에 대해서도 파장 변환을 수행할 수 있는 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 파장 변환 등의 광 변환을 수행할 수 있으면서도 본딩 와이어를 용이하게 본딩할 수 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 파장 변환층에서 변환된 광이 다시 발광 다이오드 칩 내부로 입사되어 손실되는 것을 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 파장변환층이 광에 의해 손상되는 것을 완화할 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명의 일 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체; 상기 반도체 적층 구조체에 전기적으로 접속된 전극; 상기 전극 상에 형성된 추가 전극; 및 상기 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함한다. 나아가, 상기 추가 전극은 상기 파장 변환층을 관통한다. 상기 추가 전극을 채택함으로써 파장변환을 수행함과 아울러 와이어를 용이하게 본딩할 수 있는 발광 다이오드 칩을 제공할 수 있다.
또한, 상기 발광 다이오드 칩은 상기 파장변환층과 상기 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성된다. 나아가, 상기 스페이서층은 분포 브래그 반사기를 포함할 수 있으며, 또한 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.
상기 스페이서층은 상기 파장변환층과 상기 반도체 적층 구조체 사이에 개재되어 상기 파장변환층을 상기 반도체 적층 구조체로부터 이격시킨다. 상기 스페이서층은 반도체 적층 구조체로부터 방출되는 광에 의해 발생될 수 있는 상기 파장 변환층 내의 형광체의 황변을 방지한다.
상기 분포 브래그 반사기는 굴절률이 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층하여 형성될 수 있다. 상기 분포 브래그 반사기는 이들 절연층들의 광학 두께를 조절함으로써 상기 활성층에서 생성된 광을 투과시키고 상기 파장변환층에서 변환된 광을 반사시키도록 형성될 수 있다.
한편, 상기 응력 완화층은 상기 분포 브래그 반사기에 유발되는 응력을 완화하여 상기 분포 브래그 반사기가 그 아래의 층, 예컨대 반도체 적층 구조체로부터 박리되는 것을 방지한다. 상기 응력 완화층은 스핀-온-글래스(SOG) 또는 다공성 실리콘 산화막으로 형성될 수 있다.
한편, 고경도 투명 수지가 상기 파장변환층을 덮을 수 있다. 여기서, 고경도 투명 수지는 듀로미터 쇼어 경도 값이 60A 이상인 것을 의미한다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은 상기 기판 하면 상에 위치하는 하부 분포 브래그 반사기를 더 포함함 수 있다. 상기 하부 분포 브래그 반사기는 활성층에서 생성된 광뿐만 아니라 가시광 영역의 거의 전 영역에 대해 상대적으로 높은 반사율을 가질 수 있다. 예컨대, 상기 하부 분포 브래그 반사기는 청색 영역의 광, 녹색 영역의 광 및 적색 영역의 광에 대해 90% 이상의 반사율을 가질 수 있다. 또한, 상기 하부 분포 브래그 반사기에 금속층이 위치할 수 있다. 금속층은 반사 금속으로 형성될 수 있다.
한편, 상기 추가전극은 상기 전극에 비해 좁은 폭을 가질 수 있으며, 상기 전극에서 멀어질수록 폭이 좁아질 수 있다. 이에 따라, 상기 추가전극을 상기 전극에 안정하게 부착시킬 수 있으며, 향후 와이어를 본딩하는 공정의 신뢰성을 보증할 수 있다.
몇몇 실시예들에 있어서, 상기 파장변환층의 상부면은 실질적으로 평평하다(flat). 다른 실시예들에 있어서, 상기 파장변환층의 상부면은 반도체 적층 구조체의 지형(topology)을 따라 균일하게 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함할 수 있다. 또한, 상기 추가전극은, 상기 제1 전극 상에 형성된 제1 추가 전극; 및 상기 제2 전극 상에 형성된 제2 추가 전극을 포함할 수 있다. 이들 제1 추가 전극 및 제2 추가 전극이 상기 파장변환층을 관통하여 외부에 노출된다. 또한, 이들 제1 추가 전극 및 제2 추가 전극의 상부면은 상기 파장변환층의 상부면과 일치할 수 있다.
이와 달리, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 것일 수 있다. 상기 제2 도전형 반도체층은 상기 기판과 상기 제1 도전형 반도체층 사이에 위치한다. 이 경우, 상기 제2 도전형 반도체층에 접속된 전극에는 추가전극이 형성되지 않을 수 있다.
나아가, 상기 파장변환층은 상기 기판의 측면을 덮을 수 있다. 따라서, 기판의 측면을 통해 방출되는 광에 대해서도 파장변환을 수행할 수 있다. 상기 기판 측면의 파장변환층의 두께는 상기 반도체 적층 구조체 상부의 파장변환층의 두께와 실질적으로 동일할 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하고, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 반도체 적층 구조체; 하나의 반도체 적층 구조체에 전기적으로 접속된 제1 전극; 또 다른 반도체 적층 구조체에 전기적으로 접속된 제2 전극; 상기 제1 전극 상에 형성된 제1 추가전극; 상기 제2 전극 상에 형성된 제2 추가전극; 및 상기 복수의 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함한다. 또한, 상기 제1 추가전극 및 상기 제2 추가전극은 상기 파장변환층을 관통한다.
나아가, 상기 복수의 반도체 적층 구조체를 서로 전기적으로 연결하는 배선들을 더 포함할 수 있다.
한편, 상기 발광 다이오드 칩은, 상기 파장변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성된다. 나아가, 상기 스페이서층은 상기 파장 변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 분포 브래그 반사기를 더 포함할 수 있다. 또한, 응력 완화층이 상기 분포 브래그 반사기와 상기 복수의 반도체 적층 구조체 사이에 개재될 수 있다.
상기 제1 및 제2 추가 전극은 각각 상기 제1 및 제2 전극에 비해 좁은 폭을 가질 수 있으며, 또한, 상기 제1 및 제2 추가전극은 각각 상기 제1 및 제2 전극에서 멀어질수록 폭이 좁아질 수 있다.
한편, 상기 제1 전극은 상기 하나의 반도체 적층 구조체의 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 전극은 상기 또 다른 반도체 적층 구조체의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.
본 발명의 또 다른 태양에 따르면, 발광 다이오드 칩이 탑재된 발광 다이오드 패키지가 제공된다. 이 패키지는 리드 단자, 앞서 설명한 발광 다이오드 칩 및 상기 리드 단자와 상기 발광 다이오드 칩을 연결하는 본딩와이어를 포함한다. 상기 본딩와이어는 상기 발광 다이오드 칩의 추가전극과 상기 리드 단자를 연결한다.
본 발명의 또 다른 태양에 따른 발광 다이오드 칩 제조 방법은, 지지 기판 상에 복수개의 배어 칩들을 배열하되, 상기 각 배어 칩은 기판과, 상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체와, 상기 반도체 적층 구조체에 전기적으로 접속된 전극을 포함하고; 상기 각 배어 칩의 전극 상에 추가 전극을 형성하고; 상기 지지 기판 상에서 상기 복수개의 배어 칩들 및 상기 추가 전극을 덮는 투명 코팅층을 형성하고; 상기 투명 코팅층의 상부를 제거하여 상기 추가 전극을 노출시키고; 상기 지지 기판을 제거하고; 상기 투명 코팅층을 분리하여 개별 발광 다이오드 칩들로 분리하는 것을 포함한다.
균일한 투명 코팅층을 지지기판 상에서 배어 칩들에 형성하므로, 배어 칩들의 기판 측면에도 균일한 투명 코팅층을 형성할 수 있다. 또한, 추가전극을 사용함으로써 배어 칩들 상에 균일한 두께로 투명 코팅층을 형성할 수 있으며, 와이어를 용이하게 본딩할 수 있다. 나아가, 상기 지지 기판이 제거되기 때문에, 활성층에서 생성된 광의 방열 경로를 감소시킬 수 있다.
상기 투명 코팅층은 그 사용 목적에 따라 다양한 재료를 함유할 수 있다. 예컨대, 상기 투명 코팅층은, 이에 한정되는 것은 아니나, 형광체 또는 확산재를 포함할 수 있다. 따라서, 상기 투명 코팅층은 파장 변환층 또는 확산층으로 사용될 수 있다.
상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함할 수 있다. 또한, 상기 추가 전극을 형성하는 것은, 상기 제1 전극 상에 제1 추가 전극을 형성하고, 상기 제2 전극 상에 제2 추가 전극을 형성하는 것을 포함할 수 있다.
상기 제1 추가 전극 및 제2 추가 전극의 상부면은 동일 높이에 위치할 수 있다. 이에 따라, 상기 투명 코팅층의 상부가 제거된 후, 투명 코팅층의 상부면과 상기 제1 및 제2 추가전극들의 상부면이 동일 면에 위치할 수 있다.
몇몇 실시예들에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열하기 전에 미리 수행될 수 있다. 다른 실시예들에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열한 후에 수행될 수 있다.
나아가, 상기 방법은 또한 상기 투명 코팅층을 형성하기 전에 상기 지지 기판 상에 배열된 배어 칩들을 덮는 스페이서층을 형성하는 것을 더 포함할 수 있다.
상기 스페이서층은 단일 절연층 또는 복수의 절연층으로 형성될 수 있으며, 투명 수지, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 또한, 상기 스페이서층은 응력 완화층을 더 포함할 수 있으며, 상기 분포 브래그 반사기는 상기 응력 완화층 상에 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 배어 칩은, 상기 반도체 적층 구조체 상부에 위치하는 분포 브래그 반사기를 더 포함할 수 있다. 또한, 상기 배어 칩은, 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.
한편, 상기 지지 기판을 제거하는 것은 상기 투명 코팅층을 분리하기 전에 수행될 수 있으나, 이에 한정되는 것은 아니며, 상기 투명 코팅층의 상부를 제거하기 전에 수행될 수도 있으며, 또는 상기 투명 코팅층을 분리한 후에 수행될 수도 있다.
몇몇 실시예들에 있어서, 상기 배어 칩은 상기 기판 상에 위치하는 복수의 반도체 적층 구조체를 포함할 수 있다. 나아가, 상기 배어 칩은 상기 복수의 반도체 적층 구조체를 서로 연결하는 배선들을 더 포함할 수 있다.
또한, 상기 배어 칩은, 상기 복수의 반도체 적층 구조체 상부에 위치하는 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성될 수 있으며, 분포 브래그 반사기를 포함할 수 있다. 또한, 상기 스페이서층은 상기 분포 브래그 반사기와 상기 복수의 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 패키지는, 서브 마운트 기판; 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 포함하고, 상기 제1 전극 및 제2 전극 중 적어도 하나를 그 상면에 갖는, 상기 서브 마운트 기판상에 실장된 배어 칩; 및 상기 배어 칩의 상면에 형성된 상기 제1 전극 및 제2 전극 중 적어도 하나를 노출시키며 상기 배어 칩의 상면과 측면을 일체로 덮고, 적어도 상기 서브 마운트 기판의 상면 일부를 덮는 파장변환층을 포함한다.
여기서, 상기 서브 마운트 기판은 상기 배어 칩의 측면을 따라 형성된 복수의 슬릿들을 포함할 수 있다.
또한, 상기 복수의 슬릿들 각각은 개구 형상일 수 있다.
또한, 상기 파장변환층은 상기 복수의 슬릿들 중 적어도 일부를 통하여 상기 서브 마운트 기판의 내부 측면을 덮을 수 있다.
한편, 상기 서브 마운트 기판과 상기 배어 칩은 메탈 본딩될 수 있다.
또한, 상기 발광 다이오드 패키지는, 전원 공급용 리드들이 형성된 기판; 상기 전원 공급용 리드들과 상기 제1 전극 및 상기 제2 전극을 전기적으로 연결하는 본딩 와이어; 및 상기 배어 칩을 봉지하는 렌즈를 더 포함할 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 패키지의 제조 방법은, 서브 마운트 기판을 마련하는 단계; 그 각각이 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 배어 칩을 상기 서브 마운트 기판상에 실장하는 단계; 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극을 형성하고, 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 형성하는 단계; 및 상기 배어 칩의 상면에 형성된 상기 제1 전극 및 제2 전극 중 적어도 하나를 노출시키며 상기 배어 칩의 상면과 측면을 일체로 덮고, 적어도 상기 서브 마운트 기판의 상면 일부를 덮는 파장변환층을 형성하는 단계를 포함한다.
여기서, 상기 제1 전극 및 제2 전극을 형성하는 단계는, 상기 제1 전극 및 제2 전극 중 적어도 하나를 상기 배어 칩의 상면에 형성하는 단계를 포함할 수 있다.
한편, 상기 발광 다이오드 패키지의 제조 방법은, 금형을 이용하여 상기 제1 전극 및 제2 전극을 가압하여 상기 금형과 상기 제1 전극 및 제2 전극 사이에 갭이 생기지 않도록 하는 단계를 더 포함할 수 있다.
여기서, 상기 파장변환층을 형성하는 단계는, 상기 금형의 내부 공간에 형광체를 함유하는 수지를 주입하여 경화시키는 단계를 포함할 수 있다.
한편, 상기 서브 마운트 기판을 마련하는 단계는, 상기 배어 칩이 실장되는 영역을 따라 복수의 슬릿들을 형성하는 단계를 포함할 수 있다.
여기서, 상기 복수의 슬릿들 각각은 개구 형상일 수 있다.
또한, 상기 파장변환층을 형성하는 단계는, 상기 복수의 슬릿들 중 적어도 일부를 통하여 상기 서브 마운트 기판의 내부 측면을 덮도록 상기 파장변환층을 형성하는 단계를 포함할 수 있다.
또한, 상기 발광 다이오드 패키지의 제조 방법은, 상기 파장변환층과 상기 배어 칩 사이에 투명 수지층을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 발광 다이오드 패키지의 제조 방법은, 상기 서브 마운트 기판을 개별 발광 다이오드 칩단위로 다이싱하는 단계를 더 포함할 수 있다.
여기서, 상기 발광 다이오드 패키지의 제조 방법은, 리드를 갖는 기판에 상기 다이싱된 개별 배어 칩을 실장하는 단계; 상기 제1 전극 및 상기 제2 전극을 각각 본딩 와이어와 전기적으로 연결하는 단계; 및 상기 개별 발광 다이오드 칩을 봉지하는 렌즈를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 기판의 측면을 통해 방출되는 광에 대해서도 파장 변환을 수행할 수 있는 발광 다이오드 칩이 제공될 수 있다.
또한, 추가전극을 채택함으로써 파장변환을 수행하면서도 와이어 본딩을 용이하게 수행할 수 있는 발광 다이오드 칩을 제공할 수 있다.
또한, 본 발명에 따르면, 스페이서층을 채택함으로써 파장변환층 내의 형광체가 반도체 적층 구조체에서 방출되는 광에 의해 손상되는 것을 방지할 수 있다.
또한, 상기 스페이서층이 분포 브래그 반사기를 포함함으로써, 파장변환층에서 변환된 광이 반도체 적층 구조체 내부로 다시 입사되는 것을 방지할 수 있어 광 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 또 다른 일 실시예에 따른 발광 다이오드를 설명하기 위한 상부 평면도이다.
도 22는 도 21의 발광 다이오드를 C-C'선에 따라 본 단면을 도시한 도면이다.
도 23은 본 발명의 일 실시예에 따라 복수의 발광 다이오드가 형성된 서브 마운트 기판을 도시한 도면이다.
도 24는 도 23의 원으로 표시한 영역을 확대한 도면이다.
도 25는 본 발명의 일 실시예에 따른 발광 다이오드 패키지의 제조 방법을 설명하기 위한 흐름도이다.
도 26은 본 발명의 일 실시예에 따른 발광 다이오드 패키지의 제조 방법을 단계별로 도시한 도면이다.
도 27은 본 발명의 일 실시예에 따른 발광 다이오드를 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다.
도 28은 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩(101)을 설명하기 위한 단면도이다.
발광 다이오드 칩(101)은 기판(21), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 질화갈륨계 반도체 적층 구조체(30), 제1 전극(41), 제2 전극(42), 제1 추가 전극(43), 제2 추가 전극(44) 및 투명 코팅층, 예컨대 파장 변환층(50)을 포함한다. 또한, 제1 도전형 반도체층(25)과 기판(21) 사이에 버퍼층(23)이 개재될 수 있다.
기판(21)은 반도체 적층 구조체가 위치하는 상면, 상기 상면에 대향하는 하면, 상면과 하면을 연결하는 측면을 갖는다. 기판(21)은 투명 기판이면 특별히 한정되지 않으며, 질화물 반도체층을 성장시킬 수 있는 기판, 예컨대 사파이어, 실리콘 탄화물, 스피넬, 또는 실리콘 등일 수 있다. 기판(21)은 반도체 적층 구조체에 비해 상대적으로 두꺼울 수 있으며, 반도체 적층 구조체에서 생성된 광의 일부가 기판(21)의 측면을 통해 방출될 수 있다.
상기 활성층(27), 상기 제1 및 제2 도전형 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 제1 도전형 및/또는 제2 도전형 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으나, 이에 한정되는 것은 아니며, 그 반대일 수 있다. 버퍼층(23)은 기판(21)과 제1 도전형 반도체층(25) 사이에서 격자 부정합을 완화하여 반도체층들(25, 27, 29) 내에 발생되는 결함밀도를 감소시킨다.
한편, 제1 전극(41)은 제1 도전형 반도체층(25)의 노출된 표면에 접촉하여 제1 도전형 반도체층(27)에 전기적으로 접속한다. 또한, 제2 전극(42)은 제2 도전형 반도체층(29) 상부에 위치하여 제2 도전형 반도체층(29)에 전기적으로 접속한다. 제1 전극(41) 및 제2 전극(42)은 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다. 또한, 전류 분산을 위해 Ni/Au, ITO, IZO, ZnO와 같은 투명 도전층이 제2 도전형 반도체층(29) 상에 형성될 수 있으며, 제2 전극(42)은 상기 투명 도전층에 접속할 수 있다.
제1 추가 전극(43) 및 제2 추가 전극(44)이 각각 제1 전극(41) 및 제2 전극(42) 상에 위치한다. 제1 추가 전극(43) 및 제2 추가 전극(43)은 각각 제1 전극(41) 및 제2 전극(42)의 폭에 비해 좁은 폭을 갖는다. 즉, 제1 및 제2 추가전극(43, 44)은 각각 제1 전극(41) 및 제2 전극(42) 상부에 한정된다. 또한, 제1 추가 전극(43) 및 제2 추가 전극(44)은 각각 제1 전극(41) 및 제2 전극(42)으로부터 멀어질수록 폭이 좁아지는 형상을 가질 수 있다. 이러한 형상에 의해, 제1 추가 전극(43) 및 제2 추가 전극(44)이 각각 제1 전극(41) 및 제2 전극(42)에 안정하게 부착되어 유지될 수 있으며, 와이어 본딩 등의 후속 공정에 유리하다. 제1 및 제2 추가전극(43, 44)이 제1 전극(41) 및 제2 전극(42) 상에 안정하게 유지될 수 있도록 바닥면에 대한 높이의 비율을 소정 범위 내에 제한할 수 있다.
파장 변환층(50)은 에폭시 또는 실리콘에 형광체가 함유되어 형성되거나 또는 형광체만으로 형성될 수 있다. 예컨대, 파장 변환층(50)은 에폭시 또는 실리콘에 형광체를 함유한 후, 이를 도포하여 형성될 수 있다. 이 경우, 기판(21)의 측면에 균일한 두께의 파장변환층(50)이 형성되도록 몰드(mold)가 사용될 수 있다. 이때, 제1 추가 전극(43) 및 제2 추가 전극(44)의 상면 전체 또는 일부가 노출되도록 몰드가 배치되어 파장 변환층(50)이 형성될 수 있으며, 또는 제1 추가 전극(43) 및 제2 추가 전극(44)을 덮도록 형광체를 함유하는 수지가 도포된 후, 수지를 기계적으로 연마함으로써 제1 추가 전극(43) 및 제2 추가 전극(44)의 상면을 노출시킬 수 있다. 이에 따라, 상면이 평평한 파장 변환층(50)이 형성될 수 있으며, 제1 추가 전극(43) 및 제2 추가 전극(44)이 파장 변환층(50)을 관통하여 외부에 노출된다.
나아가, 파장 변환층(50)은 예컨대 1.4~2.0 범위 내의 굴절률을 가질 수 있으며, 굴절률을 조절하기 위해 TiO2, SiO2, Y2O3 등의 분말이 파장 변환층(50) 내에 혼입될 수 있다.
한편, 도시된 바와 같이, 제1 추가 전극(43)의 상면은 제2 추가 전극(44)의 상면과 동일한 높이에 위치할 수 있다. 따라서, 제2 도전형 반도체층(29) 및 활성층(25)의 일부를 제거하여 제1 도전형 반도체층(25)을 노출시킨 경우, 도시한 바와 같이, 제1 추가 전극(43)이 제2 추가 전극(44)에 비해 더 길 수 있다.
파장 변환층(50)은 기판(21)의 측면 및 반도체 적층 구조체(30)의 상부를 덮을 수 있다. 따라서, 반도체 적층 구조체(30)의 상면을 통해 방출되는 광뿐만 아니라, 기판(21)의 측면을 통해 방출되는 광에 대해서도 파장 변환을 수행할 수 있는 발광 다이오드 칩(101)이 제공될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 발광 다이오드 칩(102)을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 실시예에 따른 발광 다이오드 칩(102)은 도 1의 발광 다이오드 칩(101)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 앞서 설명한 실시예의 발광 다이오드 칩(101)과 동일한 구성요소에 대해서는 중복을 피하기 위해 상세한 설명을 생략한다.
스페이서층(33)은 상기 반도체 적층 구조체(30) 및 투명 도전층(31)의 상부를 덮을 수 있다. 상기 스페이서층(33)에 의해 상기 파장변환층(50)이 반도체 적층 구조체(30)로부터 이격된다. 스페이서층(33)은 예컨대, 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다. 또한, 상기 스페이서층(33)은 굴절률이 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층한 분포 브래그 반사기로 형성될 수 있다. 이 경우, 굴절률이 다른 절연층들의 광학 두께를 조절함으로써, 상기 스페이서층(33)은 활성층(27)에서 생성된 광을 투과시키고, 외부에서 입사되거나 파장 변환층(50)에서 변환된 광을 반사시킬 수 있다. 이러한 분포 브래그 반사기는 가시광 영역 중 장파장 영역의 광을 반사시키고, 활성층(27)에서 생성된 단파장 가시광 또는 자외선을 투과시키는 반사 대역을 갖는다. 특히, TiO2에 비해 Nb2O5의 광 흡수율이 상대적으로 작기 때문에, SiO2/Nb2O5를 이용하여 분포 브래그 반사기를 형성하는 것이 광 손실을 방지하기 위해 더 바람직하다.
한편, 상기 기판(21)의 하부에 하부 분포 브래그 반사기(45)가 위치한다. 상기 하부 분포 브래그 반사기(45)는 굴절률이 서로 다른 절연층들을 교대로 적층함으로써 형성되며, 청색 파장 영역의 광, 예컨대 활성층(27)에서 생성된 광뿐만 아니라, 황색 파장 영역의 광 혹은 녹색 및/또는 적색 파장 영역의 광에 대해서도 상대적으로 높은, 바람직하게 90% 이상의 반사율을 갖는다. 나아가, 상기 하부 분포 브래그 반사기(45)는 예컨대 400~700nm의 파장 범위에 걸쳐 전체적으로 90% 이상의 반사율을 가질 수도 있다.
넓은 파장 영역에 걸쳐 상대적으로 높은 반사율을 갖는 하부 분포 브래그 반사기(45)는 반복 적층되는 재료층들의 각 광학 두께를 제어함으로써 형성된다. 상기 하부 분포 브래그 반사기(45)는 예컨대, SiO2의 제1층과 TiO2의 제2층을 교대로 적층하여 형성되거나, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하여 형성될 수 있다. TiO2에 비해 Nb2O5의 광 흡수율이 상대적으로 작기 때문에, SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하는 것이 더 바람직하다. 제1층과 제2층의 적층수가 증가할수록 분포 브래그 반사기(45)의 반사율이 더욱 안정적이며, 예컨대, 분포 브래그 반사기(40)의 적층수는 50층 이상, 즉 25쌍 이상일 수 있다.
교대로 적층되는 제1층들 또는 제2층들이 모두 동일한 두께를 가질 필요는 없으며, 활성층(27)에서 생성된 광의 파장뿐만 아니라 가시영역의 다른 파장에 대해서도 상대적으로 높은 반사율을 갖도록 제1층들 및 제2층들의 두께가 선택된다. 또한, 특정 파장 대역에 대해 반사율이 높은 복수의 분포 브래그 반사기들을 적층하여 상기 하부 분포 브래그 반사기(45)를 형성할 수도 있다.
상기 하부 분포 브래그 반사기(45)를 채택함으로써, 파장변환층(50)에서 변환된 광이 다시 기판(21)쪽으로 입사될 때, 이 입사된 광을 다시 반사시켜 외부로 방출할 수 있으며, 따라서 광 효율을 개선할 수 있다.
한편, 상기 분포 브래그 반사기(45)의 첫째층 및 마지막층은 SiO2일 수 있다. SiO2를 분포 브래그 반사기(45)의 첫째층 및 마지막층에 배치함으로써 분포 브래그 반사기(45)를 기판(21)에 안정하게 부착할 수 있고, 또한, 상기 마지막 SiO2층을 이용하여 하부 분포 브래그 반사기(45)를 보호할 수 있다.
금속층(47)은 상기 하부 분포 브래그 반사기(45)의 하부에 위치한다. 상기 금속층(47)은 하부 분포 브래그 반사기(45)를 투과한 광을 반사시키기 위해 알루미늄과 같은 반사 금속으로 형성될 수 있으나, 반사 금속 이외의 금속으로 형성될 수도 있다. 더욱이, 금속층(47)은 적층 구조체(30)에서 생성된 열을 외부로 방출하는 것을 도와, 발광 다이오드 칩(102)의 열 방출 성능을 향상시킨다.
본 실시예에 따르면, 스페이서층(33)을 장파장의 가시광에 대해 반사율이 높은 분포 브래그 반사기로 형성함으로써 파장변환층(50)에서 변환된 광이 다시 반도체 적층 구조체(30) 내로 입사되는 것을 방지할 수 있다. 또한, 하부 분포 브래그 반사기(45)를 채택함으로써, 외부에서 기판(21)쪽으로 입사되거나 파장 변환층(50)에서 변환된 광이 기판(21)쪽으로 입사된 경우, 이를 다시 반사시킬 수 있어 광 효율을 개선할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(103)을 설명하기 위한 단면도이다.
도 3을 참조하면, 발광 다이오드 칩(103)은 도 2를 참조하여 설명한 발광 다이오드 칩(102)과 유사하나, 상기 스페이서층(30)에 더하여 또는 상기 스페이서층(30)을 대체하여 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 파장변환층(50)과 반도체 적층 구조체(30) 사이에 개재된 것에 차이가 있다. 즉, 응력 완화층(35)이 반도체 적층 구조체(30) 상부, 예컨대 스페이서층(33) 상에 위치할 수 있으며, 그 위에 상부 분포 브래그 반사기(37)가 위치한다. 상기 응력 완화층(35) 및 상기 상부 분포 브래그 반사기(37) 또한 스페이서층으로서 기능한다.
상기 상부 분포 브래그 반사기(37)는 굴절률이 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층하여 형성될 수 있다. 이 경우, 굴절률이 다른 절연층들의 광학 두께를 조절함으로써, 상기 상부 분포 브래그 반사기(37)는 활성층(27)에서 생성된 광을 투과시키고, 외부에서 입사되거나 파장 변환층(50)에서 변환된 광을 반사시킬 수 있다. 상기 상부 분포 브래그 반사기(37)는 가시광 영역 중 장파장 영역의 광을 반사시키고, 활성층(27)에서 생성된 단파장 가시광 또는 자외선을 투과시키는 반사 대역을 갖는다. 특히, TiO2에 비해 Nb2O5의 광 흡수율이 상대적으로 작기 때문에, SiO2/Nb2O5를 이용하여 분포 브래그 반사기를 형성하는 것이 광 손실을 방지하기 위해 더 바람직하다.
한편, 응력 완화층(35)은 스핀 온 글래스(SOG) 또는 다공성 실리콘 산화막으로 형성될 수 있다. 상기 응력 완화층(35)은 상기 상부 분포 브래그 반사기(37)의 응력을 완화하여 상부 분포 브래그 반사기(37)의 박리를 방지한다.
굴절률이 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 교대로 적층하여 상부 분포 브래그 반사기(37)를 형성할 경우, 상대적으로 고밀도의 층들이 적층되기 때문에, 분포 브래그 반사기에 생기는 응력이 커진다. 이에 따라 분포 브래그 반사기가 그 아래의 층, 예컨대 스페이서층(33)으로부터 박리되기 쉽다. 따라서, 응력 완화층(35)을 상부 분포 브래그 반사기(37) 하부에 배치함으로써 상부 분포 브래그 반사기(37)의 박리를 방지할 수 있다.
한편, 본 실시예에 있어서, 상기 스페이서층(33)은 단일층, 예컨대 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있으며, 생략될 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(104)을 설명하기 위한 단면도이다.
도 4를 참조하면, 앞서 도 1 내지 도 3에서 수평형 발광 다이오드 칩(101, 102, 103)을 예로서 설명하였지만 상기 발광 다이오드 칩(104)은 수직형 발광 다이오드 칩이다. 상기 발광 다이오드 칩(104)은 기판(51), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 반도체 적층 구조체(30), 상부 전극(41), 추가 전극(43) 및 파장 변환층(60)을 포함한다. 상기 파장변환층(60)은 스페이서층에 의해 반도체 적층 구조체(30)로부터 이격될 수 있다. 예컨대, 상기 스페이서층은 도 2를 참조하여 설명한 바와 같은 스페이서층(33)을 포함할 수 있으며, 또한 도 3을 참조하여 설명한 바와 같이 스페이서층(33), 응력완화층(35) 및/또는 상부 분포 브래그 반사기(37)를 포함할 수 있다. 나아가, 상기 발광 다이오드 칩(104)은 반사 금속층(55), 장벽 금속층(57) 및 본딩 금속(53)을 포함할 수 있다.
기판(51)은 반도체층들(25, 27, 29)을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들(25, 27, 29)에 부착된 2차 기판이다. 상기 기판(51)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있으나, 이에 한정되는 것은 아니며, 사파이어와 같은 절연 기판일 수도 있다.
반도체 적층 구조체(30)는 기판(51) 상에 위치하며, 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 일반적인 수직형 발광 다이오드와 같이 p형 화합물 반도체층(29)이 n형 화합물 반도체층(25)에 비해 기판(51) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 기판(51)의 일부 영역 상에 위치할 수 있다. 즉, 기판(51)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 기판(51)의 가장자리로 둘러싸인 영역 내에 위치할 수 있다.
상기 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 도 1을 참조하여 설명한 반도체층들과 유사하므로 상세한 설명은 생략한다. 한편, 저항이 상대적으로 작은 n형 화합물 반도체층(25)을 기판(51)의 반대쪽에 위치하도록 함으로써 n형 화합물 반도체층(25)의 상부면에 거칠어진 표면이 형성될 수 있다.
상기 기판(51)과 반도체 적층 구조체(30) 사이에 반사 금속층(55)이 개재될 수 있으며, 장벽 금속층(57)이 기판(51)과 반사 금속층(55) 사이에 개재되어 반사 금속층(55)을 둘러쌀 수 있다. 나아가, 상기 기판(51)은 본딩 금속(53)을 통해 반도체 적층 구조체(30)에 본딩될 수 있다. 상기 반사 금속층(55) 및 상기 장벽 금속층(57)이 상기 제2 도전형 반도체층(29)에 전기적으로 접속된 하부 전극으로 기능할 수 있다.
한편, 상기 반도체 적층 구조체(30) 상부에 파장변환층(60)이 위치한다. 상기 파장변환층(60)은 상기 반도체 적층 구조체(30) 상부에 한정되어 위치할 수 있으나, 이에 한정되는 것은 아니며, 상기 반도체 적층 구조체(30)의 측면, 나아가 상기 기판(51)의 측면을 덮을 수도 있다.
스페이서층(33)이 반도체 적층 구조체(30)의 상부면을 덮고, 그 위에 차례로 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 위치할 수 있다. 상기 절연층(33), 응력 완화층(35) 및 상부 분포 브래그 반사기(37)는 도 3을 참조하여 설명한 것과 동일한 재질로 형성될 수 있으므로 중복을 피하기 위해 상세한 설명은 생략한다. 또한, 상기 스페이서층(33)은 생략될 수도 있다. 또한, 상기 스페이서층(33)은 도 2의 실시예에서 설명한 바와 같이 분포 브래그 반사기일 수 있으며, 이 경우, 응력 완화층(35) 및 상부 분포 브래그 반사기(37)는 생략될 수 있다.
한편, 상부 전극(41)이 반도체 적층 구조체(30), 예컨대 제1 도전형 반도체층(25) 상에 위치하여 제1 도전형 반도체층(25)에 전기적으로 접속되며, 추가 전극(43)이 상기 상부 전극(41) 상에 위치한다. 상기 추가 전극(43)은 앞서 도 1을 참조하여 설명한 제1 추가전극(43) 또는 제2 추가전극(44)과 동일한 형상 및 구조를 가질 수 있다. 상기 추가 전극(43)이 상기 파장 변환층(60)을 통해 외부에 노출된다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(105)을 설명하기 위한 단면도이다.
도 5를 참조하면, 발광 다이오드(105)는 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 파장변환층(50)이 반도체 적층 구조체(30)로부터 떨어져 있는 것에 차이가 있다. 즉, 파장 변환층(50)과 반도체 적층 구조체(30) 사이에 스페이서층(61)이 개재되어 있다.
파장 변환층(50)이 반도체 적층 구조체(30)로부터 이격됨에 따라 활성층(27)에서 생성된 광에 의해 파장 변환층(50)의 수지 또는 형광체가 열화되는 것을 방지할 수 있다. 스페이서층(61)은 기판(21)의 측면과 파장 변환층(50) 사이에도 개재될 수 있다.
상기 스페이서층(61)은, 투명 수지, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 스페이서층(61)은, 형광체로 전달되는 열을 감소시키기 위해, 열전도율이 낮을수록 유리하며, 예컨대 3W/mK 미만의 열전도율을 가질 수 있다. 또한, 상기 스페이서층(61)이 투명 수지로 형성되는 경우, 투명 수지의 굴절률을 조절하기 위해 TiO2, SiO2, Y2O3 등의 분말이 투명 수지 내에 혼입될 수 있다. 나아가, 상기 스페이서층(61)은 단일층 뿐만 아니라 복수의 층으로 형성될 수 있다. 상기 스페이서층(61)을 구성하는 복수의 층들의 굴절률 및 두께를 조절함으로써 활성층(27)에서 생성된 광을 투과시키고 파장변환층(50)에서 변환되어 발광 다이오드 칩(105) 내로 입사되는 광은 반사시키도록 스페이서층(61)을 형성할 수 있다. 예를 들어, 굴절률이 서로 다른 층들, 예컨대 TiO2와 SiO2를 반복 적층함으로써 선택적으로 활성층(27)에서 생성된 광을 투과시키거나 파장변환층(43)에서 변환된 광을 반사시키는 분포 브래그 반사기를 형성할 수 있다. 나아가, 상기 스페이서층(61)이 분포 브래그 반사기를 포함하는 경우, 상기 분포 브래그 반사기가 박리되는 것을 방지하기 위해 반도체 적층 구조체(30)와 상기 분포 브래그 반사기 사이에 도 6에 도시한 발광 다이오드 칩(106)의 예와 같이 응력 완화층(62)이 개재될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(107)을 설명하기 위한 단면도이다.
도 7을 참조하면, 발광 다이오드 칩(106)은 도 5를 참조하여 설명한 발광 다이오드 칩(105)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(61)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다. 나아가, 상기 스페이서층(61)이 분포 브래그 반사기인 경우, 상기 스페이서층(61)의 박리를 방지하기 위해 도 6에 도시한 바와 같은 응력 완화층(62)이 스페이서층(61)과 반도체 적층 구조체(30) 사이에 개재될 수 있다.
상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(50)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(108)을 설명하기 위한 단면도이다.
도 8을 참조하면, 발광 다이오드 칩(107)은 도 5를 참조하여 설명한 발광 다이오드 칩(105)과 대체로 유사하나, 파장변환층(50) 상에 투명 수지(63)가 추가된 것에 차이가 있다. 즉, 투명 수지(63)가 파장변환층(50)을 덮는다. 투명 수지(63)는 외부의 습기로부터 형광체를 보호한다. 흡습 방지를 위해, 상기 투명 수지(63)는 고경도, 예컨대 듀로미터 쇼어 경도 값이 60A 이상인 것이 바람직하다. 상기 고 경도 투명 수지(63)는 스페이서층(61)이 투명 수지로 형성된 경우, 스페이서층(61)에 비해 높은 경도값을 가질 수 있다.
나아가, 상기 고경도 투명 수지(63)의 굴절률을 조절하기 위해, 투명 수지(63) 내에 TiO2, SiO2, Y2O3 등의 분말이 혼입될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(109)을 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 발광 다이오드 칩(109)은 도 8을 참조하여 설명한 발광 다이오드 칩(108)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(61)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.
상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(50)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(110)을 설명하기 위한 단면도이다.
도 10를 참조하면, 상기 발광 다이오드 칩(110)은 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 제1 추가 전극(43)의 상면이 제2 추가 전극(44)의 상면보다 낮게 위치하는 것에 차이가 있다.
이에 따라, 파장 변환층(70)의 상면은 대체로 평평하지만, 제1 추가 전극(43) 근처에서 단차진 형상을 갖는다. 이러한 형상의 파장 변환층(70)은 반도체 적층 구조체의 표면 형상을 따라 특수하게 제작된 몰드를 이용하여 제작될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(111)을 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 발광 다이오드 칩(111)은 도 10를 참조하여 설명한 발광 다이오드 칩(110)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 절연층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다.
상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 상기 파장변환층(70)과 반도체 적층 구조체(30) 사이에, 도 3을 참조하여 설명한 바와 같이, 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 개재될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(112)을 설명하기 위한 단면도이다.
도 12를 참조하면, 발광 다이오드 칩(112)은 도 10를 참조하여 설명한 발광 다이오드 칩(110)과 대체로 유사하나, 파장변환층(70)이 반도체 적층 구조체(30)로부터 떨어져 있는 것에 차이가 있다. 즉, 파장 변환층(70)과 반도체 적층 구조체 사이에, 도 5를 참조하여 설명한 바와 같이, 스페이서층(71)이 개재되어 있다. 파장 변환층(70)이 반도체 적층 구조체로부터 이격됨에 따라 활성층(27)에서 생성된 광에 의해 파장 변환층(70)의 수지 또는 형광체가 열화되는 것을 방지할 수 있다. 스페이서층(71)은 기판(21)의 측면과 파장 변환층(70) 사이에도 개재될 수 있다.
또한, 상기 스페이서층(71)이 분포 브래그 반사기를 포함하는 경우, 도 6을 참조하여 설명한 바와 같은 응력 완화층(62)이 스페이서층(71)과 반도제 적층 구조체(30) 사이에 개재될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(113)을 설명하기 위한 단면도이다.
도 13을 참조하면, 발광 다이오드 칩(113)은 도 12를 참조하여 설명한 발광 다이오드 칩(112)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(71)은 절연층(33)을 덮어 파장변환층(70)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.
상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(70)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(114)을 설명하기 위한 단면도이다.
도 14를 참조하면, 상기 발광 다이오드 칩(114)은 도 12를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 파장 변환층(70) 상에 투명 수지(73)가 추가된 것에 차이가 있다. 즉, 투명 수지(73)가 파장 변환층(70)을 덮는다. 투명 수지(73)는 외부의 습기로부터 형광체를 보호한다. 흡습 방지를 위해, 상기 투명 수지(73)는 고경도, 예컨대 듀로미터 쇼어 경도 값이 60A 이상인 것이 바람직하다. 상기 고경도 투명 수지(73)는 스페이서층(71)이 투명수지로 형성된 경우, 상기 스페이서층(71)에 비해 높은 경도값을 가질 수 있다.
나아가, 상기 고경도 투명 수지(73)의 굴절률을 조절하기 위해, 투명 수지(73) 내에 TiO2, SiO2, Y2O3 등의 분말이 혼입될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(115)을 설명하기 위한 단면도이다.
도 15를 참조하면, 상기 발광 다이오드 칩(115)은 도 14를 참조하여 설명한 발광 다이오드 칩(114)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(71)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.
상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(70)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따라 제조되는 발광 다이오드 칩(116)을 설명하기 위한 단면도이다.
도 16을 참조하면, 발광 다이오드 칩(116)은 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 기판(21) 상에 복수의 반도체 적층 구조체(30)가 위치하는 것에 차이가 있다. 복수의 반도체 적층 구조체는 배선들(83)에 의해 서로 전기적으로 연결될 수 있다. 배선들(83)은 하나의 반도체 적층 구조체(30)의 제1 도전형 반도체층(25)과 그것에 인접한 반도체 적층 구조체(30)의 제2 도전형 반도체층(29)을 연결하여 직렬 어레이를 형성할 수 있으며, 이러한 직렬 어레이들이 병렬 또는 역병렬로 연결될 수 있다.
한편, 배선(39)에 의해 반도체 적층 구조체의 제1 도전형 반도체층(25)과 제2 도전형 반도체층(29)이 단락되는 것을 방지하기 위해 절연층(81)이 반도체 적층 구조체와 배선(83) 사이에 개재될 수 있다. 상기 절연층(81)은 또한 반도체 적층 구조체들(30)과 파장 변환층(50)을 서로 이격시키는 스페이서층으로서 기능한다.
한편, 제1 전극(41) 및 제2 전극(42)이 각각 서로 다른 반도체 적층 구조체(30) 상에 위치할 수 있다. 또한, 본 실시예에 있어서, 제1 전극(41) 및 제2 전극(42)이 형성되는 위치는 특별히 한정되지 않는다. 예컨대, 제1 전극(41) 및 제2 전극(42)은 모두 기판(21) 상에 형성될 수도 있으며, 제1 도전형 반도체층(25) 또는 제2 도전형 반도체층(29) 상에 형성될 수도 있다. 이 경우, 상기 제1 전극(41) 및 제2 전극(42)은 배선(83)을 통해 각각 서로 다른 반도체 적층 구조체(30)에 접속될 수 있다. 상기 제1 전극(41) 및 제2 전극(42) 상에 각각 제1 추가 전극(43) 및 제2 추가 전극(44)이 배치된다.
파장 변환층(50)이 상기 복수의 반도체 적층 구조체(30)를 덮는다. 파장 변환층(50)은 또한 기판(21)의 측면을 덮을 수 있다. 파장 변환층(50)은 도 5을 참조하여 설명한 바와 같이 스페이서층(61)에 의해 반도체 적층 구조체로부터 이격될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(117)을 설명하기 위한 단면도이다.
도 17을 참조하면, 발광 다이오드 칩(117)은 도 16를 참조하여 설명한 발광 다이오드 칩(115)과 대체로 유사하나, 제2 절연층(85), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있으며, 배선(81)의 형성을 쉽게 하기 위해 상기 반도체 적층 구조체(30)의 측면이 경사지게 형성되어 있다. 또한, 절연층(81)과 각 반도체 적층 구조체(30) 사이에 투명 도전층(31)이 위치하며, 투명 도전층(31)이 제2 도전형 반도체층(29)에 오믹 콘택된다. 배선들(83)은 하나의 반도체 적층 구조체(30)의 제1 도전형 반도체층(25)을 그것에 인접한 반도체 적층 구조체(30)의 제2 도전형 반도체층(29)(또는 투명 도전층(31))에 연결하여 직렬 어레이를 형성할 수 있으며, 이러한 직렬 어레이들이 병렬 또는 역병렬로 연결될 수 있다.
한편, 절연층(81)은 투명 도전층(31)을 덮을 수 있으며, 나아가 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 또한, 반도체 적층 구조체(30) 및 배선들(83)을 보호하기 위해 제2 절연층(85)이 반도체 적층 구조체(30) 및 배선들(83)을 덮을 수 있으며, 또한 제2 절연층(85)은 절연층(83)을 덮는다. 상기 절연층(81) 및 제2 절연층(85)은 동일한 재질의 물질막 예컨대, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 각각 단일층으로 형성될 수 있다. 이 경우, 상기 제2 절연층(85)이 절연층(81)으로부터 박리되는 것을 방지하기 위해, 상기 제2 절연층(85)이 절연층(81)에 비해 상대적으로 얇을 수 있다.
이와 달리, 상기 절연층(81) 및/또는 제2 절연층(85)은, 도 2를 참조하여 설명한 스페이서층(33)과 유사하게, 굴절률이 다른 절연층들을 교대로 적층한 분포 브래그 반사기로서 형성될 수 있다. 이러한 분포 브래그 반사기는, 도 2에서 설명한 바와 같이, 활성층(27)에서 생성된 광을 투과시키고 파장변환층(50)에서 변환된 광을 반사시키도록 형성된다. 바람직하게, 상기 제2 절연층(85)이 분포 브래그 반사기로 형성되고, 상기 절연층(81)은 SOG 또는 다공성 실리콘 산화막 등의 응력 완화층으로 형성될 수 있다.
상기 파장 변환층(50)은 제2 절연층(85) 상부에 위치하며, 상기 절연층(81) 및 제2 절연층(85)이 스페이서층으로 기능한다. 이에 더하여, 도 5를 참조하여 설명한 바와 같은 스페이서층(61)이 복수의 반도체 적층 구조체(30)와 파장변환층(50) 사이에 개재될 수 있다. 또한, 도 8을 참조하여 설명한 바와 같이, 고경도 투명 수지(63)가 파장 변환층(50)을 덮을 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(118)을 설명하기 위한 단면도이다.
도 18을 참조하면, 상기 발광 다이오드 칩(118)은 도 17을 참조하여 설명한 발광 다이오드 칩(118)과 대체로 유사하나, 응력 완화층(87) 및 상부 분포 브래그 반사기(89)를 더 포함하는 것에 차이가 있다.
즉, 상부 분포 브래그 반사기(89)가 복수의 반도체 적층 구조체들(30)과 파장변환층(50) 사이에 위치할 수 있으며, 이에 더하여, 상부 분포 브래그 반사기(89)와 복수의 반도체 적층 구조체들(30) 사이에 응력 완화층(87)이 위치할 수 있다. 상기 상부 분포 브래그 반사기(89)는 도 3를 참조하여 설명한 상부 분포 브래그 반사기(37)와 유사하게 굴절률이 다른 절연층들을 교대로 적층하여 형성될 수 있다. 또한, 상기 응력 완화층(87)은 도 3의 응력 완화층(35)과 같이 SOG 또는 다공성 실리콘 산화막으로 형성될 수 있다. 상기 상부 분포 브래그 반사기(89) 및 응력 완화층(87) 또한 상기 파장 변환층(50)을 반도체 적층 구조체(30)로부터 이격시키는 스페이서층으로서 기능한다.
본 실시예에 있어서, 상기 절연층(81) 및 제2 절연층(85)은 단일층으로 형성될 수 있으며, 또한 제2 절연층(85)은 생략될 수도 있다.
앞서 설명한 실시예들에 있어서, 형광체는 YAG 또는 TAG 계열의 형광체, 실리케이트 계열의 형광체, 나이트라이드 또는 옥시나이트라이드 계열의 형광체일 수 있다. 나아가, 파장 변환층(50, 60 또는 70)은 동일 종류의 형광체를 포함할 수 있으나, 이에 한정되지 않고, 2종 이상의 형광체를 포함할 수 있다. 또한, 파장 변환층(50, 60 또는 70)이 단일층인 것으로 도시 및 설명하였지만, 복수의 파장 변환층이 사용될 수 있으며, 복수의 파장 변환층에 각각 서로 다른 형광체가 포함될 수 있다.
도 19는 본 발명의 일 실시예에 따른 발광 다이오드 칩(101)을 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다.
도 19를 참조하면, 발광 다이오드 패키지는, 발광 다이오드 칩(101) 및 발광 다이오드 칩(101)을 탑재하기 위한 마운트(91)를 포함한다. 또한, 상기 발광 다이오드 패키지는 본딩 와이어(95) 및 렌즈(97)를 포함할 수 있다.
상기 마운트(91)는 예컨대 인쇄회로 기판, 리드 프레임, 세라믹 기판 등일 수 있으며, 리드 단자들(93a, 93b)을 포함한다. 발광 다이오드 칩(101)의 제1 추가 전극(도 1의 43) 및 제2 추가 전극(도 1의 44)이 각각 본딩 와이어(95)를 통해 리드 단자들(93a, 93b)에 전기적으로 연결된다.
한편, 렌즈(97)가 발광 다이오드 칩(101)을 덮는다. 렌즈(97)는 발광 다이오드 칩(101)에서 방출된 광의 지향각을 조절하여 원하는 방향으로 광이 방출되도록 한다. 발광 다이오드 칩(101)에 파장 변환층(50)이 형성되어 있으므로, 상기 렌즈(97)는 형광체를 함유할 필요가 없다.
본 실시예에 있어서, 발광 다이오드 칩(101)이 탑재된 발광 다이오드 패키지에 대해 설명하였지만, 상기 발광 다이오드 패키지에는 앞의 도 2 내지 도 17을 참조하여 설명한 발광 다이오드 칩(101 내지 117)이 탑재될 수도 있다.
이하, 본 발명의 실시예들에 따른 발광 다이오드 칩 제조 방법에 대해 구체적으로 설명한다.
도 20는 본 발명의 일 실시예에 따른 발광 다이오드 칩(101) 제조 방법을 설명하기 위한 단면도들이다.
도 20(a)를 참조하면, 지지 기판(121) 상에 배어 칩들(150)이 배열된다. 배어 칩들(150)은 등간격으로 지지 기판(121) 상에 배열될 수 있다. 배어 칩들(150)은, 도 1에 도시된 바와 같이, 기판(21), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 질화갈륨계 반도체 적층 구조체(30), 제1 전극(41), 제2 전극(42)을 포함한다. 또한, 제1 도전형 반도체층(25)과 기판(21) 사이에 버퍼층(23)이 개재될 수 있다. 즉, 상기 배어 칩(150)은 도 1의 발광 다이오드 칩(101)에서 제1 및 제2 추가전극(43, 44)과 파장 변환층(50)을 제외한 부분에 해당하며, 중복을 피하기 위해 배어칩(150)의 각 구성 요소에 대한 상세한 설명은 생략한다.
지지 기판(121)은 배어 칩들(150)이 등간격을 유지하도록 지지한다. 지지기판(121)은 예컨대, 글래스, 세라믹, 사파이어, GaN, Si 등의 기판일 수 있다.
도 20(b)를 참조하면, 상기 배어 칩들(150)에 제1 추가전극(43) 및 제2 추가전극(44)이 각각 형성된다. 제1 및 제2 추가전극들(43, 44)은 예컨대, 화학기상성장법, 스퍼터링, 도금, 또는 솔더 볼 등을 이용하여 형성될 수 있다. 상기 제1 및 제2 추가전극들(43, 44)은 Au, Ag, Cu, W, Ni, Al 등 전기전도성을 갖는 물질로 형성될 수 있다. 이에 따라, 도 1에 도시된 바와 같은 제1 및 제2 추가전극들(43, 44)이 배어 칩들(150) 상에 형성될 수 있다.
도 20(c)를 참조하면, 상기 지지 기판(121) 상에서 상기 배어 칩들(150), 제1 및 제2 추가전극들(43, 44)을 덮는 파장 변환층(50)이 형성된다. 파장 변환층(50)은 형광체를 함유할 수 있으며, 또한 굴절률을 제어하기 위해 TiO2, SiO2, Y2O3 등의 분말을 함유할 수 있다. 상기 파장 변환층(50)은 제1 및 제2 추가전극들(43, 44)을 덮도록 충분히 두껍게 형성된다. 파장 변환층(50)은 인젝션 몰딩, 트랜스퍼 몰딩, 컴프레션 몰딩, 프린팅 등 다양한 도포 방법에 의해 형성될 수 있다.
도 20(d)를 참조하면, 파장 변환층(50)이 형성된 후, 지지기판(121)이 제거된다. 지지기판(121)을 쉽게 제거하기 위해, 지지기판(121) 상에 박리 필름(도시하지 않음)이 형성될 수도 있다. 이러한 박리 필름은 예컨대 열 또는 자외선 등의 광에 의해 박리되는 필름일 수 있다. 따라서, 이러한 박리 필름에 열을 가하거나 자외선 등의 광을 조사함으로써 지지기판(121)이 용이하게 제거될 수 있다.
지지기판(121)이 제거된 후, 상기 배어칩들(150)은 파장 변환층(50)에 의해 서로 고정되어 있으며, 또한 별도의 지지체 상에 부착될 수 있다.
도 20(e)를 참조하면, 상기 파장 변환층(50)의 상부가 제거되어 제1 및 제2 추가전극들(43, 44)이 노출된다. 상기 파장 변환층(50)의 상부는 그라인딩, 커팅 또는 레이저를 이용한 물리적 방법에 의해 제거될 수 있으며, 또는 에칭 등의 화학적 방법을 사용하여 제거될 수 있다. 나아가, 상기 제1 및 제2 추가전극들(43, 44)과 파장변환층(50)의 상부면이 동일면을 이루도록 파장변환층(50)의 상부가 제거될 수 있다.
도 20(f)를 참조하면, 배어칩들(150) 사이의 공간을 채우는 파장변환층(50)을 분리(sawing)함으로써 도 1에 도시된 바와 같은 개별 발광 다이오드 칩들(101)이 완성된다. 상기 파장변환층(50)은 블레이드를 이용하거나 또는 레이저를 이용하여 분리될 수 있다. 상기 개별 발광 다이오드 칩들(101)은 제1 및 제2 추가전극들(43, 44)을 노출시키며, 기판(21)의 측면 및 반도체 적층 구조체의 상면을 덮는 파장변환층(50)을 갖는다.
본 실시예에 있어서, 제1 및 제2 추가전극들(43, 44)이 지지기판(121) 상에서 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 제1 및 제2 추가전극들(43, 44)은, 지지기판(121) 상에 배어 칩들을 배열하기 전에, 배어 칩들 상에 형성될 수도 있다.
또한, 제1 및 제2 추가전극들(43, 44)을 형성하기 전에 지지기판(121) 상에 배열된 배어 칩들(150) 상에 스페이서층(도 5의 61)을 먼저 형성할 수도 있으며, 또한 스페이서층을 형성하기 전에 응력 완화층(도 6의 62)을 형성할 수도 있다. 이어서, 상기 스페이서층을 패터닝하여 제1 및 제2 전극들(41, 42)을 노출시키고, 그 위에 제1 및 제2 추가전극들(43, 44)을 형성할 수 있다.
또한, 본 실시예에 있어서, 파장 변환층(50)의 상부를 제거하기 전에 지지기판(121)이 제거되는 것으로 설명하였으나, 지지기판은 파장 변환층(50)의 상부를 제거한 후, 또는 파장 변환층(50)을 블레이드나 레이저를 이용하여 분리한 후에 제거될 수도 있다.
한편, 상기 배어 칩(150)은 도 2를 참조하여 설명한 바와 같은 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 포함할 수 있으며, 또한 도 3을 참조하여 설명한 바와 같은 상부 분포 브래그 반사기(37) 및 응력 완화층(35)을 포함할 수 있다. 또한, 상기 배어 칩(150)이 도 1과 같이 단일의 반도체 적층 구조체(30)를 포함할 수 있으나, 이에 한정되는 것은 아니며, 배어 칩(150)은 도 16 내지 도 18을 참조하여 설명한 바와 같이, 복수의 반도체 적층 구조체(30)를 포함할 수 있으며, 절연층(81), 제2 절연층(85), 응력 완화층(87) 및 분포 브래그 반사기(89)를 포함할 수 있다. 이에 따라, 도 16 내지 도 18의 발광 다이오드 칩(116 내지 118)이 제조될 수 있다.
본 실시예에 있어서, 배어 칩(150) 상에 파장 변환층(50)을 형성하여 발광 다이오드 칩을 제조하는 방법에 대해 설명하였지만, 본 발명은 파장 변환층(50) 뿐만 아니라 광학적 특성을 변경하기 위한 다양한 투명 코팅층을 파장 변환층(50) 형성방법과 유사한 방법으로 배어 칩(150) 상에 형성하는 것을 포함한다. 이러한 투명 코팅층은 광학적 특성을 개선하기 위한 다양한 재료를 함유할 수 있으며, 예컨대 확산재를 함유할 수 있다.
이하, 도 21 내지 22를 참조하여, 본 발명의 또 다른 일 실시예에 따른 발광 다이오드를 설명하기로 한다.
도 21은 본 발명의 또 다른 일 실시예에 따른 발광 다이오드를 설명하기 위한 상부 평면도이고, 도 22는 도 21의 발광 다이오드를 C-C'선에 따라 본 단면을 도시한 도면이다.
도 21 및 22를 참조하면, 본 실시예에 따른 발광 다이오드는, 서브 마운트 기판(1000), 배어 칩(200), 접합 부재(300), 상기 배어 칩(200)의 상부에 형성된 제1 및 제2 전극(210, 220), 제1 및 제2 추가 전극(410, 420) 및 파장변환층(500)을 포함할 수 있다.
여기서, 상기 서브 마운트 기판(1000)은 배어 칩(200)의 실장 및 이동을 위한 것으로서, 후술할 배어 칩(200)의 반도체 적층 구조체를 성장시키기 위한 성장 기판과는 구별되는 것이며, 전극(미도시)이 형성되거나 형성되지 않을 수 있고, 제한적이지는 않으나 예를들어, 인쇄회로기판, 리드 프레임 또는 세라믹 기판일 수 있고, 상면과 하면 및 이들을 연결하는 측면으로 이루어진다. 또한, 서브 마운트 기판(1000)에는 배어 칩(200)이 놓이는 영역의 둘레를 따라, 제1 슬릿(1110) 및 제2 슬릿(1120)이 형성될 수 있다.
제1 슬릿(1110) 및 제2 슬릿(1120)은 상기 배어 칩(200)이 서브 마운트 기판(1000) 상에 실장될 위치 및 배어 칩(200)의 크기를 고려하여 배어 칩(200)이 실장되기 이전에 미리 서브 마운트 기판(1000)에 형성되며, 제1 슬릿(1110) 및 제2 슬릿(1120)과 배어 칩(200) 간의 간격은 일정하게 유지되고, 상기 슬릿들(1110, 1120)을 형성함으로써, 예를들어, 배어 칩(200)을 후술하는 바와 같이, 메탈 본딩 방식으로 실장하는 경우, 상기 슬릿들(1110, 1120)에 의해 용융된 메탈의 이동이 제한됨으로써, 그 결과, 배어 칩(200)이 크게 오정렬되지 않고, 정위치에 배치될 수 있게 된다.
또한, 제1 슬릿(1110) 및 제2 슬릿(1120)은, 이에 제한되는 것은 아니나, 예를들어, 서브 마운트 기판(1000)을 관통하는 개구의 형상으로 형성되거나, 실시예에 따라, 예를들어, 에칭의 방식으로 형성된 오목패턴의 형상을 취할 수도 있다.
제1 슬릿(1110) 및 제2 슬릿(1120)을 개구 형상으로 제조하는 경우, 도 22의 영역 A에 표시된 바와 같이, 파장변환층(500)이 제1 슬릿(1110)의 개구부를 관통하여 서브 마운트 기판(1000)의 상면은 물론 내부측면에도 형성됨으로써 상기 파장변환층(500)에 의해 서브 마운트 기판(1000)과 배어 칩(200)이 고정될 수 있다.
또한, 상기 제1 및 제2 슬릿(1110, 1120)의 개구 형상은 동일하거나 상이할 수 있으며, 도시된 바와 같이 모서리가 둥근 직사각형과 유사한 형태를 취할 수 있으나, 이에 제한되지 않고, 배어 칩(200)의 측면을 따라 연장된 형상을 취할 수 있다. 다만, 도 21은 제2 슬릿(1120)을 다이싱 선(1140)(도 24 참조)과 중첩되는 위치에 형성한 경우로서, 개별 칩 단위로 절단한 상태에서의 서브 마운트 기판(1000)을 도시한 것이므로, 제2 슬릿(1120)은 제1 슬릿(1110)과 달리 그 절반의 형상만이 도시되었다. 따라서, 다이싱 선(1140)의 위치가 조절되는 경우, 제2 슬릿(1120)은 제1 슬릿(1110)과 유사하게 형성될 수 있다. 상기 접합 부재(300)는 상기 서브 마운트 기판(1000)의 상면에 배어 칩(200)을 부착시키는 역할을 하며, 비제한적이나, 예를들어, 상기 배어 칩(200)이 수평형 구조인 경우, 배어 칩(200)의 반도체 층이 그 상부에 형성된 성장 기판(미도시)의 하면과 서브 마운트 기판(1000)의 상면이 상기 접합 부재(300)를 통하여 접착될 수 있다. 상기 접합 부재(300)는, 예컨대, 실리콘 페이스트, 메탈 페이스트, 에폭시 페이스트 등을 이용하여 제조될 수 있다. 다만, 본 발명이 특정 접합 부재의 종류로 제한되는 것은 아니며, 배어 칩(200)은 AuSn과 같은 메탈을 이용한 메탈 본딩에 의하여 서브 마운트 기판(1000) 상에 실장될 수도 있다.
상기 배어 칩(200)은 간략화를 위하여 도시를 생략하였으나, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 질화갈륨계 반도체 적층 구조체가 형성된 LED칩일 수 있다. 구체적으로, 상기 반도체 적층 구조체는 예를 들어, GaN 막으로 형성된 n형층 및 p형층과, 이들 사이에 개재되며 InGaN 막으로 형성된 활성층을 포함할 수 있다. 이러한, 반도체 적층 구조체는 통상 성장 기판(미도시)에서 성장되며, 상기 성장 기판은 사파이어(Al2O3) 기판, 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 또는 갈륨 인화물(GaP) 기판 등을 사용하여 형성될 수 있다. 다만, 상기 배어 칩(200)이 수직형 구조인 경우에는, 상기 성장 기판은 예를들어, 레이저 리프트 오프 공정(LLO)을 통하여 상기 반도체 적층 구조체와 분리될 수 있다.
본 발명이 수평형 구조 또는 수직형 구조 등 특정 배어 칩 구조로 제한되는 것은 아니나, 이하의 설명은 수평형 배어 칩을 위주로 하여 기재하겠고, 배어 칩(200)의 구성은 통상의 질화갈륨계 발광 다이오드의 구조와 동일하므로, 자세한 설명은 생략하기로 한다.
상기 제1 전극(210) 및 제2 전극(220)은 상기 배어 칩(200)의 제1 및 제2 도전형 반도체층(미도시)에 각각 전기적으로 접속하며, 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다. 또한, 상기 제1 전극(210) 및 제2 전극(220)은 약 10~200㎛의 두께로 형성될 수 있다. 다만, 도 22에서는, 제1 전극(210) 및 제2 전극(220)이 각각 두개씩 형성된 것으로 도시하였으나, 제1 및 제2 전극(210, 220)의 형성 개수나 형성 위치가 도시된 특정 실시예의 경우로 제한되는 것은 아니다. 즉, 배어 칩(200)의 종류에 따라서, 배어 칩(200)이 수평형 구조를 취하는 경우는 제1 및 제 2 전극(210, 220) 모두가 배어 칩(200)의 상면에 형성되며, 수직형 구조를 취하는 경우는 제1 및 제2 전극(210, 220) 중 어느 하나는 생략될 수 있다. 또한, 제1 및 제2 전극(210, 220)이 모두 형성되는 경우에도, 도시된 바와 달리, 제1 및 제2 전극(210)이 배어 칩(200)의 상면에서 서로 마주보며 하나씩만 형성될 수도 있다. 즉, 배어 칩(200) 자체가 대면적화됨에 따라서, 도시된 바와 같이, 제1 및 제2 전극(210, 220)이 각각 두개씩 형성될 수도 있으나, 통상의 경우는 제1 및 제2 전극(210, 220)은 한 개씩만 형성될 수 있고, 이들 제1 및 제2 전극(210, 220)의 위치는 수평형 또는 수직형 구조에 따라 달라질 수 있다. 다만, 이하의 설명은 도 22의 구조를 위주로 하여 기재하기로 한다.
상기 제1 추가 전극(410) 및 제2 추가 전극(420)은 각각 제1 전극(210) 및 제2 전극(220) 상에 약 100㎛ 이상의 두께로, 예컨대, Au, Cu, Ag, Al 등 도전성 금속 재료를 이용하여 형성될 수 있다. 또한, 화학기상성장법, 전자 빔(e-beam), 스퍼터링, 도금, 또는 솔더 볼 등을 이용한 제조 방법에 의해 형성될 수도 있고, 실시예에 따라서 감광성 재료를 도포한 후 노광 및 현상하여 제조할 수도 있으므로, 본 발명이 특정한 전극의 형성방법으로 제한되는 것은 아니다.
또한, 제1 추가 전극(410) 및 제2 추가 전극(420)은 각각 제1 전극(210) 및 제2 전극(220)의 폭에 비해 좁은 폭을 가질 수 있다. 즉, 제1 및 제2 추가전극(410, 420)은 각각 제1 전극 및 제2 전극(210, 220) 상부에 한정된다. 또한, 제1 추가 전극(410) 및 제2 추가 전극(420)은 각각 제1 전극(210) 및 제2 전극(220)과의 접촉면으로부터 멀어질수록 폭이 좁아지는 형상을 가질 수 있다. 이러한 형상에 의해, 제1 추가 전극(410) 및 제2 추가 전극(420)이 각각 제1 전극(210) 및 제2 전극(220)에 안정하게 부착되어 유지될 수 있으며, 와이어 본딩 등의 후속 공정에 유리하다. 또한, 제1 및 제2 추가전극(410, 420)이 제1 전극 및 제2 전극(210, 220) 상에 안정하게 유지될 수 있도록 바닥면에 대한 높이의 비율을 소정 범위 내로 제한할 수도 있다.
상기 파장변환층(500)은 에폭시 또는 실리콘에 형광체가 함유되어 형성되거나 또는 형광체만으로 형성되어, 배어 칩(200)의 활성층(미도시)으로부터 생성된 광을 여기원으로 하여 파장을 변환시킨 후 출사시키는 역할을 한다.
여기서, 상기 형광체의 종류는 특별히 제한되는 것은 아니며, 공지의 파장변환용 물질이 모두 사용 가능하며, 제한적이지는 않으나 예를들어, (Ba, Sr, Ca)2SiO4:Eu2+, YAG((Y, Gd)3(Al, Ga)5O12:Ce3+)계열 형광체, TAG((Tb, Gd)3(Al, Ga)5O12:Ce3+)계열 형광체, (Ba, Sr, Ca)3SiO5:Eu2+, (Ba, Sr, Ca)MgSi2O6: Eu2+, Mn2+, (Ba, Sr, Ca)3MgSi2O8: Eu2+, Mn2+ 및 (Ba, Sr, Ca)MgSiO4: Eu2+, Mn2+로 구성된 군으로부터 선택된 1종 이상인 것을 들 수 있다.
또한, 본 발명의 일 실시예에 따를 때, 파장변환층(500)은 배어 칩(200)의 상부(도 21의 점선으로 표시된 영역)는 물론 측면에도 균일한 두께로 형성될 수 있다. 이때, 후술하는 바와 같이, 금형을 이용하여 제1 추가 전극(410) 및 제2 추가 전극(420)의 상면 (전체 또는 일부) 영역을 제외시킨 영역에 상면이 평평한 파장변환층(500)이 형성될 수 있으며, 제1 추가 전극(410) 및 제2 추가 전극(420)이 파장변환층(500)을 관통하여 외부에 노출됨으로써, 패키지 작업시 와이어 본딩을 쉽게 할 수 있으며, 칩레벨에서 파장변환층(500)이 형성됨에도 불구하고, 와이어 본딩을 위하여 전극을 노출시키는 추가 공정이 필요하지 않다.
나아가, 파장변환층(500)은 예컨대 1.4~2.0 범위 내의 굴절률을 가질 수 있으며, 굴절률을 조절하기 위해 TiO2, SiO2, Y2O3 등의 분말이 파장변환층(500) 내에 혼입될 수도 있다.
한편, 도시된 바와 같이, 제1 추가 전극(410)의 상면은 제2 추가 전극(420)의 상면과 동일한 높이에 위치할 수 있다. 따라서, 배어 칩(200)이 수평형 발광 다이오드로서 제2 도전형 반도체층 및 활성층의 일부를 제거하여 제1 도전형 반도체층을 노출시킨 경우, 제1 도전형 반도체와 전기적으로 연결된 제1 추가 전극(410)은 제2 도전형 반도체층과 전기적으로 연결된 제2 추가 전극(420)에 비해 더 길게 형성될 수 있다.
본 실시예에 따르면, 파장변환층(500)이 배어 칩(200)의 상면은 물론 측면을 덮기 때문에, 반도체 적층 구조체의 상면을 통해 방출되는 광뿐만 아니라, 그 측면을 통해 방출되는 광에 대해서도 파장 변환을 수행할 수 있는 발광 다이오드가 제공된다.
도 23은 본 발명의 일 실시예에 따라 복수의 발광 다이오드가 형성된 서브 마운트 기판을 도시한 도면이고, 도 24는 도 23의 원으로 표시한 영역을 확대한 도면이다.
본 발명의 일 실시예에 따르면, 하나의 서브 마운트 기판(1000) 상에 매트릭스 형상으로 복수개의 배어 칩(200)을 실장한 후, 금형을 이용하여 이들 복수의 배어 칩(200)의 상면에 한꺼번에 파장변환층(500)을 형성하고, 이를 개별 칩 단위로 다이싱 할 수 있다. 또한, 이때, 제2 슬릿(1120)이 다이싱 선(1140)과 중첩되는 위치에 형성되면, 이러한 다이싱 공정을 좀더 용이하게 할 수 있다.
한편, 본 발명의 일 실시예에 따른 서브 마운트 기판(1000)에는 전술한 제1 및 제2 슬릿(1110, 1120) 외에도 칩 분리용 슬릿(1130)이 더 형성될 수 있다. 즉, 다이싱 선(1140)을 따라, 서브 마운트 기판(1000)을 가로 방향(X 방향)으로 절단하면, 서브 마운트 기판(1000)에 일정한 간격으로 세로 방향(Y 방향)으로 형성된 칩 분리용 슬릿(1130)에 의하여, 발광 다이오드들이 개별 칩단위로 분리될 수 있다.
따라서, 본 발명에 따를 때, 복수개의 배어 칩을 하나의 기판상에 실장한 후, 동일 공정을 통하여 모든 배어 칩의 상부에 파장변환층을 형성하고 이를 개별 칩 단위로 절단함으로써, 복수의 발광 소자를 동시에 제조할 수 있게 되므로, 제조 시간이 단축되고, 대량생산을 통한 제조비용 절감이 가능해지게 된다.
이하, 도 25 및 26을 참조하여, 본 발명의 일 실시예에 따른 발광 다이오드 및 이를 포함하는 패키지의 제조 방법을 구체적으로 설명하기로 한다.
도 25는 본 발명의 일 실시예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이고, 도 26은 본 발명의 일 실시예에 따른 발광 다이오드의 제조 공정을 단계별로 도시한 도면이다. 다만, 도 25의 각 단계는 동시 또는 이시에 이루어질 수 있으며, 경우에 따라서는 순서를 달리할 수도 있으며, 특정 단계는 생략될 수도 있다. 따라서, 도시된 순서로 본 발명이 제한되는 것은 아니다.
먼저, 도 26의 (a)와 같이, 서브 마운트 기판(1000)을 마련한다(단계 S1). 전술한 바와 같이, 서브 마운트 기판(1000)(도 24 참조)에는 배어 칩(200)이 놓일 영역의 둘레를 따라서, 복수개의 제1 및 제2 슬릿(1110, 1120)이 형성될 수 있으며, 칩 분리용 슬릿(1130)이 미리 형성되어 추후 다이싱 공정에서 서브 마운트 기판(1000)을 X 방향으로만 절단하더라도 발광 다이오드들이 개별 칩 단위로 분리될 수 있도록 할 수 있다.
그 후, 도 26의 (b)와 같이, 준비된 서브 마운트 기판(1000)에 복수개의 배어 칩(200)을 매트릭스 형태로 실장할 수 있다(단계 S2). 여기서, 배어 칩(200)은 접착 부재(300)를 이용하여 서브 마운트 기판(1000)의 상면에 부착될 수도 있고, 예를들어, AuSn 등을 이용한 메탈 본딩 방법을 이용하여 부착될 수도 있다. 또한, 배어 칩(200)의 실장 시, 제1 및 제2 슬릿(1110, 1120)으로 인하여, 배어 칩들(200)이 오정렬되지 않고 원하는 위치에 배열될 수 있게 할 수 있다. 이때, 배어 칩(200)의 상면에는 제1 도전형 반도체층(미도시)과 제2 도전형 반도체층(미도시)에 각각 전기적으로 연결된 제1 및 제2 전극(210, 220)이 형성되어 있을 수 있다.
그 후, 도 26의 (c)와 같이, 상기 제1 및 제2 전극(210, 220)의 상부에 각각 제1 및 제2 추가 전극(410, 420)을 형성한다(단계 S3). 제1 및 제2 추가 전극(410, 420)은 예컨대, Au, Cu, Ag, Al 등 도전성 금속 재료를 이용하여 형성될 수 있으며, 화학기상성장법, 전자 빔(e-beam), 스퍼터링, 도금, 또는 솔더 볼 등을 이용한 제조방법으로 형성될 수 있고, 실시예에 따라서는 감광성 재료를 도포한 후 노광 및 현상하여 제조할 수도 있다.
그 후, 배어 칩(200)의 상면과 측면에 파장변환층(500)을 형성한다(단계 S4). 본 발명의 일 실시예에 따르면, 도 26의 (d)에 도시한 바와 같이, 배어 칩(200)이 실장된 서브 마운트 기판(1000)을 금형(650)으로 클램핑하여 상기 제1 및 제2 추가 전극(410, 420)의 상면을 가압하면서, 금형(650)의 일면과 추가 전극들(410, 420)의 상면이 서로 밀착되어 공간이 생기지 않도록 한 상태에서, 금형 내부 공간(600)으로 형광체와 수지 혼합물을 주입한 후, 상기 수지를 경화시켜 파장변환층(500)을 형성할 수 있다(도 26의 (e)). 이때, 금형(650)이 추가 전극들(410, 420)을 가압하는 힘으로 인하여, 추가 전극들(410, 420)의 형상이 변형되면서, 이들의 높이가 약간 상이하게 형성되어 있던 경우라도 금형에 의하여 높이가 동일해질 수 있으며, 금형과 추가 전극들(410, 420) 사이에 갭이 생기지 않을 수 있다.
또한, 금형(650)이 추가 전극을 보다 효과적으로 가압할 수 있도록, 실시예에 따라서는 금형틀의 높이가 추가 전극(410, 420)을 구비한 배어 칩(200)의 전체 높이보다 동일한 경우는 물론 낮게 조절될 수도 있다. 또한, 도 26의 (e)에서는 단일 배어 칩(200)만을 기준으로 도시하였으나, 실제 파장변환층(500)의 형성에 있어서는, 도 23, 24에서 매트릭스로 배열된 복수개의 배어 칩들(200) 전체에 대하여 단일의 금형을 사용하여, 이들 복수개의 배어 칩들(200)의 상면에 한꺼번에 파장변환층(500)을 형성하는 것이 가능하다.
그 후, 파장변환층(500)이 형성된 서브 마운트 기판(1000)을 다이싱 선(1140)을 따라서 절단하여, 발광 다이오드들을 개별 칩 단위로 분리한다(단계 S5). 이 경우 전술한 바와 같이, 칩과 칩 사이의 영역에 칩 분리용 슬릿(1130)의 개구가 Y축 방향으로 길게 연장되어 있으므로, 절단 작업은 X축 한 방향으로만 실시하여도 되므로, 다이싱 공정이 간소화될 수 있고 공정 시간이 단축된다.
그 후, 도 27에 도시된 바와 같이, 개별 발광 다이오드들을 패키지용 기판(1500)에 실장한 후, 제1 및 제2 추가 전극(410, 420)에 본딩 와이어(800)를 각각 전기적으로 연결시켜 발광 다이오드에 전원을 인가할 수 있도록 하고, 상기 발광 다이오드를 봉지하는 렌즈(700)를 형성하여 외부로부터 상기 발광 다이오드를 보호할 수 있다(단계 S6).
즉, 도 27은 본 발명의 일 실시예에 따른 발광 다이오드를 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다. 도 27을 참조하면, 발광 다이오드 패키지는, 배어 칩(200)을 탑재한 서브 마운트 기판(1000)이 부착되는 패키지용 기판(1500), 상기 배어 칩(200) 상에 형성된 제1 및 제2 추가 전극(410, 420)과 전기적으로 연결된 본딩 와이어(800) 및 상기 배어 칩(200)을 봉지하는 렌즈(700)를 포함할 수 있다.
상기 패키지용 기판(1500)은, 서브 마운트용 기판(1000)과 달리 배어 칩(200)에의 전원 공급을 위하여 마련된 기판으로서, 제한적이지는 않으나 예를들어, 인쇄회로 기판, 리드 프레임, 세라믹 기판 등일 수 있으며, 전원 공급용 리드 단자들(미도시)을 포함할 수 있다. 따라서, 배어 칩(200)의 제1 추가 전극(410) 및 제2 추가 전극(420)이 각각 본딩 와이어(800)를 통해 상기 리드 단자들에 전기적으로 연결될 수 있다.
한편, 렌즈(700)는 상기 파장변환층(500)이 형성된 상기 서브 마운트 기판(1000)을 일체로 봉지하도록, 즉 배어 칩(200) 전체를 덮도록 형성되어, 배어 칩(200)에서 방출된 광의 지향각을 조절하여 원하는 방향으로 광이 방출되도록 할 수 있다. 본 실시예에 따르면, 배어 칩(200)에 파장변환층(500)이 형성되어 있으므로, 상기 렌즈(700)는 형광체를 포함할 필요가 없지만, 경우에 따라서는 파장변환층(500)에 포함된 형광체와 상이한 형광체를 포함할 수도 있다.
따라서, 본 발명의 일 실시예에 따라, 서브 마운트 기판(1000)에 실장된 배어 칩(200)을 이용하여, 발광 다이오드를 패키지화함에 따라서, 패키지 디자인 설계를 보다 자유롭게 할 수 있고 패키징작업이 단순화되어 작업 능률이 향상될 수 있다.
이하, 도 28을 참조하여, 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기로 한다.
전술한 실시예와 달리, 예를들어 도 22의 발광 다이오드는 파장변환층(500)이 배어 칩(200)의 반도체 적층 구조체와 접해 있는 구조이나, 도 28에 도시된 발광 다이오드는 파장변환층(500)이 반도체 적층 구조체로부터 떨어져 있도록, 즉, 파장변환층(500)과 반도체 적층 구조체 사이에 투명 수지(550)가 개재되도록 형성될 수도 있다.
이렇게 함으로써, 파장변환층(500)이 반도체 적층 구조체로부터 이격됨에 따라, 활성층(미도시)에서 생성된 광에 의해 파장변환층(500)의 수지 또는 형광체가 열화되는 것을 방지할 수 있다. 또한, 이경우, 상기 투명 수지(550)는 서브 마운트 기판(1000)에 형성된 제1 슬릿(1110)의 내측면과 파장변환층(500) 사이에도 개재될 수 있다(도 28의 영역 B).
여기서, 상기 투명 수지(550)는, 형광체로 전달되는 열을 감소시키기 위해, 열전도율이 낮을수록 유리하며, 예컨대 3W/mK 미만일 수 있다. 또한, 투명 수지(550)의 굴절률을 조절하기 위해 TiO2, SiO2, Y2O3 등의 분말이 투명 수지 내에 혼입될 수도 있다.
또는, 도시하지는 않았으나, 상기 투명 수지(550)보다 경도가 높은 고경도 투명 수지(미도시)가 파장변환층(500)을 덮도록 상기 파장변환층(500)의 상부에 추가로 형성될 수도 있다. 이 경우, 상기 고경도 투명 수지는 외부의 습기로부터 형광체를 보호할 수 있고, 흡습 방지를 위해서 상기 고경도 투명 수지는 예컨대 듀로미터 쇼어 경도 값이 60A 이상인 것이 바람직하다. 나아가, 상기 고경도 투명 수지의 굴절률을 조절하기 위해, TiO2, SiO2, Y2O3 등의 분말이 수지에 혼입될 수 있다.
이상, 본 발명에 따른 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지와 그 제조방법은 상기 상술한 실시예들에 한정되는 것이 아니라, 파장 변환 물질을 포함하는 다양한 구조를 갖는 발광 소자로의 응용이 가능하다.
본 발명은 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 정해지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (54)

  1. 기판;
    상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체;
    상기 반도체 적층 구조체에 전기적으로 접속된 전극;
    상기 전극 상에 형성된 추가 전극; 및
    상기 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함하고,
    상기 추가 전극은 상기 파장 변환층을 관통하는 발광 다이오드 칩.
  2. 청구항 1에 있어서, 상기 파장변환층과 상기 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함하는 발광 다이오드 칩.
  3. 청구항 2에 있어서, 상기 스페이서층은 절연층으로 형성된 발광 다이오드 칩.
  4. 청구항 2에 있어서, 상기 스페이서층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩.
  5. 청구항 4에 있어서, 상기 스페이서층은 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함하는 발광 다이오드 칩.
  6. 청구항 5에 있어서, 상기 응력 완화층은 SOG 또는 다공성 실리콘 산화막으로 형성된 발광 다이오드 칩.
  7. 청구항 1에 있어서, 상기 추가 전극은 상기 전극에 비해 좁은 폭을 갖는 발광 다이오드 칩.
  8. 청구항 7에 있어서, 상기 추가전극은 상기 전극에서 멀어질수록 폭이 좁아지는 발광 다이오드 칩.
  9. 청구항 1에 있어서,
    상기 반도체 적층 구조체에 전기적으로 접속된 전극은,
    상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극; 및
    상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함하고,
    상기 추가전극은,
    상기 제1 전극 상에 형성된 제1 추가 전극; 및
    상기 제2 전극 상에 형성된 제2 추가 전극을 포함하는 발광 다이오드 칩.
  10. 청구항 1에 있어서, 상기 추가 전극의 상부면은 상기 파장변환층의 상부면과 일치하는 발광 다이오드 칩.
  11. 청구항 1에 있어서, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 발광 다이오드 칩.
  12. 기판;
    상기 기판 상에 위치하고, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 반도체 적층 구조체;
    하나의 반도체 적층 구조체에 전기적으로 접속된 제1 전극;
    또 다른 반도체 적층 구조체에 전기적으로 접속된 제2 전극;
    상기 제1 전극 상에 형성된 제1 추가전극;
    상기 제2 전극 상에 형성된 제2 추가전극; 및
    상기 복수의 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함하고,
    상기 제1 추가전극 및 상기 제2 추가전극은 상기 파장변환층을 관통하는 발광 다이오드 칩.
  13. 청구항 12에 있어서, 상기 복수의 반도체 적층 구조체를 서로 전기적으로 연결하는 배선들을 더 포함하는 발광 다이오드 칩.
  14. 청구항 12에 있어서, 상기 파장변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함하는 발광 다이오드 칩.
  15. 청구항 14에 있어서, 상기 스페이서층은 절연층으로 형성된 발광 다이오드 칩.
  16. 청구항 14에 있어서, 상기 스페이서층은 상기 파장 변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 분포 브래그 반사기를 더 포함하는 발광 다이오드 칩.
  17. 청구항 16에 있어서, 상기 분포 브래그 반사기와 상기 복수의 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함하는 발광 다이오드 칩.
  18. 청구항 12에 있어서, 상기 제1 및 제2 추가 전극은 각각 상기 제1 및 제2 전극에 비해 좁은 폭을 갖는 발광 다이오드 칩.
  19. 청구항 18에 있어서, 상기 제1 및 제2 추가전극은 각각 상기 제1 및 제2 전극에서 멀어질수록 폭이 좁아지는 발광 다이오드 칩.
  20. 청구항 12에 있어서, 상기 제1 전극은 상기 하나의 반도체 적층 구조체의 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 전극은 상기 또 다른 반도체 적층 구조체의 제2 도전형 반도체층에 전기적으로 접속된 발광 다이오드 칩.
  21. 리드 단자; 발광 다이오드 칩; 및 상기 리드 단자와 상기 발광 다이오드 칩을 연결하는 본딩와이어를 포함하는 발광 다이오드 패키지로서,
    상기 발광 다이오드 칩은,
    기판;
    상기 기판의 상면에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체;
    상기 반도체 적층 구조체에 전기적으로 접속된 전극;
    상기 전극 상에 형성된 추가 전극; 및
    상기 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함하고,
    상기 추가 전극은 상기 파장변환층을 관통하고,
    상기 본딩 와이어는 상기 추가 전극과 상기 리드 단자를 연결하는 발광 다이오드 패키지.
  22. 지지 기판 상에 복수개의 배어 칩들을 배열하되, 상기 각 배어 칩은 기판과, 상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체와, 상기 반도체 적층 구조체에 전기적으로 접속된 전극을 포함하고,
    상기 각 배어 칩의 전극 상에 추가 전극을 형성하고,
    상기 지지 기판 상에서 상기 복수개의 배어 칩들 및 상기 추가 전극을 덮는 투명 코팅층을 형성하고,
    상기 투명 코팅층의 상부를 제거하여 상기 추가 전극을 노출시키고,
    상기 지지 기판을 제거하고,
    상기 투명 코팅층을 분리하여 개별 발광 다이오드 칩들로 분리하는 것을 포함하는 발광 다이오드 칩 제조 방법.
  23. 청구항 22에 있어서, 상기 투명 코팅층은 형광체 또는 확산재를 포함하는 발광 다이오드 칩 제조 방법.
  24. 청구항 22에 있어서, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함하고,
    상기 추가 전극을 형성하는 것은, 상기 제1 전극 상에 제1 추가 전극을 형성하고, 상기 제2 전극 상에 제2 추가 전극을 형성하는 것을 포함하고,
    상기 제1 추가 전극 및 제2 추가 전극의 상부면은 동일 높이에 위치하는 발광 다이오드 칩 제조 방법.
  25. 청구항 22에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열하기 전에 미리 수행되는 발광 다이오드 칩 제조 방법.
  26. 청구항 22에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열한 후에 수행되는 발광 다이오드 칩 제조 방법.
  27. 청구항 22에 있어서, 상기 투명 코팅층을 형성하기 전에, 상기 반도체 적층 구조체를 덮는 스페이서층을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  28. 청구항 27에 있어서, 상기 스페이서층은 단일의 절연층 또는 복수의 절연층으로 형성되는 발광 다이오드 칩 제조 방법.
  29. 청구항 27에 있어서, 상기 스페이서층은 분포 브래그 반사기를 포함하는 발광 다이오드 칩 제조 방법.
  30. 청구항 29에 있어서, 상기 스페이서층은 응력 완화층을 더 포함하고,
    상기 분포 브래그 반사기는 상기 응력 완화층 상에 형성되는 발광 다이오드 칩 제조 방법.
  31. 청구항 22에 있어서, 상기 추가전극은 상기 전극에 비해 좁은 폭을 갖는 발광 다이오드 칩 제조 방법.
  32. 청구항 31에 있어서, 상기 추가전극은 상기 전극으로부터 멀어질수록 폭이 좁아지는 발광 다이오드 칩 제조 방법.
  33. 청구항 22에 있어서, 상기 지지기판을 제거하는 것은 상기 투명 코팅층을 분리하기 전에 수행되는 발광 다이오드 칩 제조 방법.
  34. 청구항 22에 있어서, 상기 배어 칩은 상기 반도체 적층 구조체를 덮는 스페이서층을 더 포함하는 발광 다이오드 칩 제조 방법.
  35. 청구항 34에 있어서, 상기 스페이서층은 분포 브래그 반사기를 더 포함하는 발광 다이오드 칩 제조 방법.
  36. 청구항 35에 있어서, 상기 스페이서층은 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함하는 발광 다이오드 칩 제조 방법.
  37. 청구항 22에 있어서, 상기 배어 칩은 상기 기판 상에 위치하는 복수의 반도체 적층 구조체를 포함하는 발광 다이오드 칩 제조 방법.
  38. 청구항 37에 있어서, 상기 배어 칩은 상기 복수의 반도체 적층 구조체 상에 위치하는 스페이서층을 더 포함하는 발광 다이오드 칩 제조 방법.
  39. 서브 마운트 기판;
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 포함하고, 상기 제1 전극 및 제2 전극 중 적어도 하나를 그 상면에 갖는, 상기 서브 마운트 기판상에 실장된 배어 칩; 및
    상기 배어 칩의 상면에 형성된 상기 제1 전극 및 제2 전극 중 적어도 하나를 노출시키며 상기 배어 칩의 상면과 측면을 일체로 덮고, 적어도 상기 서브 마운트 기판의 상면 일부를 덮는 파장변환층을 포함하는 발광 다이오드 패키지.
  40. 청구항 39에 있어서, 상기 서브 마운트 기판은 상기 배어 칩의 측면을 따라 형성된 복수의 슬릿들을 포함하는 발광 다이오드 패키지.
  41. 청구항 40에 있어서, 상기 복수의 슬릿들 각각은 개구 형상인 발광 다이오드 패키지.
  42. 청구항 41에 있어서, 상기 파장변환층은 상기 복수의 슬릿들 중 적어도 일부를 통하여 상기 서브 마운트 기판의 내부 측면을 덮는 발광 다이오드 패키지.
  43. 청구항 39에 있어서, 상기 서브 마운트 기판과 상기 배어 칩은 메탈 본딩되는 발광 다이오드 패키지.
  44. 청구항 39에 있어서,
    전원 공급용 리드들이 형성된 기판;
    상기 전원 공급용 리드들과 상기 제1 전극 및 상기 제2 전극을 전기적으로 연결하는 본딩 와이어; 및
    상기 배어 칩을 봉지하는 렌즈를 더 포함하는 발광 다이오드 패키지.
  45. 서브 마운트 기판을 마련하는 단계;
    그 각각이 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 배어 칩을 상기 서브 마운트 기판상에 실장하는 단계;
    상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극을 형성하고, 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극을 형성하는 단계; 및
    상기 배어 칩의 상면에 형성된 상기 제1 전극 및 제2 전극 중 적어도 하나를 노출시키며 상기 배어 칩의 상면과 측면을 일체로 덮고, 적어도 상기 서브 마운트 기판의 상면 일부를 덮는 파장변환층을 형성하는 단계를 포함하는 발광 다이오드 패키지의 제조 방법.
  46. 청구항 45에 있어서, 상기 제1 전극 및 제2 전극을 형성하는 단계는, 상기 제1 전극 및 제2 전극 중 적어도 하나를 상기 배어 칩의 상면에 형성하는 단계를 포함하는 발광 다이오드 패키지의 제조 방법.
  47. 청구항 45에 있어서, 상기 발광 다이오드 패키지의 제조 방법은,
    금형을 이용하여 상기 제1 전극 및 제2 전극을 가압하여 상기 금형과 상기 제1 전극 및 제2 전극 사이에 갭이 생기지 않도록 하는 단계를 더 포함하는 발광 다이오드 패키지의 제조 방법.
  48. 청구항 47에 있어서,
    상기 파장변환층을 형성하는 단계는, 상기 금형의 내부 공간에 형광체를 함유하는 수지를 주입하여 경화시키는 단계를 포함하는 것을 특징으로 하는 발광 다이오드 패키지의 제조 방법.
  49. 청구항 45에 있어서, 상기 서브 마운트 기판을 마련하는 단계는, 상기 배어 칩이 실장되는 영역을 따라 복수의 슬릿들을 형성하는 단계를 포함하는 발광 다이오드 패키지의 제조 방법.
  50. 청구항 49에 있어서, 상기 복수의 슬릿들 각각은 개구 형상인 발광 다이오드 패키지의 제조 방법.
  51. 청구항 50에 있어서, 상기 파장변환층을 형성하는 단계는, 상기 복수의 슬릿들 중 적어도 일부를 통하여 상기 서브 마운트 기판의 내부 측면을 덮도록 상기 파장변환층을 형성하는 단계를 포함하는 발광 다이오드 패키지의 제조 방법.
  52. 청구항 45에 있어서, 상기 발광 다이오드 패키지의 제조 방법은, 상기 파장변환층과 상기 배어 칩 사이에 투명 수지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 발광 다이오드 패키지의 제조 방법.
  53. 청구항 45에 있어서, 상기 발광 다이오드 패키지의 제조 방법은, 상기 서브 마운트 기판을 개별 발광 다이오드 칩단위로 다이싱하는 단계를 더 포함하는 발광 다이오드 패키지의 제조 방법.
  54. 청구항 53에 있어서, 상기 발광 다이오드 패키지의 제조 방법은,
    리드를 갖는 기판에 상기 다이싱된 개별 배어 칩을 실장하는 단계;
    상기 제1 전극 및 상기 제2 전극을 각각 본딩 와이어와 전기적으로 연결하는 단계; 및
    상기 개별 발광 다이오드 칩을 봉지하는 렌즈를 형성하는 단계를 더 포함하는 발광 다이오드 패키지의 제조 방법.
PCT/KR2010/008647 2010-05-18 2010-12-03 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법 WO2011145794A1 (ko)

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