KR101585102B1 - 발광 소자 및 그 제조 방법 - Google Patents

발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101585102B1
KR101585102B1 KR1020090033241A KR20090033241A KR101585102B1 KR 101585102 B1 KR101585102 B1 KR 101585102B1 KR 1020090033241 A KR1020090033241 A KR 1020090033241A KR 20090033241 A KR20090033241 A KR 20090033241A KR 101585102 B1 KR101585102 B1 KR 101585102B1
Authority
KR
South Korea
Prior art keywords
pattern
light emitting
block
substrate
layer
Prior art date
Application number
KR1020090033241A
Other languages
English (en)
Other versions
KR20100114722A (ko
Inventor
김유식
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020090033241A priority Critical patent/KR101585102B1/ko
Priority to US12/761,510 priority patent/US8330183B2/en
Publication of KR20100114722A publication Critical patent/KR20100114722A/ko
Application granted granted Critical
Publication of KR101585102B1 publication Critical patent/KR101585102B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Devices (AREA)

Abstract

발광 소자 및 그 제조 방법이 제공된다. 상기 발광 소자는 기판, 기판 상에 형성된 제1 블록 패턴(block pattern), 제1 블록 패턴이 형성된 기판 상에 순차적으로 적층된 제1 도전형의 제1 반도체 패턴, 발광 패턴, 제2 도전형의 제2 반도체 패턴을 포함하는 발광 구조체를 포함하되, 발광 구조체는 제1 블록 패턴 상에 형성된 제1 부분과 인접한 제1 블록 패턴들 사이에 형성된 제2 부분을 포함하고, 제2 부분은 제1 부분보다 낮게 형성되어 오목 영역이 정의되는 발광 구조체, 및 발광 구조체 상에 오목 영역을 채우도록 형성하는 제2 블록 패턴을 포함하되, 제1 블록 패턴 및 제2 블록 패턴 중 적어도 어느 하나는 쇼트키 베리어(schottky barrier) 역할을 하는 제3 반도체 패턴을 포함한다.
발광 소자, 블록 패턴, 쇼트키 베리어

Description

발광 소자 및 그 제조 방법{Light emitting element and fabricating method thereof}
발광 소자 및 그 제조 방법에 관한 것이다.
LED(Light Emitting Diode)와 같은 발광 소자는, 전자와 홀의 결합에 의해 광을 발산한다. 이러한 발광 소자는 소비 전력이 적고, 수명이 길고, 협소한 공간에서도 설치 가능하며, 진동에 강한 특성을 지닌다.
발광 소자는 p전극, n전극, 상기 p전극에서 n전극으로 흐르는 전류에 의해 광을 발생시키는 발광 패턴을 포함할 수 있다. 그런데, 발광 소자의 디자인에 따라, 발광 패턴의 전 영역이 골고루 사용되지 않고, 일부 영역만 사용될 수 있다. 예를 들어, p전극, n전극과 가까이에 위치한 발광 패턴의 일부 영역(즉, 전류 경로에 위치한 발광 패턴의 일부 영역)에서만 광이 발산될 수 있다. 따라서, 발광 소자의 광 효율이 떨어지게 된다.
본 발명이 해결하고자 하는 과제는, 광 효율이 개선된 발광 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 광 효율이 개선된 발광 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 발광 소자의 일 태양은 기판, 기판 상에 형성된 제1 블록 패턴(block pattern), 제1 블록 패턴이 형성된 기판 상에 순차적으로 적층된 제1 도전형의 제1 반도체 패턴, 발광 패턴, 제2 도전형의 제2 반도체 패턴을 포함하는 발광 구조체를 포함하되, 발광 구조체는 제1 블록 패턴 상에 형성된 제1 부분과 인접한 제1 블록 패턴들 사이에 형성된 제2 부분을 포함하고, 제2 부분은 제1 부분보다 낮게 형성되어 오목 영역이 정의되는 발광 구조체, 및 발광 구조체 상에 오목 영역을 채우도록 형성하는 제2 블록 패턴을 포함하되, 제1 블록 패턴 및 제2 블록 패턴 중 적어도 어느 하나는 쇼트키 베리어(schottky barrier) 역할을 하는 제3 반도체 패턴을 포함한다.
여기서, 기판이 도전 기판인 경우, 제1 블록 패턴은 제2 도전형의 제3 반도 체 패턴이고, 제2 블록 패턴은 버퍼 패턴일 수 있다. 기판은 절연 기판인 경우, 제1 블록 패턴은 버퍼 패턴이고, 제2 블록 패턴은 제1 도전형의 제3 반도체 패턴일 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 발광 소자의 제조 방법의 일 태양은 기판 상에 버퍼 패턴을 형성하고, 버퍼 패턴이 형성된 기판 상에, 제1 도전형의 제1 반도체층, 발광층, 제2 도전형의 제2 반도체층을 포함하는 프리 발광 구조체를 형성하되, 프리 발광 구조체는 버퍼 패턴 상에 형성된 제1 부분과 인접한 버퍼 패턴 사이에 형성된 제2 부분을 포함하고, 제2 부분은 제1 부분보다 낮게 형성되어 오목 영역이 정의되는 프리 발광 구조체를 형성하고, 프리 발광 구조체 상에 오목 영역을 채우고, 쇼트키 베리어 역할을 하는 제1 도전형의 제3 반도체 패턴을 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것 일 수 있다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하 부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 도 6은 본 발명의 제1 실시예에 따른 발광 소자를 설명하기 위한 도면들이다. 구체적으로, 도 1a은 본 발명의 제1 실시예에 따른 발광 소자의 단면도이다. 도 1b는 도 1a의 영역 B를 자세히 도시한 도면이다. 도 2 내지 도 4는 본 발명의 제1 실시예에 따른 발광 소자에서 사용되는 제1 및 제2 블록 패턴의 예시적 형태를 나타내는 도면들이다. 도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 발광 소자에서 사용되는 제1 블록 패턴과 제2 블록 패턴 사이의 관계를 설명하는 도면이다. 도 6은 본 발명의 제1 실시예에 따른 발광 소자의 동작을 설명하기 위한 도면 이다. 또한, 본 발명의 제1 실시예에 따른 발광 소자는 버티컬 타입(vertical type)으로 도시하였으나, 이에 한정되는 것은 아니다.
우선, 도 1을 참조하면, 본 발명의 제1 실시예에 따른 발광 소자(1)는 광을 생성하는 발광 구조체(110)와, 발광 구조체(110)에 전원을 인가하기 위한 제1 전극(140), 제2 전극(150), 발광 구조체(110)를 가로질러 흐르는 전류의 흐름을 조절하여 발광 구조체(110)의 광 효율을 높이는 제1 및 제2 블록 패턴(108, 118)을 포함한다. 특히, 본 발명의 제1 실시예에서는 제1 및 제2 블록 패턴(108, 118) 중 적어도 어느 하나는 쇼트키 베리어(schottky barrier) 역할을 함으로써, 전류의 흐름을 조절하게 된다. 도 1에서는, 예시적으로 제2 블록 패턴(118)이 쇼트키 베리어 역할을 하는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
이하에서는, 발광 소자(1)의 각 구성 요소에 대해서 먼저 설명하고, 제1 및 제2 블록 패턴(108, 118)의 전류 흐름 조절에 대해서는 나중에 설명하도록 한다.
우선, 제2 전극(150)은 도전 기판(200) 상에 형성되고, 반사율이 높은 물질을 사용할 수 있다. 제2 전극(150)은 예를 들어, 은(Ag), 알루미늄(Al) 중 적어도 하나를 사용할 수 있다. 후술하겠으나, 발광 구조체(110)에서 발생된 광이 제2 전극(150)에 반사되어 발광 소자(1)의 밖으로 빠져나가게 된다.
제2 블록 패턴(118)은 제2 전극(150) 상에 형성되고, 제2 전극(150)의 일부를 노출시키도록 패터닝될 수 있다. 패터닝된 형태는 여러 가지가 가능한데, 예를 들어, 라인 형태(도 2 참조)일 수도 있고, 메쉬 형태(도 3 참조), 도트 형태(도 4 참조)일 수 있다. 여기서, 제2 블록 패턴(118)은 제1 도전형(예를 들어, n형)의 반 도체 패턴일 수 있다. 제2 블록 패턴(118)은 접촉하고 있는 발광 구조체(110)의 제2 도전 패턴(116)과 다른 도전형을 가지기 때문에, 쇼트키 베리어 역할을 하게 된다.
발광 구조체(110)는 제2 블록 패턴(118)이 형성되어 있는 제2 전극(150) 상에 형성되어 있고, 순차적으로 적층된 제2 도전형(예를 들어, p형)의 제2 도전 패턴(116), 발광 패턴(114), 제1 도전형(예를 들어, n형)의 제1 도전 패턴(112)을 포함한다.
제2 도전 패턴(116), 발광 패턴(114), 제1 도전 패턴(112)는 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1) (즉, GaN을 포함하는 다양한 물질)을 포함할 수 있다. 즉, 제2 도전 패턴(116), 발광 패턴(114), 제1 도전 패턴(112)은 예를 들어, AlGaN일 수도 있고, InGaN일 수도 있다.
각 층에 대해서 구체적으로 설명하면, 발광 패턴(114)은 제1 도전 패턴(112)의 캐리어(예를 들어, 전자)와 제2 도전 패턴(116)의 캐리어(예를 들어, 홀)가 결합하면서 광을 발생하는 영역이다. 발광 패턴(114)은 도면으로 정확하게 도시하지는 않았으나, 우물층과 장벽층으로 이루어질 수 있는데, 우물층은 장벽층보다 밴드갭이 작기 때문에, 우물층에 캐리어(전자, 홀)가 모여 결합하게 된다. 이러한 발광 패턴(114)은 우물층의 개수에 따라 단일 양자 우물(Single Quantum Well; SQW) 구조, 다중 양자 우물(Multiple Quantum Well; MQW) 구조로 구분할 수 있다. 단일 양자 우물 구조는 하나의 우물층을 포함하고, 다중 양자 우물 구조는 다층의 우물층 을 포함한다. 발광 특성을 조절하기 위해서, 우물층, 장벽층 중 적어도 어느 한 곳에, B, P, Si, Mg, Zn, Se 중 적어도 하나를 도핑할 수 있다.
한편, 제1 블록 패턴(108)은 제1 도전 패턴(112) 상에 형성된다. 이러한 제1 블록 패턴(108)은 여러가지 형태로 패터닝될 수 있는데, 예를 들어, 라인 형태(도 2 참조)일 수도 있고, 메쉬 형태(도 3 참조), 도트 형태(도 4 참조)일 수 있다. 여기서, 제1 블록 패턴(108)은 버퍼 패턴일 수 있다. 제조 방법을 설명할 때 후술하겠으나, 버퍼 패턴은 제1 도전 패턴(112)을 형성할 때(성장시킬 때) 씨드층(seed layer) 역할도 한다. 버퍼 패턴을 씨드층으로 사용하면, 제1 도전 패턴(112), 발광 패턴(114), 제2 도전 패턴(116)의 결정성이 향상될 수 있다. 이러한 버퍼 패턴은 씨드층 역할을 할 수 있는 물질이면 무엇이든 가능하고, 예를 들어, InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1), SixCyN(1-x-y)(0≤x≤1, 0≤y≤1)일 수 있다.
한편, 발광 구조체(110)의 형상은 도 1a 및 도 1b에 도시되어 있는 것과 같이, 제1 블록 패턴(108)과 제2 블록 패턴(118) 사이에 끼어 있는 형상을 갖는다. 더 구체적으로 설명하면, 발광 구조체(110)는 제2 블록 패턴(118) 상에 형성되는 제1 부분(I)과, 인접한 제2 블록 패턴(118) 사이에 형성된 제2 부분(II)으로 구분할 수 있고, 제2 부분(II)의 상면은 제1 부분(I)의 상면보다 낮게 형성되어 있어, 인접한 제1 부분(I) 사이 영역(즉, 제2 부분(II)의 상측 부분)은 오목 영역(III)로 정의될 수 있다. 오목 영역(III)을 채우도록 제1 블록 패턴(108)이 형성되어 있다. 예를 들어, 제1 블록 패턴(108)은 오목 영역(III)을 완전히 채워서, 제1 부분(I)의 상면과 제1 블록 패턴(108)의 상면은 동일한 평면에 위치할 수도 있다.
절연 패턴(141)은 제1 블록 패턴(108) 상에 형성될 수 있다. 예를 들어, 절연 패턴(141)은 제1 블록 패턴(108)의 형상을 따라 형성될 수 있다. 예를 들어, 제1 블록 패턴(108)이 라인 형태이면 절연 패턴(141)도 라인 형태이고, 제1 블록 패턴(108)이 메쉬 형태이면 절연 패턴(141)도 메쉬 형태일 수 있다. 이러한 절연 패턴(141)은 산화물, 질화물, 산질화물 등일 수 있으나, 이에 한정되는 것은 아니다.
도 1에서 제1 블록 패턴(108)의 물질과 절연 패턴(141)의 물질이 서로 바뀔 수도 있다. 또한 도 1에는 도시하지 않았지만, 절연 패턴(141)이 없을 수도 있다.
오믹층(145)은 절연 패턴(141)이 형성된 발광 구조체(110) 상에 형성될 수 있다. 예를 들어, 오믹층(145)은 ITO(Indium Tin Oxide), 징크(Zn), 징크 옥사이드(ZnO), 은(Ag), 주석(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 옥사이드(In2O3), 틴 옥사이드(SnO2), 구리(Cu), 텅스텐(W), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 오믹층(145)은 제1 전극(140)에서 제1 도전 패턴(112)으로 흐르는 전류의 크라우딩(crowding)을 개선하고 전류의 스프레딩(spreading)을 향상시킬 수 있다.
제1 전극(140)은 오믹층(145) 상에 형성되어, 제1 도전 패턴(112)과 전기적으로 연결된다. 제1 전극(140)은 발광 구조체(110)의 일측에 형성될 수 있다. 이는 발광 구조체(110) 내에서 발생된 광의 진로를 방해하지 않기 위함이다. 또한, 제1 전극(140)은 인듐 틴 옥사이드(ITO), 구리(Cu), 니켈(Ni), 크롬(Cr), 금(Au), 티타 늄(Ti), 백금(Pt), 알루미늄(Al), 바나듐(V), 텅스텐(W), 몰리브덴(Mo), 은(Ag) 중 적어도 하나를 포함할 수 있다.
한편, 도전 기판(200)은 도전성을 갖고, 예를 들어, 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, SOI(Silicon-On-Insulator), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물일 수 있다.
도전 기판(200)과 제2 전극(150) 사이에는 중간 물질층(210)이 형성되어 있을 수 있다. 중간 물질층(210)은 도전 기판(200)과 제2 전극(150)을 본딩하기 위해 사용하는 물질이다. 이러한 중간 물질층(210)은 도전성 물질 예를 들어, 금속층일 수 있다. 중간 물질층(210)이 금속층일 경우, 금속층은 예를 들어, Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 중 적어도 하나를 포함할 수 있다. 즉, 금속층은 Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 단일층일 수도 있고, 이들의 적층물일 수도 있고, 이들의 조합물일 수도 있다. 예를 들면, 금속층은 Au 단일층일수도 있고, Au-Sn 이중층일 수도 있고, Au와 Sn를 교대로 여러 번 적층한 멀티층일 수도 있다. 이러한 중간 물질층(210)은 제2 전극(150)에 비해 반사율은 낮은 물질일 수 있다.
도 1a에서는 중간 물질층(210)이 도전 기판(200)의 프로파일을 따라 형성되어 있는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 전극(150)의 프로파일에 따라 컨포말하게 형성되어 있을 수도 있다.
도시되어 있지 않으나, 제2 전극(150)과 중간 물질층(210) 사이에 베리어층 이 형성되어 있을 수 있다. 베리어층은 광의 반사 역할을 하는 제2 전극(150)이 손상되지 않도록 한다. 이러한 베리어층은 예를 들어, TiW, Pt 중 적어도 하나를 포함할 수 있다.
또한, 도시되어 있지 않으나, 제1 도전 패턴(112)의 표면에는 텍스쳐(texture) 형상이 형성되어 있을 수 있다. 제1 도전 패턴(112)과 공기 사이의 굴절율 차이로 인해서, escape cone angle을 제외한 각도의 광은 제1 도전 패턴(112) 내에서 갇히게 된다. 따라서, 텍스쳐 형상을 만들게 되면, 많은 광들이 제1 도전 패턴(112) 밖으로 빠져나올 수 있기 때문에, 광 추출 효율을 높일 수 있다.
이하에서, 제1 및 제2 블록 패턴(108, 118)의 구조에 대해서 설명한다. 도 5a 및 도 5b는 제1 및 제2 블록 패턴(108, 118)의 구성을 설명하기 위한 것으로, 발광 소자(1)의 상면에서 볼 때(즉, 제1 전극(140)쪽에서 바라볼 때) 제1 및 제2 블록 패턴(108, 118)을 오버랩시켜서 도시한 것이다.
제1 및 제2 블록 패턴(108, 118)은 서로 상보적인 형태일 수 있다. 다른 표현으로는 제1 및 제2 블록 패턴(108, 118)은 서로 엇갈려 배치될 수 있다. 또는, 발광 소자(1)의 상면에서 볼 때(즉, 제1 전극(140)쪽에서 바라볼 때), 제1 블록 패턴(108)이 위치하는 부분에는 제2 블록 패턴(118)이 위치하지 않고, 제1 블록 패턴(108)이 위치하지 않는 부분은 제2 블록 패턴(118)이 위치할 수 있다. 물론, 제1 블록 패턴(108)과 제2 블록 패턴(118)이 서로 겹쳐지는 부분은 생길 수 있다.
예를 들어, 도 5a에서와 같이, 제1 및 제2 블록 패턴(108, 118)은 모두 라인 형태일 수 있다. 도시의 편의성을 위해서 제1 블록 패턴(108)은 음영을 넣어 표시 하였다.
예를 들어, 도 5b에서와 같이, 제1 블록 패턴(108)은 도트 형태이고 제2 블록 패턴(118)은 메쉬 형태일 수 있다. 도시된 것과는 반대로, 제1 블록 패턴(108)이 메쉬 형태이고, 제2 블록 패턴(118)이 도트 형태일 수도 있다.
이어서, 제1 및 제2 블록 패턴(108, 118)의 바이어스 흐름 조절에 대해서 설명한다.
도 6에 도시된 것처럼, 예를 들어, 제2 도전 패턴(116)이 p형이고 제1 도전 패턴(112)이 n형일 경우, 바이어스(V+ 또는 I+)는 제2 전극(150)을 통해서 제2 도전 패턴(116)에 인가되고, 바이어스(V- 또는 I- 또는 접지)는 제1 전극(140), 오믹층(145)을 통해서 제1 도전 패턴(112)에 인가되게 된다. 즉, 바이어스(V+ 또는 I+)가 제2 도전 패턴(116)에 인가되고 바이어스(V- 또는 I- 또는 접지)가 제1 도전 패턴(112)에 인가되어, 발광 구조체(110)에는 순방향 바이어스가 걸리게 된다. 순방향 바이어스에 의해 발광 패턴(114)으로부터 광이 발생된다. 발생된 광은 제2 전극(150)에 반사되어 발광 구조체(110) 밖으로 빠져 나갈 수도 있고, 직접 발광 구조체(110) 밖으로 빠져 나갈 수도 있다.
그런데, 이와 같이 순방향으로 바이어스가 걸리면, 제2 전극(150)으로부터 제1 전극(140)으로 전류(199)가 흐르게 된다. 그런데, 본 발명의 제1 실시예에 따른 발광 소자(1)는 제1 및 제2 블록 패턴(108, 118)을 포함하고 있고, 제1 및 제2 블록 패턴(108, 118)은 전류(199)의 흐름을 조절하게 된다. 즉, 제1 및 제2 블록 패턴(108, 118)은 전류(199)의 흐름을 분산시킨다. 특히, 전술한 것과 같이 제1 및 제2 블록 패턴(108, 118)이 상보적으로 형성될 경우, 전류가 발광 패턴(114)의 거의 모든 영역을 지나갈 수 있다. 따라서, 발광 패턴(114)의 거의 모든 영역이 발광하게 되고, 발광 소자(1)의 광 효율이 향상되게 된다.
특히, 제2 블록 패턴(118)은 제1 도전형(예를 들어, n형)이고 제2 도전 패턴(116)은 제2 도전형(예를 들어, p형)이기 때문에, 제2 블록 패턴(118)은 쇼트키 베리어 역할을 할 수 있다. 즉, 전류(199)는 제2 블록 패턴(118)을 관통하여 제2 도전 패턴(116)으로 흐르지 않고, 제2 블록 패턴(118)을 피해서 제2 도전 패턴(116)으로 흐르게 된다. 즉, 제2 블록 패턴(118)은 전류의 흐름을 조절할 수 있다.
또한, 전류(199) 흐름을 조절하기 위한 보조적 수단으로, 절연 패턴(141)이 제1 블록 패턴(108) 상에 형성되어 있다. 따라서, 제1 전극(140)에 인가된 바이어스(V- 또는 I- 또는 접지)가 제1 블록 패턴(108)에 전달되지 않고, 제1 도전 패턴(112)에만 쉽게 전달될 수 있다.
한편, 제1 및 제2 블록 패턴(108, 118)이 전류(199)의 흐름을 조절하려면, 제1 전극(140)과 제2 전극(150) 사이에 흐르는 전류의 패스(path) 상에 제1 및 제2 블록 패턴(108, 118)이 위치하는 것이 좋다. 제1 및 제2 블록 패턴(108, 118)이 전류 패스에서 벗어나 있다면, 전류의 흐름을 조절하기 어렵다.
예를 들어, 제1 전극(140)이 제2 전극(150)보다 높은 레벨에 형성되어 있고 발광 패턴(114)이 제2 전극(150)보다 같거나 높고 제1 전극(140)보다 낮은 레벨에 형성되어 있다고 할 때, 제2 블록 패턴(118)은 제2 전극(150)보다 같거나 높고 발 광 패턴(114)보다 낮은 레벨에 형성되고, 제1 블록 패턴(108)은 발광 패턴(114)보다 높고 제1 전극(140) 보다 같거나 낮은 레벨에 형성되는 것이 좋다. 여기서, 레벨은 물리적인 개념으로, 구성요소 a가 구성요소 b보다 높은/낮은 레벨에 있다면, 구성요소 a가 구성요소 b보다 물리적으로 높은/낮은 위치에 위치한다는 의미이다.
예를 들어, 제2 블록 패턴(118)이 제2 전극(150)보다 낮은 레벨에 위치하면, 제2 블록 패턴(118)이 제2 전극(150)에서 흘러나가는 전류(199) 또는 제2 전극(150)으로 흘러 들어가는 전류(199)의 흐름에 영향을 미치기 어렵다. 따라서, 제2 블록 패턴(118)은 전류(199)의 흐름을 제어하는 데 사용되기 어렵다.
도 7은 본 발명의 제2 실시예에 따른 발광 소자를 설명하기 위한 단면도이다. 본 발명의 제2 실시예에 따른 발광 소자는 래터럴 타입(lateral type)으로 도시하였으나, 이에 한정되는 것은 아니다. 래터럴 타입의 발광 소자를 뒤집어서 회로 기판에 연결하면 플립칩 타입(flipchip type)이 될 수 있으므로, 이하에서 설명될 내용은 플립칩 타입의 발광 소자에도 적용될 수 있다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 발광 소자(2)는 절연 기판(201) 상에 형성된 발광 구조체(110)를 포함하고, 발광 구조체(110)는 순차적으로 적층된 제1 도전형의 제1 도전 패턴(112), 발광 패턴(114), 제2 도전형의 제2 도전 패턴(116)를 포함한다. 발광 소자(2)가 래터럴 타입이기 때문에, 제1 및 제2 전극(140, 150)이 모두 발광 구조체(110)의 동일면에 형성되어 있다.
절연 기판(201)은 발광 구조체(110)를 성장시킬 수 있는 재질이면 어떤 것이 든 가능하다. 예를 들어, 절연 기판(201)은 사파이어(Al2O3), 징크 옥사이드(ZnO) 등의 절연성 기판일 수도 있고, 실리콘(Si), 실리콘 카바이드(SiC), 등의 도전성 기판일 수 있다.
특히, 절연 기판(201) 상에 제1 블록 패턴(108)이 형성되어 있고, 제1 블록 패턴(108)은 버퍼 패턴일 수 있다. 제1 블록 패턴(108)은 도 7에 도시되어 있는 것처럼, 발광 구조체(110)의 일부 밑에만 형성되지 않고, 발광 구조체(110) 전체 밑에 형성될 수 있다. 즉, 제1 블록 패턴(108)은 발광 구조체(110) 전체 밑에 형성되되, 특정 부분만 두께가 다르게 형성되어 라인 형태(도 2 참조), 메쉬 형태(도 3 참조), 도트 형태(도 4 참조)를 갖게 된다.
발광 구조체(110)는 제1 블록 패턴(108)이 형성되어 있는 절연 기판(201) 상에 컨포말하게 형성되어 있다. 구체적으로, 발광 구조체(110)는 제1 블록 패턴(108) 상에 형성된 제1 부분과, 제1 블록 패턴(108) 사이의 영역에 형성된 제2 부분으로 구분할 수 있다. 제1 부분의 상면보다 제2 부분의 상면이 낮게 형성되어, 오목 영역이 정의될 수 있다. 오목 영역을 채우도록 제2 블록 패턴(118)이 형성될 수 있다.
발광 구조체(110) 및 제2 블록 패턴(118) 상에는 오믹층(145)이 형성되어 있을 수 있다.
제2 전극(150)은 발광 구조체(110)의 일측에 형성되어 있을 수 있다. 예를 들어, 제2 전극(150)은 제1 전극(140)과 반대측에 배치되어 멀리 떨어져 있을 수 있다. 제2 전극(150)은 발광 구조체(110)의 일측에 형성되어 있기 때문에, 발광 구조체(110)에서 발생된 광을 가리지 않을 수 있다.
이하에서는 전술한 발광 소자(1, 2)를 이용하여 제조한 발광 장치를 설명하기로 한다. 설명의 편의를 위해서, 본 발명의 제1 실시예에 따른 발광 소자(1)를 이용한 발광 장치를 도시하였으나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 본 발명이 속하는 기술의 당업자는 발광 소자(2)를 이용하여도 유사하게 발광 장치를 구축할 수 있음은 자명하다.
도 8는 본 발명의 제1 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 8를 참조하면, 본 발명의 제1 실시예에 따른 발광 장치(11)는 회로 기판(300)과, 회로 기판(300) 상에 배치된 발광 소자(1)를 포함한다.
회로 기판(300)은 서로 전기적으로 분리된 제1 도전 영역(310), 제2 도전 영역(320)을 포함한다. 제1 도전 영역(310) 및 제2 도전 영역(320)은 회로 기판(300)의 일면에 배치되어 있다.
제1 도전 영역(310)은 발광 소자(1)의 도전 기판(200)(즉, 제2 전극(150))이 전기적으로 연결되고, 제2 도전 영역(320)은 발광 소자(1)의 제1 전극(140)과 전기적으로 연결된다. 제2 도전 영역(320)과 제1 전극(140)은 와이어(330)을 통해서 연결될 수 있다. 즉, 와이어 본딩 방식으로 연결될 수 있다. 도전 기판(200)은 도전성 기판이기 때문에 별도의 와이어 없이도 제1 도전 영역(310)과 도전 기판(200)은 연결될 수 있다.
도 9는 본 발명의 제2 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 발광 장치(12)가 제1 실시예와 다른 점은, 회로 기판(300)이 관통 비아(Through Via)(316, 326)를 구비한다는 점이다.
구체적으로, 회로 기판(300)의 일면에는 서로 전기적으로 분리된 제1 도전 영역(310) 및 제2 도전 영역(320)이 형성되어 있고, 회로 기판(300)의 타면에는 서로 전기적으로 분리된 제3 도전 영역(312) 및 제4 도전 영역(322)이 형성되어 있다. 제1 도전 영역(310)과 제3 도전 영역(312)은 제1 관통 비아(316)를 통해서 연결되고, 제2 도전 영역(320)과 제4 도전 영역(322)은 제2 관통 비아(326)를 통해서 연결된다. 제1 도전 영역(310)과 발광 소자(1)의 도전 기판(200)이 전기적으로 연결되고, 제2 도전 영역(320)은 발광 소자(1)의 제1 전극(140)과 전기적으로 연결된다.
도 10는 본 발명의 제3 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 10를 참조하면, 본 발명의 제3 실시예에 따른 발광 장치(13)가 제1 실시예와 다른 점은, 발광 소자(1)를 둘러싸는 형광층(340)과, 형광층(340)을 둘러싸는 제2 투명 수지(350)를 포함한다는 점이다.
형광층(340)은 제1 투명 수지(342)와 형광체(phosphor)(344)를 혼합한 것일 수 있다. 형광층(340) 내에 분산된 형광체(344)가 발광 소자(1)에서 나온 광을 흡수하여 다른 파장의 광으로 파장 변환하기 때문에, 형광체의 분포가 좋을수록 발광 특성이 좋아질 수 있다. 이와 같이 될 경우, 형광체(344)에 의한 파장 변환, 혼색 효과 등이 개선된다. 도시된 것과 같이, 와이어(330)를 보호하기 위해, 형광 층(340)은 와이어(330)보다 높게 형성될 수 있다.
예를 들어, 발광 장치(13)가 백색을 만들기 위해 형광층(340)을 형성할 수 있다. 발광 소자(1)가 블루(blue) 파장의 광을 내보낼 경우, 형광체(344)는 옐로우(yellow) 형광체를 포함할 수 있고, 색재현지수 (Color Rendering Index, CRI) 특성을 높이기 위해 레드(red) 형광체도 포함할 수 있다. 또는, 발광 소자(1)가 UV 파장의 광을 내보낼 경우, 형광체(344)는 RGB(Red, Green, Blue) 모두를 포함할 수 있다.
제1 투명 수지(342)는 형광체(344)를 안정적으로 분산 가능한 재료라면 특별히 한정하지 않아도 된다. 예를 들면, 에폭시 수지, 실리콘 수지, 경질 실리콘 수지, 변성 실리콘 수지, 우레탄 수지, 옥세탄 수지, 아크릴 수지, 폴리카보네이트 수지, 폴리이미드 수지 등의 수지를 이용할 수가 있다.
형광체(344)는 발광 구조체(110)로부터 광을 흡수하여 다른 파장의 광으로 파장 변환하는 물질이면 된다. 예를 들어, Eu, Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 질화물계/산질화물계 형광체, Eu 등의 란타노이드계, Mn 등의 천이 금속계의 원소에 의해 주로 활력을 받는 알칼리토류 할로겐 애퍼타이트 형광체, 알칼리토류 금속 붕산 할로겐 형광체, 알칼리토류 금속 알루민산염 형광체, 알칼리토류 규산염, 알칼리토류 유화물, 알칼리토류 티오갈레이트, 알칼리토류 질화 규소, 게르만산염, 또는 Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 희토류 알루민산염, 희토류 규산염 또는 Eu 등의 란타노이드계 원소에 의해 주로 활력을 받는 유기 및 유기 착체 등에서 선택되는 적어도 어느 하나 이상인 것이 바람직하 다. 구체적인 예로서 아래와 같은 형광체를 사용할 수가 있지만 이에 한정되지 않는다.
또한, 전술한 형광체 이외의 형광체로서, 동일한 성능, 효과를 갖는 형광체도 사용할 수 있다.
제2 투명 수지(350)는 렌즈 형태를 갖고, 발광 소자(1)에서 나온 광을 확산하는 역할을 한다. 제2 투명 수지(350)의 곡률, 평평도를 조절함으로써, 확산/추출 특성을 조절할 수 있다. 또한, 제2 투명 수지(350)는 형광층(340)을 둘러싸도록 형성되어 형광층(340)을 보호하는 역할을 한다. 형광체(342)는 습기 등에 접촉할 경우 특성이 악화될 수 있기 때문이다.
제2 투명 수지(350)는 광을 투과하는 재로라면 무엇이든 가능하다. 예를 들면, 에폭시 수지, 실리콘 수지, 경질 실리콘 수지, 변성 실리콘 수지, 우레탄 수지, 옥세탄 수지, 아크릴, 폴리카보네이트, 폴리이미드 등을 이용할 수가 있다.
도 11는 본 발명의 제4 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 형광체(344)가 발광 소자(1), 회로 기판(300)의 프로파일을 따라 형성되어 있다.
이러한 경우, 형광체(344)는 별도의 제1 투명 수지(도 10의 342 참조) 없이 도포될 수도 있다.
별도의 제1 투명 수지없이 형광체(344)가 도포된 경우라면, 발광 소자(1)를 둘러싸는 투명 수지는 단일 층이 된다(즉, 342 없이 350 단일층이 됨.).
도 12은 본 발명의 제5 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 12을 참조하면, 본 발명의 제5 실시예에 따른 발광 장치(15)이 제3 실시예와 다른 점은, 발광 소자(1)를 둘러싸는 제1 투명 수지(342), 제1 투명 수지(342) 상에 형성된 형광체(344), 형광체(344) 상에 형성된 제2 투명 수지(350)를 포함한다는 점이다.
즉, 제1 투명 수지(342)와 형광체(344)를 섞어서 도포하지 않고, 따로따로 도포하였기 때문에, 형광체(344)는 제1 투명 수지(342)의 표면을 따라서 컨포말하게 얇게 형성될 수 있다.
도 13 내지 도 15는 본 발명의 제6 실시예에 따른 발광 장치를 설명하기 위한 도면이다. 구체적으로, 도 13 내지 도 15은 다수의 발광 소자가 회로 기판에 배열된, 발광 소자 어레이를 설명하기 위한 도면들이다. 특히, 도 14 및 도 15은 발광 소자 어레이 상에 형광층(340)과 제2 투명 수지(350)가 형성된 형태를 예시적으로 도시한 것이다.
우선 도 13을 참조하면, 회로 기판(300) 상에 제1 도전 영역(310)과 제2 도전 영역(320)이 나란하게 일방향으로 연장되어 있다. 발광 소자(1)는 제1 도전 영역(310) 상에, 제1 도전 영역(310)의 연장 방향을 따라 일렬로 배치된다. 발광 소자(1)의 제1 전극(140)과 제2 도전 영역(320)이 와이어(330)을 통해서 연결된다.
제1 도전 영역(310)에 소정 바이어스(예를 들어, V+, I+)가 인가되고 제2 도전 영역(320)에 다른 소정 바이어스(예를 들어, V-, I-, 접지)가 인가되어, 발광 소자(1) 내부의 발광 구조체(미도시)에 순방향 바이어스가 걸리게 되면, 발광 소자(1)는 광을 발산하게 된다.
여기서, 도 14를 참조하면, 형광층(340)과 제2 투명 수지(350)는 라인 타입으로 형성될 수 있다. 예를 들어, 도 14에서와 같이 발광 소자(1)가 제1 도전 영역(310)의 연장 방향을 따라 배치된 경우, 형광층(340)과 제2 투명 수지(350)도 제1 도전 영역(310)의 연장 방향을 따라 배치될 수 있다. 또한, 형광층(340)과 제2 투명 수지(350)는 제1 도전 영역(310)과 제2 도전 영역(320)을 모두 둘러 싸도록 형성될 수 있다.
도 15을 참조하면, 형광층(340)과 제2 투명 수지(350)는 도트 타입으로 형성될 수 있다. 각 형광층(340)과 각 제2 투명 수지(350)는, 대응되는 발광 소자(1)만을 둘러싸도록 형성될 수 있다.
도 16은 본 발명의 제7 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 16에 도시된 것은, 본 발명의 제7 실시예에 따른 발광 장치는 최종 제품(end product)이다. 도 16의 발광 장치는 조명 장치, 표시 장치, 모바일 장치(휴대폰, MP3 플레이어, 내비게이션(Navigation) 등)과 같은 여러 가지 장치에 적용될 수 있다. 도 16에 도시된 예시적 장치는 액정 표시 장치(LCD)에서 사용하는 에지형(edge type) 백라이트 유닛(Back Light Unit; BLU)이다. 액정 표시 장치는 자체 광원이 없기 때문에, 백라이트 유닛이 광원으로 사용되고, 백라이트 유닛은 주로 액정 패널의 후방에서 조명하게 된다.
도 16을 참조하면, 백라이트 유닛은 발광 소자(1), 도광판(410), 반사판(412), 확산 시트(414), 한쌍의 프리즘 시트(416)를 포함한다.
발광 소자(1)는 광을 제공하는 역할을 한다. 여기서, 사용되는 발광 소자(1) 는 사이드뷰 타입일 수 있다.
도광판(410)은 액정 패널(450)로 제공되는 광을 안내하는 역할을 한다. 도광판(410)은 아크릴과 같은 플라스틱 계열의 투명한 물질의 패널로 형성되어, 발광 장치(11)으로부터 발생한 광을 도광판(410) 상부에 배치된 액정 패널(450) 쪽으로 진행하게 한다. 따라서, 도광판(410)의 배면에는 도광판(410) 내부로 입사한 광의 진행 방향을 액정 패널(450) 쪽으로 변환시키기 위한 각종 패턴(412a)이 인쇄되어 있다.
반사판(412)은 도광판(410)의 하부면에 설치되어 도광판(410)의 하부로 방출되는 빛을 상부로 반사한다. 반사판(412)은 도광판(410) 배면의 각종 패턴(412a)에 의해 반사되지 않은 광을 다시 도광판(410)의 출사면 쪽으로 반사시킨다. 이와 같이 함으로써, 광손실을 줄임과 동시에 도광판(410)의 출사면으로 투과되는 광의 균일도를 향상시킨다.
확산 시트(414)는 도광판(410)에서 나온 광을 분산시킴으로써 광이 부분적으로 밀집되는 것을 방지한다.
프리즘 시트(416) 상부면에 삼각기둥 모양의 프리즘이 일정한 배열을 갖고 형성되어 있으며, 통상 2장의 시트로 구성되어 각각의 프리즘 배열이 서로 소정의 각도로 엇갈리도록 배치되어 확산 시트(414)에서 확산된 광을 액정 패널(450)에 수직한 방향으로 진행하도록 한다.
도 17 내지 도 20는 본 발명의 제8 내지 11 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 17 내지 도 20에서 도시된 것은, 전술하였던 발광 장치가 적용된 예시적인 장치들(최종 제품, end product)이다. 도 17는 프로젝터를, 도 18은 자동차의 헤드라이트를, 도 19는 가로등을, 도 20는 조명등을 도시하였다. 도 17 내지 도 20에서 사용되는 발광 소자(1)는 탑뷰 타입일 수 있다.
도 17을 참고하면, 광원(410)에서 나온 광은 콘덴싱 렌즈(condensing lens)(420), 컬러 필터(430), 샤핑 렌즈(sharping lens)(440)을 통과하여 DMD(digital micromirror device)(450)에 반사되어, 프로젝션 렌즈(projection lens)(480)을 통과하여 스크린(490)에 도달한다. 광원(410) 내에는 본원 발명의 발광 소자가 장착되어 있다.
도 21 내지 도 28는 본 발명의 제1 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면이다.
우선, 도 21을 참조하면, 기판(100) 상에 희생층(102), 제1 블록 패턴(108)을 순차적으로 형성한다.
희생층(102)은 후술하는 것과 같이, LLO(Laser Lift Off) 방법을 사용하여 기판(100)을 떨어뜨릴 때 제거되는 층이다. 이러한 희생층(102)은 GaN층을 사용할 수 있다.
제1 블록 패턴(108)은 버퍼 패턴일 수 있고, 이러한 버퍼 패턴은 제1 도전 패턴(112)을 형성할 때(성장시킬 때) 씨드층(seed layer) 역할도 하는 층이다. 이러한 버퍼층(104)은 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1), SixCyN(1-x-y)(0≤x≤1, 0≤y≤ 1)일 수 있다. 한편, 제1 블록 패턴(108)은 여러가지 형태로 패터닝될 수 있는데, 예를 들어, 라인 형태(도 2 참조)일 수도 있고, 메쉬 형태(도 3 참조), 도트 형태(도 4 참조)일 수 있다. 또한, 제2 블록 패턴(118)은 절연성 물질로 이루어질 수 있는데, 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
도 22를 참조하면, 제1 블록 패턴(108)이 형성된 희생층(102)상에 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)을 순차적으로 형성한다. 여기서는, 순차적으로 적층된 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)을 프리(pre) 발광 구조체(110a)라 부르기로 한다.
제1 도전층(112a), 발광층(114a), 제2 도전층(116a)는 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1)을 포함할 수 있다. 즉, 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)은 예를 들어, AlGaN일 수도 있고, InGaN일 수도 있다.
이러한 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)은 MOCVD(metal organic chemical vapor deposition), 액상성장법(liquid phase epitaxy), 수소액상성장법(hydride vapor phase epitaxy), 분자빔 성장법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy) 등을 이용하여 순차적으로 형성할 수 있다. 또는, 제1 블록 패턴(108)을 씨드층으로 하여 LEO(Lateral Epitaxial Overgrowth) 방법을 이용하여 성장시킬 수도 있다.
한편, 제2 도전층(116a)을 형성한 후에, 제2 도전층(116a)을 활성화하기 위해 어닐링을 할 수 있다. 예를 들어, 약 400℃ 정도에서 어닐링을 할 수 있다. 구 체적으로, 제2 도전층(116a)이 예를 들어, Mg가 도핑되어 있는 InxAlyGa(1-x-y)N 이라면, 어닐링을 통해서 Mg와 결합되어 있는 H를 떨어뜨림으로써, 제2 도전층(116a)이 p형 특성을 확실히 나타낼 수 있도록 한다.
프리 발광 구조체(110a)는 제2 블록 패턴(118) 상에 형성되는 제1 부분과, 인접한 제2 블록 패턴(118) 사이에 형성된 제2 부분으로 구분할 수 있고, 제2 부분의 상면은 제1 부분의 상면보다 낮게 형성되어 있어, 인접한 제1 부분 사이 영역(즉, 제2 부분의 상측 부분)은 오목 영역으로 정의될 수 있다.
도 23을 참조하면, 전술한 오목 영역을 채우도록 프리 발광 구조체(110a) 상에 제1 블록 패턴(118)을 형성한다. 여기서, 제1 블록 패턴(118)은 제2 도전층(116a)과 다른 도전형(예를 들어, n형)을 갖는 반도체 물질일 수 있다. 도시된 것과 같이, 프리 발광 구조체(110a)의 상면과 제1 블록 패턴(118)의 상면이 실질적으로 같은 평면에 있을 수도 있으나, 이에 한정되는 것은 아니다.
도 24를 참조하면, 제2 도전층(116a), 발광층(114a), 제1 도전층(112a)을 식각하여, 제2 도전 패턴(116), 발광 패턴(114), 제1 도전 패턴(112)을 포함하는 발광 구조체(110)를 형성할 수 있다.
이어서, 발광 구조체(110) 상에, 제2 전극(150)을 형성한다. 여기서, 제2 전극(150)은 반사율이 높은 물질을 사용할 수 있다. 제2 전극(150)은 예를 들어, 은(Ag), 알루미늄(Al)을 사용할 수 있다.
도면으로 표시하지 않았으나, 발광 구조체(110)와 제2 전극(150) 사이에 오 믹층이 형성되어 있을 수도 있다.
도 25을 참조하면, 도전 기판(200) 상에 기판(100)을 본딩한다.
도전 기판(200)은 도전성 기판이면 되는데, 예를 들어, 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, SOI(Silicon-On-Insulator), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나일 수 있다.
기판(100) 또는 도전 기판(200)은 실질적으로 평평한 것이 좋다(substantially flat). 기판(100) 또는 도전 기판(200)이 휘어져 있으면, 본딩하기가 어렵기 때문이다. 후술하겠으나, 기판(100)과 도전 기판(200) 사이에 중간 물질층(210)이 배치되기 때문에(특히, 중간 물질층(210)이 충분한 두께를 갖는 경우), 중간 물질층(210)이 기판(100) 또는 도전 기판(200)이 조금 휘어져 있는 정도는 보상(compensation)할 수 있다.
예를 들어, 도전 기판(200)과 기판(100)은 접착 본딩(adhesive bonding) 방식을 통해서 본딩될 수 있는데, 구체적으로 설명하면 다음과 같다.
먼저, 도전 기판(200)와 기판(100)를 깨끗하게 세정한다. 도전 기판(200)의 본딩면과, 기판(100)의 본딩면은 깨끗한 것이 좋다.
도전 기판(200)와 기판(100) 표면에 붙어있는 여러 가지 불순물들(예를 들어, 파티클(particle), 먼지(dust) 등)은 오염 소오스(contamination source)가 될 수 있기 때문이다. 즉, 도전 기판(200)와 기판(100)를 서로 본딩하였을 때, 도전 기판(200)와 기판(100) 사이에 전술한 불순물들이 있으면, 본딩 에너지(bonding energy)를 약화시킬 수 있다. 본딩 에너지가 약하면, 도전 기판(200)와 기판(100)가 쉽게 떨어질 수 있다.
이어서, 도전 기판(200)의 본딩면 또는, 기판(100)의 본딩면에 중간 물질층(210)을 형성한다. 도 25에서는 설명의 편의상 도전 기판(200)의 본딩면에 중간 물질층(210)이 형성되어 있는 것을 도시하였다. 도면에 도시하지 않았으나, 기판(100)의 제1 전극(140)의 프로파일에 따라 컨포말하게 중간 물질층(210)을 더 형성할 수 있거나, 발광 구조체(110)의 제2 전극(150) 상면에 중간 물질층(210)을 형성한 후 도전 기판(200)과 본딩할 수도 있다.
중간 물질층(210)은 도전성 물질 예를 들어, 금속층일 수 있다. 중간 물질층(210)이 금속층일 경우, 금속층은 예를 들어, Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 중 적어도 하나를 포함할 수 있다. 즉, 금속층은 Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 단일층일 수도 있고, 이들의 적층물일 수도 있고, 이들의 조합물일 수도 있다. 예를 들면, 금속층은 Au 단일층일수도 있고, Au-Sn 이중층일 수도 있고, Au와 Sn를 교대로 여러 번 적층한 멀티층일 수도 있다. 이러한 중간 물질층(210)은 제2 전극(150)에 비해 반사율은 낮은 물질일 수 있다.
이어서, 기판(100)에 형성된 제2 전극(150)과, 도전 기판(200)의 본딩면이 마주보도록 한다.
이어서, 도전 기판(200)과 기판(100)을 열처리하여 본딩한다. 열처리를 하면 서, 도전 기판(200)과 기판(100)을 압착하여 본딩할 수도 있다.
중간 물질층(210)으로 Au 단일층을 사용하는 경우, 열압착이 예를 들어, 약 200℃에서 450℃ 의 온도에서 진행할 수 있으나, 이 온도는 당업자에 의해 적절히 조절될 수 있다.
도 26을 참조하면, 기판(100)을 제거한다.
기판(100)을 제거하는 것은 LLO(Laser Lift Off) 공정을 이용할 수 있다. 구체적으로, 레이저는 기판(100) 측으로부터 조사되고, 레이저는 상대적으로 작은 면적을 가지고 있으므로 상대적으로 넓은 면적의 기판(100)을 스캔한다. 레이저를 이용하여 희생층(102)를 제거하게 된다. 그러면, 레이저가 조사되는 부분에서부터 순차적으로 기판(100)이 떨어지기 시작한다.
한편, 레이저 리프트 오프 공정에 의해 발광 소자가 손상입는 것을 방지하기 위해서, 레이저 리프트 오프 공정 전에 기판(100)의 두께를 얇게 할 수 있다. 전술한 바와 같이, 레이저가 조사되는 부분에서부터 순차적으로 기판(100)이 떨어지기 때문에, 기판(100)이 떨어질 때의 물리적 힘에 의해 발광 구조체(110)가 깨지거나 손상을 입을 수 있다. 그런데, CMP(Chemical Mechanical Polishing) 공정 등을 통해서 기판(100)의 두께를 미리 얇게 만들면, 기판(100)이 떨어질 때의 물리적 힘의 크기가 줄어들기 때문에 발광 구조체(110)의 손상을 줄일 수 있다.
도 27을 참조하면, 기판(100)을 제거함으로써 노출된 제1 블록 패턴(108) 상에, 제1 블록 패턴(108)의 형상을 따라서 절연 패턴(141)을 형성한다.
도 27에는 도시되지 않았지만, 절연 패턴(141)을 형성하지 않을 수도 있다.
이어서, 오믹층(145) 및 제1 전극(140)을 형성한다. 오믹층(145)은 ITO(Indium Tin Oxide), 징크(Zn), 징크 옥사이드(ZnO), 은(Ag), 주석(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 옥사이드(In2O3), 틴 옥사이드(SnO2), 구리(Cu), 텅스텐(W), 백금(Pt) 중 적어도 하나를 포함할 수 있다. 제1 전극(140)은 인듐 틴 옥사이드(ITO), 구리(Cu), 니켈(Ni), 크롬(Cr), 금(Au), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 바나듐(V), 텅스텐(W), 몰리브덴(Mo), 은(Ag) 중 적어도 하나를 포함할 수 있다.
이어서, 쏘잉(sawing) 공정을 통해서 칩 단위로 분리하면, 발광 소자(1)가 완성된다.
전술한 본 발명의 제1 실시예에 따른 발광 소자의 제조 방법을 통해서, 당업자는 나머지 발광 소자의 제조 방법을 유추할 수 있으므로 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a은 본 발명의 제1 실시예에 따른 발광 소자의 단면도이다.
도 1b는 도 1a의 영역 B를 자세히 도시한 도면이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 발광 소자에서 사용되는 제1 및 제2 블록 패턴의 예시적 형태를 나타내는 도면들이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 발광 소자에서 사용되는 제1 블록 패턴과 제2 블록 패턴 사이의 관계를 설명하는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 발광 소자의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 발광 소자를 설명하기 위한 단면도이다.
도 8는 본 발명의 제1 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 10는 본 발명의 제3 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 11는 본 발명의 제4 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 12은 본 발명의 제5 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 13 내지 도 15는 본 발명의 제6 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 제7 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 17 내지 도 20는 본 발명의 제8 내지 11 실시예에 따른 발광 장치를 설명 하기 위한 도면이다.
도 21 내지 도 27는 본 발명의 제1 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1~2: 발광 소자 108: 제1 블록 패턴
118: 제2 블록 패턴 110: 발광 구조체
140: 제1 전극 150: 제2 전극

Claims (10)

  1. 도전 기판;
    상기 도전 기판 상에 형성된 제1 블록 패턴(block pattern);
    상기 제1 블록 패턴이 형성된 상기 도전 기판 상에 순차적으로 적층된 제1 도전형의 제1 반도체 패턴, 발광 패턴, 제2 도전형의 제2 반도체 패턴을 포함하는 발광 구조체를 포함하되, 상기 발광 구조체는 상기 제1 블록 패턴 상에 형성된 제1 부분과 상기 인접한 제1 블록 패턴들 사이에 형성된 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분보다 낮게 형성되어 오목 영역이 정의되는 발광 구조체;
    상기 발광 구조체 상에 상기 오목 영역을 채우도록 형성하는 제2 블록 패턴; 및
    상기 도전 기판과 상기 제1 블록 패턴 사이에 배치되고, 상기 제1 반도체 패턴과 전기적으로 연결된 제1 전극을 포함하되,
    상기 제1 블록 패턴은 쇼트키 베리어(schottky barrier) 역할을 하는 제2 도전형의 제3 반도체 패턴을 포함하고, 상기 제2 블록 패턴은 버퍼 패턴인 발광 소자.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 블록 패턴과 상기 제2 블록 패턴은 서로 상보적인 형태를 갖는 발광 소자.
  5. 제 1항에 있어서,
    상기 제1 및 제2 블록 패턴 각각은 도트 형태, 메쉬 형태, 라인 형태 중 적어도 하나인 발광 소자.
  6. 제 1항에 있어서,
    상기 제2 블록 패턴 상에, 상기 제2 블록 패턴의 형상을 따라 형성된 절연 패턴을 포함하고,
    상기 발광 구조체와 상기 절연 패턴 상에 형성된 오믹층을 포함하는 발광 소자.
  7. 제 1항에 있어서,
    상기 제2 반도체 패턴과 전기적으로 연결된 제2 전극을 더 포함하는 발광 소자.
  8. 기판 상에 버퍼 패턴을 형성하고,
    상기 버퍼 패턴이 형성된 기판 상에, 순차적으로 적층된 제1 도전형의 제1 반도체층, 발광층, 제2 도전형의 제2 반도체층을 포함하는 프리 발광 구조체를 형성하되, 상기 프리 발광 구조체는 상기 버퍼 패턴 상에 형성된 제1 부분과 상기 인접한 버퍼 패턴 사이에 형성된 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분보다 낮게 형성되어 오목 영역이 정의되는 프리 발광 구조체를 형성하고,
    상기 프리 발광 구조체 상에 상기 오목 영역을 채우고, 쇼트키 베리어 역할을 하는 제1 도전형의 제3 반도체 패턴을 형성하는 발광 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 기판을 도전 기판에 본딩하되, 상기 제3 반도체 패턴이 상기 도전 기판과 마주보도록 본딩하고,
    상기 기판을 제거하는 것을 더 포함하는 발광 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 기판이 제거됨으로써 노출된 버퍼 패턴 상에, 상기 버퍼 패턴의 형상을 따라 절연 패턴을 형성하고,
    상기 발광 구조체와 상기 절연 패턴 상에 오믹층을 형성하는 것을 더 포함하 는 발광 소자의 제조 방법.
KR1020090033241A 2009-04-16 2009-04-16 발광 소자 및 그 제조 방법 KR101585102B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090033241A KR101585102B1 (ko) 2009-04-16 2009-04-16 발광 소자 및 그 제조 방법
US12/761,510 US8330183B2 (en) 2009-04-16 2010-04-16 Light emitting element and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090033241A KR101585102B1 (ko) 2009-04-16 2009-04-16 발광 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100114722A KR20100114722A (ko) 2010-10-26
KR101585102B1 true KR101585102B1 (ko) 2016-01-13

Family

ID=42980346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090033241A KR101585102B1 (ko) 2009-04-16 2009-04-16 발광 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8330183B2 (ko)
KR (1) KR101585102B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145794A1 (ko) * 2010-05-18 2011-11-24 서울반도체 주식회사 파장변환층을 갖는 발광 다이오드 칩과 그 제조 방법, 및 그것을 포함하는 패키지 및 그 제조 방법
US8569737B2 (en) * 2010-12-08 2013-10-29 Lehigh University Broadband light emitting diodes and method for producing same
TWI441361B (zh) * 2010-12-31 2014-06-11 Interlight Optotech Corp 發光二極體封裝結構及其製造方法
JP2013232478A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 半導体発光装置及びその製造方法
KR20140100115A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 반도체 발광 소자
KR102463371B1 (ko) * 2015-10-12 2022-11-04 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자
US10923628B2 (en) 2018-09-27 2021-02-16 Lumileds Llc Micrometer scale light emitting diode displays on patterned templates and substrates
US10964845B2 (en) 2018-09-27 2021-03-30 Lumileds Llc Micro light emitting devices
US11201265B2 (en) 2018-09-27 2021-12-14 Lumileds Llc Micro light emitting devices
WO2020069467A1 (en) * 2018-09-27 2020-04-02 Lumileds Holding B.V. Micro light emitting devices
US10811460B2 (en) 2018-09-27 2020-10-20 Lumileds Holding B.V. Micrometer scale light emitting diode displays on patterned templates and substrates

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2889618B2 (ja) 1988-12-28 1999-05-10 株式会社リコー アレイ型半導体発光装置
JP2009004766A (ja) 2007-05-24 2009-01-08 Hitachi Cable Ltd 化合物半導体ウェハ、発光ダイオード及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4010483A (en) * 1974-08-08 1977-03-01 International Telephone And Telegraph Corporation Current confining light emitting diode
US4092561A (en) * 1975-09-22 1978-05-30 Rca Corporation Stripe contact providing a uniform current density
US4868614A (en) * 1981-02-09 1989-09-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting semiconductor device matrix with non-single-crystalline semiconductor
US5048035A (en) * 1989-05-31 1991-09-10 Kabushiki Kaisha Toshiba Semiconductor light emitting device
TWI276230B (en) * 2001-12-04 2007-03-11 Epitech Corp Ltd Structure and manufacturing method of light emitting diode
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US7170097B2 (en) * 2003-02-14 2007-01-30 Cree, Inc. Inverted light emitting diode on conductive substrate
JP4254266B2 (ja) * 2003-02-20 2009-04-15 豊田合成株式会社 発光装置及び発光装置の製造方法
US6958494B2 (en) * 2003-08-14 2005-10-25 Dicon Fiberoptics, Inc. Light emitting diodes with current spreading layer
WO2006043422A1 (ja) * 2004-10-19 2006-04-27 Nichia Corporation 半導体素子
KR100813232B1 (ko) 2005-03-16 2008-03-13 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
US8026531B2 (en) * 2005-03-22 2011-09-27 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
CN100375303C (zh) * 2005-10-27 2008-03-12 晶能光电（江西）有限公司 含有金锗镍的欧姆电极、铟镓铝氮半导体发光元件及制造方法
KR100714627B1 (ko) 2005-11-01 2007-05-07 삼성전기주식회사 질화물 반도체 발광소자 및 제조방법
JP3992059B2 (ja) * 2005-11-21 2007-10-17 松下電工株式会社 発光装置の製造方法
TWI288979B (en) * 2006-02-23 2007-10-21 Arima Optoelectronics Corp Light emitting diode bonded with metal diffusion and manufacturing method thereof
US20080049164A1 (en) * 2006-08-22 2008-02-28 Samsung Electronics Co., Ltd., Backlight assembly, manufacturing method thereof, and liquid crystal display device
TWI370560B (en) * 2007-12-14 2012-08-11 Delta Electronics Inc Light-emitting diode device and manufacturing method thereof
TWI373153B (en) * 2008-09-22 2012-09-21 Ind Tech Res Inst Light emitting diode, and package structure and manufacturing method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2889618B2 (ja) 1988-12-28 1999-05-10 株式会社リコー アレイ型半導体発光装置
JP2009004766A (ja) 2007-05-24 2009-01-08 Hitachi Cable Ltd 化合物半導体ウェハ、発光ダイオード及びその製造方法

Also Published As

Publication number Publication date
US8330183B2 (en) 2012-12-11
US20100264441A1 (en) 2010-10-21
KR20100114722A (ko) 2010-10-26

Similar Documents

Publication Publication Date Title
KR101585102B1 (ko) 발광 소자 및 그 제조 방법
KR101530876B1 (ko) 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8889448B2 (en) Method of fabricating a light-emitting element
KR101332794B1 (ko) 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
TWI460884B (zh) 發光裝置，發光元件及其製造方法
KR101064020B1 (ko) 발광 소자 및 그 제조방법
US8476666B2 (en) Light emitting elements, light emitting devices including light emitting elements and methods of manufacturing such light emitting elements and/or devices
US9356007B2 (en) Light emitting device and lighting apparatus including the same
US7777240B2 (en) Optoelectronic device
KR101592201B1 (ko) 발광 장치 및 그 제조 방법
US20140124730A1 (en) Light emitting device and light emitting device array
EP2362455B1 (en) Light emitting device
KR20100024231A (ko) 광추출 효율이 향상된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US20080230791A1 (en) Optoelectronic device
EP2390928A2 (en) Light emitting device, light emitting device package, and lighting system
EP2573826A1 (en) Light emitting device
US20170114979A1 (en) Lens and light-emitting device module comprising the same
CN102856462A (zh) 发光器件和具有发光器件的照明系统
KR102294318B1 (ko) 발광 소자 및 이를 포함하는 발광 소자 어레이
KR20130041642A (ko) 발광소자 및 그 제조방법
KR20170124281A (ko) 발광소자 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 5