KR102463371B1 - 발광 소자 - Google Patents
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Abstract
실시 예는 제 2 전극이 형성되는 제 2 반도체층의 표면이 손상되는 것을 방지하여 저전류 특성 및 수율이 향상된 발광 소자에 관한 것으로, 지지 기판; 상기 지지 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물; 상기 제 1 반도체층을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층을 노출시키는 측면을 포함하는 복수 개의 홈; 상기 제 2 반도체층의 하부면에 배치되며, 상기 제 2 반도체층의 하부면을 부분적으로 노출시키는 복수 개의 제 1 절연 패턴; 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극; 상기 제 1 절연 패턴을 덮으며, 상기 제 2 반도체층과 전기적으로 접속되는 제 2 전극; 및 상기 지지 기판 상에 배치되어 상기 제 2 전극과 접속된 전극 패드를 포함한다.
Description
본 발명 실시 예는 저전류 특성 및 수율이 향상된 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
발광 다이오드는 제 1 반도체층, 활성층, 및 제 2 반도체층으로 구성된 발광 구조물 및 발광 구조물의 제 1 반도체층 및 제 2 반도체층과 각각 접속되는 제 1 전극 및 제 2 전극을 포함한다. 특히, 수직형 발광 소자의 제 1 전극은 제 1 반도체층, 활성층 및 제 2 반도체층을 선택적으로 제거하여 형성된 홈을 통해 제 1 반도체층과 전기적으로 연결되고, 제 2 전극은 홈에 의해 제거된 영역을 제외한 제 2 반도체층 하부면의 전면에 형성된다.
도 1은 일반적인 수직형 발광 소자의 단면도이다.
도 1과 같이, 제 1 전극(13a)은 홈(10h)을 통해 제 1 반도체층(10a)과 전기적으로 연결되고, 제 2 전극(13b)은 활성층(10b)을 사이에 두고 제 1 반도체층(10a)과 중첩된 제 2 반도체층(10c)의 하부면의 전면에 형성된다. 제 1, 제 2 전극(13a, 13b)은 스퍼터링(Sputtering) 방법을 이용하여 형성할 수 있다.
그런데, 제 1, 제 2 전극(13a, 13b)을 형성할 때, 제 1, 제 2 전극(13a, 13b)이 형성되는 제 1 반도체층(10a) 및 제 2 반도체층(10c)의 표면이 플라즈마에 의해 손상되는 문제가 발생할 수 있다. 특히, 제 1 반도체층(10a)에 비해 상대적으로 플라즈마에 노출되는 영역이 넓은 제 2 반도체층(10c)이 손상 정도가 더욱 심하다. 이에 따라, 발광 소자의 저전류 특성이 저하되며, 수율이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 제 2 반도체층과 제 2 전극 사이에 형성된 복수 개의 절연 패턴을 포함하는 발광 소자를 제공하는 데 있다.
본 발명의 한 실시 예의 발광 소자는 지지 기판; 상기 지지 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물; 상기 제 1 반도체층을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층을 노출시키는 측면을 포함하는 복수 개의 홈; 상기 제 2 반도체층의 하부면에 배치되며, 상기 제 2 반도체층의 하부면을 부분적으로 노출시키는 복수 개의 제 1 절연 패턴; 상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극; 상기 제 1 절연 패턴을 덮으며, 상기 제 2 반도체층과 전기적으로 접속되는 제 2 전극; 및 상기 지지 기판 상에 배치되어 상기 제 2 전극과 접속된 전극 패드를 포함한다.
본 발명의 발광 소자는 다음과 같은 효과가 있다.
첫째, 제 2 반도체층의 하부면에 형성된 복수 개의 제 1 절연 패턴이 제 2 반도체층과 전기적으로 접속되는 제 2 전극의 형성 시, 제 2 반도체층이 손상되는 것을 방지할 수 있다. 특히, 제 1 절연 패턴을 제 1 반도체층과 제 1 전극 사이에도 형성하여, 제 1 반도체층의 손상 역시 방지할 수 있다.
둘째, 제 1 절연 패턴의 직경 및 인접한 제 1 절연 패턴의 사이의 간격을 조절하여, 전극 패드와 가까운 영역과 전극 패드와 상대적으로 먼 영역의 전류 주입을 조절할 수 있다. 이에 따라, 전체적으로 균일한 발광을 갖는 발광 소자를 제공할 수 있다.
도 1은 일반적인 수직형 발광 소자의 단면도이다.
도 2a는 본 발명 실시 예의 발광 소자의 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'의 단면도이다.
도 2c는 도 2b의 제 1 영역의 확대도이다.
도 3a는 본 발명 다른 실시 예의 발광 소자의 단면도이다.
도 3b는 도 3a의 제 1 영역의 확대도이다.
도 4a는 일반적인 제 2 반도체층 표면의 사진이다.
도 4b 내지 도 4d는 제 2 반도체층 표면에 제 1 절연 패턴을 형성한 평면 사진이다.
도 5a 내지 도 5c는 도 4a 내지 도 4d의 구동 전압, 발광 출력 및 수율을 비교한 그래프이다.
도 6은 본 발명 또 다른 실시 예의 발광 소자의 단면도이다.
도 2a는 본 발명 실시 예의 발광 소자의 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'의 단면도이다.
도 2c는 도 2b의 제 1 영역의 확대도이다.
도 3a는 본 발명 다른 실시 예의 발광 소자의 단면도이다.
도 3b는 도 3a의 제 1 영역의 확대도이다.
도 4a는 일반적인 제 2 반도체층 표면의 사진이다.
도 4b 내지 도 4d는 제 2 반도체층 표면에 제 1 절연 패턴을 형성한 평면 사진이다.
도 5a 내지 도 5c는 도 4a 내지 도 4d의 구동 전압, 발광 출력 및 수율을 비교한 그래프이다.
도 6은 본 발명 또 다른 실시 예의 발광 소자의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 실시 예의 발광 소자를 상세히 설명하면 다음과 같다.
도 2a는 본 발명 실시 예의 발광 소자의 평면도이며, 도 2b는 도 2a의 Ⅰ-Ⅰ'의 단면도이다. 그리고, 도 2c는 도 2b의 제 1 영역의 확대도이다.
도 2a, 도 2b 및 도 2c와 같이, 본 발명 실시 예의 발광 소자는 지지 기판(150) 상에 배치되며, 제 1 반도체층(100a), 활성층(100b) 및 제 2 반도체층(100c)을 포함하는 발광 구조물(100), 제 1 반도체층(100a)을 노출시키는 바닥면과 제 1 반도체층(100a), 활성층(100b) 및 제 2 반도체층(100c)을 노출시키는 측면을 포함하는 복수 개의 홈(100h), 제 2 반도체층(100c)의 하부면에 형성되며, 제 2 반도체층(100c)의 하부면을 부분적으로 노출시키는 복수 개의 제 1 절연 패턴(110a), 홈(100h)의 바닥면에서 노출된 제 1 반도체층(100a)과 전기적으로 접속되는 제 1 전극(120), 제 1 절연 패턴(110a)을 덮으며 제 2 반도체층(100c)과 전기적으로 접속되는 제 2 전극(130), 및 지지 기판(150) 상에 배치되어 제 2 전극(130)과 접속된 전극 패드(140)를 포함한다.
구체적으로, 지지 기판(150)은 제 1 전극(120)과 전기적으로 접속되어 제 1 전극(120)의 전극 패드로 기능한다. 이를 위해, 지지 기판(150)은 전도성을 갖는 물질로 형성될 수 있다. 예를 들어, 지지 기판(150)은 Au, Sn, In, Ag, Ni, Nb, Cu 등과 같은 금속 또는 이들의 합금으로 형성되거나, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등과 같은 투명 전도성 산화물을 더 포함할 수 있다.
발광 구조물(100)은 제 1 반도체층(100a), 제 2 반도체층(100c) 및 활성층(100b)을 포함하여 이루어질 수 있다. 도면에서는 지지 기판(150) 상에 제 2 반도체층(100c), 활성층(100b) 및 제 1 반도체층(100a)이 차례로 적층된 구조를 도시하였다.
제 1 반도체층(100a)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제 1 반도체층(100a)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, Si, Ge, Sn 등 과 같은 n형 도펀트가 도핑될 수 있다.
활성층(100b)은 제 1 반도체층(100a) 및 제 2 반도체층(100c)으로부터 제공되는 캐리어인 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다. 활성층(100b)은 반도체 화합물, 예를 들어, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다. 활성층(100b)이 양자우물구조인 경우에는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
제 2 반도체층(100c)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제 2 반도체층(100c)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트가 도핑될 수 있다.
특히, 도시하지는 않았으나, 상기와 같은 발광 구조물(100)을 감싸도록 보호층(미도시)이 형성될 수 있다. 보호층(미도시)은 비전도성의 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 보호층(미도시)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다. 또한, 제 1 반도체층(100a)의 상부면이 러프니스 패턴(105)을 가져, 보호층(미도시) 역시 러프니스 패턴을 따라 형성될 수 있다. 이 때, 러프니스 패턴(105)은 도시된 바와 같이 균일하거나 불균일할 수 있다.
제 1 전극(120)은 제 1 반도체층(100a)을 노출시키는 홈(100h)을 통해 제 1 반도체층(100a)과 전기적으로 접속될 수 있다. 홈(100h)은 제 1 반도체층(100a), 활성층(100b) 및 제 2 반도체층(100c)이 선택적으로 제거된 구조로, 바닥면에서 제 1 반도체층(100a)을 노출시키며 측면에서 제 1 반도체층(100a), 제 2 반도체층(100c) 및 활성층(100b)을 노출시킨다.
상기와 같은 제 1 전극(120)은 지지 기판(150)으로부터 전달되는 캐리어를 제 1 반도체층(100a)으로 주입시킨다. 이를 위해, 지지 기판(150)의 상부면이 홈(100h) 내부로 돌출되어 지지 기판(150)과 제 1 전극(120)이 전기적으로 접속될 수 있다.
제 1 전극(120)은 투명 전도성 산화물(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 투명 전도성 산화물은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다. 또한, 제 1 전극(120)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속을 포함할 수도 있으며, 투명 전도성 산화물과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있으며, 이에 한정하지 않는다.
제 2 전극(130)은 제 2 반도체층(100c)과 전기적으로 접속된다. 이 때, 제 2 전극(130)과 제 2 반도체층(100c) 사이에는 복수 개의 제 1 절연 패턴(110a)이 배치되어, 제 1 절연 패턴(110a)에 의해 제 2 전극(130)과 제 2 반도체층(100c)의 접촉 면적이 조절되며, 제 1 절연 패턴(110a)이 형성되지 않은 영역에서 제 2 반도체층(100c)과 제 2 전극(130)이 전기적으로 접속될 수 있다.
제 1 절연 패턴(110a)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다. 특히, 상기와 같은 제 1 절연 패턴(110a)은 홈(100h)의 측면에서 노출된 제 1 반도체층(100a), 제 2 반도체층(100c) 및 활성층(100b)을 덮도록 제 2 절연 패턴(110b)과 동일한 공정으로 형성할 수 있다. 이 경우, 마스크만 변경하여, 제 1, 제 2 절연 패턴(110a, 110b)을 형성할 수 있으므로, 종래에 비해 공정이 추가되지 않는다. 제 2 절연 패턴(110b)은 제 2 반도체층(100c)과 전기적으로 접속되는 제 2 전극(130)이 홈의 측면에서 노출된 제 1 반도체층(100a) 및 활성층(100b)과 접속되는 것을 방지하고, 동시에 지지 기판(150)과 활성층(100b) 및 제 2 반도체층(100c)의 접속 역시 방지할 수 있다.
제 1 절연 패턴(110a)은 제 2 반도체층(100c) 하부면에 제 2 전극(130)을 형성할 때, 플라즈마에 의해 제 2 반도체층(100c) 표면이 손상되는 문제를 방지한다. 또한, 제 1 절연 패턴(110a)이 형성된 영역은 캐리어의 주입이 차단되는 것으로, 제 1 절연 패턴(110a)은 전류 차단층(Current Blocking Layer; CBL)으로 기능할 수 있다.
구체적으로, 제 2 반도체층(100c) 하부면에 제 2 전극 물질을 스퍼터 방식으로 형성할 때, 종래와 같이 제 2 반도체층(100c)의 하부면의 전면을 노출시켜 제 2 반도체층(100c)의 하부면의 전면에 제 2 전극(130)을 형성하는 경우, 플라즈마에 의해 제 2 반도체층(100c) 하부면의 전면이 손상될 수 있다. 그리고, 이에 따라 수율이 저하되고 저전류 특성 역시 저하되는 문제가 발생한다.
반면에, 본 발명 실시 예의 발광 소자는 제 2 반도체층(100c) 하부면에 배치된 복수 개의 제 1 절연 패턴(110a)에 의해 제 2 반도체층(100c)의 일부만이 노출된다. 따라서, 제 2 전극(130)을 형성할 때, 제 1 절연 패턴(110a)과 중첩되는 제 2 반도체층(100c)의 하부면은 손상되지 않으므로, 제 2 반도체층(100c)의 손상 정도를 감소시킬 수 있다.
제 1 절연 패턴(110a)은 상부면이 원형, 타원형, 다각형 중 선택된 형상일 수 있으며, 이에 한정하지 않는다. 그리고, 제 1 절연 패턴(110a)의 직경은 용이하게 조절 가능하며, 제 1 절연 패턴(110a)의 직경은 15㎛ 내지 17㎛인 것이 바람직하다.
이는, 제 1 절연 패턴(110a)의 직경이 너무 큰 경우, 제 2 반도체층(100c)과 제 2 전극(130)의 접촉 면적이 좁아져 캐리어 전달 특성이 낮아지며, 제 1 절연 패턴(110a)의 직경이 너무 작은 경우, 제 2 반도체층(100c) 하부면의 대부분이 노출되어 제 2 반도체층(100c) 하부면의 손상을 효율적으로 방지하기 어렵기 때문이다.
또한, 제 1 절연 패턴(110a)의 직경은 도시된 바와 같이 서로 상이할 수 있다.
일반적으로, 전극 패드(140)로부터 제 2 반도체층(100c)으로 캐리어가 주입될 때, 전극 패드(140)에서 멀어질수록 캐리어의 주입 특성이 저하된다. 따라서, 본 발명 실시 예의 발광 소자는 인접한 홀 사이의 제 1 절연 패턴(110a)의 직경이 전극 패드(140)와 멀어질수록 점점 작아질 수 있다. 즉, 전극 패드(140)와 인접한 부분의 캐리어 주입 특성과 전극 패드(140)와 먼 부분의 캐리어 주입 특성의 밸런스를 맞추기 위해, 전극 패드(140)와 인접한 부분의 제 1 절연 패턴(110a)의 직경(D1)이 가장 크고, 전극 패드(140)와 가장 먼 부분의 제 1 절연 패턴(110a)의 직경(D2)이 제일 작다.
도면에서는 제 2 반도체층(100c)의 제 1 영역(A1), 제 2 영역(A2)이 독립적으로 제 1 절연 패턴(110a)의 직경이 전극 패드(140)와 멀어질수록 작아지는 구조를 도시하였으나, 제 2 반도체층(100c)의 전 영역에서 제 1 절연 패턴(110a)의 직경이 전극 패드(140)와 멀어질수록 작아지는 구조를 가질 수 있다. 이 경우, 전극 패드(140)와 인접한 제 1 영역(A1)의 제 1 절연 패턴(110a)의 가장 작은 직경이 제 2 영역(A2)의 제 1 절연 패턴(110a)의 가장 큰 직경보다 크다.
제 2 전극(130)은 제 1 절연 패턴(110a)을 덮으며, 인접한 제 1 절연 패턴(110a) 사이에서 제 2 반도체층(100c)과 전기적으로 접속되고, 발광 구조물(100) 외부까지 연장된 구조로 형성되어 지지 기판(150) 상에 형성된 전극 패드(140)와 전기적으로 연결될 수 있다.
제 2 전극(130)은 제 1 금속층(130a)과 제 2 금속층(130b)이 적층된 구조일 수 있다. 도면에서는 제 1 금속층(130a) 상에 제 2 금속층(130b)이 배치된 것을 도시하였으나, 제 1 금속층(130a)과 제 2 금속층(130b)의 적층 구조는 변경 가능하다.
제 1 금속층(130a)은 활성층(100b)에서 발생한 광을 제 1 반도체층(100a) 방향으로 반사시키기 위한 반사층으로 기능할 수 있다. 제 1 금속층(130a)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf 등과 같이 반사율이 높은 물질로 형성되거나, 상기 반사율이 높은 물질과, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 투명 전도성 물질이 적층된 구조일 수 있다.
제 2 금속층(130b)은 전극 패드(140)로부터 주입된 캐리어가 수평적으로 골고루 퍼질 수 있도록 우수한 전기 전도성을 갖는 물질로 형성될 수 있다. 제 2 금속층(130b)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 투명 전도성 산화물로 형성될 수 있다.
제 2 전극(130)은 지지 기판(150)과 제 2 전극(130) 사이에 배치된 제 3 절연 패턴(110c)을 통해 지지 기판(150)과 전기적으로 절연될 수 있다. 제 3 절연 패턴(110c)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다. 제 3 절연 패턴(110c)은 제 2 전극(130)을 완전히 덮어, 제 2 전극(130)이 제 1 절연 패턴(110a)과 제 3 절연 패턴(110c)에 의해 완전히 감싸진 구조일 수 있다.
상기와 같은 본 발명 실시 예의 발광 소자는 제 2 반도체층(100c)의 하부면에 복수 개의 제 1 절연 패턴(110a)을 부분적으로 형성하여, 제 2 반도체층(100c)과 전기적으로 접속되는 제 2 전극(130)의 형성 시, 제 2 반도체층(100c)이 손상되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 다른 실시 예의 발광 소자를 상세히 설명하면 다음과 같다.
도 3a는 본 발명 다른 실시 예의 발광 소자의 단면도이며, 도 3b는 도 3a의 제 1 영역의 확대도이다.
도 3a 및 도 3b와 같이, 본 발명 다른 실시 예의 발광 소자는 제 1 절연 패턴(110a)의 직경이 모두 동일하며, 인접한 제 1 절연 패턴(110a) 사이의 간격 전극 패드(140)에서 멀어질수록 넓어진다. 구체적으로, 전극 패드(140)와 가장 인접한 부분에서 서로 인접한 제 1 절연 패턴(110a) 사이의 간격(W1)이 가장 좁고, 전극 패드(140)와 가장 먼 부분의 인접한 제 1 절연 패턴(110a) 사이의 간격(W2) 제일 넓어, 전극 패드(140)와 먼 영역은 제 2 반도체층(100c)과 제 2 전극(130)의 접촉 면적이 넓어져 캐리어 주입이 용이하다.
즉, 도 2a 내지 도 2c의 실시 예의 발광 소자는 제 1 절연 패턴(110a)의 직경을 조절하여 전극 패드(140)와 인접한 영과 전극 패드(140)와 이격된 영역의 캐리어 주입 밸런스를 조절하나, 도 3a 및 도 3b의 다른 실시 예의 발광 소자는 인접한 제 1 절연 패턴(110a) 사이의 간격을 조절하여 전극 패드(140)와 인접한 영역과 전극 패드(140)와 이격된 영역의 캐리어 주입 밸런스를 조절한다.
이 때, 인접한 제 1 절연 패턴(110a) 사이의 간격은 용이하게 조절 가능하다. 그런데, 인접한 제 1 절연 패턴(110a) 사이의 간격이 너무 좁은 경우 제 2 반도체층(100c)과 제 2 전극(130)의 접촉 면적이 좁아져 캐리어 주입 특성이 낮아진다. 반대로, 인접한 제 1 절연 패턴(110a) 사이의 간격이 너무 넓은 경우 제 2 반도체층(100c) 하부면의 대부분이 노출되어 제 2 반도체층(100c) 하부면의 손상을 효율적으로 방지하기 어렵다. 따라서, 인접한 제 1 절연 패턴(110a) 사이의 간격은 15㎛ 내지 20㎛인 것이 바람직하다.
이하, 제 1 절연 패턴(110a)의 총 면적에 따른 발광 소자의 구동 전압, 발광 출력 및 수율을 비교한 결과가 다음과 같다. 제 1 절연 패턴(110a)의 총 면적은 인접한 제 1 절연 패턴(110a) 사이의 간격에 의해 조절될 수 있다.
도 4a는 일반적인 제 2 반도체층 표면의 사진이며, 도 4b 내지 도 4d는 제 2 반도체층 표면에 상부면이 원형인 제 1 절연 패턴을 형성한 평면 사진이다. 도 5a 내지 도 5c는 도 4a 내지 도 4d의 구동 전압, 발광 출력 및 수율을 비교한 그래프이다. 그리고, 표 도 4a 내지 도 4d의 발광 소자의 제 1 절연 패턴(110a)의 직경과 인접한 제 1 절연 패턴(110a) 사이의 간격을 나타낸 표이다.
| 제 2 반도체층 하부 면적 대비 제 1 절연 패턴의 총 면적 | 제 1 절연 패턴의 직경(㎛) | 인접한 제 1 절연 패턴 사이의 간격(㎛) |
| 0%(도 4a) | 0 | 0 |
| 20%(도 4b) | 7 내지 8 | 15 내지 17 |
| 50%(도 4c) | 7 내지 8 | 9 내지 11 |
| 80%(도 4d) | 7 내지 8 | 3 내지 5 |
제 1 절연 패턴(110a)이 없는 일반적인 발광 소자는 도 4a와 같이, 제 2 반도체층(100c)의 하부면의 전면이 노출된다. 따라서, 제 2 전극(130)을 형성하기 위한 플라즈마에 의해 제 2 반도체층(100c)의 하부면의 전면이 손상된다.
반면에, 도 4b 내지 도 4d와 같이, 제 2 반도체층(100c) 하부면에 제 1 절연 패턴(110a)을 형성하고, 제 1 절연 패턴(110a)의 총 면적을 증가시키는 경우, 도 5a 내지 도 5c와 같이, 제 1 절연 패턴(110a)이 없는 종래의 발광 소자에 비해 구동 전압 및 발광 출력이 저하되나 수율은 향상된다. 구동 전압 및 발광 출력이 저하되는 것은 제 2 반도체층(100c)과 제 2 전극(130)의 접촉 면적이 감소했기 때문이며, 반대로 수율이 향상되는 것은 제 2 반도체층(100c)의 하부면의 손상 정도가 감소됐기 때문이다.
따라서, 본 발명 실시 예는 구동 전압, 발광 출력 및 수율의 변화를 고려하여, 제 1 절연 패턴(110a)의 총 면적이 제 2 반도체층(100c)의 하부면의 전체 면적의 30% 내지 40%일 수 있다. 제 1 절연 패턴(110a)의 총 면적이 제 2 반도체층(100c)의 하부면의 전체 면적의 30% 내지 40%인 경우, 구동 전압은 약 0.1V증가하며, 발광 출력이 약 3% 하락하나, 수율이 3%개선될 수 있다.
이하, 본 발명 또 다른 실시 예의 발광 소자를 구체적으로 설명하면 다음과 같다.
도 6은 본 발명 또 다른 실시 예의 발광 소자의 단면도이다.
상술한 바와 같이, 제 1 전극(130) 역시 스퍼터링(Sputtering) 방법을 이용하여 홈(100h)의 바닥면에서 노출된 제 1 반도체층(100a)과 전기적으로 접속된다. 따라서, 제 1 전극(130)을 형성하는 공정에 의해 제 1 반도체층(100a)의 하부면 역시 손상될 수 있다.
따라서, 본 발명 또 다른 실시 예의 발광 소자는 제 2 반도체층(100c)의 하부면 뿐만 아니라 도 6과 같이, 홈(100h)의 바닥면에서 노출된 제 2 반도체층(100a)의 하부면에도 복수 개의 제 1 절연 패턴(110a)을 형성할 수 있다. 이 경우, 제 1 전극(120)을 형성할 때, 제 1 절연 패턴(110a)과 중첩되는 제 1 반도체층(100a)의 하부면은 손상되지 않으므로, 제 1 반도체층(100a)의 손상 정도를 감소시킬 수 있다.
상기와 같은 본 발명 실시 예의 발광 소자는 제 2 반도체층(100c)의 하부면에 복수 개의 제 1 절연 패턴(110a)을 부분적으로 형성하여, 제 2 반도체층(100c)과 전기적으로 접속되는 제 2 전극(130)의 형성 시, 제 2 반도체층(100c)이 손상되는 것을 방지할 수 있다. 또한, 제 1 절연 패턴(110a)을 제 1 반도체층(100a) 하부면에도 더 형성할 수 있다.
더욱이, 제 1 절연 패턴(110a)의 직경 및 인접한 제 1 절연 패턴(110a) 사이의 간격을 조절하여, 전극 패드(140)와 가까운 영역과 전극 패드(140)와 상대적으로 먼 영역의 전류 주입을 조절할 수 있다. 이에 따라, 전체적으로 균일한 발광을 갖는 발광 소자를 제공할 수 있다.
상기와 같은 본 발명 실시 예의 발광 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광 소자는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 소자에서 발산되는 광을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 발광 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 발광 구조물 100a: 제 1 반도체층
100b: 활성층 100c: 제 2 반도체층
105: 러프니스 패턴 110a: 제 1 절연 패턴
110b: 제 2 절연 패턴 110c: 제 3 절연 패턴
120: 제 1 전극 130: 제 2 전극
130a: 제 1 금속층 130b: 제 2 금속층
140: 전극 패드 150: 지지 기판
100b: 활성층 100c: 제 2 반도체층
105: 러프니스 패턴 110a: 제 1 절연 패턴
110b: 제 2 절연 패턴 110c: 제 3 절연 패턴
120: 제 1 전극 130: 제 2 전극
130a: 제 1 금속층 130b: 제 2 금속층
140: 전극 패드 150: 지지 기판
Claims (15)
- 지지 기판;
상기 지지 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물;
상기 제 1 반도체층을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층을 노출시키는 측면을 포함하는 복수 개의 홈;
상기 제 2 반도체층의 하부면에 배치되며, 상기 제 2 반도체층의 하부면을 부분적으로 노출시키는 복수 개의 제 1 절연 패턴;
상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극;
상기 제 1 절연 패턴을 덮으며, 상기 제 2 반도체층과 전기적으로 접속되는 제 2 전극; 및
상기 지지 기판 상에 배치되어 상기 제 2 전극과 접속된 전극 패드를 포함하며,
상기 제 2 전극과 상기 제 2 반도체층의 접촉 면적은 상기 전극 패드와 멀어질수록 넓어지고,
상기 제 1 절연 패턴의 직경은 모두 동일한 발광 소자. - 삭제
- 지지 기판;
상기 지지 기판 상에 배치되며, 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물;
상기 제 1 반도체층을 노출시키는 바닥면과 상기 제 1 반도체층, 활성층 및 제 2 반도체층을 노출시키는 측면을 포함하는 복수 개의 홈;
상기 제 2 반도체층의 하부면에 배치되며, 상기 제 2 반도체층의 하부면을 부분적으로 노출시키는 복수 개의 제 1 절연 패턴;
상기 홈의 바닥면에서 노출된 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극;
상기 제 1 절연 패턴을 덮으며, 상기 제 2 반도체층과 전기적으로 접속되는 제 2 전극; 및
상기 지지 기판 상에 배치되어 상기 제 2 전극과 접속된 전극 패드를 포함하며,
상기 제 1 절연 패턴의 직경이 상기 전극 패드와 멀어질수록 작아지고,
인접한 상기 제 1 절연 패턴 사이의 간격이 모두 동일한 발광 소자. - 제 1 항에 있어서,
인접한 상기 제 1 절연 패턴 사이의 간격이 상기 전극 패드와 멀어질수록 커지고,
상기 복수 개의 제 1 절연 패턴의 총 면적이 상기 제 2 반도체층의 하부면의 전체 면적의 30% 내지 40%인 발광 소자. - 제 1 항 또는 제 3 항에 있어서,
상기 복수 개의 제 1 절연 패턴이 상기 제 1 반도체층과 상기 제 1 전극 사이에 더 배치되고,
상기 복수 개의 제 1 절연 패턴이 상기 제 1 반도체층의 하부면을 부분적으로 노출시켜, 상기 제 1 전극이 상기 제 1 절연 패턴에 의해 노출된 상기 제 1 반도체층의 하부면과 접촉하고,
상기 지지 기판의 상부면이 상기 홈 내부로 돌출 형성되어, 상기 지지 기판이 상기 제 1 전극과 전기적으로 접속되고,
상기 지지 기판과 상기 제 2 전극 사이에 상기 지지 기판과 상기 제 2 전극을 전기적으로 절연시키는 제 2 절연 패턴이 배치된 발광 소자. - 제 1 항 또는 제 3 항에 있어서,
상기 제 1 절연 패턴의 상부면은 원형, 타원형, 다각형 중 선택된 형상인 발광 소자.
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