WO2021137535A1 - 디스플레이용 발광 소자 및 그것을 가지는 유닛 픽셀 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 유닛 픽셀 Download PDF

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WO2021137535A1
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type semiconductor
semiconductor layer
emitting device
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김재헌
이소라
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서울바이오시스주식회사
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    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape

Definitions

  • the present disclosure relates to a display device, and more particularly, to a light emitting element for display for preventing surface non-luminous recombination, a unit pixel having the same, a pixel module, and a display device.
  • a light emitting diode is an inorganic light source and is used in various fields such as display devices, vehicle lamps, and general lighting. Light emitting diodes have long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a conventional light emitting diode has been mainly used as a backlight light source in a display device.
  • an LED display that directly implements an image using a light emitting diode has been developed.
  • a display device generally implements various colors by using a mixed color of blue, green, and red.
  • the display device includes a plurality of pixels to implement various images, each pixel has blue, green, and red sub-pixels, a color of a specific pixel is determined through the colors of these sub-pixels, and a combination of these pixels.
  • the LED can emit light of various colors according to its material, so that individual LED chips emitting blue, green, and red can be arranged on a two-dimensional plane to provide a display device.
  • the size of the micro LED is very small, for example 200 micrometers or less and 100 micrometers or less, and various problems occur due to such a small size. In particular, it is difficult to handle the small size of the light emitting diode, so it is not easy to directly mount the light emitting diode on the display panel.
  • micro LEDs generally operate under current densities, where their luminous efficiency is low. Because the surface non-luminescent recombination is not saturated under such low current density, it is very difficult to increase the luminous efficiency. In addition, microLEDs have an increased effect of surface non-luminescent recombination due to their small size. In particular, since GaAs or GaP-based red LEDs have a large carrier diffusion distance, it is an important task to solve quantum efficiency reduction due to surface non-luminous recombination.
  • An object of the present disclosure is to provide a light emitting device and a display device suitable for preventing current leakage due to surface recombination.
  • Another problem to be solved by the present disclosure is to provide a unit pixel and a display device capable of reducing a mounting process time.
  • Another problem to be solved by the present disclosure is to provide a unit pixel suitable for mounting on a circuit board and a display device having the same.
  • a light emitting device for a display includes: a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, and having a side surface exposing the active layer; and an insulating region formed along an edge of the light emitting structure in a thickness direction of the second conductivity-type semiconductor layer and the active layer, wherein the insulating region is formed by ion implantation.
  • a light emitting device for a display including a light emitting structure, wherein the light emitting structure includes: a first conductivity type semiconductor layer; a second conductivity type semiconductor layer; an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; and an oxide region forming layer interposed between the second conductivity type semiconductor layer and the active layer, wherein the light emitting structure includes a side surface exposing the active layer, and the oxide region forming layer is partially inward from the side surface of the light emitting structure contains an oxidized oxidized region.
  • a unit pixel includes: a first light emitting device; a second light emitting element; and a third light emitting device, wherein the first to third light emitting devices each include a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer and having a side surface, the light emitting devices having different colors Light is emitted, and at least one of the first to third light emitting devices includes an insulating region formed by ion implantation in a thickness direction of the second conductivity type semiconductor layer and the active layer along an edge of the light emitting structure. do.
  • a unit pixel includes: a first light emitting device; a second light emitting element; and a third light emitting device, wherein the first to third light emitting devices each include a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer and having a side surface, the light emitting devices having different colors Emitting light, the light emitting structure of the first light emitting device further includes an oxide region forming layer interposed between the second conductivity type semiconductor layer and the active layer, and the light emitting structure of the first light emitting device exposes the active layer and a side surface, and the oxide region forming layer includes an oxide region partially oxidized inward from the side surface of the light emitting structure of the first light emitting device.
  • FIG. 1 is a schematic plan view for explaining a display device according to an embodiment of the present disclosure.
  • FIG. 2A is a schematic plan view illustrating a light emitting device according to an embodiment of the present disclosure.
  • Fig. 2B is a schematic cross-sectional view taken along line A-A of Fig. 2A;
  • 3A is a schematic plan view for explaining a light emitting device according to an embodiment of the present disclosure.
  • Fig. 3B is a schematic cross-sectional view taken along line B-B of Fig. 3A;
  • 4A is a schematic plan view illustrating a unit pixel according to an embodiment of the present disclosure.
  • Fig. 4B is a schematic cross-sectional view taken along line C-C of Fig. 4A;
  • 5A is a schematic plan view illustrating a pixel module according to an embodiment of the present disclosure.
  • Fig. 5B is a schematic cross-sectional view taken along line D-D of Fig. 5A;
  • 5C is a schematic rear view illustrating a pixel module according to an embodiment of the present disclosure.
  • 5D is a schematic circuit diagram illustrating a pixel module according to an embodiment of the present disclosure.
  • 5E is a schematic circuit diagram illustrating a pixel module according to another embodiment of the present disclosure.
  • 6A, 6B, and 6C are schematic plan views for explaining various modifications of a unit pixel, respectively.
  • FIG. 7A is a schematic plan view for explaining a light emitting device according to an embodiment of the present disclosure.
  • Fig. 7B is a schematic cross-sectional view taken along line E-E of Fig. 7A;
  • FIG. 8A is a schematic cross-sectional view illustrating a light emitting device according to an embodiment of the present disclosure.
  • FIG. 8B is a schematic cross-sectional view for explaining a light emitting device according to an embodiment of the present disclosure.
  • 9A, 9B, and 9C are schematic plan and cross-sectional views for explaining a method of manufacturing a light emitting device according to an embodiment of the present disclosure.
  • FIGS. 10A and 10B are schematic plan and cross-sectional views for explaining a method of manufacturing a light emitting device according to an embodiment of the present disclosure.
  • FIG. 11 is a schematic plan view for explaining a light emitting device according to an embodiment of the present disclosure.
  • 12A and 12B are schematic cross-sectional views taken along line H-H and I-I of FIG. 11, respectively;
  • a light emitting device for a display includes: a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, and having a side surface exposing the active layer; and an insulating region formed along an edge of the light emitting structure in a thickness direction of the second conductivity-type semiconductor layer and the active layer, wherein the insulating region is formed by ion implantation.
  • the insulating region By adopting the insulating region, it is possible to prevent non-luminous recombination from occurring on the surface of the light emitting structure, and thus, it is possible to improve the luminous efficiency of the light emitting device.
  • the insulating region may include a side surface of the active layer. Accordingly, it is possible to prevent non-luminescent recombination by moving electrons and holes to the surface of the active layer in the active layer.
  • the insulating region may be formed in a ring shape along an edge of the light emitting structure. In another embodiment, the insulating region may be formed in a partial region along the edge of the light emitting structure.
  • the insulating region may extend in a thickness direction of the first conductivity-type semiconductor layer.
  • the light emitting device may include a mesa disposed on a partial region of the first conductivity type semiconductor layer, the mesa including the second conductivity type semiconductor layer and the active layer, and the insulating region may include a mesa of the mesa. at least some of the sides.
  • some of the side surfaces of the mesa may be spaced apart from the insulating region, and some of the side surfaces of the mesa spaced apart from the insulating region may be covered with a surface protection layer.
  • the surface protective layer may include Al 2 O 3 , SiNx or SiO 2 .
  • the light emitting structure may be separated from the growth substrate.
  • the light emitting device may emit red light.
  • the light emitting device includes a first LED stack including the light emitting structure; a second LED stack positioned below the first LED stack; and a third LED stack positioned below the second LED stack, wherein the second LED stack may emit blue light, and the third LED stack may emit green light.
  • a light emitting device for a display including a light emitting structure, wherein the light emitting structure includes: a first conductivity type semiconductor layer; a second conductivity type semiconductor layer; an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; and an oxide region forming layer interposed between the second conductivity type semiconductor layer and the active layer, wherein the light emitting structure includes a side surface exposing the active layer, and the oxide region forming layer is partially inward from the side surface of the light emitting structure contains an oxidized oxidized region.
  • the oxide region forming layer may be formed of a group III-V compound semiconductor containing Al.
  • the oxide region may be formed in a ring shape.
  • the light emitting structure may emit red light.
  • the light emitting device may include: a first LED stack including the light emitting structure; a second LED stack positioned below the first LED stack; and a third LED stack positioned below the second LED stack, wherein the second LED stack may emit blue light, and the third LED stack may emit green light.
  • a unit pixel includes: a first light emitting device; a second light emitting element; and a third light emitting device, wherein the first to third light emitting devices each include a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer and having a side surface, the light emitting devices having different colors Light is emitted, and at least one of the first to third light emitting devices includes an insulating region formed by ion implantation in a thickness direction of the second conductivity type semiconductor layer and the active layer along an edge of the light emitting structure. do.
  • first to third light emitting devices may be aligned with each other in a transverse direction. In another embodiment, the first to third light emitting devices may be stacked in a vertical direction to each other.
  • a unit pixel includes: a first light emitting device; a second light emitting element; and a third light emitting device, wherein the first to third light emitting devices each include a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer and having a side surface, the light emitting devices having different colors Emitting light, the light emitting structure of the first light emitting device further includes an oxide region forming layer interposed between the second conductivity type semiconductor layer and the active layer, and the light emitting structure of the first light emitting device exposes the active layer and a side surface, and the oxide region forming layer includes an oxide region partially oxidized inward from the side surface of the light emitting structure of the first light emitting device.
  • first to third light emitting devices may be aligned with each other in a transverse direction. In another embodiment, the first to third light emitting devices may be stacked in a vertical direction to each other.
  • the display device 10000 may be a micro LED display device, and includes a VR display device such as a smart watch, a VR headset, or an AR display device such as augmented reality glasses.
  • a VR display device such as a smart watch, a VR headset, or an AR display device such as augmented reality glasses.
  • a display apparatus 10000 includes a panel substrate 2100 and a plurality of pixel modules 1000 .
  • the panel substrate 2100 may include a circuit for passive matrix driving or active matrix driving.
  • the panel substrate 2100 may include wirings and resistors therein, and in another embodiment, the panel substrate 2100 may include wirings, transistors, and capacitors.
  • the panel substrate 2100 may also have pads on its top surface that can be electrically connected to an arranged circuit.
  • Each pixel module 1000 may include a circuit board ( 1001 of FIG. 5A ) and a plurality of unit pixels 100 disposed on the circuit board 1001 .
  • each unit pixel 100 includes a plurality of light emitting elements 10; 10a, 10b, and 10c.
  • the light emitting devices 10 may include light emitting devices 10a, 10b, and 10c that emit light of different colors.
  • the light emitting elements 10a , 10b , and 10c in each unit pixel 100 may be arranged in a line as shown in FIG. 1 .
  • the light emitting elements 10a, 10b, and 10c may be arranged in a vertical direction with respect to a display screen on which an image is implemented.
  • each component of the display apparatus 10000 will be described in detail in the order of the light emitting element 10 , the unit pixel 100 , and the pixel module 1000 arranged in the display apparatus 10000 .
  • FIG. 2A is a schematic plan view for explaining a light emitting device 10a according to an embodiment of the present disclosure
  • FIG. 2B is a schematic cross-sectional view taken along the cut line A-A of FIG. 2A
  • FIG. 3A is a schematic plan view for explaining the light emitting devices 10b and 10c according to an embodiment of the present disclosure
  • FIG. 3B is a schematic cross-sectional view taken along the cut line B-B of FIG. 3A .
  • the light emitting device 10a includes a light emitting structure including a first conductivity type semiconductor layer 21 , an active layer 23 , and a second conductivity type semiconductor layer 25 .
  • the light emitting structure also includes an insulating region 37 formed by ion implantation.
  • the light emitting device 10a may include an ohmic contact layer 27 , an insulating layer 29 , a first electrode pad 31 , and a second electrode pad 33 .
  • the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 of the light emitting device 10a may be grown on a substrate.
  • the substrate may be various substrates that can be used for semiconductor growth, such as a GaAs substrate and a Si substrate.
  • the growth substrate may be removed from the semiconductor layers using a technique such as mechanical polishing, chemical etching, or the like.
  • the light emitting device 10a may emit red light
  • the semiconductor layers include gallium aluminum arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), and aluminum gallium indium phosphide (aluminum). gallium indium phosphide, AlGaInP), or gallium phosphide (GaP).
  • the first conductivity type and the second conductivity type have opposite polarities.
  • the first conductivity type is n-type
  • the second conductivity type is p
  • the second conductivity type becomes n-type.
  • the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 are formed on a substrate in a chamber using a known method such as molecular beam epitaxy or metal organic chemical vapor deposition (MOCVD). can be grown on
  • MOCVD metal organic chemical vapor deposition
  • the first conductivity-type semiconductor layer 21 includes n-type impurities (eg, Si, Ge, Sn)
  • the second conductivity-type semiconductor layer 25 includes p-type impurities (eg, Mg, Sr, Ba) may be included.
  • the active layer 23 may include a single quantum well structure or a multi-quantum well structure, and the composition ratio of the nitride-based semiconductor is adjusted to emit a desired wavelength. For example, in the case of the light emitting device 10a, the active layer 23 may emit red light.
  • the first conductivity type semiconductor layer 21 may have irregularities due to surface texturing.
  • the surface texturing may be performed, for example, by patterning using a dry etching process.
  • cone-shaped protrusions may be formed, the height of the cone may be about 2.5 to 3um, the cone interval may be about 1.5 to 2um, and the bottom diameter of the cone may be about 3um.
  • the color difference may be reduced by forming the unevenness on the surface of the first conductivity type semiconductor layer 21 .
  • the left and right color difference may be reduced by adopting the first conductive type semiconductor layer textured as above.
  • the active layer 23 and the second conductivity type semiconductor layer 25 are disposed on the first conductivity type semiconductor layer 21 .
  • the through hole 25a may penetrate the active layer 23 and the second conductivity type semiconductor layer 25 to expose the first conductivity type semiconductor layer 21 .
  • the insulating region 37 may be disposed along the edge of the light emitting structure.
  • the insulating region 37 may be formed by ion implantation, and the semiconductor region is converted into an insulating region by the ion implantation.
  • the insulating region 37 may be continuously formed along the edge of the light emitting structure, but is not limited thereto, and may be formed in some regions.
  • the shading region 37 is formed over the second conductivity-type semiconductor layer 25 and the active layer 23 , and may also be formed in the first conductivity-type semiconductor layer 21 .
  • the insulating region 37 may be formed in a partial thickness region of the first conductivity type semiconductor layer 21 , but is not limited thereto, and may be formed over the entire thickness of the first conductivity type semiconductor layer 21 . have.
  • the insulating region 37 defines a light emitting region in which electrons and holes can combine among the regions of the active layer 23 . Furthermore, the insulating region 37 may prevent carriers from moving to the edge of the light emitting structure, and may prevent non-light emitting recombination from occurring on the surface of the light emitting structure. In the GaAs or GaP-based red or green LED, the insulating region 37 can improve luminous efficiency by preventing surface non-luminous recombination in particular.
  • the ohmic contact layer 27 is disposed on the second conductivity type semiconductor layer 25 to make ohmic contact with the second conductivity type semiconductor layer 25 .
  • the ohmic contact layer 27 may be formed of a single layer or multiple layers, and may be formed of a transparent conductive oxide film or a metal film.
  • the transparent conductive oxide film may include, for example, ITO or ZnO, and the metal film may include metals such as Al, Ti, Cr, Ni, Au, and alloys thereof.
  • the insulating layer 29 covers the ohmic contact layer 27 . Furthermore, the insulating layer 29 may cover the side surface of the light emitting structure. The insulating layer 29 may also cover the sidewall in the through hole 25a. Meanwhile, the insulating layer 29 may have an opening 29a exposing the ohmic contact layer 27 and an opening 29b exposing the first conductivity type semiconductor layer 21 in the through hole 25a.
  • the insulating layer 29 may be formed of a single layer or multiple layers of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the insulating layer 29 may also include an insulating reflector, such as a distributed Bragg reflector.
  • the insulating layer 29 may be used as a surface protection layer to prevent surface non-luminous recombination that may occur in the inner wall of the through hole 25a.
  • chemical treatment may be performed to remove surface defects formed on the inner wall of the through hole 25a.
  • the inner wall of the through hole 25a may be surface-treated using, for example, a diluted HF solution or a diluted Cl solution.
  • the sidewall of the surface-treated through-hole 25a may be covered with an aluminum oxide film, a silicon oxide film, or a silicon nitride film, thereby reducing surface non-luminous recombination.
  • the first electrode pad 31 and the second electrode pad 33 are disposed on the insulating layer 29 .
  • the second electrode pad 33 may be electrically connected to the ohmic contact layer 27 through the opening 29a, and the first electrode pad 31 may be connected to the first conductivity type semiconductor layer 21 through the opening 29b. ) can be electrically connected to.
  • the first and/or second electrode pads 31 and 33 may be formed of a single layer or a multi-layered metal.
  • metals such as Al, Ti, Cr, Ni, Au, and alloys thereof may be used.
  • the light emitting device 10a may further include a layer having an additional function in addition to the above-described layer.
  • a layer having an additional function in addition to the above-described layer.
  • various layers such as a reflective layer that reflects light, an additional insulating layer for insulating a specific component, and a solder prevention layer for preventing the diffusion of solder may be further included.
  • the positions or shapes of the first and second electrode pads 31 and 33 may also be variously changed.
  • the ohmic contact layer 27 may be omitted, and the second electrode pad 33 may directly contact the second conductivity type semiconductor layer 25 .
  • the first electrode pad 31 is illustrated as directly connected to the first conductivity type semiconductor layer 21 , a contact layer is first formed on the first conductivity type semiconductor layer 21 exposed to the via hole 25a. and the first electrode pad 31 may be connected to the contact layer.
  • the light emitting devices 10b and 10c have a structure substantially similar to that of the light emitting device 10a.
  • the difference between the light emitting devices 10b and 10c and the light emitting device 10a will be mainly described.
  • the semiconductor layers are indium gallium nitride (InGaN), gallium nitride (GaN), gallium phosphide (GaP), aluminum gallium indium phosphide (AlGaInP), or aluminum gallium phosphide (AlGaP). ) may be included.
  • InGaN indium gallium nitride
  • GaN gallium nitride
  • GaP gallium phosphide
  • AlGaInP aluminum gallium indium phosphide
  • AlGaP aluminum gallium phosphide
  • the semiconductor layer may include gallium nitride (GaN), indium gallium nitride (InGaN), or zinc selenide (ZnSe).
  • GaN gallium nitride
  • InGaN indium gallium nitride
  • ZnSe zinc selenide
  • the second conductivity type semiconductor layer 25 and the active layer 23 may have a mesa (M) structure and be disposed on the first conductivity type semiconductor layer 21 .
  • the mesa M includes the second conductivity type semiconductor layer 25 and the active layer 23 , and may include a part of the first conductivity type semiconductor layer 21 as shown in FIG. 3B .
  • the mesa M is positioned on a partial region of the first conductivity type semiconductor layer 21 , and the top surface of the first conductivity type semiconductor layer 21 may be exposed around the mesa M .
  • the side surface of the mesa M and the inner wall of the through hole 25a may be surface-treated by chemical etching, and the insulating layer 29 may function as a surface protective layer.
  • the side of the mesa M may be surface-treated using a basic etching solution such as KOH, tetramethylammonium hydroxide (TMAH), or NaOH.
  • the light emitting elements 10b and 10c do not include the insulating region 37 .
  • the present disclosure is not limited thereto, and the light emitting devices 10b and 10c may also include an insulating region 37 .
  • the green light emitting device 10b is a GaP series
  • the light emitting device 10b may include an insulating region 37 like the light emitting device 10a described with reference to FIGS. 2A and 2B above.
  • FIG. 4A is a schematic plan view for explaining the unit pixel 100 according to an embodiment of the present disclosure
  • FIG. 4B is a schematic cross-sectional view taken along the cut line C-C of FIG. 4A.
  • the unit pixel 100 includes a transparent substrate 121 , the first to third light emitting devices 10a , 10b , and 10c , a light blocking layer 123 , an adhesive layer 125 , and a step difference. It may include a control layer 127 , connection layers 129a , 129b , 129c and 129d , bumps 133a , 133b , 133c , 133d , and a protective layer 131 .
  • the unit pixel 100 provides one pixel including the first to third light emitting elements 10a, 10b, and 10c.
  • the first to third light emitting elements 10a , 10b , and 10c emit light of different colors, and they respectively correspond to sub-pixels.
  • the transparent substrate 121 is a light-transmitting substrate such as PET, a glass substrate, a quartz substrate, or a sapphire substrate.
  • the transparent substrate 121 is disposed on the light emission surface of the display device ( 10000 in FIG. 1 ), and the light emitted from the light emitting devices 10a , 10b , and 10c is emitted to the outside through the transparent substrate 121 .
  • the transparent substrate 121 may include irregularities PR on the light emitting surface. Light emission efficiency can be improved through the unevenness (PR), and more uniform light can be emitted.
  • the transparent substrate 121 may also include an anti-reflective coating, or may include an anti-glare layer or may be treated with an anti-glare treatment.
  • the transparent substrate 121 may have a thickness of, for example, about 50 ⁇ m to 500 ⁇ m.
  • the transparent substrate 121 Since the transparent substrate 121 is disposed on the light emitting surface, the transparent substrate 121 does not include a circuit. However, the present disclosure is not limited thereto, and may include a circuit.
  • one unit pixel 100 is formed on one transparent substrate 121
  • a plurality of unit pixels 1000 may be formed on one transparent substrate 121 .
  • the light blocking layer 123 may include a light absorbing material that absorbs light, such as carbon black.
  • the light absorbing material prevents light generated by the light emitting elements 10a, 10b, and 10c from leaking to the side in the region between the transparent substrate 121 and the light emitting elements 10a, 10b, and 10c, and Improves contrast.
  • the light blocking layer 123 may have a window 123a for a light propagation path so that the light generated by the light emitting devices 10a, 10b, and 10c is incident on the transparent substrate 121 .
  • the transparent substrate 121 may be patterned to expose the transparent substrate 121 .
  • the width of the window 123a may be narrower than the width of the light emitting device, but is not limited thereto, and the width of the window 123a may be greater than or equal to the width of the light emitting device.
  • the window 123a of the light blocking layer 123 also defines the alignment position of the light emitting elements 10a, 10b, 10c. Accordingly, separate alignment markers for defining alignment positions of the light emitting elements 10a, 10b, and 10c may be omitted.
  • alignment markers are provided on the transparent substrate 121 or on the light blocking layer 123 or the adhesive layer 125 to provide positions for aligning the light emitting elements 10a, 10b, and 10c. ) may be provided.
  • the adhesive layer 125 is attached on the transparent substrate 121 .
  • the adhesive layer 125 may cover the light blocking layer 123 .
  • the adhesive layer 125 may be attached to the front surface of the transparent substrate 121 , but is not limited thereto, and may be attached to a portion of the transparent substrate 121 to expose a region near the edge of the transparent substrate 121 .
  • the adhesive layer 125 is used to attach the light emitting elements 10a, 10b, and 10c to the transparent substrate 121 .
  • the adhesive layer 125 may fill the window formed in the light blocking layer 123 .
  • the adhesive layer 125 may be formed of a light-transmitting layer, and transmits light emitted from the light emitting devices 10a, 10b, and 10c.
  • the adhesive layer 125 may include a light diffusing material such as SiO2, TiO2, or ZnO to diffuse light. The light diffusing material prevents the light emitting elements 10a, 10b, 10c from being viewed from the light emitting surface.
  • the first to third light emitting devices 10a , 10b , and 10c are disposed on the transparent substrate 121 .
  • the first to third light emitting devices 10a , 10b , and 10c may be attached to the transparent substrate 121 by an adhesive layer 125 .
  • the first to third light emitting devices 10a , 10b , and 10c may be disposed to correspond to the windows 123a of the light blocking layer 123 .
  • alignment markers may be added to provide alignment positions of the light emitting elements 10a, 10b, and 10c.
  • the first to third light emitting devices 10a, 10b, and 10c may be, for example, a red light emitting device, a green light emitting device, or a blue light emitting device. Since the detailed configuration of each of the first to third light emitting devices 10a, 10b, and 10c is the same as described above with reference to FIGS. 2A, 2B, 3A, and 3B, a detailed description thereof will be omitted.
  • the first to third light emitting devices 10a , 10b , and 10c may be arranged in a line as shown in FIG. 4A .
  • the sapphire substrate may include clean cut surfaces (eg, m-plane) and other cut surfaces (eg, a-plane) by the crystal plane according to the cutting direction.
  • clean cut surfaces of the sapphire substrate 121 may be parallel to the alignment direction of the light emitting devices 10a, 10b, and 10c.
  • clean cut surfaces eg, m-plane
  • the other two cut surfaces eg, a-plane
  • clean cut surfaces are disposed on the left and right of an observer observing the display.
  • the first to third light emitting devices 10a, 10b, and 10c may have been previously described with reference to FIGS. 2A, 2B, 3A and 3B, but are not limited thereto, and may have various horizontal or flip-chip structures. Light emitting devices may be used.
  • the step control layer 127 covers the first to third light emitting devices 10a, 10b, and 10c.
  • the step control layer 127 has openings 127a exposing the first and second electrode pads 31 and 33 of the light emitting devices 10a, 10b, and 10c.
  • the step control layer 127 is required to form the connection layers 129a, 129b, 129c, and 129d and the bumps 133a, 133b, 133c, and 133d.
  • the step control layer 127 may be formed to equalize the heights of positions where the bumps 133a , 133b , 133c 133d are formed.
  • the step control layer 127 may be formed of, for example, photosensitive polyimide.
  • the step control layer 127 may have a concave-convex pattern along the edge as shown in FIG. 4A .
  • the shape of the concavo-convex pattern may vary. Also, the depth and width of the concave portion formed in the concave-convex pattern or the depth and width of the convex portion may be adjusted.
  • the concavo-convex pattern formed on the step control layer 127 may reduce the compressive stress applied by the step control layer 127 to the adhesive layer 125 to prevent peeling of the step control layer 127 and the adhesive layer 125 .
  • the step control layer 127 may be formed to partially expose the edge of the adhesive layer 125 as shown in FIG. 4A, but is not limited thereto. In particular, the step control layer 127 may be disposed in a region surrounded by the edge of the adhesive layer 125 .
  • connection layers 129a, 129b, 129c, and 129d are formed on the step control layer 127 .
  • the connection layers 129a, 129b, 129c, and 129d are first and second electrode pads of the first to third light emitting devices 10a, 10b, and 10c through the openings 127a of the step control layer 127 . It can be connected to the fields (31, 33).
  • connection layer 129a is electrically connected to the first conductivity type semiconductor layer of the first light emitting device 10a
  • the connection layer 129b is the first conductivity type semiconductor layer of the second light emitting device 10b.
  • the connection layer 129c may be electrically connected to the first conductivity type semiconductor layer of the third light emitting device 10c
  • the connection layer 129d may include the first to third light emitting devices 10a
  • the second conductivity-type semiconductor layers of 10b and 10c) may be electrically and in common.
  • the connection layers 129a, 129b, 129c, and 129d may be formed together on the step control layer 127, and may include, for example, Au.
  • Bumps 133a, 133b, 133c, and 133d are formed on the connection layers 129a, 129b, 129c, and 129d, respectively.
  • the first bump 133a may be electrically connected to the first conductivity-type semiconductor layer of the first light emitting device 10a through the connection layer 129a
  • the second bump 133b may be connected to the connection layer ( 129b) may be electrically connected to the first conductivity-type semiconductor layer of the second light emitting device 10b
  • the third bump 133c may be electrically connected to the first conductive type semiconductor layer of the third light emitting device 10c through the connection layer 129c. It may be electrically connected to the conductive type semiconductor layer.
  • the fourth bump 133d may be electrically commonly connected to the second conductivity-type semiconductor layers of the first to third light emitting devices 10a, 10b, and 10c through the connection layer 129d.
  • the bumps 133a, 133b, 133c, 133d may be formed of, for example, a metal and/or a metal alloy such as AuSn, SnAg, Sn, CuSn, CuN, CuAg, Sb, Ni, Zn, Mo, Co, solder, or the like.
  • the passivation layer 131 may cover side surfaces of the bumps 133a , 133b , 133c , and 133d , and may cover the step difference control layer 127 .
  • the protective layer 131 may cover the adhesive layer 125 exposed around the step control layer 127 .
  • the passivation layer 131 may be formed of, for example, photosensitive solder resist (PSR). Therefore, the passivation layer 131 is first patterned through photography and development, and then the bumps 133a, 133b, 133c, and 133d are removed.
  • the protective layer 131 is formed to have openings exposing the contact layers 129a , 129b , 129c and 129d , and the bumps 133a , 133b , 133c and 133d are formed through the openings of the protective layer 131 . may be formed within.
  • the bumps 133a, 133b, 133c, and 133d may be omitted.
  • the protective layer 131 may be formed of a light absorbing material such as a white reflective material or black epoxy to prevent light leakage.
  • FIG. 5A is a schematic plan view for explaining a pixel module 1000 according to an embodiment of the present disclosure
  • FIG. 5B is a schematic cross-sectional view taken along the cut-off line DD of FIG. 5A
  • FIG. 5C is a pixel module 1000 of FIG. It is a rear view
  • FIG. 5D is a circuit diagram of the pixel module 1000 .
  • the pixel module 1000 includes a circuit board 1001 and unit pixels 100 arranged on the circuit board 1001 . Furthermore, the pixel module 1000 may further include a cover layer 1010 covering the unit pixels 100 .
  • the circuit board 1001 may include a circuit for electrically connecting the panel board 2100 and the light emitting devices 10a, 10b, and 10c.
  • a circuit in the circuit board 1001 may be formed in a multi-layered structure.
  • the circuit board 1001 may also include a passive circuit for driving the light emitting elements 10a, 10b, and 10c in a passive matrix driving manner or an active circuit for driving in an active matrix driving manner.
  • the circuit board 1001 may include pads 1003 exposed on the surface. The pads 1003 may be arranged to correspond to the bumps 133a , 133b , 133c , and 133c in the unit pixels 100 to be mounted thereon.
  • the unit pixels 100 may be aligned on the circuit board 1001 .
  • the unit pixels 100 may be arranged in a 2 ⁇ 2 matrix as shown in FIG. 5A, but is not limited thereto, and may be arranged in various matrices such as 2 ⁇ 3, 3 ⁇ 3, 4 ⁇ 4, 5 ⁇ 5, etc. can be
  • the unit pixels 100 are bonded to the circuit board 1001 by a bonding material 1005 .
  • the bonding material 1005 may bond the bumps 133a, 133b, 133c, and 133d to the pads 1003 .
  • the bonding material 1005 may be omitted.
  • the cover layer 1010 covers the plurality of unit pixels 100 .
  • the cover layer 1010 may prevent light interference between the unit pixels 100 to improve contrast of the display device.
  • the cover layer 1010 may be formed of, for example, dry-film type solder resist (DFSR), photoimageable solder resist (PSR), black material (BM), or epoxy molding compound (EMC).
  • DFSR dry-film type solder resist
  • PSR photoimageable solder resist
  • BM black material
  • EMC epoxy molding compound
  • the cover layer 1010 may be formed using a technique such as lamination, spin coating, slit coating, or printing.
  • the display apparatus 10000 may be provided by mounting the pixel modules 1000 illustrated in FIGS. 5A and 5B on the panel substrate 2100 of FIG. 1 .
  • Circuit board 1001 has bottom pads connected to pads 1003 .
  • the bottom pads may be disposed to correspond to the pads 1003 one-to-one, but the number of the bottom pads may be reduced through a common connection.
  • a pixel module 1000 having unit pixels 100 arranged in a 2 ⁇ 2 matrix will be described with reference to FIGS. 5C and 5D, for example.
  • FIG. 5C shows a rear view of the pixel module 1000 , showing the bottom pads C1 , C2 , R1 , R2 , G1 , G2 , B1 and B2 of the circuit board 1001 .
  • the unit pixels 100 are arranged in a 2 ⁇ 2 matrix, a total of four pixel modules are arranged on the circuit board 1001 .
  • three light emitting devices 10a , 10b , and 10c are disposed on each unit pixel 100
  • four bumps 133a , 133b , 133c and 133d are disposed on each unit pixel 100 .
  • the pads 1003 corresponding to 16 bumps of the 4 unit pixels 100 may be provided on the circuit board 1001 .
  • only eight bottom pads may be disposed, and these eight bottom pads may be connected to the panel substrate 2100 to individually drive each of the light emitting devices 10a, 10b, and 10c.
  • 5D shows a schematic circuit diagram in which each of the light emitting elements 10a, 10b, and 10c is connected to the bottom pads C1, C2, R1, R2, G2, G2, B1 and B2 according to an embodiment.
  • the bottom pad C1 is commonly connected to cathodes of the light emitting devices 10a, 10b, and 10c disposed in the left column, and the bottom pad C2 is the light emitting device 10a disposed in the right column.
  • 10b, 10c are commonly connected to the cathodes.
  • the bottom pad B1 is connected to the anodes of the first light emitting elements 10a, and the bottom pad B1 is connected to the anodes of the second light emitting elements 10b.
  • the pad G1 may be connected, and the bottom pad R1 may be connected to the anodes of the third light emitting devices 10c.
  • the bottom pad B2 is connected to the anodes of the first light emitting elements 10a, and the bottom pad B2 is connected to the anodes of the second light emitting elements 10b.
  • the pad G2 may be connected, and the bottom pad R2 may be connected to the anodes of the third light emitting devices 10c.
  • the bottom pads R1 , G1 , B1 , R2 , G2 , and B2 represent pads connected to the red, green, and blue light emitting devices, respectively.
  • the arrangement of the red, green, and blue light emitting devices may be changed, and accordingly, positions at which the bottom pads R1 , G1 , B1 , R2 , G2 and B2 are connected may also be changed.
  • the first light emitting devices 10a are blue light emitting devices
  • the second light emitting devices 10b are green light emitting devices
  • the third light emitting devices 10c are red light emitting devices.
  • the floor pads are shown in anticipation of this.
  • the first light emitting devices 10a may be red light emitting devices and the third light emitting devices 10c may be blue light emitting devices.
  • the bottom pads R1 and R2 and the bottom pad B1 , B2) can be swapped.
  • the bottom pads C1 and C2 are commonly connected to cathodes of the light emitting devices in each row, and each of the bottom pads R1, G1, B1, R2, B2, G2 emits two light emitting diodes.
  • each of the light emitting elements 10a, 10b, and 10c can be independently driven while reducing the total number of bottom pads.
  • the bottom pads C1 and C2 are connected to cathodes of the light emitting devices, and the bottom pads R1, G1, B1, R2, B2, G2 are connected to the anodes of the light emitting devices. and, as shown in FIG. 5E, the bottom pads C1 and C2 are connected to the anodes of the light emitting devices, and the bottom pads R1, G1, B1, R2, B2, G2 are the light emitting devices. It may be connected to the cannodes of
  • the pixel module 1000 when the unit pixels 100 are arranged in a 2 ⁇ 2 matrix will be described, but when the unit pixels 100 are arranged in another matrix such as 3 ⁇ 3 or 5 ⁇ 5 Also, it is possible to reduce the number of floor pads by using a common connection circuit.
  • the light emitting elements 10a , 10b , and 10c in the pixel module 1000 may be individually driven by a driving IC disposed on the panel substrate 2100 , and an image is implemented by the plurality of pixel modules 1000 .
  • a driving IC disposed on the panel substrate 2100
  • an image is implemented by the plurality of pixel modules 1000 .
  • FIGS. 6A, 6B, and 6C are schematic plan views for explaining various modifications of a unit pixel, respectively.
  • FIGS. 6A, 6B, and 6C show various modifications of the concavo-convex pattern of the step control layer 127 .
  • the step control layer 127a may have a relatively wide concavo-convex pattern.
  • relatively narrow and slender portions are disposed at the corners of the step control layer 127a, and thus, it is possible to prevent stress from being concentrated on the corners of the step control layer 127a.
  • the concave portion and the convex portion of the step control layer 127a may have an arc shape having a constant radius, and the radius of the concave portion and the convex portion may be the same or different.
  • the bottom portion of the concave portion of the step adjustment layer 127b may be flat. Furthermore, as shown in FIG. 6C , the uneven pattern of the step control layer 127c may have a sawtooth shape.
  • the concavo-convex pattern of the step control layer 127 may be variously deformed, and in particular, it may be formed to prevent stress from being concentrated on the corners while the step control layer 127 is contracted.
  • the present embodiment by arranging the insulating region 37 formed by ion implantation along the edge of the light emitting device 10a, it is possible to prevent the occurrence of surface non-emission recombination at the side surface of the light emitting device 10a. Accordingly, in particular, the luminous efficiency of the light emitting device 10a emitting red light can be improved.
  • FIG. 7A is a schematic plan view for explaining a light emitting device according to an embodiment of the present disclosure
  • FIG. 7B is a schematic cross-sectional view taken along line E-E of FIG. 7A .
  • the light emitting device 10a' according to the present embodiment is substantially similar to the light emitting device 10a described with reference to FIGS. 2A and 2B above, but instead of the through hole 25a, a mesa (M) ) is different in that it is formed.
  • the mesa M is formed by removing the second conductivity type semiconductor layer 25 and the active layer 23 by etching, and the first conductivity type semiconductor layer 21 is exposed around the mesa M.
  • the mesa M may have side surfaces parallel to the first conductivity type semiconductor layer 21 except for a region for exposing the first conductivity type semiconductor layer 21 .
  • the insulating region 37 may be formed along the edge of the light emitting device 10a'. As shown in FIG. 7A , the insulating region 37 may be formed along the edge of the light emitting device 10a ′ in a ring shape, but the present disclosure is not limited thereto.
  • the insulating region 37 may be formed by ion implantation and prevents non-luminescent recombination that may be generated at the side of the mesa M.
  • the insulating region 37 may be formed over the second conductivity type semiconductor layer 25 , the active layer 23 , and the first conductivity type semiconductor layer 21 . As described above, the insulating region 37 may be formed over the entire thickness of the first conductivity-type semiconductor layer 21 , or may be formed in a partial thickness region as illustrated.
  • the insulating region 37 may also be formed on some side surfaces of the mesa M adjacent to the electrode 28 . By forming the insulating region 37 along the edge of the mesa M, it is possible to prevent surface non-luminescent recombination on the entire side surface of the mesa M. In this case, in order to provide a current path, the insulating region 37 may be formed in a partial thickness region of the first conductivity-type semiconductor layer 21 .
  • Electrode 28 is formed on the exposed first conductivity type semiconductor layer 21 .
  • the electrode 28 is in ohmic contact with the first conductivity type semiconductor layer 21 .
  • Electrode 28 may include, for example, AuGe or AuTe.
  • the insulating layer 29 may cover the electrode 27 and the electrode 28 , and may cover side surfaces of the first conductivity-type semiconductor layer 21 , the active layer 23 , and the second conductivity-type semiconductor layer 25 .
  • the insulating layer 29 may cover the second conductivity type semiconductor layer 25 exposed around the electrode 27 , and cover the first conductivity type semiconductor layer 21 exposed around the electrode 28 .
  • the insulating layer 29 may cover the side surface of the mesa M adjacent to the electrode 28 .
  • the insulating layer 29 may function as a surface protection layer, and the side surface of the mesa M may be surface-treated before forming the insulating layer 29 .
  • the insulating layer 29 may have openings exposing the electrodes 27 and 28, and the electrode pad 31 and the electrode pad 33 are electrically connected to the electrode 28 and the electrode 27 through the openings, respectively. can be connected.
  • FIG 8A is a schematic cross-sectional view for explaining a light emitting device 10a′′ according to an embodiment of the present disclosure.
  • the light emitting device according to this embodiment is substantially similar to the light emitting device 10a described with reference to FIGS. 2A and 2B, but instead of the insulating region 37, an oxide region ( 39x) is formed.
  • the oxide region forming layer 39 is disposed between the active layer 23 and the second conductivity type semiconductor layer 25 .
  • the present disclosure is not limited thereto, and the oxide region forming layer 39 may be disposed between the active layer 23 and the first conductivity type semiconductor layer 21 .
  • the oxide region forming layer 39 is exposed on the side surface of the light emitting structure, and the exposed oxide region forming layer 39 is oxidized to form an oxide region 39x.
  • the oxide region 39x may be formed along the edge of the light emitting structure.
  • the oxide region 39x prevents carriers from moving along the side of the light emitting structure to prevent surface non-luminescent recombination.
  • the light emitting region where electrons and holes are combined by the oxide region 39x may be concentrated in the inner region of the active layer 23 .
  • the oxide region forming layer 39 may contain a higher Al content than the semiconductor layers surrounding it, and thus may oxidize the side exposed by the oxidation process.
  • FIG. 8B is a schematic cross-sectional view for explaining a light emitting device 10a′′′ according to an embodiment of the present disclosure.
  • the light emitting device 10a"' is substantially similar to the light emitting device 10a' described with reference to FIGS. 7A and 7B, but with an insulating region ( 37) is different in that the oxide region 39x is formed instead.
  • an oxide region forming layer 39 is formed to form an oxide region 39x, and is oxidized by oxidizing the oxide region forming layer 39 exposed on the side surface of the light emitting structure or mesa M.
  • a region 39x is formed.
  • the oxide region 39x is shown to be formed along the perimeter of the mesa M, but the side of the mesa M adjacent to the electrode 28 has the oxide region 39x omitted.
  • 9A, 9B, and 9C are schematic plan and cross-sectional views for explaining a method of manufacturing the light emitting device 10a according to an embodiment of the present disclosure.
  • a first conductivity type semiconductor layer 21 , an active layer 23 , and a second conductivity type semiconductor layer 25 are grown on a substrate 51 .
  • the substrate 51 may be a GaAs substrate or a Si substrate, and the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 are semiconductor layers suitable for emitting red light.
  • ions are implanted to form an insulating region 37 in the semiconductor layers. Ions may be implanted into the semiconductor layers through an ion implantation process.
  • Ions may be implanted along the isolation region for isolating the light emitting device.
  • the dotted line indicates the position of the device isolation region where the light emitting devices 10a are to be individually separated.
  • ions may be implanted up to a partial thickness of the first conductivity type semiconductor layer 21 . Furthermore, ions may be implanted up to the substrate 51 to form the oxide region 37 over the entire thickness of the first conductivity-type semiconductor layer 21 .
  • each of the light emitting devices 10a is separated from each other by separating the devices along the device isolation region.
  • An electrode 27 , an insulating layer 29 , and electrode pads 31 and 33 may be formed before or after forming an isolation region ISO for separating the light emitting devices 10a from each other.
  • the substrate 51 is removed from the light emitting elements 10a.
  • the substrate 51 may be removed from the light emitting devices 10a by mechanical polishing or chemical etching.
  • the insulating region 37 may be formed along the side surface of the light emitting device 10a, and surface non-emission recombination is prevented by the oxide region 37 to improve the luminous efficiency of the light emitting device 10a. can do.
  • FIGS. 10A and 10B are schematic plan and cross-sectional views for explaining a method of manufacturing a light emitting device 10a′′ according to an embodiment of the present disclosure.
  • a first conductivity type semiconductor layer 21 , an active layer 23 , an oxide region forming layer 39 , and a second conductivity type semiconductor layer 25 are grown on a substrate 51 .
  • the substrate 51 may be a GaAs substrate or a Si substrate, and the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 are semiconductor layers suitable for emitting red light.
  • the oxide region forming layer 39 may be formed of a semiconductor layer having a high Al content.
  • an isolation region ISO is formed.
  • the device isolation region ISO defines a region of the light emitting device 10a′′.
  • the side surface of the oxide region forming layer 39 is exposed by the device isolation region ISO.
  • an oxide region 39x is formed by oxidizing the oxide region forming layer 39 .
  • the oxide region 39x may be formed along the periphery of the light emitting device 10a′′. Oxidation may be performed, for example, at a temperature of 400° C. or higher.
  • the oxide region forming layer 39 controls the Al composition ratio and the oxidation temperature. Accordingly, an oxidation rate of 10 times or more may be exhibited as compared to the first and second conductivity-type semiconductor layers 21 and 25 .
  • An oxide region 39x is formed in the oxide region forming layer 39 exposed by the element isolation region ISO by the oxidation process.
  • the oxide region 39x proceeds into the oxide region forming layer 39 through the oxide region forming layer 39 exposed to the device isolation region ISO.
  • an electrode 27 , an insulating layer 29 , and electrode pads 31 and 33 may be formed, and the substrate 51 is removed from the light emitting device 10a ′′.
  • the insulating region 39x may be formed along the side surface of the light emitting device 10a′′, and the surface non-luminous recombination is prevented by the oxide region 39x, so that the light emitting efficiency of the light emitting device 10a′′ is prevented. can be improved
  • the light emitting elements 10a, 10b, and 10c constitute a sub-pixel, and these sub-pixels are combined to constitute the unit pixel 100 described with reference to FIGS. 4A and 4B.
  • the unit pixel 100 the light emitting devices 10a , 10b , and 10c can be easily mounted on the display panel 2100 .
  • the unit pixel 100 instead of the unit pixel 100 in which the light emitting elements 10a, 10b, and 10c are individually mounted, a light emitting element in which a plurality of LEDs are stacked may be used as a unit pixel. Accordingly, the unit pixel 100 has a structure in which the light emitting elements 10a, 10b, and 10c are arranged in a horizontal direction, but in the unit pixel introduced below, the light emitting elements 10a, 10b, and 10c are vertically stacked. has a structured structure.
  • a unit pixel in which a plurality of LEDs are stacked that is, the light emitting device 100a will be described in detail with reference to FIGS. 11, 12A, and 12B.
  • the light emitting device 100a constitutes one unit pixel, and these light emitting devices 100a may be directly mounted on the display panel 2100 , or after being manufactured as the panel module 1000 , the display It may be mounted on the panel 2100 .
  • FIG. 11 is a schematic plan view for explaining the light emitting device 100a according to an embodiment of the present disclosure
  • FIGS. 12A and 12B are diagrams for explaining the light emitting device 100a according to an embodiment of the present disclosure, respectively.
  • 11 are schematic cross-sectional views taken along perforated lines HH and II.
  • the bump pads 273a, 273b, 273c, and 273d are illustrated and described as being disposed on the upper side, but the light emitting device 100a is flip-bonded on the circuit board. In this case, the bump pads ( 273a, 273b, 273c, 273d) are disposed below. Furthermore, in certain embodiments, the bump pads 273a , 273b , 273c , and 273d may be omitted. Also, although the substrate 241 is shown together, the substrate 241 may be omitted.
  • the light emitting device 100a includes a first LED stack 223, a second LED stack 233, a third LED stack 243, a first transparent electrode 225, The second transparent electrode 235 , the third transparent electrode 245 , the first n-electrode pad 227a , the second n-electrode pad 237a , the third n-electrode pad 247a , and the upper p-electrode pad 237b , lower p electrode pad 247b, first to third lower connectors 239a, 239b, and 239c, lower buried vias 255a and 55b, upper buried vias 265a, 65b, 65c, 65d, th
  • the light emitting device 100a includes through holes 223h1 , 223h2 , 223h3 , 223h4 penetrating through the first LED stack 223 , through holes 233h1 and 233h2 penetrating through the second LED stack 233 , and A capping layer 257 may be included.
  • the first LED stack 223 may include an insulating region 237 .
  • first to third LED stacks 223 , 233 , and 243 are stacked in a vertical direction. Meanwhile, each of the LED stacks 223 , 233 , and 243 is grown on different growth substrates, but in embodiments of the present disclosure, the growth substrates do not remain in the final light emitting device 100a and are all removed. Accordingly, the light emitting device 100a does not include a growth substrate. However, the present disclosure is not necessarily limited thereto, and at least one growth substrate may be included.
  • the first LED stack 223 , the second LED stack 233 , and the third LED stack 243 have a first conductivity type semiconductor layer 223a , 233a , or 243a , and second conductivity type semiconductor layers 223b and 233b, respectively. , or 243b) and an active layer (not shown) interposed therebetween.
  • the active layer may in particular have a multi-quantum well structure.
  • a second LED stack 233 is disposed under the first LED stack 223
  • a third LED stack 243 is disposed under the second LED stack 233 .
  • Light generated in the first to third LED stacks 223 , 233 , and 243 is finally emitted to the outside through the third LED stack 243 .
  • the first LED stack 223 may emit light of a longer wavelength compared to the second and third LED stacks 233 and 243 , and the second LED stack 233 is the third LED stack 233 .
  • the first LED stack 223 may be an inorganic light emitting diode emitting red light
  • the second LED stack 233 may be an inorganic light emitting diode emitting green light
  • the third LED stack 243 may be an inorganic light emitting diode emitting blue light. It may be a light emitting diode.
  • the second LED stack 233 is formed by the third LED stack 243 . It can emit light of a shorter wavelength. Accordingly, the luminous intensity of light emitted from the second LED stack 233 may be reduced and the intensity of light emitted from the third LED stack 243 may be increased. Accordingly, the luminous intensity ratio of the light emitted from the first, second, and third LED stacks 223 , 233 , and 243 may be dramatically changed.
  • the first LED stack 223 may be configured to emit red light
  • the second LED stack 233 to emit blue light
  • the third LED stack 243 to emit green light.
  • the second LED stack 233 emits light of a shorter wavelength than the third LED stack 243 , for example, blue light.
  • the second LED stack 233 is higher than the third LED stack 243 . It should be noted that it may emit light of a long wavelength, such as green light.
  • the first LED stack 223 may include an AlGaInP-based well layer
  • the second LED stack 233 may include an AlGaInN-based well layer
  • the third LED stack 243 may include an AlGaInP-based or AlGaInN-based well layer. It may include a series of well layers.
  • the first LED stack 223 emits light of a longer wavelength compared to the second and third LED stacks 233 and 243 , the light generated in the first LED stack 223 is transmitted to the second and third LED stacks 233 and 243 . (233, 243) can be emitted to the outside.
  • the second LED stack 233 emits light having a shorter wavelength than the third LED stack 243 , some of the light generated by the second LED stack 233 is absorbed by the third LED stack 243 and is lost. Therefore, it is possible to reduce the luminosity of the light generated in the second LED stack 233 .
  • the light generated by the third LED stack 243 is emitted to the outside without passing through the first and second LED stacks 223 and 233 , the luminous intensity may be increased.
  • the first conductivity-type semiconductor layers 223a, 233a, and 243a of each LED stack 223, 233 or 243 are n-type semiconductor layers, respectively, and the second conductivity-type semiconductor layers 223b, 233b, 243b are p-type. a semiconductor layer.
  • the top surface of the first LED stack 223 is the n-type semiconductor layer 223a
  • the top surface of the second LED stack 233 is the p-type semiconductor layer 233b
  • the upper surface of 243 is a p-type semiconductor layer 243b.
  • the stacking order of the first LED stacking 223 is reversed from the stacking order of the second LED stacking 233 and the third LED stacking 243 .
  • Process stability may be ensured by arranging the semiconductor layers of the second LED stack 233 in the same order as the semiconductor layers of the third LED stack 243 .
  • the second LED stack 233 may include a mesa-etched region in which the second conductivity-type semiconductor layer 233b is removed to expose a top surface of the first conductivity-type semiconductor layer 233a.
  • a mesa including the second conductivity type semiconductor layer 233b and an active layer (not shown) may be disposed on a partial region of the first conductivity type semiconductor layer 233a by the mesa etch region.
  • a top surface of the first conductivity-type semiconductor layer 233a may be exposed along the periphery of the mesa, and thus the mesa may be disposed inside a region surrounded by an edge of the first conductivity-type semiconductor layer 233a.
  • a second n-electrode pad 237a may be disposed on the first conductivity-type semiconductor layer 233a exposed in the mesa etch region.
  • the third LED stack 243 may also include a mesa etch region in which the second conductivity type semiconductor layer 243b is removed to expose the upper surface of the first conductivity type semiconductor layer 243a, and is formed by the mesa etch region.
  • a mesa including a second conductivity type semiconductor layer 243b and an active layer (not shown) may be disposed on a partial region of the first conductivity type semiconductor layer 243a.
  • the upper surface of the first conductivity-type semiconductor layer 243a may be exposed along the periphery of the mesa, so that the mesa may be disposed inside the region surrounded by the edge of the first conductivity-type semiconductor layer 243a.
  • a third n-electrode pad 247a may be disposed on the first conductivity-type semiconductor layer 243a exposed in the mesa etch region.
  • the first LED stack 223 may not include the mesa etched region. 12A and 12B , the outer size of the first LED stack 223 may be larger than that of the second LED stack 233 or the third LED stack 243 .
  • the insulating region 237 is formed along the edge of the first LED stack 223 .
  • the insulating region 237 may be formed over the entire thickness of the first conductivity-type semiconductor layer 223a and the second conductivity-type semiconductor layer 223b, but is not limited thereto.
  • the insulating region 237 may also be formed by ion implantation.
  • the third LED stack 243 may have a flat lower surface, but is not limited thereto.
  • irregularities may be included on the surface of the first conductivity type semiconductor layer 243a, and light extraction efficiency may be improved by the irregularities.
  • the surface unevenness of the first conductivity type semiconductor layer 243a may be formed by separating the patterned sapphire substrate, but is not limited thereto, and may be additionally formed through texturing after separating the growth substrate.
  • the second LED stack 233 may also have a first conductivity type semiconductor layer 233a having a textured surface.
  • the first LED stack 223 , the second LED stack 233 , and the third LED stack 243 overlap each other and may have a light emitting area of a substantially similar size.
  • the emission area of the first to third LED stacks 223 , 233 , and 243 can be adjusted by the mesa etch region, the through holes 223h1 , 223h2 , 223h3 , 223h4 , and the through holes 233h1 and 233h2 . have.
  • the light emitting area of the first and third LED stacks 223 and 243 may be larger than that of the second LED stack 233 , and thus, the first LED stack 223 or the third LED stack ( The luminous intensity of the light generated in 243 may be further increased compared to the light generated in the second LED stack 233 .
  • the first transparent electrode 225 may be disposed between the first LED stack 223 and the second LED stack 233 .
  • the first transparent electrode 225 is in ohmic contact with the second conductivity-type semiconductor layer 223b of the first LED stack 223 and transmits light generated in the first LED stack 223 .
  • the first transparent electrode 225 may be formed using a transparent oxide layer such as indium tin oxide (ITO) or a metal layer.
  • ITO indium tin oxide
  • the first transparent electrode 225 may cover the entire surface of the second conductivity-type semiconductor layer 223b of the first LED stack 223 , and the side surface thereof may be disposed parallel to the side surface of the first LED stack 223 . have. That is, the side surface of the first transparent electrode 225 may not be covered with the second bonding layer 259 .
  • the through-holes 223h1 , 223h2 , and 223h3 may penetrate the first transparent electrode 225 , and thus the first transparent electrode 225 may be exposed on sidewalls of the through-holes. Meanwhile, the through hole 223h4 may expose a top surface of the first transparent electrode 225 .
  • the present disclosure is not limited thereto, and as the first transparent electrode 225 is partially removed along the edge of the first LED stack 223 , the side surface of the first transparent electrode 225 is formed with the second bonding layer 259 .
  • the first transparent electrode 225 is formed on the sidewalls of the through holes 223h1 , 223h2 and 223h3 by pre-patterning and removing the first transparent electrode 225 in the region where the through holes 223h1 , 223h2 , and 223h3 are formed. This exposure can be prevented.
  • the second transparent electrode 235 is in ohmic contact with the second conductivity-type semiconductor layer 233b of the second LED stack 233 . As shown, the second transparent electrode 235 is in contact with the top surface of the second LED stack 233 between the first LED stack 223 and the second LED stack 233 .
  • the second transparent electrode 235 may be formed of a metal layer or a conductive oxide layer that is transparent to red light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, and IZO.
  • the second transparent electrode 235 may be formed of ZnO, and ZnO may be formed as a single crystal on the second LED stack 233 , so that it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layers. Moreover, since ZnO has a strong bonding force to the second LED stack 233 , reliability of the light emitting device may be improved.
  • the second transparent electrode 235 may be partially removed along the edge of the second LED stack 233 , and accordingly, the outer side surface of the second transparent electrode 235 is the second surface protection layer 236 . ) and/or an intermediate insulating layer 238 . That is, the side surface of the second transparent electrode 235 is recessed inward than the side surface of the second LED stack 233 , and the region in which the second transparent electrode 235 is recessed is a second surface protective layer 236 , It may be filled with an intermediate insulating layer 238 or a bonding layer 259 .
  • the second transparent electrode 235 is also recessed near the mesa-etched region of the second LED stack 233 , and the recessed region is the second surface protection layer 236 , the intermediate insulating layer 238 or the second The bonding layer 259 may be filled.
  • the third transparent electrode 245 is in ohmic contact with the second conductivity-type semiconductor layer 243b of the third LED stack 233 .
  • the third transparent electrode 245 may be positioned between the second LED stack 233 and the third LED stack 243 , and contact the top surface of the third LED stack 243 .
  • the third transparent electrode 245 may be formed of a metal layer or a conductive oxide layer that is transparent to red light and green light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, and IZO.
  • the third transparent electrode 245 may be formed of ZnO, and ZnO may be formed as a single crystal on the third LED stack 243 , so that it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layers.
  • ZnO has a strong bonding force to the third LED stack 243 , reliability of the light emitting device may be improved.
  • the third transparent electrode 245 may be partially removed along the edge of the third LED stack 243 , so that the outer side of the third transparent electrode 245 is not exposed to the outside and the first surface It may be covered with a protective layer 246 , a lower insulating layer 248 , or a first bonding layer 249 . That is, the side surface of the third transparent electrode 245 is recessed inward than the side surface of the third LED stack 243 , and the region in which the third transparent electrode 245 is recessed is a first surface protective layer 246 , The lower insulating layer 248 and/or the first bonding layer 249 may be filled.
  • the third transparent electrode 245 is also recessed near the mesa-etched region of the third LED stack 243 , and the recessed region is the first surface protection layer 246 , the lower insulating layer 248 , or the first The bonding layer 249 may be filled.
  • the side surfaces thereof are prevented from being exposed to the etching gas, thereby improving the process yield of the light emitting device 100a.
  • the second transparent electrode 235 and the third transparent electrode 245 may be formed of the same type of conductive oxide layer, for example, ZnO, and the first transparent electrode 225 may be formed of the second and
  • the third transparent electrodes 235 and 245 may be formed of a different type of conductive oxide layer, for example, ITO.
  • the present disclosure is not limited thereto, and all of the first to third transparent electrodes 225 , 235 , and 245 may be of the same type, or at least one may be of a different type.
  • the first n-electrode pad 227a is in ohmic contact with the first conductivity-type semiconductor layer 223a of the first LED stack 223 .
  • the first electrode pad 227a may include, for example, AuGe or AuTe.
  • the second n-electrode pad 237a is in ohmic contact with the first conductivity-type semiconductor layer 233a of the second LED stack 233 .
  • the second n-electrode pad 237a may be disposed on the first conductivity-type semiconductor layer 233a exposed by mesa etching.
  • the second n-electrode pad 237a may be formed of, for example, Cr/Au/Ti.
  • the third n-electrode pad 247a is in ohmic contact with the first conductivity-type semiconductor layer 243a of the third LED stack 243 .
  • the third n-electrode pad 247a may be disposed on the first conductivity-type semiconductor layer 243a exposed through the second conductivity-type semiconductor layer 243b, that is, in the mesa etch region.
  • the third n electrode pad 247a may be formed of, for example, Cr/Au/Ti.
  • a top surface of the third n-electrode pad 247a may be higher than a top surface of the second conductivity type semiconductor layer 243b, and further, a top surface of the third transparent electrode 245 .
  • the thickness of the third n-electrode pad 247a may be about 2 ⁇ m or more.
  • the third n-electrode pad 247a may have a truncated cone shape, but is not limited thereto, and may have various shapes such as a quadrangular truncated pyramid, a cylindrical shape, and a quadrangular cylindrical shape.
  • the upper p-electrode pad 237b may be disposed on the second transparent electrode 235 .
  • the upper p-electrode pad 237b may be disposed in the opening formed in the first planarization layer 251 and the second surface protection layer 236 .
  • the upper p-electrode pad 237b may be formed of the same material as the second n-electrode pad 237a, but is not limited thereto.
  • the lower p-electrode pad 247b may be formed of the same material as the third n-electrode pad 247a. However, the upper surface of the lower p-electrode pad 247b may be positioned at about the same height as the third n-electrode pad 247a, and thus, the thickness of the lower p-electrode pad 247b is the third n-electrode pad 247a. may be smaller than That is, the thickness of the lower p-electrode pad 247b may be approximately equal to the thickness of the portion of the third n-electrode pad 247a protruding above the second transparent electrode 245 .
  • the thickness of the lower p-electrode pad 247b may be about 1.2 ⁇ m or less.
  • the through-holes 233h1 and 233h2 are formed by making the upper surface of the lower p-electrode pad 247b be positioned at the same height as the upper surface of the third n-electrode pad 247a, the lower p-electrode pad 247b and the third The n electrode pads 247a may be exposed at the same time.
  • the heights of the third n-th electrode pad 247a and the lower p-electrode pad 247b are different, one electrode pad may be significantly damaged in the etching process. Accordingly, by making the heights of the third n-electrode pad 247a and the lower p-electrode pad 247b approximately equal, it is possible to prevent any one electrode pad from being significantly damaged.
  • the first surface protection layer 246 may cover the mesa side to prevent non-luminescent recombination occurring at the mesa side of the third LED stack 243 .
  • the mesa side may contain surface defects formed by the mesa etch process, and thus non-luminescent recombination is likely to occur. Furthermore, in the case of a micro LED having a small luminous area, the light extraction efficiency is greatly deteriorated by non-luminous recombination generated from the side surface. Accordingly, according to the present disclosure, chemical treatment for removing surface defects is performed after the mesa etching process, and the exposed side surface is covered with the first surface protection layer 246 to prevent non-luminescent recombination.
  • the first surface protective layer 246 may cover the second conductivity type semiconductor layer 243b, the active layer, and the first conductivity type semiconductor layer 243a exposed on the side surface of the mesa.
  • the first surface protective layer 246 may be formed using an atomic layer deposition technique, a low-pressure chemical vapor deposition technique, or a plasma enhanced chemical vapor deposition technique, and may be formed of, for example, Al 2 O 3 , SiN x or SiO 2 . have.
  • the first surface protection layer 246 may cover the third transparent electrode layer 245 together with the mesa side surface, and further, may cover the upper surface of the first conductivity-type semiconductor layer 243a exposed in the mesa etch region. However, in the present embodiment, the first surface protection layer 246 is disposed above the first conductivity-type semiconductor layer 243a exposed in the mesa etch region, and thus, the third LED stack 243 is located below the mesa. The side surface of the located first conductivity type semiconductor layer 243a is not covered with the first surface protection layer 246 . However, the present disclosure is not necessarily limited thereto, and in another embodiment, the first surface protection layer 246 may cover the side surface of the first conductivity type semiconductor layer 243a.
  • the first surface protection layer 246 may have an opening exposing the first conductivity-type semiconductor layer 243a and an opening exposing the third transparent electrode 245 , and a third n-electrode in these openings, respectively.
  • a pad 247a and a lower p-electrode pad 247b may be disposed.
  • the lower insulating layer 248 covers the top surface of the third LED stack 243 .
  • the lower insulating layer 248 may also cover the first surface protection layer 246 and the third transparent electrode 245 , and may cover the third n electrode pad 247a and the lower p electrode pad 247b .
  • the lower insulating layer 248 may have openings exposing the third n-electrode pad 247a and the lower p-electrode pad 247b.
  • the lower insulating layer 248 may protect the third LED stack 243 , the third transparent electrode 245 , the third n-electrode pad 247a , and the lower p-electrode pad 247b .
  • the lower insulating layer 248 may include a material capable of improving adhesion to the first bonding layer 249 , for example, SiO 2 . In some embodiments, the lower insulating layer 248 may be omitted.
  • the first bonding layer 249 bonds the second LED stack 233 to the third LED stack 243 .
  • the first bonding layer 249 may bond the first conductivity-type semiconductor layer 233a between the third transparent electrode 245 .
  • the first bonding layer 249 may contact the lower insulating layer 248 and may partially contact the third n-electrode pad 247a and the lower p-electrode pad 247b. When the lower insulating layer 248 is omitted, the first bonding layer 249 may partially contact the first surface protection layer 246 and the first conductivity-type semiconductor layer 243a.
  • the first bonding layer 249 may be formed of a transparent organic material layer or a transparent inorganic material layer.
  • the organic layer include SU8, poly(methylmethacrylate): PMMA), polyimide, parylene, and benzocyclobutene (BCB), and the inorganic layer is Al 2 O 3 , SiO 2 , SiNx etc. are mentioned as an example.
  • the first bonding layer 249 may be formed of spin-on-glass (SOG).
  • the first planarization layer 251 may be disposed on the second LED stack 233 .
  • the first planarization layer 251 is disposed on the upper region of the second conductivity type semiconductor layer 233b and is spaced apart from the mesa etch region.
  • the through holes 233h1 and 233h2 pass through the first planarization layer 251 , the second LED stack 233 , and the first bonding layer 249 , and the third n-electrode pad 247a and the lower p-electrode pad 247b are formed. ) can be exposed.
  • the first sidewall insulating layer 253 covers sidewalls of the through holes 233h1 and 233h2 and has openings exposing bottoms of the through holes.
  • the first sidewall insulating layer 253 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the lower buried vias 255a and 255b may fill the through holes 233h1 and 233h2, respectively.
  • the lower buried vias 255a and 255b are insulated from the second LED stack 233 by the first sidewall insulating layer 253 .
  • the lower buried via 255a may be electrically connected to the third n electrode pad 247a
  • the lower buried via 255b may be electrically connected to the lower p electrode pad 247b .
  • the lower buried vias 255a and 255b may be formed using a chemical mechanical polishing technique. For example, a seed layer is formed and the through-holes 233h1 and 233h2 are filled with a conductive material such as Cu using a plating technique, and then the metal layers on the first planarization layer 251 are removed using a chemical mechanical polishing technique. Accordingly, lower buried vias 255a and 255b may be formed. 12A and 12B , the lower buried vias 255a and 255b may have a relatively wider width at the inlets of the through holes 233h1 and 233h2, and thus, to strengthen the electrical connection. can
  • the lower buried vias 255a and 255b may be formed together through the same process. Accordingly, top surfaces of the lower buried vias 255a and 255b may be substantially parallel to the first planarization layer 251 .
  • a specific process for forming the lower buried vias will be described in more detail later. However, the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the capping layers 257 may cover upper surfaces of the lower buried vias 255a and 255b.
  • the capping layers 257 may be formed of a metal layer protecting the lower buried vias 255a and 255b.
  • the second surface protection layer 236 covers the mesa side to prevent non-luminescent recombination occurring at the mesa side of the second LED stack 233 .
  • the mesa side of the second LED stack 233 may include surface defects formed by the mesa etching process, and thus non-luminescent recombination is likely to occur. Accordingly, according to the present disclosure, chemical treatment for removing surface defects on the side of the mesa may be performed after the mesa etching process, and the exposed side may be covered with the second surface protection layer 236 to prevent non-luminescent recombination.
  • the second surface protective layer 236 may be formed using an atomic layer deposition technique, a low pressure chemical vapor deposition technique, or a plasma enhanced chemical vapor deposition technique, and may be formed of, for example, Al 2 O 3 , SiN x or SiO 2 . have.
  • the second surface protection layer 236 may cover the first planarization layer 251 together with the mesa side surface of the second LED stack 233 , and further, the first conductivity type semiconductor layer 233a exposed in the mesa etch region. can cover the top surface of However, in the present embodiment, the second surface protection layer 236 is disposed above the first conductivity-type semiconductor layer 233a exposed to the mesa etch region, and thus, the second surface protection layer 236 is disposed below the mesa of the second LED stack 233 . The side surface of the located first conductivity type semiconductor layer 233a is not covered with the first surface protection layer 236 . However, the present disclosure is not necessarily limited thereto, and in another embodiment, the second surface protection layer 236 may cover the side surface of the first conductivity type semiconductor layer 233a.
  • the second surface protection layer 236 may have a plurality of openings for allowing electrical connection.
  • the second n electrode pad 237a and the upper p electrode pad 237b may be respectively disposed in the openings of the second surface protection layer 236 .
  • the intermediate insulating layer 238 is formed on the second LED stack 233 , and covers the second surface protection layer 236 , the upper p-electrode pad 237b , and the second n-electrode pad 237a .
  • the intermediate insulating layer 238 may also cover the mesa-etched region of the second LED stack 233 .
  • the intermediate insulating layer 238 may have openings exposing the capping layer 257 or the lower buried vias 255a and 255b, the upper p-electrode pad 237b, and the second n-electrode pad 237a.
  • the intermediate insulating layer 238 may be formed of, for example, SiO 2 .
  • the intermediate insulating layer 238 may protect the second LED stack 233 , the upper p-electrode pad 237b , and the second n-electrode pad 237a , and furthermore, the adhesion of the second bonding layer 259 is improved. can do it
  • Lower connectors 239a , 239b , and 239c may be disposed on the intermediate insulating layer 238 .
  • the first lower connector 239a may be electrically connected to the lower buried via 255a and may extend laterally to be electrically connected to the second n-electrode pad 237a. Accordingly, the first conductivity-type semiconductor layer 243a of the third LED stack 243 and the first conductivity-type semiconductor layer 233a of the second LED stack 233 may be electrically connected in common.
  • the first lower connector 239a may be electrically connected to the lower buried via 255a through the capping layer 257 .
  • the second lower connector 239b is electrically connected to the lower buried via 255b. As illustrated, the second lower connector 239b may be electrically connected to the lower buried via 255b through the capping layer 257 .
  • the third lower connector 239c is electrically connected to the second transparent electrode 235 .
  • the third lower connector 239c may be disposed on the upper p-electrode pad 237b as shown in FIG. 12A , and may be electrically connected to the second transparent electrode 235 through the upper p-electrode pad 237b. have.
  • the second bonding layer 259 couples the first LED stack 223 to the second LED stack 233 .
  • the second bonding layer 259 may be disposed between the first transparent electrode 225 and the intermediate insulating layer 238 .
  • the second bonding layer 259 may also cover the first to third lower connectors 239a, 239b, and 239c.
  • the second bonding layer 259 may be formed of the same material as the material previously described for the first bonding layer 249 , and a detailed description thereof will be omitted to avoid duplication.
  • the second planarization layer 261 covers the first LED stack 223 .
  • the second planarization layer 261 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the second planarization layer 261 may have an opening exposing the first n-electrode pad 227a.
  • the through holes 223h1 , 223h2 , 223h3 , and 223h4 penetrate the second planarization layer 261 and the first LED stack 223 . Further, the through-holes 223h1 , 223h2 , and 223h3 penetrate the first transparent electrode 225 and the second bonding layer 259 to expose the lower connectors 239a , 239b and 239c , and the through-hole 223h4 . Silver may expose the first transparent electrode 225 .
  • the through hole 223h1 is formed to provide a passage for allowing an electrical connection to the lower buried via 255a
  • the through hole 223h2 is formed for allowing an electrical connection to the lower buried via 255b. It is formed to provide a passage
  • the through hole 223h3 is formed to provide a passage for allowing electrical connection to the second transparent electrode 235 .
  • the through-hole 223h4 is formed to provide a passage for allowing an electrical connection to the first transparent electrode 225 .
  • the through hole 223h4 does not penetrate the first transparent electrode 225 .
  • the present disclosure is not limited thereto, and the through-hole 223h4 may pass through the first transparent electrode 225 as long as it provides a path for electrical connection to the first transparent electrode 225 .
  • chemical treatment may be performed to remove surface defects formed on inner walls of the through-holes.
  • the surface of the first LED stack 223 may be treated using, for example, a diluted HF solution or a diluted Cl solution.
  • the second sidewall insulating layer 263 covers sidewalls of the through-holes 223h1 , 223h2 , 223h3 , and 223h4 , and has openings exposing bottoms of the through-holes. It should be noted that in this embodiment, the second sidewall insulating layer 263 is not formed on the sidewall of the opening 61a of the second planarization layer 261 . However, the present disclosure is not limited thereto, and the second sidewall insulating layer 263 may also be formed on the sidewall of the opening 61a of the second planarization layer 261 .
  • the second sidewall insulating layer 263 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the upper buried vias 265a , 65b , 65c , and 65d may fill the through holes 223h1 , 223h2 , 223h3 , and 223h4 , respectively.
  • the upper buried vias 265a , 265b , 265c , and 265d are electrically insulated from the first LED stack 223 by the second sidewall insulating layer 263 .
  • the upper buried via 265a is electrically connected to the lower buried via 255a through the first lower connector 239a
  • the upper buried via 265b is the lower buried via via the second lower connector 239b.
  • the upper buried via 265c may be electrically connected to the second transparent electrode 235 through the third lower connector 239c
  • the upper buried via 265d may be electrically connected to the first transparent electrode 225 .
  • the upper buried vias 265a , 265b , 265c , 265d may be formed using a chemical mechanical polishing technique. For example, after forming a seed layer and filling the through-holes 223h1 , 223h2 , 223h3 , and 223h4 using a plating technique, the metal layers on the second planarization layer 261 are removed using a chemical mechanical polishing technique to remove the upper part. Buried vias 265a , 265b , 265c , and 265d may be formed. Furthermore, a metal barrier layer may be formed before forming the seed layer.
  • the upper buried vias 265a , 265b , 265c , and 265d may be formed together through the same process and may be substantially parallel to the second planarization layer 261 .
  • the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the first upper connector 267a , the second upper connector 267b , the third upper connector 267c , and the fourth upper connector 267d are disposed on the second planarization layer 261 .
  • the first upper connector 267a is electrically connected to the upper buried via 265a
  • the second upper connector 267b is electrically connected to the upper buried via 265b
  • the third upper connector 267c is electrically connected to the upper buried via 265b.
  • the via 265c may be electrically connected
  • the fourth upper connector 267d may be electrically connected to the upper buried via 265d.
  • the first to fourth upper connectors 267a , 267b , 267c , and 267d may cover the upper buried vias 265a , 265b , 265c and 265d, respectively.
  • the first upper connector 267a may be electrically connected to the first n-electrode pad 227a through the opening 261a of the second planarization layer 261 .
  • the first conductivity-type semiconductor layers 223a , 233a , and 243a of the first to third LED stacks 223 , 233 , and 243 are electrically commonly connected to each other.
  • the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d may be formed of the same material in the same process, for example, Ni/Au. /Ti can be formed.
  • the upper insulating layer 271 covers the side surface, the upper surface, and the second planarization layer 261 of the first LED stack 223 and further connects the first to fourth upper connectors 267a, 267b, 267c, and 267d. can be covered
  • the upper insulating layer 271 may also cover a side surface of the first transparent electrode 225 .
  • the upper insulating layer 271 may cover side surfaces of the first bonding layer 249 and the second bonding layer 259 .
  • the second LED stack 233 and the third LED stack 243 may be spaced apart from the upper insulating layer 271 by bonding layers 249 and 259 .
  • the present disclosure is not limited thereto, and the upper insulating layer 271 may cover side surfaces of the second and third LED stacks 233 and 243 .
  • the upper insulating layer 271 may have openings exposing the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d.
  • the openings of the upper insulating layer 271 may be generally disposed on flat surfaces of the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d.
  • the upper insulating layer 271 may be formed of a silicon oxide film or a silicon nitride film, and may be thinner than the second planarization layer 261 , for example, to a thickness of about 400 nm.
  • the bump pads 273a, 273b, 273c, and 273d are disposed on the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d, respectively. can be electrically connected to.
  • the bump pads 273a , 273b , 273c , and 273d may be disposed in the openings of the upper insulating layer 271 , and may be formed to seal the openings as illustrated.
  • the first bump pad 273a is electrically connected to the upper buried vias 265a and the first n-electrode pad 227a through the first upper connector 267a, and thus the first to third LED stacks ( It is electrically connected to the first conductivity-type semiconductor layers 223a, 233a, and 243a of the 223, 233, and 243 in common.
  • the second bump pad 273b includes a second upper connector 267b, an upper buried via 265b, a second lower connector 239b, a lower buried via 255b, a lower p electrode pad 247b, and a third transparent electrode. It may be electrically connected to the second conductivity type semiconductor layer 243b of the third LED stack 243 through 245 .
  • the third bump pad 273c is formed through the third upper connector 267c , the upper buried via 265c , the third lower connector 239c , the upper p-electrode pad 237b , and the second transparent electrode 235 . It may be electrically connected to the second conductivity type semiconductor layer 233b of the LED stack 233 .
  • the fourth bump pad 273d may be electrically connected to the second conductivity-type semiconductor layer 223b of the first LED stack 223 through the fourth upper connector 267d and the first transparent electrode 225 .
  • the second to fourth bump pads 273b, 273c, and 273d are electrically connected to the second conductivity-type semiconductor layers 223b, 233b, and 243b of the first to third LED stacks 223, 233, and 243, respectively. and the first bump pad 273a is commonly electrically connected to the first conductivity-type semiconductor layers 223a, 233a, and 243a of the first to third LED stacks 223 , 233 , and 243 .
  • the bump pads 273a , 273b , 273c , and 273d may cover the openings of the upper insulating layer 271 , and some may be disposed on the upper insulating layer 271 . Alternatively, the bump pads 273a , 273b , 273c , and 273d may be disposed in the openings 271a .
  • the bump pads 273a, 273b, 273c, and 273d may be formed of Au/In, for example, Au may be formed to a thickness of 3 ⁇ m, and In may be formed to a thickness of about 1 ⁇ m.
  • the light emitting device 100a may be bonded to pads on the circuit board 1001 using In.
  • bonding of the bump pads using In is described, it is not limited to In, and bonding may be performed using Pb or AuSn.
  • the first LED stack 223 is electrically connected to the bump pads 273a and 273d
  • the second LED stack 233 is electrically connected to the bump pads 273a and 273c
  • the third LED stack 243 is electrically connected to the bump pads 273a and 273b. Accordingly, cathodes of the first LED stack 223 , the second LED stack 233 , and the third LED stack 243 are electrically connected to the first bump pad 273a in common, and the anodes are connected to the second to second LED stacks.
  • Each of the four bump pads 273b, 273c, and 273d is electrically connected to each other. Accordingly, the first to third LED stacks 223 , 233 , and 243 may be driven independently.
  • the formation of the bump pads 273a, 273b, 273c, and 273d is described as an example, but the bump pads may be omitted.
  • bump pads may be omitted, and the upper connectors 267a, 267b, 267c, and 267d may be directly bonded. Accordingly, it is possible to increase the bonding area.
  • the second LED stack 233 and the third LED stack 243 each include mesa, they may not include mesa.
  • the first surface protection layer 246 and the second surface protection layer 236 at least partially cover the side surface of the third LED stack 243 and the side surface of the second LED stack 233, respectively, to prevent non-luminous recombination. can be prevented
  • the first LED stack 223 includes the insulating region 237 to prevent surface non-emission recombination, but as in the above-described embodiments, the first LED stack 223 is It may include an oxide region forming layer 39 having an oxide region 39x.

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Abstract

일 실시예에 따른 디스플레이용 발광 소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 활성층을 노출하는 측면을 갖는 발광 구조체; 및 상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 형성된 절연 영역을 포함하되, 상기 절연 영역은 이온 임플랜테이션에 의해 형성된다.

Description

디스플레이용 발광 소자 및 그것을 가지는 유닛 픽셀
본 개시는 디스플레이 장치에 관한 것으로 특히, 표면 비발광 재결합을 방지하기 위한 디스플레이용 발광 소자, 그것을 가지는 유닛 픽셀, 픽셀 모듈 및 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그런데 마이크로 LED는 그 크기가 예컨대 200마이크로 이하 나아가 100마이크로 이하로 대단히 작으며, 이러한 작은 크기로 인해 다양한 문제점이 발생한다. 특히, 작은 크기의 발광 다이오드를 핸들링하는 것이 어려워 디스플레이용 패널 상에 발광 다이오드를 직접 실장하는 것이 용이하지 않다.
더욱이, 마이크로 LED는 일반적으로 발광 효율이 낮은 전류 밀도 하에서 동작한다. 이러한 낮은 전류 밀도 하에서 표면 비발광 재결합은 포화되지 않기 때문에 발광 효율을 높이는 것이 대단히 어렵다. 또한, 마이크로 LED는 작은 크기로 인해 표면 비발광 재결합의 영향이 증가한다. 특히, GaAs 또는 GaP 계열의 적색 LED는 캐리어의 확산 거리가 크기 때문에, 표면 비발광 재결합에 의한 양자 효율 감소를 해결하는 것이 중요한 과제이다.
본 개시가 해결하고자 하는 과제는, 표면 재결합에 의한 전류 누설을 방지하기에 적합한 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 유닛 픽셀 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 회로 기판에 실장하기에 적합한 유닛 픽셀 및 그것을 갖는 디스플레이 장치를 제공한다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 활성층을 노출하는 측면을 갖는 발광 구조체; 및 상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 형성된 절연 영역을 포함하되, 상기 절연 영역은 이온 임플랜테이션에 의해 형성된다.
본 개시의 또 다른 실시예는 발광 구조체를 포함하는 디스플레이용 발광 소자를 제공하며, 상기 발광 구조체는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 포함하고, 상기 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고, 상기 산화 영역 형성층은 상기 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함한다.
본 개시의 일 실시예에 따른 유닛 픽셀은, 제1 발광 소자; 제2 발광 소자; 및 제3 발광 소자를 포함하고, 상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고, 상기 제1 내지 제3 발광 소자들 중 적어도 하나는, 상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 이온 임플랜테이션에 의해 형성된 절연 영역을 포함한다.
본 개시의 또 다른 실시예에 따른 유닛 픽셀은, 제1 발광 소자; 제2 발광 소자; 및 제3 발광 소자를 포함하고, 상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고, 상기 제1 발광 소자의 발광 구조체는 상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 더 포함하고, 상기 제1 발광 소자의 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고, 상기 산화 영역 형성층은 상기 제1 발광 소자의 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 2A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 2B는 도 2A의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 3A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 4A는 본 개시의 일 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 4B는 도 4A의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 5A는 본 개시의 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 평면도이다.
도 5B는 도 5A의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 5C는 본 개시의 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 배면도이다.
도 5D는 본 개시의 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 회로도이다.
도 5E는 본 개시의 또 다른 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 회로도이다.
도 6A, 도 6B, 및 도 6C는 각각 유닛 픽셀의 다양한 변형예들을 설명하기 위한 개략적인 평면도들이다.
도 7A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 7B는 도 7A의 절취선 E-E를 따라 취해진 개략적인 단면도이다.
도 8A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 8B는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 9A, 도 9B 및 도 9C는 본 개시의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
도 10A 및 도 10B는 본 개시의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도 및 단면도이다.
도 11은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 12A 및 도 12B는 각각 도 11의 절취선 H-H 및 I-I를 따라 취해진 개략적인 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 활성층을 노출하는 측면을 갖는 발광 구조체; 및 상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 형성된 절연 영역을 포함하되, 상기 절연 영역은 이온 임플랜테이션에 의해 형성된다.
상기 절연 영역을 채택함으로써 발광 구조체의 표면에서 비발광 재결합이 발생되는 것을 방지할 수 있으며, 따라서, 발광 소자의 발광 효율을 개선할 수 있다.
상기 절연 영역은 상기 활성층의 측면을 포함할 수 있다. 따라서, 활성층 내에서 전자와 정공이 활성층의 표면으로 이동하여 비발광 재결합하는 것을 방지할 수 있다.
일 실시예에 있어서, 상기 절연 영역은 발광 구조체의 가장자리를 따라 링 형상으로 형성될 수 있다. 다른 실시예에 있어서, 상기 절연 영역은 발광 구조체의 가장자리를 따라 일부 영역에 형성될 수 있다.
상기 절연 영역은 상기 제1 도전형 반도체층의 두께 방향으로 연장될 수 있다.
상기 발광 소자는, 상기 제1 도전형 반도체층의 일부 영역 상에 배치된 메사를 포함할 수 있으며, 상기 메사는 상기 제2 도전형 반도체층 및 상기 활성층을 포함하고, 상기 절연 영역은 상기 메사의 측면 중 적어도 일부를 포함할 수 있다.
한편, 상기 메사의 측면 중 일부는 상기 절연 영역으로부터 이격될 수 있으며, 상기 메사의 측면 중 상기 절연 영역으로부터 이격된 일부는 표면 보호층으로 덮일 수 있다.
상기 표면 보호층은 Al2O3, SiNx 또는 SiO2를 포함할 수 있다.
상기 발광 구조체는 성장 기판으로부터 분리된 것일 수 있다.
한편, 상기 발광 소자는 적색광을 방출할 수 있다.
일 실시예에 있어서, 상기 발광 소자는 상기 발광 구조체를 포함하는 제1 LED 적층; 상기 제1 LED 적층 하부에 위치하는 제2 LED 적층; 및 상기 제2 LED 적층 하부에 위치하는 제3 LED 적층을 더 포함할 수 있으며, 상기 제2 LED 적층은 청색광을 방출하고, 상기 제3 LED 적층은 녹색광을 방출할 수 있다.
이에 따라, 하나의 발광 소자를 통해 적색광, 녹색광 및 청색광을 방출할 수 있어 픽셀 면적을 줄일 수 있으며, 발광 소자의 실장 공정을 단순화할 수 있다.
본 개시의 또 다른 실시예는 발광 구조체를 포함하는 디스플레이용 발광 소자를 제공하며, 상기 발광 구조체는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 포함하고, 상기 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고, 상기 산화 영역 형성층은 상기 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함한다.
산화 영역을 이용하여 발광 구조체의 측면에서 비발광 재결합이 발생되는 것을 방지할 수 있다.
상기 산화 영역 형성층은 Al을 함유하는 III-V족 화합물 반도체로 형성될 수 있다.
또한, 상기 산화 영역은 링 형상으로 형성될 수 있다.
나아가, 상기 발광 구조체는 적색광을 방출할 수 있다.
또한상기 발광 소자는, 상기 발광 구조체를 포함하는 제1 LED 적층; 상기 제1 LED 적층 하부에 위치하는 제2 LED 적층; 및 상기 제2 LED 적층 하부에 위치하는 제3 LED 적층을 더 포함할 수 있으며, 상기 제2 LED 적층은 청색광을 방출하고, 상기 제3 LED 적층은 녹색광을 방출할 수 있다.
본 개시의 일 실시예에 따른 유닛 픽셀은, 제1 발광 소자; 제2 발광 소자; 및 제3 발광 소자를 포함하고, 상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고, 상기 제1 내지 제3 발광 소자들 중 적어도 하나는, 상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 이온 임플랜테이션에 의해 형성된 절연 영역을 포함한다.
일 실시예에 있어서, 상기 제1 내지 제3 발광 소자들은 서로 횡방향으로 정렬될 수 있다. 다른 실시예에 있어서, 상기 제1 내지 제3 발광 소자들은 서로 수직 방향으로 적층될 수 있다.
본 개시의 또 다른 실시예에 따른 유닛 픽셀은, 제1 발광 소자; 제2 발광 소자; 및 제3 발광 소자를 포함하고, 상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고, 상기 제1 발광 소자의 발광 구조체는 상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 더 포함하고, 상기 제1 발광 소자의 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고, 상기 산화 영역 형성층은 상기 제1 발광 소자의 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함한다.
일 실시예에 있어서, 상기 제1 내지 제3 발광 소자들은 서로 횡방향으로 정렬될 수 있다. 다른 실시예에 있어서, 상기 제1 내지 제3 발광 소자들은 서로 수직 방향으로 적층될 수 있다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치(10000)를 설명하기 위한 개략적인 평면도이다. 디스플레이 장치(10000)는 마이크로 엘이디 디스플레이 장치일 수 있으며, 스마트 워치, VR 헤드셋과 같은 VR 디스플레이 장치, 또는 증강 현실 안경과 같은 AR 디스플레이 장치를 포함한다.
도 1을 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함한다. 패널 기판(2100)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있으며, 다른 실시예에서, 패널 기판(2100)은 배선, 트랜지스터 및 커패시터들을 포함할 수 있다. 패널 기판(2100)은 또한 배치된 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
복수의 픽셀 모듈들(1000)이 패널 기판(2100) 상에 정렬된다. 각 픽셀 모듈(1000)은 회로 기판(도 5A의 1001) 및 회로 기판(1001) 상에 배치된 복수의 유닛 픽셀들(100)을 포함할 수 있다.
또한, 각 유닛 픽셀(100)은 복수의 발광 소자들(10; 10a, 10b, 10c)을 포함한다. 발광소자들(10)은 서로 다른 색상의 광을 방출하는 발광 소자들(10a, 10b, 10c)을 포함할 수 있다. 각 유닛 픽셀(100) 내의 발광 소자들(10a, 10b, 10c)은 도 1에 도시한 바와 같이 일렬로 배열될 수 있다. 특히, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수직 방향으로 배열될 수 있다.
이하에서, 디스플레이 장치(10000) 내에 배치된 발광 소자(10), 유닛 픽셀(100) 및 픽셀 모듈(1000)의 순서로 디스플레이 장치(10000)의 각 구성 요소를 상세히 설명한다.
우선, 도 2A는 본 개시의 일 실시예에 따른 발광 소자(10a)를 설명하기 위한 개략적인 평면도이고, 도 2B는 도 2A의 절취선 A-A를 따라 취해진 개략적인 단면도이다. 한편, 도 3A 본 개시의 일 실시예에 따른 발광 소자(10b, 10c)를 설명하기 위한 개략적인 평면도이고, 도 3B는 도 3A의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 2A 및 도 2B를 참조하면, 발광 소자(10a)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 발광 구조체를 포함한다. 발광 구조체는 또한 이온 주입에 의해 형성된 절연 영역(37)을 포함한다. 또한, 발광 소자(10a)는 오믹 콘택층(27), 절연층(29), 제1 전극 패드(31), 및 제2 전극 패드(33)를 포함할 수 있다.
발광 소자(10a)의 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 기판 상에 성장될 수 있다. 상기 기판은 GaAs 기판, Si 기판 등 반도체 성장용으로 사용될 수 있는 다양한 기판일 수 있다. 성장 기판은 반도체층들로부터 기계적 연마, 화학적 에칭 등의 기술을 이용하여 제거될 수 있다.
일 실시예에서, 발광 소자(10a)는 적색 광을 방출할 수 있으며, 반도체층들은 갈륨 알루미늄 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 또는 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있다.
제1 도전형과 제2 도전형은 서로 반대 극성으로서, 제1 도전형이 n형인 경우, 제2 도전형은 p이며, 제2 도전형이 p형인 경우, 제2 도전형은 n형이 된다.
제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 분자선 에피택시, 금속유기화학 기상 성장법(MOCVD) 등과 같은 공지의 방법을 이용하여 챔버 내에서 기판 상에 성장될 수 있다. 또한, 제1 도전형 반도체층(21)은 n형 불순물 (예를 들어, Si, Ge, Sn)을 포함하고, 제2 도전형 반도체층(25)은 p형 불순물(예를 들어, Mg, Sr, Ba)을 포함할 수 있다.
도면에서 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(25)이 각각 단일층인 것으로 도시하지만, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 활성층(23)은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있고, 원하는 파장을 방출하도록 질화물계 반도체의 조성비가 조절된다. 예를 들어, 발광 소자(10a)의 경우, 활성층(23)은 적색광을 방출할 수 있다.
한편, 상기 제1 도전형 반도체층(21)은 표면 텍스쳐링에 의한 요철을 가질 수 있다. 표면 텍스쳐링은 예를 들어 건식 식각 공정을 이용한 패터닝에 의해 수행될 수 있다. 예를 들어, 콘 형상의 돌출부들이 형성될 수 있으며, 콘의 높이는 약 2.5 내지 3um, 콘 간격은 약 1.5 내지 2um, 콘의 바닥 직경은 약 3um일 수 있다. 제1 도전형 반도체층(21)의 표면에 요철을 형성함으로써 색차를 줄일 수 있다. 후술하는 유닛 픽셀(100)에서 제1 내지 제3 발광 소자들이 일렬로 배열될 경우, 위와 같이 표면 텍스쳐링된 제1 도전형 반도체층을 채택함으로써 좌우 색차를 줄일 수 있다.
활성층(23) 및 제2 도전형 반도체층(25)은 제1 도전형 반도체층(21) 상에 배치된다. 관통홀(25a)이 활성층(23) 및 제2 도전형 반도체층(25)을 관통하여 제1 도전형 반도체층(21)을 노출시킬 수 있다.
한편, 절연 영역(37)은 발광 구조체의 가장자리를 따라 배치될 수 있다. 절연 영역(37)은 이온 임플랜테이션에 의해 형성될 수 있으며, 이온 임플랜테이션에 의해 반도체 영역이 절연 영역으로 변환된다. 절연 영역(37)은 발광 구조체의 가장자리를 따라 연속적으로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 일부 영역에 형성될 수도 있다. 절영 영역(37)은 제2 도전형 반도체층(25) 및 활성층(23)에 걸쳐 형성되며, 제1 도전형 반도체층(21) 내에도 형성될 수 있다. 나아가, 절연 영역(37)은 제1 도전형 반도체층(21)의 일부 두께 영역에 형성될 수 있으나, 이에 한정되는 것은 아니며, 제1 도전형 반도체층(21)의 전체 두께에 걸쳐 형성될 수도 있다.
절연 영역(37)은 활성층(23) 영역 중 전자와 정공이 결합할 수 있는 발광 영역을 한정한다. 나아가, 절연 영역(37)은 캐리어가 발광 구조체의 가장자리로 이동하는 것을 방지하며, 발광 구조체의 표면에서 비발광 재결합이 발생되는 것을 방지할 수 있다. GaAs 또는 GaP 계열의 적색 LED 또는 녹색 LED에서 절연 영역(37)은 특히 표면 비발광 재결합을 방지하여 발광 효율을 개선할 수 있다.
오믹 콘택층(27)은 제2 도전형 반도체층(25) 상에 배치되어 제2 도전형 반도체층(25)에 오믹 콘택한다. 오믹 콘택층(27)은 단일 층, 또는 다중 층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
절연층(29)은 오믹 콘택층(27)을 덮는다. 나아가, 절연층(29)은 발광 구조체의 측면을 덮을 수 있다. 절연층(29)은 또한 관통홀(25a) 내에서 측벽을 덮을 수 있다. 한편, 절연층(29)은 오믹 콘택층(27)을 노출시키는 개구부(29a) 및 관통홀(25a) 내에서 제1 도전형 반도체층(21)을 노출시키는 개구부(29b)를 가질 수 있다. 절연층(29)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층으로 형성될 수 있다. 또한, 절연층(29)은 분포 브래그 반사기와 같은 절연 반사기를 포함할 수도 있다.
절연층(29)은 특히 관통홀(25a)의 내벽에서 발생될 수 있는 표면 비발광 재결합을 방지하기 위한 표면 보호층으로 사용될 수 있다. 예를 들어, 관통홀(25a)을 형성한 후, 관통홀(25a)의 내벽에 형성된 표면 결함을 제거하기 위해 화학처리가 수행되될 수 있다. 발광 소자(10a)의 경우, 예를 들어, 희석된 HF 용액이나, 희석된 Cl 용액을 이용하여 관통홀(25a)의 내벽이 표면 처리될 수 있다. 표면 처리된 관통홀(25a)의 측벽은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 덮일 수 있으며, 이에 따라, 표면 비발광 재결합을 감소시킬 수 있다.
제1 전극 패드(31) 및 제2 전극 패드(33)는 절연층(29) 상에 배치된다. 제2 전극 패드(33)는 개구부(29a)를 통해 오믹 콘택층(27)에 전기적으로 접속될 수 있으며, 제1 전극 패드(31)는 개구부(29b)를 통해 제1 도전형 반도체층(21)에 전기적으로 접속될 수 있다.
제1 및/또는 제2 전극 패드들(31, 33)은 단일 층, 또는 다중 층 금속으로 형성될 수 있다. 제1 및/또는 제2 전극 패드들(31, 33)의 재료로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금 등이 사용될 수 있다.
본 개시의 일 실시예에 따른 발광 소자(10a)가 도면과 함께 간략하게 설명되었으나, 발광 소자(10a)는 상술한 층 이외에도 부가적인 기능을 갖는 층을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층 등 다양한 층이 더 포함될 수 있다.
또한, 플립칩 타입의 발광 소자를 형성함에 있어, 제1 및 제2 전극 패드들(31, 33)의 위치나 형상 또한 다양하게 변경될 수 있다. 또한, 오믹 콘택층(27)은 생략될 수도 있으며, 제2 전극 패드(33)가 제2 도전형 반도체층(25)에 직접 접촉할 수도 있다. 또한, 제1 전극 패드(31)가 직접 제1 도전형 반도체층(21)에 접속하는 것으로 도시하지만, 비아홀(25a)에 노출된 제1 도전형 반도체층(21) 상에 콘택층이 먼저 형성되고, 제1 전극 패드(31)가 상기 콘택층에 접속할 수도 있다.
도 3A 및 도 3B를 참조하면, 발광 소자(10b, 10c)는 발광 소자(10a)와 대체로 유사한 구조를 갖는다. 이하에서는 발광 소자(10b, 10c)가 발광 소자(10a)와 구별되는 차이점에 대해 주로 설명한다.
우선, 녹색광을 방출하는 발광 소자(10b)의 경우, 반도체층들은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 또는 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있다.
한편, 청색 광을 방출하는 발광 소자(10c)의 경우, 반도체층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 또는 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다.
또한, 발광 소자(10b, 10c)의 경우, 제2 도전형 반도체층(25) 및 활성층(23)은 메사(M) 구조를 가지고 제1 도전형 반도체층(21) 상에 배치될 수 있다. 메사(M)는 제2 도전형 반도체층(25) 및 활성층(23)을 포함하며, 도 3B에 도시한 바와 같이, 제1 도전형 반도체층(21)의 일부를 포함할 수도 있다. 메사(M)는 제1 도전형 반도체층(21)의 일부 영역 상에 위치하며, 메사(M) 주위에 제1 도전형 반도체층(21)의 상면이 노출될 수 있다.
메사(M)의 측면 및 관통홀(25a)의 내벽은 화학 식각에 의해 표면 처리될 수 있으며, 절연층(29)이 표면 보호층으로 기능할 수 있다. 예를 들어, 메사(M)의 측면은 KOH, TMAH(Tetramethylammonium hydroxide) 또는 NaOH 등의 염기성 식각 용액을 이용하여 표면 처리될 수 있다.
본 실시예에 있어서, 발광 소자(10b, 10c)는 절연 영역(37)을 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광 소자(10b, 10c)도 절연 영역(37)을 포함할 수도 있다. 특히, 녹색 발광 소자(10b)가 GaP 계열인 경우, 발광 소자(10b)는 앞서 도 2A 및 도 2B를 참조하여 설명한 발광 소자(10a)와 같이 절연 영역(37)을 포함할 수 있다.
도 4A는 본 개시의 일 실시예에 따른 유닛 픽셀(100)을 설명하기 위한 개략적인 평면도이고, 도 4B는 도 4A의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 4A 및 도 4B를 참조하면, 유닛 픽셀(100)은 투명 기판(121), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 광 차단층(123), 접착층(125), 단차 조절층(127), 접속층들(129a, 129b, 129c, 129d), 범프들(133a, 133b, 133c, 133d), 및 보호층(131)을 포함할 수 있다.
유닛 픽셀(100)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 포함하여 하나의 픽셀을 제공한다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출하며, 이들은 각각 서브 픽셀에 대응한다.
투명 기판(121)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 투명 기판(121)은 디스플레이 장치(도 1의 10000)의 광 방출면에 배치되며, 발광 소자들(10a, 10b, 10c)에서 방출된 광은 투명 기판(121)을 통해 외부로 방출된다. 투명 기판(121)은 광 방출면에 요철(PR)을 포함할 수 있다. 요철(PR)을 통해 광 방출 효율을 향상시킬 수 있으며, 더욱 균일한 광을 방출 할 수 있다. 투명 기판(121)은 또한 반사방지 코팅을 포함할 수 있으며, 또는 글래어 방지층을 포함하거나 글래어 방지 처리될 수 있다. 투명 기판(121)은, 예를 들어, 약 50um ~ 500um의 두께를 가질 수 있다.
투명 기판(121)이 광 방출면에 배치되므로, 투명 기판(121)은 회로를 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 회로를 포함할 수도 있다.
한편, 하나의 투명 기판(121)에 하나의 유닛 픽셀(100)이 형성된 것을 도시하지만, 하나의 투명 기판(121)에 복수의 유닛 픽셀들(1000)이 형성될 수도 있다.
광 차단층(123)은 카본 블랙과 같이 광을 흡수하는 광 흡수 물질을 포함할 수 있다. 광 흡수 물질은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)과 발광소자들(10a, 10b, 10c) 사이의 영역에서 측면측으로 누설되는 것을 방지하며, 디스플레이 장치의 콘트라스트를 향상시킨다.
광 차단층(123)은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)으로 입사되도록 광 진행 경로를 위한 창(123a)을 가질 수 있으며, 이를 위해 투명 기판(121) 상에서 투명 기판(121)을 노출하도록 패터닝될 수 있다. 창(123a)의 폭은 발광 소자의 폭보다 좁을 수 있으나, 이에 한정되는 것은 아니며, 창(123a)의 폭은 발광 소자의 폭보다 크거나 같을 수도 있다.
광 차단층(123)의 창(123a)은 또한 발광 소자들(10a, 10b, 10c)의 정렬 위치를 정의한다. 따라서, 발광 소자들(10a, 10b, 10c)의 정렬 위치를 정의하기 위한 별도의 정렬 마커들을 생략할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광 소자들(10a, 10b, 10c)을 정렬하기 위한 위치를 제공하기 위해 정렬 마커들이 투명 기판(121) 상에 또는 광 차단층(123)이나 접착층(125) 상에 제공될 수도 있다.
접착층(125)은 투명 기판(121) 상에 부착된다. 접착층(125)은 광 차단층(123)을 덮을 수 있다. 접착층(125)은 투명 기판(121)의 전면에 부착될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(121)의 가장자리 근처 영역을 노출하도록 일부 영역에 부착될 수도 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)을 투명 기판(121)에 부착하기 위해 사용된다. 접착층(125)은 광 차단층(123)에 형성된 창을 채울 수 있다.
접착층(125)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시킨다. 접착층(125)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 광 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10a, 10b, 10c)이 광 방출면으로부터 관찰되는 것을 방지한다.
한편, 제1 내지 제3 발광 소자들(10a, 10b, 10c)이 투명 기판(121) 상에 배치된다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 접착층(125)에 의해 투명 기판(121)에 부착될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 광 차단층(123)의 창들(123a)에 대응하여 배치될 수 있다. 광 차단층(123)이 생략된 경우, 정렬 마커들이 발광 소자들(10a, 10b, 10c)의 정렬 위치를 제공하기 위해 추가될 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 예컨대, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자일 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 각각의 구체적인 구성은 앞서 도 2A, 도 2B, 도 3A 및 도 3B를 참조하여 설명한 바와 같으므로, 상세한 설명을 생략한다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 4A에 도시한 바와 같이, 일렬로 배열될 수 있다. 특히, 투명 기판(121)이 사파이어 기판인 경우, 사파이어 기판은 절단 방향에 따라 결정면에 의해 깨끗한 절단면들(예컨대, m면)과 그렇지 않은 절단면들(예컨대, a면)을 포함할 수 있다. 예를 들어, 4각형 형상으로 절단될 경우, 양측 두 개의 절단면들(예컨대, m면)은 결정면을 따라 깨끗하게 절단될 수 있으며, 이들 절단면들에 수직하게 배치된 다른 두 개의 절단면들(예컨대, a면)은 그렇지 않을 수 있다. 이 경우, 사파이어 기판(121)의 깨끗한 절단면들이 발광 소자들(10a, 10b, 10c)의 정렬 방향에 나란할 수 있다. 예를 들어, 도 4A에서는 깨끗한 절단면들(예컨대, m면)이 상하에 배치되고, 다른 두 개의 절단면들(예컨대, a면)이 좌우에 배치될 수 있다. 도 1의 디스플레이 상에서는 디스플레이를 관찰하는 관찰자의 좌우에 깨끗한 절단면들이 배치된다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 앞서 도 2A, 도 2B, 도 3A 및 도 3B를 참조하여 설명한 것일 수 있으나, 이에 한정되는 것은 아니며, 수평형 또는 플립칩 구조의 다양한 발광 소자들이 사용될 수 있다.
단차 조절층(127)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 덮는다. 단차 조절층(127)은 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)을 노출시키는 개구부들(127a)을 갖는다. 단차 조절층(127)은 접속층들(129a, 129b, 129c, 129d) 및 범프들(133a, 133b, 133c, 133d)를 형성하기 위해 요구된다. 특히, 단차 조절층(127)은 범프들(133a, 133b, 133c 133d)이 형성되는 위치의 높이를 균일화하기 위해 형성될 수 있다. 단차 조절층(127)은 예컨대 감광성 폴리이미드로 형성될 수 있다.
단차 조절층(127)은 도 4A에 도시된 바와 같이 가장 자리를 따라 요철 패턴을 가질 수 있다. 요철 패턴의 형상은 다양할 수 있다. 또한, 요철 패턴에 형성된 오목부의 깊이 및 폭, 또는 볼록부의 깊이 및 폭이 조절될 수 있다. 단차 조절층(127)에 형성된 요철 패턴은 단차 조절층(127)이 접착층(125)에 가하는 압축 응력을 줄여 단차 조절층(127) 및 접착층(125)의 박리를 방지할 수 있다.
단차 조절층(127)은 도 4A에 도시한 바와 같이 접착층(125)의 가장자리를 부분적으로 노출시키도록 형성될 수도 있으나, 이에 한정되는 것은 아니다. 특히, 단차 조절층(127)은 접착층(125)의 가장자리로 둘러싸인 영역 내에 배치될 수 있다.
접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 형성된다. 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127)의 개구부들(127a)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)에 접속할 수 있다.
예를 들어, 접속층(129a)은 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속하고, 접속층(129b)은 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속하고, 접속층(129c)은 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속할 수 있으며, 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있으며, 예컨대, Au를 포함할 수 있다.
범프들(133a, 133b, 133c, 133d)은 각각 상기 접속층들(129a, 129b, 129c, 129d) 상에 형성된다. 예를 들어, 제1 범프(133a)는 접속층(129a)을 통해 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속될 수 있으며, 제2 범프(133b)는 접속층(129b)을 통해 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속될 수 있고, 제3 범프(133c)는 접속층(129c)을 통해 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속될 수 있다. 한편, 제4 범프(133d)는 접속층(129d)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속될 수 있다. 범프들(133a, 133b, 133c, 133d)은 예를 들어, AuSn, SnAg, Sn, CuSn, CuN, CuAg, Sb, Ni, Zn, Mo, Co, 솔더 등의 금속 및/또는 금속 합금으로 형성될 수 있다.
한편, 보호층(131)이 범프들(133a, 133b, 133c, 133d)의 측면을 덮으며, 단차 조절층(127)을 덮을 수 있다. 또한, 보호층(131)은 단차 조절층(127) 주위에 노출된 접착층(125)을 덮을 수 있다. 보호층(131)은 예컨대, 감광성 솔더 레지스트(PSR)로 형성될 수 있으며, 따라서, 보호층(131)을 먼저 사진 및 현상을 통해 패터닝한 후, 범프들(133a, 133b, 133c, 133d)을 형성할 수 있다. 이를 위해, 보호층(131)은 접촉층들(129a, 129b, 129c, 129d)을 노출시키는 개구부들을 갖도록 형성되고, 범프들(133a, 133b, 133c, 133d)이 보호층(131)의 개구부들 내에 형성될 수 있다. 범프들(133a, 133b, 133c, 133d)은 생략될 수도 있다.
보호층(131)은 광 누설을 방지하기 위해 백색 반사 물질 또는 흑색 에폭시와 같은 광 흡수 물질로 형성될 수 있다.
도 5A는 본 개시의 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위한 개략적인 평면도이고, 도 5B는 도 5A의 절취선 D-D를 따라 취해진 개략적인 단면도이고, 도 5C는 픽셀 모듈(1000)의 배면도이고, 도 5D는 픽셀 모듈(1000)의 회로도이다.
도 5A 및 도 5B를 참조하면, 픽셀 모듈(1000)은 회로 기판(1001) 및 회로 기판(1001) 상에 배열된 유닛 픽셀들(100)을 포함한다. 나아가, 픽셀 모듈(1000)은 유닛 픽셀들(100)을 덮는 커버층(1010)을 더 포함할 수 있다.
회로 기판(1001)은 패널 기판(2100)과 발광 소자들(10a, 10b, 10c)을 전기적으로 연결하기 위한 회로를 가질 수 있다. 회로 기판(1001) 내의 회로는 다층 구조로 형성될 수 있다. 회로 기판(1001)은 또한 발광 소자들(10a, 10b, 10c)을 수동 매트릭스 구동 방식으로 구동하기 위한 수동 회로 또는 능동 매트릭스 구동 방식으로 구동하기 위한 능동 회로를 포함할 수도 있다. 회로 기판(1001)은 표면에 노출된 패드들(1003)을 포함할 수 있다. 패드들(1003)은 그 위에 실장될 유닛 픽셀들(100) 내의 범프들(133a, 133b, 133c, 133c)에 대응하여 배열될 수 있다.
유닛 픽셀들(100)의 구체적인 구성은 도 4A 및 도 4B를 참조하여 설명한 바와 같으므로, 중복을 피하기 위해 상세한 설명은 생략한다. 유닛 픽셀들(100)은 회로 기판(1001) 상에 정렬될 수 있다. 유닛 픽셀들(100)은 도 5A에 도시한 바와 같이 2×2 행렬로 배열될 수 있으나, 이에 한정되는 것은 아니며, 2×3, 3×3, 4×4, 5×5 등 다양한 행렬로 배열될 수 있다.
유닛 픽셀들(100)은 본딩재(1005)에 의해 회로 기판(1001)에 본딩된다. 예를 들어, 본딩재(1005)는 범프들(133a, 133b, 133c, 133d)을 패드들(1003)에 본딩할 수 있다. 범프들(133a, 133b, 133c, 133d)이 솔더로 형성된 경우, 본딩재(1005)는 생략될 수도 있다.
커버층(1010)은 복수의 유닛 픽셀들(100)을 덮는다. 커버층(1010)은 유닛 픽셀들(100) 사이의 광 간섭을 방지하여 디스플레이 장치의 콘트라스트를 향상시킬 수 있다.
커버층(1010)은 예컨대 DFSR(dry-Film type solder resist), PSR(photoimageable solder resist), BM(black material) 또는 에폭시 몰딩 컴파운드(EMC) 등으로 형성될 수 있다. 커버층(1010)은 예를 들어, 라미네이션, 스핀 코팅, 슬릿 코팅, 프린팅 등의 기술을 이용하여 형성될 수 있다.
도 5A 및 도 5B에 도시된 픽셀 모듈들(1000)을 도 1의 패널 기판(2100) 상에 실장함으로써 디스플레이 장치(10000)가 제공될 수 있다. 회로 기판(1001)은 패드들(1003)에 연결된 바닥 패드들을 가진다. 바닥 패드들은 패드들(1003)에 일대일 대응하도록 배치될 수 있으나, 공통 접속을 통해 바닥 패드들의 개수를 감소시킬 수 있다. 이에 대해, 2×2 행렬로 배열된 유닛 픽셀들(100)을 갖는 픽셀 모듈(1000)을 예를 들어 도 5C 및 도 5D를 참조하여 설명한다.
도 5C는 픽셀 모듈(1000)의 배면도를 나타내며, 회로 기판(1001)의 바닥 패드들(C1, C2, R1, R2, G1, G2, B1 및 B2)이 도시되어 있다. 유닛 픽셀(100)이 2×2 행렬로 배열된 되므로, 전체 4개의 픽셀 모듈이 회로 기판(1001) 상에 배열된다. 또한, 각 유닛 픽셀(100) 상에 3개의 발광 소자들(10a, 10b, 10c)이 배치되고, 4개의 범프들(133a, 133b, 133c, 133d)이 배치된다. 따라서, 회로 기판(1001) 상에는 4개의 유닛 픽셀들(100)의 범프들인 16개에 해당하는 패드들(1003)이 제공될 것이다. 이에 반해, 바닥 패드들은 단지 8개만이 배치될 수 있으며, 이들 8개의 바닥 패드들이 패널 기판(2100)에 연결되어 각각의 발광 소자들(10a, 10b, 10c)을 개별 구동할 수 있다.
도 5D는 일 실시예에 있어서, 각 발광 소자들(10a, 10b, 10c)이 바닥 패드들(C1, C2, R1, R2, G2, G2, B1 및 B2)에 연결된 개략적인 회로도를 나타낸다.
도 5D를 참조하면, 바닥 패드(C1)는 왼쪽 열에 배치된 발광 소자들(10a, 10b, 10c)의 캐소드들에 공통으로 접속하며, 바닥 패드(C2)는 오른쪽 열에 배치된 발광 소자들(10a, 10b, 10c)의 캐소드들에 공통으로 접속한다.
한편, 위쪽 행에 배치된 유닛 픽셀들(100)에 있어서, 제1 발광 소자들(10a)의 애노드들에 바닥 패드(B1)가 접속되고, 제2 발광 소자들(10b)의 애노드들에 바닥 패드(G1)가 접속되고, 제3 발광 소자들(10c)의 애노들에 바닥 패드(R1)이 접속될 수 있다.
또한, 아래쪽 행에 배치된 유닛 픽셀들(100)에 있어서, 제1 발광 소자들(10a)의 애노드들에 바닥 패드(B2)가 접속되고, 제2 발광 소자들(10b)의 애노드들에 바닥 패드(G2)가 접속되고, 제3 발광 소자들(10c)의 애노들에 바닥 패드(R2)이 접속될 수 있다.
여기서 바닥 패드들(R1, G1, B1, R2, G2, B2)은 각각 적색, 녹색 및 청색 발광 소자들에 연결되는 패드들을 나타내기 위한 것이다. 다만, 적색, 녹색 및 청색 발광 소자들의 배열이 변경될 수도 있으며, 이에 따라, 바닥 패드들(R1, G1, B1, R2, G2, B2)이 연결되는 위치도 변경될 수 있다. 예를 들어, 도 5D의 회로도는 제1 발광 소자들(10a)이 청색 발광 소자이고, 제2 발광 소자들(10b)이 녹색 발광 소자이고, 제3 발광 소자들(10c)이 적색 발광 소자인 것을 예상하여 바닥 패드들을 나타내고 있다. 이와 달리, 제1 발광 소자들(10a)이 적색 발광 소자일 수도 있고, 제3 발광 소자들(10c)이 청색 발광 소자일 수도 있으며, 이 경우, 바닥 패드(R1, R2)와 바닥 패드(B1, B2)의 위치가 서로 바뀔 수 있다.
본 실시예에 따르면, 바닥 패드들(C1, C2)이 각 열 내의 발광 소자들의 캐소드들에 공통으로 접속되고, 바닥 패드들(R1, G1, B1, R2, B2, G2) 각각이 두 개의 발광 소자들의 애노드들에 공통으로 접속됨으로써, 바닥 패드들의 전체 개수를 줄이면서도 각각의 발광 소자들(10a, 10b, 10c)을 독립적으로 구동할 수 있다.
한편 본 실시예에서는 바닥 패드들(C1, C2)이 발광 소자들의 캐소드들에 연결되고, 바닥 패드들(R1, G1, B1, R2, B2, G2)이 발광 소자드의 애노드들에 연결된 것으로 도시 및 설명하지만, 도 5E에 도시한 바와 같이, 바닥 패드들(C1, C2)이 발광 소자들의 애노드들에 연결되고, 바닥 패드들(R1, G1, B1, R2, B2, G2)이 발광 소자드의 캐노드들에 연결될 수도 있다.
여기서는 유닛 픽셀들(100)이 2×2 행렬로 배열된 경우의 픽셀 모듈(1000)에 대해 설명하지만, 유닛 픽셀들(100)이 3×3이나, 5×5 등의 다른 행렬로 배열된 경우에도 공통 접속 회로를 이용하여 바닥 패드들의 개수를 줄일 수 있다.
픽셀 모듈(1000) 내의 발광 소자들(10a, 10b, 10c)은 패널 기판(2100) 상에 배치된 구동 IC에 의해 개별적으로 구동될 수 있으며, 복수의 픽셀 모듈들(1000)에 의해 이미지가 구현될 수 있다.
도 6A, 도 6B 및 도 6C는 각각 유닛 픽셀의 다양한 변형예들을 설명하기 위한 개략적인 평면도들이다. 특히, 도 6A, 도 6B 및 도 6C는 단차 조절층(127)의 요철 패턴의 다양한 변형예를 도시한다.
즉, 도 6A에 도시한 바와 같이, 단차 조절층(127a)은 상대적으로 넓은 요철 패턴을 가질 수 있다. 특히, 단차 조절층(127a)의 모서리들에는 상대적으로 좁고 가느다란 부분이 배치되며, 이에 따라, 단차 조절층(127a)의 모서리에 스트레스가 집중되는 것을 방지할 수 있다.
또한, 단차 조절층(127a)의 오목부 및 볼록부는 일정한 반경을 갖는 원호 형상을 가질 수 있으며, 오목부와 볼록부의 반경은 서로 동일할 수도 있고 다를 수도 있다.
한편, 도 6B에 도시한 바와 같이, 단차 조절층(127b)은 오목부의 바닥 부분이 평평할 수도 있다. 나아가, 도 6C에 도시한 바와 같이, 단차 조절층(127c)의 요철 패턴은 톱니 모양일 수도 있다.
단차 조절층(127)의 요철 패턴은 다양하게 변형될 수 있으며, 특히, 단차 조절층(127)이 수축하는 동안 모서리들에 스트레스가 집중되는 것을 방지하도록 형성될 수 있다.
본 실시예에 따르면, 이온 임플랜테이션을 이용하여 형성된 절연 영역(37)을 발광 소자(10a)의 가장자리를 따라 배치함으로써 발광 소자(10a)의 측면에서 표면 비발광 재결합의 발생을 방지할 수 있다. 이에 따라, 특히, 적색광을 방출하는 발광 소자(10a)의 발광 효율을 개선할 수 있다.
도 7A는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이고, 도 7B는 도 7A의 절취선 E-E를 따라 취해진 개략적인 단면도이다.
도 7A 및 도 7B를 참조하면, 본 실시예에 따른 발광 소자(10a')는 앞서 도 2A 및 도 2B를 참조하여 설명한 발광 소자(10a)와 대체로 유사하나, 관통홀(25a) 대신 메사(M)가 형성된 것에 차이가 있다.
메사(M)는 제2 도전형 반도체층(25) 및 활성층(23)을 식각에 의해 제거하여 형성되며, 메사(M) 주위에 제1 도전형 반도체층(21)이 노출된다. 본 실시예에 있어서, 메사(M)는 제1 도전형 반도체층(21)을 노출시키기 위한 영역을 제외하고는 제1 도전형 반도체층(21)과 나란한 측면을 가질 수 있다.
절연 영역(37)은 발광 소자(10a')의 가장자리를 따라 형성될 수 있다. 도 7A에 도시한 바와 같이, 절연 영역(37)은 링 형상으로 발광 소자(10a')의 가장자리를 따라 형성될 수 있으나, 본 개시가 반드시 이에 한정되는 것은 아니다. 절연 영역(37)은 이온 임플랜테이션에 의해 형성될 수 있으며, 메사(M)의 측면에서 생성될 수 있는 비발광 재결합을 방지한다. 절연 영역(37)은 제2 도전형 반도체층(25), 활성층(23) 및 제1 도전형 반도체층(21)에 걸쳐 형성될 수 있다. 앞서 설명한 바와 같이, 절연 영역(37)은 제1 도전형 반도체층(21)의 두께 전체에 걸쳐 형성될 수도 있으며, 도시한 바와 같이, 일부 두께 영역에 형성될 수도 있다.
한편, 도시하지는 않았지만, 전극(28)에 인접한 메사(M)의 일부 측면에도 절연 영역(37)이 형성될 수 있다. 메사(M)의 가장자리를 따라 절연 영역(37)을 형성함으로써 메사(M)의 측면 전체에서 표면 비발광 재결합을 방지할 수 있다. 이 경우, 전류 경로를 제공하기 위해, 절연 영역(37)은 제1 도전형 반도체층(21)의 일부 두께 영역에 형성될 수 있다.
전극(28)은 노출된 제1 도전형 반도체층(21) 상에 형성된다. 전극(28)은 제1 도전형 반도체층(21)에 오믹 콘택한다. 전극(28)은 예를 들어, AuGe 또는 AuTe를 포함할 수 있다.
절연층(29)은 전극(27) 및 전극(28)을 덮으며, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)의 측면을 덮을 수 있다. 또한, 절연층(29)은 전극(27) 주위에 노출된 제2 도전형 반도체층(25)을 덮으며, 전극(28) 주위에 노출된 제1 도전형 반도체층(21)을 덮을 수 있다. 나아가, 절연층(29)은 전극(28)에 인접한 메사(M)의 측면을 덮을 수 있다. 절연층(29)은 앞서 설명한 바와 같이, 표면 보호층으로 기능할 수 있으며, 절연층(29)을 형성하기 전에 메사(M) 측면이 표면 처리될 수 있다.
절연층(29)은 전극들(27, 28)을 노출시키는 개구부들을 가질 수 있으며, 전극 패드(31) 및 전극 패드(33)가 각각 개구부들을 통해 전극(28) 및 전극(27)에 전기적으로 접속될 수 있다.
도 8A는 본 개시의 일 실시예에 따른 발광 소자(10a")를 설명하기 위한 개략적인 단면도이다.
도 8A를 참조하면, 본 실시예에 따른 발광 소자는 도 2A 및 도 2B를 참조하여 설명한 발광 소자(10a)와 대체로 유사하나, 표면 비발광 재결합을 방지하기 위해 절연 영역(37) 대신 산화 영역(39x)이 형성된 것에 차이가 있다.
즉, 본 실시예에서, 산화 영역 형성층(39)이 활성층(23)과 제2 도전형 반도체층(25) 사이에 배치된다. 그러나 본 개시가 이에 한정되는 것은 아니며, 산화 영역 형성층(39)은 활성층(23)과 제1 도전형 반도체층(21) 사이에 배치될 수도 있다. 산화 영역 형성층(39)은 발광 구조체의 측면에 노출되며, 노출된 산화 영역 형성층(39)이 산화되어 산화 영역(39x)이 형성된다. 산화 영역(39x)은 발광 구조체의 가장자리를 따라 형성될 수 있다. 산화 영역(39x)은 발광 구조체의 측면을 따라 캐리어가 이동하는 것을 방지하여 표면 비발광 재결합을 방지한다. 더욱이, 산화 영역(39x)에 의해 전자와 정공이 결합하는 발광 영역이 활성층(23)의 내부 영역에 집중될 수 있다.
산화 영역 형성층(39)은 그것을 둘러싼 반도체층들보다 더 많은 Al 함량을 포함할 수 있으며, 이에 따라, 산화 공정에 의해 노출된 측면을 산화시킬 수 있다.
도 8B는 본 개시의 일 실시예에 따른 발광 소자(10a"')를 설명하기 위한 개략적인 단면도이다.
도 8B를 참조하면, 본 실시예에 따른 발광 소자(10a"')는 도 7A 및 도 7B를 참조하여 설명한 발광 소자(10a')와 대체로 유사하나, 표면 비발광 재결합을 방지하기 위해 절연 영역(37) 대신 산화 영역(39x)이 형성된 것에 차이가 있다.
도 8A를 참조하여 설명한 바와 같이, 산화 영역(39x)을 형성하기 위해 산화 영역 형성층(39)이 형성되며, 발광 구조체 또는 메사(M)의 측면에 노출된 산화 영역 형성층(39)을 산화시킴으로써 산화 영역(39x)이 형성된다.
본 실시예에서, 산화 영역(39x)이 메사(M)의 둘레를 따라 산화 영역(39x)이 형성된 것으로 도시하나, 전극(28)에 인접한 메사(M)의 측면은 산화 영역(39x)이 생략될 수도 있다.
도 9A, 도 9B 및 도 9C는 본 개시의 일 실시예에 따른 발광 소자(10a)를 제조하는 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
우선, 도 9A 및 도 9B를 참조하면, 기판(51) 상에 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)이 성장된다. 기판(51)은 GaAs 기판 또는 Si 기판 등일 수 있으며, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 적색광을 방출하기에 적합한 반도체층들이다.
반도체층들(21, 23, 25)이 성장된 후, 반도체층들에 절연 영역(37)을 형성하기 위해 이온이 주입된다. 이온은 이온 임플랜테이션 공정을 통해 반도체층들에 주입될 수 있다.
이온은 발광 소자를 분리하기 위한 분리 영역을 따라 주입될 수 있다. 도 9A에서 점선은 발광 소자들(10a)이 개별적으로 분리될 소자 분리 영역의 위치를 나타낸다.
도 9B에 도시한 바와 같이, 이온은 제1 도전형 반도체층(21)의 일부 두께 영역까지 주입될 수 있다. 나아가, 이온은 기판(51)까지 주입되어 산화 영역(37)이 제1 도전형 반도체층(21)의 전체 두께에 걸쳐 형성될 수도 있다.
도 9C를 참조하면, 소자 분리 영역을 따라 소자들을 분리함으로써 각각의 발광 소자들(10a)이 서로 분리된다. 발광 소자들(10a)을 서로 분리하기 위한 분리 영역(ISO)을 형성하기 전 또는 후에, 전극(27), 절연층(29) 및 전극 패드들(31, 33)이 형성될 수 있다.
기판(51)은 발광 소자들(10a)로 부터 제거된다. 예를 들어, 발광 소자들(10a)을 유닛 픽셀(100)로 전사하는 동안 기판(51)은 발광 소자(10a)로부터 기계적 연마 또는 화학적 식각 등에 의해 제거될 수 있다.
본 실시예에 따르면, 발광 소자(10a)의 측면을 따라 절연 영역(37)을 형성할 수 있으며, 산화 영역(37)에 의해 표면 비발광 재결합을 방지하여 발광 소자(10a)의 발광 효율을 개선할 수 있다.
도 10A 및 도 10B는 본 개시의 일 실시예에 따른 발광 소자(10a")를 제조하는 방법을 설명하기 위한 개략적인 평면도 및 단면도이다.
도 10A 및 도 10B를 참조하면, 기판(51) 상에 제1 도전형 반도체층(21), 활성층(23), 산화 영역 형성층(39) 및 제2 도전형 반도체층(25)이 성장된다. 기판(51)은 GaAs 기판 또는 Si 기판 등일 수 있으며, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 적색광을 방출하기에 적합한 반도체층들이다. 산화 영역 형성층(39)은 Al 함량이 높은 반도체층으로 형성될 수 있다.
반도체층들(21, 23, 25, 39)이 성장된 후, 소자 분리 영역(ISO)이 형성된다. 소자 분리 영역(ISO)은 발광 소자(10a") 영역을 정의한다. 또한, 소자 분리 영역(ISO)에 의해 산화 영역 형성층(39)의 측면이 노출된다.
이어서, 산화 영역 형성층(39)을 산화시킴으로써 산화 영역(39x)이 형성된다. 산화 영역(39x)은 발광 소자(10a")의 둘레를 따라 형성될 수 있다. 산화는 예를 들어 400℃ 이상의 온도에서 수행될 수 있다. 산화 영역 형성층(39)은 Al 조성비 및 산화 온도를 조절하여 제1 및 제2 도전형 반도체층들(21, 25)에 비해 10배 이상의 산화율을 나타낼 수 있다.
산화 공정에 의해 소자 분리 영역(ISO)에 의해 노출된 산화 영역 형성층(39)에 산화 영역(39x)이 형성된다. 산화 영역(39x)은 소자 분리 영역(ISO)에 노출된 산화 영역 형성층(39)을 통해 산화 영역 형성층(39)의 내부로 진행한다.
한편, 산화 영역(39x)이 형성된 후, 전극(27), 절연층(29) 및 전극 패드들(31, 33)이 형성될 수 있으며, 기판(51)은 발광 소자(10a")로부터 제거된다.
본 실시예에 따르면, 발광 소자(10a")의 측면을 따라 절연 영역(39x)을 형성할 수 있으며, 산화 영역(39x)에 의해 표면 비발광 재결합을 방지하여 발광 소자(10a")의 발광 효율을 개선할 수 있다.
앞서 설명한 실시예들은 발광 소자들(10a, 10b, 10c)이 서브 픽셀을 구성하며, 이들 서브 픽셀들이 결합되어 도 4A 및 도 4B를 참조하여 설명한 유닛 픽셀(100)을 구성한다. 유닛 픽셀(100)을 이용함으로써 발광 소자들(10a, 10b, 10c)을 디스플레이 패널(2100) 상에 쉽게 실장할 수 있다.
한편, 발광 소자들(10a, 10b, 10c)이 개별적으로 실장된 유닛 픽셀(100) 대신 복수의 LED들이 적층된 발광 소자를 유닛 픽셀로 이용할 수도 있다. 따라서, 유닛 픽셀(100)은 발광 소자들(10a, 10b, 10c)이 횡방향으로 정렬된 구조를 갖지만, 이하에 소개되는 유닛 픽셀은 발광 소자들(10a, 10b, 10c)이 수직 방향으로 적층된 구조를 갖는다. 이하에서는 복수의 LED들이 적층된 유닛 픽셀, 즉 발광 소자(100a)에 대해 도 11, 도 12A 및 도 12B를 참조하여 구체적으로 설명한다. 여기서, 발광 소자(100a)는 하나의 유닛 픽셀을 구성하며, 이러한 발광 소자들(100a)이 직접 디스플레이 패널(2100) 상에 실장될 수도 있고, 또는, 패널 모듈(1000)로 제작된 후, 디스플레이 패널(2100)에 실장될 수도 있다.
도 11은 본 개시의 일 실시예에 따른 발광 소자(100a)를 설명하기 위한 개략적인 평면도이고, 도 12A 및 도 12B는 각각 본 개시의 일 실시예에 따른 발광 소자(100a)를 설명하기 위해 도 11의 절취선 H-H 및 I-I를 따라 취해진 개략적인 단면도들이다.
설명의 편의를 위해, 범프 패드들(273a, 273b, 273c, 273d)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100a)는 회로 기판 상에 플립 본딩되며, 이 경우, 범프 패드들(273a, 273b, 273c, 273d)이 아래쪽에 배치된다. 나아가, 특정 실시예에서, 범프 패드들(273a, 273b, 273c, 273d)은 생략될 수도 있다. 또한, 기판(241)을 함께 도시하지만, 기판(241)은 생략될 수도 있다.
도 11, 도 12A 및 도 12B를 참조하면, 발광 소자(100a)는 제1 LED 적층(223), 제2 LED 적층(233), 제3 LED 적층(243), 제1 투명 전극(225), 제2 투명 전극(235), 제3 투명 전극(245), 제1 n 전극 패드(227a), 제2 n 전극 패드(237a), 제3 n 전극 패드(247a), 상부 p 전극 패드(237b), 하부 p 전극 패드(247b), 제1 내지 제3 하부 커넥터들(239a, 239b, 239c), 하부 매립 비아들(255a, 55b), 상부 매립 비아들(265a, 65b, 65c, 65d), 제1 측벽 절연층(253), 제2 측벽 절연층(263), 제1 내지 제4 상부 커넥터들(267a, 67b, 67c, 67d), 제1 본딩층(249), 제2 본딩층(259), 제1 표면 보호층(246), 하부 절연층(248), 제2 표면 보호층(236), 중간 절연층(238), 상부 절연층(271), 하부 평탄화층(251), 상부 평탄화층(261) 및 범프 패드들(273a, 73b, 73c, 73d)을 포함할 수 있다. 나아가, 발광 소자(100a)는 제1 LED 적층(223)을 관통하는 관통홀들(223h1, 223h2, 223h3, 223h4), 제2 LED 적층(233)을 관통하는 관통홀들(233h1, 233h2) 및 캐핑층(257)을 포함할 수 있다. 한편, 제1 LED 적층(223)은 절연 영역(237)을 포함할 수 있다.
도 12A 및 도 12B에 도시되듯이, 본 개시의 실시예들은 제1 내지 제3 LED 적층들(223, 233, 243)이 수직 방향으로 적층된다. 한편, 각 LED 적층들(223, 233, 243)은 서로 다른 성장 기판 상에서 성장된 것이지만, 본 개시의 실시예들에서 성장 기판들은 최종 발광 소자(100a)에 잔류하지 않고 모두 제거된다. 따라서, 발광 소자(100a)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 각각 제1 도전형 반도체층(223a, 233a, 또는 243a), 제2 도전형 반도체층(223b, 233b, 또는 243b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(223) 아래에 제2 LED 적층(233)이 배치되고, 제2 LED 적층(233) 아래에 제3 LED 적층(243)이 배치된다. 제1 내지 제3 LED 적층(223, 233, 243)에서 생성된 광은 최종적으로 제3 LED 적층(243)을 통해 외부로 방출된다.
일 실시예에 있어서, 제1 LED 적층(223)은 제2 및 제3 LED 적층들(233, 243)에 비해 장파장의 광을 방출할 수 있고, 제2 LED 적층(233)은 제3 LED 적층(243)에 비해 장파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(223)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(233)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(243)은 청색광을 발하는 무기 발광 다이오드일 수 있다.
다른 실시예에 있어서, 제1, 제2 및 제3 LED 적층(223, 233, 243)에서 방출되는 광의 색 혼합 비율을 조절하기 위해, 제2 LED 적층(233)이 제3 LED 적층(243)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 LED 적층(233)에서 방출되는 광의 광도를 줄이고, 제3 LED 적층(243)에서 방출되는 광의 광도를 증가시킬 수 있다. 이에 따라, 제1, 제2 및 제3 LED 적층(223, 233, 243)에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 LED 적층(223)은 적색광을 방출하고, 제2 LED 적층(233)은 청색광을 방출하고, 제3 LED 적층(243)은 녹색광을 방출하도록 구성될 수 있다.
이하에서는 제2 LED 적층(233)이 제3 LED 적층(243)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 LED 적층(233)이 제3 LED 적층(243)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
제1 LED 적층(223)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(233)은 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(243)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있다.
제1 LED 적층(223)은 제2 및 제3 LED 적층들(233, 243)에 비해 장파장의 광을 방출하므로, 제1 LED 적층(223)에서 생성된 광은 제2 및 제3 LED 적층들(233, 243)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(233)은 제3 LED 적층(243)에 비해 단파장의 광을 방출하므로, 제2 LED 적층(233)에서 생성된 광의 일부는 제3 LED 적층(243)에 흡수되어 손실될 수 있으며, 따라서, 제2 LED 적층(233)에서 생성된 광의 광도를 줄일 수 있다. 한편, 제3 LED 적층(243)에서 생성된 광은 제1 및 제2 LED 적층(223, 233)을 거치지 않고 외부로 방출되므로, 그 광도가 증가될 수 있다.
한편, 각 LED 적층(223, 233 또는 243)의 제1 도전형 반도체층(223a, 233a, 243a)은 각각 n형 반도체층이고, 제2 도전형 반도체층(223b, 233b, 243b)은 p형 반도체층이다. 또한, 본 실시예에 있어서, 제1 LED 적층(223)의 상면은 n형 반도체층(223a)이고, 제2 LED 적층(233)의 상면은 p형 반도체층(233b)이며, 제3 LED 적층(243)의 상면은 p형 반도체층(243b)이다. 즉, 제1 LED 적층(223)의 적층 순서가 제2 LED 적층(233) 및 제3 LED 적층(243)의 적층 순서와 반대로 되어 있다. 제2 LED 적층(233)의 반도체층들을 제3 LED 적층(243)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있다.
제2 LED 적층(233)은 제2 도전형 반도체층(233b)이 제거되어 제1 도전형 반도체층(233a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있다. 메사 식각 영역에 의해 제1 도전형 반도체층(233a)의 일부 영역 상에 제2 도전형 반도체층(233b) 및 활성층(도시하지 않음)을 포함하는 메사가 배치될 수 있다. 메사의 둘레를 따라 제1 도전형 반도체층(233a)의 상면이 노출될 수 있으며, 따라서, 메사는 제1 도전형 반도체층(233a)의 가장자리(edge)로 둘러싸인 영역의 내측에 배치될 수 있다. 한편, 도 11 및 도 12B에 도시되듯이, 메사 식각 영역에 노출된 제1 도전형 반도체층(233a) 상에 제2 n 전극 패드(237a)가 배치될 수 있다.
제3 LED 적층(243) 또한, 제2 도전형 반도체층(243b)이 제거되어 제1 도전형 반도체층(243a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있으며, 메사 식각 영역에 의해 제1 도전형 반도체층(243a)의 일부 영역 상에 제2 도전형 반도체층(243b) 및 활성층(도시하지 않음)을 포함하는 메사가 배치될 수 있다. 또한, 메사의 둘레를 따라 제1 도전형 반도체층(243a)의 상면이 노출될 수 있으며, 따라서, 메사는 제1 도전형 반도체층(243a)의 가장자리(edge)로 둘러싸인 영역의 내측에 배치될 수 있다. 나아가, 메사 식각 영역에 노출된 제1 도전형 반도체층(243a) 상에 제3 n 전극 패드(247a)가 배치될 수 있다.
이에 반해, 제1 LED 적층(223)은 메사 식각 영역을 포함하지 않을 수 있다. 도 12A 및 도 12B에 도시되듯이, 제1 LED 적층(223)의 외형 크기는 제2 LED 적층(233) 또는 제3 LED 적층(243)의 외형 크기보다 클 수 있다. 또한, 절연 영역(237)은 제1 LED 적층(223)의 가장자리를 따라 형성된다. 절연 영역(237)은 제1 도전형 반도체층(223a) 및 제2 도전형 반도체층(223b)의 전체 두께에 걸쳐 형성될 수 있으나, 이에 한정되는 것은 아니다. 앞의 실시예들에서 설명한 절연 영역(37)과 같이, 절연 영역(237)도 이온 임플랜테이션에 의해 형성될 수 있다.
한편, 제3 LED 적층(243)은 평탄한 하부면을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(243a)의 표면에 요철을 포함할 수 있으며, 이 요철에 의해 광 추출 효율이 향상될 수 있다. 제1 도전형 반도체층(243a)의 표면 요철은 패터닝된 사파이어 기판을 분리함으로써 형성될 수도 있으나, 반드시 이에 한정되는 것은 아니며, 성장 기판을 분리한 후 텍스쳐링을 통해 추가로 형성될 수도 있다. 제2 LED 적층(233) 또한, 표면이 텍스쳐링된 제1 도전형 반도체층(233a)을 가질 수 있다.
본 실시예에서, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 서로 중첩하며, 대체로 유사한 크기의 발광 면적을 가질 수 있다. 다만, 메사 식각 영역, 관통홀들(223h1, 223h2, 223h3, 223h4) 및 관통홀들(233h1, 233h2)에 의해 제1 내지 제3 LED 적층들(223, 233, 243)의 발광 면적을 조절할 수 있다. 예를 들어, 제1 및 제3 LED 적층(223, 243)의 발광 면적은 제2 LED 적층(233)의 발광 면적보다 클 수 있으며, 따라서, 제1 LED 적층(223) 또는 제3 LED 적층(243)에서 생성되는 광의 광도를 제2 LED 적층(233)에서 생성되는 광에 대비하여 더 증가시킬 수 있다.
제1 투명 전극(225)은 제1 LED 적층(223)과 제2 LED 적층(233) 사이에 배치될 수 있다. 제1 투명 전극(225)은 제1 LED 적층(223)의 제2 도전형 반도체층(223b)에 오믹 콘택하며, 제1 LED 적층(223)에서 생성된 광을 투과시킨다. 제1 투명 전극(225)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수 있다. 제1 투명 전극(225)은 제1 LED 적층(223)의 제2 도전형 반도체층(223b)의 전면을 덮을 수 있으며, 그 측면은 제1 LED 적층(223)의 측면과 나란하게 배치될 수 있다. 즉, 제1 투명 전극(225)의 측면은 제2 본딩층(259)으로 덮이지 않을 수 있다. 나아가, 관통홀들(223h1, 223h2, 223h3)은 제1 투명 전극(225)을 관통할 수 있으며, 따라서, 이들 관통홀들의 측벽에 제1 투명 전극(225)이 노출될 수 있다. 한편, 관통홀(223h4)은 제1 투명 전극(225)의 상면을 노출시킬 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제1 LED 적층(223)의 가장자리를 따라 제1 투명 전극(225)이 부분적으로 제거됨으로써 제1 투명 전극(225)의 측면이 제2 본딩층(259)으로 덮일 수 있다. 또한, 관통홀들(223h1, 223h2, 223h3)이 형성되는 영역에서 제1 투명 전극(225)을 미리 패터닝하여 제거함으로써 관통홀들(223h1, 223h2, 223h3)의 측벽에 제1 투명 전극(225)이 노출되는 것을 방지할 수 있다.
한편, 제2 투명 전극(235)은 제2 LED 적층(233)의 제2 도전형 반도체층(233b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(235)은 제1 LED 적층(223)과 제2 LED 적층(233) 사이에서 제2 LED 적층(233)의 상면에 접촉한다. 제2 투명 전극(235)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(235)은 ZnO로 형성될 수 있는데, ZnO는 제2 LED 적층(233) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 더욱이, ZnO는 제2 LED 적층(233)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
한편, 제2 투명 전극(235)은 제2 LED 적층(233)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제2 투명 전극(235)의 바깥쪽 측면은 제2 표면 보호층(236) 및/또는 중간 절연층(238)으로 덮일 수 있다. 즉, 제2 투명 전극(235)의 측면은 제2 LED 적층(233)의 측면보다 내측으로 리세스되며, 제2 투명 전극(235)이 리세스된 영역은 제2 표면 보호층(236), 중간 절연층(238) 또는 본딩층(259)으로 채워질 수 있다. 한편, 제2 LED 적층(233)의 메사 식각 영역 근처에서도 제2 투명 전극(235)이 리세스되며, 리세스된 영역은 제2 표면 보호층(236), 중간 절연층(238) 또는 제2 본딩층(259)으로 채워질 수 있다.
제3 투명 전극(245)은 제3 LED 적층(233)의 제2 도전형 반도체층(243b)에 오믹 콘택한다. 제3 투명 전극(245)은 제2 LED 적층(233)과 제3 LED 적층(243) 사이에 위치할 수 있으며, 제3 LED 적층(243)의 상면에 접촉한다. 제3 투명 전극(245)은 적색광 및 녹색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(245)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(243) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(243)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
제3 투명 전극(245)은 제3 LED 적층(243)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 투명 전극(245)의 바깥쪽 측면은 외부에 노출되지 않고, 제1 표면 보호층(246), 하부 절연층(248) 또는 제1 본딩층(249)으로 덮일 수 있다. 즉, 제3 투명 전극(245)의 측면은 제3 LED 적층(243)의 측면보다 내측으로 리세스되며, 제3 투명 전극(245)이 리세스된 영역은 제1 표면 보호층(246), 하부 절연층(248) 및/또는 제1 본딩층(249)으로 채워질 수 있다. 한편, 제3 LED 적층(243)의 메사 식각 영역 근처에서도 제3 투명 전극(245)이 리세스되며, 리세스된 영역은 제1 표면 보호층(246), 하부 절연층(248) 또는 제1 본딩층(249)으로 채워질 수 있다.
제2 투명 전극(235) 및 제3 투명 전극(245)을 위와 같이 리세스함으로써 이들의 측면이 식각 가스에 노출되는 것을 방지하여 발광 소자(100a)의 공정 수율을 향상시킬 수 있다.
한편, 본 실시예에 있어서, 제2 투명 전극(235) 및 제3 투명 전극(245)은 동종의 도전성 산화물층, 예컨대, ZnO로 형성될 수 있으며, 제1 투명 전극(225)은 제2 및 제3 투명 전극(235, 245)과 다른 종류의 도전성 산화물층, 예컨대 ITO로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 이들 제1 내지 제3 투명 전극들(225, 235, 245)은 모두 동종일 수도 있고, 적어도 하나가 다른 종류일 수도 있다.
제1 n 전극 패드(227a)는 제1 LED 적층(223)의 제1 도전형 반도체층(223a)에 오믹 콘택한다. 제1 전극 패드(227a)는 예를 들어, AuGe 또는 AuTe를 포함할 수 있다.
제2 n 전극 패드(237a)는 제2 LED 적층(233)의 제1 도전형 반도체층(233a)에 오믹 콘택한다. 제2 n 전극 패드(237a)는 메사 식각에 의해 노출된 제1 도전형 반도체층(233a) 상에 배치될 수 있다. 제2 n 전극 패드(237a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다.
제3 n 전극 패드(247a)는 제3 LED 적층(243)의 제1 도전형 반도체층(243a)에 오믹 콘택한다. 제3 n 전극 패드(247a)는 제2 도전형 반도체층(243b)을 통해 노출된 제1 도전형 반도체층(243a) 상에, 즉 메사 식각 영역에 배치될 수 있다. 제3 n 전극 패드(247a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. 제3 n 전극 패드(247a)의 상면은 제2 도전형 반도체층(243b)의 상면, 나아가, 제3 투명 전극(245)의 상면보다 높을 수 있다. 예컨대, 제3 n 전극 패드(247a)의 두께는 약 2um 이상일 수 있다. 제3 n 전극 패드(247a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다.
상부 p 전극 패드(237b)는 제2 투명 전극(235) 상에 배치될 수 있다. 상부 p 전극 패드(237b)는 제1 평탄화층(251) 및 제2 표면 보호층(236)에 형성된 개구부 내에 배치될 수 있다. 상부 p 전극 패드(237b)는 제2 n 전극 패드(237a)와 동일 재료로 형성될 수 있으나, 이에 한정되는 것은 아니다.
하부 p 전극 패드(247b)는 제3 n 전극 패드(247a)와 동일한 재료로 형성될 수 있다. 다만, 하부 p 전극 패드(247b)의 상면은 제3 n 전극 패드(247a)와 대략 동일한 높이에 위치할 수 있으며, 따라서, 하부 p 전극 패드(247b)의 두께는 제3 n 전극 패드(247a)보다 작을 수 있다. 즉, 하부 p 전극 패드(247b)의 두께는 대략 제2 투명 전극(245) 위로 돌출된 제3 n 전극 패드(247a) 부분의 두께와 같을 수 있다. 예를 들어, 하부 p 전극 패드(247b)의 두께는 약 1.2um 이하일 수 있다. 하부 p 전극 패드(247b)의 상면이 제3 n 전극 패드(247a)의 상면과 동일 높이에 위치하도록 함으로써 관통홀들(233h1, 233h2)을 형성할 때, 하부 p 전극 패드(247b)와 제3 n 전극 패드(247a)가 동시에 노출되도록 할 수 있다. 제3 n 전극 패드(247a)와 하부 p 전극 패드(247b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, 제3 n 전극 패드(247a)와 하부 p 전극 패드(247b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
제1 표면 보호층(246)은 제3 LED 적층(243)의 메사 측면에서 발생되는 비발광 재결합을 방지하도록 메사 측면을 덮을 수 있다. 메사 측면은 메사 식각 공정에 의해 형성된 표면 결함을 포함할 수 있으며, 따라서, 비발광 재결합이 발생되기 쉽다. 더욱이, 발광 면적이 작은 마이크로 LED의 경우, 측면에서 발생되는 비발광 재결합에 의해 광 추출 효율이 큰 폭으로 나빠진다. 따라서, 본 개시는 메사 식각 공정 후에 표면 결함을 제거하기 위한 화학 처리를 수행하며, 아울러, 노출된 측면을 제1 표면 보호층(246)으로 덮어 비발광 재결합을 방지할 수 있다. 제3 LED 적층(243)의 메사 측면에 대한 표면 처리는 예를 들어, HCl 또는 FeCl3 등의 염소계열의 희석 용액이나, KOH, TMAH(Tetramethylammonium hydroxide) 또는 NaOH 등의 염기성 용액을 이용하여 수행될 수 있다. 한편, 제1 표면 보호층(246)은 메사의 측면에 노출된 제2 도전형 반도체층(243b), 활성층 및 제1 도전형 반도체층(243a)을 덮을 수 있다. 제1 표면 보호층(246)은 원자층 증착 기술, 저압 화학증착 기술 또는 플라즈마 강화 화학증착 기술을 이용하여 형성될 수 있으며, 예를 들어, Al2O3, SiNx 또는 SiO2로 형성될 수 있다.
제1 표면 보호층(246)은 메사 측면과 함께 제3 투명 전극층(245)을 덮을 수 있으며, 나아가, 메사 식각 영역에서 노출된 제1 도전형 반도체층(243a)의 상면을 덮을 수 있다. 다만, 본 실시예에 있어서, 제1 표면 보호층(246)은 메사 식각 영역에서 노출된 제1 도전형 반도체층(243a)보다는 위에 배치되며, 따라서, 제3 LED 적층(243)의 메사 하부에 위치하는 제1 도전형 반도체층(243a)의 측면은 제1 표면 보호층(246)으로 덮이지 않는다. 그러나, 본 개시가 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 제1 표면 보호층(246)이 제1 도전형 반도체층(243a)의 측면을 덮을 수도 있다.
한편, 제1 표면 보호층(246)은 제1 도전형 반도체층(243a)을 노출시키는 개구부 및 제3 투명 전극(245)을 노출시키는 개구부를 가질 수 있으며, 이 개구부들 내에 각각 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)가 배치될 수 있다.
하부 절연층(248)은 제3 LED 적층(243)의 상면을 덮는다. 하부 절연층(248)은 또한 제1 표면 보호층(246) 및 제3 투명 전극(245)을 덮을 수 있으며, 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)를 덮을 수 있다. 하부 절연층(248)은 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)를 노출시키는 개구부들을 가질 수 있다. 하부 절연층(248)은 제3 LED 적층(243), 제3 투명 전극(245), 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)를 보호할 수 있다. 나아가, 하부 절연층(248)은 제1 본딩층(249)에 대한 접착력을 향상시킬 수 있는 물질, 예컨대, SiO2를 포함할 수 있다. 몇몇 실시예들에 있어서, 하부 절연층(248)은 생략될 수도 있다.
제1 본딩층(249)은 제2 LED 적층(233)을 제3 LED 적층(243)에 결합한다. 제1 본딩층(249)은 제1 도전형 반도체층(233a)과 제3 투명 전극(245) 사이에서 이들을 결합시킬 수 있다. 제1 본딩층(249)은 하부 절연층(248)에 접할 수 있으며, 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)에 부분적으로 접할 수 있다. 하부 절연층(248)이 생략된 경우, 제1 본딩층(249)은 제1 표면 보호층(246) 및 제1 도전형 반도체층(243a)에 부분적으로 접할 수 있다.
제1 본딩층(249)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 제1 본딩층(249)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
제1 평탄화층(251)은 제2 LED 적층(233) 상에 배치될 수 있다. 특히, 제1 평탄화층(251)은 제2 도전형 반도체층(233b) 상부 영역에 배치되며, 메사 식각 영역으로부터 이격된다.
관통홀들(233h1, 233h2)은 제1 평탄화층(251), 제2 LED 적층(233) 및 제1 본딩층(249)을 관통하며 제3 n 전극 패드(247a) 및 하부 p 전극 패드(247b)를 노출시킬 수 있다.
제1 측벽 절연층(253)은 관통홀들(233h1, 233h2)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제1 측벽 절연층(253)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
하부 매립 비아들(255a, 255b)은 각각 관통홀들(233h1, 233h2)을 채울 수 있다. 하부 매립 비아들(255a, 255b)은 제1 측벽 절연층(253)에 의해 제2 LED 적층(233)으로부터 절연된다. 하부 매립 비아(255a)는 제3 n 전극 패드(247a)에 전기적으로 접속되고, 하부 매립 비아(255b)는 하부 p 전극 패드(247b)에 전기적으로 접속될 수 있다.
하부 매립 비아들(255a, 255b)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(233h1, 233h2)을 Cu 등의 도전 재료로 채운 후, 화학기계 연마 기술을 이용하여 제1 평탄화층(251) 상의 금속층들을 제거함으로써 하부 매립 비아들(255a, 255b)이 형성될 수 있다. 도 12A 및 도 12B에 도시한 바와 같이, 하부 매립 비아들(255a, 255b)은 관통홀들(233h1, 233h2)의 입구에서 상대적으로 더 넓은 폭을 가질 수 있으며, 이에 따라, 전기적인 접속을 강화할 수 있다.
하부 매립 비아들(255a, 255b)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 하부 매립 비아들(255a, 255b)은 상면이 제1 평탄화층(251)과 대체로 나란할 수 있다. 하부 매립 비아들을 형성하는 구체적인 공정에 대해서는 뒤에서 더 상세하게 설명된다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
캐핑층들(257)은 하부 매립 비아들(255a, 255b)의 상면을 덮을 수 있다. 캐핑층들(257)은 하부 매립 비아들(255a, 255b)을 보호하는 금속층으로 형성될 수 있다.
제2 표면 보호층(236)은 제2 LED 적층(233)의 메사 측면에서 발생되는 비발광 재결합을 방지하도록 메사 측면을 덮는다. 제2 LED 적층(233)의 메사 측면은 메사 식각 공정에 의해 형성된 표면 결함을 포함할 수 있으며, 따라서, 비발광 재결합이 발생되기 쉽다. 따라서, 본 개시는 메사 식각 공정 후에 메사 측면의 표면 결함을 제거하기 위한 화학 처리를 수행하며, 아울러, 노출된 측면을 제2 표면 보호층(236)으로 덮어 비발광 재결합을 방지할 수 있다. 제2 LED 적층(233)의 메사 측면에 대한 표면 처리는 예를 들어, KOH, TMAH(Tetramethylammonium hydroxide) 또는 NaOH 등의 염기성 식각 용액을 이용하여 수행될 수 있다. 한편, 제2 표면 보호층(236)은 메사의 측면에 노출된 제2 도전형 반도체층(233b), 활성층 및 제1 도전형 반도체층(233a)을 덮을 수 있다. 제2 표면 보호층(236)은 원자층 증착 기술, 저압 화학증착 기술 또는 플라즈마 강화 화학증착 기술을 이용하여 형성될 수 있으며, 예를 들어, Al2O3, SiNx 또는 SiO2로 형성될 수 있다.
제2 표면 보호층(236)은 제2 LED 적층(233)의 메사 측면과 함께 제1 평탄화층(251)을 덮을 수 있으며, 나아가, 메사 식각 영역에서 노출된 제1 도전형 반도체층(233a)의 상면을 덮을 수 있다. 다만, 본 실시예에 있어서, 제2 표면 보호층(236)은 메사 식각 영역에 노출된 제1 도전형 반도체층(233a)보다는 위에 배치되며, 따라서, 제2 LED 적층(233)의 메사 하부에 위치하는 제1 도전형 반도체층(233a)의 측면은 제1 표면 보호층(236)으로 덮이지 않는다. 그러나, 본 개시가 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 제2 표면 보호층(236)이 제1 도전형 반도체층(233a)의 측면을 덮을 수도 있다.
한편, 제2 표면 보호층(236)은 전기적 접속을 허용하기 위한 다수의 개구부들을 가질 수 있다. 제2 n 전극 패드(237a) 및 상부 p 전극 패드(237b)는 각각 제2 표면 보호층(236)의 개구부들 내에 배치될 수 있다.
중간 절연층(238)은 제2 LED 적층(233) 상에 형성되며, 제2 표면 보호층(236), 상부 p 전극 패드(237b) 및 제2 n 전극 패드(237a)를 덮는다. 중간 절연층(238)은 또한, 제2 LED 적층(233)의 메사 식각 영역을 덮을 수 있다. 중간 절연층(238)은 캐핑층(257) 또는 하부 매립 비아들(255a, 255b), 상부 p 전극 패드(237b) 및 제2 n 전극 패드(237a)를 노출시키는 개구부들을 가질 수 있다. 중간 절연층(238)은 예를 들어 SiO2로 형성될 수 있다. 중간 절연층(238)은 제2 LED 적층(233), 상부 p 전극 패드(237b) 및 제2 n 전극 패드(237a)를 보호할 수 있으며, 나아가, 제2 본딩층(259)의 접착력을 향상시킬 수 있다.
하부 커넥터들(239a, 239b, 239c)이 중간 절연층(238) 상에 배치될 수 있다. 제1 하부 커넥터(239a)는 하부 매립 비아(255a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 제2 n 전극 패드(237a)에 전기적으로 접속될 수 있다. 이에 따라, 제3 LED 적층(243)의 제1 도전형 반도체층(243a)과 제2 LED 적층(233)의 제1 도전형 반도체층(233a)이 전기적으로 공통으로 연결될 수 있다. 제1 하부 커넥터(239a)는 캐핑층(257)을 통해 하부 매립 비아(255a)에 전기적으로 접속될 수 있다.
제2 하부 커넥터(239b)는 하부 매립 비아(255b)에 전기적으로 접속된다. 도시한 바와 같이, 제2 하부 커넥터(239b)는 캐핑층(257)을 통해 하부 매립 비아(255b)에 전기적으로 접속될 수 있다.
제3 하부 커넥터(239c)는 제2 투명 전극(235)에 전기적으로 접속한다. 제3 하부 커넥터(239c)는 도 12A에 도시한 바와 같이 상부 p 전극 패드(237b) 상에 배치될 수 있으며, 상부 p 전극 패드(237b)를 통해 제2 투명 전극(235)에 전기적으로 접속할 수 있다.
제2 본딩층(259)은 제1 LED 적층(223)을 제2 LED 적층(233)에 결합한다. 도시한 바와 같이, 제2 본딩층(259)은 제1 투명 전극(225)과 중간 절연층(238) 사이에 배치될 수 있다. 제2 본딩층(259)은 또한 제1 내지 제3 하부 커넥터들(239a, 239b, 239c)을 덮을 수 있다. 제2 본딩층(259)은 앞서 제1 본딩층(249)에 대해 설명한 재료와 동일한 재료로 형성될 수 있으며, 중복을 피하기 위해 상세한 설명은 생략한다.
제2 평탄화층(261)은 제1 LED 적층(223)을 덮는다. 제2 평탄화층(261)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 제2 평탄화층(261)은 제1 n 전극 패드(227a)를 노출시키는 개구부를 가질 수 있다.
한편, 관통홀들(223h1, 223h2, 223h3, 223h4)은 제2 평탄화층(261) 및 제1 LED 적층(223)을 관통한다. 나아가, 관통홀들(223h1, 223h2, 223h3)은 제1 투명 전극(225) 및 제2 본딩층(259)을 관통하여 하부 커넥터들(239a, 239b, 239c)을 노출시키며, 관통홀(223h4)은 제1 투명 전극(225)을 노출시킬 수 있다. 예를 들어, 관통홀(223h1)은 하부 매립 비아(255a)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되고, 관통홀(223h2)은 하부 매립 비아(255b)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되며, 관통홀(223h3)은 제2 투명 전극(235)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다.
한편, 관통홀(223h4)은 제1 투명 전극(225)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다. 관통홀(223h4)은 제1 투명 전극(225)을 관통하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 관통홀(223h4)이 제1 투명 전극(225)에의 전기적 접속을 위한 통로를 제공하는 한, 제1 투명 전극(225)을 관통할 수도 있다.
관통홀들(223h1, 223h2, 223h3, 223h4)이 형성된 후, 관통홀들 내벽에 형성된 표면 결함을 제거하기 위해 화학처리가 수행될 수 있다. 제1 LED 적층(223)의 표면은 예를 들어, 희석된 HF 용액이나, 희석된 Cl 용액을 이용하여 처리될 수 있다.
제2 측벽 절연층(263)은 관통홀들(223h1, 223h2, 223h3, 223h4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 본 실시예에서, 제2 측벽 절연층(263)이 제2 평탄화층(261)의 개구부(61a)의 측벽에 형성되지 않는 것에 유의할 필요가 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제2 측벽 절연층(263)이 제2 평탄화층(261)의 개구부(61a)의 측벽에도 형성될 수 있다. 제2 측벽 절연층(263)은 예컨대, 화학기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
상부 매립 비아들(265a, 65b, 65c, 65d)은 각각 관통홀들(223h1, 223h2, 223h3, 223h4)을 채울 수 있다. 상부 매립 비아들(265a, 265b, 265c, 265d)은 제2 측벽 절연층(263)에 의해 제1 LED 적층(223)으로부터 전기적으로 절연된다.
한편, 상부 매립 비아(265a)는 제1 하부 커넥터(239a)를 통해 하부 매립 비아(255a)에 전기적으로 접속되고, 상부 매립 비아(265b)는 제2 하부 커넥터(239b)를 통해 하부 매립 비아(255b)에 전기적으로 접속되며, 상부 매립 비아(265c)는 제3 하부 커넥터(239c)를 통해 제2 투명 전극(235)에 전기적으로 접속될 수 있다. 또한, 상부 매립 비아(265d)는 제1 투명 전극(225)에 전기적으로 접속될 수 있다.
상부 매립 비아들(265a, 265b, 265c, 265d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(223h1, 223h2, 223h3, 223h4)을 채운 후, 화학기계 연마 기술을 이용하여 제2 평탄화층(261) 상의 금속층들을 제거함으로써 상부 매립 비아들(265a, 265b, 265c, 265d)이 형성될 수 있다. 나아가, 시드층을 형성하기 전에 금속 배리어층이 형성될 수도 있다.
상부 매립 비아들(265a, 265b, 265c, 265d)은 동일 공정을 통해 함께 형성될 수 있으며 제2 평탄화층(261)과 대체로 나란할 수 있다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)는 제2 평탄화층(261) 상에 배치된다. 제1 상부 커넥터(267a)는 상부 매립 비아(265a)에 전기적으로 접속되며, 제2 상부 커넥터(267b)는 상부 매립 비아(265b)에 전기적으로 접속되고, 제3 상부 커넥터(267c)는 상부 매립 비아(265c)에 전기적으로 접속되고, 제4 상부 커넥터(267d)는 상부 매립 비아(265d)에 전기적으로 접속될 수 있다. 도시한 바와 같이, 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)은 각각 상부 매립 비아들(265a, 265b, 265c, 265d)을 덮을 수 있다. 한편, 제1 상부 커넥터(267a)는 제2 평탄화층(261)의 개구부(261a)를 통해 제1 n 전극 패드(227a)에 전기적으로 접속할 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(223, 233, 243)의 제1 도전형 반도체층들(223a, 233a, 243a)이 서로 전기적으로 공통 접속된다.
제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, Ni/Au/Ti로 형성될 수 있다.
상부 절연층(271)은 제1 LED 적층(223)의 측면, 상면 및 제2 평탄화층(261)을 덮으며, 나아가, 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)을 덮을 수 있다. 상부 절연층(271)은 또한 제1 투명 전극(225)의 측면을 덮을 수 있다. 또한, 상부 절연층(271)은 제1 본딩층(249) 및 제2 본딩층(259)의 측면을 덮을 수 있다. 제2 LED 적층(233) 및 제3 LED 적층(243)은 본딩층들(249, 259)에 의해 상부 절연층(271)으로부터 이격될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 상부 절연층(271)이 제2 및 제3 LED 적층들(233, 243)의 측면을 덮을 수도 있다.
상부 절연층(271)은 제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)를 노출시키는 개구부들을 가질 수 있다. 상부 절연층(271)의 개구부들은 대체로 제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)의 평평한 면들 상에 배치될 수 있다. 상부 절연층(271)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 제2 평탄화층(261)보다 얇게, 예를 들어, 약 400nm의 두께로 형성될 수 있다.
범프 패드들(273a, 273b, 273c, 273d)은 각각 제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d) 상에 배치되어 이들에 전기적으로 접속될 수 있다. 범프 패드들(273a, 273b, 273c, 273d)은 상부 절연층(271)의 개구부들 내에 배치될 수도 있으며, 도시한 바와 같이, 개구부들을 밀봉하도록 형성될 수도 있다.
제1 범프 패드(273a)는 제1 상부 커넥터(267a)를 통해 상부 매립 비아들(265a) 및 제1 n 전극 패드(227a)에 전기적으로 접속되며, 이에 따라, 제1 내지 제3 LED 적층(223, 233, 243)의 제1 도전형 반도체층들(223a, 233a, 243a)에 공통으로 전기적으로 접속된다.
제2 범프 패드(273b)는 제2 상부 커넥터(267b), 상부 매립 비아(265b), 제2 하부 커넥터(239b), 하부 매립 비아(255b), 하부 p 전극 패드(247b) 및 제3 투명 전극(245)을 통해 제3 LED 적층(243)의 제2 도전형 반도체층(243b)에 전기적으로 접속될 수 있다.
제3 범프 패드(273c)는 제3 상부 커넥터(267c), 상부 매립 비아(265c), 제3 하부 커넥터(239c), 상부 p 전극 패드(237b) 및 제2 투명 전극(235)을 통해 제2 LED 적층(233)의 제2 도전형 반도체층(233b)에 전기적으로 접속될 수 있다.
제4 범프 패드(273d)는 제4 상부 커넥터(267d) 및 제1 투명 전극(225)을 통해 제1 LED 적층(223)의 제2 도전형 반도체층(223b)에 전기적으로 접속될 수 있다.
즉, 제2 내지 제4 범프 패드들(273b, 273c, 273d)은 각각 제1 내지 제3 LED 적층(223, 233, 243)의 제2 도전형 반도체층들(223b, 233b, 243b)에 전기적으로 접속되며, 제1 범프 패드(273a)는 제1 내지 제3 LED 적층(223, 233, 243)의 제1 도전형 반도체층들(223a, 233a, 243a)에 공통으로 전기적으로 접속된다.
범프 패드들(273a, 273b, 273c, 273d)은 상부 절연층(271)의 개구부들을 덮을 수 있으며, 일부가 상부 절연층(271) 상에 배치될 수 있다. 이와 달리, 범프 패드들(273a, 273b, 273c, 273d)이 개구부들(271a) 내에 배치될 수도 있다.
범프 패드들(273a, 273b, 273c, 273d)은 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 발광 소자(100a)는 In을 이용하여 회로 기판(1001) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, In에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 따르면, 제1 LED 적층(223)은 범프 패드들(273a, 273d)에 전기적으로 연결되고, 제2 LED 적층(233)은 범프 패드들(273a, 273c)에 전기적으로 연결되며, 제3 LED 적층(243)은 범프 패드들(273a, 273b)에 전기적으로 연결된다. 이에 따라, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)의 캐소드들이 제1 범프 패드(273a)에 공통으로 전기적으로 접속되고, 애노드들이 제2 내지 제4 범프 패드들(273b, 273c, 273d)에 각각 전기적으로 접속한다. 따라서, 제1 내지 제3 LED 적층들(223, 233, 243)은 독립적으로 구동될 수 있다.
본 실시예에서, 범프 패드들(273a, 273b, 273c, 273d)이 형성된 것을 예를 들어 설명하지만, 범프 패드들은 생략될 수도 있다. 특히, 이방성 전도성 필름이나 이방성 전도성 페이스트 등을 이용하여 회로 기판(1001)에 본딩할 경우, 범프 패드들이 생략되고, 상부 커넥터들(267a, 267b, 267c, 267d)이 직접 본딩될 수도 있다. 이에 따라, 본딩 면적을 증가시킬 수 있다.
한편, 본 실시예에서, 제2 LED 적층(233) 및 제3 LED 적층(243)이 각각 메사를 포함하는 것으로 설명하지만, 메사를 포함하지 않을 수도 있다. 이 경우, 제1 표면 보호층(246) 및 제2 표면 보호층(236)은 각각 제3 LED 적층(243)의 측면 및 제2 LED 적층(233)의 측면을 적어도 부분적으로 덮어 비발광 재결합을 방지할 수 있다.
한편, 본 실시예에서, 제1 LED 적층(223)이 절연 영역(237)을 포함하여 표면 비발광 재결합을 방지하는 것으로 설명하지만, 앞서 설명한 실시예들과 같이, 제1 LED 적층(223)은 산화 영역(39x)을 갖는 산화 영역 형성층(39)을 포함할 수도 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 활성층을 노출하는 측면을 갖는 발광 구조체; 및
    상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 형성된 절연 영역을 포함하되,
    상기 절연 영역은 이온 임플랜테이션에 의해 형성된 디스플레이용 발광 소자.
  2. 청구항 1에 있어서,
    상기 절연 영역은 상기 활성층의 측면을 포함하는 디스플레이용 발광 소자.
  3. 청구항 1에 있어서,
    상기 절연 영역은 발광 구조체의 가장자리를 따라 링 형상으로 형성된 디스플레이용 발광 소자.
  4. 청구항 1에 있어서,
    상기 절연 영역은 상기 제1 도전형 반도체층의 두께 방향으로 연장된 디스플레이용 발광 소자.
  5. 청구항 1에 있어서,
    상기 제1 도전형 반도체층의 일부 영역 상에 배치된 메사를 포함하되,
    상기 메사는 상기 제2 도전형 반도체층 및 상기 활성층을 포함하고,
    상기 절연 영역은 상기 메사의 측면 중 적어도 일부를 포함하는 디스플레이용 발광 소자.
  6. 청구항 5에 있어서,
    상기 메사의 측면 중 일부는 상기 절연 영역으로부터 이격되며,
    상기 메사의 측면 중 일부는 표면 보호층으로 덮인 디스플레이용 발광 소자.
  7. 청구항 6에 있어서,
    상기 표면 보호층은 Al2O3, SiNx 또는 SiO2를 포함하는 디스플레이용 발광 소자.
  8. 청구항 1에 있어서,
    상기 발광 구조체는 성장 기판으로부터 분리된 디스플레이용 발광 소자.
  9. 청구항 1에 있어서,
    적색광을 방출하는 디스플레이용 발광 소자.
  10. 청구항 9에 있어서,
    상기 발광 구조체를 포함하는 제1 LED 적층;
    상기 제1 LED 적층 하부에 위치하는 제2 LED 적층; 및
    상기 제2 LED 적층 하부에 위치하는 제3 LED 적층을 더 포함하되,
    상기 제2 LED 적층은 청색광을 방출하고,
    상기 제3 LED 적층은 녹색광을 방출하는 디스플레이용 발광 소자.
  11. 발광 구조체를 포함하는 디스플레이용 발광 소자에 있어서,
    상기 발광 구조체는,
    제1 도전형 반도체층;
    제2 도전형 반도체층;
    상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층; 및
    상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 포함하고,
    상기 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고,
    상기 산화 영역 형성층은 상기 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함하는 디스플레이용 발광 소자.
  12. 청구항 11에 있어서,
    상기 산화 영역 형성층은 Al을 함유하는 III-V족 화합물 반도체로 형성된 디스플레이용 발광 소자.
  13. 청구항 11에 있어서,
    상기 산화 영역은 링 형상으로 형성된 디스플레이용 발광 소자.
  14. 청구항 11에 있어서,
    상기 발광 구조체는 적색광을 방출하는 디스플레이용 발광 소자.
  15. 청구항 11에 있어서,
    상기 발광 구조체를 포함하는 제1 LED 적층;
    상기 제1 LED 적층 하부에 위치하는 제2 LED 적층; 및
    상기 제2 LED 적층 하부에 위치하는 제3 LED 적층을 더 포함하되,
    상기 제2 LED 적층은 청색광을 방출하고,
    상기 제3 LED 적층은 녹색광을 방출하는 디스플레이용 발광 소자.
  16. 제1 발광 소자;
    제2 발광 소자; 및
    제3 발광 소자를 포함하고,
    상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고,
    상기 제1 내지 제3 발광 소자들 중 적어도 하나는,
    상기 발광 구조체의 가장자리를 따라 상기 제2 도전형 반도체층 및 상기 활성층의 두께 방향으로 이온 임플랜테이션에 의해 형성된 절연 영역을 포함하는 유닛 픽셀.
  17. 청구항 16에 있어서,
    상기 제1 내지 제3 발광 소자들은 서로 횡방향으로 정렬된 유닛 픽셀.
  18. 청구항 16에 있어서,
    상기 제1 내지 제3 발광 소자들은 서로 수직 방향으로 적층된 유닛 픽셀.
  19. 제1 발광 소자;
    제2 발광 소자; 및
    제3 발광 소자를 포함하고,
    상기 제1 내지 제3 발광 소자들은 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며 측면을 갖는 발광 구조체를 포함하되, 서로 다른 색상의 광을 방출하고,
    상기 제1 발광 소자의 발광 구조체는 상기 제2 도전형 반도체층과 상기 활성층 사이에 개재된 산화 영역 형성층을 더 포함하고,
    상기 제1 발광 소자의 발광 구조체는 상기 활성층을 노출시키는 측면을 포함하고,
    상기 산화 영역 형성층은 상기 제1 발광 소자의 발광 구조체의 측면으로부터 내측으로 부분적으로 산화된 산화 영역을 포함하는 디스플레이용 발광 소자.
  20. 청구항 19에 있어서,
    상기 제1 내지 제3 발광 소자들은 서로 수직 방향으로 적층된 유닛 픽셀.
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