WO2021230630A1 - 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 Download PDF

Info

Publication number
WO2021230630A1
WO2021230630A1 PCT/KR2021/005897 KR2021005897W WO2021230630A1 WO 2021230630 A1 WO2021230630 A1 WO 2021230630A1 KR 2021005897 W KR2021005897 W KR 2021005897W WO 2021230630 A1 WO2021230630 A1 WO 2021230630A1
Authority
WO
WIPO (PCT)
Prior art keywords
led stack
layer
led
type semiconductor
light emitting
Prior art date
Application number
PCT/KR2021/005897
Other languages
English (en)
French (fr)
Inventor
이섬근
장성규
류용우
Original Assignee
서울바이오시스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스주식회사 filed Critical 서울바이오시스주식회사
Publication of WO2021230630A1 publication Critical patent/WO2021230630A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure relates to a light emitting device for a display and a display device, and more particularly, to a light emitting device for a display having a stacked structure of LEDs and a display device having the same.
  • a light emitting diode is an inorganic light source and is used in various fields such as display devices, vehicle lamps, and general lighting. Light emitting diodes have long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a conventional light emitting diode has been mainly used as a backlight light source in a display device.
  • an LED display that directly implements an image using a light emitting diode has been developed.
  • a display device generally implements various colors by using a mixed color of blue, green, and red.
  • the display device includes a plurality of pixels to implement various images, each pixel has blue, green, and red sub-pixels, a color of a specific pixel is determined through the colors of these sub-pixels, and a combination of these pixels.
  • the LED can emit light of various colors according to its material, so that individual LED chips emitting blue, green, and red can be arranged on a two-dimensional plane to provide a display device.
  • individual LED chips emitting blue, green, and red can be arranged on a two-dimensional plane to provide a display device.
  • the number of LED chips increases and the mounting process takes a lot of time.
  • the sub-pixels are arranged on a two-dimensional plane, an area occupied by one pixel including the blue, green, and red sub-pixels is relatively wide. Accordingly, in order to arrange sub-pixels within a limited area, the area of each LED chip needs to be reduced. However, the reduction in the size of the LED chip may make it difficult to mount the LED chip, further reducing the light emitting area.
  • An object of the present disclosure is to provide a light emitting device for a display and a display device capable of increasing the area of each sub-pixel within a limited pixel area.
  • Another problem to be solved by the present disclosure is to provide a light emitting device for a display and a display device capable of shortening the mounting process time.
  • Another problem to be solved by the present disclosure is to provide a light emitting device and a display device for a display capable of increasing a process yield.
  • a light emitting device for a display includes: a first LED stack; a second LED stack positioned below the first LED stack; a third LED stack positioned below the second LED stack; a first bonding layer interposed between the second LED stack and the third LED stack; a second bonding layer interposed between the first LED stack and the second LED stack; a first planarization layer interposed between the second bonding layer and the second LED stack; a second planarization layer disposed on the first LED stack; lower buried vias passing through the first planarization layer, the second LED stacking layer, and the first bonding layer to be electrically connected to the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer of the third LED stacking layer, respectively; and upper buried vias passing through the first planarization layer and the first LED stack, wherein the first planarization layer is recessed inwardly from an edge of the second LED stack.
  • a display apparatus includes: a circuit board; and a plurality of light emitting devices arranged on the circuit board, wherein each of the light emitting devices is the light emitting device described above.
  • FIG. 1 is a schematic perspective view illustrating display devices according to embodiments of the present disclosure
  • FIG. 2 is a schematic plan view illustrating a display panel according to an embodiment of the present disclosure.
  • FIG 3 is a schematic plan view for explaining a light emitting device according to an embodiment of the present disclosure.
  • 4A and 4B are schematic cross-sectional views taken along line A-A' and B-B' of FIG. 3, respectively;
  • 5A, 5B, and 5C are schematic cross-sectional views for explaining first to third LED stacks grown on growth substrates according to an embodiment of the present disclosure.
  • 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A , 14B, 14C, 15A, 15B, and 15C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to an embodiment of the present disclosure.
  • 16A, 16B, 16C, and 16D are schematic cross-sectional views for explaining a buried via forming process according to an embodiment of the present disclosure.
  • 17A, 17B, 17C, and 17D are schematic cross-sectional views for explaining a buried via forming process according to an embodiment of the present disclosure.
  • FIG. 18 is a schematic cross-sectional view for explaining a light emitting device bonded on a circuit board.
  • 19A, 19B, and 19C are schematic cross-sectional views for explaining a method of transferring a light emitting device to a circuit board according to an embodiment of the present disclosure.
  • 20 is a schematic cross-sectional view for explaining a method of transferring a light emitting device to a circuit board according to another embodiment of the present disclosure.
  • 21A is a schematic plan view for explaining a light emitting device according to another embodiment of the present disclosure.
  • 21B is a schematic plan view of the light emitting device of FIG. 21A viewed from under the second bonding layer.
  • 21C is a schematic plan view from below the first bonding layer for explaining the light emitting device of FIG. 21A.
  • 22A and 22B are schematic cross-sectional views taken along line A-A' and B-B' of FIG. 21A, respectively;
  • a light emitting device for a display includes: a first LED stack; a second LED stack positioned below the first LED stack; a third LED stack positioned below the second LED stack; a first bonding layer interposed between the second LED stack and the third LED stack; a second bonding layer interposed between the first LED stack and the second LED stack; a first planarization layer interposed between the second bonding layer and the second LED stack; a second planarization layer disposed on the first LED stack; lower buried vias passing through the first planarization layer, the second LED stacking layer, and the first bonding layer to be electrically connected to the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer of the third LED stacking layer, respectively; and upper buried vias passing through the first planarization layer and the first LED stack, wherein the first planarization layer is inwardly recessed from an edge of the second LED stack.
  • a second LED stack is disposed under the first LED stack
  • a third LED stack is disposed under the second LED stack.
  • the light emitting device may be flip-bonded, and thus, It should be noted that the top and bottom positions of these first to third LED stacks may be reversed.
  • the first LED stack may emit light of a longer wavelength than that of the second LED stack
  • the second LED stack may emit light of a longer wavelength than the third LED stack.
  • the first, second, and third LED stacks may emit red light, green light, and blue light, respectively.
  • the first, second and third LED stacks may emit red light, blue light and green light, respectively.
  • the second LED stack By allowing the second LED stack to emit blue light and the third LED stack to emit green light, the luminous intensity of light generated by the second LED stack can be reduced to control the color mixing ratio.
  • the light emitting device may further include lower connectors covering the lower buried vias, and some of the upper buried vias may be connected to the lower connectors.
  • the electrical connection of the upper buried via can be strengthened, and furthermore, the reliability of the process of forming the upper buried via can be improved.
  • some of the upper buried vias may be disposed to overlap the lower buried vias.
  • the light emitting device may further include a lower buried via electrically connected to the first conductivity type semiconductor layer of the second LED stack by penetrating the second conductivity type semiconductor layer of the first planarization layer and the second LED stack, , one of the lower connectors may cover a lower buried via electrically connected to the first conductivity type semiconductor layer of the second LED stack.
  • the light emitting device may include: a second p electrode pad electrically connected to the second conductivity type semiconductor layer of the second LED stack; and a lower buried via passing through the first planarization layer and connecting to the second p-electrode pad.
  • a lower buried via passing through the first planarization layer and connecting to the second p electrode pad may have a smaller area difference between a bottom surface and an upper surface than other lower buried vias.
  • first planarization layer and the second planarization layer may be continuous.
  • the lower connectors may be located at the same height. Accordingly, the upper buried vias can be easily formed.
  • each of the lower buried vias and the upper buried vias may be surrounded by a sidewall insulating layer in a corresponding through hole. Furthermore, the sidewall insulating layer may be thinner as it approaches the bottom of the through hole.
  • the light emitting device may include: a first transparent electrode in ohmic contact with the second conductivity type semiconductor layer of the first LED stack; a second transparent electrode in ohmic contact with the second conductivity-type semiconductor layer of the second LED stack; and a third transparent electrode in ohmic contact with the second conductivity-type semiconductor layer of the third LED stack, wherein the second transparent electrode may have substantially the same shape as the first planarization layer.
  • a side surface of the second transparent electrode may be parallel to a side surface of the first planarization layer.
  • the light emitting device may further include upper connectors disposed on the first LED stack, and the upper connectors may cover the upper buried vias to be electrically connected to the upper buried vias, respectively.
  • the light emitting device may further include bump pads respectively disposed on the upper connectors.
  • the bump pads include a first bump pad commonly electrically connected to the first to third LED stacks, and a second electrically connected to second conductivity-type semiconductor layers of the first to third LED stacks, respectively. to fourth bump pads may be included.
  • the light emitting device is a first n-electrode pad disposed on the first conductivity-type semiconductor layer of the first LED stack; and an upper buried via passing through the second planarization layer and connecting to the first n electrode pad, wherein one of the upper connectors is electrically connected to the first n electrode pad through the upper buried via.
  • the upper connectors may include a reflective metal layer that reflects light generated in the first LED stack, and the reflective metal layer may include, for example, Au or an Au alloy.
  • a side surface of the second LED stack may be parallel to a side surface of the third LED stack, and a side surface of the first LED stack may be stepped with respect to a side surface of the second LED stack.
  • the insulating layer covering the side surface of the first LED stack may be thicker than the insulating layer covering the second LED stack and the third LED stack.
  • a display device includes a circuit board; and a plurality of light emitting devices arranged on the circuit board, wherein each of the light emitting devices is the light emitting device described above.
  • FIG. 1 is a schematic perspective view for explaining display devices according to embodiments of the present disclosure
  • the light emitting device of the present disclosure is not particularly limited, but in particular, it may be used in a VR display device such as a smart watch 1000a, a VR headset 1000b, or an AR display device such as augmented reality glasses 1000c.
  • a VR display device such as a smart watch 1000a, a VR headset 1000b, or an AR display device such as augmented reality glasses 1000c.
  • a display panel for implementing an image is mounted in the display device.
  • 2 is a schematic plan view illustrating a display panel according to an embodiment of the present disclosure.
  • the display panel includes a circuit board 101 and light emitting devices 100 .
  • the circuit board 101 may include a circuit for passive matrix driving or active matrix driving.
  • the circuit board 101 may include wiring and a resistor therein.
  • the circuit board 101 may include wiring, transistors, and capacitors.
  • Circuit board 101 may also have pads on its top surface to allow electrical connection to circuitry disposed therein.
  • the plurality of light emitting devices 100 are arranged on the circuit board 101 .
  • Each light emitting device 100 constitutes one pixel.
  • the light emitting device 100 has bump pads 77 , and the bump pads 77 are electrically connected to the circuit board 101 .
  • the bump pads 77 may be bonded to pads exposed on the circuit board 101 .
  • the distance between the light emitting devices 100 may be wider than at least the width of the light emitting devices.
  • FIGS. 3, 4A, and 4B are schematic plan view for explaining the light emitting device 100 according to an embodiment of the present disclosure
  • FIGS. 4A and 4B are diagrams for explaining the light emitting device 100 according to an embodiment of the present disclosure, respectively 3 are schematic cross-sectional views taken along the perforated lines AA' and B-B'.
  • the bump pads 77a , 77b , 77c , and 77d are illustrated and described as being disposed on the upper side, but the light emitting device 100 is flip on the circuit board 101 as shown in FIG. 2 . bonded, and in this case, the bump pads 77a, 77b, 77c, 77d are disposed below. Furthermore, in certain embodiments, the bump pads 77a, 77b, 77c, 77d may be omitted. Also, although the substrate 41 is shown together, the substrate 41 may be omitted.
  • the light emitting device 100 includes a first LED stack 23, a second LED stack 33, a third LED stack 43, a first transparent electrode 25, The second transparent electrode 35 , the third transparent electrode 45 , the first n-electrode pad 27a , the second p-electrode pad 37b , the third n-electrode pad 47a , and the third p-electrode pad 47b ), first to third lower connectors 39a, 39b, 39c, lower buried vias 55a, 55b, 55c, 55d, upper buried vias 65a, 65b, 65c, 65d, 65e, first sidewall insulating layer 53, first to fourth upper connectors 67a, 67b, 67c, 67d, first bonding layer 49, second bonding layer 59, first upper insulating layer 71, a second upper insulating layer 73 , a third upper insulating layer 75 , a first planarization layer 51 , a second planarization
  • the light emitting device 100 includes through holes 23h1, 23h2, 23h3, 23h4 passing through the first LED stack 23, through holes 33h1 and 33h2 passing through the second LED stack 33, and a through hole 33h3 partially penetrating the second LED stack 33 .
  • first to third LED stacks 23 , 33 , 43 are stacked in a vertical direction. Meanwhile, each of the LED stacks 23 , 33 , and 43 is grown on different growth substrates, but in embodiments of the present disclosure, the growth substrates do not remain in the final light emitting device 100 and may all be removed. Accordingly, the light emitting device 100 does not include a growth substrate. However, the present disclosure is not necessarily limited thereto, and at least one growth substrate may be included.
  • the first LED stack 23 , the second LED stack 33 , and the third LED stack 43 each have a first conductivity type semiconductor layer 23a , 33a , or 43a , and second conductivity type semiconductor layers 23b and 33b , respectively. , or 43b) and an active layer (not shown) interposed therebetween.
  • the active layer may in particular have a multi-quantum well structure.
  • a second LED stack 33 is disposed under the first LED stack 23
  • a third LED stack 43 is disposed under the second LED stack 33 . Light generated in the first to third LED stacks 23 , 33 , and 43 is finally emitted to the outside through the third LED stack 43 .
  • the first LED stack 23 may emit light of a longer wavelength compared to the second and third LED stacks 33 , 43 , and the second LED stack 33 is the third LED stack 33 .
  • the first LED stack 23 may be an inorganic light-emitting diode that emits red light
  • the second LED stack 33 is an inorganic light-emitting diode that emits green light
  • the third LED stack 43 is an inorganic light-emitting diode that emits blue light. It may be a light emitting diode.
  • the second LED stack 33 in order to control the color mixing ratio of the light emitted from the first, second and third LED stacks 23 , 33 , 43 , the second LED stack 33 is connected to the third LED stack 43 . It can emit light of a shorter wavelength. Accordingly, the luminous intensity of light emitted from the second LED stack 33 may be reduced and the intensity of light emitted from the third LED stack 43 may be increased. Accordingly, the luminous intensity ratio of the light emitted from the first, second, and third LED stacks 23 , 33 , 43 can be changed dramatically.
  • the first LED stack 23 may be configured to emit red light
  • the second LED stack 33 to emit blue light
  • the third LED stack 43 to emit green light.
  • the second LED stack 33 emits light of a shorter wavelength than the third LED stack 43 , for example, blue light.
  • the second LED stack 33 is better than the third LED stack 43 . It should be noted that it may emit light of a long wavelength, such as green light.
  • the first LED stack 23 may include an AlGaInP-based well layer
  • the second LED stack 33 may include an AlGaInN-based well layer
  • the third LED stack 43 may include an AlGaInP-based or AlGaInN-based well layer. It may include a series of well layers.
  • the first LED stack 23 emits light of a longer wavelength compared to the second and third LED stacks 33 , 43 , the light generated in the first LED stack 23 is applied to the second and third LED stacks. (33, 43) can be emitted to the outside.
  • the second LED stack 33 emits light of a shorter wavelength than the third LED stack 43 , a portion of the light generated by the second LED stack 33 is absorbed by the third LED stack 43 and is lost. Therefore, it is possible to reduce the luminosity of the light generated in the second LED stack 33 .
  • the light generated by the third LED stack 43 is emitted to the outside without passing through the first and second LED stacks 23 and 33 , the luminous intensity may be increased.
  • the first conductivity-type semiconductor layers 23a, 33a, and 43a of each LED stack 23, 33 or 43 are n-type semiconductor layers, respectively, and the second conductivity-type semiconductor layers 23b, 33b, 43b are p-type. a semiconductor layer.
  • the upper surface of the first LED stack 23 is the n-type semiconductor layer 23a
  • the upper surface of the second LED stack 33 is the p-type semiconductor layer 33b
  • the third LED stack is The upper surface of (43) is a p-type semiconductor layer (43b). That is, the stacking order of the first LED stacking 23 is reversed from the stacking order of the second LED stacking 33 and the third LED stacking 43 .
  • Process stability can be ensured by arranging the semiconductor layers of the second LED stack 33 in the same order as the semiconductor layers of the third LED stack 43 , which will be described in detail later while describing the manufacturing method.
  • the second LED stack 33 may not include a mesa etch region.
  • the first lower connector 39a may be electrically connected to the first conductivity type semiconductor layer 33a through the through hole 33h3 .
  • the present disclosure is not limited thereto, and the second LED stack 33 may include a mesa etch region in which the second conductivity type semiconductor layer 33b is removed to expose the upper surface of the first conductivity type semiconductor layer 33a.
  • may be An n-electrode pad may be disposed on the first conductivity-type semiconductor layer 33a exposed in the mesa etch region.
  • the third LED stack 43 may include a mesa etched region in which the second conductivity type semiconductor layer 43b is removed to expose the top surface of the first conductivity type semiconductor layer 43a, and the exposed first conductivity type semiconductor layer 43a is formed.
  • a third n-electrode pad 47a may be disposed on the layer 43a.
  • the first LED stack 23 may not include the mesa etched region.
  • the third LED stack 43 may have a flat lower surface, but is not limited thereto.
  • irregularities may be included on the surface of the first conductivity type semiconductor layer 43a, and light extraction efficiency may be improved by the irregularities.
  • the surface unevenness of the first conductivity type semiconductor layer 43a may be formed by separating the patterned sapphire substrate, but is not limited thereto, and may be additionally formed through texturing after separating the growth substrate.
  • the second LED stack 33 may also have a first conductivity-type semiconductor layer 33a having a textured surface.
  • the first LED stack 23 , the second LED stack 33 , and the third LED stack 43 overlap each other and may have a light emitting area of a substantially similar size.
  • the light emitting area of the first to third LED stacks 23 , 33 , and 43 is increased by the mesa etch region, the through holes 23h1 , 23h2 , 23h3 , and 23h4 , and the through holes 33h1 , 33h2 and 33h3 .
  • the light emitting area of the first and third LED stacks 23 and 43 may be larger than that of the second LED stack 33 , and thus, the first LED stack 23 or the third LED stack ( The luminous intensity of the light generated in 43 ) may be further increased compared to the light generated in the second LED stack 33 .
  • the first transparent electrode 25 may be disposed between the first LED stack 23 and the second LED stack 33 .
  • the first transparent electrode 25 is in ohmic contact with the second conductivity-type semiconductor layer 23b of the first LED stack 23 , and transmits the light generated in the first LED stack 23 .
  • the first transparent electrode 25 may be formed using a transparent oxide layer such as indium tin oxide (ITO) or a metal layer.
  • ITO indium tin oxide
  • the first transparent electrode 25 may cover the entire surface of the second conductivity-type semiconductor layer 23b of the first LED stack 23 , and the side surface thereof may be disposed in parallel with the side surface of the first LED stack 23 . have. That is, the side surface of the first transparent electrode 25 may not be covered with the second bonding layer 59 .
  • the through-holes 23h1 , 23h2 , and 23h3 may penetrate the first transparent electrode 25 , and thus the first transparent electrode 25 may be exposed on sidewalls of the through-holes. Meanwhile, the through hole 23h4 may expose the upper surface of the first transparent electrode 25 .
  • the present disclosure is not limited thereto, and as the first transparent electrode 25 is partially removed along the edge of the first LED stack 23 , the side surface of the first transparent electrode 25 becomes the second bonding layer 59 .
  • the first transparent electrode 25 can be covered with In addition, by pre-patterning and removing the first transparent electrode 25 in the region where the through-holes 23h1, 23h2, and 23h3 are formed, the first transparent electrode 25 is formed on the sidewall of the through-holes 23h1, 23h2, and 23h3. This exposure can be prevented.
  • the second transparent electrode 35 is in ohmic contact with the second conductivity-type semiconductor layer 33b of the second LED stack 33 . As shown, the second transparent electrode 35 is in contact with the upper surface of the second LED stack 33 between the first LED stack 23 and the second LED stack 33 .
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer transparent to red light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, and IZO.
  • the second transparent electrode 35 may be formed of ZnO, and ZnO may be formed as a single crystal on the second LED stack 33 , so that it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layer.
  • ZnO has a strong bonding force to the second LED stack 33 , so that reliability of the light emitting device can be improved.
  • the second transparent electrode 35 may be partially removed along the edge of the second LED stack 33, so that the outer side of the second transparent electrode 35 is not exposed to the outside, For example, it may be covered with the second bonding layer 59 . That is, the side surface of the second transparent electrode 35 is recessed inward than the side surface of the second LED stack 33 , and the recessed area of the second transparent electrode 35 is filled with the second bonding layer 59 .
  • the third transparent electrode 45 is in ohmic contact with the second conductivity type semiconductor layer 43b of the third LED stack 43 .
  • the third transparent electrode 45 may be positioned between the second LED stack 33 and the third LED stack 43 , and contact the upper surface of the third LED stack 43 .
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer that is transparent to red light and blue light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, and IZO.
  • the third transparent electrode 45 may be formed of ZnO, and ZnO may be formed as a single crystal on the third LED stack 43 , so that it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layers.
  • ZnO has a strong bonding force to the third LED stack 43 , the reliability of the light emitting device may be improved.
  • the third transparent electrode 45 may be partially removed along the edge of the third LED stack 43 , so that the outer side of the third transparent electrode 45 is not exposed to the outside, for example, , may be covered with a first bonding layer 49 . That is, the side surface of the third transparent electrode 45 is recessed inward than the side surface of the third LED stack 43 , and the region in which the third transparent electrode 45 is recessed is filled with the first bonding layer 49 . can Meanwhile, the third transparent electrode 45 may be recessed even near the mesa-etched region of the third LED stack 43 , and the recessed region may be filled with the first bonding layer 49 .
  • the third transparent electrode 45 By recessing the third transparent electrode 45 as above, the side surfaces thereof are prevented from being exposed to the etching gas, thereby improving the process yield of the light emitting device 100 .
  • the second transparent electrode 35 and the third transparent electrode 45 may be formed of a conductive oxide layer of the same kind, for example, ZnO, and the first transparent electrode 25 may be formed of the second and
  • the third transparent electrodes 35 and 45 may be formed of a different type of conductive oxide layer, for example, ITO.
  • the present disclosure is not limited thereto, and all of the first to third transparent electrodes 25 , 35 , and 45 may be of the same type, or at least one may be of a different type.
  • the first n-electrode pad 27a is in ohmic contact with the first conductivity-type semiconductor layer 23a of the first LED stack 23 .
  • the first n-electrode pad 27a may include, for example, AuGe or AuTe.
  • the third n-electrode pad 47a is in ohmic contact with the first conductivity-type semiconductor layer 43a of the third LED stack 43 .
  • the third n-electrode pad 47a may be disposed on the first conductivity-type semiconductor layer 43a exposed through the second conductivity-type semiconductor layer 43b, that is, in the mesa etch region.
  • the third n electrode pad 47a may be formed of, for example, Cr/Au/Ti.
  • a top surface of the third n-electrode pad 47a may be higher than a top surface of the second conductivity-type semiconductor layer 43b and further, a top surface of the third transparent electrode 45 .
  • the thickness of the third n-electrode pad 47a may be about 2 ⁇ m or more.
  • the third n-electrode pad 47a may have a truncated cone shape, but is not limited thereto, and may have various shapes such as a quadrangular truncated pyramid, a cylindrical shape, and a quadrangular cylindrical shape.
  • the second p-electrode pad 37b is disposed on the second transparent electrode 35 .
  • the second p-electrode pad 37b may be connected to the second transparent electrode 35 , and may be electrically connected to the second conductivity-type semiconductor layer 33b through the second transparent electrode 35 .
  • the second p-electrode pad 37b may be formed of a metal material.
  • the third p electrode pad 47b may be formed of the same material as the third n electrode pad 47a. However, the top surface of the third p-electrode pad 47b may be positioned at approximately the same height as the third n-electrode pad 47a, and thus, the thickness of the third p-electrode pad 47b is 47a). That is, the thickness of the third p-electrode pad 47b may be approximately equal to the thickness of the portion of the third n-electrode pad 47a protruding above the third transparent electrode 45 . For example, the thickness of the third p electrode pad 47b may be about 1.2 ⁇ m or less.
  • the third p electrode pad 47b and The third n-electrode pad 47a may be exposed at the same time.
  • the third n-electrode pad 47a and the third p-electrode pad 47b have different heights, either one of the electrode pads may be significantly damaged in the etching process. Accordingly, by making the heights of the third n-electrode pad 47a and the third p-electrode pad 47b approximately equal, it is possible to prevent any one electrode pad from being significantly damaged.
  • the first bonding layer 49 bonds the second LED stack 33 to the third LED stack 43 .
  • the first bonding layer 49 may bond the first conductivity-type semiconductor layer 33a and the third transparent electrode 45 between them.
  • the first bonding layer 49 may contact the third transparent electrode 45 , the third n electrode pad 47a , and the third p electrode pad 47b .
  • the first bonding layer 49 may also partially contact the first conductivity-type semiconductor layer 43a exposed in the mesa etch region.
  • the first bonding layer 49 may be formed of a transparent organic material layer or a transparent inorganic material layer.
  • the organic layer include SU8, poly(methylmethacrylate): PMMA), polyimide, parylene, and benzocyclobutene (BCB), and the inorganic layer is Al 2 O 3 , SiO 2 , SiNx etc. are mentioned as an example.
  • the first bonding layer 49 may be formed of spin-on-glass (SOG).
  • the first planarization layer 51 may be disposed on the second LED stack 33 .
  • the first planarization layer 51 may be continuous.
  • the first planarization layer 51 may be disposed on the upper region of the second conductivity type semiconductor layer 33b and may be recessed inward from the edge of the second LED stack 33 .
  • a side surface of the first planarization layer 51 may be parallel to a side surface of the second transparent electrode 35 .
  • the first planarization layer 51 may be patterned by photo and etching processes, and in this case, the second transparent electrode 35 may also be patterned. Accordingly, the second conductivity type semiconductor layer 33b may be exposed around the first planarization layer 51 .
  • the through holes 33h1 and 33h2 penetrate the first planarization layer 51 , the second transparent electrode 35 , the second LED stack 33 , and the first bonding layer 49 , and pass through the third n-electrode pad 47a. ) and the third p electrode pad 47b may be exposed.
  • the through hole 33h3 may pass through the first planarization layer 51 , the second transparent electrode 35 , and the second conductivity type semiconductor layer 33b to expose the first conductivity type semiconductor layer 33a .
  • the through hole 33h4 may penetrate the first planarization layer 51 to expose the second p electrode pad 37b.
  • the first sidewall insulating layer 53 covers sidewalls of the through holes 33h1 , 33h2 , 33h3 , and 33h4 , and has openings exposing bottoms of the through holes.
  • the first sidewall insulating layer 53 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the lower buried vias 55a , 55b , 55c , and 55d may fill the through holes 33h1 , 33h2 , 33h3 , and 33h4 , respectively.
  • the lower buried vias 55a , 55b , and 55c may be insulated from the second transparent electrode 35 and the second LED stack 33 by the first sidewall insulating layer 53 .
  • the lower buried via 55a may be electrically connected to the third n electrode pad 47a
  • the lower buried via 55b may be electrically connected to the third p electrode pad 47b .
  • the lower buried via 55c may be electrically connected to the first conductivity type semiconductor layer 33a of the second LED stack 33
  • the lower buried via 55d is connected to the second p electrode pad 37b. may be electrically connected.
  • the lower buried vias 55a , 55b , 55c , and 55d may be formed using a chemical mechanical polishing technique. For example, a seed layer is formed and the through-holes 33h1 , 33h2 , 33h3 , 33h4 are filled with a conductive material such as Cu using a plating technique, and then the first planarization layer 51 is performed using a chemical mechanical polishing technique. Lower buried vias 55a , 55b , 55c , and 55d may be formed by removing the upper metal layers.
  • the lower buried vias 55a , 55b , and 55c may have a relatively wider width at the inlets of the through holes 33h1 , 33h2 , and 33h3 than the bottom surfaces, and thus , the electrical connection can be strengthened.
  • the lower buried via 55d may have a pillar shape in which the top and bottom surfaces have substantially the same size.
  • the lower buried vias 55a, 55b, 55c, and 55d may be formed together through the same process. Accordingly, top surfaces of the lower buried vias 55a , 55b , 55c , and 55d may be substantially parallel to the first planarization layer 51 .
  • a specific process for forming the lower buried vias will be described in more detail later. However, the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • Lower connectors 39a , 39b , and 39c may be disposed on respective regions of the first planarization layer 51 .
  • the first lower connector 39a may be electrically connected to the lower buried via 55a and may extend laterally to be electrically connected to the lower buried via 55c. Accordingly, the first conductivity-type semiconductor layer 43a of the third LED stack 43 and the first conductivity-type semiconductor layer 33a of the second LED stack 33 may be electrically connected in common.
  • the first lower connector 39a may cover the lower buried vias 55a and 55c (see FIG. 9A ).
  • the second lower connector 39b is electrically connected to the lower buried via 55b.
  • the second lower connector 39b may cover the lower buried via 55b.
  • the third lower connector 39c is electrically connected to the lower buried via 55d.
  • the third lower connector 39c may cover the lower buried via 55d.
  • all of the first to third lower connectors 39a , 39b , and 39c are disposed on the first planarization layer 51 .
  • the first to third lower connectors 39a, 39b, and 39c may be formed together by the same process, and thus, their top surface heights may be the same.
  • the second bonding layer 59 bonds the first LED stack 23 to the second LED stack 33 .
  • the second bonding layer 59 may be disposed between the first transparent electrode 25 and the first planarization layer 51 .
  • the second bonding layer 59 may also cover the first to third lower connectors 39a, 39b, and 39c.
  • the second bonding layer 59 may also cover the side surface of the first planarization layer 51 and the side surface of the second transparent electrode 35 , and may be in contact with the second conductivity type semiconductor layer 33b.
  • the second bonding layer 59 may be formed of the same material as the material previously described for the first bonding layer 49 , and a detailed description thereof will be omitted to avoid redundancy.
  • the second planarization layer 61 covers the first LED stack 23 .
  • the second planarization layer 61 may have a flat top surface like the first planarization layer 51 .
  • the second planarization layer 61 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the second planarization layer 61 may be formed as a single layer or multiple layers.
  • the second planarization layer 61 may be formed of a distributed Bragg reflector.
  • the second planarization layer 61 may have an opening 61a exposing the first n-electrode pad 27a.
  • the through holes 23h1 , 23h2 , 23h3 , and 23h4 penetrate the second planarization layer 61 and the first LED stack 23 . Furthermore, the through holes 23h1 , 23h2 , and 23h3 penetrate the first transparent electrode 25 and the second bonding layer 59 to expose the lower connectors 39a , 39b and 39c , and the through hole 23h4 . may expose the first transparent electrode 25 .
  • the through hole 23h1 is formed to provide a passage for allowing an electrical connection to the lower buried via 55a
  • the through hole 23h2 is formed for allowing an electrical connection to the lower buried via 55b. It is formed to provide a passage
  • the through hole 23h3 is formed to provide a passage for allowing electrical connection to the lower buried via 55d.
  • the through hole 23h4 is formed to provide a passage for allowing an electrical connection to the first transparent electrode 25 .
  • the through hole 23h4 does not penetrate the first transparent electrode 25 .
  • the present disclosure is not limited thereto, and as long as the through hole 23h4 provides a path for electrical connection to the first transparent electrode 25 , it may penetrate through the first transparent electrode 25 .
  • the second sidewall insulating layer 63 covers sidewalls of the through holes 23h1 , 23h2 , 23h3 , and 23h4 , and has openings exposing bottoms of the through holes.
  • the second sidewall insulating layer 63 may also cover the sidewall of the opening 61a and may have an opening exposing the first n-electrode pad 27a.
  • the second sidewall insulating layer 63 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the upper buried vias 65a , 65b , 65c , and 65d may fill the through holes 23h1 , 23h2 , 23h3 , and 23h4 , respectively, and the upper buried via 65e may fill the opening 61a .
  • the upper buried vias 65a , 65b , 65c , and 65d are electrically insulated from the first LED stack 23 by the second sidewall insulating layer 63 .
  • the upper buried via 65a is electrically connected to the lower buried via 55a through the first lower connector 39a, and the upper buried via 65b is connected to the lower buried via via the second lower connector 39b. 55b), and the upper buried via 65c may be electrically connected to the lower buried via 55d through the third lower connector 39c. Also, the upper buried via 65d may be electrically connected to the first transparent electrode 25 .
  • the upper buried vias 65a and 65b may be disposed to overlap the lower buried vias 55a and 55b, respectively.
  • the upper buried via 65c may be disposed to overlap the lower buried via 55d.
  • the upper buried via 65d is spaced apart from the lower buried via 55c.
  • the upper buried via 65d may be disposed on the lower buried via 55c to overlap the lower buried via 55c, but the present exemplary embodiment is not limited thereto.
  • the upper buried vias 65a , 65b , 65c , 65d , and 65e may be formed using chemical mechanical polishing techniques. For example, after forming the seed layer and filling the through holes 23h1 , 23h2 , 23h3 , 23h4 and the opening 61a using a plating technique, the second planarization layer 61 is formed on the second planarization layer 61 using a chemical mechanical polishing technique. Upper buried vias 65a, 65b, 65c, 65d, and 65e may be formed by removing the metal layers. Furthermore, a metal barrier layer may be formed before forming the seed layer.
  • the upper buried vias 65a , 65b , 65c , 65d and 65e may be formed together through the same process, and may be substantially parallel to the second planarization layer 61 .
  • the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the first upper connector 67a , the second upper connector 67b , the third upper connector 67c , and the fourth upper connector 67d are disposed on the second planarization layer 61 .
  • the first upper connector 67a is electrically connected to the upper buried via 65a and the upper buried via 65e
  • the second upper connector 67b is electrically connected to the upper buried via 65b
  • the third upper connector 67a is electrically connected to the upper buried via 65b.
  • the connector 67c may be electrically connected to the upper buried via 65c
  • the fourth upper connector 67d may be electrically connected to the upper buried via 65d.
  • the first to fourth upper connectors 67a , 67b , 67c , and 67d may cover the upper buried vias 65a , 65b , 65c and 65d, respectively.
  • the first upper connector 67a may cover the upper buried via 65e filling the opening 61a of the second planarization layer 61 . Accordingly, the first conductivity-type semiconductor layers 23a , 33a , and 43a of the first to third LED stacks 23 , 33 and 43 are electrically commonly connected to each other.
  • the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d may be formed of the same material in the same process, for example, Ni/Au. /Ti can be formed.
  • the first upper insulating layer 71 may cover the second planarization layer 61 and may cover the first to fourth upper connectors 67a, 67b, 67c, and 67d.
  • the first upper insulating layer 71 may be formed of a silicon oxide film or a silicon nitride film.
  • the second upper insulating layer 73 is disposed on the first upper insulating layer 71 , and further, the side surfaces of the first upper insulating layer 71 , the second planarization layer 61 , and the first LED stack 23 . can cover them As shown in FIGS. 4A and 4B , the second upper insulating layer 73 may cover the side surface of the first transparent electrode 25 and further partially cover the side surface of the second bonding layer 59 . have.
  • the second upper insulating layer 73 may be formed of an insulating layer such as a silicon oxide layer, a silicon nitride layer, or an aluminum oxide layer. Although the second upper insulating layer 73 is illustrated as covering the upper surface of the first upper insulating layer 71 , the second upper insulating layer 73 on the first upper insulating layer 71 may be removed.
  • the third upper insulating layer 75 may cover the side surface of the light emitting device 100 as shown in FIGS. 4A and 4B . Accordingly, the side surfaces of the first LED stack 23 may be double covered by the second and third upper insulating layers 73 and 75 , and The side surfaces may be covered by the third upper insulating layer 75 . In another embodiment, the third upper insulating layer 75 may be omitted.
  • the first, second, and third upper insulating layers 71 , 73 , and 75 may have openings 71a exposing the first to fourth upper connectors 67a , 67b , 67c and 67d.
  • the openings 71a may be disposed on generally flat surfaces of the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector 67d.
  • the bump pads 77a, 77b, 77c, and 77d are respectively formed in the openings 71a in the first upper connector 67a, the second upper connector 67b, the third upper connector 67c, and the fourth upper connector (71a). 67d) and may be electrically connected to them.
  • the first bump pad 77a is electrically connected to the upper buried vias 65a and the first n-electrode pad 27a through the first upper connector 67a, and thus the first to third LED stacks ( 23, 33, and 43 are electrically connected in common to the first conductivity-type semiconductor layers 23a, 33a, and 43a.
  • the second bump pad 77b includes a second upper connector 67b, an upper buried via 65b, a second lower connector 39b, a lower buried via 55b, a third p electrode pad 47b, and a third transparent It may be electrically connected to the second conductivity type semiconductor layer 43b of the third LED stack 43 through the electrode 45 .
  • the third bump pad 77c includes a third upper connector 67c, an upper buried via 65c, a third lower connector 39c, a lower buried via 55d, a second p electrode pad 37b, and a second It may be electrically connected to the second conductivity-type semiconductor layer 33b of the second LED stack 33 through the transparent electrode 35 .
  • the fourth bump pad 77d is the second conductive type semiconductor layer 23b of the first LED stack 23 through the fourth upper connector 67d, the upper buried via 65d, and the first transparent electrode 25 . can be electrically connected to.
  • the second to fourth bump pads 77b, 77c, and 77d are electrically connected to the second conductivity-type semiconductor layers 23b, 33b, and 43b of the first to third LED stacks 23, 33, and 43, respectively. and the first bump pad 77a is commonly electrically connected to the first conductivity-type semiconductor layers 23a, 33a, and 43a of the first to third LED stacks 23 , 33 , and 43 .
  • the bump pads 77a , 77b , 77c , and 77d may cover the openings 71a of the first to third upper insulating layers 71 , 73 , and 75 .
  • the bump pads 77a , 77b , 77c , and 77d may have a width equal to or smaller than the width of the opening 71a .
  • portions of the bump pads 77a , 77b , 77c , and 77d may be disposed on the third upper insulating layer 75 .
  • the centers of the bump pads 77a , 77b , 77c , and 77d may be disposed outside the centers of the upper buried vias 65a , 65b , 65c and 65d , respectively. Also, the centers of the bump pads 77a, 77b, 77c, and 77d may be disposed outside the centers of the first to fourth upper connectors 67a, 67b, 67c, and 67d, respectively.
  • the centers of the bump pads 77a, 77b, 77c, and 77d are respectively the centers of the upper buried vias 65a, 65b, 65c, and 65d or the first to fourth upper connectors 67a, 67b, 67c, and 67d.
  • the bump pads 77a , 77b , 77c , and 77d may be formed of Au or Au/In, for example, Au may be formed to a thickness of 3 ⁇ m, and In may be formed to a thickness of about 1 ⁇ m.
  • the light emitting device 100 may be bonded to pads on the circuit board 101 using Au or In.
  • bonding of the bump pads using Au or In is described, the present invention is not limited thereto, and bonding may be performed using Pb or AuSn.
  • the first LED stack 23 is electrically connected to the bump pads 77a, 77d
  • the second LED stack 33 is electrically connected to the bump pads 77a, 77c
  • the third LED stack 43 is electrically connected to the bump pads 77a and 77b. Accordingly, the cathodes of the first LED stack 23 , the second LED stack 33 , and the third LED stack 43 are electrically connected to the first bump pad 77a in common, and the anodes are connected to the second to second LED stacks.
  • Each of the four bump pads 77b, 77c, and 77d is electrically connected to each other. Accordingly, the first to third LED stacks 23 , 33 , and 43 may be driven independently.
  • the formation of the bump pads 77a, 77b, 77c, and 77d is described as an example, but the bump pads may be omitted.
  • bump pads may be omitted, and the upper connectors 67a, 67b, 67c, and 67d may be directly bonded. Accordingly, it is possible to increase the bonding area.
  • 5A, 5B, and 5C are schematic cross-sectional views for explaining first to third LED stacks 23, 33, and 43 grown on growth substrates according to an embodiment of the present disclosure.
  • a first LED stack 23 including a first conductivity type semiconductor layer 23a and a second conductivity type semiconductor layer 23b is grown on a first substrate 21 .
  • An active layer (not shown) may be interposed between the first conductivity-type semiconductor layer 23a and the second conductivity-type semiconductor layer 23b.
  • the first substrate 21 may be a substrate that may be used to grow the first LED stack 23 , such as a GaAs substrate.
  • the first conductivity-type semiconductor layer 23a and the second conductivity-type semiconductor layer 23b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer, and the active layer may include, for example, an AlGaInP-based well layer.
  • the composition ratio of AlGaInP may be determined to emit red light, for example.
  • the first transparent electrode 25 may be formed on the second conductivity type semiconductor layer 23b. As described above, the first transparent electrode 25 may be formed of a metal layer or a conductive oxide layer that transmits light generated in the first LED stack 23 , for example, red light. For example, the first transparent electrode 25 may be formed of indium-tin oxide (ITO).
  • ITO indium-tin oxide
  • a second LED stack 33 including a first conductivity type semiconductor layer 33a and a second conductivity type semiconductor layer 33b is grown on a second substrate 31 .
  • An active layer (not shown) may be interposed between the first conductivity-type semiconductor layer 33a and the second conductivity-type semiconductor layer 33b.
  • the second substrate 31 may be a substrate that may be used to grow the second LED stack 33 , such as a sapphire substrate, a SiC substrate, or a GaN substrate.
  • the second substrate 31 may be a flat sapphire substrate, but may also be a patterned sapphire substrate.
  • the first conductivity type semiconductor layer 33a and the second conductivity type semiconductor layer 33b may be formed of an AlGaInN-based semiconductor layer, and the active layer may include, for example, an AlGaInN-based well layer.
  • a composition ratio of AlGaInN may be determined to emit blue light.
  • a second transparent electrode 35 may be formed on the second conductivity type semiconductor layer 33b.
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer that transmits light generated in the first LED stack 23 , for example, red light.
  • the second transparent electrode 35 may be formed of ZnO.
  • a third LED stack 43 including a first conductivity type semiconductor layer 43a and a second conductivity type semiconductor layer 43b is grown on a third substrate 41 .
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 43a and the second conductivity type semiconductor layer 43b.
  • the third substrate 41 may be a substrate that may be used to grow the third LED stack 43 , such as a sapphire substrate, a GaN substrate, or a GaAs substrate.
  • the first conductivity-type semiconductor layer 43a and the second conductivity-type semiconductor layer 43b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer or an AlGaInN-based semiconductor layer, and the active layer is, for example, an AlGaInP-based well layer or AlGaInN. It may include a series of well layers.
  • the third LED stack 43 may have, for example, a composition ratio of AlGaInP or AlGaInN to emit green light.
  • a third transparent electrode 45 may be formed on the second conductivity-type semiconductor layer 43b.
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer that transmits light generated in the first LED stack 23 and the second LED stack 33 , for example, red light and blue light.
  • the third transparent electrode 45 may be formed of ZnO.
  • the first to third LED stacks 23 , 33 , and 43 are grown on different growth substrates 21 , 31 , and 41 , respectively, and thus, the order of their manufacturing processes is not limited.
  • the region of one light emitting device 100 is mainly illustrated and described, but those skilled in the art may use the same manufacturing process using the LED stacks 23 , 33 , 43 grown on the growth substrates 21 , 31 , 41 . It will be understood that the plurality of light emitting devices 100 may be collectively manufactured.
  • 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A , 14B, 14C, 15A, 15B, and 15C are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to an embodiment.
  • the cross-sectional views correspond to the cut-off line A-A' or B-B' of FIG. 3 .
  • the third transparent electrode 45 and the second conductivity type semiconductor layer 43b are patterned using a photo and etching technique to form a first conductivity type semiconductor layer 43a.
  • This process corresponds to, for example, a mesa etching process.
  • This may be performed using a photoresist pattern as an etching mask.
  • the third transparent electrode 45 is first etched by a wet etching technique, and then the second conductivity type semiconductor layer 43b is etched by a dry etching technique using the same etching mask. can Accordingly, the third transparent electrode 45 may be recessed from the mesa etch region.
  • a photo and etching technique to form a first conductivity type semiconductor layer 43a.
  • the edge of the mesa is shown and the edge of the third transparent electrode 45 is not shown in order to simplify the drawing.
  • the third transparent electrode 45 is wet-etched using the same etching mask, it can be easily understood that the edge of the third transparent electrode 45 will be recessed from the edge of the mesa to the inside of the mesa. Since the same etch mask is used, the number of photo processes is not increased, thereby saving process costs.
  • the present disclosure is not limited thereto, and an etching mask for the mesa etching process and an etching mask for etching the third transparent electrode 45 may be used, respectively.
  • a third n-electrode pad 47a and a third p-electrode pad 47b are formed on the first conductivity-type semiconductor layer 43a and the third transparent electrode 45 , respectively.
  • the third n electrode pad 47a and the third p electrode pad 47b may be formed to have different thicknesses.
  • upper surfaces of the third n electrode pad 47a and the third p electrode pad 47b may be positioned at approximately the same height.
  • the second LED stack 33 described with reference to FIG. 5B is bonded to the third LED stack 43 described with reference to FIGS. 6A, 6B, and 6C.
  • the second LED stack 33 is bonded to a temporary substrate using a temporary bonding/debonding (TBDB) technique, and the second substrate 31 is first removed from the second LED stack 33 .
  • the second substrate 31 may be removed using, for example, a laser lift off technique. After the second substrate 31 is removed, a roughened surface may be formed on the surface of the first conductivity-type semiconductor layer 33a. Thereafter, the first conductivity type semiconductor layer 33a of the second LED stack 33 bonded to the temporary substrate may be disposed to face the third LED stack 43 to be bonded to the third LED stack 43 .
  • the second LED stack 33 and the third LED stack 43 are bonded to each other by a first bonding layer 49 .
  • the temporary substrate may also be removed using a laser lift off technique. Accordingly, the second LED stack 33 may be disposed on the third LED stack 43 in a form in which the second transparent electrode 35 is disposed on the upper surface.
  • a second p-electrode pad 37b may be formed on the second transparent electrode 35 .
  • the second p electrode pad 37b is disposed outside the upper region of the third n electrode pad 47a. That is, the second p electrode pad 37b may be disposed so as not to overlap the third n electrode pad 47a.
  • the first planarization layer 51 is formed on the second transparent electrode 35 .
  • the first planarization layer 51 may also cover the second p-electrode pad 37b.
  • the first planarization layer 51 may have a generally flat top surface and may be formed of an insulating layer.
  • through holes 33h1 , 33h2 , 33h3 , and 33h4 passing through the first planarization layer 51 are formed.
  • the through holes 33h1 and 33h2 pass through the first planarization layer 51 , the second transparent electrode 35 , the second LED stack 33 , and the first bonding layer 49 , respectively, and the third n electrode
  • the pad 47a and the third p-electrode pad 47b are exposed.
  • the through hole 33h3 passes through the first planarization layer 51 , the second transparent electrode 35 , and the second conductivity type semiconductor layer 33b , and exposes the first conductivity type semiconductor layer 33a .
  • the through hole 33h4 penetrates the first planarization layer 51 to expose the second p electrode pad 37b.
  • the through holes 33h1 , 33h2 , 33h3 , and 33h4 may be formed using photolithography and etching techniques.
  • the through holes 33h1 , 33h2 , 33h3 , and 33h4 may be formed together by the same process or may be formed by different processes. In particular, since the through holes 33h1 and 33h2 have substantially the same depth, they may be formed together by the same process. Since the through-holes 33h3 and 33h4 have different depths from the through-holes 33h1 and 33h2, they may be formed through a process different from that of forming the through-holes 33h1 and 33h2.
  • the remaining portions of the through-holes 33h1 , 33h2 , and 33h3 may be formed together with the through-hole 33h4 .
  • the second transparent electrode 35 may also be etched while the through holes 33h1 , 33h2 , and 33h3 are formed. Accordingly, the second transparent electrode 35 may be exposed on sidewalls of the through holes 33h1 , 33h2 , and 33h3 . In another embodiment, the second transparent electrode 35 may be removed in advance in the region where the through holes 33h1 , 33h2 , and 33h3 are to be formed. In this case, it is possible to prevent the second transparent electrode 35 from being exposed on the sidewalls of the through holes 33h1 , 33h2 , and 33h3 .
  • the first sidewall insulating layer 53 is formed.
  • the first sidewall insulating layer 53 may be formed to cover an upper portion of the first planarization layer 51 and sidewalls and bottom surfaces of the through holes 33h1 , 33h2 , 33h3 , and 33h4 .
  • the first sidewall insulating layer 53 may be formed using a chemical vapor deposition technique or an atomic layer deposition technique.
  • the first sidewall insulating layer 53 is blanket-etched using a dry etching technique. Accordingly, the first sidewall insulating layer 53 formed at the bottom of the through holes 33h1, 33h2, 33h3, and 33h4 is removed, the second p electrode pad 37b, the first conductivity type semiconductor layer 33a, and the 3 The n electrode pad 47a and the third p electrode pad 47b are exposed. All of the first sidewall insulating layer 53 formed on the first planarization layer 51 may be removed during the blanket etching, and the first planarization layer 51 may be formed near the inlets of the through holes 33h1 , 33h2 , and 33h3 . Some may also be removed. Accordingly, the inlets of the through holes 33h1 , 33h2 , and 33h3 may have a wider width than the floor. This will be described in detail later with reference to FIGS. 17A to 17D.
  • lower buried vias 55a , 55b , 55c , and 55d filling the through holes 33h1 , 33h2 , 33h3 , and 33h4 may be formed using a seed layer and a plating technique.
  • the seed layer and the plating layer formed on the first planarization layer 51 may be removed using a chemical mechanical polishing technique.
  • lower connectors 39a, 39b, 39c are formed.
  • the lower connector 39a may be formed to cover the lower buried vias 55a and 55c
  • the lower connector 39b may be formed to cover the lower buried via 55b
  • the lower connector 39c may be formed to cover the lower buried vias 55a and 55c . It may be formed to cover the buried via 55d.
  • the lower buried via 55a and the lower buried via 55c may be electrically connected to each other by the lower connector 39a. Accordingly, the first conductivity type semiconductor layer 33a and the third semiconductor layer 33a of the second LED stack 33 may be electrically connected to each other by the lower connector 39a. The first conductivity-type semiconductor layer 43a of the LED stack 43 may be electrically connected.
  • the first planarization layer 51 is patterned to partially remove the first planarization layer 51 near the device isolation region. Accordingly, the first planarization layer 51 is separated into a plurality of device regions on the third substrate 41 .
  • the second transparent electrode 35 may also be patterned. Accordingly, the second conductivity type semiconductor layer 33b of the second LED stack 33 may be exposed near the edge of the first planarization layer 51 .
  • the first LED stack 23 described in FIG. 5A is bonded to the second LED stack 33 .
  • the first LED stack 23 and the second LED stack 33 may be bonded using the second bonding layer 59 so that the first transparent electrode 25 faces the second LED stack 33 .
  • the second bonding layer 59 may be in contact with the first transparent electrode 25 and may come in contact with the first planarization layer 51 and the lower connectors 39a, 39b, and 39c.
  • the second bonding layer 59 may also be in contact with the side surfaces of the first planarization layer 51 and the second transparent electrode 35 , and a second conductivity type semiconductor layer exposed near the edge of the first planarization layer 51 . (33b) can be tangent to.
  • the first substrate 21 is removed from the first LED stack 23 .
  • the first substrate 21 may be removed using, for example, an etching technique.
  • a first n-electrode pad 27a may be formed on a partial region of the first conductivity type semiconductor layer 23a.
  • the first n-electrode pad 27a may be formed to be in ohmic contact with the first conductivity-type semiconductor layer 23a.
  • a second planarization layer 61 covering the first LED stack 23 and the first n-electrode pad 27a is formed.
  • the second planarization layer 61 is formed to have a generally flat top surface.
  • through holes 23h1 , 23h2 , 23h3 , and 23h4 passing through the second planarization layer 61 and an opening 61a are formed.
  • the through holes 23h1 , 23h2 , and 23h3 penetrate the first LED stack 23 , the first transparent electrode 25 , and the second bonding layer 59 to expose the lower connectors 39a , 39b , and 39c , respectively. can do it Meanwhile, the through hole 23h4 may penetrate the first LED stack 23 to expose the first transparent electrode 25 . Meanwhile, the opening 61a exposes the first n-electrode pad 27a.
  • the through-holes 23h1, 23h2, and 23h3 may be formed together through the same process, and the through-hole 23h4 and the opening 61a may be formed through a separate process from the through-holes 23h1, 23h2, and 23h3.
  • the through-holes 23h1, 23h2, and 23h3 are partially formed, the remaining portions of the through-holes 23h1, 23h2, and 23h3 are removed while the opening 61a and the through-hole 23h4 are formed. can also be formed.
  • the second sidewall insulating layer 63 and upper buried vias 65a, 65b, 65c, 65d, and 65e are formed.
  • the process of forming the second sidewall insulating layer 63 and the upper buried vias 65a, 65b, 65c, 65d, and 65e is previously performed by the first sidewall insulating layer 53 and the lower buried vias 55a, 55b, 55c, 55d) is substantially similar to the process of forming, and thus a detailed description thereof will be omitted.
  • upper connectors 67a, 67b, 67c, and 67d are formed.
  • the upper connectors 67a , 67b , 67c , and 67d may include a reflective metal layer, and thus reflect light generated in the first LED stack 23 to improve light extraction efficiency.
  • the upper connectors 67a, 67b, 67c, and 67d may include Au or an Au alloy.
  • the upper connector 67a may electrically connect the upper buried via 65a to the upper buried via 65e.
  • the upper connector 67a may cover the upper buried vias 65a and 65e.
  • the upper connectors 67b, 67c, and 67d may be connected to the upper buried vias 65b, 65c, and 65d, respectively.
  • the upper connectors 67b, 67c, and 67d may cover the upper buried vias 65b, 65c, and 65d, respectively.
  • a first upper insulating layer 71 covering the second planarization layer 61 is formed.
  • the first upper insulating layer 71 may be used as a hard mask.
  • the first upper insulating layer 71 may be patterned to expose the second planarization layer 61 in the device isolation region.
  • the second planarization layer 61 may be patterned together with the first upper insulating layer 71 to expose the first LED stack 23 in the device isolation region.
  • the first LED stack 23 , the first transparent electrode 25 , and the second bonding layer 59 are etched using the first upper insulating layer 71 as a hard mask. If the thickness of the first upper insulating layer 71 is not sufficient, the upper connectors 67a , 67b , 67c , and 67d may be exposed and damaged while the device isolation region is etched. Accordingly, after the device isolation region is partially formed, the second upper insulating layer 73 may be additionally formed and the remaining device isolation region may be formed. All of the first upper insulating layer 71 disposed on the second planarization layer 61 may be removed while forming the device isolation region. However, the second upper insulating layer 73 covering the side surfaces of the first LED stack 23 and the first transparent electrode 25 will remain.
  • a third upper insulating layer 75 may be additionally formed to protect the second LED stack 33 and the third LED stack 43 .
  • the third upper insulating layer 75 may cover the second upper insulating layer 73 , and may cover sidewalls of each light emitting device exposed in the device isolation region.
  • openings 71a exposing the upper connectors 67a, 67b, 67c, and 67d by patterning the first to third upper insulating layers 71, 73, and 75 ) is formed.
  • the openings 71a may be formed using photolithography and etching techniques.
  • bump pads 77a, 77b, 77c, and 77d may be formed in the openings 71a.
  • the first bump pad 77a is disposed on the first upper connector 67a
  • the second bump pad 77b is disposed on the second upper connector 67b
  • the third bump pad 77c is disposed on the third It is disposed on the upper connector 67c.
  • the fourth bump pad 77d is disposed on the fourth upper connector 67d.
  • a plurality of light emitting devices 100 separated from each other are formed on the substrate 41 .
  • the light emitting device 100 separated from the substrate 41 is completed by bonding the light emitting device 100 on the circuit board 101 and separating the substrate 41 .
  • a schematic cross-sectional view of the light emitting device 100 bonded to the circuit board 101 is shown in FIG. 18 , which will be described in detail later.
  • Embodiments of the present disclosure achieve electrical connection using buried vias 55a, 55b, 55c, 55d, 65a, 65b, 65c, 65d, and 65e.
  • a process for forming buried vias will be described in detail.
  • 16A, 16B, 16C, and 16D are schematic cross-sectional views for explaining a buried via forming process according to an embodiment of the present disclosure.
  • a buried via forming process for filling relatively deep through-holes is described herein.
  • a planarization layer 51 or 61 is formed on the underlying layer S.
  • the underlayer S may include a first LED stack 23 or a second LED stack 33 .
  • a hard mask defining an etch region is formed by patterning the planarization layer 51 or 61 , and a through hole H may be formed using the hard mask as an etch mask.
  • the through hole H may expose an element for electrical connection, for example, the third n-electrode pad 47a or the third p-electrode pad 47b or the lower connectors 39a, 39b, and 39c.
  • a sidewall insulating layer 53 or 63 is then formed.
  • the sidewall insulating layer 53 or 63 may be formed on the top surface of the planarization layer 51 or 61 , and further, may be formed on the sidewall and bottom of the through hole H. Due to the layer covering characteristics, the sidewall insulating layer 53 or 63 may be formed thicker at the inlet than at the bottom of the through hole H.
  • the sidewall insulating layer 53 or 63 is blanket-etched using a dry etching technique.
  • the sidewall insulating layer deposited on the bottom of the through hole H is removed by the blanket etching, and the sidewall insulating layer disposed on the top surface of the planarization layer 51 or 61 is removed.
  • a portion of the planarization layer 51 or 61 near the entrance of the through hole H may also be removed. Accordingly, the width W2 of the inlet may be greater than the width W1 of the through hole H. By increasing the width W2 of the entrance, it may be easier to form a buried via using a plating technique in the future.
  • a seed layer may be formed in the planarization layer 51 or 61 and the through hole H, and a plating layer filling the through hole H may be formed using a plating technique. Subsequently, buried vias 55 or 65 as shown in FIG. 16D may be formed by removing the plating layer and the seed layer on the planarization layer 51 or 61 using a chemical etching technique.
  • 17A, 17B, 17C, and 17D are schematic cross-sectional views for explaining a buried via forming process according to an embodiment of the present disclosure.
  • a buried via forming process for filling relatively low through-holes is described herein.
  • the first or second planarization layer 51 or 61 covering the second p electrode pad 37b or the first n electrode pad 27a is formed.
  • the through hole 33h4 or 61a is formed to expose the second p electrode pad 37b or the first n electrode pad 27a.
  • the through-holes 33h4 or 61a penetrating the planarization layer 51 or 61 penetrate only the planarization layer 51 or 61, and thus have a relatively small depth.
  • a sidewall insulating layer 53 or 63 is then formed.
  • the sidewall insulating layer 53 or 63 may be formed on the top surface of the planarization layer 51 or 61 , and further, may be formed on the sidewall and bottom of the through hole 33h4 or 61a. Since the depth of the through-holes 33h4 or 61a is small, the sidewall insulating layer 53 or 63 may be formed on the bottom and sidewalls of the through-holes 33h4 and 61a to have a substantially uniform thickness.
  • the sidewall insulating layer 53 or 63 is blanket-etched using a dry etching technique.
  • the sidewall insulating layer deposited on the bottom of the through holes 33h4 and 61a is removed by the blanket etching, and the sidewall insulating layer disposed on the top surface of the planarization layer 51 or 61 is removed.
  • a seed layer may be formed in the planarization layer 51 or 61 and the through hole 33h4 or 61a, and a plating layer may be formed to fill the through hole 33h4 or 61a by using a plating technique.
  • a buried via 55d or 65e as shown in FIG. 17D may be formed by removing the plating layer and the seed layer on the planarization layer 51 or 61 using a chemical etching technique.
  • the buried vias 55d and 65e may have a bottom area and a top area of substantially the same size.
  • FIG. 18 is a schematic cross-sectional view for explaining the light emitting device 100 bonded on the circuit board.
  • the light emitting device 100 described above may be bonded to the circuit board 101 using bump pads.
  • 18 illustrates that a single light emitting device 100 is disposed on the circuit board 101 , a plurality of light emitting devices 100 are mounted on the circuit board 101 .
  • Each of the light emitting devices 100 constitutes one pixel capable of emitting blue light, green light, and red light, and a plurality of pixels are arranged on the circuit board 101 to provide a display panel.
  • a plurality of light emitting devices 100 may be formed together on the third substrate 41 , and these light emitting devices 100 are not transferred to the circuit board 101 one by one, but are transferred to the circuit board 101 as a group.
  • can be transferred onto the 19A, 19B, and 19C are schematic cross-sectional views for explaining a method of transferring a light emitting device to a circuit board according to an embodiment.
  • a method of transferring the light emitting devices 100 formed on the third substrate 41 to the circuit board 101 as a group is described.
  • the manufacturing process of the light emitting device 100 on the third substrate 41 is completed as described with reference to FIGS. 15A, 15B, and 15C , the plurality of light emitting devices are formed on the third substrate 41 .
  • the elements 100 are separated and aligned by the device isolation region.
  • a circuit board 101 having pads on its upper surface is provided.
  • the pads are arranged on the circuit board 101 to correspond to the alignment positions of the pixels for the display.
  • the distance between the light emitting devices 100 arranged on the third substrate 41 is denser than the distance between the pixels in the circuit board 101 .
  • bump pads of the light emitting devices 100 are bonded to pads on the circuit board 101 .
  • the bump pads and pads may be bonded using solder bonding or In bonding.
  • the light emitting devices 100 positioned between the pixel areas maintain a state away from the circuit board 101 because there is no pad to be bonded.
  • a laser is irradiated onto the third substrate 41 .
  • the laser is selectively irradiated to the light emitting devices 100 bonded to the pads.
  • a mask having openings for selectively exposing the light emitting devices 100 may be formed on the substrate 41 .
  • the light emitting devices 100 to which the laser is irradiated are separated from the third substrate 41 so that the light emitting devices 100 are transferred to the circuit board 101 . Accordingly, as shown in FIG. 19C , a display panel in which the light emitting elements 100 are arranged on the circuit board 101 is provided.
  • the display panel may be mounted on various display devices as described with reference to FIG. 1 .
  • 20 is a schematic cross-sectional view for explaining a method of transferring a light emitting device according to another embodiment.
  • the light emitting device transfer method according to the present embodiment is different in bonding the light emitting devices to pads using an anisotropic conductive adhesive film or an anisotropic conductive adhesive paste. That is, an anisotropic conductive adhesive film or anisotropic conductive adhesive paste 121 may be provided on the pads, and the light emitting devices 100 may be adhered to the pads through the anisotropic conductive adhesive film or adhesive paste 121 .
  • the light emitting devices 100 are electrically connected to the pads by an anisotropic conductive adhesive film or a conductive material in the anisotropic conductive adhesive paste 121 .
  • the bump pads 77a, 77b, 77c, and 77d may be omitted, and the upper connectors 67a, 67b, 67c, and 67d may be electrically connected to the pads through a conductive material.
  • FIG. 21A is a schematic plan view for explaining the light emitting device 200 according to another embodiment of the present disclosure
  • FIG. 21B is a view on the second LED stack before forming the second bonding layer to explain the light emitting device of FIG. 21A It shows a schematic plan view
  • FIG. 21C shows a schematic plan view seen on the third LED stack before forming the first bonding layer to explain the light emitting device of FIG. 21A.
  • FIGS. 22A and 22B are schematic cross-sectional views taken along the cut-out lines A-A' and B-B' of FIG. 21A, respectively.
  • the light emitting device 200 includes a first LED stack 223, a second LED stack 233, a third LED stack 243, and a second LED stack.
  • the light emitting device 200 includes through holes 223h1 , 223h2 , 223h3 , 223h4 passing through the first LED stack 223 , through holes 233h1 and 233h2 passing through the second LED stack 233 , and a through hole 233h3 partially penetrating the second LED stack 233 .
  • the first to third LED stacks 223 , 233 , and 243 are vertically stacked.
  • Each of the LED stacks 223 , 233 , and 243 is grown on different growth substrates, but the growth substrates do not remain in the final light emitting device 200 and may all be removed. Accordingly, the light emitting device 200 does not include a growth substrate.
  • the present disclosure is not necessarily limited thereto, and at least one growth substrate may be included.
  • the first LED stack 223 , the second LED stack 233 , and the third LED stack 243 have a first conductivity type semiconductor layer 223a , 233a , or 243a , and second conductivity type semiconductor layers 223b and 233b, respectively. , or 243b) and an active layer (not shown) interposed therebetween.
  • the active layer may in particular have a multi-quantum well structure.
  • a second LED stack 233 is disposed under the first LED stack 223
  • a third LED stack 243 is disposed under the second LED stack 233 .
  • Light generated in the first to third LED stacks 223 , 233 , and 243 is finally emitted to the outside through the third LED stack 243 .
  • the first LED stack 223 , the second LED stack 233 , and the third LED stack 243 are the first LED stack 23 and the second LED stack described with reference to FIGS. 3 , 4A and 4B . (33), and since it is similar to the third LED stack 43, a detailed description of the same will be omitted in order to avoid duplication.
  • the first transparent electrode 225 may be disposed between the first LED stack 223 and the second LED stack 233 . Since the first transparent electrode 225 is similar to the first transparent electrode 25 described above with reference to FIGS. 3, 4A, and 4B, a detailed description thereof will be omitted to avoid overlap.
  • the second transparent electrode 235 is in ohmic contact with the second conductivity-type semiconductor layer 233b of the second LED stack 233 . As shown, the second transparent electrode 235 is in contact with the top surface of the second LED stack 233 between the first LED stack 223 and the second LED stack 233 .
  • the second transparent electrode 235 may be formed of a metal layer or a conductive oxide layer that is transparent to red light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like. In particular, the second transparent electrode 235 may be formed of ITO.
  • the side surface of the second transparent electrode 235 may be recessed inward than the side surface of the second LED stack 233 as shown in FIGS.
  • an outer side surface of the second transparent electrode 235 may be substantially parallel to a side surface of the second conductivity-type semiconductor layer 233b. Accordingly, the side surface of the second transparent electrode 235 may not be covered with the second bonding layer 259 , but may be covered with the upper insulating layer 271 .
  • the third transparent electrode 245 is in ohmic contact with the second conductivity-type semiconductor layer 243b of the third LED stack 243 .
  • the third transparent electrode 245 may be positioned between the second LED stack 233 and the third LED stack 243 , and contact the top surface of the third LED stack 243 .
  • the third transparent electrode 245 may be formed of a metal layer or a conductive oxide layer that is transparent to red light and blue light. Examples of the conductive oxide layer include SnO 2 , InO 2 , ITO, ZnO, IZO, and the like.
  • the third transparent electrode 245 may be formed of ITO.
  • the third transparent electrode 245 is similar to the third transparent electrode 45 described with reference to FIGS. 3, 4A, and 4B, a detailed description thereof will be omitted to avoid overlap.
  • the first n-electrode pad 227a is in ohmic contact with the first conductivity-type semiconductor layer 223a of the first LED stack 223 .
  • the first n-electrode pad 227a may include, for example, AuGe or AuTe.
  • the first n-electrode pad 227a may be disposed in a central region of the first LED stack 223 .
  • the first n-electrode pad 227a may have a relatively larger area than the first n-electrode pad 27a described with reference to FIGS. 3, 4A, and 4B.
  • the area of the first n-electrode pad 227a may exceed 1/5 of the area of the first LED stack 223 .
  • the first n-electrode pad 227a may have a rectangular shape substantially similar to that of the light emitting device 200 , and may be disposed to rotate 45 degrees with respect to the light emitting device 200 . Since the first n-electrode pad 227a is formed over a large area, current distribution may be aided, and the reflectance of light generated by the first LED stack 223 may be increased.
  • the insulating layer 246 is disposed on the third LED stack 243 and may cover the second conductivity-type semiconductor layer 243b and the third transparent electrode 245 .
  • the insulating layer 246 may have openings 246a and 246b exposing the first conductivity-type semiconductor layer 243a and the third transparent electrode 245 .
  • the third n-electrode pad 247a is in ohmic contact with the first conductivity-type semiconductor layer 243a of the third LED stack 243 .
  • the third n-electrode pad 247a contacts the first conductivity-type semiconductor layer 243a exposed through the second conductivity-type semiconductor layer 243b, and furthermore, the second conductivity-type semiconductor layer ( 243b) may extend upwards. That is, as shown in FIGS. 21C and 22A , the third n-electrode pad 247a is connected to the first conductivity-type semiconductor layer 243a exposed to the mesa-etched region through the opening 246a of the insulating layer 246 .
  • connection box In addition to the connection box, a portion thereof is disposed on the third transparent electrode 245 .
  • the third n-electrode pad 247a is insulated from the third transparent electrode 245 and the second conductivity-type semiconductor layer 243b by the insulating layer 246 .
  • the third n-electrode pad 247a extends from the mesa-etched region to the upper region of the second conductivity-type semiconductor layer 243b, the third n-th electrode pad 247 is formed as described with reference to FIGS. 4A and 4B. There is no need to form thick. Accordingly, the third n electrode pad 247a may be formed together with the third p electrode pad 247b in the same process.
  • the third p-electrode pad 247b may be electrically connected to the third transparent electrode 245 through the opening 246b of the insulating layer 246 .
  • the third p electrode pad 247b may be disposed in the opening 246b, but is not limited thereto, and may cover the opening 246b and extend over the insulating layer 246 .
  • the third p electrode pad 247b may be formed of the same material as the third n electrode pad 247a.
  • the top surface of the third p electrode pad 247b is located at substantially the same height as the top surface of the third n electrode pad 247a, and thus, when the through holes 233h1 and 233h2 are formed, the third p electrode pad ( 247b) and the third n-electrode pad 247a may be exposed at the same time.
  • the second p electrode pad 237b is disposed on the second transparent electrode 235 .
  • the second p-electrode pad 237b may be connected to the second transparent electrode 235 , and may be electrically connected to the second conductivity-type semiconductor layer 233b through the second transparent electrode 235 .
  • the second p electrode pad 237b may be formed of a metal material.
  • the second p electrode pad 37b is first formed before forming the first planarization layer 51 , and is formed by the first planarization layer 51 . covered The second p-electrode pad 37b is exposed through the through hole 33h4 formed in the first planarization layer 51 and is electrically connected to the third lower connector 39c through the lower buried via 55d.
  • the second p electrode pad 237b may be formed in the opening 251a after forming the opening 251a by patterning the first planarization layer 251 . Accordingly, in the present embodiment, the lower buried via 55d and the third lower connector 39c are omitted, and the upper buried via 265c may be directly connected to the second p electrode pad 237b. Also, the second p electrode pad 237b may be formed together with the lower connectors 239a and 239b. However, the present invention is not limited thereto, and the second p electrode pad 237b may be formed through a process separate from the lower connectors 239a and 239b.
  • first bonding layer 249 and the second bonding layer 259 are similar to the first bonding layer 49 and the second bonding layer 59 described with reference to FIGS. 3, 4A, and 4B, overlapping is avoided. A detailed description is omitted to avoid it.
  • the first planarization layer 251 may be disposed on the second LED stack 233 .
  • the first planarization layer 251 may be continuous.
  • the first planarization layer 251 may be disposed on an upper region of the second conductivity type semiconductor layer 233b and may be recessed inward from an edge of the second LED stack 233 .
  • the second transparent electrode 235 may be exposed along the side surface of the first planarization layer 251 .
  • the present invention is not limited thereto, and the second transparent electrode 235 may also be recessed inward from the edge of the second LED stack 233 together with the first planarization layer 251 .
  • the through holes 233h1 and 233h2 pass through the first planarization layer 251 , the second transparent electrode 235 , the second LED stack 233 , and the first bonding layer 249 , and pass through the third n-electrode pad 247a. ) and the third p electrode pad 247b may be exposed.
  • the through hole 233h3 may pass through the first planarization layer 251 , the second transparent electrode 235 , and the second conductivity type semiconductor layer 233b to expose the first conductivity type semiconductor layer 233a .
  • the through hole 33h4 is omitted.
  • the first sidewall insulating layer 253 covers sidewalls of the through holes 233h1 , 233h2 , and 233h3 , and has openings exposing bottoms of the through holes.
  • the first sidewall insulating layer 253 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the opening 251a may be formed using a photolithography and etching process after the lower buried vias 255a , 255b , and 255c are formed.
  • the side surface of the first planarization layer 251 may also be recessed.
  • Lower connectors 239a and 239b may be disposed on respective regions of the first planarization layer 251 .
  • the first lower connector 239a may be electrically connected to the lower buried via 255a and may extend laterally to be electrically connected to the lower buried via 255c. Accordingly, the first conductivity-type semiconductor layer 243a of the third LED stack 243 and the first conductivity-type semiconductor layer 233a of the second LED stack 233 may be electrically connected in common.
  • the first lower connector 239a may cover the lower buried vias 255a and 255c (refer to FIG. 21B ).
  • the second lower connector 239b is electrically connected to the lower buried via 255b.
  • the second lower connector 239b may cover the lower buried via 255b.
  • both the first and second lower connectors 239a and 239b are disposed on the first planarization layer 251 .
  • the first and second lower connectors 239a and 239b may be formed together by the same process, and thus, their top surface heights may be the same.
  • the second p electrode pad 237b may be formed together with the first and second lower connectors 239a and 239b.
  • the second p-electrode pad 237b may be formed in the opening 251a of the first planarization layer 251 to have a top height lower than that of the first and second lower connectors 239a and 239b. .
  • the second planarization layer 261 covers the first LED stack 223 .
  • the second planarization layer 261 may have a flat top surface like the first planarization layer 251 .
  • the second planarization layer 261 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film.
  • the second planarization layer 261 may be formed as a single layer or multiple layers.
  • the second planarization layer 261 may be formed of a distributed Bragg reflector.
  • the second planarization layer 261 may have an opening 261a exposing the first n-electrode pad 227a.
  • the second planarization layer 261 may be recessed inward from the edge of the first LED stack 223 .
  • the through holes 223h1 , 223h2 , 223h3 , and 223h4 penetrate the second planarization layer 261 and the first LED stack 223 . Furthermore, the through holes 223h1 , 223h2 , and 223h3 penetrate the first transparent electrode 225 and the second bonding layer 259 to expose the lower connectors 239a and 239b and the second p electrode pad 237b. and the through hole 223h4 may expose the first transparent electrode 225 .
  • the through hole 223h1 is formed to provide a passage for allowing an electrical connection to the lower buried via 255a
  • the through hole 223h2 is formed for allowing an electrical connection to the lower buried via 255b. It is formed to provide a passage
  • the through hole 223h3 is formed to provide a passage for allowing an electrical connection to the second p electrode pad 237b.
  • the through-hole 223h4 is formed to provide a passage for allowing an electrical connection to the first transparent electrode 225 .
  • the through hole 223h4 does not penetrate the first transparent electrode 225 .
  • the present disclosure is not limited thereto, and the through-hole 223h4 may pass through the first transparent electrode 225 as long as it provides a path for electrical connection to the first transparent electrode 225 .
  • the second sidewall insulating layer 263 covers sidewalls of the through-holes 223h1 , 223h2 , 223h3 , and 223h4 , and has openings exposing bottoms of the through-holes.
  • the second sidewall insulating layer 263 may also cover a sidewall of the opening 261a and may have an opening exposing the first n-electrode pad 227a.
  • the second sidewall insulating layer 263 may be formed using, for example, a chemical vapor deposition technique or an atomic layer deposition technique, and may be formed of, for example, Al 2 O 3 , SiO 2 , Si 3 N 4 , or the like. .
  • the upper buried vias 265a , 265b , 265c , and 265d may fill the through holes 223h1 , 223h2 , 223h3 , and 223h4 , respectively, and the upper buried via 265e may fill the opening 261a .
  • the upper buried vias 265a , 265b , 265c , and 265d are electrically insulated from the first LED stack 223 by the second sidewall insulating layer 263 .
  • the upper buried via 265a is electrically connected to the lower buried via 255a through the first lower connector 239a, and the upper buried via 265b is the lower buried via via the second lower connector 239b. 255b), and the upper buried via 265c may be directly electrically connected to the second p electrode pad 237b.
  • the upper buried via 265d may be electrically connected to the first transparent electrode 225 .
  • the upper buried vias 265a and 265b may be disposed to overlap the lower buried vias 255a and 255b, respectively.
  • the upper buried via 265c may be disposed to overlap the second p electrode pad 237b.
  • the upper buried via 265d is spaced apart from the lower buried via 255c.
  • the upper buried via 265d may be disposed on the lower buried via 255c to overlap the lower buried via 255c.
  • the upper buried via 265d is the lower buried via 255c. may be horizontally spaced apart from the
  • the upper buried vias 265a , 265b , 265c , 265d , and 265e may be manufactured similarly to the embodiment described with reference to FIGS. 3 , 4A and 4B , and thus detailed descriptions thereof will be omitted.
  • the upper buried vias 265a , 265b , 265c , 265d , and 265e may be formed together through the same process and may be substantially parallel to the second planarization layer 261 .
  • the present disclosure is not limited to this embodiment, and may be formed through different processes.
  • the first upper connector 267a , the second upper connector 267b , the third upper connector 267c , and the fourth upper connector 267d are disposed on the second planarization layer 261 .
  • the first upper connector 267a is electrically connected to the upper buried via 265a and the upper buried via 265e
  • the second upper connector 267b is electrically connected to the upper buried via 265b
  • the third upper connector 267b is electrically connected to the upper buried via 265b.
  • the connector 267c may be electrically connected to the upper buried via 265c
  • the fourth upper connector 267d may be electrically connected to the upper buried via 265d.
  • the first to fourth upper connectors 267a , 267b , 267c , and 267d may cover the upper buried vias 265a , 265b , 265c and 265d, respectively.
  • the first upper connector 267a may cover the upper buried via 265e filling the opening 261a of the second planarization layer 261 .
  • the first conductivity-type semiconductor layers 223a , 233a , and 243a of the first to third LED stacks 223 , 233 , and 243 are electrically commonly connected to each other.
  • the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d may be formed of the same material in the same process, for example, Ni/Au. /Ti can be formed.
  • the upper insulating layer 271 may cover the second planarization layer 261 and may cover the first to fourth upper connectors 267a, 267b, 267c, and 267d.
  • the upper insulating layer 271 is also a side surface of the first LED stack 223 , the second LED stack 233 , the third LED stack 243 , the first bonding layer 249 , and the second bonding layer 259 . can cover Furthermore, the upper insulating layer 271 may cover side surfaces of the first and second transparent electrodes 225 and 235 .
  • the upper insulating layer 271 may be formed of, for example, an insulating layer such as a silicon oxide film, a silicon nitride film, or an aluminum oxide film.
  • the side surface of the light emitting device 200 may be inclined as shown in FIGS. 22A and 22B.
  • the upper insulating layer 271 may have openings 271a exposing the first to fourth upper connectors 267a, 267b, 267c, and 267d.
  • the openings 271a may be generally disposed on flat surfaces of the first upper connector 267a, the second upper connector 267b, the third upper connector 267c, and the fourth upper connector 267d.
  • the bump pads 77a, 77b, 77c, and 77d may be omitted, and the light emitting device 200 may include the first to fourth upper connectors 267a exposed through the openings 271a, 267b, 267c, 267d) can be used to bond on a circuit board.
  • the present invention is not limited thereto, and as described with reference to FIGS. 3, 4A, and 4B, the first to fourth bump pads 77a, 77b, 77c, and 77d are exposed to the openings 271a, respectively. It may be disposed on the first to fourth upper connectors 267a, 267b, 267c, and 267d.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및 상기 제1 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 평탄화층은 상기 제2 LED 적층의 가장자리로부터 내측으로 리세스된다.

Description

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
본 개시는 디스플레이용 발광 소자 및 디스플레이 장치에 관한 것으로 특히, LED들의 적층 구조를 가지는 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 LED 칩을 배열할 경우, LED 칩의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
또한, 서브 픽셀들을 2차원 평면상에 배열하기 때문에, 청색, 녹색 및 적색 서브 픽셀들을 포함하는 하나의 픽셀이 점유하는 면적이 상대적으로 넓어진다. 따라서, 제한된 면적 내에 서브 픽셀들을 배열하기 위해서는 각 LED 칩의 면적을 줄여야 한다. 그러나 LED 칩의 크기 감소는 LED 칩의 실장을 어렵게 만들 수 있으며, 나아가, 발광 면적의 감소를 초래한다.
본 개시가 해결하고자 하는 과제는, 제한된 픽셀 면적 내에서 각 서브 픽셀의 면적을 증가시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 공정 수율을 증대시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및 상기 제1 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 평탄화층은 상기 제2 LED 적층의 가장자리로부터 내측으로 리세스된다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 3은 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 4A 및 도 4B는 각각 도 3의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 5A, 도 5B 및 도 5C는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
도 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 및 15C는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 16A, 도 16B, 도 16C 및 도 16D는 본 개시의 일 실시예에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다.
도 17A, 도 17B, 도 17C 및 도 17D는 본 개시의 일 실시예에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다.
도 18은 회로 기판 상에 본딩된 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 19A, 도 19B, 및 도 19C는 본 개시의 일 실시예에 따라 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 20은 본 개시의 또 다른 실시예에 따라 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도이다.
도 21A는 본 개시의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 21B는 도 21A의 발광 소자를 설명하기 위해 제2 본딩층 아래에서 본 개략적인 평면도를 나타낸다.
도 21C는 도 21A의 발광 소자를 설명하기 위해 제1 본딩층 아래에서 본 개략적인 평면도를 나타낸다.
도 22A 및 도 22B는 각각 도 21A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층; 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층; 상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층; 상기 제1 LED 적층 상에 배치된 제2 평탄화층; 상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및 상기 제1 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하되, 상기 제1 평탄화층은 상기 제2 LED 적층의 가장자리로부터 내측으로 리세스된다.
본 명세서에서는 설명의 편의를 위해 제1 LED 적층 아래에 제2 LED 적층이 배치되고, 제2 LED 적층 아래에 제3 LED 적층이 배치된 것으로 설명하지만, 발광 소자는 플립 본딩될 수 있으며, 따라서, 이들 제1 내지 제3 LED 적층의 상하 위치가 뒤바뀔 수 있다는 것에 유의해야 한다.
일 실시예에 있어서, 상기 제1 LED 적층은 상기 제2 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발할 수 있다.
다른 실시예에 있어서, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발할 수 있다. 제2 LED 적층이 청색광을 발하고, 제3 LED 적층이 녹색광을 발하도록 함으로써 제2 LED 적층에서 생성된 광의 광도를 줄여 색혼합비를 조절할 수 있다.
한편, 상기 발광 소자는 상기 하부 매립 비아들을 덮는 하부 커넥터들을 더 포함할 수 있으며, 상기 상부 매립 비아들 중 일부는 상기 하부 커넥터들에 접속될 수 있다. 상기 하부 커넥터들을 채택함으로써 상부 매립 비아의 전기적 연결을 강화할 수 있으며, 나아가, 상부 매립 비아들을 형성하는 공정의 신뢰성을 향상시킬 수 있다.
일 실시예에서, 상기 상부 매립 비아들 중 일부는 상기 하부 매립 비아들에 중첩하도록 배치될 수 있다.
상기 발광 소자는 상기 제1 평탄화층 및 상기 제2 LED 적층의 제2 도전형 반도체층을 관통하여 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속된 하부 매립 비아를 더 포함할 수 있으며, 상기 하부 커넥터 중 하나는 상기 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속된 하부 매립 비아를 덮을 수 있다.
나아가, 상기 발광 소자는, 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속된 제2 p 전극 패드; 및 상기 제1 평탄화층을 관통하여 상기 제2 p 전극 패드에 접속하는 하부 매립 비아를 더 포함할 수 있다.
상기 제1 평탄화층을 관통하여 상기 제2 p 전극 패드에 접속하는 하부 매립 비아는 다른 하부 매립 비아들에 비해 바닥면과 상부면의 면적 차이가 작을 수 있다.
한편, 상기 제1 평탄화층 및 상기 제2 평탄화층은 연속적일 수 있다.
일 실시예에 있어서, 상기 하부 커넥터들은 동일 높이에 위치할 수 있다. 이에 따라, 상기 상부 매립 비아들을 쉽게 형성할 수 있다.
한편, 상기 하부 매립 비아들 및 상기 상부 매립 비아들은 각각 대응하는 관통홀 내에서 측벽 절연층으로 둘러싸일 수 있다. 나아가, 상기 측벽 절연층은 관통홀의 바닥에 가까울수록 얇을 수 있다.
상기 발광 소자는, 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극; 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함할 수 있으며, 상기 제2 투명 전극은 상기 제1 평탄화층과 실질적으로 동일한 형상을 가질 수 있다. 예를 들어, 상기 제2 투명 전극의 측면은 상기 제1 평탄화층의 측면과 나란할 수 있다.
상기 발광 소자는 상기 제1 LED 적층 상에 배치된 상부 커넥터들을 더 포함할 수 있으며, 상기 상부 커넥터들은 상기 상부 매립 비아들을 덮어 상기 상부 매립 비아들에 각각 전기적으로 접속될 수 있다.
나아가, 상기 발광 소자는 상기 상부 커넥터들 상에 각각 배치된 범프 패드들을 더 포함할 수 있다.
상기 범프패드들은 상기 제1 내지 제3 LED 적층들에 공통으로 전기적으로 접속된 제1 범프 패드, 및 상기 제1 내지 제3 LED 적층의 제2 도전형 반도체층들에 각각 전기적으로 접속된 제2 내지 제4 범프 패드들을 포함할 수 있다.
한편, 상기 발광 소자는 상기 제1 LED 적층의 제1 도전형 반도체층 상에 배치된 제1 n 전극 패드; 및 상기 제2 평탄화층을 관통하여 상기 제1 n 전극 패드에 접속하는 상부 매립 비아를 더 포함할 수 있으며, 상기 상부 커넥터들 중 하나는 상기 상부 매립 비아를 통해 상기 제1 n 전극 패드에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 상부 커넥터들은 상기 제1 LED 적층에서 생성된 광을 반사하는 반사 금속층을 포함할 수 있으며, 상기 반사 금속층은 예를 들어 Au 또는 Au 합금을 포함할 수 있다.
상기 제2 LED 적층의 측면은 상기 제3 LED 적층의 측면과 나란할 수 있으며, 상기 제1 LED 적층의 측면은 상기 제2 LED 적층의 측면에 대해 단차질 수 있다.
또한, 상기 제1 LED 적층의 측면을 덮는 절연층은 상기 제2 LED 적층 및 제3 LED 적층을 덮는 절연층보다 두꺼울 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
본 개시의 발광 소자는, 특별히 한정되는 것은 아니나, 특히, 스마트 워치(1000a), VR 헤드셋(1000b)과 같은 VR 디스플레이 장치, 또는 증강 현실 안경(1000c)과 같은 AR 디스플레이 장치 내에 사용될 수 있다.
디스플레이 장치 내에는 이미지를 구현하기 위한 디스플레이 패널이 실장된다. 도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 디스플레이 패널은 회로 기판(101) 및 발광 소자들(100)을 포함한다.
회로 기판(101)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 회로 기판(101)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에 있어서, 회로 기판(101)은 배선, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(101)은 또한 내부에 배치된 회로에 전기적 접속을 허용하기 위한 패드들을 상면에 가질 수 있다.
복수의 발광 소자들(100)은 회로 기판(101) 상에 정렬된다. 각각의 발광 소자(100)는 하나의 픽셀을 구성한다. 발광 소자(100)는 범프 패드들(77)을 가지며, 범프 패드들(77)이 회로 기판(101)에 전기적으로 접속된다. 예컨대, 범프 패드들(77)은 회로 기판(101) 상에 노출된 패드들에 본딩될 수 있다.
발광 소자들(100) 사이의 간격은 적어도 발광 소자의 폭보다 넓을 수 있다.
발광 소자(100)의 구체적인 구성에 대해 도 3, 도 4A 및 도 4B를 참조하여 설명한다. 도 3은 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 평면도이고, 도 4A 및 도 4B는 각각 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위해 도 3의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
설명의 편의를 위해, 범프 패드들(77a, 77b, 77c, 77d)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(77a, 77b, 77c, 77d)이 아래쪽에 배치된다. 나아가, 특정 실시예에서, 범프 패드들(77a, 77b, 77c, 77d)은 생략될 수도 있다. 또한, 기판(41)을 함께 도시하지만, 기판(41)은 생략될 수도 있다.
도 3, 도 4A 및 도 4B를 참조하면, 발광 소자(100)는 제1 LED 적층(23), 제2 LED 적층(33), 제3 LED 적층(43), 제1 투명 전극(25), 제2 투명 전극(35), 제3 투명 전극(45), 제1 n 전극 패드(27a), 제2 p 전극 패드(37b), 제3 n 전극 패드(47a), 제3 p 전극 패드(47b), 제1 내지 제3 하부 커넥터들(39a, 39b, 39c), 하부 매립 비아들(55a, 55b, 55c, 55d), 상부 매립 비아들(65a, 65b, 65c, 65d, 65e), 제1 측벽 절연층(53), 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d), 제1 본딩층(49), 제2 본딩층(59), 제1 상부 절연층(71), 제2 상부 절연층(73), 제3 상부 절연층(75), 제1 평탄화층(51), 제2 평탄화층(61), 및 범프 패드들(77a, 77b, 77c, 77d)을 포함할 수 있다. 나아가, 발광 소자(100)는 제1 LED 적층(23)을 관통하는 관통홀들(23h1, 23h2, 23h3, 23h4), 제2 LED 적층(33)을 관통하는 관통홀들(33h1, 33h2), 및 제2 LED 적층(33)을 부분적으로 관통하는 관통홀(33h3)을 포함할 수 있다.
도 4A 및 도 4B에 도시되듯이, 본 개시의 실시예들은 제1 내지 제3 LED 적층들(23, 33, 43)이 수직 방향으로 적층된다. 한편, 각 LED 적층들(23, 33, 43)은 서로 다른 성장 기판 상에서 성장된 것이지만, 본 개시의 실시예들에서 성장 기판들은 최종 발광 소자(100)에 잔류하지 않고 모두 제거될 수 있다. 따라서, 발광 소자(100)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 제1 도전형 반도체층(23a, 33a, 또는 43a), 제2 도전형 반도체층(23b, 33b, 또는 43b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(23) 아래에 제2 LED 적층(33)이 배치되고, 제2 LED 적층(33) 아래에 제3 LED 적층(43)이 배치된다. 제1 내지 제3 LED 적층(23, 33, 43)에서 생성된 광은 최종적으로 제3 LED 적층(43)을 통해 외부로 방출된다.
일 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출할 수 있고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다.
다른 실시예에 있어서, 제1, 제2 및 제3 LED 적층(23, 33, 43)에서 방출되는 광의 색 혼합 비율을 조절하기 위해, 제2 LED 적층(33)이 제3 LED 적층(43)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 LED 적층(33)에서 방출되는 광의 광도를 줄이고, 제3 LED 적층(43)에서 방출되는 광의 광도를 증가시킬 수 있다. 이에 따라, 제1, 제2 및 제3 LED 적층(23, 33, 43)에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 방출하고, 제2 LED 적층(33)은 청색광을 방출하고, 제3 LED 적층(43)은 녹색광을 방출하도록 구성될 수 있다.
이하에서는 제2 LED 적층(33)이 제3 LED 적층(43)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 LED 적층(33)이 제3 LED 적층(43)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있다.
제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하므로, 제1 LED 적층(23)에서 생성된 광은 제2 및 제3 LED 적층들(33, 43)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 단파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광의 일부는 제3 LED 적층(43)에 흡수되어 손실될 수 있으며, 따라서, 제2 LED 적층(33)에서 생성된 광의 광도를 줄일 수 있다. 한편, 제3 LED 적층(43)에서 생성된 광은 제1 및 제2 LED 적층(23, 33)을 거치지 않고 외부로 방출되므로, 그 광도가 증가될 수 있다.
한편, 각 LED 적층(23, 33 또는 43)의 제1 도전형 반도체층(23a, 33a, 43a)은 각각 n형 반도체층이고, 제2 도전형 반도체층(23b, 33b, 43b)은 p형 반도체층이다. 또한, 본 실시예에 있어서, 제1 LED 적층(23)의 상면은 n형 반도체층(23a)이고, 제2 LED 적층(33)의 상면은 p형 반도체층(33b)이며, 제3 LED 적층(43)의 상면은 p형 반도체층(43b)이다. 즉, 제1 LED 적층(23)의 적층 순서가 제2 LED 적층(33) 및 제3 LED 적층(43)의 적층 순서와 반대로 되어 있다. 제2 LED 적층(33)의 반도체층들을 제3 LED 적층(43)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있으며, 이에 대해서는 제조 방법을 설명하면서 뒤에서 상세하게 설명된다.
도 3 및 도 4B에 도시되듯이, 제2 LED 적층(33)은 메사 식각 영역을 포함하지 않을 수 있다. 제1 하부 커넥터(39a)가 관통홀(33h3)을 통해 제1 도전형 반도체층(33a)에 전기적으로 연결될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제2 LED 적층(33)은 제2 도전형 반도체층(33b)이 제거되어 제1 도전형 반도체층(33a)의 상면을 노출시키는 메사 식각 영역을 포함할 수도 있다. 메사 식각 영역에 노출된 제1 도전형 반도체층(33a) 상에 n 전극 패드가 배치될 수 있다. 제3 LED 적층(43)은 제2 도전형 반도체층(43b)이 제거되어 제1 도전형 반도체층(43a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있으며, 노출된 제1 도전형 반도체층(43a) 상에 제3 n 전극 패드(47a)가 배치될 수 있다. 이에 반해, 제1 LED 적층(23)은 메사 식각 영역을 포함하지 않을 수 있다.
한편, 제3 LED 적층(43)은 평탄한 하부면을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(43a)의 표면에 요철을 포함할 수 있으며, 이 요철에 의해 광 추출 효율이 향상될 수 있다. 제1 도전형 반도체층(43a)의 표면 요철은 패터닝된 사파이어 기판을 분리함으로써 형성될 수도 있으나, 반드시 이에 한정되는 것은 아니며, 성장 기판을 분리한 후 텍스쳐링을 통해 추가로 형성될 수도 있다. 제2 LED 적층(33) 또한, 표면이 텍스쳐링된 제1 도전형 반도체층(33a)을 가질 수 있다.
본 실시예에서, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 서로 중첩하며, 대체로 유사한 크기의 발광 면적을 가질 수 있다. 다만, 메사 식각 영역, 관통홀들(23h1, 23h2, 23h3, 23h4) 및 관통홀들(33h1, 33h2, 33h3)에 의해 제1 내지 제3 LED 적층들(23, 33, 43)의 발광 면적을 조절할 수 있다. 예를 들어, 제1 및 제3 LED 적층(23, 43)의 발광 면적은 제2 LED 적층(33)의 발광 면적보다 클 수 있으며, 따라서, 제1 LED 적층(23) 또는 제3 LED 적층(43)에서 생성되는 광의 광도를 제2 LED 적층(33)에서 생성되는 광에 대비하여 더 증가시킬 수 있다.
제1 투명 전극(25)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에 배치될 수 있다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 오믹 콘택하며, 제1 LED 적층(23)에서 생성된 광을 투과시킨다. 제1 투명 전극(25)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수 있다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)의 전면을 덮을 수 있으며, 그 측면은 제1 LED 적층(23)의 측면과 나란하게 배치될 수 있다. 즉, 제1 투명 전극(25)의 측면은 제2 본딩층(59)으로 덮이지 않을 수 있다. 나아가, 관통홀들(23h1, 23h2, 23h3)은 제1 투명 전극(25)을 관통할 수 있으며, 따라서, 이들 관통홀들의 측벽에 제1 투명 전극(25)이 노출될 수 있다. 한편, 관통홀(23h4)은 제1 투명 전극(25)의 상면을 노출시킬 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 제1 LED 적층(23)의 가장자리를 따라 제1 투명 전극(25)이 부분적으로 제거됨으로써 제1 투명 전극(25)의 측면이 제2 본딩층(59)으로 덮일 수 있다. 또한, 관통홀들(23h1, 23h2, 23h3)이 형성되는 영역에서 제1 투명 전극(25)을 미리 패터닝하여 제거함으로써 관통홀들(23h1, 23h2, 23h3)의 측벽에 제1 투명 전극(25)이 노출되는 것을 방지할 수 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(35)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에서 제2 LED 적층(33)의 상면에 접촉한다. 제2 투명 전극(35)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있는데, ZnO는 제2 LED 적층(33) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 더욱이, ZnO는 제2 LED 적층(33)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제2 투명 전극(35)의 바깥쪽 측면은 외부에 노출되지 않고, 예를 들어, 제2 본딩층(59)으로 덮일 수 있다. 즉, 제2 투명 전극(35)의 측면은 제2 LED 적층(33)의 측면보다 내측으로 리세스되며, 제2 투명 전극(35)이 리세스된 영역은 제2 본딩층(59)으로 채워질 수 있다.
제3 투명 전극(45)은 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 오믹 콘택한다. 제3 투명 전극(45)은 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 위치할 수 있으며, 제3 LED 적층(43)의 상면에 접촉한다. 제3 투명 전극(45)은 적색광 및 청색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(43) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(43)에 대한 접합력이 강해 발광 소자의 신뢰성을 향상시킬 수 있다.
제3 투명 전극(45)은 제3 LED 적층(43)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 투명 전극(45)의 바깥쪽 측면은 외부에 노출되지 않고, 예를 들어, 제1 본딩층(49)으로 덮일 수 있다. 즉, 제3 투명 전극(45)의 측면은 제3 LED 적층(43)의 측면보다 내측으로 리세스되며, 제3 투명 전극(45)이 리세스된 영역은 제1 본딩층(49)으로 채워질 수 있다. 한편, 제3 LED 적층(43)의 메사 식각 영역 근처에서도 제3 투명 전극(45)이 리세스되며, 리세스된 영역은 제1 본딩층(49)으로 채워질 수 있다.
제3 투명 전극(45)을 위와 같이 리세스함으로써 이들의 측면이 식각 가스에 노출되는 것을 방지하여 발광 소자(100)의 공정 수율을 향상시킬 수 있다.
한편, 본 실시예에 있어서, 제2 투명 전극(35) 및 제3 투명 전극(45)은 동종의 도전성 산화물층, 예컨대, ZnO로 형성될 수 있으며, 제1 투명 전극(25)은 제2 및 제3 투명 전극(35, 45)과 다른 종류의 도전성 산화물층, 예컨대 ITO로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 이들 제1 내지 제3 투명 전극들(25, 35, 45)은 모두 동종일 수도 있고, 적어도 하나가 다른 종류일 수도 있다.
제1 n 전극 패드(27a)는 제1 LED 적층(23)의 제1 도전형 반도체층(23a)에 오믹 콘택한다. 제1 n 전극 패드(27a)는 예를 들어, AuGe 또는 AuTe를 포함할 수 있다.
제3 n 전극 패드(47a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 오믹 콘택한다. 제3 n 전극 패드(47a)는 제2 도전형 반도체층(43b)을 통해 노출된 제1 도전형 반도체층(43a) 상에, 즉 메사 식각 영역에 배치될 수 있다. 제3 n 전극 패드(47a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. 제3 n 전극 패드(47a)의 상면은 제2 도전형 반도체층(43b)의 상면, 나아가, 제3 투명 전극(45)의 상면보다 높을 수 있다. 예컨대, 제3 n 전극 패드(47a)의 두께는 약 2um 이상일 수 있다. 제3 n 전극 패드(47a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다.
제2 p 전극 패드(37b)는 제2 투명 전극(35) 상에 배치된다. 제2 p 전극 패드(37b)는 제2 투명 전극(35)에 접속될 수 있으며, 제2 투명 전극(35)을 통해 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다. 제2 p 전극 패드(37b)는 금속 물질로 형성될 수 있다.
제3 p 전극 패드(47b)는 제3 n 전극 패드(47a)와 동일한 재료로 형성될 수 있다. 다만, 제3 p 전극 패드(47b)의 상면은 제3 n 전극 패드(47a)와 대략 동일한 높이에 위치할 수 있으며, 따라서, 제3 p 전극 패드(47b)의 두께는 제3 n 전극 패드(47a)보다 작을 수 있다. 즉, 제3 p 전극 패드(47b)의 두께는 대략 제3 투명 전극(45) 위로 돌출된 제3 n 전극 패드(47a) 부분의 두께와 같을 수 있다. 예를 들어, 제3 p 전극 패드(47b)의 두께는 약 1.2um 이하일 수 있다. 제3 p 전극 패드(47b)의 상면이 제3 n 전극 패드(47a)의 상면과 동일 높이에 위치하도록 함으로써 관통홀들(33h1, 33h2)을 형성할 때, 제3 p 전극 패드(47b)와 제3 n 전극 패드(47a)가 동시에 노출되도록 할 수 있다. 제3 n 전극 패드(47a)와 제3 p 전극 패드(47b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, 제3 n 전극 패드(47a)와 제3 p 전극 패드(47b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
제1 본딩층(49)은 제2 LED 적층(33)을 제3 LED 적층(43)에 결합한다. 제1 본딩층(49)은 제1 도전형 반도체층(33a)과 제3 투명 전극(45) 사이에서 이들을 결합시킬 수 있다. 제1 본딩층(49)은 제3 투명 전극(45), 제3 n 전극 패드(47a), 및 제3 p 전극 패드(47b)에 접할 수 있다. 제1 본딩층(49)은 또한 메사 식각 영역에 노출된 제1 도전형 반도체층(43a)에 부분적으로 접할 수 있다.
제1 본딩층(49)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 제1 본딩층(49)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
제1 평탄화층(51)은 제2 LED 적층(33) 상에 배치될 수 있다. 제1 평탄화층(51)은 연속적일 수 있다. 제1 평탄화층(51)은 제2 도전형 반도체층(33b) 상부 영역에 배치되며, 제2 LED 적층(33)의 가장자리로부터 내측으로 리세스될 수 있다. 예를 들어, 제1 평탄화층(51)의 측면은 제2 투명 전극(35)의 측면과 나란할 수 있다. 제1 평탄화층(51)은 사진 및 식각 공정에 의해 패터닝될 수 있으며, 이때, 제2 투명 전극(35)도 함께 패터닝될 수 있다. 이에 따라, 제1 평탄화층(51)의 주위에 제2 도전형 반도체층(33b)이 노출될 수 있다.
관통홀들(33h1, 33h2)은 제1 평탄화층(51), 제2 투명 전극(35), 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하며 제3 n 전극 패드(47a) 및 제3 p 전극 패드(47b)를 노출시킬 수 있다. 관통홀(33h3)은 제1 평탄화층(51), 제2 투명 전극(35), 및 제2 도전형 반도체층(33b)을 관통하며 제1 도전형 반도체층(33a)을 노출시킬 수 있다. 한편, 관통홀(33h4)은 제1 평탄화층(51)을 관통하여 제2 p 전극 패드(37b)를 노출시킬 수 있다.
제1 측벽 절연층(53)은 관통홀들(33h1, 33h2, 33h3, 33h4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제1 측벽 절연층(53)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
하부 매립 비아들(55a, 55b, 55c, 55d)은 각각 관통홀들(33h1, 33h2, 33h3, 33h4)을 채울 수 있다. 하부 매립 비아들(55a, 55b, 55c)은 제1 측벽 절연층(53)에 의해 제2 투명 전극(35) 및 제2 LED 적층(33)으로부터 절연될 수 있다. 하부 매립 비아(55a)는 제3 n 전극 패드(47a)에 전기적으로 접속되고, 하부 매립 비아(55b)는 제3 p 전극 패드(47b)에 전기적으로 접속될 수 있다. 또한, 하부 매립 비아(55c)는 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 전기적으로 접속될 수 있으며, 하부 매립 비아(55d)는 제2 p 전극 패드(37b)에 전기적으로 접속될 수 있다.
하부 매립 비아들(55a, 55b, 55c, 55d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(33h1, 33h2, 33h3, 33h4)을 Cu 등의 도전 재료로 채운 후, 화학 기계 연마 기술을 이용하여 제1 평탄화층(51) 상의 금속층들을 제거함으로써 하부 매립 비아들(55a, 55b, 55c, 55d)이 형성될 수 있다. 도 4A 및 도 4B에 도시한 바와 같이, 하부 매립 비아들(55a, 55b, 55c)은 바닥면보다 관통홀들(33h1, 33h2, 33h3)의 입구에서 상대적으로 더 넓은 폭을 가질 수 있으며, 이에 따라, 전기적인 접속을 강화할 수 있다. 한편, 하부 매립 비아(55d)는 윗면과 바닥면이 대체로 동일한 크기를 갖는 기둥 형상을 가질 수 있다.
하부 매립 비아들(55a, 55b, 55c, 55d)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 하부 매립 비아들(55a, 55b, 55c, 55d)은 상면이 제1 평탄화층(51)과 대체로 나란할 수 있다. 하부 매립 비아들을 형성하는 구체적인 공정에 대해서는 뒤에서 더 상세하게 설명된다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
제1 평탄화층(51)의 각 영역들 상에 하부 커넥터들(39a, 39b, 39c)이 배치될 수 있다. 제1 하부 커넥터(39a)는 하부 매립 비아(55a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 하부 매립 비아(55c)에 전기적으로 접속될 수 있다. 이에 따라, 제3 LED 적층(43)의 제1 도전형 반도체층(43a)과 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 전기적으로 공통으로 연결될 수 있다. 제1 하부 커넥터(39a)는 하부 매립 비아들(55a, 55c)을 덮을 수 있다(도 9A 참조).
제2 하부 커넥터(39b)는 하부 매립 비아(55b)에 전기적으로 접속된다. 제2 하부 커넥터(39b)는 하부 매립 비아(55b)를 덮을 수 있다. 제3 하부 커넥터(39c)는 하부 매립 비아(55d)에 전기적으로 접속된다. 제3 하부 커넥터(39c)는 하부 매립 비아(55d)를 덮을 수 있다.
본 실시예에 있어서, 제1 내지 제3 하부 커넥터들(39a, 39b, 39c)은 모두 제1 평탄화층(51) 상에 배치된다. 제1 내지 제3 하부 커넥터들(39a, 39b, 39c)은 동일 공정으로 함께 형성될 수 있으며, 따라서, 이들의 상면 높이는 서로 동일할 수 있다.
제2 본딩층(59)은 제1 LED 적층(23)을 제2 LED 적층(33)에 결합한다. 도시한 바와 같이, 제2 본딩층(59)은 제1 투명 전극(25)과 제1 평탄화층(51) 사이에 배치될 수 있다. 제2 본딩층(59)은 또한 제1 내지 제3 하부 커넥터들(39a, 39b, 39c)을 덮을 수 있다. 제2 본딩층(59)은 또한 제1 평탄화층(51)의 측면, 제2 투명 전극(35)의 측면을 덮을 수 있으며, 제2 도전형 반도체층(33b)에 접할 수 있다. 제2 본딩층(59)은 앞서 제1 본딩층(49)에 대해 설명한 재료와 동일한 재료로 형성될 수 있으며, 중복을 피하기 위해 상세한 설명은 생략한다.
제2 평탄화층(61)은 제1 LED 적층(23)을 덮는다. 제2 평탄화층(61)은 제1 평탄화층(51)과 같이 평평한 상면을 가질 수 있다. 제2 평탄화층(61)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 제2 평탄화층(61)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 제2 평탄화층(61)은 분포 브래그 반사기로 형성될 수 있다. 제2 평탄화층(61)은 제1 n 전극 패드(27a)를 노출시키는 개구부(61a)를 가질 수 있다.
한편, 관통홀들(23h1, 23h2, 23h3, 23h4)은 제2 평탄화층(61) 및 제1 LED 적층(23)을 관통한다. 나아가, 관통홀들(23h1, 23h2, 23h3)은 제1 투명 전극(25) 및 제2 본딩층(59)을 관통하여 하부 커넥터들(39a, 39b, 39c)을 노출시키며, 관통홀(23h4)은 제1 투명 전극(25)을 노출시킬 수 있다. 예를 들어, 관통홀(23h1)은 하부 매립 비아(55a)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되고, 관통홀(23h2)은 하부 매립 비아(55b)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되며, 관통홀(23h3)은 하부 매립 비아(55d)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다.
한편, 관통홀(23h4)은 제1 투명 전극(25)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다. 관통홀(23h4)은 제1 투명 전극(25)을 관통하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 관통홀(23h4)이 제1 투명 전극(25)에의 전기적 접속을 위한 통로를 제공하는 한, 제1 투명 전극(25)을 관통할 수도 있다.
제2 측벽 절연층(63)은 관통홀들(23h1, 23h2, 23h3, 23h4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제2 측벽 절연층(63)은 또한 개구부(61a)의 측벽을 덮을 수 있으며, 제1 n 전극 패드(27a)을 노출시키는 개구부를 가질 수 있다. 제2 측벽 절연층(63)은 예컨대, 화학기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
상부 매립 비아들(65a, 65b, 65c, 65d)은 각각 관통홀들(23h1, 23h2, 23h3, 23h4)을 채울 수 있으며, 상부 매립 비아(65e)은 개구부(61a)를 채울 수 있다. 상부 매립 비아들(65a, 65b, 65c, 65d)은 제2 측벽 절연층(63)에 의해 제1 LED 적층(23)으로부터 전기적으로 절연된다.
한편, 상부 매립 비아(65a)는 제1 하부 커넥터(39a)를 통해 하부 매립 비아(55a)에 전기적으로 접속되고, 상부 매립 비아(65b)는 제2 하부 커넥터(39b)를 통해 하부 매립 비아(55b)에 전기적으로 접속되며, 상부 매립 비아(65c)는 제3 하부 커넥터(39c)를 통해 하부 매립 비아(55d)에 전기적으로 접속될 수 있다. 또한, 상부 매립 비아(65d)는 제1 투명 전극(25)에 전기적으로 접속될 수 있다. 상부 매립 비아들(65a, 65b)은 하부 매립 비아들(55a, 55b)과 각각 중첩하도록 배치될 수 있다. 또한, 상부 매립 비아(65c)는 하부 매립 비아(55d)와 중첩하도록 배치될 수 있다. 한편, 상부 매립 비아(65d)는 하부 매립 비아(55c)로부터 이격된다. 상부 매립 비아(65d)는 하부 매립 비아(55c)와 중첩하도록 하부 매립 비아(55c) 상부에 배치될 수 있으나, 본 실시예가 이에 한정되는 것은 아니다.
상부 매립 비아들(65a, 65b, 65c, 65d, 65e)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들(23h1, 23h2, 23h3, 23h4) 및 개구부(61a)를 채운 후, 화학기계 연마 기술을 이용하여 제2 평탄화층(61) 상의 금속층들을 제거함으로써 상부 매립 비아들(65a, 65b, 65c, 65d, 65e)이 형성될 수 있다. 나아가, 시드층을 형성하기 전에 금속 배리어층이 형성될 수도 있다.
상부 매립 비아들(65a, 65b, 65c, 65d, 65e)은 동일 공정을 통해 함께 형성될 수 있으며, 제2 평탄화층(61)과 대체로 나란할 수 있다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c), 및 제4 상부 커넥터(67d)는 제2 평탄화층(61) 상에 배치된다. 제1 상부 커넥터(67a)는 상부 매립 비아(65a) 및 상부 매립 비아(65e)에 전기적으로 접속되며, 제2 상부 커넥터(67b)는 상부 매립 비아(65b)에 전기적으로 접속되고, 제3 상부 커넥터(67c)는 상부 매립 비아(65c)에 전기적으로 접속되고, 제4 상부 커넥터(67d)는 상부 매립 비아(65d)에 전기적으로 접속될 수 있다. 도시한 바와 같이, 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)은 각각 상부 매립 비아들(65a, 65b, 65c, 65d)을 덮을 수 있다. 또한, 제1 상부 커넥터(67a)는 제2 평탄화층(61)의 개구부(61a)를 채우는 상부 매립 비아(65e)를 덮을 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)이 서로 전기적으로 공통 접속된다.
제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, Ni/Au/Ti로 형성될 수 있다.
제1 상부 절연층(71)은 제2 평탄화층(61)을 덮으며, 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)을 덮을 수 있다. 제1 상부 절연층(71)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
제2 상부 절연층(73)은 제1 상부 절연층(71) 상에 배치되며, 나아가, 제1 상부 절연층(71), 제2 평탄화층(61), 제1 LED 적층(23)의 측면들을 덮을 수 있다. 도 4A 및 도 4B에 도시한 바와 같이, 제2 상부 절연층(73)은 제1 투명 전극(25)의 측면을 덮을 수 있으며, 나아가, 제2 본딩층(59)의 측면을 부분적으로 덮을 수 있다.
제2 상부 절연층(73)은 실리콘 산화막, 실리콘 질화막, 또는 알루미늄 산화막 등의 절연층으로 형성될 수 있다. 제2 상부 절연층(73)이 제1 상부 절연층(71)의 상면을 덮는 것으로 도시하지만, 제1 상부 절연층(71) 상의 제2 상부 절연층(73)은 제거될 수도 있다.
제3 상부 절연층(75)은 도 4A 및 도 4B에 도시한 바와 같이, 발광 소자(100)의 측면을 덮을 수 있다. 이에 따라, 제1 LED 적층(23)의 측면은 제2 및 제3 상부 절연층(73, 75)에 의해 이중으로 덮일 수 있으며, 제2 LED 적층(33) 및 제3 LED 적층(43)의 측면들은 제3 상부 절연층(75)에 의해 덮일 수 있다. 다른 실시에에 있어서, 제3 상부 절연층(75)은 생략될 수도 있다.
제1, 제2 및 제3 상부 절연층들(71, 73, 75)은 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)을 노출시키는 개구부들(71a)을 가질 수 있다. 개구부들(71a)은 대체로 제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d)의 평평한 면들 상에 배치될 수 있다.
범프 패드들(77a, 77b, 77c, 77d)은 각각 개구부들(71a) 내에서 제1 상부 커넥터(67a), 제2 상부 커넥터(67b), 제3 상부 커넥터(67c) 및 제4 상부 커넥터(67d) 상에 배치되어 이들에 전기적으로 접속될 수 있다.
제1 범프 패드(77a)는 제1 상부 커넥터(67a)를 통해 상부 매립 비아들(65a) 및 제1 n 전극 패드(27a)에 전기적으로 접속되며, 이에 따라, 제1 내지 제3 LED 적층(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
제2 범프 패드(77b)는 제2 상부 커넥터(67b), 상부 매립 비아(65b), 제2 하부 커넥터(39b), 하부 매립 비아(55b), 제3 p 전극 패드(47b) 및 제3 투명 전극(45)을 통해 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 전기적으로 접속될 수 있다.
제3 범프 패드(77c)는 제3 상부 커넥터(67c), 상부 매립 비아(65c), 제3 하부 커넥터(39c), 하부 매립 비아(55d), 제2 p 전극 패드(37b), 및 제2 투명 전극(35)을 통해 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다.
제4 범프 패드(77d)는 제4 상부 커넥터(67d), 상부 매립 비아(65d), 및 제1 투명 전극(25)을 통해 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 전기적으로 접속될 수 있다.
즉, 제2 내지 제4 범프 패드들(77b, 77c, 77d)은 각각 제1 내지 제3 LED 적층(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)에 전기적으로 접속되며, 제1 범프 패드(77a)는 제1 내지 제3 LED 적층(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
범프 패드들(77a, 77b, 77c, 77d)은 제1 내지 제3 상부 절연층(71, 73, 75)의 개구부들(71a)을 덮을 수 있다. 일 실시예에 있어서, 범프 패드들(77a, 77b, 77c, 77d)은 개구부(71a)의 폭보다 작거나 동일한 폭을 가질 수 있다. 다른 실시예에 있어서, 범프 패드들(77a, 77b, 77c, 77d)의 부분들이 제3 상부 절연층(75) 상에 배치될 수 있다.
도 3에서 알 수 있듯이, 범프 패드들(77a, 77b, 77c, 77d)의 중심들은 각각 상부 매립 비아들(65a, 65b, 65c, 65d)의 중심들보다 바깥측에 배치될 수 있다. 또한, 범프 패드들(77a, 77b, 77c, 77d)의 중심들은 각각 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)의 중심들보다 바깥측에 배치될 수 있다. 범프 패드들 77a, 77b, 77c, 77d)의 중심들은 각각 상부 매립 비아들(65a, 65b, 65c, 65d)의 중심들 또는 제1 내지 제4 상부 커넥터들(67a, 67b, 67c, 67d)의 중심들로부터 발광 소자(100)의 대각선 방향으로 바깥쪽으로 쉬프트될 수 있다. 범프 패드들(77a, 77b, 77c, 77d)의 중심들을 쉬프트시킴으로써 범프 패드들(77a, 77b, 77c, 77d) 사이의 공간을 확보할 수 있다.
범프 패드들(77a, 77b, 77c, 77d)은 Au 또는 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 발광 소자(100)는 Au 또는 In을 이용하여 회로 기판(101) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, Au 또는 In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, 이에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 범프 패드들(77a, 77d)에 전기적으로 연결되고, 제2 LED 적층(33)은 범프 패드들(77a, 77c)에 전기적으로 연결되며, 제3 LED 적층(43)은 범프 패드들(77a, 77b)에 전기적으로 연결된다. 이에 따라, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)의 캐소드들이 제1 범프 패드(77a)에 공통으로 전기적으로 접속되고, 애노드들이 제2 내지 제4 범프 패드들(77b, 77c, 77d)에 각각 전기적으로 접속한다. 따라서, 제1 내지 제3 LED 적층들(23, 33, 43)은 독립적으로 구동될 수 있다.
본 실시예에서, 범프 패드들(77a, 77b, 77c, 77d)이 형성된 것을 예를 들어 설명하지만, 범프 패드들은 생략될 수도 있다. 특히, 이방성 전도성 필름이나 이방성 전도성 페이스트 등을 이용하여 회로 기판에 본딩할 경우, 범프 패드들이 생략되고, 상부 커넥터들(67a, 67b, 67c, 67d)이 직접 본딩될 수도 있다. 이에 따라, 본딩 면적을 증가시킬 수 있다.
이하에서 발광 소자(100)의 제조 방법을 구체적으로 설명한다. 아래에서 설명되는 제조 방법을 통해 발광 소자(100)의 구조에 대해서도 더 상세하게 이해될 것이다. 도 5A, 도 5B 및 도 5C는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 설명하기 위한 개략적인 단면도들이다.
우선, 도 5A를 참조하면, 제1 기판(21) 상에 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)을 포함하는 제1 LED 적층(23)이 성장된다. 제1 도전형 반도체층(23a)과 제2 도전형 반도체층(23b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제1 기판(21)은 제1 LED 적층(23)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 GaAs 기판일 수 있다. 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층을 포함할 수 있다. 제1 LED 적층(23)은 예컨대 적색광을 발하도록 AlGaInP의 조성비가 정해질 수 있다.
제2 도전형 반도체층(23b) 상에 제1 투명 전극(25)이 형성될 수 있다. 제1 투명 전극(25)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 예컨대, 제1 투명 전극(25)은 ITO(indium-tin oxide)로 형성될 수 있다.
도 5B를 참조하면, 제2 기판(31) 상에 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)을 포함하는 제2 LED 적층(33)이 성장된다. 제1 도전형 반도체층(33a)과 제2 도전형 반도체층(33b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제2 기판(31)은 제2 LED 적층(33)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제2 기판(31)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)은 AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)은 예컨대 청색광을 발하도록 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(33b) 상에 제2 투명 전극(35)이 형성될 수 있다. 제2 투명 전극(35)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있다.
도 5C를 참조하면, 제3 기판(41) 상에 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)을 포함하는 제3 LED 적층(43)이 성장된다. 제1 도전형 반도체층(43a)과 제2 도전형 반도체층(43b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제3 기판(41)은 제3 LED 적층(43)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, GaN 기판 또는 GaAs 기판일 수 있다. 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층, AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층 또는 AlGaInN 계열의 우물층을 포함할 수 있다. 제3 LED 적층(43)은 예컨대 녹색광을 발하도록 AlGaInP 또는 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(43b) 상에 제3 투명 전극(45)이 형성될 수 있다. 제3 투명 전극(45)은 앞서 설명한 바와 같이 제1 LED 적층(23) 및 제2 LED 적층(33)에서 생성된 광, 예컨대 적색광 및 청색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있다.
제1 내지 제3 LED 적층들(23, 33, 43)은 각각 서로 다른 성장 기판들(21, 31, 41) 상에서 성장되며, 따라서, 그 제조 공정 순서는 제한되지 않는다.
이하에서는 성장 기판들(21, 31, 41) 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 이용하여 발광 소자(100)를 제조하는 방법을 설명한다. 이하에서는 주로 하나의 발광 소자(100) 영역에 대해 도시 및 설명하지만, 당업자라면 성장 기판들(21, 31, 41) 상에 성장된 LED 적층들(23, 33, 43)을 이용하여 동일 제조 공정에서 복수의 발광 소자들(100)이 일괄적으로 제조될 수 있음을 이해할 것이다.
도 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 및 15C는 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 여기서, 단면도들은 도 3의 절취선 A-A' 또는 B-B'에 대응한다.
우선, 도 6A, 도 6B 및 도 6C를 참조하면, 사진 및 식각 기술을 이용하여 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 패터닝하여 제1 도전형 반도체층(43a)을 노출시킨다. 이 공정은 예컨대 메사 식각 공정에 해당된다. 포토 레지스트 패턴을 식각 마스크로 사용하여 수행될 수 있다. 예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제3 투명 전극(45)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(43b)을 식각할 수 있다. 이에 따라, 제3 투명 전극(45)은 메사 식각 영역으로부터 리세스될 수 있다. 도 6A에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제3 투명 전극(45)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제3 투명 전극(45)을 습식 식각하므로, 제3 투명 전극(45)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제3 투명 전극(45)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
이어서, 제3 n 전극 패드(47a) 및 제3 p 전극 패드(47b)가 각각 제1 도전형 반도체층(43a) 및 제3 투명 전극(45) 상에 형성된다. 제3 n 전극 패드(47a)와 제3 p 전극 패드(47b)는 서로 다른 두께로 형성될 수 있다. 특히, 제3 n 전극 패드(47a)와 제3 p 전극 패드(47b)의 상면이 대략 동일 높이에 위치할 수 있다.
도 7A, 도 7B 및 도 7C를 참조하면, 도 6A, 도 6B 및 도 6C를 참조하여 설명한 제3 LED 적층(43) 상에 도 5B를 참조하여 설명한 제2 LED 적층(33)이 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제2 LED 적층(33)을 본딩하고 제2 기판(31)이 제2 LED 적층(33)으로부터 먼저 제거된다. 제2 기판(31)은 예를 들어 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 제2 기판(31)이 제거된 후, 제1 도전형 반도체층(33a)의 표면에 거칠어진 면이 형성될 수도 있다. 그 후, 임시 기판에 본딩된 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 제3 LED 적층(43)을 향하도록 배치되어 제3 LED 적층(43)에 본딩될 수 있다. 제2 LED 적층(33)과 제3 LED 적층(43)은 제1 본딩층(49)에 의해 서로 본딩된다. 제2 LED 적층(33)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제2 투명 전극(35)이 상면에 배치된 형태로 제2 LED 적층(33)이 제3 LED 적층(43)에 배치될 수 있다.
이어서, 제2 투명 전극(35) 상에 제2 p 전극 패드(37b)가 형성될 수 있다. 제2 p 전극 패드(37b)는 제3 n 전극 패드(47a)의 상부 영역의 바깥에 배치된다. 즉, 제2 p 전극 패드(37b)는 제3 n 전극 패드(47a)와 중첩하지 않도록 배치될 수 있다.
도 8A, 도 8B 및 도 8C를 참조하면, 제1 평탄화층(51)이 제2 투명 전극(35) 상에 형성된다. 제1 평탄화층(51)은 또한 제2 p 전극 패드(37b)를 덮을 수 있다. 제1 평탄화층(51)은 대체로 평탄한 상면을 가질 수 있으며, 절연층으로 형성될 수 있다.
이어서, 제1 평탄화층(51)을 관통하는 관통홀들(33h1, 33h2, 33h3, 33h4)이 형성된다. 관통홀들(33h1, 33h2)은 제1 평탄화층(51), 제2 투명 전극(35), 제2 LED 적층(33), 및 제1 본딩층(49)을 관통하며, 각각 제3 n 전극 패드(47a) 및 제3 p 전극 패드(47b)를 노출시킨다. 관통홀(33h3)은 제1 평탄화층(51), 제2 투명 전극(35), 및 제2 도전형 반도체층(33b)을 관통하며, 제1 도전형 반도체층(33a)을 노출시킨다. 관통홀(33h4)은 제1 평탄화층(51)을 관통하여 제2 p 전극 패드(37b)를 노출시킨다.
관통홀들(33h1, 33h2, 33h3, 33h4)은 사진 및 식각 기술을 이용하여 형성될 수 있다. 관통홀들(33h1, 33h2, 33h3, 33h4)는 동일 공정에 의해 함께 형성될 수도 있고, 서로 다른 공정에 의해 형성될 수도 있다. 특히, 관통홀들(33h1, 33h2)은 서로 대체로 동일한 깊이를 갖기 때문에 동일 공정에 의해 함께 형성될 수 있다. 관통홀(33h3, 33h4)은 관통홀들(33h1, 33h2)과 깊이가 다르기 때문에 관통홀들(33h1, 33h2)을 형성하는 공정과는 다른 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 관통홀들(33h1, 33h2, 33h3)을 미리 부분적으로 형성한 후, 관통홀(33h4)과 함께 관통홀들(33h1, 33h2, 33h3)의 나머지 부분을 형성할 수도 있다.
본 실시예에서, 관통홀들(33h1, 33h2, 33h3)을 형성하는 동안 제2 투명 전극(35)도 식각될 수 있다. 따라서, 제2 투명 전극(35)은 관통홀들(33h1, 33h2, 33h3)의 측벽에 노출될 수 있다. 다른 실시예에 있어서, 관통홀들(33h1, 33h2, 33h3)이 형성될 영역에서 제2 투명 전극(35)을 미리 제거할 수도 있다. 이 경우, 관통홀들(33h1, 33h2, 33h3)의 측벽에 제2 투명 전극(35)이 노출되는 것을 방지할 수 있다.
한편, 제1 측벽 절연층(53)이 형성된다. 제1 측벽 절연층(53)은 우선 제1 평탄화층(51)의 상부 및 관통홀들(33h1, 33h2, 33h3, 33h4)의 측벽 및 바닥면을 덮도록 형성될 수 있다. 예를 들어, 제1 측벽 절연층(53)은 화학 기상 증착 기술이나 원자층 증착 기술을 이용하여 형성될 수 있다.
이어서, 건식 식각 기술을 이용하여 제1 측벽 절연층(53)을 블랭킷 식각한다. 이에 따라, 관통홀들(33h1, 33h2, 33h3, 33h4)의 바닥에 형성된 제1 측벽 절연층(53)이 제거되고, 제2 p 전극 패드(37b) 제1 도전형 반도체층(33a), 제3 n 전극 패드(47a) 및 제3 p 전극 패드(47b)가 노출된다. 제1 평탄화층(51) 상에 형성된 제1 측벽 절연층(53)은 블랭킷 식각 동안 모두 제거될 수 있으며, 관통홀들(33h1, 33h2, 33h3)의 입구 근처에서 제1 평탄화층(51)의 일부가 또한 제거될 수 있다. 이에 따라, 관통홀들(33h1, 33h2, 33h3)의 입구가 바닥에 비해 더 넓은 폭을 가질 수 있다. 이에 대해서는 도 17A 내지 도 17D를 참조하여 뒤에서 상세하게 설명될 것이다.
그 후, 시드층 및 도금 기술을 이용하여 관통홀들(33h1, 33h2, 33h3, 33h4)을 매립하는 하부 매립 비아들(55a, 55b, 55c, 55d)이 형성될 수 있다. 제1 평탄화층(51) 상에 형성된 시드층 및 도금층은 화학 기계 연마 기술을 이용하여 제거될 수 있다.
도 9A, 도 9B 및 도 9C를 참조하면, 하부 커넥터들(39a, 39b, 39c)이 형성된다. 하부 커넥터(39a)는 하부 매립 비아들(55a, 55c)을 덮도록 형성될 수 있으며, 하부 커넥터(39b)는 하부 매립 비아(55b)를 덮도록 형성될 수 있고, 하부 커넥터(39c)는 하부 매립 비아(55d)를 덮도록 형성될 수 있다.
하부 커넥터(39a)에 의해 하부 매립 비아(55a)와 하부 매립 비아(55c)가 서로 전기적으로 연결될 수 있으며, 따라서, 제2 LED 적층(33)의 제1 도전형 반도체층(33a)과 제3 LED 적층(43)의 제1 도전형 반도체층(43a)이 전기적으로 연결될 수 있다.
도 10A, 도 10B 및 도 10C를 참조하면, 제1 평탄화층(51)을 패터닝하여 소자 분리 영역 근처에서 제1 평탄화층(51)을 부분적으로 제거한다. 이에 따라, 제3 기판(41) 상에서 제1 평탄화층(51)이 복수의 소자 영역들로 분리된다.
제1 평탄화층(51)을 패터닝하는 동안 제2 투명 전극(35)도 함께 패터닝될 수 있다. 이에 따라, 제1 평탄화층(51)의 가장자리 근처에 제2 LED 적층(33)의 제2 도전형 반도체층(33b)이 노출될 수 있다.
도 11A, 도 11B 및 도 11C를 참조하면, 도 5A에서 설명된 제1 LED 적층(23)이 제2 LED 적층(33)에 본딩된다. 제2 본딩층(59)을 이용하여 제1 투명 전극(25)이 제2 LED 적층(33)을 향하도록 제1 LED 적층(23)과 제2 LED 적층(33)이 본딩될 수 있다. 이에 따라, 제2 본딩층(59)은 제1 투명 전극(25)에 접함과 아울러, 제1 평탄화층(51) 및 하부 커넥터들(39a, 39b, 39c)에 접할 수 있다. 제2 본딩층(59)은 또한 제1 평탄화층(51) 및 제2 투명 전극(35)의 측면에 접할 수 있으며, 제1 평탄화층(51)의 가장자리 근처에 노출된 제2 도전형 반도체층(33b)에 접할 수 있다.
한편, 제1 기판(21)은 제1 LED 적층(23)으로부터 제거된다. 제1 기판(21)은 예를 들어 식각 기술을 이용하여 제거될 수 있다. 제1 기판(21)이 제거된 후, 제1 도전형 반도체층(23a)의 일부 영역 상에 제1 n 전극 패드(27a)가 형성될 수 있다. 제1 n 전극 패드(27a)는 제1 도전형 반도체층(23a)에 오믹 콘택하도록 형성될 수 있다.
도 12A, 도 12B 및 도 12C를 참조하면, 제1 LED 적층(23) 및 제1 n 전극 패드(27a)를 덮는 제2 평탄화층(61)이 형성된다. 제2 평탄화층(61)은 대체로 평탄한 상면을 갖도록 형성된다.
이어서, 제2 평탄화층(61)을 관통하는 관통홀들(23h1, 23h2, 23h3, 23h4) 및 개구부(61a)가 형성된다. 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23), 제1 투명 전극(25) 및 제2 본딩층(59)을 관통하여 각각 하부 커넥터들(39a, 39b, 39c)을 노출시킬 수 있다. 한편, 관통홀(23h4)은 제1 LED 적층(23)을 관통하여 제1 투명 전극(25)을 노출시킬 수 있다. 한편, 개구부(61a)는 제1 n 전극 패드(27a)를 노출시킨다.
관통홀들(23h1, 23h2, 23h3)은 동일 공정을 통해 함께 형성될 수 있으며, 관통홀(23h4) 및 개구부(61a)는 관통홀들(23h1, 23h2, 23h3)과 별개의 공정을 통해 형성될 수 있다. 앞서 설명한 바와 같이, 관통홀들(23h1, 23h2, 23h3)을 부분적으로 형성한 후, 개구부(61a) 및 관통홀(23h4)을 형성하는 동안 관통홀들(23h1, 23h2, 23h3)의 나머지 부분을 형성할 수도 있다.
이어서, 제2 측벽 절연층(63) 및 상부 매립 비아들(65a, 65b, 65c, 65d, 65e)이 형성된다. 제2 측벽 절연층(63) 및 상부 매립 비아들(65a, 65b, 65c, 65d, 65e)을 형성하는 공정은 앞서 제1 측벽 절연층(53) 및 하부 매립 비아들(55a, 55b, 55c, 55d)을 형성하는 공정과 대체로 유사하므로, 여기서 상세한 설명은 생략한다.
도 13A, 도 13B, 및 도 13C를 참조하면, 상부 커넥터들(67a, 67b, 67c, 67d)이 형성된다. 상부 커넥터들(67a, 67b, 67c, 67d)은 반사 금속층을 포함할 수 있으며, 따라서, 제1 LED 적층(23)에서 생성된 광을 반사시켜 광 추출 효율을 개선할 수 있다. 예를 들어, 상부 커넥터들(67a, 67b, 67c, 67d)은 Au 또는 Au 합금을 포함할 수 있다.
상부 커넥터(67a)는 상부 매립 비아(65a)를 상부 매립 비아(65e)에 전기적으로 연결할 수 있다. 상부 커넥터(67a)은 상부 매립 비아들(65a, 65e)을 덮을 수 있다. 상부 커넥터들(67b, 67c, 67d)은 각각 상부 매립 비아들(65b, 65c, 65d)에 접속될 수 있다. 상부 커넥터들(67b, 67c, 67d)은 각각 상부 매립 비아들(65b, 65c, 65d)을 덮을 수 있다.
도 14A, 도 14B, 및 도 14C를 참조하면, 제2 평탄화층(61)을 덮는 제1 상부 절연층(71)이 형성된다. 제1 상부 절연층(71)은 하드 마스크로 사용될 수 있다. 이어서, 제1 상부 절연층(71)을 패터닝하여 소자 분리 영역 내의 제2 평탄화층(61)을 노출시킬 수 있다. 다른 실시예에 있어서, 제1 상부 절연층(71)과 함께 제2 평탄화층(61)이 패터닝되어 소자 분리 영역 내의 제1 LED 적층(23)이 노출될 수도 있다.
이어서, 제1 상부 절연층(71)을 하드 마스크로 사용하여 제1 LED 적층(23), 제1 투명 전극(25), 제2 본딩층(59)을 식각한다. 제1 상부 절연층(71)의 두께가 충분하지 않을 경우, 소자 분리 영역을 식각하는 동안 상부 커넥터들(67a, 67b, 67c, 67d)이 노출되어 손상될 수 있다. 따라서, 소자 분리 영역을 부분적으로 형성한 후, 제2 상부 절연층(73)을 추가로 형성하고 나머지 소자 분리 영역을 형성할 수 있다. 제2 평탄화층 (61) 상에 배치된 제1 상부 절연층(71)은 소자 분리 영역을 형성하는 동안 모두 제거될 수도 있다. 다만, 제1 LED 적층(23) 및 제1 투명 전극(25)의 측면을 덮는 제2 상부 절연층(73)은 잔류할 것이다.
그 후, 제2 LED 적층(33) 및 제3 LED 적층(43)을 보호하기 위해 제3 상부 절연층(75)이 추가로 형성될 수 있다. 제3 상부 절연층(75)은 제2 상부 절연층(73)을 덮을 수 있으며, 소자 분리 영역 내에 노출된 각 발광 소자의 측벽을 덮을 수 있다.
도 15A, 도 15B, 및 도 15C를 참조하면, 제1 내지 제3 상부 절연층(71, 73, 75)을 패터닝하여 상부 커넥터들(67a, 67b, 67c, 67d)을 노출시키는 개구부들(71a)이 형성된다. 개구부들(71a)은 사진 및 식각 기술을 이용하여 형성될 수 있다.
이어서, 상기 개구부들(71a) 내에 범프 패드들(77a, 77b, 77c, 77d)이 형성될 수 있다. 제1 범프 패드(77a)는 제1 상부 커넥터(67a) 상에 배치되고, 제2 범프 패드(77b)는 제2 상부 커넥터(67b) 상에 배치되며, 제3 범프 패드(77c)는 제3 상부 커넥터(67c) 상에 배치된다. 제4 범프 패드(77d)는 제4 상부 커넥터(67d) 상에 배치된다.
이에 따라, 기판(41) 상에 다수의 서로 분리된 발광 소자들(100)이 형성된다. 발광 소자(100)를 회로 기판(101) 상에 본딩하고, 기판(41)을 분리함으로써 기판(41)으로부터 분리된 발광 소자(100)가 완성된다. 회로기판(101)에 본딩된 발광 소자(100)의 개략적인 단면도는 도 18에 도시되어 있으며, 이에 대해서는 뒤에서 상세하게 설명한다.
본 개시의 실시예들은 매립 비아들(55a, 55b, 55c, 55d, 65a, 65b, 65c, 65d, 65e)을 이용하여 전기적 접속을 달성한다. 이하에서는 매립 비아들을 형성하는 공정을 상세히 설명한다.
도 16A, 도 16B, 도 16C 및 도 16D는 본 개시의 일 실시예에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다. 여기서는 상대적으로 깊은 관통홀들을 채우는 매립 비아 형성 공정이 설명된다.
우선, 도 16A를 참조하면, 하지층(S) 상에 평탄화층(51 또는 61)이 형성된다. 하지층(S)은 제1 LED 적층(23) 또는 제2 LED 적층(33)을 포함할 수 있다. 평탄화층(51 또는 61)을 패터닝하여 식각 영역을 정의하는 하드 마스크가 형성되고, 이 하드 마스크를 식각 마스크로 사용하여 관통홀(H)이 형성될 수 있다. 관통홀(H)은 전기적 연결을 위한 요소, 예를 들면, 제3 n 전극 패드(47a)나 제3 p 전극 패드(47b) 또는 하부 커넥터들(39a, 39b, 39c)을 노출시킬 수 있다.
도 16B를 참조하면, 이어서, 측벽 절연층(53 또는 63)이 형성된다. 측벽 절연층(53 또는 63)은 평탄화층(51 또는 61)의 상면에 형성될 수 있으며, 나아가, 관통홀(H)의 측벽 및 바닥에 형성될 수 있다. 층 덮임 특성에 의해 관통홀(H)의 바닥보다 입구에서 측벽 절연층(53 또는 63)이 더 두껍게 형성될 수 있다.
도 16C를 참조하면, 건식 식각 기술을 이용하여 측벽 절연층(53 또는 63)을 블랭킷 식각한다. 블랭킷 식각에 의해 관통홀(H)이 바닥에 증착된 측벽 절연층이 제거되고 또한 평탄화층(51 또는 61) 상면에 배치된 측벽 절연층이 제거된다. 나아가, 관통홀(H)의 입구 근처의 평탄화층(51 또는 61)의 일부도 제거될 수 있다. 이에 따라, 관통홀(H)의 폭(W1)보다 입구의 폭(W2)이 더 커질 수 있다. 입구의 폭(W2)이 증가함으로써 향후 도금 기술을 이용한 매립 비아 형성이 쉬워질 수 있다.
도 16D를 참조하면, 평탄화층(51 또는 61) 및 관통홀(H) 내에 시드층을 형성하고 도금 기술을 이용하여 관통홀(H)을 채우는 도금층을 형성할 수 있다. 이어서, 평탄화층(51 또는 61) 상의 도금층 및 시드층을 화학 식각 기술을 이용하여 제거함으로써 도 16D에 도시한 바와 같은 매립 비아(55 또는 65)가 형성될 수 있다.
도 17A, 도 17B, 도 17C 및 도 17D는 본 개시의 일 실시예에 따른 매립 비아 형성 공정을 설명하기 위한 개략적인 단면도들이다. 여기서는 상대적으로 낮은 관통홀들을 채우는 매립 비아 형성 공정이 설명된다.
우선, 도 17A를 참조하면, 제2 p 전극 패드(37b) 또는 제1 n 전극 패드(27a) 를 덮는 제1 또는 제2 평탄화층(51 또는 61)이 형성된다. 관통홀(33h4 또는 61a)은 제2 p 전극 패드(37b) 또는 제1 n 전극 패드(27a)를 노출시키도록 형성된다. 이들 평탄화층(51 또는 61)을 관통하는 관통홀(33h4 또는 61a)은 평탄화층(51 또는 61)만을 관통하므로, 그 깊이가 상대적으로 작다.
도 17B를 참조하면, 이어서, 측벽 절연층(53 또는 63)이 형성된다. 측벽 절연층(53 또는 63)은 평탄화층(51 또는 61)의 상면에 형성될 수 있으며, 나아가, 관통홀(33h4 또는 61a)의 측벽 및 바닥에 형성될 수 있다. 관통홀(33h4 또는 61a)의 깊이가 작기 때문에, 측벽 절연층(53 또는 63)은 관통홀(33h4, 61a)의 바닥 및 측벽에 대체로 균일한 두께로 형성될 수 있다.
도 17C를 참조하면, 건식 식각 기술을 이용하여 측벽 절연층(53 또는 63)을 블랭킷 식각한다. 블랭킷 식각에 의해 관통홀(33h4, 61a)의 바닥에 증착된 측벽 절연층이 제거되고 또한 평탄화층(51 또는 61) 상면에 배치된 측벽 절연층이 제거된다.
도 17D를 참조하면, 평탄화층(51 또는 61) 및 관통홀(33h4 또는 61a) 내에 시드층을 형성하고 도금 기술을 이용하여 관통홀(33h4 또는 61a)을 채우는 도금층을 형성할 수 있다. 이어서, 평탄화층(51 또는 61) 상의 도금층 및 시드층을 화학 식각 기술을 이용하여 제거함으로써 도 17D에 도시한 바와 같은 매립 비아(55d 또는 65e)가 형성될 수 있다. 여기서, 매립 비아(55d, 65e)는 대체로 동일한 크기의 바닥면적과 상부면적을 가질 수 있다.
도 18은 회로 기판 상에 본딩된 발광 소자(100)를 설명하기 위한 개략적인 단면도이다.
앞서 설명한 발광 소자(100)는 범프 패드들을 이용하여 회로 기판(101) 상에 본딩될 수 있다. 도 18은 단일의 발광 소자(100)가 회로 기판(101) 상에 배치된 것을 도시하지만, 회로 기판(101) 상에는 복수의 발광 소자들(100)이 실장된다. 각각의 발광소자들(100)은 청색광, 녹색광 및 적색광을 방출할 수 있는 하나의 픽셀을 구성하며, 회로 기판(101) 상에 복수의 픽셀들이 정렬되어 디스플레이 패널이 제공된다.
한편, 제3 기판(41) 상에는 복수의 발광 소자들(100)이 함께 형성될 수 있으며, 이들 발광 소자들(100)은 하나씩 회로 기판(101)으로 전사되는 것이 아니라 집단으로 회로 기판(101) 상에 전사될 수 있다. 도 19A, 도 19B, 및 도 19C는 일 실시예에 따른 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 제3 기판(41) 상에 형성된 발광 소자들(100)을 집단으로 회로 기판(101)으로 전사하는 방법이 설명된다.
도 19A를 참조하면, 도 15A, 도 15B, 및 도 15C에서 설명한 바와 같이 제3 기판(41) 상에 발광 소자(100) 제조 공정이 완료되면, 제3 기판(41) 상에 복수의 발광 소자들(100)이 소자 분리 영역에 의해 분리되어 정렬된다.
한편, 상면에 패드들을 갖는 회로 기판(101)이 제공된다. 패드들은 디스플레이를 위한 픽셀들의 정렬 위치에 대응하도록 회로 기판(101) 상에 배열된다. 일반적으로 제3 기판(41) 상에 정렬된 발광 소자들(100)의 간격은 회로 기판(101) 내의 픽셀들의 간격에 비해 더 조밀하다.
도 19B를 참조하면, 발광 소자들(100)의 범프 패드들이 회로 기판(101) 상의 패드들에 본딩된다. 범프 패드들과 패드들은 솔더 본딩 또는 In 본딩을 이용하여 본딩될 수 있다. 한편, 픽셀 영역 사이에 위치하는 발광 소자들(100)은 본딩될 패드가 없기 때문에 회로 기판(101)으로부터 떨어진 상태를 유지한다.
이어서, 제3 기판(41) 상에 레이저를 조사한다. 레이저는 패드들에 본딩된 발광 소자들(100)에 선택적으로 조사된다. 이를 위해, 기판(41) 상에 발광 소자들(100)을 선택적으로 노출시키는 개구부들을 갖는 마스크가 형성될 수도 있다.
그 후, 레이저가 조사된 발광 소자들(100)을 제3 기판(41)으로부터 분리함으로써 발광 소자들(100)이 회로 기판(101)으로 전사된다. 이에 따라, 도 19C에 도시한 바와 같이, 회로 기판(101) 상에 발광 소자들(100)이 정렬된 디스플레이 패널이 제공된다. 디스플레이 패널은 도 1을 참조하여 설명한 바와 같은 다양한 디스플레이 장치에 실장될 수 있다.
도 20은 또 다른 실시예에 따른 발광 소자 전사 방법을 설명하기 위한 개략적인 단면도이다.
도 20을 참조하면, 본 실시예에 따른 발광 소자 전사 방법은 이방성 전도성 접착 필름 또는 이방성 전도성 접착 페이스트를 이용하여 발광 소자들을 패드들에 본딩하는 것에 차이가 있다. 즉, 이방성 전도성 접착 필름 또는 이방성 전도성 접착 페이스트(121)가 패드들 상에 제공되고, 발광 소자들(100)이 이방성 전도성 접착 필름이나 접착 페이스트(121)를 통해 패드들에 접착될 수 있다. 발광 소자들(100)은 이방성 전도성 접착 필름이나 이방성 전도성 접착 페이스트(121) 내의 도전물질에 의해 패드들에 전기적으로 접속된다.
본 실시예에 있어서, 범프 패드들(77a, 77b, 77c, 77d)은 생략될 수 있으며, 상부 커넥터들(67a, 67b, 67c, 67d)이 도전 물질을 통해 패드들에 전기적으로 연결될 수 있다.
도 21A는 본 개시의 또 다른 실시예에 따른 발광 소자(200)를 설명하기 위한 개략적인 평면도이고, 도 21B는 도 21A의 발광 소자를 설명하기 위해 제2 본딩층 형성 전 제2 LED 적층 상에서 본 개략적인 평면도를 나타내며, 도 21C는 도 21A의 발광 소자를 설명하기 위해 제1 본딩층 형성 전 제3 LED 적층 상에서 본 개략적인 평면도를 나타낸다. 한편, 도 22A 및 도 22B는 각각 도 21A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 21A, 도 21B, 도 21C, 도 22A, 및 도 22B를 참조하면, 발광 소자(200)는 제1 LED 적층(223), 제2 LED 적층(233), 제3 LED 적층(243), 제1 투명 전극(225), 제2 투명 전극(235), 제3 투명 전극(245), 제1 n 전극 패드(227a), 제2 p 전극 패드(237b), 제3 n 전극 패드(247a), 제3 p 전극 패드(247b), 제1 및 제2 하부 커넥터들(239a, 239b), 하부 매립 비아들(255a, 255b, 255c), 상부 매립 비아들(65a, 65b, 65c, 65d, 65e), 제1 측벽 절연층(253), 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d), 제1 본딩층(249), 제2 본딩층(259), 상부 절연층(271), 제1 평탄화층(251), 및 제2 평탄화층(261)을 포함할 수 있다. 나아가, 발광 소자(200)는 제1 LED 적층(223)을 관통하는 관통홀들(223h1, 223h2, 223h3, 223h4), 제2 LED 적층(233)을 관통하는 관통홀들(233h1, 233h2), 및 제2 LED 적층(233)을 부분적으로 관통하는 관통홀(233h3)을 포함할 수 있다.
도 4A 및 도 4B를 참조하여 설명한 바와 같이, 제1 내지 제3 LED 적층들(223, 233, 243)이 수직 방향으로 적층된다. 각 LED 적층들(223, 233, 243)은 서로 다른 성장 기판 상에서 성장된 것이지만, 성장 기판들은 최종 발광 소자(200)에 잔류하지 않고 모두 제거될 수 있다. 따라서, 발광 소자(200)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 각각 제1 도전형 반도체층(223a, 233a, 또는 243a), 제2 도전형 반도체층(223b, 233b, 또는 243b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(223) 아래에 제2 LED 적층(233)이 배치되고, 제2 LED 적층(233) 아래에 제3 LED 적층(243)이 배치된다. 제1 내지 제3 LED 적층(223, 233, 243)에서 생성된 광은 최종적으로 제3 LED 적층(243)을 통해 외부로 방출된다.
제1 LED 적층(223), 제2 LED 적층(233), 및 제3 LED 적층(243)은 도 3, 도 4A, 및 도 4B를 참조하여 설명한 제1 LED 적층(23), 제2 LED 적층(33), 및 제3 LED 적층(43)과 유사하므로, 중복을 피하기 위해 동일한 사항에 대한 상세한 설명은 생략한다.
제1 투명 전극(225)은 제1 LED 적층(223)과 제2 LED 적층(233) 사이에 배치될 수 있다. 제1 투명 전극(225)은 앞서 도 3, 도 4A, 및 도 4B를 참조하여 설명한 제1 투명 전극(25)과 유사하므로 중복을 피하기 위해 상세한 설명은 생략한다.
한편, 제2 투명 전극(235)은 제2 LED 적층(233)의 제2 도전형 반도체층(233b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(235)은 제1 LED 적층(223)과 제2 LED 적층(233) 사이에서 제2 LED 적층(233)의 상면에 접촉한다. 제2 투명 전극(235)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(235)은 ITO로 형성될 수 있다. 제2 투명 전극(235)의 측면은 도 4A 및 도 4B에 도시되듯이, 제2 LED 적층(233)의 측면보다 내측으로 리세스될 수 있으며, 이에 한정되지 않는다. 도 22A 및 도 22B에 도시되듯이, 제2 투명 전극(235)의 바깥쪽 측면은 제2 도전형 반도체층(233b)의 측면과 대체로 나란할 수 있다. 따라서, 제2 투명 전극(235)의 측면은 제2 본딩층(259)으로 덮이지 않고, 상부 절연층(271)으로 덮일 수 있다.
제3 투명 전극(245)은 제3 LED 적층(243)의 제2 도전형 반도체층(243b)에 오믹 콘택한다. 제3 투명 전극(245)은 제2 LED 적층(233)과 제3 LED 적층(243) 사이에 위치할 수 있으며, 제3 LED 적층(243)의 상면에 접촉한다. 제3 투명 전극(245)은 적색광 및 청색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(245)은 ITO로 형성될 수 있다.
제3 투명 전극(245)은 도 3, 도 4A, 및 도 4B를 참조하여 설명한 제3 투명 전극(45)과 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
제1 n 전극 패드(227a)는 제1 LED 적층(223)의 제1 도전형 반도체층(223a)에 오믹 콘택한다. 제1 n 전극 패드(227a)는 예를 들어, AuGe 또는 AuTe를 포함할 수 있다. 본 실시예에 있어서, 제1 n 전극 패드(227a)는 제1 LED 적층(223)의 중앙 영역에 배치될 수 있다. 제1 n 전극 패드(227a)는 도 3, 도 4A, 및 도 4B를 참조하여 설명한 제1 n 전극 패드(27a)에 비해 상대적으로 더 넓은 면적을 가질 수 있다. 예를 들어, 제1 n 전극 패드(227a)의 면적은 제1 LED 적층(223) 면적의 1/5을 초과할 수 있다. 나아가, 제1 n 전극 패드(227a)는 도 21A에 도시한 바와 같이, 발광 소자(200)와 대체로 유사한 사각형 형상을 갖되, 발광 소자(200)에 대해 45도 회전되도록 배치될 수 있다. 제1 n 전극 패드(227a)가 넓은 면적에 걸쳐 형성되므로, 전류 분산을 도울 수 있으며, 또한, 제1 LED 적층(223)에서 생성된 광의 반사율을 높일 수 있다.
절연층(246)은 제3 LED 적층(243) 상에 배치되며, 제2 도전형 반도체층(243b) 및 제3 투명 전극(245)을 덮을 수 있다. 절연층(246)은 제1 도전형 반도체층(243a) 및 제3 투명 전극(245)을 노출시키는 개구부들(246a, 246b)을 가질 수 있다.
제3 n 전극 패드(247a)는 제3 LED 적층(243)의 제1 도전형 반도체층(243a)에 오믹 콘택한다. 본 실시예에 있어서, 제3 n 전극 패드(247a)는 제2 도전형 반도체층(243b)을 통해 노출된 제1 도전형 반도체층(243a)에 콘택하며, 나아가, 제2 도전형 반도체층(243b) 상부로 연장할 수 있다. 즉, 도 21C 및 도 22A에 도시한 바와 같이, 제3 n 전극 패드(247a)는 절연층(246)의 개구부(246a)를 통해 메사 식각 영역에 노출된 제1 도전형 반도체층(243a)에 접속함과 아울러, 그 일부는 제3 투명 전극(245) 상부에 배치된다. 제3 n 전극 패드(247a)는 절연층(246)에 의해 제3 투명 전극(245) 및 제2 도전형 반도체층(243b)으로부터 절연된다.
제3 n 전극 패드(247a)를 메사 식각 영역으로부터 제2 도전형 반도체층(243b)의 상부 영역으로 연장하기 때문에, 제3 n 전극 패드(247)를 도 4A 및 도 4B를 참조하여 설명한 바와 같이 두껍게 형성할 필요가 없다. 이에 따라, 제3 n 전극 패드(247a)를 제3 p 전극 패드(247b)와 함께 동일 공정으로 형성할 수 있다.
제3 p 전극 패드(247b)는 절연층(246)의 개구부(246b)를 통해 제3 투명 전극(245)에 전기적으로 접속할 수 있다. 제3 p 전극 패드(247b)는 개구부(246b) 내에 배치될 수 있으나, 이에 한정되는 것은 아니며, 개구부(246b)를 덮고 절연층(246) 상부로 연장할 수도 있다. 제3 p 전극 패드(247b)는 제3 n 전극 패드(247a)와 동일한 재료로 형성될 수 있다.
제3 p 전극 패드(247b)의 상면은 제3 n 전극 패드(247a)의 상면과 대체로 동일 높이에 위치하며, 따라서, 관통홀들(233h1, 233h2)을 형성할 때, 제3 p 전극 패드(247b)와 제3 n 전극 패드(247a)가 동시에 노출되도록 할 수 있다.
제2 p 전극 패드(237b)는 제2 투명 전극(235) 상에 배치된다. 제2 p 전극 패드(237b)는 제2 투명 전극(235)에 접속될 수 있으며, 제2 투명 전극(235)을 통해 제2 도전형 반도체층(233b)에 전기적으로 접속될 수 있다. 제2 p 전극 패드(237b)는 금속 물질로 형성될 수 있다.
도 3, 도 4A, 및 도 4B를 참조하여 설명한 실시예에서, 제2 p 전극 패드(37b)는 제1 평탄화층(51)을 형성하기 전에 먼저 형성되며, 제1 평탄화층(51)에 의해 덮인다. 제2 p 전극 패드(37b)는 제1 평탄화층(51)에 형성된 관통홀(33h4)을 통해 노출되고, 하부 매립 비아(55d)를 통해 제3 하부 커넥터(39c)에 전기적으로 연결된다.
이에 반해, 본 실시예에 있어서, 제2 p 전극 패드(237b)는 제1 평탄화층(251)을 패터닝하여 개구부(251a)를 형성한 후, 개구부(251a) 내에 형성될 수 있다. 이에 따라, 본 실시예에서 하부 매립 비아(55d)나 제3 하부 커넥터(39c)는 생략되며, 상부 매립 비아(265c)는 제2 p 전극 패드(237b)에 직접 접속할 수 있다. 또한, 제2 p 전극 패드(237b)는 하부 커넥터들(239a, 239b)과 함께 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 p 전극 패드(237b)는 하부 커넥터들(239a, 239b)과 별도의 공정을 통해 형성될 수도 있다.
제1 본딩층(249) 및 제2 본딩층(259)은 도 3, 도 4A, 및 도 4B를 참조하여 설명한 제1 본딩층(49) 및 제2 본딩층(59)과 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
제1 평탄화층(251)은 제2 LED 적층(233) 상에 배치될 수 있다. 제1 평탄화층(251)은 연속적일 수 있다. 제1 평탄화층(251)은 제2 도전형 반도체층(233b) 상부 영역에 배치되며, 제2 LED 적층(233)의 가장자리로부터 내측으로 리세스될 수 있다. 본 실시예에서, 제1 평탄화층(251)의 측면을 따라 제2 투명 전극(235)이 노출될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 투명 전극(235) 또한 제1 평탄화층(251)과 함께 제2 LED 적층(233)의 가장자리로부터 내측으로 리세스될 수 있다.
관통홀들(233h1, 233h2)은 제1 평탄화층(251), 제2 투명 전극(235), 제2 LED 적층(233) 및 제1 본딩층(249)을 관통하며 제3 n 전극 패드(247a) 및 제3 p 전극 패드(247b)를 노출시킬 수 있다. 관통홀(233h3)은 제1 평탄화층(251), 제2 투명 전극(235), 및 제2 도전형 반도체층(233b)을 관통하며 제1 도전형 반도체층(233a)을 노출시킬 수 있다. 앞서 설명한 바와 같이, 본 실시예에서, 관통홀(33h4)은 생략된다.
제1 측벽 절연층(253)은 관통홀들(233h1, 233h2, 233h3)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제1 측벽 절연층(253)은 예컨대, 화학 기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
하부 매립 비아들(255a, 255b, 255c)은 도 3, 도 4A, 및 도 4B를 참조하여 설명한 하부 매립 비아들(55a, 55b, 55c)와 유사하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
개구부(251a)는 하부 매립 비아들(255a, 255b, 255c)이 형성된 후 사진 및 식각 공정을 이용하여 형성될 수 있으며, 이때, 제1 평탄화층(251)의 측면도 리세스될 수 있다.
제1 평탄화층(251)의 각 영역들 상에 하부 커넥터들(239a, 239b)이 배치될 수 있다. 제1 하부 커넥터(239a)는 하부 매립 비아(255a)에 전기적으로 접속하며, 또한, 횡방향으로 연장되어 하부 매립 비아(255c)에 전기적으로 접속될 수 있다. 이에 따라, 제3 LED 적층(243)의 제1 도전형 반도체층(243a)과 제2 LED 적층(233)의 제1 도전형 반도체층(233a)이 전기적으로 공통으로 연결될 수 있다. 제1 하부 커넥터(239a)는 하부 매립 비아들(255a, 255c)을 덮을 수 있다(도 21B 참조).
제2 하부 커넥터(239b)는 하부 매립 비아(255b)에 전기적으로 접속된다. 제2 하부 커넥터(239b)는 하부 매립 비아(255b)를 덮을 수 있다.
본 실시예에 있어서, 제1 및 제2 하부 커넥터들(239a, 239b)은 모두 제1 평탄화층(251) 상에 배치된다. 제1 및 제2 하부 커넥터들(239a, 239b)은 동일 공정으로 함께 형성될 수 있으며, 따라서, 이들의 상면 높이는 서로 동일할 수 있다. 한편, 제2 p 전극 패드(237b)는 제1 및 제2 하부 커넥터들(239a, 239b)과 함께 형성될 수 있다. 다만, 제2 p 전극 패드(237b)는 제1 평탄화층(251)의 개구부(251a) 내에 형성되어 제1 및 제2 하부 커넥터들(239a, 239b)의 상면 높이보다 낮은 상면 높이를 가질 수 있다.
제2 평탄화층(261)은 제1 LED 적층(223)을 덮는다. 제2 평탄화층(261)은 제1 평탄화층(251)과 같이 평평한 상면을 가질 수 있다. 제2 평탄화층(261)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 제2 평탄화층(261)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 제2 평탄화층(261)은 분포 브래그 반사기로 형성될 수 있다. 제2 평탄화층(261)은 제1 n 전극 패드(227a)를 노출시키는 개구부(261a)를 가질 수 있다. 제2 평탄화층(261)은 제1 LED 적층(223)의 가장자리로부터 내측으로 리세스될 수 있다.
한편, 관통홀들(223h1, 223h2, 223h3, 223h4)은 제2 평탄화층(261) 및 제1 LED 적층(223)을 관통한다. 나아가, 관통홀들(223h1, 223h2, 223h3)은 제1 투명 전극(225) 및 제2 본딩층(259)을 관통하여 하부 커넥터들(239a, 239b) 및 제2 p 전극 패드(237b)을 노출시키며, 관통홀(223h4)은 제1 투명 전극(225)을 노출시킬 수 있다. 예를 들어, 관통홀(223h1)은 하부 매립 비아(255a)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되고, 관통홀(223h2)은 하부 매립 비아(255b)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성되며, 관통홀(223h3)은 제2 p 전극 패드(237b)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다.
한편, 관통홀(223h4)은 제1 투명 전극(225)에 전기적 접속을 허용하기 위한 통로를 제공하기 위해 형성된다. 관통홀(223h4)은 제1 투명 전극(225)을 관통하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 관통홀(223h4)이 제1 투명 전극(225)에의 전기적 접속을 위한 통로를 제공하는 한, 제1 투명 전극(225)을 관통할 수도 있다.
제2 측벽 절연층(263)은 관통홀들(223h1, 223h2, 223h3, 223h4)의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 제2 측벽 절연층(263)은 또한 개구부(261a)의 측벽을 덮을 수 있으며, 제1 n 전극 패드(227a)을 노출시키는 개구부를 가질 수 있다. 제2 측벽 절연층(263)은 예컨대, 화학기상 증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다.
상부 매립 비아들(265a, 265b, 265c, 265d)은 각각 관통홀들(223h1, 223h2, 223h3, 223h4)을 채울 수 있으며, 상부 매립 비아(265e)은 개구부(261a)를 채울 수 있다. 상부 매립 비아들(265a, 265b, 265c, 265d)은 제2 측벽 절연층(263)에 의해 제1 LED 적층(223)으로부터 전기적으로 절연된다.
한편, 상부 매립 비아(265a)는 제1 하부 커넥터(239a)를 통해 하부 매립 비아(255a)에 전기적으로 접속되고, 상부 매립 비아(265b)는 제2 하부 커넥터(239b)를 통해 하부 매립 비아(255b)에 전기적으로 접속되며, 상부 매립 비아(265c)는 제2 p 전극 패드(237b)에 직접 전기적으로 접속될 수 있다. 또한, 상부 매립 비아(265d)는 제1 투명 전극(225)에 전기적으로 접속될 수 있다. 상부 매립 비아들(265a, 265b)은 하부 매립 비아들(255a, 255b)과 각각 중첩하도록 배치될 수 있다. 또한, 상부 매립 비아(265c)는 제2 p 전극 패드(237b)와 중첩하도록 배치될 수 있다. 한편, 상부 매립 비아(265d)는 하부 매립 비아(255c)로부터 이격된다. 상부 매립 비아(265d)는 하부 매립 비아(255c)와 중첩하도록 하부 매립 비아(255c) 상부에 배치될 수 있으나, 도 22A에 도시한 바와 같이, 상부 매립 비아(265d)는 하부 매립 비아(255c)로부터 수평방향으로 이격될 수 있다.
상부 매립 비아들(265a, 265b, 265c, 265d, 265e)은 도 3, 도 4A, 및 도 4B를 참조하여 설명한 실시예와 유사하게 제조될 수 있으며, 따라서 상세한 설명은 생략한다. 상부 매립 비아들(265a, 265b, 265c, 265d, 265e)은 동일 공정을 통해 함께 형성될 수 있으며, 제2 평탄화층(261)과 대체로 나란할 수 있다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 서로 다른 공정을 통해 형성될 수도 있다.
제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c), 및 제4 상부 커넥터(267d)는 제2 평탄화층(261) 상에 배치된다. 제1 상부 커넥터(267a)는 상부 매립 비아(265a) 및 상부 매립 비아(265e)에 전기적으로 접속되며, 제2 상부 커넥터(267b)는 상부 매립 비아(265b)에 전기적으로 접속되고, 제3 상부 커넥터(267c)는 상부 매립 비아(265c)에 전기적으로 접속되고, 제4 상부 커넥터(267d)는 상부 매립 비아(265d)에 전기적으로 접속될 수 있다. 도시한 바와 같이, 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)은 각각 상부 매립 비아들(265a, 265b, 265c, 265d)을 덮을 수 있다. 또한, 제1 상부 커넥터(267a)는 제2 평탄화층(261)의 개구부(261a)를 채우는 상부 매립 비아(265e)를 덮을 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(223, 233, 243)의 제1 도전형 반도체층들(223a, 233a, 243a)이 서로 전기적으로 공통 접속된다.
제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, Ni/Au/Ti로 형성될 수 있다.
상부 절연층(271)은 제2 평탄화층(261)을 덮으며, 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)을 덮을 수 있다. 상부 절연층(271)은 또한, 제1 LED 적층(223), 제2 LED 적층(233), 제3 LED 적층(243), 제1 본딩층(249), 제2 본딩층(259)의 측면을 덮을 수 있다. 나아가, 상부 절연층(271)은 제1 및 제2 투명 전극들(225, 235)의 측면들을 덮을 수 있다. 상부 절연층(271)은 예를 들어 실리콘 산화막, 실리콘 질화막, 또는 알루미늄 산화막 등의 절연층으로 형성될 수 있다. 상부 절연층(271)의 층 덮임 특성을 향상시키기 위해 발광 소자(200)의 측면은 도 22A 및 도 22B에 도시한 바와 같이 경사질 수 있다.
상부 절연층(271)은 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)을 노출시키는 개구부들(271a)을 가질 수 있다. 개구부들(271a)은 대체로 제1 상부 커넥터(267a), 제2 상부 커넥터(267b), 제3 상부 커넥터(267c) 및 제4 상부 커넥터(267d)의 평평한 면들 상에 배치될 수 있다.
본 실시예에 있어서, 범프 패드들(77a, 77b, 77c, 77d)은 생략될 수 있으며, 발광 소자(200)는 개구부들(271a)을 통해 노출된 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d)을 이용하여 회로 기판 상에 본딩될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 3, 도 4A, 도 4B를 참조하여 설명한 바와 같이 제1 내지 제4 범프 패드들(77a, 77b, 77c, 77d)이 각각 개구부들(271a)에 노출된 제1 내지 제4 상부 커넥터들(267a, 267b, 267c, 267d) 상에 배치될 수도 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층;
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층;
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층;
    상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층;
    상기 제1 LED 적층 상에 배치된 제2 평탄화층;
    상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및
    상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하고,
    상기 제1 평탄화층은 상기 제2 LED 적층의 가장자리로부터 내측으로 리세스된 발광 소자.
  2. 청구항 1에 있어서,
    상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발하는 디스플레이용 발광 소자.
  3. 청구항 1에 있어서,
    상기 하부 매립 비아들을 덮는 하부 커넥터들을 더 포함하고,
    상기 상부 매립 비아들 중 일부는 상기 하부 커넥터들에 접속된 디스플레이용 발광 소자.
  4. 청구항 3에 있어서,
    상기 상부 매립 비아들 중 일부는 상기 하부 매립 비아들에 중첩하도록 배치된 디스플레이용 발광 소자.
  5. 청구항 3에 있어서,
    상기 제1 평탄화층 및 상기 제2 LED 적층의 제2 도전형 반도체층을 관통하여 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속된 하부 매립 비아를 더 포함하고,
    상기 하부 커넥터들 중 하나는 상기 제2 LED 적층의 제1 도전형 반도체층에 전기적으로 접속된 하부 매립 비아를 덮는 디스플레이용 발광 소자.
  6. 청구항 5에 있어서,
    상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속된 제2 p 전극 패드; 및
    상기 제1 평탄화층을 관통하여 상기 제2 p 전극 패드에 접속하는 하부 매립 비아를 더 포함하는 디스플레이용 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 평탄화층을 관통하여 상기 제2 p 전극 패드에 접속하는 하부 매립 비아는 다른 하부 매립 비아들에 비해 바닥면과 상부면의 면적 차이가 작은 디스플레이용 발광 소자.
  8. 청구항 7에 있어서,
    상기 제1 평탄화층 및 상기 제2 평탄화층은 연속적인 디스플레이용 발광 소자.
  9. 청구항 3에 있어서,
    상기 하부 커넥터들은 동일 높이에 위치하는 디스플레이용 발광 소자.
  10. 청구항 1에 있어서,
    상기 하부 매립 비아들 및 상기 상부 매립 비아들은 각각 대응하는 관통홀 내에서 측벽 절연층으로 둘러싸인 디스플레이용 발광 소자.
  11. 청구항 10에 있어서,
    상기 측벽 절연층은 관통홀의 바닥에 가까울수록 얇은 디스플레이용 발광 소자.
  12. 청구항 1에 있어서,
    상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극;
    상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및
    상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함하되,
    상기 제2 투명 전극은 상기 제1 평탄화층과 실질적으로 동일한 형상을 갖는 디스플레이용 발광 소자.
  13. 청구항 1에 있어서,
    상기 제2 평탄화층 상에 배치된 상부 커넥터들을 포함하되,
    상기 상부 커넥터들은 상기 상부 매립 비아들을 덮어 상기 상부 매립 비아들에 각각 전기적으로 접속된 디스플레이용 발광 소자.
  14. 청구항 13에 있어서,
    상기 상부 커넥터들 상에 각각 배치된 범프 패드들을 더 포함하는 디스플레이용 발광 소자.
  15. 청구항 14에 있어서,
    상기 범프패드들은 상기 제1 내지 제3 LED 적층들에 공통으로 전기적으로 접속된 제1 범프 패드, 및 상기 제1 내지 제3 LED 적층의 제2 도전형 반도체층들에 각각 전기적으로 접속된 제2 내지 제4 범프 패드들을 포함하는 디스플레이용 발광 소자.
  16. 청구항 13에 있어서,
    상기 제1 LED 적층의 제1 도전형 반도체층 상에 배치된 제1 n 전극 패드; 및
    상기 제2 평탄화층을 관통하여 상기 제1 n 전극 패드에 접속하는 상부 매립 비아를 더 포함하되,
    상기 상부 커넥터들 중 하나는 상기 상부 매립 비아를 통해 상기 제1 n 전극 패드에 전기적으로 연결된 디스플레이용 발광 소자.
  17. 청구항 16에 있어서,
    상기 상부 커넥터들은 Au 또는 Au 합금을 포함하는 디스플레이용 발광 소자.
  18. 청구항 1에 있어서,
    상기 제2 LED 적층의 측면은 상기 제3 LED 적층의 측면과 나란하되, 상기 제1 LED 적층의 측면은 상기 제2 LED 적층의 측면에 대해 단차진 디스플레이용 발광 소자.
  19. 청구항 18에 있어서,
    상기 제1 LED 적층의 측면을 덮는 절연층은 상기 제2 LED 적층 및 제3 LED 적층을 덮는 절연층보다 두꺼운 디스플레이용 발광 소자.
  20. 회로 기판; 및
    상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되,
    상기 발광 소자들은 각각
    제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층;
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재된 제1 본딩층;
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재된 제2 본딩층;
    상기 제2 본딩층과 상기 제2 LED 적층 사이에 개재된 제1 평탄화층;
    상기 제1 LED 적층 상에 배치된 제2 평탄화층;
    상기 제1 평탄화층, 상기 제2 LED 적층 및 제1 본딩층을 관통하여 상기 제3 LED 적층의 제1 도전형 반도체층 및 제2 도전형 반도체층에 각각 전기적으로 접속된 하부 매립 비아들; 및
    상기 제2 평탄화층 및 상기 제1 LED 적층을 관통하는 상부 매립 비아들을 포함하고,
    상기 제1 평탄화층은 상기 제2 LED 적층의 가장자리를 노출시키도록 내측으로 리세스된 디스플레이 장치.
PCT/KR2021/005897 2020-05-11 2021-05-11 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 WO2021230630A1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063022670P 2020-05-11 2020-05-11
US63/022,670 2020-05-11
US17/314,562 2021-05-07
US17/314,562 US11961873B2 (en) 2020-05-11 2021-05-07 Light emitting device for display and display apparatus having the same

Publications (1)

Publication Number Publication Date
WO2021230630A1 true WO2021230630A1 (ko) 2021-11-18

Family

ID=78411692

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/005897 WO2021230630A1 (ko) 2020-05-11 2021-05-11 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치

Country Status (3)

Country Link
US (1) US11961873B2 (ko)
CN (1) CN215118931U (ko)
WO (1) WO2021230630A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437353B2 (en) * 2019-11-15 2022-09-06 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
KR20220100870A (ko) * 2019-11-15 2022-07-18 서울바이오시스 주식회사 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051975A1 (en) * 2008-09-04 2010-03-04 Oki Data Corporation Layered semiconductor light emitting device and image forming apparatus
KR20170042426A (ko) * 2015-10-08 2017-04-19 삼성디스플레이 주식회사 유기 발광 소자, 이를 포함하는 유기 발광 표시 장치, 및 이의 제조 방법
KR20170115142A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
US20190097088A1 (en) * 2016-03-09 2019-03-28 Osram Opto Semiconductors Gmbh Optoelectronic component and method for producing an optoelectronic component
US20190165207A1 (en) * 2017-11-27 2019-05-30 Seoul Viosys Co., Ltd. Led unit for display and display apparatus having the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101163838B1 (ko) * 2009-10-19 2012-07-09 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US10923631B2 (en) * 2017-10-13 2021-02-16 PlayNitride Inc. Micro light emitting device and display apparatus
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10529773B2 (en) * 2018-02-14 2020-01-07 Cree, Inc. Solid state lighting devices with opposing emission directions
WO2020115851A1 (ja) * 2018-12-06 2020-06-11 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
KR20210120532A (ko) * 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051975A1 (en) * 2008-09-04 2010-03-04 Oki Data Corporation Layered semiconductor light emitting device and image forming apparatus
KR20170042426A (ko) * 2015-10-08 2017-04-19 삼성디스플레이 주식회사 유기 발광 소자, 이를 포함하는 유기 발광 표시 장치, 및 이의 제조 방법
US20190097088A1 (en) * 2016-03-09 2019-03-28 Osram Opto Semiconductors Gmbh Optoelectronic component and method for producing an optoelectronic component
KR20170115142A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
US20190165207A1 (en) * 2017-11-27 2019-05-30 Seoul Viosys Co., Ltd. Led unit for display and display apparatus having the same

Also Published As

Publication number Publication date
US20210351229A1 (en) 2021-11-11
US11961873B2 (en) 2024-04-16
CN215118931U (zh) 2021-12-10

Similar Documents

Publication Publication Date Title
WO2020141845A1 (ko) 발광 소자 패키지 및 이를 포함한 표시 장치
WO2021118139A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2021167149A1 (ko) 반도체 발광소자를 이용한 디스플레이 장치
WO2021137535A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 유닛 픽셀
WO2017209437A1 (en) Display device using semiconductor light emitting device and fabrication method thereof
WO2016068418A1 (en) Display device using semiconductor light emitting device and method of fabricating the same
WO2020071614A1 (ko) 발광 장치 및 이의 제조 방법
WO2020111452A1 (ko) 표시 장치
WO2020166985A1 (ko) 디스플레이용 발광 소자 전사 방법 및 디스플레이 장치
WO2020204512A1 (ko) 발광 소자를 갖는 유닛 픽셀, 픽셀 모듈 및 디스플레이 장치
WO2020022593A1 (ko) 표시 장치 및 그 제조 방법
WO2020149515A1 (ko) 표시 장치 및 이의 제조 방법
WO2020004713A1 (ko) 표시 장치
WO2020101323A1 (ko) 발광 소자
WO2021133124A1 (ko) Led 디스플레이 장치
WO2021230630A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2021162180A1 (ko) 표시 장치
WO2021033949A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2018044102A1 (ko) 칩 스케일 패키지 발광 다이오드
WO2019156294A1 (ko) 표시장치
WO2020111453A1 (ko) 표시 장치
WO2020235857A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020091495A1 (ko) 발광 소자
WO2019045277A1 (ko) 픽셀용 발광소자 및 엘이디 디스플레이 장치
WO2021025436A1 (ko) 발광 다이오드 디스플레이 패널 및 그것을 갖는 디스플레이 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21805099

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21805099

Country of ref document: EP

Kind code of ref document: A1