WO2020091495A1 - 발광 소자 - Google Patents

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semiconductor layer
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채종현
신찬섭
이섬근
이호준
장성규
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서울바이오시스주식회사
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Definitions

  • the present invention relates to a light emitting device, and more particularly, to a light emitting device in which a plurality of light emitting units are stacked.
  • the light emitting diode is an inorganic light source, and is used in various fields such as a display device, a vehicle lamp, and general lighting.
  • Light-emitting diodes have the advantages of long life, low power consumption, and fast response time, so they are rapidly replacing existing light sources.
  • the display device generally implements various colors using a mixed color of blue, green, and red.
  • Each pixel of the display device includes blue, green, and red sub-pixels, and a color of a specific pixel is determined through the color of these sub-pixels, and an image is realized by a combination of these pixels.
  • Light emitting diodes have been mainly used as backlight sources in display devices.
  • a micro LED micro LED
  • a next-generation display that directly implements an image using a light emitting diode.
  • the problem to be solved by the present invention is to provide a light emitting device with improved light efficiency and light extraction.
  • the light emitting device includes a first light emitting unit having a first area, a second light emitting unit having a second area, and a third light emission having a third area. Including a portion, the first light-emitting portion is located on the same plane as the second light-emitting portion, the third light-emitting portion is disposed across the first and second light-emitting portions, the third area is the first and second areas Greater than each of them.
  • the first light emitting unit may include a first-first conductive-type semiconductor layer, a first active layer disposed on the first-first-conductive-type semiconductor layer, and a second-first conductive-type semiconductor layer. It includes a semiconductor structure, the second light emitting portion is disposed spaced apart from the first semiconductor structure on the first-1-1 conductivity-type semiconductor layer, and the first-1-1 conductivity-type semiconductor layer, the second active layer and the second- It includes a second semiconductor structure including a second conductive type semiconductor layer, the third light-emitting portion is disposed spaced apart from the first and second light-emitting portions, a 1-3 conductive semiconductor layer, a third active layer, and a third 2-3 may include a conductive semiconductor layer.
  • the light emitting device may include a first pad electrically connected to the 2-1 conductive semiconductor layer, a second pad electrically connected to the 2-2 conductive semiconductor layer, and the second pad.
  • a third pad electrically connected to the -3 conductivity-type semiconductor layer, and a common pad electrically connecting the first-1-1 conductivity-type semiconductor layer and the first--3 conductivity-type semiconductor layer may be further included. .
  • the light emitting device may include a first through electrode, the 2-2 conductivity type semiconductor layer, and the second pad electrically connecting between the 2-1 conductivity type semiconductor layer and the first pad.
  • a second through electrode electrically connecting between, a third through electrode electrically connecting between the 2-3 conductive semiconductor layer and the third pad, and exposed between the first and second semiconductor structures
  • a fourth through-electrode electrically connecting the 1-1 conductivity-type semiconductor layer and the common pad, and a fifth through-electrode electrically connecting the 1-3 conductive semiconductor layer and the common pad may be further included. have.
  • the light emitting device may include a first through electrode, the 2-2 conductivity type semiconductor layer, and the second pad electrically connecting between the 2-1 conductivity type semiconductor layer and the first pad.
  • a second through electrode electrically connecting between, a third through electrode electrically connecting between the 2-3 conductive semiconductor layer and the third pad, and the 1-1 and 1-3 conductive semiconductors
  • a fourth through electrode that electrically connects between the layers and the common pad may be further included, and the fourth through electrode penetrates the 1-3 conductive semiconductor layer and the first and second semiconductor structures. It may be electrically connected to the 1-1 conductivity type semiconductor layer exposed between.
  • the light emitting device fills between the first and second light emitting units and the third light emitting unit and between the first and second semiconductor structures, and the first and second light emitting units and the first 3 may further include an adhesive portion for bonding the light emitting portion.
  • the adhesive portion may include a transparent and insulating material.
  • the light emitting device further includes an insulating layer surrounding the outer walls of the first to fourth through electrodes, wherein the fourth through electrode penetrates the third light emitting part and the adhesive part, and the fourth One surface of the through electrode is in contact with the 1-1 conductivity type semiconductor layer exposed between the first and second semiconductor structures, the other surface of the fourth through electrode is in contact with the common pad, and the common pad is the first 1-3 It can be in electrical contact with the conductive semiconductor layer.
  • the third light emitting portion includes a hole exposing the 1-3 conductive semiconductor layer, and the hole is a 1-1 conductive type exposed between the first and second semiconductor structures In a position corresponding to the semiconductor layer, the first and second semiconductor structures may have a width smaller than the width of the first-first conductivity type semiconductor layer exposed between the first and second semiconductor structures.
  • the hole is disposed between the 1-3 conductive semiconductor layer and the 1-1 conductive semiconductor layer, and the adhesive portion fills the inside of the hole, and the fourth through electrode is the first 1-3 through the conductive semiconductor layer and the adhesive portion, one surface of the fourth through electrode contacts the common pad, and the other surface opposite to the one surface contacts the first-1 conductive semiconductor layer, The sidewall of the fourth through electrode may contact the 1-3 conductive semiconductor layer.
  • the light emitting device further includes an insulating film filling the hole, wherein the hole is disposed between the common pad and the 1-3 conductive semiconductor layer, and the fourth through electrode is the insulating film. And through the 1-3 conductive semiconductor layer, an upper sidewall of the fourth through electrode contacts the insulating film, and a central sidewall of the fourth through electrode contacts the 1-3 conductive semiconductor layer, and the first 4 The lower sidewall of the through electrode is in contact with the adhesive portion, and one surface of the fourth through electrode is in contact with the common pad and the other surface opposite to the one surface is exposed between the first and second semiconductor structures. -1 It can be in contact with the conductive semiconductor layer.
  • the adhesive portion may include a transparent and electrically conductive material.
  • the hole faces the 1-1 conductivity type semiconductor layer exposed between the first and second semiconductor structures, and the adhesive portion extends into the hole to extend the 1-3 conductivity A semiconductor layer, and extends between the first and second semiconductor structures to contact the 1-1 conductive semiconductor layer.
  • the fourth through electrode may contact at least a portion of the 1-3 conductive semiconductor layer and the adhesive portion.
  • the fourth through-electrode penetrates through the 1-3 conductive semiconductor layer, and a sidewall of the fourth through electrode may contact the 1-3 conductive semiconductor layer.
  • the light emitting device further includes an insulating film filling the hole, wherein the hole is disposed between the common pad and the 1-3 conductive semiconductor layer, and the fourth through electrode is the insulating film. Through, and through at least a portion of the 1-3 conductive semiconductor layer and the adhesive portion, a portion of the fourth through electrode may be in contact with the 1-3 conductive semiconductor layer.
  • the light-emitting element, the first and second light-emitting parts are spaced apart from each other, a substrate, and the substrate and the first and second light-emitting parts are bonded to each other, a bonding material comprising a conductive material It may further include a layer.
  • the first light emitting unit includes a 1-1 conductivity type semiconductor layer, a first active layer, and a 2-1 conductivity type semiconductor layer
  • the second light emitting unit is a 1-2 conductivity type semiconductor layer.
  • a second active layer, and a second-second conductivity-type semiconductor layer, and the third light-emitting portion may include a first-three conductivity-type semiconductor layer, a third active-layer, and a second-three conductivity-type semiconductor layer. .
  • the bonding layer may electrically connect the 1-1 conductivity type semiconductor layer and the 1-2 conductivity type semiconductor layer.
  • the light emitting device may include a first pad electrically connected to the 2-1 conductive semiconductor layer, a second pad electrically connected to the 2-2 conductive semiconductor layer, and the second pad.
  • a third pad electrically connected to the -3 conductivity type semiconductor layer and a common pad electrically connected to the bonding layer may be further included.
  • the bonding layer may include a first bonding layer disposed between the first-first conductivity type semiconductor layer and the substrate, and a first bonding layer disposed between the first-2 conductivity type semiconductor layer and the substrate.
  • a second bonding layer may be included, but each of the first and second bonding layers may be electrically connected to the substrate.
  • the light emitting device may include a first pad electrically connected to the 2-1 conductive semiconductor layer, a second pad electrically connected to the 2-2 conductive semiconductor layer, and the second pad.
  • a third pad electrically connected to the -3 conductivity-type semiconductor layer and a common pad electrically connected to the substrate may be further included.
  • the size of a light emitting unit that emits red light is larger than that of a blue light or green light, so that the luminous efficiency of the light emitting unit that emits red light can be increased.
  • 1A is a plan view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 1B, 1C, and 1D are cross-sectional views of the light emitting device of FIG. 1A taken along line A-A ', and are views illustrating a light emitting device according to embodiments.
  • FIG. 2A, 2B, and 2C are plan views for explaining arrangement structures of a first light emitting unit and a second light emitting unit of the light emitting device of FIG. 1A.
  • 3A is a plan view illustrating a light emitting device according to another embodiment of the present invention.
  • 3B is a cross-sectional view of the light emitting device of FIG. 3A cut along A-A '.
  • FIG. 4 is a cross-sectional view for describing a light emitting device according to another embodiment of the present invention.
  • 5A and 5B are cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for describing a light emitting device according to another embodiment of the present invention.
  • FIG. 7 is a cross-sectional view illustrating a light emitting device according to another embodiment of the present invention.
  • FIGS. 8A and 8B are cross-sectional views illustrating a light emitting device according to still other embodiments of the present invention.
  • 9A to 26A are plan views illustrating a method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIGS. 9A to 26B are cross-sectional views of the light emitting device of FIGS. 9A to 26A taken along line A-A '.
  • 27 and 28 are cross-sectional views illustrating a method of manufacturing a light emitting device according to another embodiment of the present invention.
  • 29 and 30 are cross-sectional views illustrating a method of mounting light emitting devices on a mounting substrate according to an embodiment of the present invention.
  • FIGS. 1B, 1C, and 1D are cross-sectional views of the light emitting device of FIG. 1A cut along A-A '. It is a view for explaining the light emitting device according to.
  • the light emitting device includes a substrate 100, a first light emitting part LE1, a second light emitting part LE2, and a third light emitting part LE3 disposed on the substrate 100 It may include.
  • the first light emitting part LE1 and the second light emitting part LE2 are disposed on the first surface 102 of the substrate 100 in the same plane, and the first light emitting part LE1 and the first The third light emitting part LE3 may be disposed on the second light emitting part LE2.
  • the size of the third light emitting part LE3 may be larger than the size of each of the first light emitting part LE1 and the second light emitting part LE2.
  • the size of each of the light emitting units LE1, LE2, and LE3 means an area emitting light.
  • the first light emitting part LE1 has a first width WT1
  • the second light emitting part LE2 has a second width WT2
  • the third light emitting part LE3 has a third width WT3.
  • the third width WT3 is greater than the first width WT1 or the second width WT2, and the first width WT1 and the second width WT2 may be the same or different from each other.
  • the wavelength of the third light emitting part LE3 may be the longest.
  • the first light emitting unit LE1 may emit blue light
  • the second light emitting unit LE2 may emit green light
  • the third light emitting unit LE3 may emit red light.
  • the first light emitting unit LE1 emits green light
  • the second light emitting unit LE2 emits blue light
  • the third light emitting unit LE3 emits red light.
  • the third light emitting unit LE3 when the first light emitting unit LE1 emits blue light, the second light emitting unit LE2 emits green light, and the third light emitting unit LE3 emits red light, generally emitting red light.
  • the third light emitting unit LE3 has a lower light emission efficiency in the same area than the first light emitting unit LE1 emitting blue light or the second light emitting unit LE2 emitting green light. Therefore, as in this embodiment, the area of the third light emitting part LE3 is made larger than each of the first light emitting part LE1 and the second light emitting part LE2, so that the same amount of light emission (emission efficiency) is applied when the same current is applied. You can pay. Therefore, color balance of the light emitting device can be improved.
  • FIG. 2A, 2B, and 2C are plan views for explaining arrangement structures of a first light emitting unit and a second light emitting unit of the light emitting device of FIG. 1A.
  • the first light emitting part LE1 is disposed on one side of the substrate 100 and has a rectangular structure in which the first direction DR1 is a long side
  • the second The light emitting part LE2 is spaced apart from the first light emitting part LE1 and the second direction DR2 perpendicular to the first direction DR1 and is disposed on the other side of the substrate 100 and has a long side in the first direction DR1. It may have a rectangular structure in the direction.
  • the first light emitting part LE1 may have a first width WT1
  • the second light emitting part LE2 may have a second width WT2.
  • the first width WT1 and the second width WT2 may be the same or different from each other.
  • the third light emitting part LE3 is spaced apart from the first light emitting part LE1 and the second light emitting part LE2 in a third direction DR3 perpendicular to the first direction DR1 and the second direction DR2. And may have a structure substantially the same as the substrate 100.
  • the third light emitting part LE3 may have a third width WT3 greater than each of the first width WT1 and the second width WT2.
  • the size of the first light emitting part LE1 is It may be larger than the size of the second light emitting part LE2. Since the visibility of the green light is superior to about 6 times that of the blue light, the size of the first light emitting part LE1 emitting blue light is made larger than that of the second light emitting part LE2 emitting green light, thereby improving the color balance of the light emitting device. Can be improved.
  • the first light emitting part LE1 has a first width WT1
  • the second light emitting part LE2 has a second width WT2
  • the third light emitting part LE3 has a third width WT3.
  • the first width WT1 may be greater than the second width WT2
  • the third width WT3 may be greater than the first width WT1.
  • the present disclosure describes that the first light emitting part LE1 emitting blue light is formed larger than the second light emitting part LE2 emitting green light, the visibility of blue light is improved, but the present disclosure is not limited thereto.
  • the first light emitting part LE1 emitting blue light has a higher external quantum efficiency than the second light emitting part LE2 emitting green light, it may be necessary to lower the light intensity of the blue light.
  • the color mixing ratio of white light it is necessary to increase the luminance of green light to that of blue light. For this reason, it is necessary to adjust the areas of the first light emitting part LE1 that emits blue light and the second light emitting part LE2 that emits green light so as to properly emit blue light and green light.
  • the area of the first light emitting part LE1 may be smaller than the area of the second light emitting part LE2.
  • the first light emitting part LE1 is disposed on one side of the substrate 100 and has a triangular structure
  • the second light emitting part LE2 is the first light emitting part It is spaced apart from (LE1) and disposed on the other side of the substrate 100 and may have a triangular structure.
  • the feces of the first light emitting part LE1 and the feces of the second light emitting part LE2 may face each other.
  • the first light emitting part LE1 and the second light emitting part LE2 may have the same size or different sizes
  • the third light emitting part LE3 may include the first light emitting part LE1 and the second light emitting part ( LE2).
  • the first light emitting part LE1 includes a first-first conductivity type semiconductor layer (common n-type semiconductor layer COM_N in this specification) and a first active layer 110 vertically stacked. ), A first semiconductor structure SC1 including the first p-type semiconductor layer 112 and the first transparent electrode layer 114.
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N. That is, the common n-type semiconductor layer COM_N may be exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the third light emitting part LE3 may include a vertically stacked third p-type semiconductor layer 312, a third active layer 310, and a third n-type semiconductor layer 305. According to an embodiment, the third light emitting part LE3 is etched by the third p-type semiconductor layer 312 and the third active layer 310 so that at least a portion of the third n-type semiconductor layer 305 is exposed. HL).
  • the third light emitting part LE3 includes the first ohmic pattern OL1 in electrical contact with the third n-type semiconductor layer 305 exposed by the hole HL, and the third p-type semiconductor layer 312 and the electrical. It may further include a second ohmic pattern OL2 in contact with.
  • the common n-type semiconductor layer COM_N may have a width smaller than that of the third light emitting part LE3. Meanwhile, the common n-type semiconductor layer COM_N and the third light emitting unit LE3 may have substantially the same width.
  • Each of the common n-type semiconductor layer COM_N and the third n-type semiconductor layer 305 may be a Si-doped gallium nitride-based semiconductor layer.
  • Each of the first p-type semiconductor layer 112, the second p-type semiconductor layer 212, and the third p-type semiconductor layer 312 may be a gallium nitride-based semiconductor layer doped with Mg.
  • Each of the first active layer 110, the second active layer 210, and the third active layer 310 may include a multi-quantum well (MQW) structure, and its composition ratio to emit light having a desired peak wavelength Can be determined.
  • MQW multi-quantum well
  • Each of the first transparent electrode layer 114 and the second transparent electrode layer 214 is zinc oxide (ZnO), indium tin oxide (ITO), zinc-doped indium tin oxide (ZITO), zinc indium oxide (ZIO), gallium (GIO) Transparent Conductive Oxide (TCO) such as Indium Oxide (ZTO), Zinc (Zinc Tin Oxide), FTO (Fluorine-doped Tin Oxide), GZO (Gallium-doped Zinc Oxide), AZO (Aluminum-doped Zinc Oxide), etc. Can be used.
  • ZTO Indium Oxide
  • Zinc Tin Oxide Zinc Tin Oxide
  • FTO Fluorine-doped Tin Oxide
  • GZO Gaallium-doped Zinc Oxide
  • AZO Alluminum-doped Zinc Oxide
  • Each of the first ohmic pattern OL1 and the second ohmic pattern OL2 may include a material having higher electrical conductivity than each of the first transparent electrode layer 114 and the second transparent electrode layer 214.
  • Each of the first ohmic pattern OL1 and the second ohmic pattern OL2 may include at least one selected from the group consisting of Au, Ge, and Be, and a transparent conductive oxide (TCO) may be used.
  • the first ohmic pattern OL1 may include an Au / Be alloy
  • the second ohmic pattern OL2 may include an Au / Ge alloy.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive part AD may include a transparent insulating material.
  • the adhesive portion AD may include glass, polymer, resist, or polyimide.
  • the adhesive portion AD may include Spin-On-Glass (SOG), BenzoCycloButadiene (BCB), Hydrogen SilsesQuioxanes (HSQ), or SU-8 photoresist.
  • the adhesive part AD may be disposed surrounding the outer wall of the common n-type semiconductor layer COM_N.
  • a color filter may be further provided between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • the color filter may selectively pass light emitted from the third light emitting unit LE3 and block light emitted from the first light emitting unit LE1 and the second light emitting unit LE2.
  • the light emitting element is electrically connected to a first pad PD1 electrically connected to the first transparent electrode layer 114 of the first light emitting part LE1 and a second transparent electrode layer 214 of the second light emitting part LE2.
  • a common pad CPD electrically connected to the layer COM_N may be further included.
  • a passivation film (PVT) is further provided on the third n-type semiconductor layer 305 of the third light emitting part LE3, and the passivation film (PVT) includes SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy, and HfOx. It may include at least one.
  • Each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD may be disposed on the passivation film PVT.
  • the light emitting device includes a first through electrode (through the passivation film PVT, the third light emitting part LE3, and the adhesive part AD) to electrically connect the first pad PD1 and the first transparent electrode layer 114.
  • VE1 through the passivation film PVT, the third light emitting part LE3, and the adhesive part AD to electrically connect the second pad PD2 and the second transparent electrode layer 214.
  • a third through electrode VE3 penetrating the passivation film PVT and the third light emitting part LE3 is further provided to electrically connect the VE2 and the third pad PD3 and the second ohmic pattern OL2. It can contain.
  • the light emitting device includes a passivation film (PVT) and a fourth through electrode penetrating through the third n-type semiconductor layer 305 to electrically connect the common pad (CPD) and the third n-type semiconductor layer 305 ( VE4), a passivation film (PVT), a third light emitting portion (LE3), and a fifth through electrode penetrating through the adhesive portion (AD) to electrically connect the common pad (CPD) and the common n-type semiconductor layer (COM_N) (VE5).
  • the fifth through electrode VE5 may be electrically connected to the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the fifth through electrode VE5 may be disposed at the center of the light emitting element.
  • Each of the first through electrode VE1, the second through electrode VE2, the third through electrode VE3, the fourth through electrode VE4, and the fifth through electrode VE5 includes an electrode layer EL and an electrode layer ( It may include a seed layer (SL) surrounding the outer wall of the EL), a barrier layer (BL) surrounding the seed layer SL.
  • the electrode layer EL and the seed layer SD include a metal such as Cu
  • the barrier layer BL may include at least one selected from the group consisting of Ti, W, Ni, and Ta.
  • the barrier film BL may include Ti / W, Ti / Ni, Ta, TaN, and the like.
  • the first through electrode VE1 is integral with the first pad PD1 and has a portion extending over the passivation film PVT as the first pad PD1.
  • the second through electrode VE2 is integral with the second pad PD2 and has a portion extending over the passivation film PVT as the second pad PD2.
  • the third through electrode VE3 is integral with the third pad PD3 and the portion extending on the passivation film PVT is the third pad PD3.
  • the fourth through electrode VE4 and the fifth through electrode VE5 are integral with the common pad CPD, and a portion extending on the passivation film PVT is a common pad CPD.
  • the first pad PD1 is disposed on the first through electrode VE1
  • the second pad PD2 is disposed on the second through electrode VE2
  • the third pad PD3 may be disposed on the third through electrode VE3
  • the common pad CPD may be disposed on the fourth through electrode VE4 and the fifth through electrode VE5, respectively.
  • Each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD is Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, It may include at least one selected from the group consisting of Pt, Hf, Cr, Ti, and Cu. It may also include alloys of the materials listed above.
  • the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD may be disposed on the edge portion of the substrate 100.
  • the common pad CPD may have a structure extending from the edge of the substrate 100 to the central portion.
  • the common pad CPD extends from the edge of the substrate 100 to the center portion, the common pad CPD is disposed only at the edge, thereby reducing the concentration of current on the edge and distributing the current over a large area.
  • the light emitting device includes a first metal pattern M1, a second transparent electrode layer 214 disposed between the first transparent electrode layer 114 and the first through electrode VE1.
  • Each of the first metal pattern M1, the second metal pattern M2, the third metal pattern M3, the fourth metal pattern M4, and the fifth metal pattern M5 is Ti, Cr, Au, Al It may include at least one selected from the group consisting of.
  • each of the first metal pattern M1, the second metal pattern M2, the third metal pattern M3, the fourth metal pattern M4, and the fifth metal pattern M5 is Cr / Au, Ti / Al, or Cr / Al.
  • the first metal pattern M1 may improve the ohmic characteristics between the first transparent electrode layer 114 and the first through electrode VE1, and between the first transparent electrode layer 114 and the first through electrode VE1.
  • the second metal pattern M2 may improve ohmic characteristics between the second transparent electrode layer 214 and the second through electrode VE2 and between the second transparent electrode layer 214 and the second through electrode VE2.
  • the third metal pattern M3 may improve the ohmic characteristics between the second ohmic pattern OL2 and the third through electrode VE3 and between the second ohmic pattern OL2 and the third through electrode VE3. .
  • the fourth metal pattern M4 may improve the ohmic characteristics between the first ohmic pattern OL1 and the fourth through electrode VE4 and between the first ohmic pattern OL1 and the fourth through electrode VE4.
  • the fifth metal pattern M5 may improve the ohmic characteristics between the common n-type semiconductor layer COM_N and the fifth through electrode VE5, and between the common n-type semiconductor layer COM_N and the fifth through electrode VE5. Can be.
  • the light emitting element is an insulating film surrounding the outer walls of each of the first through electrode VE1, the second through electrode VE2, the third through electrode VE3, the fourth through electrode VE4, and the fifth through electrode VE5 (DL) may be further included.
  • the insulating layer DL may include at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, and SiOx.
  • the light emitting device includes a first solder structure SS1 disposed on the first pad PD1, a second solder structure SS2 disposed on the second pad PD2, and a third pad ( The third solder structure SS3 disposed on the PD3) and the fourth solder structure SS4 disposed on the common pad CPD may be further included.
  • each of the first solder structure SS1, the second solder structure SS2, the third solder structure SS3, and the fourth solder structure SS4 includes solder balls SD and Ni, including In or Sn, respectively.
  • a barrier layer (BRL) including one of Co, Ti, or Fe may have a stacked structure.
  • the common pad CPD electrically connects the common n-type semiconductor layer COM_N and the third n-type semiconductor layer 305, but the common pad CPD is the first transparent electrode layer. (114), the second transparent electrode layer 214, and the second ohmic pattern OL2 may also be electrically connected.
  • FIG. 3A is a plan view illustrating a light emitting device according to another embodiment of the present invention
  • FIG. 3B is a cross-sectional view of the light emitting device of FIG. 3A taken along line A-A '.
  • the light emitting device includes a substrate 100 and a first light emitting part LE1 and a second light emitting part LE2 disposed on the first surface 102 of the substrate 100 on the same plane. ) And a third light emitting part LE3 disposed on the first light emitting part LE1 and the second light emitting part LE2.
  • the third light emitting part LE3 when the second surface 104 facing the first surface 102 of the substrate 100 is a light extraction surface, the third light emitting part LE3 emits red light, and the first light emitting part ( LE1) emits blue light or green light, and the second light emitting unit LE2 emits green light or blue light.
  • the first light emitting unit LE1 includes a common n-type semiconductor layer COM_N, a vertically stacked first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. 1 may include a semiconductor structure (SC1).
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N.
  • the third light emitting part LE3 may include a vertically stacked third transparent electrode layer 314, a third p-type semiconductor layer 312, a third active layer 310, and a third n-type semiconductor layer 305. have.
  • each of the first transparent electrode layer 114, the second transparent electrode layer 214, and the third transparent electrode layer 314 is ZnO (Zinc Oxide), ITO (Indium Tin Oxide), ZITO (Zinc-doped) Indium Tin Oxide (ZIO), Zinc (Zinc Indium Oxide), GIO (Gallium Indium Oxide), ZTO (Zinc Tin Oxide), FTO (Fluorine-doped Tin Oxide), GZO (Gallium-doped Zinc Oxide), AZO (Aluminum-doped Zinc) Oxide) or the like
  • a transparent oxide layer Transparent Conductive Oxide: TCO
  • TCO Transparent Conductive Oxide
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive portion AD may include a transparent and adhesive material such as SOG, BCB, HSQ, or SU-8 photoresist.
  • the light emitting element is electrically connected to a first pad PD1 electrically connected to the first transparent electrode layer 114 of the first light emitting part LE1 and a second transparent electrode layer 214 of the second light emitting part LE2.
  • the second pad PD2 connected, the third pad PD3 electrically connected to the third transparent electrode layer 314 of the third light emitting part LE3, the third n-type semiconductor layer 305, and the common n A common pad CPD electrically connected to the type semiconductor layer COM_N may be further included.
  • a passivation film PVT is further provided on the third n-type semiconductor layer 305 of the third light emitting part LE3, and the first pad PD1, the second pad PD2, and the third pad PD3 are provided. Each is disposed on the passivation film PVT, and the common pad CPD penetrates the passivation film PVT to electrically contact the third n-type semiconductor layer 305 and the common n-type semiconductor layer COM_N. have.
  • the third through electrode VE3 penetrating the passivation layer PVT and the third light emitting part LE3 may be further included to electrically connect the third pad PD3 and the third transparent electrode layer 314. .
  • each of the first through electrode VE1 and the second through electrode VE2 may have the same height.
  • the light emitting element, the third light emitting unit LE3 and the adhesive unit () to electrically connect the common pad (CPD) in electrical contact with the third n-type semiconductor layer 305 and the common n-type semiconductor layer (COM_N) AD) may further include a fourth through electrode VE4 penetrating.
  • the fourth through electrode VE4 may be disposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the fourth through electrode VE4 may be disposed at the center of the substrate 100.
  • Each of the first through-electrode VE1, the second through-electrode VE2, the third through-electrode VE3, and the fourth through-electrode VE4 includes an electrode layer EL and a seed film surrounding the outer wall of the electrode layer EL It may include (SL), a barrier film (BL) surrounding the seed film (SL).
  • the electrode layer EL and the seed layer SL include a metal such as Cu
  • the barrier layer BL may include at least one selected from the group consisting of Ti, W, Ni, and Ta.
  • the barrier layer BL may include Ti / W, Ti / Ni, and Ta / TaN.
  • each of the first pad PD1, the second pad PD2, and the third pad PD3 is disposed at an edge portion of the substrate 100, and a common pad (CPD) may be disposed in the center of the substrate 100.
  • CPD common pad
  • the light emitting device is disposed between the first transparent electrode layer 114 and the first through electrode VE1, the first metal pattern M1, the second transparent electrode layer 214 and the second through electrode VE2.
  • the second metal pattern M2, the third metal pattern M3 disposed between the third transparent electrode layer 314 and the third through electrode VE3, and the common n-type semiconductor layer COM_N and the fourth through electrode ( VE4) may further include a fourth metal pattern M4 disposed between them.
  • Each of the first metal pattern M1, the second metal pattern M2, the third metal pattern M3, and the fourth metal pattern M4 includes at least one selected from the group consisting of Ti, Cr, Au, and Al. can do.
  • the light emitting device may further include an insulating layer DL surrounding the outer walls of each of the first through electrode VE1, the second through electrode VE2, the third through electrode VE3, and the fourth through electrode VE4. have.
  • 3A and 3B have the same configuration and characteristics as those of the light-emitting elements that are not described in detail, and thus detailed descriptions thereof are omitted.
  • 4 is a cross-sectional view for describing a light emitting device according to another embodiment of the present invention.
  • 4A is a plan view of the light emitting device of FIG. 4.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 disposed on the same plane on the substrate 100 and the first surface 102 of the substrate 100. , And a third light emitting part LE3 disposed on the first light emitting part LE1 and the second light emitting part LE2.
  • the second surface 104 facing the first surface 102 of the substrate 100 may be a light extraction surface.
  • the first light emitting unit LE1 includes a common n-type semiconductor layer COM_N, a vertically stacked first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. 1 may include a semiconductor structure (SC1).
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N. That is, the common n-type semiconductor layer COM_N may be exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the third light emitting part LE3 may include a vertically stacked third transparent electrode layer 314, a third p-type semiconductor layer 312, a third active layer 310, and a third n-type semiconductor layer 305. have. According to an embodiment, the third light emitting unit LE3 may etch a portion of the third transparent electrode layer 314, the third p-type semiconductor layer 312, and the third active layer 310 to form a third n-type semiconductor A hole HL exposing a portion of the layer 305 may be included. The hole HL of the third light emitting unit LE3 may be a position corresponding to at least a portion of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. . Also, the width W1 of the hole HL may be smaller than the width W2 of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive part AD may be disposed while filling the inside of the hole HL of the third light emitting part LE3.
  • the light emitting device includes a first through electrode VE1 and a first pad PD1 electrically connected to the first transparent electrode layer 114, and a second through electrode VE2 electrically connected to the second transparent electrode layer 214. ) And a second pad PD2, a third through electrode VE3 and a third pad PD3 electrically connected to the third transparent electrode layer 314, a third n-type semiconductor layer 305, and a common n A fourth through electrode VE4 and a common pad CPD electrically connected to the type semiconductor layer COM_N may be further included.
  • the light emitting element has a passivation film (PVT) on the third n-type semiconductor layer 305, an outer wall of each of the first through electrode VE1, the second through electrode VE2, and the third through electrode VE3
  • a surrounding insulating layer DL may be further included.
  • an insulating layer DL may not be disposed on an outer wall of the fourth through electrode VE4.
  • the common pad CPD may pass through the passivation film PVT and electrically contact the third n-type semiconductor layer 305.
  • the fourth through electrode VE4 electrically connected to the common pad CPD may pass through the third n-type semiconductor layer 305 and be disposed in the hole HL of the third light emitting part LE3.
  • the insulating layer DL is not disposed on the outer wall of the fourth through electrode VE4, the adhesive portion AD including a transparent insulating material is disposed in the hole HL of the third light emitting portion LE3, so that the third light emitting portion is disposed.
  • the third active layer 310 of (LE3), the third p-type semiconductor layer 312, and the third transparent electrode layer 314 may be insulated.
  • the fourth through electrode VE4 in contact with the common n-type semiconductor layer COM_N is filled with the adhesive portion AD between the first semiconductor structure SC1 and the second semiconductor structure SC2, and the first semiconductor is the first semiconductor.
  • the structure SC1 and the second semiconductor structure SC2 may be insulated.
  • 5A and 5B are cross-sectional views illustrating a light emitting device according to another embodiment of the present invention.
  • 5A and 5B are plan views of the light emitting device of FIG. 3A.
  • the light emitting devices include a substrate 100, a first light emitting part LE1 and a second light emitting part arranged on the same surface on the first surface 102 of the substrate 100 ( LE2) and a third light emitting part LE3 disposed on the first light emitting part LE1 and the second light emitting part LE2.
  • the second surface 104 facing the first surface 102 of the substrate 100 may be a light extraction surface.
  • the first light emitting unit LE1 includes a common n-type semiconductor layer COM_N, a vertically stacked first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. 1 may include a semiconductor structure (SC1).
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N. That is, the common n-type semiconductor layer COM_N may be exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the third light emitting part LE3 may include a vertically stacked third transparent electrode layer 314, a third p-type semiconductor layer 312, a third active layer 310, and a third n-type semiconductor layer 305. have. According to an embodiment, the third light emitting unit LE3 may etch a portion of the third transparent electrode layer 314, the third p-type semiconductor layer 312, and the third active layer 310 to form a third n-type semiconductor A hole HL exposing a portion of the layer 305 may be included. The hole HL of the third light emitting unit LE3 may be a position corresponding to at least a portion of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. . Also, the width W1 of the hole HL may be smaller than the width W2 of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the light emitting device includes a first passivation film PVT1 covering the first semiconductor structure SC1 on the first transparent electrode layer 114 and a second passivation covering the second semiconductor structure SC2 on the second transparent electrode layer 214.
  • a fourth passivation film (PVT4) covering the other surface of the LE3) may be further included.
  • the first passivation film (PVT1), the second passivation film (PVT2), the third passivation film (PVT3), and the fourth passivation film (PVT4) respectively, SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy, HfOx, etc. It may be an insulating material including at least one selected from the group consisting of.
  • the first passivation film PVT1 and the second passivation film PVT2 are disposed on the common n-type semiconductor layer COM_N disposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. Since they are not disposed, the common n-type semiconductor layer COM_N disposed between the first semiconductor structure SC1 and the second semiconductor structure SC2 may be exposed.
  • the third passivation film PVT3 is not disposed on the bottom surface of the hole HL to expose the third n-type semiconductor layer 305 on the bottom surface of the hole HL.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive part AD may be disposed while filling the inside of the hole HL of the third light emitting part LE3.
  • the adhesive part AD may include a material that is transparent, has electrical conductivity, and has adhesive properties.
  • the adhesive portion AD may include a material such as a transparent oxide layer (TCO), isotropic conductive adhesives (ICAs), anisotropic conductive adhesives (ACAs), or the like.
  • the light emitting device includes a first through electrode VE1 and a first pad PD1 electrically connected to the first transparent electrode layer 114, and a second through electrode VE2 electrically connected to the second transparent electrode layer 214. ) And the second pad PD2, the third through electrode VE3 and the third pad PD3 electrically connected to the third transparent electrode layer 314, and the third n-type semiconductor layer 305.
  • a fourth through electrode VE4 connected to the common pad CPD may be further included.
  • the light emitting device includes a passivation film (PVT), a first through electrode (VE1), a second through electrode (VE2), and a third through electrode (VE3) on the third n-type semiconductor layer 305, respectively.
  • An insulating layer DL surrounding the outer wall may be further included. According to an embodiment, an insulating layer DL may not be disposed on an outer wall of the fourth through electrode VE4.
  • the fourth through electrode VE4 may penetrate the passivation film PVT and make electrical contact with one surface of the third n-type semiconductor layer 305.
  • the adhesive part AD includes a material having electrical conductivity
  • the fourth through electrode VE4 is electrically connected to one surface of the third n-type semiconductor layer 305, and the third light emitting part LE3 )
  • the third n-type semiconductor layer 305 exposed by the hole HL may be in electrical contact with the adhesive portion AD.
  • the adhesive part AD may be in electrical contact with the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. Therefore, the common pad CPD may be electrically connected to the third n-type semiconductor layer 305, the adhesive portion AD, and the common n-type semiconductor layer COM_N through the fourth through electrode VE4.
  • the fourth through electrode VE4 penetrates through the third n-type semiconductor layer 305 of the passivation film PVT and the third light emitting part LE3 to form a third n-type semiconductor.
  • Layer 305 may be electrically connected.
  • the outer wall of the fourth through electrode VE4 is in electrical contact with the third n-type semiconductor layer 305, thereby increasing the area where the fourth through electrode VE4 and the third n-type semiconductor layer 305 are in contact. I can do it.
  • the fourth through electrode VE4 may be in electrical contact with the adhesive portion AD filled in the hole HL of the third light emitting portion LE3.
  • the adhesive part AD may be in electrical contact with the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. Therefore, the common pad CPD may be electrically connected to the third n-type semiconductor layer 305, the adhesive portion AD, and the common n-type semiconductor layer COM_N through the fourth through electrode VE4.
  • the fourth through electrode VE4 is shown to pass through the third n-type semiconductor layer 305 of the passivation film PVT and the third light emitting part LE3, but the fourth through electrode VE4 is passivated.
  • the third n-type semiconductor layer 305 of the film PVT and the third light emitting part LE3 may be penetrated, and at least a part of the adhesive part AD may be penetrated.
  • the fourth through electrode VE4 penetrates the third n-type semiconductor layer 305 of the passivation film PVT and the third light emitting part LE3, and penetrates the adhesive part AD to penetrate the first semiconductor structure SC1.
  • FIG. 6 is a cross-sectional view for describing a light emitting device according to another embodiment of the present invention.
  • 3A is a plan view of the light emitting device of FIG. 6.
  • the light emitting device includes a substrate 100 and a first light emitting part LE1 and a second light emitting part LE2 disposed on the same surface on the first surface 102 of the substrate 100 And a third light emitting part LE3 disposed on the first light emitting part LE1 and the second light emitting part LE2.
  • the second surface 104 facing the first surface 102 of the substrate 100 may be a light extraction surface.
  • the first light emitting unit LE1 includes a common n-type semiconductor layer COM_N, a vertically stacked first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. 1 may include a semiconductor structure (SC1).
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N. That is, the common n-type semiconductor layer COM_N may be exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the third light emitting unit LE3 may include a vertically stacked third n-type semiconductor layer 305, a third active layer 310, a third p-type semiconductor layer 312, and a third transparent electrode layer 314. have. According to an embodiment, the third light emitting unit LE3 may etch a portion of the third transparent electrode layer 314, the third p-type semiconductor layer 312, and the third active layer 310 to form a third n-type semiconductor A hole HL exposing a portion of the layer 305 may be included. The hole HL of the third light emitting unit LE3 may be a position corresponding to at least a portion of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. . Also, the width W1 of the hole HL may be smaller than the width W2 of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive part AD may include a material having a transparent and adhesive property, such as SOG, BCB, HSQ, or SU-8 photoresist.
  • the light emitting device includes a first through electrode VE1 and a first pad PD1 electrically connected to the first transparent electrode layer 114, and a second through electrode VE2 electrically connected to the second transparent electrode layer 214. ) And a second pad PD2, a third through electrode VE3 and a third pad PD3 electrically connected to the third transparent electrode layer 314, a third n-type semiconductor layer 305, and a common n A fourth through electrode VE4 and a common pad CPD electrically connected to the type semiconductor layer COM_N may be further included.
  • the light emitting device further includes a passivation film (PVT) disposed on the third transparent electrode layer 314 and an insulating film (DL) surrounding the outer walls of each of the first through electrode VE1 and the second through electrode VE2.
  • PVT passivation film
  • DL insulating film
  • the passivation layer PVT may fill the hole HL of the third light emitting part LE3 and extend to the upper surface of the third transparent electrode layer 314.
  • an insulating layer DL may not be disposed on the outer walls of each of the third through electrode VE3 and the fourth through electrode VE4.
  • the third through electrode VE3 may penetrate the passivation film PVT and electrically contact the third transparent electrode layer 314. Since the third through electrode VE3 is insulated from the outside by the passivation film PVT, an additional insulating layer DL surrounding the outer wall of the third through electrode VE3 may not be required.
  • the fourth through electrode VE4 includes a passivation film (PVT), a third n-type semiconductor layer 305, and an adhesive part AD filling the hole HL of the third light emitting part LE3. Can penetrate.
  • the fourth through-electrode VE4 may pass through the hole HL filled with the passivation film PVT, so that an insulating layer DL surrounding the outer wall of the fourth through-electrode VE4 may not be required.
  • the outer wall of the fourth through electrode VE4 is the third n-type semiconductor layer (when the insulating layer DL does not surround the outer wall, so that the fourth through electrode VE4 penetrates through the third n-type semiconductor layer 305).
  • the area where the fourth through electrode VE4 and the third n-type semiconductor layer 305 are in contact can be increased.
  • the fourth through electrode VE4 may be in electrical contact with the common n-type semiconductor layer COM_N by penetrating the adhesive portion AD including the insulating material. Accordingly, the fourth through electrode VE4 may be in electrical contact with the third n-type semiconductor layer 305 and the common n-type semiconductor layer COM_N.
  • the configuration and characteristics of the light emitting device that is not described in detail in FIG. 6 include the configuration and characteristics of the light emitting device described in FIGS. It is the same as the detailed description is omitted.
  • FIG. 7 is a cross-sectional view illustrating a light emitting device according to another embodiment of the present invention.
  • 3A is a plan view of the light emitting device of FIG. 7.
  • the light emitting device includes a substrate 100 and a first light emitting part LE1 and a second light emitting part LE2 disposed on the first surface 102 of the substrate 100 on the same plane. And a third light emitting part LE3 disposed on the first light emitting part LE1 and the second light emitting part LE2.
  • the second surface 104 facing the first surface 102 of the substrate 100 may be a light extraction surface.
  • the first light emitting unit LE1 includes a common n-type semiconductor layer COM_N, a vertically stacked first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. 1 may include a semiconductor structure (SC1).
  • the second light emitting unit LE2 includes a common n-type semiconductor layer COM_N, a vertically stacked second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. 2 may include a semiconductor structure (SC2).
  • the first semiconductor structure SC1 and the second semiconductor structure SC2 may be spaced apart from each other on the common n-type semiconductor layer COM_N. That is, the common n-type semiconductor layer COM_N may be exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the third light emitting unit LE3 may include a vertically stacked third n-type semiconductor layer 305, a third active layer 310, a third p-type semiconductor layer 312, and a third transparent electrode layer 314. have. According to an embodiment, the third light emitting unit LE3 may etch a portion of the third transparent electrode layer 314, the third p-type semiconductor layer 312, and the third active layer 310 to form a third n-type semiconductor A hole HL exposing a portion of the layer 305 may be included. The hole HL of the third light emitting unit LE3 may be a position corresponding to at least a portion of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. . Also, the width W1 of the hole HL may be smaller than the width W2 of the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2.
  • the light emitting device includes a first passivation film PVT1 covering the first semiconductor structure SC1 on the first transparent electrode layer 114 and a second passivation covering the second semiconductor structure SC2 on the second transparent electrode layer 214.
  • a third passivation film (PVT3) covering the surface of the third light emitting part LE3 and filling the hole HL of the third light emitting part LE3 on the film PVT2 and the third transparent electrode layer 314 is further provided. It can contain.
  • each of the first passivation film (PVT1), the second passivation film (PVT2), and the third passivation film (PVT3) is at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, and SiOx. It may be an insulating material comprising a.
  • the first passivation film PVT1 and the second passivation film PVT2 are disposed on the common n-type semiconductor layer COM_N disposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. Since they are not disposed, the common n-type semiconductor layer COM_N disposed between the first semiconductor structure SC1 and the second semiconductor structure SC2 may be exposed.
  • the light emitting device includes a first passivation film (PVT1) covering the top surface and side surfaces of the first semiconductor structure (SC1), a second passivation film (PVT2) covering the top surface and side surfaces of the second semiconductor structure (SC2), and 3 may further include a third passivation layer PVT3 covering the inner wall of the hole HL of the light emitting unit LE3 and the upper surface and side surfaces of the third transparent electrode layer 314.
  • PVT1 first passivation film
  • PV2 covering the top surface and side surfaces of the second semiconductor structure
  • 3 may further include a third passivation layer PVT3 covering the inner wall of the hole HL of the light emitting unit LE3 and the upper surface and side surfaces of the third transparent electrode layer 314.
  • the first passivation film (PVT1), the second passivation film (PVT2), and the third passivation film (PVT3) include at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, and SiOx It may be an insulating material. At least a portion of the common n-type semiconductor layer COM_N and the third n-type semiconductor layer 305 may be exposed by the first passivation film PVT1, the second passivation film PVT2, and the third passivation film PVT3. have.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD fills between the first semiconductor structure SC1 and the second semiconductor structure SC2 disposed on the common n-type semiconductor layer COM_N, and the first semiconductor structure SC1 and the second semiconductor The structure SC2 and the third light emitting part LE3 may be filled and disposed.
  • the adhesive part AD may be disposed while filling the inside of the hole HL of the third light emitting part LE3.
  • the adhesive part AD may include a material that is transparent, has electrical conductivity, and has adhesive properties.
  • the adhesive portion AD may include a material such as a transparent oxide layer (TCO), isotropic conductive adhesives (ICAs), anisotropic conductive adhesives (ACAs), or the like.
  • the light emitting device may further include an insulating layer DL surrounding the outer walls of each of the first through electrode VE1 and the second through electrode VE2. According to an embodiment, an insulating layer DL may not be disposed on the outer walls of each of the third through electrode VE3 and the fourth through electrode VE4.
  • the third through electrode VE3 may penetrate the third passivation film PVT3 and electrically contact the third transparent electrode layer 314. Since the third through electrode VE3 is insulated from the outside by the third passivation film PVT3, an additional insulating layer DL surrounding the outer wall of the third through electrode VE3 may not be required.
  • the fourth through electrode VE4 includes a third passivation film PVT3 filling the hole HL of the third light emitting part LE3, a third n-type semiconductor layer 305, and an adhesive part AD ).
  • the fourth through-electrode VE4 may penetrate the hole HL filled with the third passivation film PVT3, so that an insulating layer DL surrounding the outer wall of the fourth through-electrode VE4 may not be required.
  • the outer wall of the fourth through electrode VE4 is the third n-type semiconductor layer (when the insulating layer DL does not surround the outer wall, so that the fourth through electrode VE4 penetrates through the third n-type semiconductor layer 305).
  • the area where the fourth through electrode VE4 and the third n-type semiconductor layer 305 are in contact can be increased.
  • the fourth through electrode VE4 may be in electrical contact with the adhesive portion AD including a material having electrical conductivity.
  • the adhesive part AD may be in electrical contact with the common n-type semiconductor layer COM_N exposed between the first semiconductor structure SC1 and the second semiconductor structure SC2. Therefore, the common pad CPD may be electrically connected to the third n-type semiconductor layer 305, the adhesive portion AD, and the common n-type semiconductor layer COM_N through the fourth through electrode VE4.
  • the configuration and characteristics of the light emitting device that is not described in detail in FIG. 7 are of the light emitting devices described in FIGS. 1A, 1B, 3A, 3B, 4A, 4B, 5A, 5B, and 6. It is the same as the configuration and characteristics, and its detailed description is omitted.
  • 8A and 8B are cross-sectional views illustrating a light emitting device according to still other embodiments of the present invention. 8A and 8B, a plan view of the light emitting device is referred to in FIG.
  • the light emitting device includes a first light emitting unit LE1 and a second light emitting device disposed on the same plane on the first surface 102 of the substrate 100 and the substrate 100. It may include a portion LE2 and a third light emitting portion LE3 disposed on the first light emitting portion LE1 and the second light emitting portion LE2.
  • the second surface 104 facing the first surface 102 of the substrate 100 may be a light extraction surface.
  • the first light emitting part LE1 may include a vertically stacked first n-type semiconductor layer 105, a first active layer 110, a first p-type semiconductor layer 112, and a first transparent electrode layer 114. have.
  • the second light emitting part LE2 may include a vertically stacked second n-type semiconductor layer 205, a second active layer 210, a second p-type semiconductor layer 212, and a second transparent electrode layer 214. have.
  • the third light emitting part LE3 may include a vertically stacked third transparent electrode layer 314, a third p-type semiconductor layer 312, a third active layer 310, and a third n-type semiconductor layer 305. have.
  • the substrate 100 may employ a conductive substrate 100 such as Si, SiC, and the like.
  • the first light emitting part LE1 and the second light emitting part LE2 are spaced apart from each other, and a part of the substrate 100 may be exposed by the first light emitting part LE1 and the second light emitting part LE2.
  • the first light emitting part LE1 may be bonded by the first bonding layer BDL1 on the first surface 102 of the substrate 100.
  • the second light emitting part LE2 is spaced apart from the first light emitting part LE1 and may be bonded by the second bonding layer BDL2 on the first surface 102 of the substrate 100.
  • the first bonding layer (BDL1) and the second bonding layer (BDL2) are solder or a metal bonding material (for example, Au, AuSn, CuSn, etc.), a transparent oxide layer (Transparent Conductive Oxide: TCO), isotropic conductive adhesive (Isotropic Conductive Adhesives: ICAs), anisotropic conductive adhesives (anisotropic conductive adhesives; ACAs).
  • the first n-type semiconductor layer 105 of the first light-emitting part LE1 is electrically connected to the substrate 100 by the first bonding layer BDL1, and the second light-emitting part by the second bonding layer BDL2.
  • the second n-type semiconductor layer 205 of (LE2) may be electrically connected to the substrate 100. Therefore, the substrate 100, the first n-type semiconductor layer 105, and the second n-type semiconductor layer 205 may be electrically connected to each other.
  • the substrate 100 may be a non-conductive substrate 100.
  • the first light emitting part LE1 and the second light emitting part are spaced apart from each other, and the bonding layer (between the first light emitting part LE1 and the second light emitting part LE2 and the first surface 102 of the substrate 100) BDL).
  • the first light emitting part LE1 and the second light emitting part LE2 may be spaced apart from each other on the first surface 102 of the substrate 100 by the bonding layer BDL.
  • the bonding layer (BDL) is a metal pattern and a solder or metal bonding material (for example, Au, AuSn, CuSn, etc.), a transparent oxide layer (Transparent Conductive Oxide: TCO), isotropic conductive adhesives (ICAs) , Anisotropic conductive adhesives (ACAs), and the like.
  • the bonding layer BDL is electrically connected to the first n-type semiconductor layer 105 of the first light-emitting portion LE1, and electrically connected to the second n-type semiconductor layer 205 of the second light-emitting portion LE2. Can be. Also, it may extend between the first light emitting part LE1 and the second light emitting part LE2. Therefore, the bonding layer BDL, the first n-type semiconductor layer 105, and the second n-type semiconductor layer 205 may be electrically connected to each other.
  • the third light emitting part LE3 is etched by partially etching the third transparent electrode layer 314, the third p-type semiconductor layer 312, and the third active layer 310.
  • a hole HL exposing a portion of the n-type semiconductor layer 305 may be included.
  • the hole HL of the third light emitting part LE3 may be a position corresponding to at least a part of the substrate 100 exposed between the first light emitting part LE1 and the second light emitting part LE2.
  • the width W1 of the hole HL may be smaller than the width W2 of the substrate 100 exposed between the first light emitting part LE1 and the second light emitting part LE2.
  • the hole HL of the third light emitting part LE3 may be a position corresponding to at least a portion of the bonding layer BDL exposed between the first light emitting part LE1 and the second light emitting part LE2.
  • the width W1 of the hole HL may be smaller than the width W2 of the bonding layer BDL exposed between the first light emitting part LE1 and the second light emitting part LE2.
  • the light emitting device includes a first light emitting part LE1 and a second light emitting part LE2 and a third light emitting between the first light emitting part LE1 and the second light emitting part LE2 and the third light emitting part LE3.
  • An adhesive portion AD that bonds between the portions LE3 may be further included.
  • the adhesive part AD may include a material having a transparent and adhesive property, such as SOG, BCB, HSQ, or SU-8 photoresist.
  • the light emitting device may be disposed while filling the hole HL of the third light emitting unit LE3.
  • the light emitting device includes a first through electrode VE1 and a first pad PD1 electrically connected to the first transparent electrode layer 114, and a second through electrode VE2 electrically connected to the second transparent electrode layer 214. ) And the second pad PD2 and the third through electrode VE3 and the third pad PD3 that are electrically connected to the third transparent electrode layer 314.
  • the first n-type semiconductor layer 105, the second n-type semiconductor layer 205, and the third n-type semiconductor layer 305 and the substrate 100 are electrically connected to each other.
  • a third through electrode VE4 electrically connected to the 3 n-type semiconductor layer 305 and a common pad CPD may be further included.
  • FIG. 8A the first n-type semiconductor layer 105, the second n-type semiconductor layer 205, and the third n-type semiconductor layer 305 and the substrate 100 are electrically connected to each other.
  • the first n-type semiconductor layer 105, the second n-type semiconductor layer 205, and the third n-type semiconductor layer 305 and the bonding layer (BDL) are electrically connected to each other.
  • a third through electrode VE4 electrically connected to the 3 n-type semiconductor layer 305 and a common pad CPD may be further included.
  • the light emitting element includes a passivation film (PVT) disposed on the third n-type semiconductor layer 305, each of the first through electrode VE1, the second through electrode VE2, and the third through electrode VE3.
  • PVT passivation film
  • An insulating layer DL surrounding the outer wall may be further included.
  • the common pad CPD may pass through the passivation film PVT and electrically contact the third n-type semiconductor layer 305.
  • the fourth through electrode VE4 electrically connected to the common pad CPD may pass through the third n-type semiconductor layer 305 and be disposed in the hole HL of the third light emitting part LE3.
  • the insulating layer DL is not disposed on the outer wall of the fourth through electrode VE4, the adhesive portion AD including an insulating material is disposed in the hole HL of the third light emitting portion LE3, so that the third light emitting portion ( LE3) may be insulated from the third active layer 310, the third p-type semiconductor layer 312, and the third transparent electrode layer 314.
  • an adhesive part AD is also filled between the first light emitting part LE1 and the second light emitting part LE2, so that the fourth through electrode VE4 in electrical contact with the substrate 100 or the bonding layer BDL is made of
  • Each of the side surfaces of the first light emitting part LE1 and the second light emitting part LE2 may be insulated.
  • FIGS. 1A, 1B, 3A, 3B, 4A, 4B, 5A, 5B, 6, 7A configurations and characteristics of the light emitting device that are not described in detail are shown in FIGS. 1A, 1B, 3A, 3B, 4A, 4B, 5A, 5B, 6, 7A, And the configuration and characteristics of the light emitting device described in FIG. 7B, and detailed description thereof will be omitted.
  • FIGS. 9A to 26A are plan views illustrating a method of manufacturing a light emitting device according to an embodiment of the present invention
  • FIGS. 9B to 26B are cross-sectional views of the light emitting devices of FIGS. 9A to 26A cut along A-A '. admit.
  • a common n-type semiconductor layer COM_N may be grown on the first substrate 100.
  • the substrate 100 may include a first area AR1 in which the first light emitting part LE1 is disposed and a second area AR2 in which the second light emitting part LE2 is disposed.
  • the common n-type semiconductor layer may be formed by using growth methods such as Metal-Organic Chemical Vapor Deposition (MOCVD), Molecular Beam Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), and Metal-Organic Chloride (MOC). Can be.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Vapor Phase Epitaxy
  • MOC Metal-Organic Chloride
  • the first mask pattern MS1 is formed on the common n-type semiconductor layer COM_N to expose the first region AR1 of the substrate 100, and the first region AR1 ),
  • the first active layer 110 and the first p-type semiconductor layer 112 may be sequentially grown.
  • the first mask pattern MS1 may include SiOx or SiNx.
  • the first active layer 110 and the first p-type semiconductor layer 112 may be formed using a growth method such as MOCVD, MBE, HVPE, or MOC.
  • the first mask pattern MS1 may be removed.
  • a second mask pattern MS2 is formed on the common n-type semiconductor layer COM_N to expose the second region AR2 of the substrate 100, and the second region AR2 ),
  • the second active layer 210 and the second p-type semiconductor layer 212 may be sequentially grown.
  • the second mask pattern MS2 may include SiOx or SiNx.
  • the second active layer 210 and the second p-type semiconductor layer 212 may be formed using a growth method such as MOCVD, MBE, HVPE, or MOC.
  • the second mask pattern MS2 may be removed.
  • the first transparent electrode layer 114 and the second transparent electrode layer 214 may be formed on the first p-type semiconductor layer 112 and the second p-type semiconductor layer 212, respectively. have.
  • a transparent electrode material film is deposited on the first substrate 100 on which the first p-type semiconductor layer 112 and the second p-type semiconductor layer 212 are formed, for example, a chemical vapor deposition (Chemical Vapor Deposition). CVD), Physical Vapor Deposition (PVD), and other processes.
  • the first transparent electrode layer 114 and the second transparent electrode layer 214 are formed by forming a third mask pattern (not shown) on the transparent electrode material film and etching the transparent electrode material film using the third mask pattern as an etching mask. Each can be formed. After forming the first transparent electrode layer 114 and the second transparent electrode layer 214, the third mask pattern may be removed.
  • the first semiconductor structure SC1 including the first active layer 110, the first p-type semiconductor layer 112, and the first transparent electrode layer 114 on the common n-type semiconductor layer COM_N,
  • Each of the second semiconductor structures SC2 including the second active layer 210, the second p-type semiconductor layer 212, and the second transparent electrode layer 214 may be formed.
  • the first light emitting unit LE1 including the common n-type semiconductor layer COM_N and the first semiconductor structure SC1, and the common n-type semiconductor layer COM_N and the second Each of the second light emitting units LE2 including the semiconductor structure SC2 may be formed.
  • a third n-type semiconductor layer 305, a third active layer 310, and a third p-type semiconductor layer 312 on the second substrate 300 are MOCVD, MBE, and HVPE. Or, it may be formed using a growth method such as MOC.
  • a hole HL exposing the third n-type semiconductor layer 305 may be formed by etching the third p-type semiconductor layer 312 and the third active layer 310. .
  • a part of the third n-type semiconductor layer 305 may be etched during the etching process.
  • a first ohmic pattern OL1 may be formed inside the hole HL.
  • a conformal first ohmic film (not shown) on the third p-type semiconductor layer 312, the third active layer 310, and the third n-type semiconductor layer 305 having holes HL formed thereon.
  • the first ohmic film may include an Au / Be alloy.
  • a first ohmic pattern OL1 may be formed by etching the first ohmic film to make electrical contact with the third n-type semiconductor layer 305 in the hole HL. After forming the first ohmic pattern OL1, annealing of 400 ° C or higher may be performed.
  • the first ohmic pattern OL1 may be formed to be spaced apart from the third active layer 310 and the third p-type semiconductor layer 312 on the inner wall of the hole HL.
  • a third ohmic pattern may be formed on the third p-type semiconductor layer 312.
  • a second ohmic film may be conformally formed on the third p-type semiconductor layer 312.
  • the second ohmic film may include an Au / Ge alloy.
  • a second ohmic pattern OL2 may be formed on the third p-type semiconductor layer 312 by etching the second ohmic film. After forming the second ohmic pattern OL2, annealing of 400 ° C. or higher may be performed.
  • the light emitting part LE3 may be formed.
  • the second substrate 300 is turned over so that the first ohmic pattern OL1 and the second ohmic pattern OL2 are the first transparent electrode layers 114 and the first substrate 100. 2 may be disposed to face the transparent electrode layer 214.
  • the first light emitting part (LE1) and the second light emitting part on the first substrate 100 by applying the adhesive part (AD) on the first substrate 100, and then bonding the second substrate 300, heat treatment LE2) may be attached to the third light emitting unit LE3 on the second substrate 300.
  • the adhesive portion AD may include a material such as SOG, BCB, HSQ, or SU-8 photoresist that is transparent and has adhesive properties.
  • the second substrate 300 may be removed through a laser lift-off (LLO) process.
  • LLO laser lift-off
  • a passivation film PVT may be formed on the third n-type semiconductor layer 305.
  • the passivation film (PVT) may include an insulating material such as SiOx or SiNx.
  • the first transparent electrode layer 114 is exposed by using the fourth mask pattern as an etch mask.
  • a fifth via hole VA5 exposing the common n-type semiconductor layer COM_N.
  • each of the first via hole VA1, the second via hole VA2, the third via hole VA3, and the fourth via hole VA4 is the substrate 100.
  • the fifth via hole VA5 may be formed in the center of the substrate 100.
  • the fourth mask pattern MS4 may include photoresist. After forming the first via hole VA1, the second via hole VA2, the third via hole VA3, the fourth via hole VA4, and the fifth via hole VA5, the fourth mask pattern Can be removed.
  • the insulating layer DL may include a material having an etch selectivity with respect to a passivation layer (PVT) and one etchant.
  • the insulating film DL may include at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy, and HfOx.
  • the insulating layer DL is etched anisotropy without a mask, and the upper portion of the passivation film PVT and the first via hole VA1, the second via hole VA2, the third via hole VA3, and the fourth
  • the insulating layer DL formed on the bottom surface of each of the via hole VA4 and the fifth via hole VA5 is etched, and the first via hole VA1, the second via hole VA2, the third via hole VA3, An insulating layer DL may remain on the inner walls of each of the fourth via hole VA4 and the fifth via hole VA5.
  • a first via hole VA1 in which an insulating layer DL is formed may be formed using an anisotropic deposition process such as a sputtering process on the bottom surface of each via hole VA5 and the passivation film PVT.
  • Each of the metal patterns may include a Cr / Al, Cr / Au, or Ti / Al alloy.
  • the metal pattern is formed on the bottom surface of the first metal pattern M1 formed on the bottom surface of the first via hole VA1, the second metal pattern M2 formed on the bottom surface of the second via hole VA2, and the bottom surface of the third via hole VA3.
  • the third metal pattern M3, the fourth metal pattern M4 formed on the bottom surface of the fourth via hole VA4, the fifth metal pattern M5 formed on the bottom surface of the fifth via hole VA5, and the passivation film PVT It may include a sixth metal pattern (M6) formed on.
  • the buffer film BL may include a Ta alloy, a TiW alloy, or a TiNi alloy.
  • the seed film SL may include Cu.
  • the buffer layer BL and the seed layer SL may include a first metal pattern M1, a second metal pattern M2, a third metal pattern M3, a third metal pattern M3, The first via hole VA1, the second via hole VA2, the third via hole VA3, and the fourth via hole VA4 respectively formed in the fourth metal pattern M4 and the fifth metal pattern M5, And the fifth via hole VA5 may not be buried and may be conformally formed.
  • a fifth mask pattern MS5 may be formed on the seed layer SL.
  • the fifth mask pattern MS5 may include photoresist.
  • the fifth mask pattern MS5 includes a first via hole VA1 on which a seed layer SD is formed, a second via hole VA2, a third via hole VA3, a fourth via hole VA4, and a fifth It may include openings exposing the via hole VA5.
  • the openings include a first opening OP1 exposing the first via hole VA1, a second opening OP2 exposing the second via hole VA2, and a third opening exposing the third via hole VA3 ( OP3), a fourth opening OP4 exposing the fourth via hole VA4 and the fifth via hole VA5 together.
  • each of the first via hole VA1, the second via hole VA2, the third via hole VA3, and the fourth via hole VA4 is formed at an edge of the substrate 100, and the fifth via hole
  • each of the first opening OP1, the second opening OP2, and the third opening OP3 is formed at corners of the substrate 100, respectively.
  • the fourth opening OP4 may have a structure extending from one corner to the center of the substrate 100.
  • the first via hole VA1, the second via hole VA2, the third via hole VA3, and the fourth via are plated using the seed layer SL. Electrode layers filling the hole VA4 and the fifth via hole VA5 and filling the first opening OP1, the second opening OP2, the third opening OP3, and the fourth opening OP4, respectively Can form.
  • the electrode layers include a first electrode layer EL1 filling the first via hole VA1 and the first opening OP1, a second electrode layer EL2 filling the second via hole VA2 and the second opening OP2, A third electrode layer EL3 filling the third via hole VA3 and the third opening OP3, and a third filling the fourth via hole VA4, the fifth via hole VA5, and the fourth opening OP4.
  • 4 may include an electrode layer EL4.
  • the electrode layers EL1, EL2, EL3, and EL4 may be formed higher than the fifth mask pattern MS5 because they are formed by a plating process. Accordingly, each of the electrode layers EL1, EL2, EL3, and EL4 is made by using a polishing process such as a chemical mechanical polishing (CMP) process on the upper surfaces of the electrode layers EL1, EL2, EL3, and EL4. 5 may have an upper surface at the same level as the surface of the mask pattern MS5.
  • CMP chemical mechanical polishing
  • solder structures may be formed on each of the electrode layers EL1, EL2, EL3, and EL4.
  • Each of the solder structures may be formed on the regions defined by the fifth mask pattern MS5, that is, each of the electrode layers EL1, EL2, EL3, and EL4.
  • the solder structures include a first solder structure SS1 formed on the first electrode layer EL1, a second solder structure SS2 formed on the second electrode layer EL2, and a third solder structure formed on the third electrode layer EL3. (SS3), and a fourth solder structure SS4 formed on the fourth electrode layer EL4.
  • each of the solder structures SS1, SS2, SS3, and SS4 may include solder balls SD including In, respectively, in a plating process. Further, before forming the solder balls SD, a barrier film BRL including Ni, Ti, Cr, or the like may be formed.
  • the process of forming the solder structures SS1, SS2, SS3, SS4 can be omitted.
  • Second through electrode VE2, second pad PD2, third through electrode VE3, third pad PD3, fourth through electrode VE4, fifth through electrode VE5, and common A pad CPD may be formed.
  • the first through electrode VE1 fills the first via hole VA1 and includes a barrier film BL, a seed film SL, and a first electrode layer EL1
  • the first pad PD1 is a first through electrode It extends from the electrode VE1 and fills the first opening OP1 and may include a barrier layer BL, a seed layer SL, and a first electrode layer EL.
  • the second through electrode VE2 fills the second via hole VA2 and includes a barrier film BL, a seed film SL and a second electrode layer EL2, and the second pad PD2 penetrates the second through electrode VE2.
  • the third through electrode VE3 fills the third via hole VA3 and includes a barrier film BL, a seed film SL, and a third electrode layer EL3, and the third pad PD3 is a third through electrode It extends from the electrode VE3 and fills the third opening OP3 and may include a barrier film BL, a seed film SL, and a third electrode layer EL3.
  • the fourth through electrode VE4 fills the fourth via hole VA4 and includes a barrier film BL, a seed film SL and a fourth electrode layer EL4, and the fifth through electrode VE5 is 5
  • the via hole VA5 is buried and includes a barrier layer BL, a seed layer SL and a fourth electrode layer EL4, and the common pad CPD includes a fourth through electrode VE4 and a fifth through electrode ( It extends from VE5 and fills the fourth opening OP4 and may include a barrier film BL, a seed film SL, and a fourth electrode layer EL4.
  • the light emitting device illustrated in FIG. 1B may be completed.
  • the solder structures SS1, SS2, SS3, and SS4 are formed in the process illustrated in FIGS. 9A to 26A and 9B to 26B, the light emitting device illustrated in FIG. 1D may be completed.
  • first through electrode VE1, the second through electrode VE2, the third through electrode VE3, the fourth through electrode VE4, and the fifth through electrode VE5 and the first pad PD1 The process of forming the second pad PD2, the third pad PD3, and the common pad CPD may be alternatively formed by the following process.
  • 27 and 28 are cross-sectional views illustrating a method of manufacturing a light emitting device according to another embodiment of the present invention.
  • the first electrode layer EL1, the second electrode layer EL2, the third electrode layer EL3, the fourth electrode layer EL4, and the fifth electrode layer so that the upper surfaces of the passivation film PVT are exposed.
  • EL5 the fifth mask pattern MS5, the seed film SL, and the barrier film BL are etched or polished, so that the first through electrode VE1, the second through electrode VE2, and the third through electrode ( VE3), the fourth through electrode VE4, and the fifth electrode layer EL5, respectively.
  • the passivation film PVT includes a first electrode layer EL1, a second electrode layer EL2, a third electrode layer EL3, a fourth electrode layer EL4, a fifth mask pattern MS5, and a seed film SL , And an etch (or polishing) etching stopper in the etching or polishing process of the barrier film BL.
  • 29 and 30 are cross-sectional views illustrating a method of mounting light emitting devices on a mounting substrate 100 according to an embodiment of the present invention.
  • a plurality of light emitting devices (LEDs) formed through FIGS. 9A to 26A and 9B to 26B may be mounted on a desired mounting substrate MB.
  • LEDs light emitting devices
  • Bonding pads BPD that are electrically bonded to the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD may be formed on the mounting substrate MB. .
  • the bonding pads BPD may be formed to correspond to a position where the light emitting elements LED are mounted.
  • solder structures SS1, SS2, SS3, and SS4 may be formed on each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD, respectively.
  • solder structures may be formed on bonding pads BPD of the mounting substrate 100, respectively.
  • the first substrate 100 on which a plurality of light emitting devices (LEDs) are formed may be turned over, and the light emitting devices (LEDs) may be positioned to face the mounting substrate MB on which the bonding pads BPD are formed.
  • LEDs light emitting devices
  • a mask pattern MSK exposing light-emitting elements to be separated from the first substrate 100 may be formed on the inverted first substrate 100.
  • light emitting devices disposed at a desired mounting location of the mounting substrate MB by performing a selective laser lift off process with the first substrate 100 using a mask pattern MSK (LED) may be separated from the first substrate 100.
  • the separation distance between the separated light emitting devices (LEDs) may vary depending on the mounting substrate (MB), and to prevent the light emitting devices (LED) from being detached, a selective laser lift-off (selective LLO) while bonded to the mounting substrate By performing the process, it can be mounted more reliably in the desired position. Also, in the selective laser lift-off (selective LLO) process, a mask pattern that designates a laser incident position may not be required.
  • Each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD of each of the separated light emitting devices LED is formed on the bonding pad BPD, and the solder structures ( SS1, SS2, SS3, SS4) can adhere to each other. As a result, the light emitting devices LED may be mounted on the mounting substrate MB.
  • the first substrate 100 may be separated from the light emitting devices (LEDs) without separately performing a process of removing the first substrate 100.

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Abstract

발광 소자를 제공한다. 발광 소자는, 제1 면적을 갖는 제1 발광부, 제2 면적을 갖는 제2 발광부, 및 제3 면적을 갖는 제3 발광부를 포함하되, 제1 발광부는 제2 발광부와 동일 평면에 위치하고, 제3 발광부는 제1 및 제2 발광부들에 걸쳐서 배치되며, 제3 면적은 상기 제1 및 제2 면적들 각각보다 크다.

Description

발광 소자
본 발명은 발광 소자에 관한 것으로, 보다 상세하게는 복수의 발광부가 적층된 발광 소자에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
특히, 디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치의 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 차세대 디스플레이로서 마이크로 LED(micro LED)가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 광효율 및 광추출이 향상된 발광 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 일 과제를 달성하기 위하여 본 발명의 실시예들에 따른 발광 소자는, 제1 면적을 갖는 제1 발광부, 제2 면적을 갖는 제2 발광부, 및 제3 면적을 갖는 제3 발광부를 포함하되, 상기 제1 발광부는 상기 제2 발광부와 동일 평면에 위치하고, 상기 제3 발광부는 상기 제1 및 제2 발광부들에 걸쳐서 배치되며, 상기 제3 면적은 상기 제1 및 제2 면적들 각각보다 크다.
실시예들에 있어서, 상기 제1 발광부는 제1-1 도전형 반도체층과, 상기 제1-1 도전형 반도체층 상에 배치되는 제1 활성층 및 제2-1 도전형 반도체층을 포함하는 제1 반도체 구조물을 포함하고, 상기 제2 발광부는 상기 제1-1 도전형 반도체층과, 상기 제1-1 도전형 반도체층 상에서 상기 제1 반도체 구조물과 이격되어 배치되며 제2 활성층 및 제2-2 도전형 반도체층을 포함하는 제2 반도체 구조물을 포함하고, 상기 제3 발광부는 상기 제1 및 제2 발광부들과 이격되어 배치되며, 제1-3 도전형 반도체층, 제3 활성층, 및 제2-3 도전형 반도체층을 포함할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드, 상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드, 상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드, 및 상기 제1-1 도전형 반도체층과 상기 제1-3 도전형 반도체층을 전기적으로 공통으로 연결하는 공통 패드를 더 포함할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제2-1 도전형 반도체층 및 상기 제1 패드 사이를 전기적으로 연결하는 제1 관통 전극, 상기 제2-2 도전형 반도체층 및 상기 제2 패드 사이를 전기적으로 연결하는 제2 관통 전극, 상기 제2-3 도전형 반도체층 및 상기 제3 패드 사이를 전기적으로 연결하는 제3 관통 전극, 상기 제1 및 제2 반도체 구조물들 사이에 노출된 상기 제1-1 도전형 반도체층과 상기 공통 패드를 전기적으로 연결하는 제4 관통 전극, 및 상기 제1-3 도전형 반도체층 및 상기 공통 패드를 전기적으로 연결하는 제5 관통 전극을 더 포함할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제2-1 도전형 반도체층 및 상기 제1 패드 사이를 전기적으로 연결하는 제1 관통 전극, 상기 제2-2 도전형 반도체층 및 상기 제2 패드 사이를 전기적으로 연결하는 제2 관통 전극, 상기 제2-3 도전형 반도체층 및 상기 제3 패드 사이를 전기적으로 연결하는 제3 관통 전극, 및 상기 제1-1 및 제1-3 도전형 반도체층들과 상기 공통 패드 사이를 전기적으로 연결하는 제4 관통 전극을 더 포함할 수 있으며, 상기 제4 관통전극은 상기 제1-3 도전형 반도체층을 관통하며 상기 제1 및 제2 반도체 구조물들 사이에 노출된 상기 제1-1 도전형 반도체층에 전기적으로 연결될 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제1 및 제2 발광부들과 상기 제3 발광부 사이와 상기 제1 및 제2 반도체 구조물들 사이를 채우고 상기 제1 및 제2 발광부들 및 상기 제3 발광부를 접착시키는 접착부를 더 포함할 수 있다.
실시예들에 있어서, 상기 접착부는 투명하고 절연성을 갖는 물질을 포함할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제1 내지 제4 관통 전극들의 외측벽을 감싸는 절연막을 더 포함하되, 상기 제4 관통 전극은 상기 제3 발광부 및 상기 접착부를 관통하며, 상기 제4 관통 전극의 일 면은 상기 제1 및 제2 반도체 구조물들 사이 노출된 제1-1 도전형 반도체층과 접하며, 상기 제4 관통 전극의 타 면은 상기 공통 패드와 접하고, 상기 공통 패드는 상기 제1-3 도전형 반도체층과 전기적으로 접할 수 있다.
실시예들에 있어서, 상기 제3 발광부는 상기 제1-3 도전형 반도체층을 노출시키는 홀을 포함하고, 상기 홀은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 대응되는 위치에서, 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층의 폭보다 작은 폭을 가질 수 있다.
실시예들에 있어서, 상기 홀은 상기 제1-3 도전형 반도체층과 상기 제1-1 도전형 반도체층 사이에 배치되며, 상기 접착부는 상기 홀 내부를 채우고, 상기 제4 관통 전극은 상기 제1-3 도전형 반도체층과 상기 접착부를 관통하며, 상기 제4 관통 전극의 일 면은 상기 공통 패드와 접하고, 상기 일 면에 대향하는 타 면은 상기 제1-1 도전형 반도체층과 접하며, 상기 제4 관통 전극의 측벽은 상기 제1-3 도전형 반도체층과 접할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 홀을 채우는 절연막을 더 포함하되, 상기 홀은 상기 공통 패드 및 상기 제1-3 도전형 반도체층 사이에 배치되며, 상기 제4 관통 전극은 상기 절연막 및 상기 제1-3 도전형 반도체층 관통하여, 상기 제4 관통 전극의 상부 측벽은 상기 절연막과 접하고, 상기 제4 관통 전극의 중부 측벽은 상기 제1-3 도전형 반도체층과 접하며, 상기 제4 관통 전극의 하부 측벽은 상기 접착부와 접하며, 상기 제4 관통 전극의 일 면은 상기 공통 패드와 접하고 상기 일 면에 대향하는 타 면은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 접할 수 있다.
실시예들에 있어서, 상기 접착부는 투명하고 전기 도전성을 갖는 물질을 포함할 수 있다.
실시예들에 있어서, 상기 홀은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 마주하며, 상기 접착부는, 상기 홀 내부로 연장되어 상기 제1-3 도전형 반도체층과 접하며, 상기 제1 및 제2 반도체 구조물들 사이로 연장되어 상기 제1-1 도전형 반도체층과 접할 수 있다.
실시예들에 있어서, 상기 제4 관통 전극은 상기 제1-3 도전형 반도체층 및 상기 접착부 중 적어도 일부와 접할 수 있다.
실시예들에 있어서, 상기 제4 관통 전극은 상기 제1-3 도전형 반도체층을 관통하여, 상기 제4 관통 전극의 측벽이 상기 제1-3 도전형 반도체층과 접할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 홀을 채우는 절연막을 더 포함하되, 상기 홀은 상기 공통 패드 및 상기 제1-3 도전형 반도체층 사이에 배치되며, 상기 제4 관통 전극은 상기 절연막을 관통하고, 상기 제1-3 도전형 반도체층 및 상기 접착부 중 적어도 일부를 관통하여, 상기 제4 관통 전극의 일부가 상기 제1-3 도전형 반도체층과 접할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제1 및 제2 발광부들이 서로 이격되어 배치되는 기판, 및 상기 기판과 상기 제1 및 제2 발광부들 사이를 접착시키며, 도전성 물질을 포함하는 본딩층을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 발광부는 제1-1 도전형 반도체층, 제1 활성층, 및 제2-1 도전형 반도체층을 포함하고, 상기 제2 발광부는 제1-2 도전형 반도체층, 제2 활성층, 및 제2-2 도전형 반도체층을 포함하고, 상기 제3 발광부는 제1-3 도전형 반도체층, 제3 활성층, 및 제2-3 도전형 반도체층을 포함할 수 있다.
실시예들에 있어서, 상기 본딩층은 상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층을 전기적으로 연결할 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드, 상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드, 상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드, 및 상기 본딩층과 전기적으로 연결되는 공통 패드를 더 포함할 수 있다.
실시예들에 있어서, 상기 본딩층은, 상기 제1-1 도전형 반도체층 및 상기 기판 사이에 배치되는 제1 본딩층, 및 상기 제1-2 도전형 반도체층 및 상기 기판 사이에 배치되는 제2 본딩층을 포함하되, 상기 제1 및 제2 본딩층들 각각은 상기 기판과 전기적으로 연결될 수 있다.
실시예들에 있어서, 상기 발광 소자는, 상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드, 상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드, 상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드, 및 상기 기판과 전기적으로 연결되는 공통 패드를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 발광 소자에 따르면, 적색광을 발광시키는 발광부의 크기를 청색광 또는 녹색광을 발광시키는 발광부보다 크게 하여, 적색광을 발광시키는 발광부의 발광 효율을 증대시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 1b, 도 1c, 및 도 1d는 도 1a의 발광 소자를 A-A'으로 절단한 단면도들로, 실시예들에 따른 발광 소자를 설명하는 도면들이다.
도 2a, 도 2b, 및 도 2c는 도 1a의 발광 소자의 제1 발광부 및 제2 발광부의 배치 구조를 설명하기 위한 평면도들이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 3b는 도 3a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예들에 따른 발광 소자를 설명하기 위한 단면도들이다.
도 9a 내지 도 26a는 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 26b는 도 9a 내지 도 26a의 발광 소자를 A-A'으로 절단한 단면도들이다.
도 27 및 도 28은 본 발명의 다른 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 29 및 도 30은 본 발명의 일 실시예에 따른 발광 소자들을 실장 기판 상에 실장하는 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다.
또한, 본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 발광 소자에 대하여 상세하게 설명한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 1b, 도 1c, 및 도 1d는 도 1a의 발광 소자를 A-A'으로 절단한 단면도들로, 실시예들에 따른 발광 소자를 설명하는 도면들이다.
도 1a 내지 도 1d를 참조하면, 발광 소자는, 기판(100), 기판(100) 상에 배치된 제1 발광부(LE1), 제2 발광부(LE2), 및 제3 발광부(LE3)를 포함할 수 있다.
일 실시예에 따르면, 기판(100)의 제1 면(102) 상에 제1 발광부(LE1) 및 제2 발광부(LE2)가 동일 평면에 배치되고, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 제3 발광부(LE3)가 배치될 수 있다. 제3 발광부(LE3)의 크기가 제1 발광부(LE1) 및 제2 발광부(LE2) 각각의 크기보다 클 수 있다. 이때, 발광부들(LE1, LE2, LE3) 각각의 크기는 발광되는 면적을 의미한다. 일 예로, 제1 발광부(LE1)는 제1 폭(WT1)을 가지며, 제2 발광부(LE2)는 제2 폭(WT2)을 가지고, 제3 발광부(LE3)는 제3 폭(WT3)을 가지는데, 제3 폭(WT3)은 제1 폭(WT1) 또는 제2 폭(WT2)보다 크며, 제1 폭(WT1) 및 제2 폭(WT2)은 서로 동일하거나 상이할 수 있다.
기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 경우, 제3 발광부(LE3)의 파장이 가장 길 수 있다. 일 예로, 제1 발광부(LE1)는 청색광을 발광시키고, 제2 발광부(LE2)는 녹색광을 발광시키고, 제3 발광부(LE3)는 적색광을 발광시킬 수 있다. 이와는 다르게, 제1 발광부(LE1)는 녹색광을 발광시키며, 제2 발광부(LE2)는 청색광을 발광시키고, 제3 발광부(LE3)는 적색광을 발광시킬 수 있다.
예를 들어, 제1 발광부(LE1)는 청색광을 발광시키고, 제2 발광부(LE2)는 녹색광을 발광시키고, 제3 발광부(LE3)는 적색광을 발광시키는 경우, 일반적으로 적색광을 발광시키는 제3 발광부(LE3)는 청색광을 발광시키는 제1 발광부(LE1) 또는 녹색광을 발광시키는 제2 발광부(LE2)보다 동일 면적에서 발광 효율이 낮다. 따라서, 본 실시예와 같이 제3 발광부(LE3)의 면적을 제1 발광부(LE1) 및 제2 발광부(LE2) 각각보다 크게 하여, 동일 전류를 인가할 때 동일한 발광량(발광 효율)을 낼 수 있다. 따라서, 발광 소자의 색균형(color balance)이 향상될 수 있다.
도 2a, 도 2b, 및 도 2c는 도 1a의 발광 소자의 제1 발광부 및 제2 발광부의 배치 구조를 설명하기 위한 평면도들이다.
도 2a에 도시된 일 예에 따르면, 평면적 관점에서, 제1 발광부(LE1)는 기판(100)의 일 측에 배치되며 제1 방향(DR1)을 장변 방향으로 하는 직사각형 구조를 가지며, 제2 발광부(LE2)는 제1 발광부(LE1)와 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 이격되어 기판(100)의 타 측에 배치되며 제1 방향(DR1)을 장변 방향으로 하는 직사각형 구조를 가질 수 있다. 일 예로, 제1 발광부(LE1)은 제1 폭(WT1)을 가지며, 제2 발광부(LE2)는 제2 폭(WT2)을 가질 수 있다. 제1 폭(WT1) 및 제2 폭(WT2)은 서로 동일하거나 상이할 수 있다. 제3 발광부(LE3)는 제1 발광부(LE1) 및 제2 발광부(LE2)와 제1 방향(DR1) 및 제2 방향(DR2)의 수직인 제3 방향(DR3)으로 이격되어 배치되며 기판(100)과 실질적으로 동일한 구조를 가질 수 있다. 제3 발광부(LE3)은 제1 폭(WT1) 및 제2 폭(WT2) 각각보다 큰 제3 폭(WT3)을 가질 수 있다.
도 2b에 도시된 다른 예에 따르면, 평면적 관점에서, 제1 발광부(LE1)가 청색광을 발광시키고 제2 발광부(LE2)가 녹색광을 발광시킬 때, 제1 발광부(LE1)의 크기가 제2 발광부(LE2)의 크기보다 클 수 있다. 이는 녹색광의 시인성이 청색광의 약 6배 이상 우수하기 때문에 청색광을 발광시키는 제1 발광부(LE1)의 크기를 녹색광을 발광시키는 제2 발광부(LE2)보다 크게 형성하여, 발광 소자의 색균형을 향상시킬 수 있다. 일 예로, 제1 발광부(LE1)는 제1 폭(WT1)을 가지며 제2 발광부(LE2)는 제2 폭(WT2)을 가지고 제3 발광부(LE3)은 제3 폭(WT3)을 가질 때, 제1 폭(WT1)이 제2 폭(WT2)보다 크고, 제3 폭(WT3)이 제1 폭(WT1)보다 클 수 있다.
본 개시가 청색광을 발광하는 제1 발광부(LE1)를 녹색광을 발광하는 제2 발광부(LE2)보다 크게 형성하여 청색광의 시인성을 향상시킨 것을 설명하지만, 본 개시가 이에 한정되는 것은 아니다. 일반적으로 청색광을 발광하는 제1 발광부(LE1)는 녹색광을 발광하는 제2 발광부(LE2)에 비해 외부양자효율이 높으므로, 청색광의 광도를 떨어뜨릴 필요가 있을 수 있다. 나아가, 백색광의 색 혼합비를 맞추기 위해 녹색광의 광도를 청색광의 광도보다 높일 필요가 있다. 이 때문에, 청색광과 녹색광의 광도를 적절하게 발광하도록, 청색광을 발광하는 제1 발광부(LE1)와 녹색광을 발광하는 제2 발광부(LE2)의 면적을 조절할 필요가 있으며, 경우에 따라, 제1 발광부(LE1)의 면적이 제2 발광부(LE2)의 면적보다 작을 수도 있다.
도 2c에 도시된 또 다른 예에 따르면, 평면적 관점에서, 제1 발광부(LE1)는 기판(100)의 일 측에 배치되며 삼각형 구조를 가지며, 제2 발광부(LE2)는 제1 발광부(LE1)와 이격되어 기판(100)의 타 측에 배치되며 삼각형 구조를 가질 수 있다. 제1 발광부(LE1)의 대변과 제2 발광부(LE2)의 대변이 서로 마주할 수 있다. 제1 발광부(LE1) 및 제2 발광부(LE2)는 서로 동일한 크기를 갖거나 상이한 크기를 가질 수 있으며, 제3 발광부(LE3)은 제1 발광부(LE1) 및 제2 발광부(LE2)보다 큰 크기를 가질 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 제1 발광부(LE1)는 제1-1 도전형 반도체층(본 명세서에서는 공통 n형 반도체층(COM_N))과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다.
제3 발광부(LE3)는 수직 적층된 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305)을 포함할 수 있다. 일 실시예에 따르면, 제3 발광부(LE3)는 제3 n형 반도체층(305)의 적어도 일부가 노출되도록 제3 p형 반도체층(312) 및 제3 활성층(310)이 식각되어 홀(HL)을 가질 수 있다. 제3 발광부(LE3)는 홀(HL)에 의해 노출된 제3 n형 반도체층(305)과 전기적으로 접촉하는 제1 오믹 패턴(OL1)과, 제3 p형 반도체층(312)과 전기적으로 접촉하는 제2 오믹 패턴(OL2)을 더 포함할 수 있다.
일 실시예에 따르면, 공통 n 형 반도체층(COM_N)은 제3 발광부(LE3)보다 작은 폭을 가질 수 있다. 한편, 공통 n형 반도체층(COM_N)과 제3 발광부(LE3)와 실질적으로 동일한 폭을 가질 수 있다.
공통 n형 반도체층(COM_N) 및 제3 n형 반도체층(305) 각각은 Si이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 p형 반도체층(112), 제2 p형 반도체층(212), 및 제3 p형 반도체층(312) 각각은 Mg가 도핑된 질화갈륨계 반도체층일 수 있다. 제1 활성층(110), 제2 활성층(210), 및 제3 활성층(310) 각각은 다중양자우물구조(Multi Quantum Well: MQW)을 포함할 수 있고, 원하는 피크 파장의 광을 방출하도록 그 조성비가 결정될 수 있다. 제1 투명 전극층(114) 및 제2 투명 전극층(214) 각각은 ZnO(Zinc Oxide), ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc Tin Oxide), FTO(Fluorine-doped Tin Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminum-doped Zinc Oxide) 등과 같은 투명 산화물층(Transparent Conductive Oxide: TCO)이 사용될 수 있다.
제1 오믹 패턴(OL1) 및 제2 오믹 패턴(OL2) 각각은 제1 투명 전극층(114) 및 제2 투명 전극층(214) 각각보다 높은 전기전도 특성을 갖는 물질을 포함할 수 있다. 제1 오믹 패턴(OL1) 및 제2 오믹 패턴(OL2) 각각은 Au, Ge, Be으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있으며, 투명 산화물층(Transparent Conductive Oxide: TCO)이 사용될 수있다. 예컨대, 제1 오믹 패턴(OL1)은 Au/Be 합금을 포함하고, 제2 오믹 패턴(OL2)은 Au/Ge 합금을 포함할 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다.
일 실시예에 따르면, 접착부(AD)는 투명한 절연성 물질을 포함할 수 있다. 접착부(AD)는 글래스(glass), 폴리머(polymer), 레지스트(resist) 또는 폴리이미드(polyimide)를 포함할 수 있다. 예컨대, 접착부(AD)는 SOG(Spin-On-Glass), BCB(BenzoCycloButadiene), HSQ(Hydrogen SilsesQuioxanes), 또는 SU-8 포토레지스트(photoresist) 등을 포함할 수 있다.
일 실시예에 따르면, 공통 n형 반도체층(COM_N)이 제3 발광부(LE3)보다 작은 경우, 접착부(AD)는 공통 n형 반도체층(COM_N)의 외측벽을 감싸며 배치될 수 있다.
도시되지 않았으나, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이에 컬러 필터가 더 제공될 수 있다. 컬러 필터는 제3 발광부(LE3)에서 발광한 광을 선택적으로 통과시키고 제1 발광부(LE1) 및 제2 발광부(LE2)에서 발광한 광을 차단시킬 수 있다.
발광 소자는, 제1 발광부(LE1)의 제1 투명 전극층(114)과 전기적으로 연결되는 제1 패드(PD1)와, 제2 발광부(LE2)의 제2 투명 전극층(214)과 전기적으로 연결되는 제2 패드(PD2)와, 제3 발광부(LE3)의 제2 오믹 패턴(OL2)과 전기적으로 연결되는 제3 패드(PD3)와, 제1 오믹 패턴(OL1) 및 공통 n형 반도체층(COM_N)과 전기적으로 연결되는 공통 패드(CPD)를 더 포함할 수 있다.
제3 발광부(LE3)의 제3 n형 반도체층(305) 상부에는 패시베이션막(PVT)이 더 제공되며, 패시베이션막(PVT)은 SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy 및 HfOx 등 중에 적어도 하나를 포함할 수 있다. 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은 패시베이션막(PVT) 상에 배치될 수 있다.
발광 소자는, 제1 패드(PD1)와 제1 투명 전극층(114) 사이를 전기적으로 연결하도록 패시베이션막(PVT), 제3 발광부(LE3) 및 접착부(AD)를 관통하는 제1 관통 전극(VE1)과, 제2 패드(PD2)와 제2 투명 전극층(214) 사이를 전기적으로 연결하도록 패시베이션막(PVT), 제3 발광부(LE3), 및 접착부(AD)를 관통하는 제2 관통 전극(VE2)과, 제3 패드(PD3)와 제2 오믹 패턴(OL2) 사이를 전기적으로 연결하도록 패시베이션막(PVT) 및 제3 발광부(LE3)를 관통하는 제3 관통 전극(VE3)을 더 포함할 수 있다.
또한, 발광 소자는, 공통 패드(CPD)와 제3 n형 반도체층(305) 사이를 전기적으로 연결하도록 패시베이션막(PVT) 및 제3 n형 반도체층(305)을 관통하는 제4 관통 전극(VE4)과, 공통 패드(CPD)와 공통 n형 반도체층(COM_N) 사이를 전기적으로 연결하도록 패시베이션막(PVT), 제3 발광부(LE3), 및 접착부(AD)를 관통하는 제5 관통 전극(VE5)을 더 포함할 수 있다. 일 실시예에 따르면, 제5 관통 전극(VE5)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)과 전기적으로 연결될 수 있다. 일 예로, 제5 관통 전극(VE5)은 발광 소자의 중앙에 배치될 수 있다.
제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 제4 관통 전극(VE4), 및 제5 관통 전극(VE5) 각각은 전극층(EL)과, 전극층(EL)의 외측벽을 감싸는 시드막(seed layer, SL), 시드막(SL)을 감싸는 베리어막(barrier layer, BL)을 포함할 수 있다. 전극층(EL) 및 시드막(SD)은 Cu와 같은 금속을 포함하며, 베리어막(BL)은 Ti, W, Ni, Ta으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 예컨대, 베리어막(BL)은 Ti/W, Ti/Ni, Ta, TaN 등을 포함할 수 있다.
도 1b 및 도 1d에 도시된 일 실시예에 따르면, 제1 관통 전극(VE1)은 제1 패드(PD1)와 일체형이며 패시베이션막(PVT) 상으로 연장된 부분을 제1 패드(PD1)로 한다. 제2 관통 전극(VE2)은 제2 패드(PD2)와 일체형이고 패시베이션막(PVT) 상으로 연장된 부분을 제2 패드(PD2)로 한다. 제3 관통 전극(VE3)은 제3 패드(PD3)와 일체형이고 패시베이션막(PVT) 상으로 연장된 부분을 제3 패드(PD3)로 한다. 제4 관통 전극(VE4) 및 제5 관통 전극(VE5)은 공통 패드(CPD)와 일체형이고 패시베이션막(PVT) 상으로 연장된 부분을 공통 패드(CPD)로 한다.
도 1c에 도시된 다른 실시예에 따르면, 제1 관통 전극(VE1) 상에 제1 패드(PD1)가 배치되고, 제2 관통 전극(VE2) 상에 제2 패드(PD2)가 배치되고, 제3 관통 전극(VE3) 상에 제3 패드(PD3)가 배치되고, 제4 관통 전극(VE4) 및 제5 관통 전극(VE5) 상에 공통 패드(CPD)가 각각 배치될 수 있다. 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은, Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 열거된 물질들의 합금을 포함할 수 있다.
평면적 관점에서, 도 1a에 도시된 바와 같이 기판(100)이 사각형 구조를 가질 경우, 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)는 기판(100)의 모서리 부분에 배치될 수 있다. 일 실시예에 따르면, 제5 관통 전극(VE5)이 발광 소자의 중앙에 배치될 때, 공통 패드(CPD)는 기판(100)의 가장자리에서 중앙 부위로 연장하는 구조를 가질 수 있다. 공통 패드(CPD)가 기판(100)의 가장자리에서 중앙 부위로 연장함으로써, 공통 패드(CPD)가 가장자리에만 배치되어 가장자리에 전류가 집중되는 것을 완화하고 넓은 영역에 걸쳐 전류를 분산시킬 수 있다.
다시 도 1a 및 도 1b를 참조하면, 발광 소자는, 제1 투명 전극층(114)과 제1 관통 전극(VE1) 사이에 배치되는 제1 금속 패턴(M1), 제2 투명 전극층(214)과 제2 관통 전극(VE2) 사이에 배치되는 제2 금속 패턴(M2), 제2 오믹 패턴(OL2)과 제3 관통 전극(VE3) 사이에 배치되는 제3 금속 패턴(M3), 제1 오믹 패턴(OL1)과 제4 관통 전극(VE4) 사이에 배치되는 제4 금속 패턴(M4), 및 공통 n형 반도체층(COM_N)과 제5 관통 전극(VE5) 사이에 배치되는 제5 금속 패턴(M5)을 더 포함할 수 있다. 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 제4 금속 패턴(M4), 및 제5 금속 패턴(M5) 각각은 Ti, Cr, Au, Al으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 예컨대, 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 제4 금속 패턴(M4), 및 제5 금속 패턴(M5) 각각은 Cr/Au, Ti/Al, 또는 Cr/Al를 포함할 수 있다.
제1 금속 패턴(M1)은 제1 투명 전극층(114) 및 제1 관통 전극(VE1) 사이에서, 제1 투명 전극층(114) 및 제1 관통 전극(VE1) 사이의 오믹 특성을 향상시킬 수 있다. 제2 금속 패턴(M2)은 제2 투명 전극층(214) 및 제2 관통 전극(VE2) 사이에서, 제2 투명 전극층(214) 및 제2 관통 전극(VE2) 사이의 오믹 특성을 향상시킬 수 있다. 제3 금속 패턴(M3)은 제2 오믹 패턴(OL2) 및 제3 관통 전극(VE3) 사이에서, 제2 오믹 패턴(OL2) 및 제3 관통 전극(VE3) 사이의 오믹 특성을 향상시킬 수 있다. 제4 금속 패턴(M4)은 제1 오믹 패턴(OL1) 및 제4 관통 전극(VE4) 사이에서, 제1 오믹 패턴(OL1) 및 제4 관통 전극(VE4) 사이의 오믹 특성을 향상시킬 수 있다. 제5 금속 패턴(M5)은 공통 n형 반도체층(COM_N) 및 제5 관통 전극(VE5) 사이에서, 공통 n형 반도체층(COM_N) 및 제5 관통 전극(VE5) 사이의 오믹 특성을 향상시킬 수 있다.
발광 소자는, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 제4 관통 전극(VE4), 및 제5 관통 전극(VE5) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다. 절연막(DL)은 SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
도 1d를 참조하면, 발광 소자는, 제1 패드(PD1) 상에 배치되는 제1 솔더 구조물(SS1), 제2 패드(PD2) 상에 배치되는 제2 솔더 구조물(SS2), 제3 패드(PD3) 상에 배치되는 제3 솔더 구조물(SS3), 및 공통 패드(CPD) 상에 배치되는 제4 솔더 구조물(SS4)을 더 포함할 수 있다. 일 예로, 제1 솔더 구조물(SS1), 제2 솔더 구조물(SS2), 제3 솔더 구조물(SS3), 및 제4 솔더 구조물(SS4) 각각은 In 또는 Sn 포함하는 솔더 볼(SD) 및 Ni, Co, Ti, 또는 Fe 중 하나를 포함하는 베리어막(BRL)이 적층된 구조를 가질 수 있다.
본 실시예에서는 공통 패드(CPD)가 공통 n형 반도체층(COM_N) 및 제3 n형 반도체층(305)을 전기적으로 연결하는 것을 예시적으로 설명하나, 공통 패드(CPD)가 제1 투명 전극층(114), 제2 투명 전극층(214), 및 제2 오믹 패턴(OL2)을 전기적으로 연결할 수도 있다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 3b는 도 3a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 발광 소자는 기판(100)과, 기판(100)의 제1 면(102) 상에 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다.
일 실시예에 따르면, 기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 경우, 제3 발광부(LE3)는 적색광을 발광시키며, 제1 발광부(LE1)는 청색광 또는 녹색광을 발광시키며, 제2 발광부(LE2)는 녹색광 또는 청색광을 발광시킬 수 있다.
제1 발광부(LE1)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다. 제3 발광부(LE3)는 수직 적층된 제3 투명 전극층(314), 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305)을 포함할 수 있다.
일 실시예에 따르면, 제1 투명 전극층(114), 제2 투명 전극층(214), 및 제3 투명 전극층(314) 각각은 ZnO(Zinc Oxide), ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc Tin Oxide), FTO(Fluorine-doped Tin Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminum-doped Zinc Oxide) 등과 같은 투명 산화물층(Transparent Conductive Oxide: TCO)이 사용될 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 예컨대, 접착부(AD)는 SOG, BCB, HSQ, 또는 SU-8 포토레지스트 등과 같은 투명하고 접착특성을 갖는 물질을 포함할 수 있다.
발광 소자는, 제1 발광부(LE1)의 제1 투명 전극층(114)과 전기적으로 연결되는 제1 패드(PD1)와, 제2 발광부(LE2)의 제2 투명 전극층(214)과 전기적으로 연결되는 제2 패드(PD2)와, 제3 발광부(LE3)의 제3 투명 전극층(314)과 전기적으로 연결되는 제3 패드(PD3)와, 제3 n형 반도체층(305) 및 공통 n형 반도체층(COM_N)과 전기적으로 연결되는 공통 패드(CPD)를 더 포함할 수 있다.
제3 발광부(LE3)의 제3 n형 반도체층(305) 상부에는 패시베이션막(PVT)이 더 제공되며, 제1 패드(PD1), 제2 패드(PD2), 및 제3 패드(PD3) 각각은 패시베이션막(PVT) 상에 배치되고, 공통 패드(CPD)는 패시베이션막(PVT)을 관통하여 제3 n형 반도체층(305)과 공통 n형 반도체층(COM_N)을 전기적으로 접촉할 수 있다.
발광 소자는, 제1 패드(PD1)와 제1 투명 전극층(114)을 전기적으로 연결하도록 패시베이션막(PVT), 제3 발광부(LE3) 및 접착부(AD)를 관통하는 제1 관통 전극(VE1)과, 제2 패드(PD2)와 제2 투명 전극층(214)을 전기적으로 연결하도록 패시베이션막(PVT), 제3 발광부(LE3), 접착부(AD)를 관통하는 제2 관통 전극(VE2)과, 제3 패드(PD3)와 제3 투명 전극층(314)을 전기적으로 연결하도록 패시베이션막(PVT) 및 제3 발광부(LE3)를 관통하는 제3 관통 전극(VE3)을 더 포함할 수 있다. 일 실시예에 따르면, 제1 관통 전극(VE1)은 제2 관통 전극(VE2) 각각은 동일한 높이(height)를 가질 수 있다.
또한, 발광 소자는, 제3 n형 반도체층(305)과 전기적으로 접촉하고 있는 공통 패드(CPD)를 공통 n형 반도체층(COM_N)과 전기적으로 연결하도록 제3 발광부(LE3) 및 접착부(AD)를 관통하는 제4 관통 전극(VE4)을 더 포함할 수 있다. 일 실시예에 따르면, 제4 관통 전극(VE4)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 배치될 수 있다. 일 예로, 제4 관통 전극(VE4)은 기판(100)의 중앙에 배치될 수 있다.
제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 및 제4 관통 전극(VE4) 각각은 전극층(EL)과, 전극층(EL)의 외측벽을 감싸는 시드막(SL), 시드막(SL)을 감싸는 베리어막(BL)을 포함할 수 있다. 전극층(EL) 및 시드막(SL)은 Cu와 같은 금속을 포함하며, 베리어막(BL)은 Ti, W, Ni, Ta으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 예컨대, 베리어막(BL)은 Ti/W, Ti/Ni, Ta/TaN를 포함할 수 있다.
평면적 관점에서 기판(100)이 사각형 구조를 가질 경우, 제1 패드(PD1), 제2 패드(PD2), 및 제3 패드(PD3) 각각은 기판(100)의 모서리 부분에 배치되고, 공통 패드(CPD)는 기판(100)의 중앙에 배치될 수 있다.
발광 소자는, 제1 투명 전극층(114)과 제1 관통 전극(VE1) 사이에 배치되는 제1 금속 패턴(M1), 제2 투명 전극층(214)과 제2 관통 전극(VE2) 사이에 배치되는 제2 금속 패턴(M2), 제3 투명 전극층(314)과 제3 관통 전극(VE3) 사이에 배치되는 제3 금속 패턴(M3), 및 공통 n형 반도체층(COM_N)과 제4 관통 전극(VE4) 사이에 배치되는 제4 금속 패턴(M4)을 더 포함할 수 있다. 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 및 제4 금속 패턴(M4) 각각은 Ti, Cr, Au, Al으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 예컨대, 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 및 제4 금속 패턴(M4), 각각은 Cr/Au, Ti/Al, 또는 Cr/Al를 포함할 수 있다.
발광 소자는, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 및 제4 관통 전극(VE4) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다.
도 3a 및 도 3b에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은 도 1a 및 도 1b에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다. 도 4의 발광 소자의 평면도는 도 3a를 참조한다.
도 3a 및 도 4를 참조하면, 발광 소자는 기판(100), 기판(100)의 제1 면(102) 상에서 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다. 기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 수 있다.
제1 발광부(LE1)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다.
제3 발광부(LE3)는 수직 적층된 제3 투명 전극층(314), 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305)을 포함할 수 있다. 일 실시예에 따르면, 제3 발광부(LE3)는, 제3 투명 전극층(314), 제3 p형 반도체층(312), 및 제3 활성층(310)의 일부를 식각하여 제3 n형 반도체층(305)의 일부를 노출시키는 홀(HL)을 포함할 수 있다. 제3 발광부(LE3)의 홀(HL)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 폭(W2)보다 작을 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 일 실시예에 따르면, 접착부(AD)는 제3 발광부(LE3)의 홀(HL) 내부를 채우며 배치될 수 있다.
발광 소자는, 제1 투명 전극층(114)과 전기적으로 연결되는 제1 관통 전극(VE1) 및 제1 패드(PD1)와, 제2 투명 전극층(214)과 전기적으로 연결되는 제2 관통 전극(VE2) 및 제2 패드(PD2)와, 제3 투명 전극층(314)과 전기적으로 연결되는 제3 관통 전극(VE3) 및 제3 패드(PD3)와, 제3 n형 반도체층(305) 및 공통 n형 반도체층(COM_N)과 전기적으로 연결되는 제4 관통 전극(VE4) 및 공통 패드(CPD)를 더 포함할 수 있다. 발광 소자는, 제3 n형 반도체층(305) 상에 패시베이션막(PVT)과, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 및 제3 관통 전극(VE3) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다. 일 실시예에 따르면, 제4 관통 전극(VE4)의 외측벽에는 절연막(DL)이 배치되지 않을 수 있다.
일 실시예에 따르면, 공통 패드(CPD)는 패시베이션막(PVT)을 관통하여 제3 n형 반도체층(305)과 전기적으로 접촉할 수 있다. 공통 패드(CPD)와 전기적으로 연결된 제4 관통 전극(VE4)은, 제3 n형 반도체층(305)을 관통하여 제3 발광부(LE3)의 홀(HL) 내에 배치될 수 있다. 제4 관통 전극(VE4)의 외측벽에는 절연막(DL)이 배치되지 않지만, 제3 발광부(LE3)의 홀(HL) 내부에 투명한 절연성 물질을 포함하는 접착부(AD)가 배치되어 제3 발광부(LE3)의 제3 활성층(310), 제3 p형 반도체층(312), 및 제3 투명 전극층(314)과 절연될 수 있다. 또한, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에도 접착부(AD)가 채워져, 공통 n형 반도체층(COM_N)과 전기적으로 접촉하는 제4 관통 전극(VE4)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 절연될 수 있다.
도 4 에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은, 도 1a, 도 1b, 도 3a 및 도 3b에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도들이다. 도 5a 및 도 5b의 발광 소자의 평면도는 도 3a를 참조한다.
도 3a, 도 5a 및 도 5b를 참조하면, 발광 소자는 기판(100), 기판(100)의 제1 면(102) 상에서 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다. 기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 수 있다.
제1 발광부(LE1)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다.
제3 발광부(LE3)는 수직 적층된 제3 투명 전극층(314), 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305)을 포함할 수 있다. 일 실시예에 따르면, 제3 발광부(LE3)는, 제3 투명 전극층(314), 제3 p형 반도체층(312), 및 제3 활성층(310)의 일부를 식각하여 제3 n형 반도체층(305)의 일부를 노출시키는 홀(HL)을 포함할 수 있다. 제3 발광부(LE3)의 홀(HL)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 폭(W2)보다 작을 수 있다.
발광 소자는, 제1 투명 전극층(114) 상에서 제1 반도체 구조물(SC1)을 덮는 제1 패시베이션막(PVT1)과, 제2 투명 전극층(214) 상에서 제2 반도체 구조물(SC2)을 덮는 제2 패시베이션막(PVT2)과, 제3 투명 전극층(314) 상에서 제3 발광부(LE3)의 일 면을 덮는 제3 패시베이션막(PVT3)과, 제3 n형 반도체층(305) 상에서 제3 발광부(LE3)의 일 면에 대향하는 타 면을 덮는 제4 패시베이션막(PVT4)을 더 포함할 수 있다. 예컨대, 제1 패시베이션막(PVT1), 제2 패시베이션막(PVT2), 제3 패시베이션막(PVT3), 및 제4 패시베이션막(PVT4) 각각은 SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy 및 HfOx 등으로 이루어진 군들로부터 선택된 적어도 하나를 포함하는 절연성 물질일 수 있다.
일 실시예에 따르면, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 배치되는 공통 n형 반도체층(COM_N) 상에는 제1 패시베이션막(PVT1) 및 제2 패시베이션막(PVT2)이 각각 배치되지 않아, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 배치되는 공통 n형 반도체층(COM_N)이 노출될 수 있다. 또한, 제3 패시베이션막(PVT3)은 홀(HL)의 저면에는 배치되지 않아 홀(HL) 저면의 제3 n형 반도체층(305)을 노출시킬 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 일 실시예에 따르면, 접착부(AD)는 제3 발광부(LE3)의 홀(HL) 내부를 채우며 배치될 수 있다.
일 실시예에 따르면, 접착부(AD)는 투명하고 전기 전도성을 가지며 접착 특성을 갖는 물질을 포함할 수 있다. 예컨대, 접착부(AD)는 투명 산화물층(Transparent Conductive Oxide: TCO), 등방성 도전성 접착제 (Isotropic Conductive Adhesives : ICAs), 이방성 도전성 접착제(anisotropic conductive adhesives; ACAs)등과 같은 물질을 포함할 수 있다.
발광 소자는, 제1 투명 전극층(114)과 전기적으로 연결되는 제1 관통 전극(VE1) 및 제1 패드(PD1)와, 제2 투명 전극층(214)과 전기적으로 연결되는 제2 관통 전극(VE2) 및 제2 패드(PD2)와, 제3 투명 전극층(314)과 전기적으로 연결되는 제3 관통 전극(VE3) 및 제3 패드(PD3)와, 제3 n형 반도체층(305)과 전기적으로 연결되는 제4 관통 전극(VE4) 및 공통 패드(CPD)를 더 포함할 수 있다. 또한, 발광 소자는, 제3 n형 반도체층(305) 상에 패시베이션막(PVT)과, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 및 제3 관통 전극(VE3) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다. 일 실시예에 따르면, 제4 관통 전극(VE4)의 외측벽에는 절연막(DL)이 배치되지 않을 수 있다.
도 5a에 도시된 일 실시예에 따르면, 제4 관통 전극(VE4)은 패시베이션막(PVT)을 관통하여 제3 n형 반도체층(305)의 일 면과 전기적으로 접촉할 수 있다. 전술한 바와 같이 접착부(AD)가 전기 전도성을 갖는 물질을 포함함으로써, 제4 관통 전극(VE4)이 제3 n형 반도체층(305)의 일 면과 전기적으로 연결되며, 제3 발광부(LE3)의 홀(HL)에 의해 노출된 제3 n형 반도체층(305)은 접착부(AD)와 전기적으로 접할 수 있다. 또한, 접착부(AD)는 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)과 전기적으로 접할 수 있다. 따라서, 공통 패드(CPD)는 제4 관통 전극(VE4)을 통해 제3 n형 반도체층(305), 접착부(AD), 및 공통 n형 반도체층(COM_N)과 전기적으로 연결될 수 있다.
도 5b에 도시된 다른 실시예에 따르면, 제4 관통 전극(VE4)은 패시베이션막(PVT) 및 제3 발광부(LE3)의 제3 n형 반도체층(305)을 관통하여 제3 n형 반도체층(305)과 전기적으로 연결될 수 있다. 이 경우, 제4 관통 전극(VE4)의 외측벽이 제3 n형 반도체층(305)과 전기적으로 접함으로써, 제4 관통 전극(VE4)과 제3 n형 반도체층(305)이 접하는 면적을 증가시킬 수 있다. 이어서, 제4 관통 전극(VE4)은 제3 발광부(LE3)의 홀(HL)에 채워진 접착부(AD)와 전기적으로 접할 수 있다. 또한, 접착부(AD)는 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)과 전기적으로 접할 수 있다. 따라서, 공통 패드(CPD)는 제4 관통 전극(VE4)을 통해 제3 n형 반도체층(305), 접착부(AD), 및 공통 n형 반도체층(COM_N)과 전기적으로 연결될 수 있다.
도 5b에서 제4 관통 전극(VE4)이 패시베이션막(PVT) 및 제3 발광부(LE3)의 제3 n형 반도체층(305)을 관통하는 것으로 도시하였으나, 제4 관통 전극(VE4)은 패시베이션막(PVT) 및 제3 발광부(LE3)의 제3 n형 반도체층(305)을 관통하고, 접착부(AD)의 적어도 일부를 관통할 수도 있다. 또는, 제4 관통 전극(VE4)은 패시베이션막(PVT) 및 제3 발광부(LE3)의 제3 n형 반도체층(305)을 관통하고, 접착부(AD)를 관통하여 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)과 접할 수도 있다.
도 5a 및 도 5b에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은, 도 1a, 도 1b, 도 3a, 도 3b, 도 4a 및 도 4b에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다. 도 6의 발광 소자의 평면도는 도 3a를 참조한다.
도 3a 및 도 6을 참조하면, 발광 소자는 기판(100)과, 기판(100)의 제1 면(102) 상에서 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다. 기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 수 있다.
제1 발광부(LE1)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다.
제3 발광부(LE3)는 수직 적층된 제3 n형 반도체층(305), 제3 활성층(310), 제3 p형 반도체층(312), 및 제3 투명 전극층(314)을 포함할 수 있다. 일 실시예에 따르면, 제3 발광부(LE3)는, 제3 투명 전극층(314), 제3 p형 반도체층(312), 및 제3 활성층(310)의 일부를 식각하여 제3 n형 반도체층(305)의 일부를 노출시키는 홀(HL)을 포함할 수 있다. 제3 발광부(LE3)의 홀(HL)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 폭(W2)보다 작을 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 예컨대, 접착부(AD)는 SOG, BCB, HSQ, 또는 SU-8 포토레지스트와 같은 투명하고 접착특성을 갖는 물질을 포함할 수 있다.
발광 소자는, 제1 투명 전극층(114)과 전기적으로 연결되는 제1 관통 전극(VE1) 및 제1 패드(PD1)와, 제2 투명 전극층(214)과 전기적으로 연결되는 제2 관통 전극(VE2) 및 제2 패드(PD2)와, 제3 투명 전극층(314)과 전기적으로 연결되는 제3 관통 전극(VE3) 및 제3 패드(PD3)와, 제3 n형 반도체층(305) 및 공통 n형 반도체층(COM_N)과 전기적으로 연결되는 제4 관통 전극(VE4) 및 공통 패드(CPD)를 더 포함할 수 있다.
발광 소자는, 제3 투명 전극층(314) 상에 배치되는 패시베이션막(PVT)과, 제1 관통 전극(VE1) 및 제2 관통 전극(VE2) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다. 일 실시예에 따르면, 패시베이션막(PVT)은 제3 발광부(LE3)의 홀(HL)을 채우고 제3 투명 전극층(314)의 상부면으로 연장될 수 있다. 또한, 제3 관통 전극(VE3) 및 제4 관통 전극(VE4) 각각의 외측벽에는 절연막(DL)이 배치되지 않을 수 있다.
일 실시예에 따르면, 제3 관통 전극(VE3)은 패시베이션막(PVT)을 관통하여 제3 투명 전극층(314)과 전기적으로 접촉할 수 있다. 제3 관통 전극(VE3)은 패시베이션막(PVT)에 의해 외부와 절연되기 때문에 제3 관통 전극(VE3)의 외측벽을 감싸는 추가 절연막(DL)이 필요하지 않을 수 있다.
일 실시예에 따르면, 제4 관통 전극(VE4)은 제3 발광부(LE3)의 홀(HL)을 채우는 패시베이션막(PVT), 제3 n형 반도체층(305), 및 접착부(AD)를 관통할 수 있다. 제4 관통 전극(VE4)이 패시베이션막(PVT)이 채워진 홀(HL)을 관통하여, 제4 관통 전극(VE4)의 외측벽을 감싸는 절연막(DL)이 필요하지 않을 수 있다. 또한, 절연막(DL)이 외측벽을 감싸지 않아, 제4 관통 전극(VE4)이 제3 n형 반도체층(305)을 관통하는 동안 제4 관통 전극(VE4)의 외측벽이 제3 n형 반도체층(305)과 전기적으로 접함으로써, 제4 관통 전극(VE4)과 제3 n형 반도체층(305)이 접하는 면적을 증가시킬 수 있다. 이어서, 제4 관통 전극(VE4)은 절연성 물질을 포함하는 접착부(AD)를 관통하여 공통 n형 반도체층(COM_N)과 전기적으로 접할 수 있다. 이로써, 제4 관통 전극(VE4)은 제3 n형 반도체층(305)과 공통 n형 반도체층(COM_N)과 전기적으로 접할 수 있다.
도 6 에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은, 도 1a, 도 1b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 및 도 5b에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다. 도 7의 발광 소자의 평면도는 도 3a를 참조한다.
도 3a 및 도 7을 참조하면, 발광 소자는 기판(100)과, 기판(100)의 제1 면(102) 상에서 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다. 기판(100)의 제1 면(102)에 대향하는 제2 면(104)이 광 추출면일 수 있다.
제1 발광부(LE1)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)을 포함할 수 있다. 제2 발광부(LE2)는 공통 n형 반도체층(COM_N)과, 수직 적층된 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 포함할 수 있다. 공통 n형 반도체층(COM_N) 상에 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)이 서로 이격되어 배치될 수 있다. 즉, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 공통 n형 반도체층(COM_N)이 노출시킬 수 있다.
제3 발광부(LE3)는 수직 적층된 제3 n형 반도체층(305), 제3 활성층(310), 제3 p형 반도체층(312), 및 제3 투명 전극층(314)을 포함할 수 있다. 일 실시예에 따르면, 제3 발광부(LE3)는, 제3 투명 전극층(314), 제3 p형 반도체층(312), 및 제3 활성층(310)의 일부를 식각하여 제3 n형 반도체층(305)의 일부를 노출시키는 홀(HL)을 포함할 수 있다. 제3 발광부(LE3)의 홀(HL)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)의 폭(W2)보다 작을 수 있다.
발광 소자는, 제1 투명 전극층(114) 상에서 제1 반도체 구조물(SC1)을 덮는 제1 패시베이션막(PVT1)과, 제2 투명 전극층(214) 상에서 제2 반도체 구조물(SC2)을 덮는 제2 패시베이션막(PVT2)과, 제3 투명 전극층(314) 상에서 제3 발광부(LE3)의 일 면을 덮으며 제3 발광부(LE3)의 홀(HL)을 채우는 제3 패시베이션막(PVT3)을 더 포함할 수 있다. 예컨대, 제1 패시베이션막(PVT1), 제2 패시베이션막(PVT2), 및 제3 패시베이션막(PVT3) 각각은 SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 절연물질일 수 있다. 일 실시예에 따르면, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 배치되는 공통 n형 반도체층(COM_N) 상에는 제1 패시베이션막(PVT1) 및 제2 패시베이션막(PVT2)이 각각 배치되지 않아, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 배치되는 공통 n형 반도체층(COM_N)이 노출될 수 있다.
발광 소자는 제1 반도체 구조물(SC1)의 상부면 및 측면을 덮는 제1 패시베이션막(PVT1)과, 제2 반도체 구조물(SC2)의 상부면 및 측면을 덮는 제2 패시베이션막(PVT2)과, 제3 발광부(LE3)의 홀(HL)의 내측벽과 제3 투명 전극층(314)의 상부면 및 측면을 덮는 제3 패시베이션막(PVT3)을 더 포함할 수 있다. 제1 패시베이션막(PVT1), 제2 패시베이션막(PVT2), 제3 패시베이션막(PVT3)은 SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 절연물질일 수 있다. 제1 패시베이션막(PVT1), 제2 패시베이션막(PVT2), 제3 패시베이션막(PVT3)에 의해 공통 n형 반도체층(COM_N) 및 제3 n형 반도체층(305)의 적어도 일부가 노출될 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 접착부(AD)는 공통 n형 반도체층(COM_N) 상에 배치된 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이를 채우고, 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2)과 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 일 실시예에 따르면, 접착부(AD)는 제3 발광부(LE3)의 홀(HL) 내부를 채우며 배치될 수 있다.
일 실시예에 따르면, 접착부(AD)는 투명하고 전기 전도성을 가지며 접착 특성을 갖는 물질을 포함할 수 있다. 예컨대, 접착부(AD)는 투명 산화물층(Transparent Conductive Oxide: TCO), 등방성 도전성 접착제 (Isotropic Conductive Adhesives : ICAs), 이방성 도전성 접착제(anisotropic conductive adhesives; ACAs)등과 같은 물질을 포함할 수 있다.
발광 소자는, 제1 관통 전극(VE1) 및 제2 관통 전극(VE2) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다. 일 실시예에 따르면, 제3 관통 전극(VE3) 및 제4 관통 전극(VE4) 각각의 외측벽에는 절연막(DL)이 배치되지 않을 수 있다.
일 실시예에 따르면, 제3 관통 전극(VE3)은 제3 패시베이션막(PVT3)을 관통하여 제3 투명 전극층(314)과 전기적으로 접촉할 수 있다. 제3 관통 전극(VE3)은 제3 패시베이션막(PVT3)에 의해 외부와 절연되기 때문에 제3 관통 전극(VE3)의 외측벽을 감싸는 추가 절연막(DL)이 필요하지 않을 수 있다.
일 실시예에 따르면, 제4 관통 전극(VE4)은 제3 발광부(LE3)의 홀(HL)을 채우는 제3 패시베이션막(PVT3), 제3 n형 반도체층(305), 및 접착부(AD)를 관통할 수 있다. 제4 관통 전극(VE4)이 제3 패시베이션막(PVT3)이 채워진 홀(HL)을 관통하여, 제4 관통 전극(VE4)의 외측벽을 감싸는 절연막(DL)이 필요하지 않을 수 있다. 또한, 절연막(DL)이 외측벽을 감싸지 않아, 제4 관통 전극(VE4)이 제3 n형 반도체층(305)을 관통하는 동안 제4 관통 전극(VE4)의 외측벽이 제3 n형 반도체층(305)과 전기적으로 접함으로써, 제4 관통 전극(VE4)과 제3 n형 반도체층(305)이 접하는 면적을 증가시킬 수 있다. 이어서, 제4 관통 전극(VE4)은 전기 전도성을 갖는 물질을 포함하는 접착부(AD)과 전기적으로 접할 수 있다. 또한, 접착부(AD)는 제1 반도체 구조물(SC1) 및 제2 반도체 구조물(SC2) 사이에 노출된 공통 n형 반도체층(COM_N)과 전기적으로 접할 수 있다. 따라서, 공통 패드(CPD)는 제4 관통 전극(VE4)을 통해 제3 n형 반도체층(305), 접착부(AD), 및 공통 n형 반도체층(COM_N)과 전기적으로 연결될 수 있다.
도 7에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은, 도 1a, 도 1b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 및 도 6에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예들에 따른 발광 소자를 설명하기 위한 단면도들이다. 도 8a 및 도 8b의 발광 소자의 평면도는 도 3a를 참조한다.
도 3a, 도 8a 및 도 8b를 참조하면, 발광 소자는, 기판(100)과, 기판(100)의 제1 면(102) 상에서 동일 평면에 배치되는 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제1 발광부(LE1) 및 제2 발광부(LE2) 상에 배치되는 제3 발광부(LE3)를 포함할 수 있다. 기판(100)의 제1 면(102)에 대향하는 제2 면(104)은 광추출면일 수 있다.
제1 발광부(LE1)는 수직 적층된 제1 n형 반도체층(105), 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함할 수 있다. 제2 발광부(LE2)는 수직 적층된 제2 n형 반도체층(205), 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함할 수 있다. 제3 발광부(LE3)는 수직 적층된 제3 투명 전극층(314), 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305)을 포함할 수 있다.
도 8a에 도시된 일 실시예 따르면, 기판(100)은 Si, SiC 등과 같은 전도성 기판(100)을 채용할 수 있다. 제1 발광부(LE1) 및 제2 발광부(LE2)는 서로 이격되며, 제1 발광부(LE1) 및 제2 발광부(LE2)에 의해 기판(100)의 일부가 노출될 수 있다. 제1 발광부(LE1)는 기판(100)의 제1 면(102) 상에 제1 본딩층(BDL1)에 의해 본딩될 수 있다. 제2 발광부(LE2)는 제1 발광부(LE1)와 이격하여 기판(100)의 제1 면(102) 상에 제2 본딩층(BDL2)에 의해 본딩될 수 있다. 예컨대, 제1 본딩층(BDL1) 및 제2 본딩층(BDL2)는 솔더(solder)나 금속 본딩물질(예로 Au, AuSn, CuSn 등), 투명 산화물층(Transparent Conductive Oxide: TCO), 등방성 도전성 접착제 (Isotropic Conductive Adhesives : ICAs), 이방성 도전성 접착제(anisotropic conductive adhesives; ACAs) 등과 같은 도전성 물질을 포함할 수 있다. 제1 본딩층(BDL1)에 의해 제1 발광부(LE1)의 제1 n형 반도체층(105)은 기판(100)과 전기적으로 연결되며, 제2 본딩층(BDL2)에 의해 제2 발광부(LE2)의 제2 n형 반도체층(205)은 기판(100)과 전기적으로 연결될 수 있다. 따라서, 기판(100), 제1 n형 반도체층(105) 및 제2 n형 반도체층(205)은 서로 전기적으로 연결될 수 있다.
도 8b에 도시된 다른 실시예에 따르면, 기판(100)은 비전도성 기판(100)일 수 있다. 제1 발광부(LE1) 및 제2 발광부는 서로 이격되어 배치되되, 제1 발광부(LE1) 및 제2 발광부(LE2)와 기판(100)의 제1 면(102) 사이에 본딩층(BDL)가 배치될 수 있다. 본딩층(BDL)에 의해 제1 발광부(LE1) 및 제2 발광부(LE2)는 기판(100)의 제1 면(102) 상에 서로 이격되어 본딩될 수 있다. 예컨대, 본딩층(BDL)는 금속 패턴 및 솔더(solder)나 금속 본딩물질(예로 Au, AuSn, CuSn 등), 투명 산화물층(Transparent Conductive Oxide: TCO), 등방성 도전성 접착제 (Isotropic Conductive Adhesives : ICAs), 이방성 도전성 접착제(anisotropic conductive adhesives; ACAs) 등과 같은 전도성 물질을 포함할 수 있다. 본딩층(BDL)는 제1 발광부(LE1)의 제1 n형 반도체층(105)과 전기적으로 연결되고, 제2 발광부(LE2)의 제2 n형 반도체층(205)과 전기적으로 연결될 수 있다. 또한, 제1 발광부(LE1) 및 제2 발광부(LE2) 사이로 연장될 수 있다. 따라서, 본딩층(BDL), 제1 n형 반도체층(105), 및 제2 n형 반도체층(205)은 서로 전기적으로 연결될 수 있다.
도 8a 및 도 8b를 참조하면, 제3 발광부(LE3)는, 제3 투명 전극층(314), 제3 p형 반도체층(312), 및 제3 활성층(310)의 일부를 식각하여 제3 n형 반도체층(305)의 일부를 노출시키는 홀(HL)을 포함할 수 있다. 도 8a에서 제3 발광부(LE3)의 홀(HL)은 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에 노출된 기판(100)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에 노출된 기판(100)의 폭(W2)보다 작을 수 있다. 도 8b에서 제3 발광부(LE3)의 홀(HL)은 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에 노출된 본딩층(BDL)의 적어도 일부에 대응되는 위치일 수 있다. 또한, 홀(HL)의 폭(W1)은 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에 노출된 본딩층(BDL)의 폭(W2)보다 작을 수 있다.
발광 소자는, 제1 발광부(LE1) 및 제2 발광부(LE2)와, 제3 발광부(LE3) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 접착시키는 접착부(AD)를 더 포함할 수 있다. 일 예로, 기판(100)에 배치된 제1 발광부(LE1) 및 제2 발광부(LE2) 사이를 채우고, 제1 발광부(LE1) 및 제2 발광부(LE2)와 제3 발광부(LE3) 사이를 채우며 배치될 수 있다. 예컨대, 접착부(AD)는 SOG, BCB, HSQ, 또는 SU-8 포토레지스트와 같은 투명하고 접착특성을 갖는 물질을 포함할 수 있다. 일 실시예에 따르면, 발광 소자는 제3 발광부(LE3)의 홀(HL)을 채우며 배치될 수 있다.
발광 소자는, 제1 투명 전극층(114)과 전기적으로 연결되는 제1 관통 전극(VE1) 및 제1 패드(PD1)와, 제2 투명 전극층(214)과 전기적으로 연결되는 제2 관통 전극(VE2) 및 제2 패드(PD2)와, 제3 투명 전극층(314)과 전기적으로 연결되는 제3 관통 전극(VE3) 및 제3 패드(PD3)를 더 포함할 수 있다. 도 8a의 일 예에 따르면, 제3 n형 반도체층(305) 및 기판(100)을 전기적으로 연결하여, 제1 n형 반도체층(105), 제2 n형 반도체층(205), 및 제3 n형 반도체층(305)과 전기적으로 연결되는 제4 관통 전극(VE4) 및 공통 패드(CPD)를 더 포함할 수 있다. 도 8b의 다른 예에 따르면, 제3 n형 반도체층(305) 및 본딩층(BDL)을 전기적으로 연결하여 제1 n형 반도체층(105), 제2 n형 반도체층(205), 및 제3 n형 반도체층(305)과 전기적으로 연결되는 제4 관통 전극(VE4) 및 공통 패드(CPD)를 더 포함할 수 있다.
발광 소자는, 제3 n형 반도체층(305) 상에 배치되는 패시베이션막(PVT)과, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 및 제3 관통 전극(VE3) 각각의 외측벽을 감싸는 절연막(DL)을 더 포함할 수 있다.
일 실시예에 따르면, 공통 패드(CPD)는 패시베이션막(PVT)을 관통하여 제3 n형 반도체층(305)과 전기적으로 접촉할 수 있다. 공통 패드(CPD)와 전기적으로 연결된 제4 관통 전극(VE4)은, 제3 n형 반도체층(305)을 관통하여 제3 발광부(LE3)의 홀(HL) 내에 배치될 수 있다. 제4 관통 전극(VE4)의 외측벽에는 절연막(DL)이 배치되지 않지만, 제3 발광부(LE3)의 홀(HL) 내부에 절연성 물질을 포함하는 접착부(AD)가 배치되어 제3 발광부(LE3)의 제3 활성층(310), 제3 p형 반도체층(312), 및 제3 투명 전극층(314)과 절연될 수 있다. 또한, 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에도 접착부(AD)가 채워져, 기판(100) 또는 본딩층(BDL)와 전기적으로 접촉하는 제4 관통 전극(VE4)은 제1 발광부(LE1)의 측면 및 제2 발광부(LE2)의 측면과 각각 절연될 수 있다.
도 8a 및 도 8b에서 상세하게 설명되지 않은 발광 소자에 대한 구성 및 특성은, 도 1a, 도 1b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6, 도 7a, 및 도 7b에서 설명된 발광 소자의 구성 및 특성과 동일하여 그 상세한 설명을 생략한다.
이하, 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기로 한다. 본 실시예에서는 도 1a 및 도 1d에서 설명된 발광 소자를 제조하는 방법을 예시적으로 설명하기로 한다.
도 9a 내지 도 26a는 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 평면도들이고, 도 9b 내지 도 26b는 도 9a 내지 도 26a의 발광 소자를 A-A'으로 절단한 단면도들이다.
도 9a 및 도 9b를 참조하면, 제1 기판(100) 상에 공통 n형 반도체층(COM_N)을 성장시킬 수 있다.
기판(100)은 제1 발광부(LE1)가 배치되는 제1 영역(AR1)과, 제2 발광부(LE2)가 배치되는 제2 영역(AR2)을 포함할 수 있다.
공통 n형 반도체층(COM_N)은 MOCVD(Metal-Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy), MOC(Metal-Organic Chloride) 등의 성장법을 이용하여 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 기판(100)의 제1 영역(AR1)을 노출시키도록 공통 n형 반도체층(COM_N) 상에 제1 마스크 패턴(MS1)을 형성하고, 제1 영역(AR1) 상에 제1 활성층(110) 및 제1 p형 반도체층(112)을 순차적으로 성장시킬 수 있다. 일 예로, 제1 마스크 패턴(MS1)은 SiOx 또는 SiNx을 포함할 수 있다.
제1 활성층(110) 및 제1 p형 반도체층(112)은 MOCVD, MBE, HVPE, 또는 MOC 등의 성장법을 이용하여 형성할 수 있다.
제1 활성층(110) 및 제1 p형 반도체층(112)을 형성한 후, 제1 마스크 패턴(MS1)을 제거할 수 있다.
도 11a 및 도 11b를 참조하면, 기판(100)의 제2 영역(AR2)을 노출시키도록 공통 n형 반도체층(COM_N) 상에 제2 마스크 패턴(MS2)을 형성하고, 제2 영역(AR2) 상에 제2 활성층(210) 및 제2 p형 반도체층(212)을 순차적으로 성장시킬 수 있다. 일 예로, 제2 마스크 패턴(MS2)은 SiOx 또는 SiNx을 포함할 수 있다.
제2 활성층(210) 및 제2 p형 반도체층(212)은 MOCVD, MBE, HVPE, 또는 MOC 등의 성장법을 이용하여 형성할 수 있다.
제2 활성층(210) 및 제2 p형 반도체층(212)을 형성한 후, 제2 마스크 패턴(MS2)을 제거할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 p형 반도체층(112) 및 제2 p형 반도체층(212) 각각 상부에 제1 투명 전극층(114) 및 제2 투명 전극층(214) 각각 형성할 수 있다.
일 예로, 제1 p형 반도체층(112) 및 제2 p형 반도체층(212)이 형성된 제1 기판(100) 상에 투명 전극 물질막을 통상의 증착 공정 예컨대, 화학적 기상 증착(Chemical Vapor Deposition: CVD), 물리적 기상증창(Physical Vapour Deposition : PVD)등의 공정을 이용하여 형성할 수 있다. 투명 전극 물질막 상에 제3 마스크 패턴(도시되지 않음)을 형성하고, 제3 마스크 패턴을 식각 마스크로 사용하여 투명 전극 물질막을 식각하여 제1 투명 전극층(114) 및 제2 투명 전극층(214)을 각각 형성할 수 있다. 제1 투명 전극층(114) 및 제2 투명 전극층(214)을 형성한 후, 제3 마스크 패턴은 제거될 수 있다.
이로써, 공통 n형 반도체층(COM_N) 상에, 제1 활성층(110), 제1 p형 반도체층(112), 및 제1 투명 전극층(114)을 포함하는 제1 반도체 구조물(SC1)과, 제2 활성층(210), 제2 p형 반도체층(212), 및 제2 투명 전극층(214)을 포함하는 제2 반도체 구조물(SC2)을 각각 형성할 수 있다.
또한, 제1 기판(100) 상에, 공통 n형 반도체층(COM_N) 및 제1 반도체 구조물(SC1)을 포함하는 제1 발광부(LE1)와, 공통 n형 반도체층(COM_N) 및 제2 반도체 구조물(SC2)을 포함하는 제2 발광부(LE2)를 각각 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 제2 기판(300) 상에 제3 n형 반도체층(305), 제3 활성층(310), 및 제3 p형 반도체층(312)을 MOCVD, MBE, HVPE, 또는 MOC 등의 성장법을 이용하여 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 제3 p형 반도체층(312) 및 제3 활성층(310)을 식각하여, 제3 n형 반도체층(305)을 노출시키는 홀(HL)을 형성할 수 있다. 일 예로, 식각 공정 동안 제3 n형 반도체층(305)의 일부가 식각될 수 있다.
도 15a 및 도 15b를 참조하면, 홀(HL) 내부에 제1 오믹 패턴(OL1)을 형성할 수 있다.
일 예로, 홀(HL)이 형성된 제3 p형 반도체층(312), 제3 활성층(310), 및 제3 n형 반도체층(305) 상에 컨포멀하게 제1 오믹막(도시되지 않음)을 형성할 수 있다. 예컨대, 제1 오믹막은 Au/Be 합금을 포함할 수 있다. 홀(HL) 내의 제3 n형 반도체층(305)과 전기적으로 접촉하도록 제1 오믹막을 식각하여 제1 오믹 패턴(OL1)을 형성할 수 있다. 제1 오믹 패턴(OL1)을 형성한 후, 400℃ 이상의 어닐링(annealing)을 수행할 수 있다.
일 실시예에 따르면, 제1 오믹 패턴(OL1)은 홀(HL) 내측벽의 제3 활성층(310) 및 제3 p형 반도체층(312)과 이격되도록 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제3 p형 반도체층(312) 상에 제3 오믹 패턴을 형성할 수 있다.
일 예로, 제3 p형 반도체층(312) 상에 컨포멀하게 제2 오믹막(도시되지 않음)을 형성할 수 있다. 예컨대, 제2 오믹막은 Au/Ge 합금을 포함할 수 있다. 제2 오믹막을 식각하여 제3 p형 반도체층(312) 상에 제2 오믹 패턴(OL2)을 형성할 수 있다. 제2 오믹 패턴(OL2)을 형성한 후, 400℃ 이상의 어닐링을 수행할 수 있다.
이로써, 제3 n형 반도체층(305), 제3 활성층(310), 제3 p형 반도체층(312), 제1 오믹 패턴(OL1), 및 제2 오믹 패턴(OL2)을 포함하는 제3 발광부(LE3)를 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 제2 기판(300)을 뒤집어, 제1 오믹 패턴(OL1) 및 제2 오믹 패턴(OL2)이 제1 기판(100)의 제1 투명 전극층(114) 및 제2 투명 전극층(214)과 마주하도록 배치할 수 있다.
제1 기판(100) 상에 접착부(AD)를 도포하고, 제2 기판(300)을 접착한 후, 열처리하여 제1 기판(100) 상에 제1 발광부(LE1) 및 제2 발광부(LE2)를, 제2 기판(300) 상에 제3 발광부(LE3)를 접착시킬 수 있다. 접착부(AD)는 투명하고 접착 특성을 갖는 SOG, BCB, HSQ, 또는 SU-8 포토레지스트와 같은 물질을 포함할 수 있다.
이어서, 제2 기판(300)을 레이저 리프트 오프(Laser Lift-Off: LLO) 공정을 통해 제거할 수 있다.
도 18a 및 도 18b를 참조하면, 제3 n형 반도체층(305) 상에 패시베이션막(PVT)을 형성할 수 있다. 패시베이션막(PVT)은 SiOx 또는 SiNx과 같은 절연물을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 패시베이션막(PVT) 상에 제4 마스크 패턴(도시되지 않음)을 형성한 후, 제4 마스크 패턴을 식각 마스크로 사용하여 제1 투명 전극층(114)을 노출시키는 제1 비아 홀(VA1), 제2 투명 전극층(214)을 노출시키는 제2 비아 홀(VA2), 제2 오믹 패턴(OL2)을 노출시키는 제3 비아 홀(VA3), 제1 오믹 패턴(OL1)을 노출시키는 제4 비아 홀(VA4), 및 공통 n형 반도체층(COM_N)을 노출시키는 제5 비아 홀(VA5)을 형성할 수 있다.
일 예로, 기판(100)이 사각형 일 경우, 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 및 제4 비아 홀(VA4) 각각은 기판(100)의 모서리에 형성되고, 제5 비아 홀(VA5)은 기판(100)의 중앙에 형성될 수 있다.
제4 마스크 패턴(MS4)은 포토레지스트를 포함할 수 있다. 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5)을 형성한 후, 제4 마스크 패턴은 제거될 수 있다.
도 20a 및 도 20b를 참조하면, 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5)이 형성된 제1 발광부(LE1), 제2 발광부(LE2), 및 제3 발광부(LE3) 상에 절연막(DL)을 원자층 적층(Atomic Layer Deposition: ALD) 공정 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced CVD: PECVD) 공정을 이용하여 컨포멀하게 형성할 수 있다. 절연막(DL)은 패시베이션막(PVT)과 일 에천트(etchant)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 패시베이션막(PVT)이 SiOx를 포함하는 경우, 절연막(DL)은 SiNx, TiNx, TiOx, TaOx, ZrOx, AlxOy 및 HfOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
이어서, 절연막(DL)을 마스크 없이 이방성(anisotropy) 식각하여, 패시베이션막(PVT)의 상부와 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5) 각각 저면에 형성된 절연막(DL)은 식각되고, 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5) 각각의 내측벽에 절연막(DL)이 잔류할 수 있다.
도 21a 및 도 21b를 참조하면, 절연막(DL)이 형성된 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5) 각각의 저면과, 패시베이션막(PVT) 상부에 스퍼터링(sputtering) 공정과 같이 이방성 증착 공정을 이용하여, 금속 패턴들을 형성할 수 있다. 금속 패턴들 각각은 Cr/Al, Cr/Au, 또는 Ti/Al 합금을 포함할 수 있다.
금속 패턴은, 제1 비아 홀(VA1) 저면에 형성된 제1 금속 패턴(M1), 제2 비아 홀(VA2) 저면에 형성된 제2 금속 패턴(M2), 제3 비아 홀(VA3) 저면에 형성된 제3 금속 패턴(M3), 제4 비아 홀(VA4) 저면에 형성된 제4 금속 패턴(M4), 제5 비아 홀(VA5) 저면에 형성된 제5 금속 패턴(M5), 및 패시베이션막(PVT) 상에 형성된 제6 금속 패턴(M6)을 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 제3 금속 패턴(M3), 제4 금속 패턴(M4), 제5 금속 패턴(M5), 및 제6 금속 패턴(M6)이 형성된 제1 발광부(LE1), 제2 발광부(LE2), 및 제3 발광부(LE3) 상에 컨포멀하게 버퍼막(BL) 및 시드막(SL)을 순차적으로 형성할 수 있다. 버퍼막(BL)은 Ta 합금, TiW 합금 또는 TiNi 합금을 포함할 수 있다. 시드막(SL)은 Cu를 포함할 수 있다. 일 실시예에 따르면, 버퍼막(BL) 및 시드막(SL)은 제1 금속 패턴(M1), 제2 금속 패턴(M2), 제3 금속 패턴(M3), 제3 금속 패턴(M3), 제4 금속 패턴(M4), 및 제5 금속 패턴(M5) 각각 형성된 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5) 각각을 매립하지 않으며 컨포멀하게 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 시드막(SL) 상에 제5 마스크 패턴(MS5)을 형성할 수 있다. 제5 마스크 패턴(MS5)은 포토레지스트를 포함할 수 있다. 제5 마스크 패턴(MS5)은 시드막(SD)이 형성된 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5)을 노출시키는 개구들을 포함할 수 있다.
개구들은 제1 비아 홀(VA1)을 노출시키는 제1 개구(OP1), 제2 비아 홀(VA2)을 노출시키는 제2 개구(OP2), 제3 비아 홀(VA3)을 노출시키는 제3 개구(OP3), 제4 비아 홀(VA4) 및 제5 비아 홀(VA5)을 함께 노출시키는 제4 개구(OP4)를 포함할 수 있다.
일 예로, 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 및 제4 비아 홀(VA4) 각각은 기판(100)의 모서리에 형성되고, 제5 비아 홀(VA5)은 기판(100)의 중앙에 형성된 경우, 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3) 각각은 기판(100)의 모서리들에 각각 형성되되, 제4 개구(OP4)는 일 모서리에서 기판(100)의 중앙으로 연장되는 구조를 가질 수 있다.
도 24a 및 도 24b를 참조하면, 시드막(SL)을 이용하여 도금(plating) 공정으로 제1 비아 홀(VA1), 제2 비아 홀(VA2), 제3 비아 홀(VA3), 제4 비아 홀(VA4), 및 제5 비아 홀(VA5)을 매립하고, 제1 개구(OP1), 제2 개구(OP2), 제3 개구(OP3), 및 제4 개구(OP4)를 채우는 전극층들을 각각 형성할 수 있다.
전극층들은 제1 비아 홀(VA1) 및 제1 개구(OP1)를 채우는 제1 전극층(EL1)과, 제2 비아 홀(VA2) 및 제2 개구(OP2)를 채우는 제2 전극층(EL2)과, 제3 비아 홀(VA3) 및 제3 개구(OP3)를 채우는 제3 전극층(EL3)과, 제4 비아 홀(VA4), 제5 비아 홀(VA5), 및 제4 개구(OP4)를 채우는 제4 전극층(EL4)을 포함할 수 있다.
선택적으로, 전극층들(EL1, EL2, EL3, EL4)은 도금 공정으로 형성되기 때문에 제5 마스크 패턴(MS5)보다 높게 형성될 수 있다. 따라서, 전극층들(EL1, EL2, EL3, EL4)의 상부면을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정과 같은 연마 공정을 이용하여, 전극층들(EL1, EL2, EL3, EL4) 각각은 제5 마스크 패턴(MS5)의 표면과 동일한 레벨에 상부면을 가질 수 있다.
도 25a 및 도 25b를 참조하면, 전극층들(EL1, EL2, EL3, EL4) 각각에 솔더 구조물들 각각을 형성할 수 있다.
솔더 구조물들 각각은 제5 마스크 패턴(MS5)으로 정의된 영역들, 즉, 전극층들(EL1, EL2, EL3, EL4) 각각 상에 형성될 수 있다. 솔더 구조물들은 제1 전극층(EL1) 상에 형성된 제1 솔더 구조물(SS1), 제2 전극층(EL2) 상에 형성된 제2 솔더 구조물(SS2), 제3 전극층(EL3) 상에 형성된 제3 솔더 구조물(SS3), 및 제4 전극층(EL4) 상에 형성된 제4 솔더 구조물(SS4)을 포함할 수 있다.
일 실시예에 따르면, 솔더 구조물들(SS1, SS2, SS3, SS4) 각각은 In을 포함하는 솔더 볼들(SD)이 각각 도금 공정으로 형성될 수 있다. 또한, 솔더 볼들(SD)을 형성하기전에 Ni, Ti, Cr 등을 포함하는 베리어막(BRL)을 형성할 수 있다.
선택적으로, 솔더 구조물들(SS1, SS2, SS3, SS4)을 형성하는 공정은 생략될 수 있다.
도 26a 및 도 26b를 참조하면, 제5 마스크 패턴(MS5)을 제거한 후, 시드막(SL) 및 제6 금속 패턴(M6)을 식각하여, 제1 관통 전극(VE1), 제1 패드(PD1), 제2 관통 전극(VE2), 제2 패드(PD2), 제3 관통 전극(VE3), 제3 패드(PD3), 제4 관통 전극(VE4), 제5 관통 전극(VE5), 및 공통 패드(CPD)를 형성할 수 있다.
제1 관통 전극(VE1)은 제1 비아 홀(VA1)을 매립하고 베리어막(BL), 시드막(SL) 및 제1 전극층(EL1)을 포함하며, 제1 패드(PD1)는 제1 관통 전극(VE1)으로부터 연장되고 제1 개구(OP1)를 매립하며 베리어막(BL), 시드막(SL) 및 제1 전극층(EL)을 포함할 수 있다. 제2 관통 전극(VE2)은 제2 비아 홀(VA2)을 매립하고 베리어막(BL), 시드막(SL) 및 제2 전극층(EL2)을 포함하며, 제2 패드(PD2)는 제2 관통 전극(VE2)으로부터 연장되고 제2 개구(OP2)를 매립하며 베리어막(BL), 시드막(SL) 및 제2 전극층(EL2)을 포함할 수 있다. 제3 관통 전극(VE3)은 제3 비아 홀(VA3)을 매립하고 베리어막(BL), 시드막(SL) 및 제3 전극층(EL3)을 포함하며, 제3 패드(PD3)는 제3 관통 전극(VE3)으로부터 연장되고 제3 개구(OP3)를 매립하며 베리어막(BL), 시드막(SL) 및 제3 전극층(EL3)을 포함할 수 있다. 제4 관통 전극(VE4)은 제4 비아 홀(VA4) 및 을 매립하고 베리어막(BL), 시드막(SL) 및 제4 전극층(EL4)을 포함하며, 제5 관통 전극(VE5)은 제5 비아 홀(VA5)을 매립하고 베리어막(BL), 시드막(SL) 및 제4 전극층(EL4)을 포함하며, 공통 패드(CPD)는 제4 관통 전극(VE4) 및 제5 관통 전극(VE5)으로부터 연장되고 제4 개구(OP4)를 매립하며 베리어막(BL), 시드막(SL), 및 제4 전극층(EL4)을 포함할 수 있다.
도 9a 내지 도 26a 및 도 9b 내지 도 26b에서 설명된 공정에서 솔더 구조물들(SS1, SS2, SS3, SS4)을 형성하지 않는 경우, 도 1b에 도시된 발광 소자가 완성될 수 있다. 이와는 다르게 도 9a 내지 도 26a 및 도 9b 내지 도 26b에서 설명된 공정에서 솔더 구조물들(SS1, SS2, SS3, SS4)을 형성하는 경우, 도 1d에 도시된 발광 소자가 완성될 수 있다.
한편, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 제4 관통 전극(VE4), 및 제5 관통 전극(VE5) 및 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)를 형성하는 공정은 하기의 공정으로 선택적으로(alternatively) 형성할 수 있다.
도 27 및 도 28은 본 발명의 다른 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 24a 및 도 9b 내지 도 24b에 설명된 바와 같이, 기판(100) 상에 제1 발광부(LE1), 제2 발광부(LE2), 접착부(AD), 제3 발광부(LE3), 패시베이션막(PVT), 베리어막(BL), 시드막(SL), 제1 비아 홀(VA1)을 채우는 제1 전극층(EL1), 제2 비아 홀(VA2)을 채우는 제2 전극층(EL2), 제3 비아 홀(VA3)을 채우는 제3 전극층(EL3), 제4 비아 홀(VA4)을 채우는 제4 전극층(EL4), 및 제5 비아 홀(VA5)을 채우는 제5 전극층(EL5)을 형성할 수 있다.
도 27을 참조하면, 패시베이션막(PVT)의 상부면이 노출되도록, 제1 전극층(EL1), 제2 전극층(EL2), 제3 전극층(EL3), 제4 전극층(EL4), 제5 전극층(EL5), 제5 마스크 패턴(MS5), 시드막(SL), 및 베리어막(BL)을 식각 또는 연마하여, 제1 관통 전극(VE1), 제2 관통 전극(VE2), 제3 관통 전극(VE3), 제4 관통 전극(VE4), 및 제5 전극층(EL5)을 각각 형성할 수 있다.
이 경우, 패시베이션막(PVT)은 제1 전극층(EL1), 제2 전극층(EL2), 제3 전극층(EL3), 제4 전극층(EL4), 제5 마스크 패턴(MS5), 시드막(SL), 및 베리어막(BL)의 식각 또는 연마 공정에서 식각(또는 연마) 저지막(etching stopper)로 기능할 수 있다.
도 28을 참조하면, 패시베이션막(PVT) 상에 제1 관통 전극(VE1)과 전기적으로 연결되는 제1 패드(PD1), 제2 관통 전극(VE2)과 전기적으로 연결되는 제2 패드(PD2), 제3 관통 전극(VE3)과 전기적으로 연결되는 제3 패드(PD3), 및 제4 관통 전극(VE4)과 제5 관통 전극(VE5)과 전기적으로 연결되는 공통 패드(CPD)를 각각 형성할 수 있다.
도 27 및 도 28의 공정을 이용하는 경우, 도 1c에 도시된 발광 소자를 완성할 수 있다.
도 29 및 도 30은 본 발명의 일 실시예에 따른 발광 소자들을 실장 기판(100) 상에 실장하는 방법을 설명하기 위한 단면도들이다.
도 29를 참조하면, 도 9a 내지 도 26a 및 도 9b 내지 도 26b을 통해 형성된 다수의 발광 소자들(LED)을 목적하는 실장기판(MB) 상에 실장할 수 있다.
실장기판(MB)에는 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)와 각각 전기적으로 접착되는 본딩 패드들(BPD)이 형성될 수 있다. 본딩 패드들(BPD)은 발광 소자들(LED)이 실장되는 위치에 대응되도록 형성될 수 있다.
일 예로, 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)각각에 솔더 구조물들(SS1, SS2, SS3, SS4)이 각각 형성될 수 있다. 다른 예로, 솔더 구조물들은 실장기판(100)의 본딩 패드들(BPD) 상에 각각 형성될 수 있다.
다수의 발광 소자들(LED)이 형성된 제1 기판(100)을 뒤집어, 발광 소자들(LED)이 본딩 패드들(BPD)이 형성된 실장기판(MB)과 마주하도록 위치시킬 수 있다.
뒤집힌 제1 기판(100) 상에 제1 기판(100)으로부터 분리하고자 하는 발광 소자들을 노출시키는 마스크 패턴(MSK)을 형성할 수 있다.
도 30을 참조하면, 마스크 패턴(MSK)을 이용하여 제1 기판(100)으로 선택적 레이저 리프트 오프(selective LLO) 공정을 수행하여, 실장기판(MB)의 목적하는 실장 위치에 배치된 발광 소자들(LED)을 제1 기판(100)으로부터 분리할 수 있다. 분리된 발광 소자들(LED) 사이의 이격거리는 실장기판(MB)에 따라 달라질 수 있으며, 발광 소자들(LED)의 이탈을 방지하기위해 실장기판에 본딩된 상태에서 선택적 레이저 리프트 오프(selective LLO) 공정을 수행하여, 원하는 위치에 보다 안정적으로 실장 할수 있다. 또한 선택적 레이저 리프트 오프(selective LLO) 공정 시 레이저 입사위치를 지정하는 마스크 패턴을 별도로 필요하지 않을 수 있다..
분리된 발광 소자들(LED) 각각의 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은 본딩 패드(BPD) 상에서, 솔더 구조물들(SS1, SS2, SS3, SS4)에 의해 서로 각각 접착할 수 있다. 이로써, 실장기판(MB)에 발광 소자들(LED)이 실장될 수 있다.
발광 소자들(LED)은 목적하는 위치에 모두 실장하면, 제1 기판(100)을 제거하는 공정을 따로 수행하지 않고 발광 소자들(LED)로부터 제1 기판(100)이 분리될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 면적을 갖는 제1 발광부;
    제2 면적을 갖는 제2 발광부; 및
    제3 면적을 갖는 제3 발광부를 포함하되,
    상기 제1 발광부는 상기 제2 발광부와 동일 평면에 위치하고,
    상기 제3 발광부는 상기 제1 및 제2 발광부들에 걸쳐서 배치되며,
    상기 제3 면적은 상기 제1 및 제2 면적들 각각보다 큰 발광 소자.
  2. 제1항에 있어서,
    상기 제1 발광부는 제1-1 도전형 반도체층과, 상기 제1-1 도전형 반도체층 상에 배치되는 제1 활성층 및 제2-1 도전형 반도체층을 포함하는 제1 반도체 구조물을 포함하고,
    상기 제2 발광부는 상기 제1-1 도전형 반도체층과, 상기 제1-1 도전형 반도체층 상에서 상기 제1 반도체 구조물과 이격되어 배치되며 제2 활성층 및 제2-2 도전형 반도체층을 포함하는 제2 반도체 구조물을 포함하고,
    상기 제3 발광부는 상기 제1 및 제2 발광부들과 이격되어 배치되며, 제1-3 도전형 반도체층, 제3 활성층, 및 제2-3 도전형 반도체층을 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드;
    상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드;
    상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드; 및
    상기 제1-1 도전형 반도체층과 상기 제1-3 도전형 반도체층을 전기적으로 공통으로 연결하는 공통 패드를 더 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제2-1 도전형 반도체층 및 상기 제1 패드 사이를 전기적으로 연결하는 제1 관통 전극;
    상기 제2-2 도전형 반도체층 및 상기 제2 패드 사이를 전기적으로 연결하는 제2 관통 전극;
    상기 제2-3 도전형 반도체층 및 상기 제3 패드 사이를 전기적으로 연결하는 제3 관통 전극;
    상기 제1 및 제2 반도체 구조물들 사이에 노출된 상기 제1-1 도전형 반도체층과 상기 공통 패드를 전기적으로 연결하는 제4 관통 전극; 및
    상기 제1-3 도전형 반도체층 및 상기 공통 패드를 전기적으로 연결하는 제5 관통 전극을 더 포함하는 발광 소자.
  5. 제3항에 있어서,
    상기 제2-1 도전형 반도체층 및 상기 제1 패드 사이를 전기적으로 연결하는 제1 관통 전극;
    상기 제2-2 도전형 반도체층 및 상기 제2 패드 사이를 전기적으로 연결하는 제2 관통 전극;
    상기 제2-3 도전형 반도체층 및 상기 제3 패드 사이를 전기적으로 연결하는 제3 관통 전극; 및
    상기 제1-1 및 제1-3 도전형 반도체층들과 상기 공통 패드 사이를 전기적으로 연결하는 제4 관통 전극을 더 포함하되,
    상기 제4 관통전극은 상기 제1-3 도전형 반도체층을 관통하며 상기 제1 및 제2 반도체 구조물들 사이에 노출된 상기 제1-1 도전형 반도체층에 전기적으로 연결된 발광 소자.
  6. 제5항에 있어서,
    상기 제1 및 제2 발광부들과 상기 제3 발광부 사이와 상기 제1 및 제2 반도체 구조물들 사이를 채우고 상기 제1 및 제2 발광부들 및 상기 제3 발광부를 접착시키는 접착부를 더 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 제1 내지 제4 관통 전극들의 외측벽을 감싸는 절연막을 더 포함하되,
    상기 제4 관통 전극은 상기 제3 발광부 및 상기 접착부를 관통하며, 상기 제4 관통 전극의 일 면은 상기 제1 및 제2 반도체 구조물들 사이 노출된 제1-1 도전형 반도체층과 접하며, 상기 제4 관통 전극의 타 면은 상기 공통 패드와 접하고,
    상기 공통 패드는 상기 제1-3 도전형 반도체층과 전기적으로 접하는 발광 소자.
  8. 제6항에 있어서,
    상기 제3 발광부는 상기 제1-3 도전형 반도체층을 노출시키는 홀을 포함하고,
    상기 홀은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 대응되는 위치에서, 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층의 폭보다 작은 폭을 갖는 발광 소자.
  9. 제8항에 있어서,
    상기 홀은 상기 제1-3 도전형 반도체층과 상기 제1-1 도전형 반도체층 사이에 배치되며, 상기 접착부는 상기 홀 내부를 채우고,
    상기 제4 관통 전극은 상기 제1-3 도전형 반도체층과 상기 접착부를 관통하며, 상기 제4 관통 전극의 일 면은 상기 공통 패드와 접하고, 상기 일 면에 대향하는 타 면은 상기 제1-1 도전형 반도체층과 접하며, 상기 제4 관통 전극의 측벽은 상기 제1-3 도전형 반도체층과 접하는 발광 소자.
  10. 제8항에 있어서,
    상기 홀을 채우는 절연막을 더 포함하되,
    상기 홀은 상기 공통 패드 및 상기 제1-3 도전형 반도체층 사이에 배치되며,
    상기 제4 관통 전극은 상기 절연막 및 상기 제1-3 도전형 반도체층 관통하여, 상기 제4 관통 전극의 상부 측벽은 상기 절연막과 접하고, 상기 제4 관통 전극의 중부 측벽은 상기 제1-3 도전형 반도체층과 접하며, 상기 제4 관통 전극의 하부 측벽은 상기 접착부와 접하며, 상기 제4 관통 전극의 일 면은 상기 공통 패드와 접하고 상기 일 면에 대향하는 타 면은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 접하는 발광 소자.
  11. 제8항에 있어서,
    상기 홀은 상기 제1 및 제2 반도체 구조물들 사이에 노출되는 제1-1 도전형 반도체층과 마주하며,
    상기 접착부는, 상기 홀 내부로 연장되어 상기 제1-3 도전형 반도체층과 접하며, 상기 제1 및 제2 반도체 구조물들 사이로 연장되어 상기 제1-1 도전형 반도체층과 접하는 발광 소자.
  12. 제11항에 있어서,
    상기 제4 관통 전극은 상기 제1-3 도전형 반도체층 및 상기 접착부 중 적어도 일부와 접하는 발광 소자.
  13. 제12항에 있어서,
    상기 제4 관통 전극은 상기 제1-3 도전형 반도체층을 관통하여, 상기 제4 관통 전극의 측벽이 상기 제1-3 도전형 반도체층과 접하는 발광 소자.
  14. 제8항에 있어서,
    상기 홀을 채우는 절연막을 더 포함하되,
    상기 홀은 상기 공통 패드 및 상기 제1-3 도전형 반도체층 사이에 배치되며,
    상기 제4 관통 전극은 상기 절연막을 관통하고, 상기 제1-3 도전형 반도체층 및 상기 접착부 중 적어도 일부를 관통하여, 상기 제4 관통 전극의 일부가 상기 제1-3 도전형 반도체층과 접하는 발광 소자.
  15. 제1항에 있어서,
    상기 제1 및 제2 발광부들이 서로 이격되어 배치되는 기판; 및
    상기 기판과 상기 제1 및 제2 발광부들 사이를 접착시키며, 도전성 물질을 포함하는 본딩층을 더 포함하는 발광 소자.
  16. 제15항에 있어서,
    상기 제1 발광부는 제1-1 도전형 반도체층, 제1 활성층, 및 제2-1 도전형 반도체층을 포함하고,
    상기 제2 발광부는 제1-2 도전형 반도체층, 제2 활성층, 및 제2-2 도전형 반도체층을 포함하고,
    상기 제3 발광부는 제1-3 도전형 반도체층, 제3 활성층, 및 제2-3 도전형 반도체층을 포함하는 발광 소자.
  17. 제16항에 있어서,
    상기 본딩층은 상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층을 전기적으로 연결하는 발광 소자.
  18. 제17항에 있어서,
    상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드;
    상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드;
    상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드; 및
    상기 본딩층과 전기적으로 연결되는 공통 패드를 더 포함하는 발광 소자.
  19. 제16항에 있어서,
    상기 본딩층은,
    상기 제1-1 도전형 반도체층 및 상기 기판 사이에 배치되는 제1 본딩층; 및
    상기 제1-2 도전형 반도체층 및 상기 기판 사이에 배치되는 제2 본딩층을 포함하되,
    상기 제1 및 제2 본딩층들 각각은 상기 기판과 전기적으로 연결되는 발광 소자.
  20. 제19항에 있어서,
    상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제1 패드;
    상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제2 패드;
    상기 제2-3 도전형 반도체층과 전기적으로 연결되는 제3 패드; 및
    상기 기판과 전기적으로 연결되는 공통 패드를 더 포함하는 발광 소자.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11621253B2 (en) * 2018-11-02 2023-04-04 Seoul Viosys Co., Ltd. Light emitting device
EP3671812B1 (en) * 2018-12-19 2022-02-09 IMEC vzw A method for bonding and interconnecting semiconductor chips
WO2024049061A1 (ko) * 2022-08-31 2024-03-07 서울바이오시스주식회사 픽셀 소자 및 그것을 포함하는 디스플레이 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070052914A (ko) * 2005-11-18 2007-05-23 삼성전자주식회사 유기 발광 표시 장치
KR100727472B1 (ko) * 2006-10-17 2007-06-13 (주)에피플러스 발광 다이오드 및 그 형성 방법
KR20090010623A (ko) * 2007-07-24 2009-01-30 삼성전기주식회사 발광다이오드 소자
JP2016018782A (ja) * 2014-07-10 2016-02-01 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ 有機発光素子及び画素配列
US20170288093A1 (en) * 2016-04-04 2017-10-05 Samsung Electronics Co., Ltd. Led light source module and display device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2910023B2 (ja) 1993-12-24 1999-06-23 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
US6548956B2 (en) * 1994-12-13 2003-04-15 The Trustees Of Princeton University Transparent contacts for organic devices
JP3486900B2 (ja) * 2000-02-15 2004-01-13 ソニー株式会社 発光装置およびそれを用いた光装置
JP2002118331A (ja) * 2000-10-06 2002-04-19 Toshiba Corp 集積型半導体発光装置及びその製造方法
TW522534B (en) * 2001-09-11 2003-03-01 Hsiu-Hen Chang Light source of full color LED using die bonding and packaging technology
US7745986B2 (en) * 2004-02-09 2010-06-29 Universal Display Corporation Transflective display having full color OLED blacklight
JP4660224B2 (ja) * 2004-03-30 2011-03-30 三洋電機株式会社 半導体レーザ装置
JP4544892B2 (ja) * 2004-03-30 2010-09-15 三洋電機株式会社 半導体レーザ装置およびその製造方法
US8017955B2 (en) * 2004-11-19 2011-09-13 Koninklijke Philips Electronics N.V. Composite LED modules
US20070018189A1 (en) * 2005-07-22 2007-01-25 Unity Opto Technology Co., Ltd. Light emitting diode
JP3115042U (ja) 2005-07-22 2005-11-04 東貝光電科技股▲ふん▼有限公司 発光ダイオード構造
JP4930322B2 (ja) * 2006-11-10 2012-05-16 ソニー株式会社 半導体発光素子、光ピックアップ装置および情報記録再生装置
JP2009152297A (ja) * 2007-12-19 2009-07-09 Rohm Co Ltd 半導体発光装置
KR101332794B1 (ko) * 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
JP2011176045A (ja) 2010-02-23 2011-09-08 Fujifilm Corp 積層型半導体発光素子
JP5333382B2 (ja) * 2010-08-27 2013-11-06 豊田合成株式会社 発光素子
JP2015012044A (ja) * 2013-06-26 2015-01-19 株式会社東芝 半導体発光素子
FR3019380B1 (fr) * 2014-04-01 2017-09-01 Centre Nat Rech Scient Pixel semiconducteur, matrice de tels pixels, structure semiconductrice pour la realisation de tels pixels et leurs procedes de fabrication
KR102212666B1 (ko) 2014-06-27 2021-02-05 엘지이노텍 주식회사 발광소자
US20160163940A1 (en) * 2014-12-05 2016-06-09 Industrial Technology Research Institute Package structure for light emitting device
US9825088B2 (en) * 2015-07-24 2017-11-21 Epistar Corporation Light-emitting device and manufacturing method thereof
KR102594189B1 (ko) * 2015-08-18 2023-10-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치
KR102406606B1 (ko) * 2015-10-08 2022-06-09 삼성디스플레이 주식회사 유기 발광 소자, 이를 포함하는 유기 발광 표시 장치, 및 이의 제조 방법
DE102016104280A1 (de) * 2016-03-09 2017-09-14 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
US11621253B2 (en) * 2018-11-02 2023-04-04 Seoul Viosys Co., Ltd. Light emitting device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070052914A (ko) * 2005-11-18 2007-05-23 삼성전자주식회사 유기 발광 표시 장치
KR100727472B1 (ko) * 2006-10-17 2007-06-13 (주)에피플러스 발광 다이오드 및 그 형성 방법
KR20090010623A (ko) * 2007-07-24 2009-01-30 삼성전기주식회사 발광다이오드 소자
JP2016018782A (ja) * 2014-07-10 2016-02-01 上海和輝光電有限公司Ｅｖｅｒｄｉｓｐｌａｙ Ｏｐｔｒｏｎｉｃｓ （Ｓｈａｎｇｈａｉ） Ｌｉｍｉｔｅｄ 有機発光素子及び画素配列
US20170288093A1 (en) * 2016-04-04 2017-10-05 Samsung Electronics Co., Ltd. Led light source module and display device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3876281A4 *

Also Published As

Publication number Publication date
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