WO2020091507A1 - 발광 소자 - Google Patents

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WO2020091507A1
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light emitting
conductive pattern
hole
type semiconductor
semiconductor layer
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장성규
신찬섭
이섬근
이호준
채종현
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서울바이오시스 주식회사
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Definitions

  • the present invention relates to a light emitting device, and more particularly, to a light emitting device in which a plurality of light emitting layers are stacked.
  • the light emitting diode is an inorganic light source, and is used in various fields such as a display device, a vehicle lamp, and general lighting.
  • Light-emitting diodes have the advantages of long life, low power consumption, and fast response time, so they are rapidly replacing existing light sources.
  • the display device generally implements various colors using a mixed color of blue, green, and red.
  • Each pixel of the display device includes blue, green, and red sub-pixels, and a color of a specific pixel is determined through the color of these sub-pixels, and an image is realized by a combination of these pixels.
  • Light emitting diodes have been mainly used as backlight sources in display devices.
  • a micro LED micro LED
  • a next-generation display that directly implements an image using a light emitting diode.
  • the problem to be solved by the present invention is to provide a light emitting device with improved light efficiency.
  • a light emitting device includes a first light emitting unit including a 1-1 type semiconductor layer, a first active layer, and a 1-2 type semiconductor layer, the A second light emitting unit disposed on the first light emitting unit and including a 2-1 type semiconductor layer, a second active layer, and a 2-2 type semiconductor layer, disposed on the second light emitting unit, and third- A third light emitting unit including a type 1 semiconductor layer, a third active layer, and a type 3-2 semiconductor layer is disposed inside the second light emitting unit, and the type 1-1, type 1-2, type 2 A first portion electrically connected to at least one of the type 1 and type 2-2 semiconductor layers, and a second portion extending from the first portion to one surface of the second light emitting portion between the second and third light emitting portions A first conductive pattern including a portion, and a second conductive pattern disposed on the third light emitting part and electrically connected to the first conductive pattern, wherein the second
  • the second light emitting part has a via hole penetrating at least a portion of the second light emitting part, a first part of the first conductive pattern is formed along the via hole, and an inside of the via hole is an insulating material. Can be filled with.
  • the third light emitting part has a via hole passing through the third light emitting part
  • the second conductive pattern includes a first part disposed along the via hole of the third light emitting part and the second conductive pattern. And a second portion extending from one portion of the third light emitting portion to one surface, and a second portion of the first conductive pattern and a first portion of the second conductive pattern may partially overlap.
  • the first portion of the first conductive pattern and the first portion of the second conductive pattern may have the same width.
  • the light emitting device may further include a pad electrically connected to the second portion of the second conductive pattern.
  • the second light emitting part may have a via hole penetrating at least a portion of the second light emitting part, and the first part of the first conductive pattern may fill the via hole.
  • the third light emitting part has a via hole passing through the third light emitting part
  • the second conductive pattern includes a first part filling a via hole of the third light emitting part and a second conductive pattern. It may include a second portion extending from one portion to one surface of the third light emitting portion, and may include at least a portion of the second portion of the first conductive pattern and the first portion of the second conductive pattern overlapping. have.
  • the first portion of the first conductive pattern and the first portion of the second conductive pattern may have the same width.
  • the light emitting device may further include a pad electrically connected to the second portion of the second conductive pattern.
  • a first portion of the first conductive pattern is electrically connected to the first-first type semiconductor layer, and a second portion of the first conductive pattern is formed on the second light emitting part.
  • the second conductive pattern is electrically connected to the 2-1 type semiconductor layer, and the second conductive pattern extends from the first portion electrically connected to the second portion of the first conductive pattern and from the first portion of the second conductive pattern. It may include a second portion electrically connected to the 3-1 type semiconductor layer.
  • a first portion of the first conductive pattern is electrically connected to the 1-2 type semiconductor layer, and the second conductive pattern is electrically connected to a second portion of the first conductive pattern.
  • a first part and a second part extending from a first part of the second conductive pattern to one surface of the third light emitting part may be included.
  • a first portion of the first conductive pattern is electrically connected to the second-type semiconductor layer, and the second conductive pattern is electrically connected to a second portion of the first conductive pattern.
  • a first part and a second part extending from a first part of the second conductive pattern to one surface of the third light emitting part may be included.
  • the light emitting device may further include a third conductive pattern electrically connected to the 3-2 type semiconductor layer.
  • the third light emitting part has a via hole penetrating at least a part of the third light emitting part
  • the third conductive pattern includes a first part disposed along the via hole and the third conductive pattern. It may include a second portion extending from a first portion to one surface of the third light emitting portion.
  • the light emitting device may further include a pad electrically connected to the second portion of the third conductive pattern.
  • the third light emitting part has a via hole penetrating at least a part of the third light emitting part, and the third conductive pattern includes a first part filling the via hole and a first part of the third conductive pattern.
  • a second portion extending from a portion to one surface of the third light emitting portion may be included.
  • each of the first to third light emitting units may have an inclined outer wall.
  • the light emitting device may further include an insulating layer disposed between the first portion of the first conductive pattern and the side surface of the second light emitting portion.
  • the insulating layer may extend to the outer wall of the second light emitting unit.
  • the light emitting device further includes a first adhesive part bonding between the first and second light emitting parts, and a second bonding part bonding between the second and third light emitting parts.
  • the first adhesive portion may extend to the outer wall of the first light emitting portion
  • the second adhesive portion may extend to the outer wall of the second light emitting portion.
  • the light emitting device further includes an insulating film extending to an outer wall of the first portion of the first conductive pattern and an outer wall of the second light emitting part, wherein the insulating film includes the second light emitting part and the second It can be disposed between the adhesive.
  • each of the first and second light emitting portions has an inclined outer wall, and on the side of the outer wall of the first light emitting portion, the first adhesive portion is directed from the first light emitting portion to the second light emitting portion. It has an increasing width, and on the side surface of the outer wall of the second light emitting portion, the second adhesive portion may have an increasing width from the second light emitting portion toward the third light emitting portion.
  • the light emitting device by forming a via hole in each of the plurality of light emitting parts, filling at least a portion inside the via holes and forming conductive patterns extending as part of each light emitting part, all of the light emitting parts After lamination, the conductive patterns and the first pad, the second pad, the third pad, and the common pad may be electrically connected to the via pattern more stably than forming the via hole at once.
  • each of the plurality of light emitting units can be relieved of tensile stress applied to the substrate by element separation during formation of via holes.
  • 1A is a plan view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 1B and 1C are cross-sectional views of the light emitting device of FIG. 1A taken along line A-A '.
  • 2 to 16 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
  • 17 and 18 are cross-sectional views illustrating a method of mounting light emitting devices on a mounting substrate according to an embodiment of the present invention.
  • FIG. 1A is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention
  • FIGS. 1B and 1C are cross-sectional views of the light emitting device of FIG. 1A taken along line A-A '.
  • the light emitting device may include a first light emitting part LE1, a second light emitting part LE2, and a third light emitting part LE3.
  • One surface of the first light emitting part LE1 faces the second light emitting part LE2, and the other surface opposite to one surface of the first light emitting part LE1 may be a light extraction surface of the light emitting device.
  • the wavelength of light emitted from the first light emitting part LE1 is the shortest
  • the wavelength of light emitted from the second light emitting part LE2 is the first light emitting part ( It may be longer than the wavelength of light emitted from LE1), shorter than the wavelength of light emitted from the third light emitting unit LE3, and may have the longest wavelength of light emitted from the third light emitting unit LE3.
  • the first light emitting unit LE1 emits blue light
  • the second light emitting unit LE2 emits green light
  • the third light emitting unit LE3 emits red light.
  • the stacking order of the first light emitting part LE1 and the second light emitting part LE2 may be different from the above-described embodiment.
  • the second light emitting part LE2 is stacked on the first light emitting part LE1, but on the other hand, the first light emitting part LE1 is stacked on the second light emitting part LE2.
  • one surface of the second light emitting unit LE2 may face the first light emitting unit LE1, and the other surface of the second light emitting unit LE2 may be a light extraction surface of the light emitting device.
  • the first light emitting part LE1 may include a vertically stacked first n-type semiconductor layer 102, a first active layer 104, a first p-type semiconductor layer 106, and a first ohmic layer 108. have.
  • the second light emitting part LE2 may include a vertically stacked second ohmic layer 208, a second p-type semiconductor layer 206, a second active layer 204, and a second n-type semiconductor layer 202. have.
  • the third light emitting unit LE3 may include a vertically stacked third ohmic layer 308, a third p-type semiconductor layer 306, a third active layer 304, and a third n-type semiconductor layer 302. have.
  • Each of the first n-type semiconductor layer 102, the second n-type semiconductor layer 202, and the third n-type semiconductor layer 302 may be a gallium nitride-based semiconductor layer doped with Si.
  • Each of the first p-type semiconductor layer 106, the second p-type semiconductor layer 206, and the third p-type semiconductor layer 306 may be a gallium nitride-based semiconductor layer doped with Mg.
  • Each of the first active layer 104, the second active layer 204, and the third active layer 304 may include a multi-quantum well (MQW) structure, and its composition ratio to emit light having a desired peak wavelength Can be determined.
  • MQW multi-quantum well
  • Each of the first ohmic layer 108, the second ohmic layer 208, and the third ohmic layer 308 is tin oxide (SnO), indium oxide (InO2), zinc oxide (ZnO), indium tin oxide ( ITO), and a transparent oxide layer (TCO) such as indium tin oxide (ITZO) may be used.
  • each of the first ohmic layer 108, the second ohmic layer 208, and the third ohmic layer 308 is Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, or alloys thereof,
  • a metal ohmic layer including Au-Be alloy, Au-Te alloy, Au-Ge alloy, or the like may be used, but is not limited thereto.
  • the first light emitting part LE1 is A first hole HL1 exposing the first n-type semiconductor layer 102 may be provided.
  • the first hole HL1 may have a vertical side surface.
  • the first hole HL1 may have an inclined side surface.
  • the light emitting element is electrically connected to the first conductive pattern CP1 and the first ohmic layer 108 that are in electrical contact with the first n-type semiconductor layer 102 exposed by the hole of the first light emitting part LE1.
  • a second conductive pattern CP2 in contact may be further included.
  • Each of the first conductive pattern CP1 and the second conductive pattern CP2 is a group consisting of Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, and Cu It may include at least one selected from.
  • the alloy may be included.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may be omitted.
  • the first light emitting part LE1 may be arranged to be spaced apart from the second light emitting part LE2.
  • the first ohmic layer 108 of the first light emitting unit LE1 and the second ohmic layer 208 of the second light emitting unit LE2 may be disposed to face each other.
  • the first ohmic layer 108 of the first light emitting part LE1 and the second n-type semiconductor layer 202 of the second light emitting part LE2 may be disposed to face each other.
  • the light emitting element is a first adhesive portion AD1 that bonds between the first and second light emitting portions LE1 and LE2 between the first and second light emitting portions LE1 and LE2 spaced apart from each other. It may further include.
  • the first adhesive part AD1 is transparent, has insulating properties, and may have adhesive properties.
  • the first adhesive part AD1 may include glass, polymer, resist, or polyimide.
  • the first adhesive portion AD1 is a Spin-On-Glass (SOG), BenzoCycloButadiene (BCB), Hydrogen SilsesQuioxanes (HSQ), polymethylmethacrylate (PMMA), parylene or SU-8 photoresist ( photoresist).
  • the first adhesive part AD1 may be disposed while filling the inside of the first hole HL1 of the first light emitting part LE1.
  • the first light emitting part LE1 may have an inclined side surface to have a wider width as it goes down. That is, the first n-type semiconductor layer 102 of the first light emitting unit LE1 is greater than the first active layer 104, the first active layer 104 is greater than the first p-type semiconductor layer 106, and the first p-type semiconductor is The layer 106 may have a larger width than the first ohmic layer 108.
  • the first adhesive part AD1 may be extended to surround the outer wall of the first light emitting part LE1.
  • the light emitting device may further include a first color filter disposed between the first light emitting part LE1 and the second light emitting part LE2.
  • the first color filter may be disposed on the first ohmic layer 108 of the first light emitting part LE1.
  • the first color filter may be disposed on the second ohmic layer 208 of the second light emitting unit LE2.
  • the first color filter may include a distributed Bragg Reflector (DBR) having a structure in which TiO2 and SiO2 are alternately stacked.
  • DBR distributed Bragg Reflector
  • the second light emitting part LE2 includes a second hole HL2 exposing the second conductive pattern CP2 through the second light emitting part LE2 and the first adhesive part AD1, and the second light emitting part LE2. ), The third hole HL3 exposing the second ohmic layer 208, and the fourth hole exposing the first conductive pattern CP1 through the second light emitting part LE2 and the first adhesive part AD1. (HL4).
  • the second light emitting unit LE2 may further include a fifth hole HL5 exposing the second n-type semiconductor layer 202 by etching a part of the second n-type semiconductor layer 202.
  • the fifth hole HL5 may be selectively formed, and may be omitted in some cases.
  • the second hole HL2 exposes a portion of the first ohmic layer 108
  • the fourth hole HL4 is A portion of the first n-type semiconductor layer 102 may be exposed in the first hole HL1.
  • each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may have an inclined side whose width narrows as it goes down. have.
  • the width WT of each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may have substantially the same size. At this time, the width of the hole (WT) reaches the largest width of the hole.
  • the width WT of each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may be about 1/10 of the size of the light emitting device.
  • the light emitting device includes a third conductive pattern CP3 filling at least a portion of the second hole HL2 and electrically contacting the second conductive pattern CP2 and extending upwardly to the second light emitting part LE2.
  • a fourth conductive pattern CP4 filling at least a portion of the hole HL3 and in electrical contact with the second ohmic layer 208 and extending to the upper portion of the second light emitting part LE2, and the fourth hole HL4 and
  • a fifth conductive pattern CP5 filling at least a portion of the five holes HL5 and electrically contacting the first conductive pattern CP1 and extending to the upper portion of the second light emitting part LE2 may be further included.
  • Each of the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 is Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, and Cu may include at least one selected from the group consisting of.
  • the alloy may be included.
  • the third conductive pattern CP3 is electrically connected to the first ohmic layer 108 exposed on the bottom of the second hole HL2.
  • the fifth conductive pattern CP5 may be in electrical contact with the first n-type semiconductor layer 102 exposed on the bottom surface of the fourth hole HL4.
  • the third conductive pattern CP3 does not completely fill the second hole HL2, and is conformally thinly along the inner wall of the second hole HL2. Can be formed.
  • the third conductive pattern CP3 includes a first part CP3_1 disposed in the second hole HL2 and a second part CP3_2 extending from the first part CP3_1 to the upper surface of the second light emitting part LE2. ).
  • the fourth conductive pattern CP4 does not completely fill the third hole HL3 and may be formed conformally thinly along the inner wall of the third hole HL3.
  • the fourth conductive pattern CP4 includes the first part CP4_1 disposed in the third hole HL3 and the second part CP4_2 extending from the first part CP4_1 to the upper surface of the second light emitting part LE2. ).
  • the fifth conductive pattern CP5 does not completely fill each of the fourth hole HL4 and the fifth hole HL5, and thinly controls the inner wall of each of the fourth hole HL4 and the fifth hole HL5. It can be formed formal.
  • the fifth conductive pattern CP5 connects the first parts CP5_1 and the first parts CP5_1 disposed in each of the fourth hole HL4 and the fifth hole HL5, and removes the first part CP5_1 from the first parts.
  • the second portion CP5_2 of the fifth conductive pattern CP5 may be disposed between the fourth hole HL4 and the fifth hole HL5, but is not limited thereto.
  • the third conductive pattern CP3 extends from the first part CP3_1 filling the second hole HL2 and the second light emitting part ( It may include a second portion (CP3_2) extending along the upper surface of LE2).
  • the fourth conductive pattern CP4 includes a first part CP4_1 filling the third hole HL3 and a second part extending from the first part CP4_1 and extending along the upper surface of the second light emitting part LE2. Portion (CP4_2) may be included.
  • the fifth conductive pattern CP5 connects the first portions CP5_1 filling each of the fourth hole HL4 and the fifth hole HL5 and the first portions CP5_1 and connects the first portions CP5_1. ),
  • the second portion CP5_2 extending from the second light emitting portion LE2 to the upper surface.
  • the light emitting device surrounds the outer wall of the third conductive pattern CP3 between the third conductive pattern CP3 and the second hole HL2, and the fourth between the fourth conductive pattern CP4 and the third hole HL3.
  • the outer wall of the conductive pattern CP4 is wrapped, and the outer wall of the fifth conductive pattern CP5 is wrapped between the fifth conductive pattern CP5 and the fourth hole HL4 and the fifth hole HL5, and the second light emitting part (
  • a first passivation film PV1 extending to the upper surface of LE2) to insulate the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 and the second light emitting part LE2 ) (Also referred to as an insulating film) may be further included.
  • the first passivation film PV1 may include at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, and SiOx.
  • the second light emitting part LE2 may have an inclined side surface to have a wider width as it goes down. That is, the second ohmic layer 208 of the second light emitting unit LE2 is the second p-type semiconductor layer 206, the second p-type semiconductor layer 206 is the second active layer 204, the second active layer 204 may be larger than the second n-type semiconductor layer 202.
  • the second adhesive part AD2 may be extended to surround the outer wall of the second light emitting part LE2.
  • the first passivation film PV1 may be disposed between the outer wall of the second light emitting part LE2 and the second adhesive part AD2. In another example, the first passivation film PV1 may be omitted between the outer wall of the second light emitting part LE2 and the second adhesive part AD2.
  • the second light emitting part LE2 may be arranged to be spaced apart from the third light emitting part LE3.
  • the second n-type semiconductor layer 202 of the second light emitting unit LE2 and the third ohmic layer 308 of the third light emitting unit LE3 may be disposed to face each other.
  • the second n-type semiconductor layer 202 of the second light-emitting unit LE2 and the third n-type semiconductor layer 302 of the third light-emitting unit LE3 may face each other.
  • the light emitting element is a second adhesive part AD2 that bonds between the second light emitting part LE2 and the third light emitting part LE3 between the second light emitting part LE2 and the third light emitting part LE3 spaced apart from each other. It may further include.
  • the second adhesive part AD2 is transparent, has insulating properties, and may have adhesive properties.
  • the second adhesive portion AD2 may include the same material as the first adhesive portion AD1, such as glass, polymer, resist, or polyimide.
  • the second adhesive portion AD2 may include SOG, BCB, HSQ, or SU-8 photoresist. According to an embodiment illustrated in FIG.
  • the second adhesive part AD2 includes a second hole HL2 in which the third conductive pattern CP3 is formed, a third hole in which the fourth conductive pattern CP4 is formed, and a fifth The conductive pattern CP5 may be disposed while filling the inside of the fourth hole HL4 and the fifth hole HL5.
  • the light emitting device may further include a second color filter disposed between the second light emitting part LE2 and the third light emitting part LE3.
  • the second color filter may be disposed on the third ohmic layer 308.
  • the second color filter may include a dispersion drag reflector having a structure in which TiO2 and SiO2 are alternately stacked.
  • the order or number of alternating TiO2 and SiO2 of the second color filter may be different from the order and number of alternating TiO2 and SiO2 of the first color filter.
  • the third light emitting part LE3 includes a sixth hole HL6 exposing the third conductive pattern CP3 through the third light emitting part LE3 and the second adhesive part AD2, and the third light emitting part LE3.
  • the seventh hole HL7 exposing the third ohmic layer 308 and the eighth hole exposing the fourth conductive pattern CP4 through the third light emitting part LE3 and the second adhesive part AD2.
  • it may include a ninth hole through the third light emitting portion (LE3) and the second adhesive portion (AD2) to expose the fifth conductive pattern (CP5).
  • the third light emitting unit LE3 may further include a tenth hole HL10 exposing the third n-type semiconductor layer 302 by partially etching the third n-type semiconductor layer 302.
  • the tenth hole HL10 may be selectively formed and may be omitted in some cases.
  • the sixth hole HL6 exposes the second portion CP3_2 of the third conductive pattern CP3, and the eighth hole HL8 exposes the second portion CP4_2 of the fourth conductive pattern CP4,
  • the ninth hole HL9 may expose the second portion CP5_2 of the fifth conductive pattern CP5.
  • the second part CP3_2 of the third conductive pattern CP3, the second part CP4_2 of the fourth conductive pattern CP4, and the second part CP5_2 of the fifth conductive pattern CP5 respectively May extend on the upper surface of the second light emitting part LE2 and be located on the same plane. Accordingly, each of the sixth hole HL6, the eighth hole HL8, and the ninth hole HL9 may have substantially the same height.
  • each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 is narrower as it goes down. Losing can have an inclined side.
  • the width WT of each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 may have substantially the same size.
  • the width WT of each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 is the second hole HL2,
  • the width WT of each of the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may be substantially the same.
  • the width WT of each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 is 1 / of the size of the light emitting element. It can be 10 or so.
  • the light emitting device fills at least a portion of the sixth hole HL6 and is in electrical contact with the second part of the third conductive pattern CP3 and extends to the upper portion of the third light emitting part LE3 (CP6) And, a seventh conductive pattern (CP7) filling the at least part of the seventh hole (HL7) and in electrical contact with the third ohmic layer (308) and extending to the top of the third light emitting part (LE3), and the eighth hole ( The eighth conductive pattern CP8 filling at least a portion of the HL8 and electrically contacting the second portion of the fourth conductive pattern CP4 and extending to the upper portion of the third light emitting part LE3, and the ninth hole HL9 And a ninth conductive pattern CP9 filling at least a portion of each of the tenth holes HL10 and electrically contacting the fifth conductive pattern CP5 and extending to the upper portion of the third light emitting part LE3.
  • Each of the sixth conductive pattern CP6, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 is Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, It may include at least one selected from the group consisting of Mg, Zn, Pt, Hf, Cr, Ti, and Cu. In addition, the alloy may be included.
  • the sixth conductive pattern CP6 is electrically connected to the third conductive pattern CP3, the third conductive pattern CP3 is electrically connected to the second conductive pattern CP2, and the second The conductive pattern CP2 may be electrically connected to the first ohmic layer 108. Accordingly, the sixth conductive pattern CP6 may be electrically connected to the first ohmic layer 108 of the first light emitting part LE1.
  • the seventh conductive pattern CP7 may be electrically connected to the third ohmic layer 308 of the third light emitting part LE3.
  • the eighth conductive pattern CP8 may be electrically connected to the fourth conductive pattern CP4, and the fourth conductive pattern CP4 may be electrically connected to the second ohmic layer 208.
  • the eighth conductive pattern CP8 may be electrically connected to the second ohmic layer 208 of the second light emitting part LE2.
  • the ninth conductive pattern CP9 is electrically connected to the third n-type semiconductor layer 302 and the fifth conductive pattern CP5, and the fifth conductive pattern CP5 is the second n-type semiconductor layer 202 and the third
  • the first conductive pattern CP1 may be electrically connected, and the first conductive pattern CP1 may be electrically connected to the first n-type semiconductor layer 102.
  • the ninth conductive pattern CP9 can electrically connect the first n-type semiconductor layer 102, the second n-type semiconductor layer 202, and the third n-type semiconductor layer 302 in common.
  • the sixth conductive pattern CP6 does not completely fill the sixth hole HL6 and may be formed conformally thinly along the inner wall of the sixth hole HL6.
  • the sixth conductive pattern CP6 includes the first part CP6_1 disposed in the sixth hole HL6 and the second part CP6_2 extending from the first part CP6_1 to the upper surface of the third light emitting part LE3. ).
  • the seventh conductive pattern CP7 does not completely fill the seventh hole HL7 and may be formed conformally thinly along the inner wall of the seventh hole HL7.
  • the seventh conductive pattern CP7 includes a first part CP7_1 disposed in the seventh hole HL7 and a second part CP7_2 extending from the first part CP7_1 to the upper surface of the third light emitting part LE3. ).
  • the eighth conductive pattern CP8 does not completely fill the eighth hole HL8 and may be formed conformally thinly along the inner wall of the eighth hole HL8.
  • the eighth conductive pattern CP8 includes a first portion CP8_1 disposed in the eighth hole HL8 and a second portion CP8_2 extending from the first portion CP8_1 to the upper surface of the third light emitting part LE3. ).
  • the ninth conductive pattern CP9 does not completely fill each of the ninth hole HL9 and the tenth hole HL10, and is thinly conformed along the inner walls of the ninth hole HL9 and the tenth hole HL10. Can be formed.
  • the ninth conductive pattern CP9 includes first portions CP9_1 between the first portions CP9_1 and the first portions CP9_1 disposed in the ninth hole HL9 and the tenth hole HL10. It may include a second portion CP9_2 that connects and extends to an upper surface of the third light emitting part LE3.
  • the second portion CP9_2 of the ninth conductive pattern CP9 may be disposed between the ninth hole HL9 and the tenth hole HL10, but is not limited thereto.
  • the sixth conductive pattern CP6 extends from the first part CP6_1 filling the sixth hole HL6 and the third light emitting part ( It may include a second portion (CP6_2) extending along the upper surface of LE3).
  • the seventh conductive pattern CP7 includes a first part CP7_1 filling the seventh hole HL7 and a second part extending from the first part CP7_1 and extending along the upper surface of the third light emitting part LE3. Portion (CP7_2) may be included.
  • the eighth conductive pattern CP8 includes a first part CP8_1 filling the eighth hole HL8 and a second part extending from the first part CP8_1 and extending along the upper surface of the third light emitting part LE3. It may include a portion (CP8_2).
  • the ninth conductive pattern CP9 connects the first parts CP9_1 filling the ninth hole HL9 and the tenth hole HL10 with the first parts CP9_1 and connects the first parts CP9_1. It may include a second portion (CP9_2) extending from the.
  • the light emitting element surrounds the outer wall of the sixth conductive pattern CP6 between the sixth conductive pattern CP6 and the sixth hole HL6, and the seventh conductive pattern CP7 and the seventh hole HL7 between the seventh conductive pattern CP6.
  • the outer wall of the conductive pattern CP7 is wrapped, and the outer wall of the eighth conductive pattern CP8 is wrapped between the eighth conductive pattern CP8 and the eighth hole HL8, and the ninth conductive pattern CP9 and the ninth hole ( Between the HL9) and the tenth hole HL10, the outer wall of the ninth conductive pattern CP9 is wrapped and extended to the upper surface of the third light emitting part LE3, so that the sixth conductive pattern CP6 and the seventh conductive pattern ( CP7), an eighth conductive pattern CP8, and a second passivation film PV2 that insulates the ninth conductive pattern CP9 and the third light emitting part LE3.
  • the second passivation film (PV2) may include the same material as the first passivation film (PV1), and includes, for example, at least one selected from the group consisting of SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy, and SiOx. can do.
  • the third light emitting part LE3 may have an inclined side surface to have a wider width as it goes down. That is, the third ohmic layer 308 of the third light emitting unit LE3 is greater than the third p-type semiconductor layer 306, the third p-type semiconductor layer 306 is greater than the third active layer 304, and the third active layer is 304 may be wider than the third n-type semiconductor layer 302.
  • the second passivation layer PV2 may be extended to surround the outer wall of the third light emitting part LE3.
  • the light emitting device includes a first pad PD1 in electrical contact with the sixth conductive pattern CP6 on the sixth conductive pattern CP6 electrically connected to the first ohmic layer 108, and a second ohmic layer ( 208) a second pad PD2 in electrical contact with the eighth conductive pattern CP8 on the eighth conductive pattern CP8 electrically connected, and a seventh electrically connected to the third ohmic layer 308
  • the third pad PD3 in electrical contact with the seventh conductive pattern CP7 on the conductive pattern CP7, the first n-type semiconductor layer 102, the second n-type semiconductor layer 202, and the third pad
  • the n-type semiconductor layer 302 may further include a common pad CPD in electrical contact with the ninth conductive pattern CP9 electrically connected to the n-type semiconductor layer 302.
  • Each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD is Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt , Hf, Cr, Ti, and Cu may include at least one selected from the group consisting of.
  • the alloy may be included.
  • each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD is a light emitting device.
  • Each of the corners may be disposed.
  • the first pad PD1 is disposed at the first edge CN1
  • the second pad PD2 is disposed at the third edge CN3
  • the third pad PD3 is the second edge CN2.
  • the common pad CPD may be disposed at the fourth edge CN4.
  • the third passivation film (PV3) includes the same material as the first passivation film (PV1) or the second passivation film (PV2), for example, SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy and SiOx It may include at least one selected from.
  • the second passivation film PV2 may be disposed between the outer wall of the third light emitting part LE3 and the third passivation film PV3.
  • the second passivation film PV2 may be omitted between the outer wall of the third light emitting part LE3 and the third passivation film PV3.
  • the third passivation layer PV3 is formed with a sixth conductive pattern CP6, a seventh conductive pattern CP7, an eighth conductive pattern CP8, and a ninth conductive pattern CP9.
  • the third passivation film PV3 includes a sixth hole HL6 in which a sixth conductive pattern CP6, a seventh conductive pattern CP7, an eighth conductive pattern CP8, and a ninth conductive pattern CP9 are formed. )
  • the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 may be formed.
  • the third passivation layer PV3 includes each of the sixth conductive pattern CP6, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9, respectively. It may be formed on the upper surface and the second passivation film (PV2).
  • the second hole HL2 exposing the second conductive pattern CP2 electrically connected to the first ohmic layer 108 to the second light emitting part LE2 and the first adhesive part AD1
  • a third hole HL3 exposing the second ohmic layer 208
  • a fourth hole HL4 exposing the first conductive pattern CP1 electrically connected to the first n-type semiconductor layer 102
  • a fifth hole HL5 exposing the 2 n-type semiconductor layer 202 is formed, and the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5
  • the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 filling at least a portion may be disposed.
  • the sixth hole HL6 exposing the third conductive pattern CP3 to the third light emitting part LE3 and the second adhesive part AD2, and the seventh hole HL7 exposing the third ohmic layer 308
  • An eighth hole HL8 exposing the fourth conductive pattern CP4, a ninth hole HL9 exposing the fifth conductive pattern CP5, and a third exposing third n-type semiconductor layer 302
  • the sixth conductive pattern CP6, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 may be disposed.
  • conductive patterns electrically connected to the first light emitting part LE1 in the second light emitting part LE2 and the first adhesive part AD1 are disposed, and in the third light emitting part LE3 and the second adhesive part AD2.
  • Conductive patterns electrically connected to the first light emitting part LE1 and electrically connected conductive patterns may be separately disposed. Therefore, the first pad PD1 may be stably connected to the first ohmic layer 108 through the third conductive pattern CP3 and the second conductive pattern CP2 along the sixth conductive pattern CP6. .
  • the second pad PD2 may be electrically and stably connected to the second ohmic layer 208 through the fourth conductive pattern CP4 along the eighth conductive pattern CP8.
  • the third pad PD3 may be electrically and stably connected to the third ohmic layer 308 through the seventh conductive pattern CP7.
  • the common pad CPD has a third n-type semiconductor layer 302 through the ninth conductive pattern CP9 and a second n-type through the fifth conductive pattern CP5 along the ninth conductive pattern CP9.
  • the semiconductor layer 202 may be electrically and stably connected to the first n-type semiconductor layer 102 through the first conductive pattern CP1 along the fifth conductive pattern CP5.
  • the light emitting device a process is performed on a substrate such as sapphire. During the process, tensile stress is generated, and thus a bending phenomenon in which the central portion of the substrate enters downward occurs.
  • the first adhesive portion AD1 And the second adhesive part AD2 may relieve tensile stress applied to the substrate.
  • the first light emitting part LE1 is separated while the first hole HL1 is formed, and the second hole HL2, the third hole HL3, and the fourth hole While the HL4 and the fifth hole HL5 are formed, the second light emitting part LE2 is separated, and the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, and the ninth While the hole HL9 and the tenth hole HL10 are being formed, the third light emitting part LE3 is separated, so that tensile stress applied to the substrate can be further alleviated.
  • 2 to 16 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
  • the first n-type semiconductor layer 102, the first active layer 104, the first p-type semiconductor layer 106, and the first ohmic layer 108 are disposed on the first substrate 100.
  • the first light emitting part LE1 may be formed by sequentially forming.
  • the first substrate 100 is a substrate capable of growing a gallium nitride-based semiconductor layer, sapphire (Al2O3), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN) , Aluminum nitride (AlN), gallium oxide (Ga2O3), gallium arsenide (GaAs), or silicon (Si). Further, the first substrate 100 may be a flexible substrate or a circuit-formed substrate.
  • the first n-type semiconductor layer 102, the first active layer 104, and the first p-type semiconductor layer 106 on the first substrate 100 are MOCVD (Metal-Organic Chemical Vapor Deposition), MBE (Molecular Beam) Epitaxy), HVPE (Hydride Vapor Phase Epitaxy), MOC (Metal-Organic Chloride) can be sequentially formed using growth methods.
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Vapor Phase Epitaxy
  • MOC Metal-Organic Chloride
  • the first ohmic layer 108 may be formed on the first p-type semiconductor layer 106 through a chemical vapor deposition (CVD), physical vapor deposition (PVD) process, or the like.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • the first ohmic layer 108, the first p-type semiconductor layer 106, and the first active layer 104 are etched to form a first hole HL1 in the first light emitting part LE1. Can be.
  • the etching process may etch a portion of the upper portion of the first n-type semiconductor layer 102.
  • the first hole HL1 is formed, and the first ohmic layer 108, the first p-type semiconductor layer 106, the first active layer 104, and the first n-type semiconductor layer 102 are etched to form a first hole. 1
  • the light emitting unit LE1 can be separated.
  • the tensile stress applied to the substrate can be reduced.
  • a first conductive pattern CP1 and a second conductive pattern CP2 may be formed on the first light emitting part LE1, respectively.
  • the first conductive pattern CP1 may be formed to be spaced apart from the first light emitting part LE1 inside the first hole HL1.
  • the second conductive pattern CP2 may be formed on the first ohmic layer 108.
  • the first conductive pattern CP1 and the second conductive pattern CP2 through a normal patterning process Each can be formed.
  • a second n-type semiconductor layer 202, a second active layer 204, a second p-type semiconductor layer 206, and a second ohmic layer 208 are formed on the second substrate 200.
  • the second light emitting unit LE2 may be formed sequentially.
  • the second substrate 200 is a substrate capable of growing a gallium nitride-based semiconductor layer, sapphire (Al2O3), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN) , Aluminum nitride (AlN), gallium oxide (Ga2O3), gallium arsenide (GaAs), or silicon (Si). Further, the second substrate 200 may be a flexible substrate or a circuit-formed substrate.
  • the second n-type semiconductor layer 202, the second active layer 204, and the second p-type semiconductor layer 206 on the second substrate 200 by using growth methods such as MOCVD, MBE, HVPE, MOC, etc. It can be formed sequentially.
  • the second ohmic layer 208 may be formed on the second p-type semiconductor layer 206 through a CVD or PVD process.
  • the second substrate 200 is turned over so as to face the first ohmic layer 108 of the first light emitting part LE1 and the second ohmic layer 208 of the second light emitting part LE2.
  • the first light emitting part LE1 and the second light emitting part LE2 may be bonded through the first adhesive part AD1.
  • the first adhesive part AD1 is formed to fill the first hole HL1 in which the first conductive pattern CP1 is formed on the first light emitting part LE1, and the first adhesive part AD1 is formed on the first ohmic layer 108. 2 After the ohmic layer 208 is disposed to face each other, the first light emitting part LE1 and the second light emitting part LE2 may be bonded by curing the first adhesive part AD1 through a thermal process.
  • the first light emitting part LE1 side is surrounded by the first adhesive part AD1, and the first adhesive part AD1 may be a protective layer protecting the side surface of the first light emitting part LE1.
  • the second substrate 200 may be removed through a laser lift-off (LLO) process. Can be.
  • LLO laser lift-off
  • the second light emitting part LE2 and the first adhesive part AD1 are etched to expose the second hole HL2 and the second ohmic layer 208 exposing the second conductive pattern CP2.
  • the third hole HL3 exposing, the fourth hole HL4 exposing the first conductive pattern CP1, and the fifth hole HL5 exposing a part of the second n-type semiconductor layer 202 may be formed.
  • the fifth hole HL5 may not be formed.
  • Each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may have the same width WT.
  • each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may have an inclined side whose width narrows as it goes downward.
  • the second hole HL2 While forming the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5, the second n-type semiconductor layer 202, the second active layer 204, The second p-type semiconductor layer 206 and the second ohmic layer 208 may be etched to separate the second light emitting part LE2.
  • the second light emitting part LE2 has a tapered side surface.
  • the second light emitting part LE2 has a shape in which the cross-sectional area becomes narrower as it goes upward from the substrate.
  • the first passivation film PV1 may be formed.
  • a first passivation film PV1 may be conformally formed on the second light emitting part LE2 and the first adhesive part AD1 on which the fourth hole HL4 and the fifth hole HL5 are formed.
  • each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 has an inclined side surface, thereby conformally forming the first passivation film PV1. It can be easy to form.
  • the first passivation layer PV1 formed on the bottom surface of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 may be removed.
  • the first passivation film PV1 may remain on the outer wall of the second light emitting part LE2. Alternatively, the first passivation film PV1 may be removed from the outer wall of the second light emitting part LE2.
  • each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 on which the first passivation film PV1 is formed is filled.
  • the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 may be formed, respectively.
  • a second hole (HL2), a third hole (HL3), and a fourth passivation film (not shown) are formed on the first passivation film (PV1) through the deposition process, and the first passivation film (PV1) is formed.
  • the holes HL4 and the fifth hole HL5 may be formed conformally so as not to be completely buried.
  • each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5 has an inclined side surface, thereby forming the first conductive film conformally It can be easy to do.
  • the first conductive layer is electrically connected to the second conductive pattern CP2 and electrically connected to the third conductive pattern CP3 and the second ohmic layer 208 filling at least a portion of the second hole HL2.
  • the fourth conductive pattern CP4 filling at least a portion of the three holes HL3 and the second conductive pattern CP1 electrically connected to the first conductive pattern CP1 and filling at least a portion of the fourth hole HL4 and filling the second n-type semiconductor layer 202 )
  • the third conductive pattern CP3 includes a first portion CP3_1 formed in the second hole HL2 and a first passivation film PV1 formed on the second n-type semiconductor layer 202 from the first portion CP3_1.
  • a second portion CP3_2 extending upward may be included.
  • the fourth conductive pattern CP4 includes a first portion CP4_1 formed in the third hole HL3 and a first passivation film PV1 formed on the second n-type semiconductor layer 202 from the first portion CP4_1.
  • a second portion CP4_2 extending upward may be included.
  • the fifth conductive pattern CP5 connects between the first portions CP5_1 formed in each of the fourth hole HL4 and the fifth hole HL5 and the first portions CP5_1 to form a second n-type semiconductor layer.
  • a second portion CP5_2 extending on the first passivation film PV1 formed on the 202 may be included.
  • each of the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 is a second hole HL2, a third hole HL3, a fourth hole HL4, And the fifth hole HL5 is formed and formed thinly without being completely buried, but the third conductive pattern CP3, the fourth conductive pattern CP4, and the fifth conductive pattern CP5 Each may be formed to fill each of the second hole HL2, the third hole HL3, the fourth hole HL4, and the fifth hole HL5.
  • a third n-type semiconductor layer 302, a third active layer 304, a third p-type semiconductor layer 306, and a third ohmic layer 308 are formed on the third substrate 300.
  • the third light emitting unit LE3 may be formed by sequentially forming.
  • the third substrate 300 is a substrate capable of growing a gallium nitride-based semiconductor layer, sapphire (Al2O3), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN) , Aluminum nitride (AlN), gallium oxide (Ga2O3), gallium arsenide (GaAs), or silicon (Si). Further, the third substrate 300 may be a flexible substrate or a circuit-formed substrate.
  • the third n-type semiconductor layer 302, the third active layer 304, and the third p-type semiconductor layer 306 are grown using MOCVD, MBE, HVPE, MOC, or the like. It can be formed sequentially.
  • the third ohmic layer 308 may be formed on the third p-type semiconductor layer 306 through CVD, PVD, or the like.
  • the third substrate 300 is turned over so as to face the second n-type semiconductor layer 202 of the second light emitting part LE2 and the third ohmic layer 308 of the third light emitting part LE3.
  • the second light emitting part LE2 and the third light emitting part LE3 may be bonded through the second adhesive part AD2.
  • the second light emitting part LE2 and the third light emitting part LE3 may be bonded by curing the second adhesive part AD2 through a thermal process.
  • the side surface of the second light emitting part LE2 may be surrounded by a second adhesive part AD2, and the second adhesive part AD2 may be a protective layer protecting the side surface of the second light emitting part LE2.
  • the third substrate 300 may be removed through the LLO process.
  • the sixth hole HL6 and the third ohmic layer exposing the second portion of the third conductive pattern CP3 by etching the third light emitting part LE3 and the second adhesive part AD2, 7th hole HL7 exposing 308, 8th hole HL8 exposing second part of fourth conductive pattern CP4, and 9th hole exposing second part of fifth conductive pattern CP5 (HL9) and a tenth hole HL10 exposing a portion of the third n-type semiconductor layer 302 may be formed.
  • the tenth hole HL10 may not be formed.
  • Each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 may have the same width WT.
  • the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 are respectively the second hole HL2 and the third hole HL3. , May have the same width WT as each of the fourth hole HL4 and the fifth hole HL5.
  • each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 decreases in width as it goes down. Can have
  • the third active layer 304, the third p-type semiconductor layer 306, and the third ohmic layer 308 may be etched to separate the third light emitting part LE3.
  • a second passivation film PV2 may be formed along the upper surface.
  • the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 so as not to completely fill the sixth hole HL6 , Conformally on the third light emitting part LE3 and the second adhesive part AD2 on which the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 are formed.
  • a second passivation film PV2 may be formed.
  • each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 has an inclined side surface, so that the second passivation film is formed. It may be easy to conformally form (PV2).
  • the second passivation film PV2 formed on the bottom surface of each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 is removed. can do.
  • the second passivation film PV2 may remain on the outer wall of the third light emitting part LE3. Alternatively, the second passivation film PV2 may be removed from the outer wall of the third light emitting part LE3.
  • the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 in which the second passivation film PV2 is formed The sixth conductive pattern CP6, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 respectively filling at least a portion of each may be formed.
  • the second passivation film PV2 is formed on the second passivation film PV2 by using the second conductive film (not shown) in the sixth hole HL6, the seventh hole HL7, and the eighth hole HL8 ),
  • the ninth hole HL9, and the tenth hole HL10 can be formed conformally so as not to be completely buried.
  • each of the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 each has an inclined side surface. It may be easy to form a conductive film conformally.
  • the second conductive film is electrically connected to the second portion CP2_2 of the third conductive pattern CP3 through a conventional etching process, and the sixth conductive pattern CP6 filling at least a portion of the sixth hole HL6.
  • the eighth conductive pattern CP8 filling at least a portion of the eighth hole HL8 and electrically connected to the second portion CP5_2 of the fifth conductive pattern CP5, and the ninth hole HL9 and the tenth hole ( HL10)
  • a ninth conductive pattern CP9 filling at least a portion of each may be respectively formed.
  • the sixth conductive pattern CP6 includes the first portion CP6_1 formed in the sixth hole HL6 and the second passivation film PV2 formed on the third n-type semiconductor layer 302 from the first portion CP6_1.
  • a second portion CP6_2 extending upward may be included.
  • the seventh conductive pattern CP7 includes a first portion CP7_1 formed in the seventh hole HL7 and a second passivation film PV2 formed on the third n-type semiconductor layer 302 from the first portion CP7_1.
  • a second portion CP7_2 extending upward may be included.
  • the eighth conductive pattern CP8 includes a first portion CP8_1 formed in the eighth hole HL8 and a second passivation film PV2 formed on the third n-type semiconductor layer 302 from the first portion CP8_1.
  • a second portion CP8_2 extending upward may be included.
  • the ninth conductive pattern CP9 connects between the first portions CP9_1 and the first portions CP9_1 formed in each of the ninth hole HL9 and the tenth hole HL10, and a third n-type semiconductor layer
  • a second portion CP9_2 extending on the second passivation film PV2 formed on the 302 may be included.
  • each of the sixth conductive pattern CP6, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 is a sixth hole HL6 and a seventh hole HL7.
  • the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 are shown and described as being formed in a thin conformal manner without completely filling, but the sixth conductive pattern CP6 ,
  • the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 are respectively the sixth hole HL6, the seventh hole HL7, the eighth hole HL8, the ninth It may be formed to fill each of the hole HL9 and the tenth hole HL10.
  • a third passivation film (PV3) may be formed in a formal manner.
  • the third passivation film PV3 includes a sixth hole HL6 in which a sixth conductive pattern CP6, a seventh conductive pattern CP7, an eighth conductive pattern CP8, and a ninth conductive pattern CP9 are formed.
  • Each of the seven holes HL7, the eighth hole HL8, the ninth hole HL9, and the tenth hole HL10 may be formed to be thin and conformally without being completely filled.
  • a third passivation film PV3 may be formed on the second passivation film PV2 formed on the outer wall of the third light emitting part LE3.
  • the first opening OP1 exposing the second portion CP6_2 of the sixth conductive pattern CP6 by etching the third passivation film PV3 and the second portion of the eighth conductive pattern CP8 A second opening OP2 exposing CP8_2, a third opening OP3 exposing the second part CP7_2 of the seventh conductive pattern CP7, and a second part of the ninth conductive pattern CP9 ( A fourth opening OP4 exposing CP9_2) may be formed.
  • a third conductive film (not shown) is disposed on the third passivation film PV3 by filling the first opening OP1, the second opening OP2, the third opening OP3, and the fourth opening OP4. Can form.
  • the first conductive layer is etched by a normal etching process, the first opening OP1 is buried, and the first pad PD1 is in electrical contact with the sixth conductive pattern CP6 and is electrically connected to the first ohmic layer 108. ), A second pad PD2 buried in the second opening OP2 and electrically connected to the second ohmic layer 208 in electrical contact with the eighth conductive pattern CP8, and the third opening OP3.
  • the second hole HL2 exposing the second conductive pattern CP2 electrically connected to the first ohmic layer 108 to the second light emitting part LE2 and the first adhesive part AD1.
  • a third hole HL3 exposing the second ohmic layer 208, a fourth hole HL4 exposing the first conductive pattern CP1 electrically connected to the first n-type semiconductor layer 102, and A fifth hole HL5 exposing the second n-type semiconductor layer 202 may be formed.
  • the sixth hole HL6 exposing the third conductive pattern CP3 to the third light emitting part LE3 and the second adhesive part AD2, and the seventh hole exposing the third ohmic layer 308 (HL7), the eighth hole HL8 exposing the fourth conductive pattern CP4, the ninth hole HL9 exposing the fifth conductive pattern CP5, and the third n-type semiconductor layer 302
  • the tenth hole HL10 can be formed. Therefore, a hole penetrating the first light emitting part LE1, the second light emitting part LE2, and the third light emitting part LE3 is formed at one time, but the etching process is difficult due to problems such as an aspect ratio. Overcoming the above difficulties, one etching process is performed in the second light emitting part LE2 and the first adhesive part AD1 and another etching process is performed in the third light emitting part LE3 and the second adhesive part AD2. can do.
  • the third conductive pattern CP3, the fourth conductive pattern CP4, and the third conductive pattern CP3 are disposed and connected to the first light emitting part LE1 in the third light emitting part LE3 and the second adhesive part AD2.
  • the sixth conductive pattern CP6 electrically connected to the fifth conductive pattern CP5, the seventh conductive pattern CP7, the eighth conductive pattern CP8, and the ninth conductive pattern CP9 may be separately disposed.
  • the first pad PD1 may be stably connected to the first ohmic layer 108 through the third conductive pattern CP3 and the second conductive pattern CP2 along the sixth conductive pattern CP6.
  • the second pad PD2 may be electrically and stably connected to the second ohmic layer 208 through the fourth conductive pattern CP4 along the eighth conductive pattern CP8.
  • the third pad PD3 may be electrically and stably connected to the third ohmic layer 308 through the seventh conductive pattern CP7.
  • the common pad CPD has a third n-type semiconductor layer 302 through the ninth conductive pattern CP9 and a second n-type through the fifth conductive pattern CP5 along the ninth conductive pattern CP9.
  • the semiconductor layer 202 may be electrically and stably connected to the first n-type semiconductor layer 102 through the first conductive pattern CP1 along the fifth conductive pattern CP5.
  • 17 and 18 are cross-sectional views illustrating a method of mounting light emitting devices on a mounting substrate according to an embodiment of the present invention.
  • a plurality of light emitting devices (LEDs) formed through FIGS. 2 to 16 may be mounted on a desired mounting substrate MB.
  • the mounting pad MB includes a first pad PD1, Bonding pads BPD that are electrically bonded to the second pad PD2, the third pad PD3, and the common pad CPD may be formed.
  • the adhesive balls BL may be formed on the bonding pads BPD, respectively.
  • Each of the adhesive balls BL may include In, Au, Sn, Cu, and the like.
  • each of the adhesive balls BL may be formed on the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD.
  • the bonding pads BPD and the adhesive balls BL may be formed to correspond to a position where the light emitting device LED is mounted.
  • the first substrate 100 on which a plurality of light emitting devices (LEDs) are formed may be turned over, and the light emitting devices (LEDs) may be positioned to face the mounting substrate MB on which the bonding pads BPD are formed.
  • LEDs light emitting devices
  • a mask pattern MSK having a hole capable of transmitting laser light at a position corresponding to light emitting elements LED to be separated from the first substrate 100 may be provided on the inverted first substrate 100.
  • light emitting devices disposed at a desired mounting location of the mounting substrate MB by performing a selective laser lift off process with the first substrate 100 using a mask pattern MSK (LED) may be separated from the first substrate 100.
  • a mask pattern MSK is provided on the first substrate 100, thereby providing a first substrate.
  • the laser can be more accurately irradiated to the light emitting elements (LEDs) to be separated from the (100).
  • the mask pattern MSK may be omitted if the laser can be properly irradiated to the light emitting elements LED to be separated.
  • the separation distance between the separated light emitting devices (LEDs) may vary depending on the mounting substrate (MB).
  • Each of the first pad PD1, the second pad PD2, the third pad PD3, and the common pad CPD of each of the separated light emitting devices (LEDs) is an adhesive ball formed on the bonding pad BPD ( BL).
  • the light emitting devices LED may be mounted on the mounting substrate MB.
  • the first substrate 100 may be separated from the light emitting devices (LEDs) without separately performing a process of removing the first substrate 100.

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Abstract

발광 소자를 제공한다. 발광 소자는, 제1-1형 반도체층, 제1 활성층, 및 제1-2형 반도체층을 포함하는 제1 발광부, 제1 발광부 상에 배치되며, 제2-1형 반도체층, 제2 활성층, 및 제2-2형 반도체층을 포함하는 제2 발광부, 제2 발광부 상에 배치되며, 제3-1형 반도체층, 제3 활성층, 및 제3-2형 반도체층을 포함하는 제3 발광부, 제2 발광부의 내부에 배치되며 제1-1형, 제1-2형, 제2-1형, 제2-2형 반도체층들 중 적어도 하나와 전기적으로 연결되는 제1 부분과, 제1 부분으로부터 제2 및 제3 발광부들 사이의 제2 발광부의 일 면으로 연장하는 제2 부분을 포함하는 제1 도전 패턴, 및 제3 발광부에 배치되며 제1 도전 패턴과 전기적으로 연결되는 제2 도전 패턴을 포함하되, 제2 도전 패턴은 제1 도전 패턴의 제2 부분과 적어도 일부 중첩되는 영역을 포함한다.

Description

발광 소자
본 발명은 발광 소자에 관한 것으로, 보다 상세하게는 복수의 발광층들이 적층된 발광 소자에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
특히, 디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치의 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 차세대 디스플레이로서 마이크로 LED(micro LED)가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 광효율이 향상된 발광 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 일 과제를 달성하기 위하여 본 발명의 실시예들에 따른 발광 소자는, 제1-1형 반도체층, 제1 활성층, 및 제1-2형 반도체층을 포함하는 제1 발광부, 상기 제1 발광부 상에 배치되며, 제2-1형 반도체층, 제2 활성층, 및 제2-2형 반도체층을 포함하는 제2 발광부, 상기 제2 발광부 상에 배치되며, 제3-1형 반도체층, 제3 활성층, 및 제3-2형 반도체층을 포함하는 제3 발광부, 상기 제2 발광부의 내부에 배치되며 상기 제1-1형, 제1-2형, 제2-1형, 제2-2형 반도체층들 중 적어도 하나와 전기적으로 연결되는 제1 부분과, 상기 제1 부분으로부터 상기 제2 및 제3 발광부들 사이의 제2 발광부의 일 면으로 연장하는 제2 부분을 포함하는 제1 도전 패턴, 및 상기 제3 발광부에 배치되며 상기 제1 도전 패턴과 전기적으로 연결되는 제2 도전 패턴을 포함하되, 상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 적어도 일부 중첩되는 영역을 포함한다.
실시예들에 따르면, 상기 제2 발광부는 상기 제2 발광부의 적어도 일부를 관통하는 비아 홀을 가지며, 상기 제1 도전 패턴의 제1 부분은 상기 비아 홀을 따라 형성되며 상기 비아 홀 내부는 절연 물질로 채워질 수 있다.
실시예들에 따르면, 상기 제3 발광부는 상기 제3 발광부를 관통하는 비아 홀을 가지며, 상기 제2 도전 패턴은 상기 제3 발광부의 비아 홀을 따라 배치되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하며, 상기 제1 도전 패턴의 제2 부분과 상기 제2 도전 패턴의 제1 부분이 부분적으로 중첩될 수 있다.
실시예들에 따르면, 상기 제1 도전 패턴의 제1 부분과 상기 제2 도전 패턴의 제1 부분은 동일한 폭을 가질 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제2 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함할 수 있다.
실시예들에 따르면, 상기 제2 발광부는 상기 제2 발광부의 적어도 일부를 관통하는 비아 홀을 가지며, 상기 제1 도전 패턴의 제1 부분은 상기 비아 홀을 채울 수 있다.
실시예들에 따르면, 상기 제3 발광부는 상기 제3 발광부를 관통하는 비아 홀을 가지며, 상기 제2 도전 패턴은 상기 제3 발광부의 비아 홀을 채우는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면 상으로 연장하는 제2 부분을 포함하고, 상기 제1 도전 패턴의 제2 부분과 상기 제2 도전 패턴의 제1 부분이 중첩되는 적어도 일부 영역을 포함할 수 있다.
실시예들에 따르면, 상기 제1 도전 패턴의 제1 부분과 상기 제2 도전 패턴의 제1 부분은 동일한 폭을 가질 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제2 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함할 수 있다.
실시예들에 따르면, 상기 제1 도전 패턴의 제1 부분은 상기 제1-1형 반도체층과 전기적으로 연결되며, 상기 제1 도전 패턴의 제2 부분은 상기 제2 발광부 일 면에서 상기 제2-1형 반도체층과 전기적으로 연결되며, 상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 연장되어 상기 제3-1형 반도체층과 전기적으로 연결되는 제2 부분을 포함할 수 있다.
실시예들에 따르면, 상기 제1 도전 패턴의 제1 부분은 상기 제1-2형 반도체층과 전기적으로 연결되며, 상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함할 수 있다.
실시예들에 따르면, 상기 제1 도전 패턴의 제1 부분은 상기 제2-2형 반도체층과 전기적으로 연결되며, 상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함할 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제3-2형 반도체층과 전기적으로 연결되는 제3 도전 패턴을 더 포함할 수 있다.
실시예들에 따르면, 상기 제3 발광부는 상기 제3 발광부의 적어도 일부를 관통하는 비아 홀을 가지며, 상기 제3 도전 패턴은 상기 비아 홀을 따라 배치되는 제1 부분과, 상기 제3 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하는 포함할 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제3 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함할 수 있다.
실시예들에 따르면, 상기 제3 발광부는 상기 제3 발광부의 적어도 일부를 관통하는 비아 홀을 가지며, 상기 제3 도전 패턴은 상기 비아 홀을 채우는 제1 부분과, 상기 제3 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함할 수 있다.
실시예들에 따르면, 상기 제1 내지 제3 발광부들 각각은 경사진 외측벽을 가질 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제1 도전 패턴의 제1 부분과 상기 제2 발광부의 측면 사이에 배치되는 절연막을 더 포함할 수 있다.
실시예들에 따르면, 상기 절연막은 상기 제2 발광부의 외측벽으로 연장될 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제1 및 제2 발광부들 사이를 접착하는 제1 접착부, 및 상기 제2 및 제3 발광부들 사이를 접착하는 제2 접착부를 더 포함하되, 상기 제1 접착부는 상기 제1 발광부의 외측벽으로 연장되고, 상기 제2 접착부는 상기 제2 발광부의 외측벽으로 연장될 수 있다.
실시예들에 따르면, 상기 발광 소자는, 상기 제1 도전 패턴의 제1 부분의 외측벽 및 상기 제2 발광부의 외측벽으로 연장하는 절연막을 더 포함하되, 상기 절연막은 상기 제2 발광부 및 상기 제2 접착부 사이에 배치될 수 있다.
실시예들에 따르면, 상기 제1 및 제2 발광부 각각은 경사진 외측벽을 가지며, 상기 제1 발광부의 외측벽의 측면에서, 상기 제1 접착부는 상기 제1 발광부에서 상기 제2 발광부 방향으로 갈수록 증가하는 폭을 가지며, 상기 제2 발광부의 외측벽의 측면에서, 상기 제2 접착부는 상기 제2 발광부에서 상기 제3 발광부 방향으로 갈수록 증가하는 폭을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 발광 소자에 따르면, 복수의 발광부들 각각에 비아 홀을 형성하고, 비아 홀들 내부의 적어도 일부를 채우고 각 발광부들의 일부로 연장된 도전 패턴들을 형성함으로써, 발광부들을 모두 적층한 후 비아 홀을 한번에 형성하는 것보다 안정적으로 도전 패턴들과 제1 패드, 제2 패드, 제3 패드, 및 공통 패드를 전기적으로 연결시킬 수 있다.
또한, 복수의 발광부들 각각은 비아 홀들을 형성하는 동안 소자 분리됨으로써 기판에 가해지는 인장 스트레스를 완화시킬 수 있다.
도 1a은 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 1b 및 도 1c는 도 1a의 발광 소자를 A-A'으로 절단한 단면도들이다.
도 2 내지 도 16은 일 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 발광 소자들을 실장기판 상에 실장하는 방법을 설명하는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다.
또한, 본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 발광 소자에 대하여 상세하게 설명한다.
도 1a은 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 1b 및 도 1c는 도 1a의 발광 소자를 A-A'으로 절단한 단면도들이다.
도 1a 내지 도 1c를 참조하면, 발광 소자는 제1 발광부(LE1), 제2 발광부(LE2), 및 제3 발광부(LE3)를 포함할 수 있다.
제1 발광부(LE1)의 일 면은 제2 발광부(LE2)와 마주하고, 제1 발광부(LE1)의 일 면에 대향하는 타 면은 발광 소자의 광 추출면일 수 있다. 제1 발광부(LE1)의 타 면이 광 추출면일 경우, 제1 발광부(LE1)에서 발광되는 광의 파장이 가장 짧고, 제2 발광부(LE2)에서 발광되는 광의 파장은 제1 발광부(LE1)에서 발광되는 광의 파장보다 길고 제3 발광부(LE3)에서 발광되는 광의 파장보다 짧으며, 제3 발광부(LE3)에서 발광되는 광의 파장이 가장 길 수 있다. 예컨대, 제1 발광부(LE1)는 청색광을 발광시키며, 제2 발광부(LE2)는 녹색광을 발광시키며, 제3 발광부(LE3)는 적색광을 발광시킬 수 있다.
또 다른 실시예에 있어서, 제1 발광부(LE1)과 제2 발광부(LE2)의 적층 순서는 상술한 실시예와 다를 수 있다. 예를 들어, 상술한 실시예에서는 제1 발광부(LE1) 상에 제2 발광부(LE2)가 적층되나, 이와 달리 제2 발광부(LE2)상에 제1 발광부(LE1)이 적층될 수 있다 따라서, 제2 발광부(LE2)의 일 면은 제1 발광부(LE1)과 마주하고, 제2 발광부(LE2)의 일면에 대향하는 타 면은 발광소자의 광 추출면일 수 있다.
제1 발광부(LE1)는 수직 적층된 제1 n형 반도체층(102), 제1 활성층(104), 제1 p형 반도체층(106), 및 제1 오믹층(108)을 포함할 수 있다. 제2 발광부(LE2)는 수직 적층된 제2 오믹층(208), 제2 p형 반도체층(206), 제2 활성층(204), 및 제2 n형 반도체층(202)을 포함할 수 있다. 제3 발광부(LE3)는 수직 적층된 제3 오믹층(308), 제3 p형 반도체층(306), 제3 활성층(304), 및 제3 n형 반도체층(302)을 포함할 수 있다.
제1 n형 반도체층(102), 제2 n형 반도체층(202), 및 제3 n형 반도체층(302) 각각은 Si이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 p형 반도체층(106), 제2 p형 반도체층(206), 및 제3 p형 반도체층(306) 각각은 Mg가 도핑된 질화갈륨계 반도체층일 수 있다. 제1 활성층(104), 제2 활성층(204), 및 제3 활성층(304) 각각은 다중양자우물구조(Multi Quantum Well: MQW)을 포함할 수 있고, 원하는 피크 파장의 광을 방출하도록 그 조성비가 결정될 수 있다. 제1 오믹층(108), 제2 오믹층(208), 및 제3 오믹층(308) 각각은 산화주석(SnO), 산화인디움(InO2), 산화아연(ZnO), 산화인디움주석(ITO), 및 산화인디움주석아연(ITZO)과 같은 투명 산화물층(Transparent Conductive Oxide: TCO)이 사용될 수 있다. 또는 제1 오믹층(108), 제2 오믹층(208), 및 제3 오믹층(308) 각각은 Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, 또는 이들의 합금, 예를 들어, Au-Be합금, Au-Te 합금 또는 Au-Ge 합금 등을 포함 하는 금속 오믹층이 사용될 수 있으며, 이에 한정되는 것은 아니다.일 실시예에 따르면, 제1 발광부(LE1)는 제1 n형 반도체층(102)을 노출시키는 제1 홀(HL1)을 가질 수 있다. 일 예로, 제1 홀(HL1)은 수직인 측면을 가질 수 있다. 다른 예로, 제1 홀(HL1)은 경사진 측면을 가질 수 있다.
발광 소자는, 제1 발광부(LE1)의 홀에 의해 노출되는 제1 n형 반도체층(102)과 전기적으로 접촉하는 제1 도전 패턴(CP1)과, 제1 오믹층(108)과 전기적으로 접촉되는 제2 도전 패턴(CP2)을 더 포함할 수 있다. 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기의 합금을 포함할 수 있다. 선택적으로, 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)은 생략될 수 있다.
제1 발광부(LE1)는 제2 발광부(LE2)와 이격되어 배치될 수 있다. 일 예로, 제1 발광부(LE1)의 제1 오믹층(108)과 제2 발광부(LE2)의 제2 오믹층(208)이 마주하며 배치될 수 있다. 다른 예로, 제1 발광부(LE1)의 제1 오믹층(108)과 제2 발광부(LE2)의 제2 n형 반도체층(202)과 마주하며 배치될 수 있다.
발광 소자는, 서로 이격된 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에서, 제1 발광부(LE1) 및 제2 발광부(LE2) 사이를 접착시키는 제1 접착부(AD1)를 더 포함할 수 있다. 제1 접착부(AD1)는 투명하며 절연성을 가지며 접착 특성을 가질 수 있다. 제1 접착부(AD1)는, 글래스(glass), 폴리머(polymer), 레지스트(resist) 또는 폴리이미드(polyimide)를 포함할 수 있다. 예컨대, 제1 접착부(AD1)는 SOG(Spin-On-Glass), BCB(BenzoCycloButadiene), HSQ(Hydrogen SilsesQuioxanes), 폴리메틸메타아크릴레이트(polymethylmethacrylate):PMMA), 파릴렌 또는 SU-8 포토레지스트(photoresist)등을 포함할 수 있다. 일 실시예에 따르면, 제1 접착부(AD1)는 제1 발광부(LE1)의 제1 홀(HL1)의 내부를 채우며 배치될 수 있다.
일 실시예에 따르면, 제1 발광부(LE1)는 아래로 갈수록 넓은 폭을 갖도록 경사진 측면을 가질 수 있다. 즉, 제1 발광부(LE1)의 제1 n형 반도체층(102)이제1 활성층(104)보다,제1 활성층(104)이 제1 p형 반도체층(106)보다, 제1 p형 반도체층(106)이 제1 오믹층(108)보다 큰 폭을 가질 수 있다. 제1 접착부(AD1)는 제1 발광부(LE1)의 외측벽을 감싸도록 연장될 수 있다.
선택적으로, 발광 소자는 제1 발광부(LE1) 및 제2 발광부(LE2) 사이에 배치되는 제1 컬러 필터를 더 포함할 수 있다. 일 예로, 제1 컬러 필터는 제1 발광부(LE1)의 제1 오믹층(108) 상에 배치될 수 있다. 다른 예로, 제1 컬러 필터는 제2 발광부(LE2)의 제2 오믹층(208) 상에 배치될 수 있다. 제1 컬러 필터는 제1 발광부(LE1)로부터 발생된 광이 제2 발광부(LE2) 및 제3 발광부(LE3) 각각으로 영향을 미치지 않도록, 제1 발광부(LE1)로부터 발생된 광은 반사시키고, 제2 발광부(LE2) 및 제3 발광부(LE3) 각각으로부터 발생된 광은 통과할 수 있다. 제1 컬러 필터는 TiO2 및 SiO2가 교번 적층된 구조를 갖는 분산 드래그 반사경(Distributed Bragg Reflector, DBR)을 포함할 수 있다.
제2 발광부(LE2)는, 제2 발광부(LE2) 및 제1 접착부(AD1)를 관통하여 제2 도전 패턴(CP2)을 노출시키는 제2 홀(HL2)과, 제2 발광부(LE2)의 제2 오믹층(208)을 노출시키는 제3 홀(HL3)과, 제2 발광부(LE2) 및 제1 접착부(AD1)를 관통하여 제1 도전 패턴(CP1)을 노출시키는 제4 홀(HL4)을 포함할 수 있다. 일 예로, 제2 발광부(LE2)는 제2 n형 반도체층(202)의 일부가 식각되어 제2 n형 반도체층(202)을 노출시키는 제5 홀(HL5)을 더 포함할 수 있다. 제5 홀(HL5)은 선택적으로 형성될 수 있으며, 경우에 따라 생략될 수 있다.
선택적으로, 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)이 생략된 경우, 제2 홀(HL2)은 제1 오믹층(108)의 일부를 노출시키며, 제4 홀(HL4)은 제1 홀(HL1) 내에서 제1 n형 반도체층(102)의 일부를 노출시킬 수 있다.
일 실시예에 따르면, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각은 아래로 갈수록 그 폭이 좁아지는 경사진 측면을 가질 수 있다. 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각의 폭(WT)은 실질적으로 동일한 크기를 가질 수 있다. 이때, 홀의 폭(WT)은 홀의 가장 큰 폭을 이른다. 예컨대, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각의 폭(WT)은 발광 소자 크기의 1/10 정도일 수 있다.
발광 소자는, 제2 홀(HL2)의 적어도 일부를 채우고 제2 도전 패턴(CP2)과 전기적으로 접촉하며 제2 발광부(LE2)의 상부로 연장하는 제3 도전 패턴(CP3)과, 제3 홀(HL3)의 적어도 일부를 채우고 제2 오믹층(208)과 전기적으로 접촉하며 제2 발광부(LE2)의 상부로 연장하는 제4 도전 패턴(CP4)과, 제4 홀(HL4) 및 제5 홀(HL5)의 적어도 일부를 채우고 제1 도전 패턴(CP1)과 전기적으로 접촉하며 제2 발광부(LE2)의 상부로 연장하는 제5 도전 패턴(CP5)을 더 포함할 수 있다. 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기의 합금을 포함할 수 있다.
선택적으로, 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)이 생략된 경우, 제3 도전 패턴(CP3)은 제2 홀(HL2) 저면에 노출된 제1 오믹층(108)과 전기적으로 접촉하며, 제5 도전 패턴(CP5)은 제4 홀(HL4) 저면에 노출된 제1 n형 반도체층(102)과 전기적으로 접촉할 수 있다.
도 1b에 도시된 일 실시예에 따르면, 제3 도전 패턴(CP3)은 제2 홀(HL2)을 완전하게 매립하지 않으며, 제2 홀(HL2)의 내측벽을 따라 얇게 컨포멀하게(conformally) 형성될 수 있다. 제3 도전 패턴(CP3)은 제2 홀(HL2)에 배치되는 제1 부분(CP3_1)과, 제1 부분(CP3_1)으로부터 제2 발광부(LE2)의 상부면으로 연장하는 제2 부분(CP3_2)을 포함할 수 있다. 제4 도전 패턴(CP4)은 제3 홀(HL3)을 완전하게 매립하지 않으며, 제3 홀(HL3)의 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제4 도전 패턴(CP4)은 제3 홀(HL3)에 배치되는 제1 부분(CP4_1)과, 제1 부분(CP4_1)으로부터 제2 발광부(LE2)의 상부면으로 연장하는 제2 부분(CP4_2)을 포함할 수 있다. 제5 도전 패턴(CP5)은 제4 홀(HL4) 및 제5 홀(HL5) 각각을 완전하게 매립하지 않으며, 제4 홀(HL4) 및 제5 홀(HL5) 각각의 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제5 도전 패턴(CP5)은 제4 홀(HL4) 및 제5 홀(HL5) 각각에 배치되는 제1 부분들(CP5_1)과, 제1 부분들(CP5_1)을 연결하며 제1 부분들로부터 제2 발광부(LE2)의 상부면으로 연장하는 제2 부분(CP5_2)을 포함할 수 있다. 일 예로, 제5 도전 패턴(CP5)의 제2 부분(CP5_2)은 제4 홀(HL4) 및 제5 홀(HL5) 사이에 배치될 수 있으나, 이로 한정하지는 않는다.
도 1c에 도시된 다른 실시예에 따르면, 제3 도전 패턴(CP3)은 제2 홀(HL2)을 매립하는 제1 부분(CP3_1)과, 제1 부분(CP3_1)으로부터 연장하며 제2 발광부(LE2)의 상부면을 따라 연장하는 제2 부분(CP3_2)을 포함할 수 있다. 제4 도전 패턴(CP4)은 제3 홀(HL3)을 매립하는 제1 부분(CP4_1)과, 제1 부분(CP4_1)으로부터 연장하며 제2 발광부(LE2)의 상부면을 따라 연장하는 제2 부분(CP4_2)을 포함할 수 있다. 제5 도전 패턴(CP5)은 제4 홀(HL4) 및 제5 홀(HL5) 각각을 매립하는 제1 부분들(CP5_1)과, 제1 부분들(CP5_1)을 연결하며 제1 부분들(CP5_1)로부터 제2 발광부(LE2)의 상부면으로 연장하는 제2 부분(CP5_2)을 포함할 수 있다.
발광 소자는, 제3 도전 패턴(CP3)과 제2 홀(HL2) 사이에서 제3 도전 패턴(CP3)의 외측벽을 감싸고, 제4 도전 패턴(CP4)과 제3 홀(HL3) 사이에서 제4 도전 패턴(CP4)의 외측벽을 감싸고, 제5 도전 패턴(CP5)과 제4 홀(HL4) 및 제5 홀(HL5) 사이에서 제5 도전 패턴(CP5)의 외측벽을 감싸며, 제2 발광부(LE2)의 상부면으로 연장하여, 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5)과 제2 발광부(LE2)를 절연하는 제1 패시베이션막(PV1)(또는 절연막이라고도 함)을 더 포함할 수 있다. 제1 패시베이션막(PV1)은 SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제2 발광부(LE2)는 아래로 갈수록 넓은 폭을 갖도록 경사진 측면을 가질 수 있다. 즉, 제2 발광부(LE2)의 제2 오믹층(208)이 제2 p형 반도체층(206)보다, 제2 p형 반도체층(206)이 제2 활성층(204)보다, 제2 활성층(204)이 제2 n형 반도체층(202)보다 클 수 있다. 제2 접착부(AD2)는 제2 발광부(LE2)의 외측벽을 감싸도록 연장될 수 있다. 또한, 제1 패시베이션막(PV1)이 제2 발광부(LE2)의 외측벽과 제2 접착부(AD2) 사이에 배치될 수 있다. 다른 예에서, 제2 발광부(LE2)의 외측벽과 제2 접착부(AD2) 사이에 제1 패시베이션막(PV1)은 생략될 수 있다.
제2 발광부(LE2)는 제3 발광부(LE3)와 이격되어 배치될 수 있다. 일 예로, 제2 발광부(LE2)의 제2 n형 반도체층(202)과 제3 발광부(LE3)의 제3 오믹층(308)이 마주하며 배치될 수 있다. 다른 예로, 제2 발광부(LE2)의 제2 n형 반도체층(202)과 제3 발광부(LE3)의 제3 n형 반도체층(302)이 마주하며 배치될 수 있다.
발광 소자는, 서로 이격된 제2 발광부(LE2) 및 제3 발광부(LE3) 사이에서, 제2 발광부(LE2) 및 제3 발광부(LE3) 사이를 접착시키는 제2 접착부(AD2)를 더 포함할 수 있다. 제2 접착부(AD2)는 투명하며 절연성을 가지며 접착 특성을 가질 수 있다. 제2 접착부(AD2)는 글래스, 폴리머, 레지스트, 또는 폴리이미드와 같이 제1 접착부(AD1)와 동일한 물질을 포함할 수 있다. 예컨대, 제2 접착부(AD2)는, SOG, BCB, HSQ, 또는 SU-8 포토레지스트등을 포함할 수 있다. 도 1b에 도시된 일 실시예에 따르면, 제2 접착부(AD2)는, 제3 도전 패턴(CP3)이 형성된 제2 홀(HL2), 제4 도전 패턴(CP4)이 형성된 제3홀, 제5 도전 패턴(CP5)이 형성된 제4 홀(HL4) 및 제5 홀(HL5)의 내부를 채우며 배치될 수 있다.
한편, 선택적으로, 발광 소자는 제2 발광부(LE2) 및 제3 발광부(LE3) 사이에 배치되는 제2 컬러 필터를 더 포함할 수 있다. 일 예로, 제2 컬러 필터는 제3 오믹층(308) 상에 배치될 수 있다. 제2 컬러 필터는 제1 발광부(LE1) 및 제2 발광부(LE2) 각각으로부터 발생된 광이 제3 발광부(LE3)로 영향을 미치지 않도록, 제1 발광부(LE1) 및 제2 발광부(LE2) 각각으로 발생된 광은 반사시키고, 제3 발광부(LE3)로부터 발생된 광은 통과할 수 있다. 제2 컬러 필터는 TiO2 및 SiO2가 교번 적층된 구조를 갖는 분산 드래그 반사경을 포함할 수 있다. 예컨대, 제2 컬러 필터의 TiO2 및 SiO2가 교번되는 순서 또는 횟수는 제1 컬러 필터의 TiO2 및 SiO2가 교번되는 순서 및 횟수와 상이할 수 있다.
제3 발광부(LE3)는, 제3 발광부(LE3) 및 제2 접착부(AD2)를 관통하여 제3 도전 패턴(CP3)을 노출시키는 제6 홀(HL6)과, 제3 발광부(LE3)의 제3 오믹층(308)을 노출시키는 제7 홀(HL7)과, 제3 발광부(LE3) 및 제2 접착부(AD2)를 관통하여 제4 도전 패턴(CP4)을 노출시키는 제8홀과, 제3 발광부(LE3) 및 제2 접착부(AD2)를 관통하여 제5 도전 패턴(CP5)을 노출시키는 제9홀을 포함할 수 있다. 일 예로, 제3 발광부(LE3)는 제3 n형 반도체층(302)의 일부가 식각되어 제3 n형 반도체층(302)을 노출시키는 제10 홀(HL10)을 더 포함할 수 있다. 제10 홀(HL10)은 선택적으로 형성될 수 있으며, 경우에 따라 생략될 수 있다.
제6 홀(HL6)은 제3 도전 패턴(CP3)의 제2 부분(CP3_2)을 노출시키고, 제8 홀(HL8)은 제4 도전 패턴(CP4)의 제2 부분(CP4_2)을 노출시키며, 제9 홀(HL9)은 제5 도전 패턴(CP5)의 제2 부분(CP5_2)을 노출시킬 수 있다. 도시된 바와 같이 제3 도전 패턴(CP3)의 제2 부분(CP3_2), 제4 도전 패턴(CP4)의 제2 부분(CP4_2), 및 제5 도전 패턴(CP5)의 제2 부분(CP5_2) 각각은 제2 발광부(LE2)의 상부면에 연장되어 동일 평면에 위치할 수 있다. 따라서, 제6 홀(HL6), 제8 홀(HL8), 및 제9 홀(HL9) 각각은 실질적으로 동일한 높이(height)를 가질 수 있다.
일 실시예에 따르면, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각은 아래로 갈수록 그 폭이 좁아지는 경사진 측면을 가질 수 있다. 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9) 및 제10 홀(HL10) 각각의 폭(WT)은 실질적으로 동일한 크기를 가질 수 있다. 또한, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9) 및 제10 홀(HL10) 각각의 폭(WT)은 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각의 폭(WT)과 실질적으로 동일할 수 있다. 예컨대, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9) 및 제10 홀(HL10) 각각의 폭(WT)은 발광 소자의 크기의 1/10 정도일 수 있다.
발광 소자는, 제6 홀(HL6)의 적어도 일부를 채우고 제3 도전 패턴(CP3)의 제2 부분과 전기적으로 접촉하며 제3 발광부(LE3)의 상부로 연장하는 제6 도전 패턴(CP6)과, 제7 홀(HL7)의 적어도 일부를 채우고 제3 오믹층(308)과 전기적으로 접촉하며 제3 발광부(LE3)의 상부로 연장하는 제7 도전 패턴(CP7)과, 제8 홀(HL8)의 적어도 일부를 채우고 제4 도전 패턴(CP4)의 제2 부분과 전기적으로 접촉하며 제3 발광부(LE3)의 상부로 연장하는 제8 도전 패턴(CP8)과, 제9 홀(HL9) 및 제10 홀(HL10) 각각의 적어도 일부를 채우고 제5 도전 패턴(CP5)과 전기적으로 접촉하며 제3 발광부(LE3)의 상부로 연장하는 제9 도전 패턴(CP9)을 더 포함할 수 있다. 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기의 합금을 포함할 수 있다.
일 실시예에 따르면, 제6 도전 패턴(CP6)은 제3 도전 패턴(CP3)과 전기적으로 연결되며, 제3 도전 패턴(CP3)은 제2 도전 패턴(CP2)과 전기적으로 연결되며, 제2 도전 패턴(CP2)은 제1 오믹층(108)과 전기적으로 연결될 수 있다. 이로써, 제6 도전 패턴(CP6)은 제1 발광부(LE1)의 제1 오믹층(108)과 전기적으로 연결될 수 있다. 제7 도전 패턴(CP7)은 제3 발광부(LE3)의 제3 오믹층(308)과 전기적으로 연결될 수 있다. 제8 도전 패턴(CP8)은 제4 도전 패턴(CP4)과 전기적으로 연결되며, 제4 도전 패턴(CP4)은 제2 오믹층(208)과 전기적으로 연결될 수 있다. 이로써, 제8 도전 패턴(CP8)은 제2 발광부(LE2)의 제2 오믹층(208)과 전기적으로 연결될 수 있다. 제9 도전 패턴(CP9)은 제3 n형 반도체층(302) 및 제5 도전 패턴(CP5)과 전기적으로 연결되며, 제5 도전 패턴(CP5)은 제2 n형 반도체층(202) 및 제1 도전 패턴(CP1)과 전기적으로 연결되며, 제1 도전 패턴(CP1)은 제1 n형 반도체층(102)과 전기적으로 연결될 수 있다. 이로써, 제9 도전 패턴(CP9)은 제1 n형 반도체층(102), 제2 n형 반도체층(202), 및 제3 n형 반도체층(302)을 공통으로 전기적으로 연결할 수 있다.
도 1b에 도시된 일 실시예에 따르면, 제6 도전 패턴(CP6)은 제6 홀(HL6)을 완전하게 매립하지 않으며, 제6 홀(HL6) 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제6 도전 패턴(CP6)은 제6 홀(HL6)에 배치되는 제1 부분(CP6_1)과, 제1 부분(CP6_1)으로부터 제3 발광부(LE3)의 상부면으로 연장하는 제2 부분(CP6_2)을 포함할 수 있다. 제7 도전 패턴(CP7)은 제7 홀(HL7)을 완전하게 매립하지 않으며, 제7 홀(HL7) 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제7 도전 패턴(CP7)은 제7 홀(HL7)에 배치되는 제1 부분(CP7_1)과, 제1 부분(CP7_1)으로부터 제3 발광부(LE3)의 상부면으로 연장하는 제2 부분(CP7_2)을 포함할 수 있다. 제8 도전 패턴(CP8)은 제8 홀(HL8)을 완전하게 매립하지 않으며, 제8 홀(HL8) 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제8 도전 패턴(CP8)은 제8 홀(HL8)에 배치되는 제1 부분(CP8_1)과, 제1 부분(CP8_1)으로부터 제3 발광부(LE3)의 상부면으로 연장하는 제2 부분(CP8_2)을 포함할 수 있다. 제9 도전 패턴(CP9)은 제9 홀(HL9) 및 제10 홀(HL10) 각각은 완전하게 매립하지 않으며, 제9 홀(HL9) 및 제10 홀(HL10) 내측벽을 따라 얇게 컨포멀하게 형성될 수 있다. 제9 도전 패턴(CP9)은 제9 홀(HL9) 및 제10 홀(HL10)에 배치되는 제1 부분들(CP9_1)과, 제1 부분들(CP9_1) 사이에서 제1 부분들(CP9_1)을 연결하며 제3 발광부(LE3)의 상부면으로 연장하는 제2 부분(CP9_2)을 포함할 수 있다. 제9 도전 패턴(CP9)의 제2 부분(CP9_2)은 제9 홀(HL9) 및 제10 홀(HL10) 사이에 배치될 수 있으나, 이로 한정하지는 않는다.
도 1c에 도시된 다른 실시예에 따르면, 제6 도전 패턴(CP6)은 제6 홀(HL6)을 매립하는 제1 부분(CP6_1)과, 제1 부분(CP6_1)으로부터 연장하며 제3 발광부(LE3)의 상부면을 따라 연장하는 제2 부분(CP6_2)을 포함할 수 있다. 제7 도전 패턴(CP7)은 제7 홀(HL7)을 매립하는 제1 부분(CP7_1)과, 제1 부분(CP7_1)으로부터 연장하며 제3 발광부(LE3)의 상부면을 따라 연장하는 제2 부분(CP7_2)을 포함할 수 있다. 제8 도전 패턴(CP8)은 제8 홀(HL8)을 매립하는 제1 부분(CP8_1)과, 제1 부분(CP8_1)으로부터 연장하며 제3 발광부(LE3)의 상부면을 따라 연장하는 제2 부분(CP8_2)을 포함할 수 있다. 제9 도전 패턴(CP9)은 제9 홀(HL9) 및 제10 홀(HL10) 각각을 매립하는 제1 부분들(CP9_1)과, 제1 부분들(CP9_1)을 연결하며 제1 부분들(CP9_1)로부터 연장하는 제2 부분(CP9_2)을 포함할 수 있다.
발광 소자는, 제6 도전 패턴(CP6)과 제6 홀(HL6) 사이에서 제6 도전 패턴(CP6)의 외측벽을 감싸고, 제7 도전 패턴(CP7)과 제7 홀(HL7) 사이에서 제7 도전 패턴(CP7)의 외측벽을 감싸고, 제8 도전 패턴(CP8)과 제8 홀(HL8) 사이에서 제8 도전 패턴(CP8)의 외측벽을 감싸고, 제9 도전 패턴(CP9)과 제9 홀(HL9) 및 제10 홀(HL10) 사이에서 제9 도전 패턴(CP9)의 외측벽을 감싸며, 제3 발광부(LE3)의 상부면으로 연장하여, 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)과 제3 발광부(LE3)를 절연하는 제2 패시베이션막(PV2)을 더 포함할 수 있다. 제2 패시베이션막(PV2)은 제1 패시베이션막(PV1)과 동일한 물질을 포함할 수 있으며, 예컨대, SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 제3 발광부(LE3)는 아래로 갈수록 넓은 폭을 갖도록 경사진 측면을 가질 수 있다. 즉, 제3 발광부(LE3)의 제3 오믹층(308)이 제3 p형 반도체층(306)보다, 제3 p형 반도체층(306)이 제3 활성층(304)보다, 제3 활성층(304)이 제3 n형 반도체층(302)보다 폭이 클 수 있다. 제2 패시베이션막(PV2)이 제3 발광부(LE3)의 외측벽을 감싸도록 연장될 수 있다.
발광 소자는, 제1 오믹층(108)과 전기적으로 연결되는 제6 도전 패턴(CP6) 상에 제6 도전 패턴(CP6)과 전기적으로 접촉하는 제1 패드(PD1)와, 제2 오믹층(208)과 전기적으로 연결되는 제8 도전 패턴(CP8) 상에 제8 도전 패턴(CP8)과 전기적으로 접촉하는 제2 패드(PD2)와, 제3 오믹층(308)과 전기적으로 연결되는 제7 도전 패턴(CP7) 상에 제7 도전 패턴(CP7)과 전기적으로 접촉하는 제3 패드(PD3)와, 제1 n형 반도체층(102), 제2 n형 반도체층(202), 및 제3 n형 반도체층(302)과 전기적으로 연결되는 제9 도전 패턴(CP9)과 전기적으로 접촉하는 공통 패드(CPD)를 더 포함할 수 있다. 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기의 합금을 포함할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 발광 소자가 사각형 구조를 가질 경우, 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은 발광 소자의 모서리 부위에 각각 배치될 수 있다. 일 예로, 제1 패드(PD1)는 제1 모서리(CN1)에 배치되고, 제2 패드(PD2)는 제3 모서리(CN3)에 배치되고, 제3 패드(PD3)는 제2 모서리(CN2)에 배치되고, 공통 패드(CPD)는 제4 모서리(CN4)에 배치될 수 있다.
또한, 발광 소자는, 제3 발광부(LE3) 상에서, 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)를 제외한 다른 부분들을 덮는 제3 패시베이션막(PV3)을 더 포함할 수 있다. 제3 패시베이션막(PV3)은 제1 패시베이션막(PV1) 또는 제2 패시베이션막(PV2)과 동일한 물질을 포함하되, 예컨대, SiNx, TiNx, TiOx, TaOx, ZrOx, HfOx, AlxOy 및 SiOx으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 패시베이션막(PV2)은 제3 발광부(LE3)의 외측벽과 제3 패시베이션막(PV3) 사이에 배치될 수 있다. 다른 예에서, 제3 발광부(LE3)의 외측벽과 제3 패시베이션막(PV3) 사이에 제2 패시베이션막(PV2)은 생략될 수 있다.
도 1b에 도시된 일 예로, 제3 패시베이션막(PV3)은 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)이 형성된 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)을 완전하게 매립하지 않도록, 제2 패시베이션막(PV2) 상에 컨포멀하게 형성될 수 있다. 이와는 다르게, 제3 패시베이션막(PV3)은 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)이 형성된 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)을 채우며 형성될 수도 있다.
도 1c에 도시된 다른 예로는 제3 패시베이션막(PV3)은 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9) 각각의 상부면 및 제2 패시베이션막(PV2) 상에 형성될 수 있다.
이와 같은 발광 소자에서, 제2 발광부(LE2) 및 제1 접착부(AD1)에, 제1 오믹층(108)과 전기적으로 연결된 제2 도전 패턴(CP2)을 노출시키는 제2 홀(HL2), 제2 오믹층(208)을 노출시키는 제3 홀(HL3), 제1 n형 반도체층(102)과 전기적으로 연결되는 제1 도전 패턴(CP1)을 노출시키는 제4 홀(HL4), 및 제2 n형 반도체층(202)을 노출시키는 제5 홀(HL5)을 형성하고, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)의 적어도 일부를 채우는 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 제5 도전 패턴(CP5)을 배치할 수 있다. 또한, 제3 발광부(LE3) 및 제2 접착부(AD2)에, 제3 도전 패턴(CP3)을 노출시키는 제6 홀(HL6), 제3 오믹층(308)을 노출시키는 제7 홀(HL7), 제4 도전 패턴(CP4)을 노출시키는 제8 홀(HL8), 제5 도전 패턴(CP5)을 노출시키는 제9 홀(HL9), 및 제3 n형 반도체층(302)을 노출시키는 제10 홀(HL10)을 형성하고, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)의 적어도 일부를 채우는 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)을 배치할 수 있다. 이처럼, 제2 발광부(LE2) 및 제1 접착부(AD1)에서 제1 발광부(LE1)와 전기적으로 연결되는 도전 패턴들이 배치되고, 제3 발광부(LE3) 및 제2 접착부(AD2)에서 제1 발광부(LE1)와 전기적으로 연결되는 도전 패턴들과 전기적으로 연결되는 도전 패턴들이 따로 배치될 수 있다. 따라서, 제1 패드(PD1)가 제6 도전 패턴(CP6)을 따라 제3 도전 패턴(CP3) 및 제2 도전 패턴(CP2)을 통해 제1 오믹층(108)과 전기적으로 안정적으로 연결될 수 있다. 제2 패드(PD2)가 제8 도전 패턴(CP8)을 따라 제4 도전 패턴(CP4)을 통해 제2 오믹층(208)과 전기적으로 안정적으로 연결될 수 있다. 제3 패드(PD3)가 제7 도전 패턴(CP7)을 통해 제3 오믹층(308)과 전기적으로 안정적으로 연결될 수 있다. 또한, 공통 패드(CPD)가 제9 도전 패턴(CP9)을 통해 제3 n형 반도체층(302)과, 제9 도전 패턴(CP9)을 따라 제5 도전 패턴(CP5)을 통해 제2 n형 반도체층(202)과, 제5 도전 패턴(CP5)을 따라 제1 도전 패턴(CP1)을 통해 제1 n형 반도체층(102)과 전기적으로 안정적으로 연결될 수 있다.
한편, 발광 소자는, 사파이어와 같은 기판에서 공정이 진행되는데, 공정이 진행되는 동안 인장 스트레스(tensile stress)가 발생되어 기판의 중심 부위가 아래로 들어가는 휨 현상이 발생되는데, 제1 접착부(AD1) 및 제2 접착부(AD2)는 기판으로 가해지는 인장 스트레스를 완화시킬 수 있다.
또한, 후속 제조 방법에서 상세하게 설명되겠지만, 제1 홀(HL1)을 형성되는 동안 제1 발광부(LE1)가 소자 분리되고, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)이 형성되는 동안 제2 발광부(LE2)가 소자 분리되며, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)이 형성되는 동안 제3 발광부(LE3)가 소자 분리되어, 기판에 가해지는 인장 스트레스를 더욱 완화시킬 수 있다.
이하, 도 1a 및 도 1b의 발광 소자를 제조하는 방법을 설명하기로 한다.
도 2 내지 도 16은 일 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 기판(100) 상에 제1 n형 반도체층(102), 제1 활성층(104), 제1 p형 반도체층(106), 및 제1 오믹층(108)을 순차적으로 형성하여 제1 발광부(LE1)를 형성할 수 있다.
제1 기판(100)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판으로, 사파이어(Al2O3), 탄화실리콘(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 갈륨비소(GaAs), 또는 실리콘(Si)를 포함할 수 있다. 또한, 제1 기판(100)은 유연성(flexible) 기판이거나, 회로가 형성된 기판일 수 있다.
제1 기판(100) 상에 제1 n형 반도체층(102), 제1 활성층(104), 및 제1 p형 반도체층(106)을 MOCVD(Metal-Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy), MOC(Metal-Organic Chloride) 등의 성장법을 이용하여 순차적으로 형성할 수 있다.
제1 p형 반도체층(106) 상에 화학적 기상 증착(Chemical Vapor Deposition: CVD), 물리적 기상 증착(Physical Vapour Deposition: PVD) 공정등을 통해 제1 오믹층(108)을 형성할 수 있다.
도 3을 참조하면, 제1 오믹층(108), 제1 p형 반도체층(106), 제1 활성층(104)을 식각하여 제1 발광부(LE1)에 제1 홀(HL1)을 형성할 수 있다. 식각 공정은 제1 n형 반도체층(102)의 상부 일부를 식각할 수도 있다.
제1 홀(HL1)을 형성하고, 제1 오믹층(108), 제1 p형 반도체층(106), 제1 활성층(104), 및 제1 n형 반도체층(102)을 식각하여, 제1 발광부(LE1)를 소자 분리할 수 있다.
이처럼, 제1 발광부(LE1)를 소자 분리함으로써, 기판에 가해지는 인장 스트레스를 감소시킬 수 있다.
도 4를 참조하면, 제1 발광부(LE1)에 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 각각 형성할 수 있다. 제1 도전 패턴(CP1)은 제1 홀(HL1) 내부에서 제1 발광부(LE1)와 이격되어 형성될 수 있다. 제2 도전 패턴(CP2)은 제1 오믹층(108) 상에 형성될 수 있다.
일 예로, 제1 홀(HL1)이 형성된 제1 발광부(LE1)의 상부면을 따라 도전막을 형성한 후, 통상의 패터닝 공정을 통해 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 각각 형성할 수 있다.
도 5를 참조하면, 제2 기판(200) 상에 제2 n형 반도체층(202), 제2 활성층(204), 제2 p형 반도체층(206), 및 제2 오믹층(208)을 순차적으로 형성하여 제2 발광부(LE2)를 형성할 수 있다.
제2 기판(200)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판으로, 사파이어(Al2O3), 탄화실리콘(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 갈륨비소(GaAs), 또는 실리콘(Si)를 포함할 수 있다. 또한, 제2 기판(200)은 유연성(flexible) 기판이거나, 회로가 형성된 기판일 수 있다.
제2 기판(200) 상에 제2 n형 반도체층(202), 제2 활성층(204), 및 제2 p형 반도체층(206)을 MOCVD, MBE, HVPE, MOC 등의 성장법을 이용하여 순차적으로 형성할 수 있다.
제2 p형 반도체층(206) 상에 CVD, PVD 공정등을 통해 제2 오믹층(208)을 형성할 수 있다.
도 6을 참조하면, 제2 기판(200)을 뒤집어 제1 발광부(LE1)의 제1 오믹층(108)과 제2 발광부(LE2)의 제2 오믹층(208)을 마주보도록 배치하며 제1 접착부(AD1)를 통해 제1 발광부(LE1) 및 제2 발광부(LE2)를 접착시킬 수 있다.
일 예로, 제1 발광부(LE1) 상에 제1 도전 패턴(CP1)이 형성된 제1 홀(HL1)을 매립하도록 제1 접착부(AD1)를 형성하고, 제1 오믹층(108) 상에 제2 오믹층(208)이 마주하도록 배치한 후, 열 공정을 통해 제1 접착부(AD1)를 경화시켜 제1 발광부(LE1) 및 제2 발광부(LE2)를 접착시킬 수 있다.
이때 제1 발광부(LE1)측면은 제1 접착부(AD1)으로 둘러 쌓이며, 제1 접착부(AD1)는 제1 발광부(LE1) 측면을 보호하는 보호층일 수 있다.
제1 발광부(LE1) 및 제2 발광부(LE2)를 제1 접착부(AD1)로 접착한 후, 제2 기판(200)은 레이저 리프트 오프(Laser Lift-Off: LLO) 공정을 통해 제거될 수 있다.
도 7을 참조하면, 제2 발광부(LE2) 및 제1 접착부(AD1)를 식각하여, 제2 도전 패턴(CP2)을 노출시키는 제2 홀(HL2), 제2 오믹층(208)을 노출시키는 제3 홀(HL3), 제1 도전 패턴(CP1)을 노출시키는 제4 홀(HL4), 및 제2 n형 반도체층(202)의 일부를 노출시키는 제5 홀(HL5)을 형성할 수 있다. 선택적으로 제5 홀(HL5)을 형성하지 않을 수 있다.
제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각은 서로 동일한 폭(WT)을 가질 수 있다. 또한, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각은 아래로 갈수록 그 폭이 좁아지는 경사진 측면을 가질 수 있다.
제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)을 형성하는 동안, 제2 n형 반도체층(202), 제2 활성층(204), 제2 p형 반도체층(206), 및 제2 오믹층(208)을 식각하여, 제2 발광부(LE2)를 소자 분리할 수 있다.
이처럼, 제2 발광부(LE2)를 소자 분리함으로써, 기판에 가해지는 인장 스트레스를 감소시킬 수 있다. 또한 제2 발광부(LE2)는 측면이 테이퍼진 형태를 갖는다. 다시 말해, 제2 발광부(LE2)는 기판으로부터 상부 방향으로 갈수록 단면면적이 점점 좁아지는 형상을 가진다.
도 8을 참조하면, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 내측벽 및 제2 n형 반도체층(202) 상부면을 따라 제1 패시베이션막(PV1)을 형성할 수 있다.
일 예로, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)을 완전하게 매립하지 않도록 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)이 형성된 제2 발광부(LE2) 및 제1 접착부(AD1) 상에 컨포멀하게 제1 패시베이션막(PV1)을 형성할 수 있다. 이때, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각이 경사진 측면을 가짐으로써, 제1 패시베이션막(PV1)을 컨포멀하게 형성하는데 용이할 수 있다. 이어서, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각 저면에 형성된 제1 패시베이션막(PV1)을 제거할 수 있다.
제1 패시베이션막(PV1)은 제2 발광부(LE2)의 외측벽에 잔류할 수 있다. 이와는 다르게, 제1 패시베이션막(PV1)은 제2 발광부(LE2)의 외측벽으로부터 제거될 수 있다.
도 9를 참조하면, 제1 패시베이션막(PV1)이 형성된 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각의 적어도 일부를 채우는 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5)을 각각 형성할 수 있다.
일 예로, 증착 공정을 통해 도전막(도시되지 않음)을 제1 패시베이션막(PV1) 상에, 제1 패시베이션막(PV1)이 형성된 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)을 완전하게 매립하지 않도록 컨포멀하게 형성할 수 있다. 전술한 바와 같이, 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각이 경사진 측면을 가짐으로써, 제1 도전막을 컨포멀하게 형성하는데 용이할 수 있다. 이어서, 제1 도전막은 제2 도전 패턴(CP2)과 전기적으로 연결되며 제2 홀(HL2)의 적어도 일부를 채우는 제3 도전 패턴(CP3), 제2 오믹층(208)과 전기적으로 연결되며 제3 홀(HL3)의 적어도 일부를 채우는 제4 도전 패턴(CP4), 및 제1 도전 패턴(CP1)과 전기적으로 연결되며 제4 홀(HL4)의 적어도 일부를 채우고 제2 n형 반도체층(202)과 전기적으로 연결되며 제5 홀(HL5)의 적어도 일부를 채우는 제5 도전 패턴(CP5)을 각각 형성할 수 있다.
제3 도전 패턴(CP3)은 제2 홀(HL2)에 형성된 제1 부분(CP3_1)과, 제1 부분(CP3_1)으로부터 제2 n형 반도체층(202) 상에 형성된 제1 패시베이션막(PV1) 상으로 연장하는 제2 부분(CP3_2)을 포함할 수 있다. 제4 도전 패턴(CP4)은 제3 홀(HL3)에 형성된 제1 부분(CP4_1)과, 제1 부분(CP4_1)으로부터 제2 n형 반도체층(202) 상에 형성된 제1 패시베이션막(PV1) 상으로 연장하는 제2 부분(CP4_2)을 포함할 수 있다. 제5 도전 패턴(CP5)은 제4 홀(HL4) 및 제5 홀(HL5) 각각에 형성된 제1 부분들(CP5_1)과, 제1 부분들(CP5_1) 사이를 연결하여 제2 n형 반도체층(202) 상에 형성된 제1 패시베이션막(PV1) 상으로 연장하는 제2 부분(CP5_2)을 포함할 수 있다.
본 실시예에서는 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 제5 도전 패턴(CP5) 각각은 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각을 완전하게 매립하지 않고 얇게 컨포멀하게 형성되는 것으로 도시하고 설명하고 있으나, 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 제5 도전 패턴(CP5) 각각은 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각을 채우도록 형성될 수 있다.
도 10을 참조하면, 제3 기판(300) 상에 제3 n형 반도체층(302), 제3 활성층(304), 제3 p형 반도체층(306), 및 제3 오믹층(308)을 순차적으로 형성하여 제3 발광부(LE3)를 형성할 수 있다.
제3 기판(300)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판으로, 사파이어(Al2O3), 탄화실리콘(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 갈륨비소(GaAs), 또는 실리콘(Si)를 포함할 수 있다. 또한, 제3 기판(300)은 유연성(flexible) 기판이거나, 회로가 형성된 기판일 수 있다.
제3 기판(300) 상에 제3 n형 반도체층(302), 제3 활성층(304), 및 제3 p형 반도체층(306)을 MOCVD, MBE, HVPE, MOC 등의 성장법을 이용하여 순차적으로 형성할 수 있다.
제3 p형 반도체층(306) 상에 CVD, PVD 등을 통해 제3 오믹층(308)을 형성할 수 있다.
도 11을 참조하면, 제3 기판(300)을 뒤집어 제2 발광부(LE2)의 제2 n형 반도체층(202)과 제3 발광부(LE3)의 제3 오믹층(308)을 마주보도록 배치하며 제2 접착부(AD2)를 통해 제2 발광부(LE2) 및 제3 발광부(LE3)를 접착시킬 수 있다.
일 예로, 제2 발광부(LE2) 상에 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5)이 형성된 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5)을 매립하도록 제2 접착부(AD2)를 형성하고, 제2 n형 반도체층(202) 상에 제3 오믹층(308)이 마주하도록 배치한 후, 열 공정을 통해 제2 접착부(AD2)를 경화시켜 제2 발광부(LE2) 및 제3 발광부(LE3)를 접착시킬 수 있다.
이때 제2 발광부(LE2)의 측면은 제2 접착부(AD2)로 둘러싸일수 있으며, 제2 접착부(AD2)는 제2 발광부(LE2) 측면을 보호하는 보호층일 수 있다.
제2 발광부(LE2) 및 제3 발광부(LE3)를 제2 접착부(AD2)로 접착한 후, 제3 기판(300)은 LLO 공정을 통해 제거될 수 있다.
도 12를 참조하면, 제3 발광부(LE3) 및 제2 접착부(AD2)를 식각하여, 제3 도전 패턴(CP3)의 제2 부분을 노출시키는 제6 홀(HL6), 제3 오믹층(308)을 노출시키는 제7 홀(HL7), 제4 도전 패턴(CP4)의 제2 부분을 노출시키는 제8 홀(HL8), 제5 도전 패턴(CP5)의 제2 부분을 노출시키는 제9 홀(HL9), 및 제3 n형 반도체층(302)의 일부를 노출시키는 제10 홀(HL10)을 형성할 수 있다. 선택적으로, 제10 홀(HL10)은 형성하지 않을 수 있다.
제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각은 서로 동일한 폭(WT)을 가질 수 있다. 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각은 제2 홀(HL2), 제3 홀(HL3), 제4 홀(HL4), 및 제5 홀(HL5) 각각과 동일한 폭(WT)을 가질 수 있다. 또한, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각은 아래로 갈수록 그 폭이 좁아지는 경사진 측면을 가질 수 있다.
제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)을 형성하는 동안, 제3 n형 반도체층(302), 제3 활성층(304), 제3 p형 반도체층(306), 및 제3 오믹층(308)을 식각하여, 제3 발광부(LE3)를 소자 분리할 수 있다.
이처럼, 제3 발광부(LE3)를 소자 분리함으로써, 기판에 가해지는 인장 스트레스를 감소시킬 수 있다.
도 13을 참조하면, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 내측벽 및 제3 n형 반도체층(302) 상부면을 따라 제2 패시베이션막(PV2)을 형성할 수 있다.
일 예로, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)을 완전하게 매립하지 않도록 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)이 형성된 제3 발광부(LE3) 및 제2 접착부(AD2) 상에 컨포멀하게 제2 패시베이션막(PV2)을 형성할 수 있다. 이때, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각이 경사진 측면을 가짐으로써, 제2 패시베이션막(PV2)을 컨포멀하게 형성하는데 용이할 수 있다. 이어서, 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각 저면에 형성된 제2 패시베이션막(PV2)을 제거할 수 있다.
제2 패시베이션막(PV2)은 제3 발광부(LE3)의 외측벽에 잔류할 수 있다. 이와는 다르게, 제2 패시베이션막(PV2)은 제3 발광부(LE3)의 외측벽으로부터 제거될 수 있다.
도 14를 참조하면, 제2 패시베이션막(PV2)이 형성된 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각의 적어도 일부를 채우는 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)을 각각 형성할 수 있다.
일 예로, 제2 도전막(도시되지 않음)을 제2 패시베이션막(PV2) 상에 제2 패시베이션막(PV2)이 형성된 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10)을 완전하게 매립하지 않도록 컨포멀하게 형성할 수 있다. 전술한 바와 같이 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각이 경사진 측면을 가짐으로써, 제2 도전막을 컨포멀하게 형성하는데 용이할 수 있다. 이어서, 제2 도전막을 통상적인 식각 공정을 통해, 제3 도전 패턴(CP3)의 제2 부분(CP2_2)과 전기적으로 연결되며 제6 홀(HL6)의 적어도 일부를 채우는 제6 도전 패턴(CP6), 제3 오믹층(308)과 전기적으로 연결되며 제7 홀(HL7)의 적어도 일부를 채우는 제7 도전 패턴(CP7), 제4 도전 패턴(CP4)의 제2 부분(CP4_2)과 전기적으로 연결되며 제8 홀(HL8)의 적어도 일부를 채우는 제8 도전 패턴(CP8), 및5 도전 패턴(CP5)의 제2 부분(CP5_2)과 전기적으로 연결되며 제9 홀(HL9) 및 제10 홀(HL10) 각각의 적어도 일부를 채우는 제9 도전 패턴(CP9)을 각각 형성할 수 있다.
제6 도전 패턴(CP6)은 제6 홀(HL6)에 형성된 제1 부분(CP6_1)과, 제1 부분(CP6_1)으로부터 제3 n형 반도체층(302) 상에 형성된 제2 패시베이션막(PV2) 상으로 연장하는 제2 부분(CP6_2)을 포함할 수 있다. 제7 도전 패턴(CP7)은 제7 홀(HL7)에 형성된 제1 부분(CP7_1)과, 제1 부분(CP7_1)으로부터 제3 n형 반도체층(302) 상에 형성된 제2 패시베이션막(PV2) 상으로 연장하는 제2 부분(CP7_2)을 포함할 수 있다. 제8 도전 패턴(CP8)은 제8 홀(HL8)에 형성된 제1 부분(CP8_1)과, 제1 부분(CP8_1)으로부터 제3 n형 반도체층(302) 상에 형성된 제2 패시베이션막(PV2) 상으로 연장하는 제2 부분(CP8_2)을 포함할 수 있다. 제9 도전 패턴(CP9)은 제9 홀(HL9) 및 제10 홀(HL10) 각각에 형성된 제1 부분들(CP9_1)과, 제1 부분들(CP9_1) 사이를 연결하며 제3 n형 반도체층(302) 상에 형성된 제2 패시베이션막(PV2) 상으로 연장하는 제2 부분(CP9_2)을 포함할 수 있다.
본 실시예에서는 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9) 각각은 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각을 완전하게 매립하지 않고 얇게 컨포멀하게 형성되는 것으로 도시하고 설명하고 있으나, 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9) 각각은 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각을 채우도록 형성될 수 있다.
도 15를 참조하면, 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)과, 제2 패시베이션막(PV2) 상에 컨포멀하게 제3 패시베이션막(PV3)을 형성할 수 있다. 제3 패시베이션막(PV3)은 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)이 형성된 제6 홀(HL6), 제7 홀(HL7), 제8 홀(HL8), 제9 홀(HL9), 및 제10 홀(HL10) 각각을 완전하게 매립하지 않고 얇게 컨포멀하게 형성될 수 있다.
한편, 제3 발광부(LE3)의 외측벽에 형성된 제2 패시베이션막(PV2) 상에 제3 패시베이션막(PV3)이 형성될 수 있다.
도 16을 참조하면, 제6 도전 패턴(CP6)과 전기적으로 연결되는 제1 패드(PD1), 제8 도전 패턴(CP8)과 전기적으로 연결되는 제2 패드(PD2), 제7 도전 패턴(CP7)과 전기적으로 연결되는 제3 패드(PD3), 및 제9 도전 패턴(CP9)과 전기적으로 연결되는 공통 패드(CPD)를 각각 형성할 수 있다.
일 예로, 제3 패시베이션막(PV3)을 식각하여 제6 도전 패턴(CP6)의 제2 부분(CP6_2)을 노출시키는 제1 개구(OP1)와, 제8 도전 패턴(CP8)의 제2 부분(CP8_2)을 노출시키는 제2 개구(OP2)와, 제7 도전 패턴(CP7)의 제2 부분(CP7_2)을 노출시키는 제3 개구(OP3)와, 제9 도전 패턴(CP9)의 제2 부분(CP9_2)을 노출시키는 제4 개구(OP4)를 형성할 수 있다.
제1 개구(OP1), 제2 개구(OP2), 제3 개구(OP3), 및 제4 개구(OP4)를 매립하며, 제3 패시베이션막(PV3) 상에 제3 도전막(도시되지 않음)을 형성할 수 있다. 제3 도전막을 통상의 식각 공정으로 식각하여, 제1 개구(OP1)를 매립하며 제6 도전 패턴(CP6)과 전기적으로 접촉되어 제1 오믹층(108)과 전기적으로 연결되는 제1 패드(PD1)와, 제2 개구(OP2)를 매립하며 제8 도전 패턴(CP8)과 전기적으로 접촉되어 제2 오믹층(208)과 전기적으로 연결되는 제2 패드(PD2)와, 제3 개구(OP3)를 매립하며 제7 도전 패턴(CP7)과 전기적으로 접촉되어 제3 오믹층(308)과 전기적으로 연결되는 제3 패드(PD3)와, 제4 개구(OP4)를 매립하며 제9 도전 패턴(CP9)과 전기적으로 접촉되어 제3 n형 반도체층(302), 제2 n형 반도체층(202), 및 제1 n형 반도체층(102)과 전기적으로 공통으로 연결되는 공통 패드(CPD)를 형성할 수 있다.
본 실시예들에 따르면, 제2 발광부(LE2) 및 제1 접착부(AD1)에, 제1 오믹층(108)과 전기적으로 연결된 제2 도전 패턴(CP2)을 노출시키는 제2 홀(HL2), 제2 오믹층(208)을 노출시키는 제3 홀(HL3), 제1 n형 반도체층(102)과 전기적으로 연결되는 제1 도전 패턴(CP1)을 노출시키는 제4 홀(HL4), 및 제2 n형 반도체층(202)을 노출시키는 제5 홀(HL5)을 형성할 수 있다. 다른 공정에서, 제3 발광부(LE3) 및 제2 접착부(AD2)에, 제3 도전 패턴(CP3)을 노출시키는 제6 홀(HL6), 제3 오믹층(308)을 노출시키는 제7 홀(HL7), 제4 도전 패턴(CP4)을 노출시키는 제8 홀(HL8), 제5 도전 패턴(CP5)을 노출시키는 제9 홀(HL9), 및 제3 n형 반도체층(302)을 노출시키는 제10 홀(HL10)을 형성할 수 있다. 따라서, 제1 발광부(LE1), 제2 발광부(LE2), 및 제3 발광부(LE3)를 한번에 관통하는 홀을 형성하는데, 종횡비(aspect ratio)과 같은 문제로 인해 식각 공정에 대한 어려움이 많은데, 제2 발광부(LE2) 및 제1 접착부(AD1)에서 일 식각 공정을 수행하고 제3 발광부(LE3) 및 제2 접착부(AD2)에서 다른 식각 공정을 수행하여 상기의 어려움을 극복할 수 있다.
또한, 제2 발광부(LE2) 및 제1 접착부(AD1)에서 제1 발광부(LE1)와 전기적으로 연결되는 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5)이 배치되고, 제3 발광부(LE3) 및 제2 접착부(AD2)에서 제1 발광부(LE1)와 연결되는 제3 도전 패턴(CP3), 제4 도전 패턴(CP4), 및 제5 도전 패턴(CP5)과 전기적으로 연결되는 제6 도전 패턴(CP6), 제7 도전 패턴(CP7), 제8 도전 패턴(CP8), 및 제9 도전 패턴(CP9)이 따로 배치될 수 있다. 따라서, 제1 패드(PD1)가 제6 도전 패턴(CP6)을 따라 제3 도전 패턴(CP3) 및 제2 도전 패턴(CP2)을 통해 제1 오믹층(108)과 전기적으로 안정적으로 연결될 수 있다. 제2 패드(PD2)가 제8 도전 패턴(CP8)을 따라 제4 도전 패턴(CP4)을 통해 제2 오믹층(208)과 전기적으로 안정적으로 연결될 수 있다. 제3 패드(PD3)가 제7 도전 패턴(CP7)을 통해 제3 오믹층(308)과 전기적으로 안정적으로 연결될 수 있다. 또한, 공통 패드(CPD)가 제9 도전 패턴(CP9)을 통해 제3 n형 반도체층(302)과, 제9 도전 패턴(CP9)을 따라 제5 도전 패턴(CP5)을 통해 제2 n형 반도체층(202)과, 제5 도전 패턴(CP5)을 따라 제1 도전 패턴(CP1)을 통해 제1 n형 반도체층(102)과 전기적으로 안정적으로 연결될 수 있다.
이하, 도 2 내지 도 16에서 설명된 발광 소자들을 실장기판 상에 실장하는 방법을 설명하기로 한다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 발광 소자들을 실장기판 상에 실장하는 방법을 설명하는 단면도들이다.
도 17을 참조하면, 도 2 내지 도 16을 통해 형성된 다수의 발광 소자들(LED)을 목적하는 실장기판(MB) 상에 실장할 수 있다.실장기판(MB)에는 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)와 각각 전기적으로 접착되는 본딩 패드들(BPD)이 형성될 수 있다. 본딩 패드들(BPD) 상에 접착 볼들(BL)을 각각 형성할 수 있다. 접착 볼들(BL) 각각은 In, Au, Sn, Cu 등을 포함할 수 있다. 이와는 다르게, 접착 볼들(BL) 각각은 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD)에 형성될 수 있다.
본딩 패드들(BPD) 및 접착 볼들(BL)은 발광 소자(LED)가 실장되는 위치에 대응되도록 형성될 수 있다.
다수의 발광 소자들(LED)이 형성된 제1 기판(100)을 뒤집어, 발광 소자들(LED)이 본딩 패드들(BPD)이 형성된 실장기판(MB)과 마주하도록 위치시킬 수 있다.
뒤집힌 제1 기판(100) 상에 제1 기판(100)으로부터 분리하고자 하는 발광 소자들(LED)에 대응하는 위치에 레이저 광을 투과시킬 수 있는 홀을 갖는 마스크 패턴(MSK)이 제공될 수 있다.
도 18을 참조하면, 마스크 패턴(MSK)을 이용하여 제1 기판(100)으로 선택적 레이저 리프트 오프(selective LLO) 공정을 수행하여, 실장기판(MB)의 목적하는 실장 위치에 배치된 발광 소자들(LED)을 제1 기판(100)으로부터 분리할 수 있다. 상기 제1 기판(100)으로 레이저를 조사하여 발광 소자들(LED)을 제1 기판(100)으로 분리하는 경우, 마스크 패턴(MSK)이 제1 기판(100) 상에 제공됨으로써, 제1 기판(100)으로부터 분리하고자 하는 발광 소자들(LED)에 좀더 정확하게 레이저의 조사가 수행될 수 있다. 그러나, 분리하고자 하는 발광 소자들(LED)에 레이저를 적절히 조사할 수 있다면 마스크 패턴(MSK)이 생략될 수 있다.
분리된 발광 소자들(LED) 사이의 이격거리는 실장기판(MB)에 따라 달라질 수 있다.
분리된 발광 소자들(LED) 각각의 제1 패드(PD1), 제2 패드(PD2), 제3 패드(PD3), 및 공통 패드(CPD) 각각은 본딩 패드(BPD) 상에 형성된 접착 볼(BL)과 접착할 수 있다. 이로써, 실장기판(MB)에 발광 소자들(LED)이 실장될 수 있다.
발광 소자들(LED)은 목적하는 위치에 모두 실장하면, 제1 기판(100)을 제거하는 공정을 따로 수행하지 않고 발광 소자들(LED)로부터 제1 기판(100)이 분리될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (22)

  1. 제1-1형 반도체층, 제1 활성층, 및 제1-2형 반도체층을 포함하는 제1 발광부;
    상기 제1 발광부 상에 배치되며, 제2-1형 반도체층, 제2 활성층, 및 제2-2형 반도체층을 포함하는 제2 발광부;
    상기 제2 발광부 상에 배치되며, 제3-1형 반도체층, 제3 활성층, 및 제3-2형 반도체층을 포함하는 제3 발광부;
    상기 제2 발광부의 내부에 배치되며 상기 제1-1형, 제1-2형, 제2-1형, 제2-2형 반도체층들 중 적어도 하나와 전기적으로 연결되는 제1 부분과, 상기 제1 부분으로부터 상기 제2 및 제3 발광부들 사이의 제2 발광부의 일 면으로 연장하는 제2 부분을 포함하는 제1 도전 패턴; 및
    상기 제3 발광부에 배치되며 상기 제1 도전 패턴과 전기적으로 연결되는 제2 도전 패턴을 포함하되,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분의 적어도 일부 중첩되는 영역을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제2 발광부는 상기 제2 발광부의 적어도 일부를 관통하는 비아 홀을 가지며,
    상기 제1 도전 패턴의 제1 부분은 상기 비아 홀을 따라 형성되며 상기 비아 홀 내부는 절연 물질로 채워지는 발광 소자.
  3. 제2항에 있어서,
    상기 제3 발광부는 상기 제3 발광부를 관통하는 비아 홀을 가지며,
    상기 제2 도전 패턴은 상기 제3 발광부의 비아 홀을 따라 배치되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하며,
    상기 제1 도전 패턴의 제2 부분과 상기 제2 도전 패턴의 제1 부분이 부분적으로 중첩되는 발광 소자.
  4. 제3항에 있어서,
    상기 제1 도전 패턴의 제1 부분과 상기 제2 도전 패턴의 제1 부분은 동일한 폭을 갖는 발광 소자.
  5. 제3항에 있어서,
    상기 제2 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함하는 발광 소자.
  6. 제1항에 있어서,
    상기 제2 발광부는 상기 제2 발광부의 적어도 일부를 관통하는 비아 홀을 가지며,
    상기 제1 도전 패턴의 제1 부분은 상기 비아 홀을 채우는 발광 소자.
  7. 제6항에 있어서,
    상기 제3 발광부는 상기 제3 발광부를 관통하는 비아 홀을 가지며,
    상기 제2 도전 패턴은 상기 제3 발광부의 비아 홀을 채우는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면 상으로 연장하는 제2 부분을 포함하고,
    상기 제1 도전 패턴의 제2 부분과 상기 제2 도전 패턴의 제1 부분이 중첩되는 적어도 일부 영역을 포함하는 발광 소자.
  8. 제7항에 있어서,
    상기 제1 도전 패턴의 제1 부분과 상기 제2 도전 패턴의 제1 부분은 동일한 폭을 갖는 발광 소자.
  9. 제7항에 있어서,
    상기 제2 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함하는 발광 소자.
  10. 제1항에 있어서,
    상기 제1 도전 패턴의 제1 부분은 상기 제1-1형 반도체층과 전기적으로 연결되며, 상기 제1 도전 패턴의 제2 부분은 상기 제2 발광부 일 면에서 상기 제2-1형 반도체층과 전기적으로 연결되며,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 연장되어 상기 제3-1형 반도체층과 전기적으로 연결되는 제2 부분을 포함하는 발광 소자.
  11. 제1항에 있어서,
    상기 제1 도전 패턴의 제1 부분은 상기 제1-2형 반도체층과 전기적으로 연결되며,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하는 발광 소자.
  12. 제1항에 있어서,
    상기 제1 도전 패턴의 제1 부분은 상기 제2-2형 반도체층과 전기적으로 연결되며,
    상기 제2 도전 패턴은 상기 제1 도전 패턴의 제2 부분과 전기적으로 연결되는 제1 부분과, 상기 제2 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하는 발광 소자.
  13. 제1항에 있어서,
    상기 제3-2형 반도체층과 전기적으로 연결되는 제3 도전 패턴을 더 포함하는 발광 소자.
  14. 제13항에 있어서,
    상기 제3 발광부는 상기 제3 발광부의 적어도 일부를 관통하는 비아 홀을 가지며,
    상기 제3 도전 패턴은 상기 비아 홀을 따라 배치되는 제1 부분과, 상기 제3 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하는 포함하는 발광 소자.
  15. 제14항에 있어서,
    상기 제3 도전 패턴의 제2 부분과 전기적으로 연결되는 패드를 더 포함하는 발광 소자.
  16. 제13항에 있어서,
    상기 제3 발광부는 상기 제3 발광부의 적어도 일부를 관통하는 비아 홀을 가지며,
    상기 제3 도전 패턴은 상기 비아 홀을 채우는 제1 부분과, 상기 제3 도전 패턴의 제1 부분으로부터 상기 제3 발광부의 일 면으로 연장하는 제2 부분을 포함하는 발광 소자.
  17. 제1항에 있어서,
    상기 제1 내지 제3 발광부들 각각은 경사진 외측벽을 갖는 발광 소자.
  18. 제1항에 있어서,
    상기 제1 도전 패턴의 제1 부분과 상기 제2 발광부의 측면 사이에 배치되는 절연막을 더 포함하는 발광 소자.
  19. 제18항에 있어서,
    상기 절연막은 상기 제2 발광부의 외측벽으로 연장되는 발광 소자.
  20. 제1항에 있어서,
    상기 제1 및 제2 발광부들 사이를 접착하는 제1 접착부; 및
    상기 제2 및 제3 발광부들 사이를 접착하는 제2 접착부를 더 포함하되,
    상기 제1 접착부는 상기 제1 발광부의 외측벽으로 연장되고,
    상기 제2 접착부는 상기 제2 발광부의 외측벽으로 연장되는 발광 소자.
  21. 제20항에 있어서,
    상기 제1 도전 패턴의 제1 부분의 외측벽 및 상기 제2 발광부의 외측벽으로 연장하는 절연막을 더 포함하되,
    상기 절연막은 상기 제2 발광부 및 상기 제2 접착부 사이에 배치되는 발광 소자.
  22. 제20항에 있어서,
    상기 제1 및 제2 발광부 각각은 경사진 외측벽을 가지며,
    상기 제1 발광부의 외측벽의 측면에서, 상기 제1 접착부는 상기 제1 발광부에서 상기 제2 발광부 방향으로 갈수록 증가하는 폭을 가지며,
    상기 제2 발광부의 외측벽의 측면에서, 상기 제2 접착부는 상기 제2 발광부에서 상기 제3 발광부 방향으로 갈수록 증가하는 폭을 갖는 발광 소자.
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