WO2014038794A1 - 웨이퍼 레벨의 발광 다이오드 어레이 - Google Patents

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WO2014038794A1
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emitting diode
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interlayer insulating
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채종현
이준섭
서대웅
김현아
노원영
강민우
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Definitions

  • the present invention relates to a light emitting diode array, and more particularly, to a light emitting diode array in which a plurality of light emitting diodes are connected through a wiring and formed in a flip chip type.
  • the light emitting diode is a device that performs a light emitting operation when a voltage higher than the turn-on voltage is applied through the anode terminal and the cathode terminal.
  • the turn-on voltage for inducing the light emitting operation of the light emitting diode has a very low value compared to the commercial power source used. Therefore, the light emitting diode has a disadvantage in that it is difficult to use directly under a commercial AC power supply of 110V or 220V.
  • a voltage converter for lowering the supplied AC voltage is required.
  • the driving circuit of the light emitting diode should be provided, which increases the manufacturing cost of the lighting device including the light emitting diode.
  • the volume of the lighting device is increased, unnecessary heat is generated, and problems such as power factor improvement with respect to applied power exist.
  • a method of configuring an array by connecting a plurality of LED chips in series with each other is proposed.
  • the light emitting diode chips must be formed in individual packages. Therefore, a substrate separation process, a packaging process for the separated light emitting diode chip, and the like are required, and a mounting process for disposing each package on the array substrate and a wiring process between the electrodes of the package are separately required. Therefore, the process time for configuring the array is increased, there is a problem that the manufacturing cost increases.
  • wire bonding is used in the wiring process constituting the array, and a separate molding layer is formed on the entire surface of the array to protect the bonding wire. Therefore, there is a problem in that a molding forming process for forming a molding layer is additionally required, which increases the complexity of the process. In particular, when a chip type having a lateral structure is applied, deterioration of light emitting performance and deterioration of light emitting diode quality due to heat generation exist.
  • a light emitting diode chip array which manufactures an array consisting of a plurality of light emitting diode chips into a single package.
  • Korean Patent Laid-Open Publication No. 2007-0035745 a plurality of horizontal LED chips are electrically connected on a single substrate through a metal wire formed by an air bridge process. According to the disclosed patent, there is no need for a separate packaging process for each chip unit, and there is an advantage of forming an array at the wafer level. However, since it has an air bridge connection structure, durability is weak, and deterioration of light emission performance or heat generation performance is caused by a horizontal chip type.
  • US Patent No. 6,573,537 is provided with a plurality of flip-chip type light emitting diodes on a single substrate.
  • the n electrode and the p electrode of each light emitting diode are exposed to the outside separated. Therefore, in order to use a single power source, a wiring process for connecting a plurality of electrodes to each other must be added.
  • the registered patent uses a submount substrate. That is, flip chip type light emitting diodes should be mounted on a separate submount substrate for wiring between electrodes. At least two electrodes for the electrical connection with the substrate must be formed on the rear surface of the sub-mount substrate. Since the registered patent uses a flip chip type, the light emitting performance and the heating performance are improved.
  • Korean Patent Laid-Open Publication No. 2008-0002161 shows a configuration in which flip-chip type light emitting diodes are connected in series with each other.
  • a chip-based packaging process is not required, and the use of a flip chip type results in an improvement in light emission characteristics and heat generation performance.
  • a separate reflective layer is used, and interconnection wiring is used on the n-type electrode. Therefore, a plurality of patterned metal layers must be formed, and for this purpose, various kinds of masks have to be used.
  • peeling or cracking may occur, causing electrical contact to be opened.
  • An object of the present invention is to provide a flip chip type LED array capable of driving a high voltage.
  • Another object of the present invention is to provide a light emitting diode array that can be directly mounted on a printed circuit board without a submount.
  • Another object of the present invention is to provide a flip chip type light emitting diode array capable of preventing light loss without a separate reflective metal layer in addition to a wiring connecting a plurality of light emitting diodes.
  • Another object of the present invention is to provide a light emitting diode array having improved reliability by preventing cracks in layers covering the light emitting diodes.
  • a light emitting diode array according to an embodiment of the present invention, a growth substrate; A plurality of light emitting diodes arranged on the substrate, each of the light emitting diodes including a first semiconductor layer, an active layer, and a second semiconductor layer; A plurality of upper electrodes arranged on the plurality of light emitting diodes, formed of the same material and electrically connected to a first semiconductor layer of a corresponding light emitting diode, respectively; And a first pad and a second pad aligned on the upper electrodes.
  • One or more of the upper electrodes are electrically connected to a second semiconductor layer of an adjacent light emitting diode, and the other of the upper electrodes is insulated from a second semiconductor layer of an adjacent light emitting diode.
  • the light emitting diodes are connected in series by the upper electrodes. Further, the first pad is electrically connected to an input light emitting diode of the series connected light emitting diodes, and the second pad is electrically connected to an output light emitting diode of the series connected light emitting diodes.
  • a flip chip type LED array capable of driving a high voltage is provided.
  • the light emitting diodes are connected in series by the upper electrodes, there is no need to use a submount for electrically connecting the light emitting diodes.
  • the first pad and the second pad may be positioned over at least two light emitting diodes, respectively.
  • the first pad or the second pad may be formed to occupy an area of at least 1/3 of the total area of the light emitting diode array.
  • the first pad and the second pad may be formed of the same material in the same process, and thus may be located at the same level on the light emitting diodes.
  • the first pad and the second pad may include a first layer including Ti, Cr, or Ni; And a second layer formed on the first layer and including Al, Cu, Ag, or Au.
  • the first pad or the second pad may further include a pad barrier layer of a conductive material. Accordingly, it is possible to prevent the diffusion of a metal material such as Sn from the solder or the like, thus providing a light emitting diode array that can be safely mounted by the soldering.
  • the pad barrier layer may include Cr, Ni, Ti W, TiW, Mo, Pt, or a composite layer thereof.
  • the light emitting diode array may further include a first interlayer insulating layer arranged between the light emitting diodes and the upper electrodes.
  • the upper electrodes are insulated from the side surfaces of the light emitting diodes by the first interlayer insulating layer.
  • the first interlayer insulating layer may cover not only side surfaces of the light emitting diodes but also regions between the light emitting diodes.
  • the upper electrodes may be disposed on the first interlayer insulating layer, and may cover most of the regions between the light emitting diodes. Conventionally, when using linear wiring, the wiring hardly covers an area between the light emitting diodes.
  • the upper electrodes cover 30% or more of the area between the light emitting diodes, and may further cover 50% or more, or 90% or more. However, since the upper electrodes are spaced apart from each other, the upper electrodes cover less than 100% of the area between the light emitting diodes.
  • the resistance by the upper electrode can be reduced, thereby facilitating current distribution and lowering the forward voltage of the LED array.
  • the LED array may further include lower electrodes arranged on the second semiconductor layer of each LED.
  • the first interlayer insulating layer exposes a portion of the lower electrode on each light emitting diode.
  • the upper electrode (s) electrically connected to the second semiconductor layer of the adjacent light emitting diode is connected to the exposed lower electrode through the first interlayer insulating film.
  • the lower electrodes may each include a reflective layer.
  • the light emitting diode array may further include a second interlayer insulating layer covering the upper electrodes.
  • the second interlayer insulating film exposes a lower electrode aligned on the second semiconductor layer of the input light emitting diode and an upper electrode connected to the first semiconductor layer of the output light emitting diode.
  • the first pad and the second pad are connected to the lower electrode and the upper electrode through the second interlayer insulating layer, respectively.
  • the light emitting diodes may have via holes exposing the first semiconductor layer through the second semiconductor layer and the active layer, respectively.
  • Each of the upper electrodes may be connected to a first semiconductor layer of a corresponding light emitting diode through the via hole.
  • the upper electrode may occupy an area of 30% or more and less than 100% of the total area of the LED array.
  • the upper electrode may have a plate or sheet shape having a width-to-width ratio in the range of 1: 3 to 3: 1. Unlike the conventional linear wiring, the upper electrode has a plate or sheet shape, which helps to spread current and lower the forward voltage of the LED array.
  • At least one of the upper electrodes has a larger width or width than the width or width of the corresponding light emitting diode. Accordingly, the upper electrode covers a region between the light emitting diodes and reflects the light generated in the active layer toward the substrate.
  • each of the light emitting diodes may be separated by a mesa etching region exposing the substrate, and the side surfaces of the films exposed by the mesa etching may have an inclination angle of 10 degrees to 60 degrees with respect to the substrate. Accordingly, cracks may be prevented from occurring in the layers covering the mesa etching region.
  • the light emitting diode array may further include a first interlayer insulating layer arranged between the light emitting diodes and the upper electrodes.
  • the upper electrodes may include side surfaces having an inclination angle of 10 degrees to 45 degrees with respect to a surface of the first interlayer insulating layer. Accordingly, cracks may be prevented from occurring in the layers covering the upper electrodes.
  • the upper electrode may have a thickness within the range of 2000 kPa to 10000 kPa.
  • the LED array may further include lower electrodes arranged on the second semiconductor layer of each LED.
  • the first interlayer insulating layer exposes a portion of the lower electrode on each light emitting diode.
  • the upper electrode (s) electrically connected to the second semiconductor layer of the adjacent light emitting diode may be connected to the exposed lower electrode through the first interlayer insulating layer.
  • Each of the lower electrodes may include a side surface having an inclination angle of about 10 degrees to about 45 degrees with respect to the surface of the second semiconductor layer. Accordingly, cracks may be prevented from occurring in the layers covering the lower electrodes.
  • the thickness of the lower electrode may be 2000 kPa to 10000 kPa.
  • the first interlayer insulating layer may include a side surface having an inclination angle of 10 degrees to 60 degrees with respect to the exposed lower electrode surface. Accordingly, cracks may be prevented from occurring in the layers covering the first interlayer insulating layer.
  • the first interlayer insulating film may have a thickness of 2000 kPa to 20000 kPa.
  • the LED array may further include a second interlayer insulating layer covering the upper electrodes.
  • the second interlayer insulating film exposes a lower electrode aligned on the second semiconductor layer of the input light emitting diode and an upper electrode connected to the first semiconductor layer of the output light emitting diode.
  • the first pad and the second pad are respectively connected to the lower electrode and the upper electrode through the second interlayer insulating film.
  • the second interlayer insulating film may include a side surface having an inclination angle of 10 degrees to 60 degrees with respect to the upper electrode surface. Therefore, cracks can be prevented from occurring in the first pad and the second pad covering the second interlayer insulating film.
  • the second interlayer insulating film may have a thickness of 2000 kPa to 20000 kPa.
  • Each of the light emitting diodes may have a via hole exposing a portion of the first semiconductor layer, and the upper electrodes may be connected to a first semiconductor layer of a corresponding light emitting diode through the via hole.
  • the side inclination angle of the films exposed through the via hole may be in the range of 10 degrees to 60 degrees. Accordingly, cracks may be prevented from occurring in the layers covering the via holes.
  • a wafer level LED array capable of driving a high voltage and directly mounted on a printed circuit board may be provided.
  • the light emitting diode array is connected in series by the upper electrodes, it does not need a submount, and the upper electrode may include an ohmic contact layer, so that the ohmic contact layer does not need to be separately formed.
  • a wafer-level flip chip type light emitting diode array capable of improving reliability by forming the side surfaces of the light emitting diodes to be inclined at a predetermined angle. Furthermore, the side surfaces of the lower electrode, the first interlayer insulating film, the upper electrode, or the second interlayer insulating film are inclined at a predetermined angle to prevent cracks from occurring in other layers formed on the respective layers.
  • the upper electrode occupies a relatively large area and also covers most of the area between the side surfaces of the light emitting diodes and the light emitting diodes, the upper electrode can be used to reflect light, and thus in the area between the light emitting diodes. The light loss generated can be reduced. Therefore, it is not necessary to further form a separate reflective metal layer for reflecting light in addition to the upper electrode.
  • the upper electrode by forming the upper electrode to have a large area in the form of a plate or sheet, it is possible to improve the current dispersion performance, and to lower the forward voltage at the same operating current while using the same number of light emitting diodes.
  • 1 and 2 are plan and cross-sectional views illustrating the formation of via holes in a plurality of stacked structures according to an embodiment of the present invention.
  • 3 and 4 are plan views and cross-sectional views illustrating lower electrodes formed on the second semiconductor layer of FIG. 1.
  • FIG. 5 is a plan view illustrating separated cell regions of the structure of FIG. 3.
  • FIG. 5 is a plan view illustrating separated cell regions of the structure of FIG. 3.
  • FIG. 6 is a cross-sectional view taken along the line A1-A2 of FIG. 5.
  • FIG. 7 is a perspective view of the top view of FIG. 5.
  • FIG. 8 is a plan view of forming a first interlayer insulating layer on the entire structure of FIGS. 5 to 7 and exposing a portion of the first semiconductor layer and the lower electrode in each cell region.
  • 9 to 12 are cross-sectional views of the plan view of FIG. 8 taken along a specific line.
  • FIG. 13 is a plan view of upper electrodes formed on the structure of FIGS. 8 to 12.
  • FIG. 14 to 17 are cross-sectional views of the plan view of FIG. 13 taken along a specific line.
  • FIG. 18 is a perspective view illustrating the top view of FIG. 13.
  • FIGS. 13-18 is an equivalent circuit diagram modeling the structure of FIGS. 13-18 according to a preferred embodiment of the present invention.
  • FIG. 20 is a plan view of applying a second interlayer insulating film to the entire surface of the structure in FIG. 13, exposing a portion of the first lower electrode of the first cell region, and exposing a portion of the fourth lower electrode of the fourth cell region. to be.
  • 21 to 24 are cross-sectional views of the plan view of FIG. 20 taken along a specific line.
  • FIG. 25 is a plan view illustrating a first pad and a second pad in the structure of FIG. 20.
  • 26 to 29 are cross-sectional views of the plan view of FIG. 25 taken along a specific line.
  • FIG. 30 is a perspective view taken along the line C2-C3 of FIG. 25.
  • 31 is a circuit diagram modeled to connect ten light emitting diodes in series according to an embodiment of the present invention.
  • 32 is a circuit diagram illustrating a configuration of an array of light emitting diodes in a series / parallel form according to an embodiment of the present invention.
  • substrate 111, 112, 113, 114 first semiconductor layer
  • fourth cell region 170 first interlayer insulating film
  • first upper electrode 182 second upper electrode
  • 1 and 2 are plan and cross-sectional views illustrating the formation of via holes in a plurality of stacked structures according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line A1-A2 of FIG. 1.
  • the first semiconductor layer 110, the active layer 120, and the second semiconductor layer 130 are formed on the substrate 100 to expose the surface of the first semiconductor layer 110. Via holes 140 are formed.
  • the substrate 100 may have a material of sapphire, silicon carbide, or GaN, and any substrate may be used as long as it can induce growth of a thin film to be formed.
  • the first semiconductor layer 110 may have an n-type conductivity.
  • the active layer 120 may have a multi-quantum well structure, and the second semiconductor layer 130 is formed on the active layer 120.
  • the second semiconductor layer 130 has a p-type conductivity.
  • a buffer layer (not shown) may be further formed between the substrate 100 and the first semiconductor layer 110 to facilitate single crystal growth of the first semiconductor layer 110.
  • the via hole 140 may be formed according to a conventional etching process. For example, after the photoresist is applied, a photoresist pattern in which the photoresist of the region to be formed is removed through a conventional patterning process is formed. Thereafter, an etching process is performed using the photoresist pattern as an etching mask. The etching process is performed until a part of the first semiconductor layer 110 is exposed. The remaining photoresist pattern is then removed.
  • the via hole 140 has a predetermined inclination angle a with respect to the surface of the substrate or the surface of the first semiconductor layer 110 exposed by etching.
  • a crack may occur in a portion of the metal layer or the insulating layer to be deposited.
  • thermal and electrical stresses generated during the light emission operation according to the supply of electric power cause cracks in the metal layer or the insulator layer formed on the via hole 140 formed outside the specific inclination angle a. The generated cracks cause malfunction of the light emitting diodes and cause a decrease in luminance.
  • the via hole 140 may have an angle of 10 degrees to 60 degrees with the surface of the substrate 100 or the surface of the first semiconductor layer 110.
  • the inclination angle a is less than 10 degrees, the area of the active layer 120 is reduced due to the excessively low inclination. Reduction of the active layer area causes a decrease in luminance.
  • the substantial area of the second semiconductor layer 130 is very low compared to the first semiconductor layer 110.
  • the second semiconductor layer 130 has a p-type conductivity, and the first semiconductor layer 110 has an n-type conductivity.
  • the first semiconductor layer 110 supplies electrons to the active layer 120, and the second semiconductor layer 130 supplies holes to the active layer 120.
  • the improvement of luminous efficiency tends to be influenced by the uniform and smooth supply of holes rather than the supply of electrons. Therefore, excessive reduction of the area of the second semiconductor layer 130 may cause a decrease in luminous efficiency.
  • the inclination angle a exceeds 60 degrees, cracks may occur in the metal layer or the insulator layer formed later due to the high inclination.
  • the shape and number of the via holes 140 may be variously changed.
  • FIG. 3 and 4 are plan views and cross-sectional views illustrating lower electrodes formed on the second semiconductor layer of FIG. 1.
  • FIG. 4 is a cross-sectional view taken along a line A1-A2 of FIG. 3.
  • the lower electrodes 151, 152, 153, and 154 are formed in a region excluding the via hole 140, and the lower electrodes 151, 152, 153, and 154 are formed.
  • a plurality of cell regions 161, 162, 163, and 164 may be defined.
  • the lower electrodes 151, 152, 153, and 154 may be formed using a lift-off process used when forming the metal electrode. For example, a photoresist is formed in the isolation region except for the virtual cell regions 161, 162, 163, and 164 and the region in which the via hole 140 is formed, and a metal layer is formed through ordinary thermal deposition.
  • the lower electrodes 151, 152, 153, and 154 may be applicable to any metal that performs ohmic contact with the second semiconductor layer 130.
  • the lower electrodes 151, 152, 153, and 154 may include Ni, Cr, or Ti, and may be formed of a composite metal layer of Ti / Al / Ni / Au.
  • the lower electrodes 151, 152, 153, and 154 may have a thickness in the range of 2000 ⁇ s to 10000 ⁇ s.
  • the thickness of the lower electrodes 151, 152, 153, and 154 is less than 2000 ⁇ s, the reflection of light from the lower electrodes 151, 152, 153, and 154 toward the substrate 100 may not be smooth, and the lower electrode 151 may have a thin film form. , 152, 153 and 154 leaks of light.
  • the thickness of the lower electrodes 151, 152, 153, and 154 exceeds 10000 ⁇ s, excessive time is consumed in the process of forming the lower electrodes such as thermal deposition.
  • the lower electrodes 151, 152, 153, and 154 may have an inclination angle b of 10 degrees to 45 degrees with respect to the surface of the second semiconductor layer 130.
  • the inclination angles b of the lower electrodes 151, 152, 153 and 154 are less than 10 degrees, the efficiency of reflection of light is reduced due to the very gentle inclination.
  • the uniformity of the thickness on the lower electrode surface cannot be secured due to the low inclination angle. If the inclination angle b of the lower electrodes 151, 152, 153, and 154 exceeds 45 degrees, cracks may occur in a later formed film due to the high inclination angle.
  • the adjustment of the inclination angle b of the lower electrodes 151, 152, 153, and 154 with respect to the surface of the second semiconductor layer 130 is performed by adjusting the angle of the substrate with respect to the placement of the substrate and the advancing direction of the metal atoms in a process such as thermal deposition. This can be achieved through change.
  • the region in which the four lower electrodes 151, 152, 153, and 154 are formed defines four cell regions 161, 162, 163, and 164.
  • the second semiconductor layer 130 is exposed in the space between the cell regions 161, 162, 163, and 164.
  • the number of cell regions 161, 162, 163, and 164 may be formed corresponding to the number of light emitting diodes included in an array to be formed. Therefore, the number of cell regions can be variously changed.
  • lower electrodes 151, 152, 153, and 154 are depicted as separated within the same cell regions 161, 162, 163, and 164, but incisions A1-A2 cross the via hole 140. It is a phenomenon that occurs as a result of screaming.
  • the lower electrodes 151, 152, 153 and 154 formed on the same cell region 161, 162, 163 and 164 are physically connected. Accordingly, the lower electrodes 151, 152, 153, and 154 formed on the same cell region are electrically shorted despite the formation of the via holes 140.
  • FIG. 5 is a plan view illustrating a state in which cell regions are separated with respect to the structure of FIG. 3
  • FIG. 6 is a cross-sectional view taken along the line A1-A2 of FIG. 5
  • FIG. 7 is a perspective view of the plan view of FIG. 5. .
  • mesa etching regions are formed through mesa etching on spaced spaces between four cell regions 161, 162, 163, and 164.
  • the substrate 100 is exposed to the mesa etching region through the mesa etching.
  • the four cell regions 161, 162, 163, 164 are each completely electrically separated.
  • the buffer layer may remain in the separation process of the cell regions 161, 162, 163, and 164. have.
  • the buffer layer between the cell regions 161, 162, 163, and 164 may be removed through mesa etching.
  • Side surfaces of the first semiconductor layer 110, the active layer 120, the second semiconductor layer 130, and the lower electrodes 151, 152, 153, and 154 are exposed on the side surfaces of the mesa region through the mesa etching.
  • the exposed side surfaces may have an inclination angle c of 10 degrees to 60 degrees with respect to the surface of the substrate 100.
  • the adjustment of the inclination angle c of the exposed sides can be achieved through the adjustment of the angle of the substrate with respect to the traveling direction of the etching etchant.
  • a low inclination slope may cause a reduction in the light emitting area, and may reduce the light efficiency.
  • a high inclination angle may result in uneven thickness of the film formed later, cracks, or the like. This is a factor that lowers the reliability of the device.
  • the range of the inclination angle c of the films exposed through mesa etching affects the reflection of light by the metal layer formed in a later process. For example, when a metal layer is formed on the sidewall of the film exposed through mesa etching, and the inclination angle c is less than 10 degrees, the light formed in the active layer is scattered without being reflected to a predetermined range with respect to the substrate. In addition, even if the inclination angle c exceeds 60 degrees, the reflection of light does not proceed to a predetermined region, and scattering occurs.
  • 121, 122, 123, and 124, second semiconductor layers 131, 132, 133, and 134 and lower electrodes 151, 152, 153, and 154 are formed.
  • the first lower electrode 151 is exposed on the first cell region 161, and the first semiconductor layer 111 is exposed through the via hole 140.
  • the second lower electrode 152 is exposed on the second cell region 162, and the first semiconductor layer 112 is exposed through the via hole 140.
  • the third lower electrode 153 and the first semiconductor layer 113 are exposed on the third cell region 163, and the fourth lower electrode 154 and the first semiconductor layer 114 are exposed on the fourth cell region 164. ) Is exposed.
  • the light emitting diode has a structure in which the first semiconductor layers 111, 112, 113, and 114, the active layers 121, 122, 123, and 124, and the second semiconductor layers 131, 132, 133, and 134 are stacked. Refers to. Therefore, one light emitting diode is formed in one cell region.
  • first semiconductor layers 111, 112, 113, and 114 have an n-type conductivity
  • second semiconductor layers 131, 132, 133, and 134 are modeled as having a p-type conductivity
  • the lower electrodes 151, 152, 153, and 154 formed on the second semiconductor layers 131, 132, 133, and 134 may be referred to as anode electrodes of light emitting diodes.
  • FIG. 8 is a plan view of forming a first interlayer insulating layer on the entire structure of FIGS. 5 to 7 and exposing a portion of the first semiconductor layer and the lower electrode in each cell region.
  • FIG. 9 to 12 are cross-sectional views of the plan view of FIG. 8 taken along a specific line.
  • FIG. 9 is a cross-sectional view taken along line B1-B2 of FIG. 8
  • FIG. 10 is a cross-sectional view taken along line C1-C2 of FIG. 8
  • FIG. 11 is a cross-sectional view taken along line D1-D2 of FIG. 8.
  • 12 is a cross-sectional view taken along the line E1-E2 of FIG. 8.
  • the first interlayer insulating layer 170 is formed on the structure of FIGS. 5 to 7.
  • a portion of the first semiconductor layers 111, 112, 113, and 114 and the lower electrodes 151, 152, 153, and 154 under the via hole are exposed through patterning.
  • the first cell region 161 two preformed via holes are opened to expose the first semiconductor layer 111, and a part of the first lower electrode 151 formed on the preformed second semiconductor layer 131. Is exposed.
  • the first semiconductor layer 112 exposed through the pre-formed via hole is exposed, and the second lower electrode 152 of the second lower electrode 152 is etched by etching the portion of the first interlayer insulating layer 170. Some are exposed.
  • the first semiconductor layer 113 is exposed through the via hole in the third cell region 163, and a part of the third lower electrode 153 is exposed through etching of a portion of the first interlayer insulating layer 170.
  • the fourth cell region 164 the first semiconductor layer 114 is exposed through the via hole, and a portion of the fourth lower electrode 154 is exposed through etching of a portion of the first interlayer insulating layer 170.
  • the first interlayer insulating layer 170 is formed on the entire surface of the substrate in FIGS. 8 to 12, and each cell region 161, 162, 163, and 164 is subjected to selective etching to form the first semiconductor layer 111 in the via hole. , 112, 113, 114 and a portion of the lower electrodes 151, 152, 153, and 154 on the second semiconductor layers 131, 132, 133, and 134 are exposed. The remaining area is shielded by the first interlayer insulating film 170.
  • the first interlayer insulating layer 170 may be formed of an insulating material having a predetermined light transmittance.
  • the first interlayer insulating layer 170 may include SiO 2.
  • the first interlayer insulating layer 170 may have a thickness of 2000 ⁇ to 20000 ⁇ .
  • the thickness of the first interlayer insulating film 170 is less than 2000 GPa, it is difficult to ensure insulation characteristics due to the low thickness.
  • the first interlayer insulating layer 170 is formed on the sidewalls of the via hole 140 or the mesa region, since the first interlayer insulating layer 170 has a predetermined slope, dielectric breakdown of the first interlayer insulating layer 170 having a low thickness may occur.
  • the selective etching process for the first interlayer insulating film 170 becomes difficult. For example, a portion of the first semiconductor layer and the lower electrodes of the via hole 140 should be exposed. To this end, the entire surface of the first interlayer insulating layer 170 and the selective etching process are performed. For the selective etching process, the application and patterning of the photoresist is performed. Further, etching is performed for the area opened by the remaining photoresist pattern.
  • the photoresist pattern serving as an etch mask may also be removed in the process of selectively etching the first interlayer insulating layer 170. Thus, a process error occurs in which etching at unwanted sites can be performed.
  • the first interlayer insulating layer 170 may have an inclination angle d of 10 degrees to 60 degrees with respect to the lower electrode surface exposed by selective etching.
  • the inclination angle d of the first interlayer insulating film 170 is less than 10 degrees, an area of the exposed lower electrode surface is reduced or a substantial thickness of the first interlayer insulating film 170 is reduced, thereby making it difficult to secure insulation characteristics. do. That is, in the case of the first interlayer insulating layer 170, the lower electrode is electrically insulated from another conductive layer formed on the upper layer. Thus, the first interlayer insulating film 170 should have a sufficient thickness, and the lower electrode should be exposed with a constant area for other electrical connections. If the first interlayer insulating film 170 has a very low inclination, the area of the lower electrode exposed to implement the first interlayer insulating film 170 of a constant thickness should be reduced. In addition, when the area of the exposed lower electrode is to be secured to a predetermined value or more, insulation breakdown may occur due to the low thickness of the first interlayer insulating layer 170.
  • the inclination angle d of the first interlayer insulating film 170 exceeds 60 degrees, when another film quality is formed on the first interlayer insulating film 170, the quality of the film may be deteriorated due to the steep inclination angle. Is generated.
  • the adjustment of the inclination angle of the first interlayer insulating layer 170 may be achieved by adjusting the angle of etching in the partial etching process of the first interlayer insulating layer 170 formed on the lower electrode.
  • FIG. 13 is a plan view of upper electrodes formed on the structure of FIGS. 8 to 12.
  • 14 to 17 are cross-sectional views of the plan view of FIG. 13 taken along a specific line.
  • FIG. 14 is a cross-sectional view taken along line B1-B2 of FIG. 13
  • FIG. 15 is a cross-sectional view taken along line C1-C2 of FIG. 13
  • FIG. 16 is a cross-sectional view taken along line D1-D2 of FIG. 13.
  • 17 is a cross-sectional view taken along the line E1-E2 of FIG. 13.
  • upper electrodes 181, 182, 183, and 184 are formed.
  • the upper electrodes 181, 182, 183, and 184 are formed by dividing into four regions.
  • the first upper electrode 181 is formed over a portion of the first cell region 161 and the second cell region 162.
  • the second upper electrode 182 is formed over a portion of the second cell region 162 and a portion of the third cell region 163.
  • the third upper electrode 183 is formed over the portion of the third cell region 163 and the portion of the fourth cell region 164
  • the fourth upper electrode 184 is formed on the portion of the fourth cell region 164. Is formed.
  • each of the upper electrodes 181, 182, 183, and 184 is formed by shielding a space between adjacent cell regions.
  • the upper electrodes 181, 182, 183, and 184 may cover at least 30%, further at least 50%, or at least 90% of the space between the cell regions. However, since the upper electrodes 181, 182, 183, and 184 are spaced apart from each other, the upper electrodes 181, 182, 183, and 184 cover less than 100% of the area between the light emitting diodes.
  • the upper electrodes 181, 182, 183, and 184 may all occupy 30% or more, more than 50%, or 90% or more of the total area of the LED array. Since the upper electrodes 181, 182, 183, and 184 are spaced apart from each other, they occupy less than 100% of the total area of the LED array.
  • the width of the upper electrodes 181, 182, 183, and 184 has a plate or sheet shape in a range of 1: 3 to 3: 1.
  • at least one of the upper electrodes 181, 182, 183, 184 has a larger width or width than the width or width of the corresponding light emitting diode (cell region).
  • the first upper electrode 181 is formed on the first interlayer insulating layer 170 of the first cell region 161 and is formed on the first semiconductor layer 111 opened through the via hole. .
  • the first upper electrode 181 exposes a portion of the first lower electrode 151 of the first cell region 161 and is disposed on the exposed second lower electrode 152 of the second cell region 162. Is formed.
  • the second upper electrode 182 is formed on the first semiconductor layer 112 exposed through the via hole in the second cell region 162 while being physically separated from the first upper electrode 181.
  • the region is formed on the first interlayer insulating film 170.
  • the first upper electrode 181 electrically connects the first semiconductor layer 111 of the first cell region 161 and the second semiconductor layer 132 of the second cell region 162.
  • the second lower electrode 152 on the second cell region 162 is electrically shorted as a whole in one cell region despite the presence of the via hole. Therefore, the first semiconductor layer 111 of the first cell region 161 is electrically connected to the second semiconductor layer 132 of the second cell region 162 through the second lower electrode 152.
  • the second upper electrode 182 is formed on the first semiconductor layer 112 exposed through the via hole of the second cell region 162 and the third lower electrode of the third cell region 163. It extends to 153 and is formed.
  • the third upper electrode 183 physically separated from the second upper electrode 182 is formed on the first semiconductor layer 113 exposed through the via hole of the third cell region 163.
  • the second upper electrode 182 is electrically connected to the first semiconductor layer 112 exposed through the via hole of the second cell region 162, and the third lower electrode of the third cell region 163 may be electrically connected to the first semiconductor layer 112. 153) is electrically connected. Therefore, the first semiconductor layer 112 of the second cell region 162 may maintain the equipotential with the second semiconductor layer 133 of the third cell region 163.
  • the third upper electrode 183 is formed on the first semiconductor layer 113 exposed through the via hole of the third cell region 163 and the fourth lower portion of the fourth cell region 164. It is formed to extend to the electrode 154. Therefore, the first semiconductor layer 113 of the third cell region 163 and the second semiconductor layer 134 of the fourth cell region 164 are electrically connected to each other.
  • the fourth upper electrode 184 which is physically separated from the third upper electrode 183, is electrically connected to the first semiconductor layer 114 exposed through the via hole of the fourth cell region 164.
  • a fourth upper electrode 184 is formed on the first semiconductor layer 114 exposed through the via hole of the fourth cell region 164.
  • the first upper electrode 181 which is physically separated from the fourth upper electrode 184, is formed on the first semiconductor layer 111 exposed through the via hole on the first cell region 161. A portion of the first lower electrode 151 of the region 161 is exposed.
  • the first semiconductor layer 111 of the first cell region 161 and the second semiconductor layer 132 of the second cell region 162 may include the first upper electrode 181. To form an equipotential.
  • the first semiconductor layer 112 of the second cell region 162 and the second semiconductor layer 133 of the third cell region 163 form an equipotential through the second upper electrode 182.
  • the first semiconductor layer 113 of the third cell region 163 forms an equipotential with the second semiconductor layer 134 of the fourth cell region 164 through the third upper electrode 183.
  • the first lower electrode 151 electrically connected to the second semiconductor layer 131 is exposed.
  • the formation of the equipotential may affect the resistance of the upper electrodes 181, 182, 183, 184 and the contact resistances of the upper electrodes 181, 182, 183, 184 and the lower electrodes 151, 152, 153, 154.
  • the neglected state assumes an ideal electrical connection. Therefore, in actual operation of the device, a drop in voltage due to resistance components of the upper electrodes 181, 182, 183, and 184 and the lower electrodes 151, 152, 153, and 154, which is a kind of metal wiring, may occur.
  • the upper electrodes 181, 182, 183, and 184 may be formed of any material that can form ohmic contact with the first semiconductor layers 111, 112, 113, and 114.
  • any material capable of forming ohmic contact with the lower electrodes 151, 152, 153, and 154 may be used as the upper electrodes 181, 182, 183, and 184.
  • the upper electrodes 181, 182, 183, and 184 may include a metal layer including Ni, Cr, Ti, Rh, or Al, or a conductive oxide layer such as ITO as an ohmic contact layer.
  • 184 may include a reflective layer such as Al, Ag, Rh or Pt.
  • light generated in each of the active layers 121, 122, 123, and 124 is reflected toward the substrate 100 at the lower electrodes 151, 152, 153, and 154.
  • the light transmitted through the spaces between the cell areas 161, 162, 163, and 164 may shield the spaces between the cell areas 161, 162, 163, and 164. 183, 184.
  • the thickness of the upper electrodes 181, 182, 183, and 184 may range from 2000 kPa to 10000 kPa. When the thickness of the upper electrodes 181, 182, 183, and 184 is less than 2000 microns, reflection of light from the upper electrodes 181, 182, 183, and 184 toward the substrate 100 may not be smooth, and the upper electrode 181 may be a thin film. , 182, 183, 184 leaks of light. In addition, when the thickness of the upper electrodes 181, 182, 183, and 184 exceeds 10000 mm 3, excessive time is consumed in the upper electrode forming process such as thermal deposition.
  • the upper electrodes 181, 182, 183, and 184 may have an inclination angle e of about 10 degrees to about 45 degrees with respect to the surface of the first interlayer insulating layer 170.
  • the inclination angles e of the upper electrodes 181, 182, 183, and 184 are less than 10 degrees, the very gentle inclination reduces the efficiency of reflection of light.
  • the uniformity of the thickness on the upper electrode surface cannot be secured due to the low inclination angle. If the inclination angle e of the upper electrodes 181, 182, 183, and 184 exceeds 45 degrees, cracks in the film formed later may occur due to the high inclination angle.
  • Adjustment of the inclination angle e of the upper electrodes 181, 182, 183, and 184 with respect to the surface of the first interlayer insulating film 170 is performed by adjusting the angle of the substrate with respect to the placement of the substrate and the advancing direction of the metal atoms in a process such as thermal deposition. This can be achieved through change.
  • each upper electrode May be modeled as a cathode electrode of a light emitting diode, and may be simultaneously modeled as a wiring connected to a lower electrode which is an anode electrode of a light emitting diode formed in an adjacent cell region. That is, in the light emitting diode formed on the cell region, the upper electrode may be modeled as a wiring electrically connected to the anode electrode of the light emitting diode of the adjacent cell region while forming a cathode electrode.
  • FIG. 18 is a perspective view illustrating the top view of FIG. 13.
  • the first upper electrode 181 to the third upper electrode 183 are formed over at least two cell regions.
  • the space between adjacent cell regions is shielded.
  • light that may leak between adjacent cell regions is reflected through the substrate and is electrically connected to the first semiconductor layer of each cell region. In addition, it is electrically connected to the second semiconductor layer in the adjacent cell region.
  • FIGS. 13 to 18 is an equivalent circuit diagram modeling the structure of FIGS. 13 to 18 according to one embodiment of the present invention.
  • the first light emitting diode D1 is formed in the first cell region 161
  • the second light emitting diode D2 is in the second cell region 162
  • the third light emitting diode D3 is in the third cell region 163, and the fourth light emission.
  • Diode D4 is formed in fourth cell region 164.
  • the first semiconductor layers 111, 112, 113, and 114 of the cell regions 161, 162, 163, and 164 are modeled as n-type semiconductors
  • the second semiconductor layers 131, 132, 133, and 134 are modeled as n-type semiconductors. Is modeled as a p-type semiconductor.
  • the first upper electrode 181 is electrically connected to the first semiconductor layer 111 of the first cell region 161, extends to the second cell region 162, and the second of the second cell region 162. It is electrically connected to the semiconductor layer 132. Therefore, the first upper electrode 181 is modeled as a wiring connecting between the cathode terminal of the first light emitting diode D1 and the anode terminal of the second light emitting diode D2.
  • the second upper electrode 182 is modeled as a wiring connecting the cathode terminal of the second light emitting diode D2 and the anode terminal of the third light emitting diode D3, and the third upper electrode 183 is formed of the third light emitting diode D3. It is modeled as a wiring connecting the cathode terminal and the anode terminal of the fourth light emitting diode D4.
  • the fourth upper electrode 184 is modeled as a wiring forming a cathode terminal of the fourth LED D4.
  • the anode terminal of the first light emitting diode D1 and the cathode terminal of the fourth light emitting diode D4 are electrically open to an external power source, and the remaining light emitting diodes D2 and D3 form a structure connected in series. If the light emitting operation is to be performed, the anode terminal of the first light emitting diode D1 should be connected to the positive power supply voltage V +, and the cathode terminal of the fourth light emitting diode D4 should be connected to the negative power supply voltage V ⁇ .
  • the light emitting diode connected to the positive power supply voltage V + may be referred to as an input light emitting diode
  • the light emitting diode connected to the negative power supply voltage V ⁇ may be referred to as an output light emitting diode.
  • the upper electrode in the cell region in which the cathode terminal is connected to the negative power supply voltage V ⁇ in the connection relationship of the plurality of light emitting diodes, the upper electrode is formed to shield only a part of the cell region.
  • An upper electrode for shielding between electrically connected cell regions is formed in the cell region forming a connection relationship other than the above.
  • FIG. 20 is a plan view of applying a second interlayer insulating film to the entire surface of the structure in FIG. 13, exposing a portion of the first lower electrode of the first cell region, and exposing a portion of the fourth upper electrode of the fourth cell region. to be.
  • upper electrodes are shielded through the second interlayer insulating layer 190, and a portion of the first lower electrode 151 and a portion of the fourth upper electrode 184 are exposed. This means that only the anode terminal of the first light emitting diode D1 is exposed in FIG. 19 and only the cathode terminal of the fourth light emitting diode is exposed.
  • FIG. 21 is a cross-sectional view taken along line B1-B2 of FIG. 20
  • FIG. 22 is a cross-sectional view taken along line C1-C2 of FIG. 20
  • FIG. 23 is a cross-sectional view taken along line D1-D2 of FIG. 24 is a cross-sectional view taken along the line E1-E2 of FIG. 20.
  • the first lower electrode 151 electrically connected to the second semiconductor layer 131 is opened.
  • the remaining area is covered with the second interlayer insulating film 190 over the second cell area 162.
  • the second cell region 162 and the third cell region 163 may be completely covered with the second interlayer insulating layer 190.
  • the fourth upper electrode 184 of the fourth cell region 164 is exposed, and the first lower electrode 151 of the first cell region 161 is exposed.
  • Exposure of the fourth upper electrode 184 and the first lower electrode 151 is performed through selective etching of the second interlayer insulating layer 190.
  • the second interlayer insulating layer 190 is selected from an insulator capable of protecting a lower layer from an external environment.
  • SiN or the like which has insulation properties and can block changes in temperature or humidity may be used.
  • the thickness of the second interlayer insulating layer 190 may have a predetermined range. For example, when the second interlayer insulating layer 190 has SiN, the second interlayer insulating layer 190 may have a thickness of 2000 ⁇ s to 20,000 ⁇ s.
  • the thickness of the second interlayer insulating film 190 is less than 2000 GPa, it is difficult to ensure insulation characteristics due to the low thickness. In addition, the low thickness causes problems in protecting the underlying membrane from external moisture or chemical penetration.
  • the photoresist pattern serves as an etching mask, and the photoresist pattern is etched along with the selective etching of the second interlayer insulating layer 190 due to the excessive thickness of the second interlayer insulating layer 190. If the thickness of the second interlayer insulating layer 190 is excessive, a problem may occur in which the photoresist pattern is removed before the selective etching of the second interlayer insulating layer 190 is completed, thereby performing etching at an unwanted position.
  • the second interlayer insulating layer 190 may have an inclination angle f of 10 degrees to 60 degrees with respect to the surface of the fourth upper electrode 184 or the first lower electrode 151 exposed to the lower portion.
  • the inclination angle f of the second interlayer insulating layer 190 is less than 10 degrees, a substantial area of the exposed fourth upper electrode 184 or the first lower electrode 151 is reduced. In addition, if the area of the exposed portion is increased to secure a substantial area, there is a problem in that insulation characteristics cannot be secured due to the low inclination angle.
  • the quality of another film formed on the second interlayer insulating layer 190 may be degraded or cracks may occur due to the rapid profile or the inclination. .
  • deterioration of characteristics occurs during the light emission operation due to the continuous supply of power.
  • FIG. 25 is a plan view illustrating a first pad and a second pad in the structure of FIG. 20.
  • the first pad 210 may be formed over the first cell region 161 and the second cell region 162. As a result, the first pad 210 achieves electrical contact with the first lower electrode 151 of the first cell region 161 exposed in FIG. 20.
  • the second pad 220 may be formed to be spaced apart from the first pad 210 by a predetermined distance, and may be formed over the third cell region 163 and the fourth cell region 164.
  • the second pad 220 is electrically connected to the fourth upper electrode 184 of the fourth cell region 164 exposed in FIG. 20.
  • FIG. 26 is a cross-sectional view taken along line B1-B2 of FIG. 25
  • FIG. 27 is a cross-sectional view taken along line C1-C2 of FIG. 25
  • FIG. 28 is a cross-sectional view taken along line D1-D2 of FIG. 25
  • 29 is a cross-sectional view taken along the line E1-E2 of FIG. 25.
  • a first pad 210 is formed over the first cell region 161 and the second cell region 162.
  • the first pad 210 is formed on the first lower electrode 151 exposed in the first cell region 161.
  • the second interlayer insulating layer 190 is formed. Therefore, the first pad 210 is electrically connected to the second semiconductor layer 131 of the first cell region 161 through the first lower electrode 151.
  • a first pad 210 is formed on the second cell region 162, and a second pad 220 is formed on the third cell region 163 to be spaced apart from the first pad 210. .
  • electrical contact with the lower electrode or the upper electrode of the first pad 210 or the second pad 220 is blocked.
  • a second pad 220 is formed over the third cell region 163 and the fourth cell region 164.
  • the fourth upper electrode 184 and the second pad 220 opened in the fourth cell region 164 are electrically connected to each other. Therefore, the second pad 220 is electrically connected to the first semiconductor layer 114 of the fourth cell region 164.
  • a second pad 220 is formed on the fourth cell region 164, and a first pad 210 is formed on the first cell region 161 to be spaced apart from the second pad 220.
  • the first pad 210 is formed on the first lower electrode 151 of the first cell region 161 and is electrically connected to the second semiconductor layer 131.
  • FIG. 30 is a perspective view taken along the line C2-C3 of FIG. 25.
  • the first semiconductor layer 113 of the third cell region 163 is electrically connected to the third upper electrode 183.
  • the third upper electrode 183 shields a space between the third cell region 163 and the fourth cell region 164 and is electrically connected to the fourth lower electrode 154 of the fourth cell region 164. do.
  • the first pad 210 and the second pad 220 are spaced apart from each other, and are formed on the second interlayer insulating layer 190.
  • the first pad 210 is electrically connected to the second semiconductor layer 131 of the first cell region 161, and the second pad 220 is formed of the fourth cell region 164. 1 is electrically connected to the semiconductor layer 111.
  • the first pad 210 and the second pad 220 may have a first layer including Ti, Cr, or Ni and a second layer including Al, Cu, Ag, or Au thereon.
  • the first pad 210 and the second pad 220 may be formed using a lift-off process.
  • a pattern through a conventional photolithography process may be formed, and may be formed through dry etching or wet etching using the same as an etching mask.
  • the etchant during dry etching and wet etching may be set differently according to the material of the metal to be etched.
  • first pad 210 and the second pad 220 may be simultaneously formed through one process.
  • a pad barrier layer (not shown) of a conductive material may be formed on the first pad 210 or the second pad 220.
  • the pad barrier layer is provided to prevent diffusion of metal that may occur during bonding or soldering to the pads 210 and 220.
  • the pad barrier layer may be composed of Cr, Ni, Ti W, TiW, Mo, Pt or a composite layer thereof.
  • the first semiconductor layers 111, 112, 113, and 114 of each cell region are modeled as an n-type semiconductor, and the second semiconductor layers 131, 132, 133, and 134 are p. Modeled as a semiconductor.
  • the first lower electrode 151 formed on the second semiconductor layer 131 of the first cell region 161 is modeled as an anode electrode of the first light emitting diode D1. Therefore, the first pad 210 may be modeled as a wire connected to the anode electrode of the first light emitting diode D1.
  • the fourth upper electrode 184 electrically connected to the first semiconductor layer 114 of the fourth cell region 164 is modeled as a cathode of the fourth light emitting diode D4. Therefore, the second pad 220 may be understood as a wiring connected to the cathode electrode of the fourth light emitting diode D4.
  • the first lower electrode 152 of the first light emitting diode D1 connected to the positive power supply voltage V + is electrically connected to the first pad 210, and the negative is connected to the power supply voltage V ⁇ .
  • the fourth upper electrode 184 of the fourth light emitting diode D4 is electrically connected to the second pad 220.
  • four light emitting diodes are formed to be separated from each other, and an anode terminal of one light emitting diode is electrically connected to a cathode terminal of another light emitting diode through a lower electrode and an upper electrode.
  • four light emitting diodes are just one embodiment, and various numbers of light emitting diodes may be formed according to the present invention.
  • 31 is a circuit diagram modeled to connect ten light emitting diodes in series according to an embodiment of the present invention.
  • ten cell regions 301 to 310 are defined using the process disclosed in FIG. 5.
  • the first semiconductor layer, the active layer, the second semiconductor layer, and the lower electrode in each cell region 301-310 are separated from other cell regions.
  • Each of the lower electrodes is formed on the second semiconductor layer to form anodes of the light emitting diodes D1 to D10.
  • the first interlayer insulating layer and the upper electrodes are formed using the process illustrated in FIGS. 6 to 17.
  • the upper electrodes are formed to shield the space between the adjacent cell regions, and serves as a wiring to achieve electrical connection between the anode electrode of the adjacent light emitting diode.
  • a second interlayer insulating film is formed based on the process illustrated in FIGS. 20 to 29, and the lower electrode of the first light emitting diode D1, which is an input light emitting diode connected to the positive power supply voltage V + on the current path, is exposed.
  • the upper electrode of the tenth light emitting diode D10 which is an output light emitting diode connected to the power supply voltage V ⁇ , is opened.
  • a first pad 320 is formed to connect the anode terminals of the first light emitting diode D1.
  • a second pad 330 is formed to connect the cathode terminal of the tenth light emitting diode D10.
  • connection of the light emitting diodes may be configured in an array of series / parallel form.
  • 32 is a circuit diagram illustrating a configuration of an array of light emitting diodes in a series / parallel form according to an embodiment of the present invention.
  • a plurality of light emitting diodes D1 to D8 have a series connection and have a structure in parallel with adjacent light emitting diodes.
  • Each of the light emitting diodes D1 to D8 is formed independently of each other through the definition of the cell regions 401 to 408.
  • the anode electrodes of the light emitting diodes D1 to D8 are formed through the lower electrode.
  • the wirings between the cathode electrodes of the light emitting diodes D1 to D8 and the anode electrodes of the adjacent light emitting diodes are formed through the formation of the upper electrode and the appropriate wiring.
  • the lower electrode is formed on the second semiconductor layer, and the upper electrode is formed while shielding the spaced space between adjacent cell regions.
  • first pad 410 to which the positive power supply voltage V + is supplied is electrically connected to the lower electrode formed on the second semiconductor layer of the first light emitting diode D1 or the third light emitting diode D3.
  • the second pad 420 to which is supplied is electrically connected to an upper electrode which is a cathode terminal of the sixth light emitting diode D6 or the eighth light emitting diode D8.
  • the input light emitting diode corresponds to the first light emitting diode D1 and the third light emitting diode D3
  • the output light emitting diode corresponds to the sixth light emitting diode D6 and the eighth light emitting diode D8.
  • the light generated in the active layer of each light emitting diode is reflected toward the substrate at the lower electrode and the upper electrode, and the flip chip type light emitting diodes are electrically connected through the wiring of the upper electrode on one substrate. Connected.
  • the upper electrode is shielded from the outside through the second interlayer insulating film.
  • the first pad to which the positive power supply voltage is supplied is electrically connected to the lower electrode of the light emitting diode that is closest to the positive power supply voltage.
  • the second pad to which the negative power supply voltage is supplied is electrically connected to the upper electrode of the light emitting diode that is most closely connected to the negative power supply voltage.
  • the process inconvenience of mounting a plurality of chips on the sub-mount substrate in the flip chip type and implementing two terminals for an external power source through the wiring arranged on the sub-mount substrate is solved.
  • the spacing between the cell regions can be shielded through the upper electrode to maximize the reflection of light toward the substrate.
  • the second interlayer insulating film protects a plurality of laminated structures disposed between the substrate and the second interlayer insulating film from external temperature and humidity.

Abstract

웨이퍼 레벨의 발광 다이오드 어레이가 개시된다. 일 실시예에 따른 발광 다이오드 어레이는, 성장 기판; 상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들; 상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들; 및 상기 상부 전극들 상에 정렬된 제1 패드 및 제2 패드를 포함한다. 또한, 상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연되며, 상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결되고, 상기 제1 패드는 상기 직렬 연결된 발광 다이오드들 중 입력 발광 다이오드에 전기적으로 접속하고, 상기 제2 패드는 상기 직렬 연결된 발광 다이오들 중 출력 발광 다이오드에 전기적으로 접속한다. 이에 따라 고전압 구동이 가능한 플립칩 타입의 발광 다이오드 어레이가 제공될 수 있다.

Description

웨이퍼 레벨의 발광 다이오드 어레이
본 발명은 발광 다이오드 어레이에 관한 것으로, 더욱 상세하게는 다수의 발광 다이오드들을 배선을 통해 연결하고, 이를 플립칩 타입으로 형성한 발광 다이오드 어레이에 관한 것이다.
발광 다이오드는 애노드 단자와 캐소드 단자를 통해 턴온 전압 이상의 전압이 인가되는 경우 발광 동작을 수행하는 소자이다. 일반적으로, 발광 다이오드의 발광 동작을 유도하는 턴온 전압은 사용되는 상용 전원에 비해 매우 낮은 값을 가진다. 따라서, 발광 다이오드는 110V 또는 220V의 상용 교류전원하에서 직접 사용하기 곤란한 단점이 있다. 상용 교류전원을 이용하여 발광 다이오드를 동작시키기 위해서는 공급되는 교류전압을 강하하기 위한 전압변환기가 요구된다. 이에 따라, 발광 다이오드의 구동회로가 구비되어야 하며, 발광 다이오드를 포함하는 조명장치의 제조원가가 상승하는 일 요인이 된다. 또한, 별도의 구동회로를 구비하여야 하므로 조명장치의 부피가 증가하고 불필요한 열이 발생되며, 인가되는 전력에 대한 역률개선 등의 과제가 상존한다.
상용 교류전원을 별도의 전압변환수단을 배제한 상태로 사용하기 위해서는 복수개의 발광 다이오드 칩들을 서로 직렬로 연결하여 어레이를 구성하는 방법이 제안된다. 발광 다이오드들을 어레이로 구현하기 위해서는 발광 다이오드 칩을 개별 패키지로 형성하여야 한다. 따라서, 기판 분리 공정, 분리된 발광 다이오드 칩에 대한 패키징 공정 등이 요구되며, 각각의 패키지들을 어레이 기판 상에 배치하는 실장공정 및 패키지가 가지는 전극들 사이의 배선 공정이 별도로 요구된다. 따라서, 어레이를 구성하기 위한 공정시간이 증가하며, 제조단가가 상승하는 문제가 있다.
또한, 어레이를 구성하는 배선공정에서 와이어 본딩이 이용되며, 어레이 전면에 본딩 와이어를 보호하기 위한 별도의 몰딩층이 형성된다. 따라서, 몰딩층을 형성하기 위한 몰딩형성 공정이 추가로 요구되어 공정의 복잡도가 증가되는 문제가 있다. 특히, 수평(lateral) 구조의 칩 타입을 적용하는 경우, 발광성능의 저하 및 발열에 따른 발광 다이오드의 품질의 저하가 상존한다.
상술한 문제점을 해결하기 위해 복수개의 발광 다이오드 칩으로 구성된 어레이를 단일의 패키지로 제조하는 발광 다이오드 칩 어레이가 제안된다.
대한민국 공개특허 제2007-0035745호에는 단일 기판 상에 복수개의 수평형 발광 다이오드 칩들이 에어브리지 공정으로 형성된 금속 배선을 통해 전기적으로 연결된다. 상기 공개 특허에 따르면, 개별 칩 단위로 별도의 패키징 공정이 요구되지 않으며 웨이퍼 레벨에서 어레이를 형성하는 장점이 있다. 다만, 에어브리지 연결구조를 가지므로 내구성이 취약하며, 수평형 칩 타입으로 인해 발광성능 또는 발열성능의 저하가 문제된다.
이외에 미합중국 등록특허 제6,573,537호에서는 단일 기판 상에 복수의 플립칩 타입의 발광 다이오드들이 구비된다. 다만, 각각의 발광 다이오드의 n전극과 p전극은 외부로 분리된 채로 노출된다. 따라서, 단일전원을 사용하기 위해서는 다수개의 전극을 상호간에 연결하는 배선공정이 추가되어야 한다. 이를 위해서 상기 등록특허에서는 서브마운트 기판을 이용하고 있다. 즉, 전극들 사이의 배선을 위한 별도의 서브마운트 기판에 플립칩 타입의 발광 다이오드들을 실장하여야 한다. 서브 마운트 기판의 배면에는 기판과의 전기적 연결을 위한 적어도 2개의 전극들이 형성되어야 한다. 상기 등록특허는 플립칩 타입을 사용하므로 발광성능 및 발열성능이 개선되는 장점을 가진다. 반면, 서브마운트 기판의 사용으로 인해 제조비용이 증가하고, 최종 제품의 두께가 증가하는 문제가 있다. 이외에 서브 마운트 기판에 대한 추가적인 배선공정과 서브 마운트 기판을 새로운 기판에 장착하여야 하는 추가적인 공정이 요구되는 단점이 있다.
또한, 대한민국 공개특허 제2008-0002161호에서는 플립칩 타입의 발광 다이오드를 상호간에 직렬로 연결하는 구성이 나타난다. 상기 공개특허에 따르면, 칩 단위의 패키징 공정이 요구되지 않으며, 플립칩 타입의 사용으로 인해 발광 특성 및 발열성능이 개선되는 효과가 나타난다. 다만, n형 반도체층과 p형 반도체층 사이의 배선 이외에 별도의 반사층이 사용되며, n형 전극 상에 인터커넥션 배선이 사용되고 있다. 따라서, 다수의 패터화된 금속층이 형성되어야 하며, 이를 위해 다양한 종류의 마스크가 사용되어야 하는 문제가 있다. 또한, n전극 및 인터커넥션 전극간의 열팽창계수 등의 차이로 인해 박리 또는 균열이 발생되어 전기적 접촉이 개방되는 문제가 발생된다.
본 발명이 해결하고자 하는 과제는, 고전압 구동이 가능한 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 서브마운트 없이 직접 인쇄회로보드 등에 실장될 수 있는 발광 다이오드 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 다수개의 발광 다이오드들을 연결하는 배선 이외에 별도의 반사 금속층 없이도 광 손실을 방지할 수 있는 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 발광 다이오드들을 덮는 층들에 크랙이 발생하는 것을 방지함으로써 신뢰성이 개선된 발광 다이오드 어레이를 제공하는 것이다.
본 발명의 다른 특징 및 장점은 이하의 설명을 통해 명확해질 것이며 또한 이하의 설명을 통해 알게 될 것이다.
본 발명의 실시예에 따른 발광 다이오드 어레이는, 성장 기판; 상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들; 상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들; 및 상기 상부 전극들 상에 정렬된 제1 패드 및 제2 패드를 포함한다. 상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연된다. 또한, 상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결된다. 더욱이, 상기 제1 패드는 상기 직렬 연결된 발광 다이오드들 중 입력 발광 다이오드에 전기적으로 접속하고, 상기 제2 패드는 상기 직렬 연결된 발광 다이오들 중 출력 발광 다이오드에 전기적으로 접속한다.
이에 따라 고전압 구동이 가능한 플립칩 타입의 발광 다이오드 어레이가 제공된다. 또한, 상기 상부 전극들에 의해 발광 다이오드들이 직렬 연결되므로 발광 다이오드들을 전기적으로 연결하기 위한 서브마운트를 사용할 필요가 없다.
상기 제1 패드 및 제2 패드는 각각 적어도 2개의 발광 다이오드들에 걸쳐서 위치할 수 있다. 상기 제1 패드 또는 제2 패드는 발광 다이오드 어레이 전체 면적의 1/3 이상 1/2 미만의 면적을 점유하도록 형성될 수 있다. 제1 패드 및 제2 패드를 상대적으로 크게 형성함으로써, 상기 발광 다이오드 어레이를 인쇄회로보드 등에 솔더링 등을 통해 쉽게 실장할 수 있으며, 발광 다이오드 어레이를 견고하게 실장할 수 있다.
상기 제1 패드 및 제2 패드는 동일 재료로 동일 공정에 형성될 수 있으며, 따라서, 상기 발광 다이오들 상의 동일 레벨에 위치할 수 있다.
상기 제1 패드 및 제2 패드는, Ti, Cr 또는 Ni을 포함하는 제1 층; 및 상기 제1 층 상에 형성되고, Al, Cu, Ag 또는 Au를 포함하는 제2 층을 가질 수 있다. 나아가, 상기 제1 패드 또는 제2 패드는 도전성 재질의 패드 장벽층을 더 포함할 수 있다. 이에 따라, 솔더 등으로부터 Sn 등의 금속 물질의 확산을 방지할 수 있으며, 따라서, 상기 솔더링에 의해 안전하게 실장될 수 있는 발광 다이오드 어레이를 제공할 수 있다. 상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층을 포함할 수 있다.
상기 발광 다이오드 어레이는, 상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함할 수 있다. 상기 상부 전극들을 상기 제1 층간 절연막에 의해 상기 발광 다이오드들의 측면으로부터 절연된다. 제1 층간 절연막은 상기 발광 다이오드들의 측면뿐만 아니라 발광 다이오드들 사이의 영역을 덮을 수 있다. 또한, 상기 상부 전극들은 상기 제1 층간 절연막 상에 위치하며, 발광 다이오드들 사이의 영역을 대부분 덮을 수 있다. 종래, 선형의 배선을 이용하는 경우, 배선은 발광 다이오드들 사이의 영역을 거의 덮지 않는다. 이에 반해, 상기 상부 전극들은 발광 다이오드들 사이의 영역의 30% 이상을 덮으며, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들이 서로 이격되므로, 상기 상부 전극들은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.
상부 전극을 상대적으로 넓은 면적을 갖도록 형성함으로써 상부 전극에 의한 저항을 줄일 수 있으며, 따라서 전류 분산을 쉽게 함과 아울러, 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.
상기 발광 다이오드 어레이는 각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함할 수 있다. 상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시킨다. 또한, 상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속한다. 나아가, 상기 하부 전극들은 각각 반사층을 포함할 수 있다.
상기 발광 다이오드 어레이는, 상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함할 수 있다. 상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시킨다. 한편, 상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속한다.
몇몇 실시예들에 있어서, 상기 발광 다이오드들은 각각 제2 반도체층 및 활성층을 통해 상기 제1 반도체층을 노출하는 비아홀을 가질 수 있다. 상기 상부 전극들은 각각 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속할 수 있다.
한편, 상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유할 수 있다.
또한, 상기 상부 전극은 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 가질 수 있다. 상부 전극을 종래의 선형 배선과 달리 플레이트 또는 시트 형상으로 함으로써 전류 분산을 돕고 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는다. 따라서, 상기 상부 전극은 발광 다이오드들 사이의 영역을 덮으며, 활성층에서 생성된 광을 기판 측으로 반사시킬 수 있다.
나아가, 상기 각각의 발광 다이오드들은 상기 기판을 노출시키는 메사 식각 영역에 의해 분리되고, 메사 식각에 의해 노출된 막들의 측면은 상기 기판에 대해 10도 내지 60도의 경사각을 가질 수 있다. 이에 따라, 메사 식각 영역을 덮는 층들에 크랙이 발생하는 것을 방지할 수 있다.
상기 발광 다이오드 어레이는, 상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함할 수 있다. 상기 상부 전극들은 상기 제1 층간 절연막의 표면에 대해 10도 내지 45도의 경사각을 가지는 측면을 포함할 수 있다. 이에 따라, 상부 전극들을 덮는 층들에 크랙이 발생하는 것을 방지할 수 있다. 또한, 상기 상부 전극은 2000Å 내지 10000Å 범위 내의 두께를 가질 수 있다.
또한, 상기 발광 다이오드 어레이는, 각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함할 수 있다. 상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시킨다. 또한, 상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속할 수 있다.
상기 하부 전극들은 각각 제2 반도체층 표면에 대해 10도 내지 45도의 경사각을 가지는 측면을 포함할 수 있다. 이에 따라, 상기 하부 전극들을 덮는 층들에 크랙이 발생하는 것을 방지할 수 있다. 또한, 상기 하부 전극의 두께는 2000Å 내지 10000Å일 수 있다.
상기 제1 층간 절연막은 상기 노출된 하부 전극 표면에 대해 10도 내지 60도의 경사각을 가지는 측면을 포함할 수 있다. 이에 따라, 상기 제1 층간 절연막을 덮는 층들에 크랙이 발생하는 것을 방지할 수 있다. 또한, 상기 제1 층간 절연막은 2000Å 내지 20000Å의 두께를 가질 수 있다.
한편, 상기 발광 다이오드 어레이는, 상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함할 수 있다. 상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시킨다. 또한, 상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속한다.
나아가, 상기 제2 층간 절연막은 상기 상부 전극 표면에 대해 10도 내지 60도의 경사각을 가지는 측면을 포함할 수 있다. 따라서, 상기 제2 층간 절연막을 덮는 제1 패드 및 제2 패드에 크랙이 발생하는 것을 방지할 수 있다. 한편, 상기 제2 층간 절연막은 2000Å 내지 20000Å의 두께를 가질 수 있다.
상기 발광 다이오드들은 각각 상기 제1 반도체층의 일부를 노출하는 비아홀을 가질 수 있으며, 상기 상부 전극들은 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속할 수 있다.
또한, 상기 비아홀을 통해 노출된 막들의 측면 경사각은 10도 내지 60도 범위 내일 수 있다. 이에 따라, 상기 비아홀을 덮는 층들에 크랙이 발생하는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 고전압 구동이 가능하며 인쇄회로보드 등에 직접 실장할 수 있는 웨이퍼 레벨의 발광 다이오드 어레이가 제공될 수 있다. 특히, 상기 발광 다이오드 어레이는 상부 전극들에 의해 직렬 연결되므로, 서브마운트를 필요로 하지 않으며, 상부 전극이 오믹 콘택층을 포함할 수 있어, 오믹 콘택층을 별도로 형성할 필요가 없다.
또한, 발광 다이오드들의 측면을 소정 각도로 경사지게 형성함으로써 신뢰성을 개선할 수 있는 웨이퍼 레벨의 플립칩 타입의 발광 다이오드 어레이를 제공할 수 있다. 나아가, 하부 전극, 제1 층간절연막, 상부 전극, 또는 제2 층간 절연막의 측면을 소정 각도로 경사지게 형성함으로써 각 층들 위에 형성되는 다른 층에 크랙이 발생하는 것을 방지할 수 있다.
나아가, 상기 상부 전극이 상대적으로 넓은 면적을 점유하며 또한 발광 다이오드들의 측면 및 발광 다이오드들 사이의 영역의 대부분을 덮기 때문에 상부 전극을 이용하여 광을 반사시킬 수 있으며, 따라서 발광 다이오드들 사이의 영역에서 발생되는 광 손실을 줄일 수 있다. 따라서, 상부 전극 이외에 광을 반사시키기 위한 별도의 반사 금속층을 추가로 형성할 수 필요가 없다.
또한, 상부 전극을 플레이트 또는 시트 형상으로 넓은 면적을 갖도록 형성함으로써 전류 분산 성능을 향상시킬 수 있으며, 동일한 개수의 발광 다이오드를 사용하면서 동일한 동작 전류에서의 순방향 전압을 낮출 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이다.
도 5는 도 3의 구조물에 대해 셀 영역들 분리된 상태를 도시한 평면도이다.
도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 7은 도 5의 평면도의 사시도이다.
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.
도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다.
도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 18은 도 13의 평면도를 도시한 사시도이다.
도 19는 본 발명의 바람직한 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 노출한 평면도이다.
도 21 내지 도 24는 도 20의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.
도 26 내지 도 29는 도 25의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성된 것을 모델링한 회로도이다.
(부호의 설명)
100 : 기판 111, 112, 113, 114 : 제1 반도체층
121, 122, 123, 124 : 활성층 131, 132, 133, 134 : 제2 반도체층
140 : 비아홀 151 : 제1 하부 전극
152 : 제2 하부 전극 153 : 제3 하부 전극
154 : 제4 하부 전극 161 : 제1 셀 영역
162 : 제2 셀 영역 163 : 제3 셀 영역
164 : 제4 셀 영역 170 : 제1 층간 절연막
181 : 제1 상부 전극 182 : 제2 상부 전극
183 : 제3 상부 전극 184 : 제4 상부 전극
190 : 제2 층간 절연막 210 : 제1 패드
220 : 제2 패드
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.
특히, 도 2는 도 1의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면 기판(100) 상에 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)이 형성되고, 제1 반도체층(110)의 표면을 노출하는 비아홀들(140)이 형성된다.
상기 기판(100)은 사파이어, 실리콘 카바이드 또는 GaN의 재질을 가질 수 있으며, 형성되는 박막의 성장을 유도할 수 있는 재질이라면 어느 것이나 사용가능할 것이다. 제1 반도체층(110)은 n형의 도전형을 가질 수 있다. 또한, 활성층(120)은 다중 양자 우물 구조를 가질 수 있으며, 활성층(120) 상에는 제2 반도체층(130)이 형성된다. 제1 반도체층(110)이 n형의 도전형을 가지는 경우, 제2 반도체층(130)은 p형의 도전형을 갖는다. 또한, 기판(100)과 제1 반도체층(110) 사이에는 제1 반도체층(110)의 단결정 성장을 용이하게 하도록 버퍼층(미도시)이 추가로 형성될 수 있다.
이어서, 제2 반도체층(130)까지 형성된 구조물에 대한 선택적 식각이 수행되고, 다수의 비아홀들(140)이 형성된다. 비아홀(140)을 통해 하부의 제1 반도체층(110)의 일부는 노출된다. 상기 비아홀(140)은 통상의 식각공정에 따라 형성될 수 있다. 예컨대, 포토레지스트를 도포한 후, 통상의 패터닝 공정을 통해 형성하고자 하는 영역의 포토레지스트가 제거된 포토레지스트 패턴을 형성한다. 이후에는 포토레지스트 패턴을 식각 마스크로 하여 식각공정을 수행한다. 식각공정은 제1 반도체층(110)의 일부가 노출될 때까지 진행된다. 이후에 잔류하는 포토레지스트 패턴은 제거된다.
상기 비아홀(140)은 기판의 표면 또는 식각이 수해되어 노출된 제1 반도체층(110)의 표면에 대해 일정범위의 경사각 a를 가진다. 특히, 이후에 형성되는 금속 증착 공정이나, 절연물의 도포 공정시, 비아홀(140)이 소정 범위의 경사각을 가지지 않는 경우, 증착되는 금속층 또는 절연물층의 일부에 크랙이 발생할 수 있다. 또한, 제조공정에서 크랙이 발생하지 않더라도, 이후의 발광 다이오드 사용과정에서 신뢰성의 문제를 야기한다. 전력의 공급에 따른 발광 동작 시에 발생되는 열 및 전기적 스트레스는 특정의 경사각 a를 벗어나 형성된 비아홀(140) 상에 형성된 금속층 또는 절연물층에 크랙을 유발한다. 발생되는 크랙은 발광 다이오드의 오동작을 일으키고, 휘도의 저하를 야기한다.
상기 비아홀(140)은 기판(100)의 표면 또는 제1 반도체층(110)의 표면과 10도 내지 60도의 각도를 가짐이 바람직하다.
만일 경사각 a가 10도 미만이면, 과도하게 낮은 기울기로 인해 활성층(120)의 면적이 감소된다. 활성층 면적의 감소는 휘도의 저하를 발생시킨다. 또한, 제2 반도체층(130)의 실질적인 면적이 제1 반도체층(110)에 비해 매우 낮은 값을 가진다. 통상 제2 반도체층(130)은 p형의 도전형을 가지고, 제1 반도체층(110)은 n형의 도전형을 가진다. 발광 동작시에 제1 반도체층(110)은 전자를 활성층(120)에 공급하고, 제2 반도체층(130)은 정공을 활성층(120)에 공급한다. 발광 효율의 향상은 전자의 공급보다는 정공의 균일하고 원활한 공급에 의해 좌우되는 경향이 있다. 따라서, 제2 반도체층(130)의 면적의 과도한 감소는 발광 효율의 저하를 야기할 수 있다. 또한, 경사각 a가 60도를 초과하는 경우, 높은 기울기로 인해 이후에 형성되는 금속층 또는 절연물층에 크랙이 발생할 수 있다.
한편, 상기 비아홀(140)의 형상 및 개수는 다양하게 변경가능하다 할 것이다.
도 3 및 도 4는 상기 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이며, 특히, 도 4는 도 3의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 상기 하부 전극들(151, 152, 153, 154)은 비아홀(140)을 제외한 영역에 형성되며, 하부 전극들(151, 152, 153, 154)의 형성을 통해 다수개의 셀 영역들(161, 162, 163, 164)이 정의될 수 있다. 또한, 하부 전극(151, 152, 153, 154)은 금속 전극의 형성시 사용되는 리프트 오프 공정을 이용하여 형성될 수 있다. 예컨대, 가상의 셀 영역(161, 162, 163, 164)을 제외한 분리 영역 및 비아홀(140)이 형성된 영역에 포토레지스트를 형성하고, 통상의 열증착 등을 통해 금속층을 형성한다. 이후에는 포토레지스트를 제거하여 제2 반도체층(130) 상부에 하부 전극들(151, 152, 153, 154)을 형성한다. 상기 하부 전극(151, 152, 153, 154)은 제2 반도체층(130)과 오믹 컨택을 수행하는 금속물이라면 어느 것이나 적용가능할 것이다. 상기 하부 전극(151, 152, 153, 154)은 Ni, Cr 또는 Ti를 포함할 수 있으며, Ti/Al/Ni/Au의 복합 금속층으로 구성될 수 있다.
상기 하부 전극(151, 152, 153, 154)은 2000Å 내지 10000Å의 범위의 두께를 가질 수 있다. 하부 전극(151, 152, 153, 154)의 두께가 2000Å 미만이면, 하부 전극(151, 152, 153, 154)으로부터 기판(100)을 향한 광의 반사가 원활하지 못하고, 박막 형태의 하부 전극(151, 152, 153, 154)을 관통하는 광의 누설이 발생된다. 또한, 하부 전극(151, 152, 153, 154)의 두께가 10000Å을 초과하는 경우, 열증착 등의 하부 전극 형성공정에 과도한 시간이 소모되는 문제가 발생된다.
또한, 상기 하부 전극(151, 152, 153, 154)은 제2 반도체층(130) 표면에 대해 10도 내지 45도의 경사각 b를 가질 수 있다. 하부 전극(151, 152, 153, 154)의 경사각 b가 10도 미만인 경우, 매우 완만한 기울기로 인해 광의 반사의 효율이 저감된다. 또한, 낮은 경사각으로 인해 하부 전극 표면상의 두께의 균일도를 확보할 수 없는 문제가 발생한다. 만일, 하부 전극(151, 152, 153, 154)의 경사각 b가 45도를 초과하는 경우, 높은 경사각으로 인해 이후에 형성되는 막에 크랙이 발생될 수 있다.
상기 하부 전극(151, 152, 153, 154)이 제2 반도체층(130) 표면에 대해 가지는 경사각 b의 조절은 열 증착 등의 공정에서 기판의 배치 및 금속원자의 진행방향에 대한 기판의 각도의 변경을 통해 달성될 수 있다.
도 3 및 도 4에서 4개의 하부 전극들(151, 152, 153, 154)이 형성된 영역은 4개의 셀 영역들(161, 162, 163, 164)을 정의한다. 셀 영역들(161, 162, 163, 164) 사이의 이격공간에는 제2 반도체층(130)이 노출된다. 상기 셀 영역(161, 162, 163, 164)의 개수는 형성하고자 하는 어레이에 포함되는 발광 다이오드의 개수에 상응하여 형성할 수 있다. 따라서, 셀 영역의 개수는 다양하게 변경가능하다.
또한, 도 4에서 동일한 셀 영역(161, 162, 163, 164) 내에서 하부 전극(151, 152, 153, 154)은 분리된 것으로 묘사되나, 이는 절개선 A1-A2가 비아홀(140)을 가로지르는데 따라 나타나는 현상이다. 도 3에서 알 수 있듯이, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 물리적으로 연결된 상태이다. 따라서, 동일한 셀 영역 상에 형성된 하부 전극(151, 152, 153, 154)은 비아홀(140)의 형성에도 불구하고, 전기적으로 단락된 상태이다.
도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이며, 도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이고, 도 7은 도 5의 평면도의 사시도이다.
도 5, 도 6 및 도 7을 참조하면, 4개의 셀 영역들(161, 162, 163, 164) 사이의 이격공간에 대한 메사 식각을 통해 메사 식각 영역이 형성된다. 메사 식각을 통해 메사 식각 영역에는 기판(100)이 노출된다. 따라서, 4개의 셀 영역(161, 162, 163, 164)은 각각 전기적으로 완전히 분리된다. 만일, 상기 도 1 내지 도 4에서 기판(100)과 제1 반도체층(110) 사이에 버퍼층이 개입되는 경우, 상기 버퍼층은 셀 영역(161, 162, 163, 164)의 분리공정에도 잔류할 수 있다. 다만, 셀 영역(161, 162, 163, 164)의 완전한 분리를 위해서는 메사 식각을 통해 셀 영역(161, 162, 163, 164) 사이의 버퍼층은 제거될 수도 있다.
상기 메사 식각을 통해 메사영역의 측면에는 제1 반도체층(110), 활성층(120), 제2 반도체층(130) 및 하부 전극(151, 152, 153, 154)의 측면이 노출된다. 노출된 측면들은 기판(100) 표면에 대해 10도 내지 60도의 경사각 c를 가질 수 있다. 노출된 측면들의 경사각 c의 조절은 식각 에천트의 진행방향에 대한 기판의 각도의 조절을 통해 달성될 수 있다.
또한, 메사 식각을 통해 노출된 막들의 경사각 c가 10도 미만인 경우, 낮은 경사 기울기로 인해 발광 면적의 감소가 유발되고, 광효율이 저하될 수 있다. 또한, 경사각 c가 60도를 초과하는 경우, 높은 경사각으로 인해 이후에 형성되는 막의 두께가 불균일해지거나, 크랙 등이 발생할 수 있다. 이는 소자의 신뢰성을 저하시키는 일 요인이 된다.
또한, 메사 식각을 통해 노출되는 막들의 경사각 c의 범위는 이후의 공정에서 형성되는 금속층에 의한 광의 반사에 영향을 미친다. 예컨대, 메사 식각을 통해 노출되는 막의 측벽에 금속층이 형성되고, 경사각 c가 10도 미만이면, 활성층에서 형성되는 광은 기판에 대해 소정의 범위로 반사되지 못하고, 산란된다. 또한, 경사각 c가 60도를 초과하더라도 소정 영역으로 광의 반사가 진행되지 못하고, 산란되는 현상이 발생된다.
각각의 셀 영역들(161, 162, 163, 164) 사이의 분리 공정을 통해 셀 영역들(161, 162, 163, 164)마다 독립된 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124), 제2 반도체층(131, 132, 133, 134) 및 하부 전극(151, 152, 153, 154)이 형성된다. 따라서, 제1 셀 영역(161) 상에는 제1 하부전극(151)이 노출되고, 비아홀(140)을 통해 제1 반도체층(111)이 노출된다. 또한, 제2 셀 영역(162) 상에는 제2 하부전극(152)이 노출되고, 비아홀(140)을 통해 제1 반도체층(112)이 노출된다. 마찬가지로 제3 셀 영역(163) 상에는 제3 하부전극(153) 및 제1 반도체층(113)이 노출되고, 제4 셀 영역(164) 상에는 제4 하부 전극(154) 및 제1 반도체층(114)이 노출된다.
또한, 본 발명에서는 발광 다이오드는 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124) 및 제2 반도체층(131, 132, 133, 134)이 적층된 구조를 지칭한다. 따라서, 하나의 셀 영역에는 하나의 발광 다이오드가 형성된다. 또한, 제1 반도체층(111, 112, 113, 114)이 n형의 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 것으로 모델링되는 경우, 제2 반도체층(131, 132, 133, 134) 상에 형성된 하부 전극(151, 152, 153, 154)은 발광 다이오드의 애노드 전극으로 지칭될 수 있다.
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.
또한, 도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 9는 도 8의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 10은 도 8의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 11은 도 8의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 12는 도 8의 평면도를 E1-E2를 따라 절개한 단면도이다.
먼저, 도 5 내지 도 7의 구조물에 대해 제1 층간 절연막(170)을 형성한다. 또한, 패터닝을 통해 비아홀 하부의 제1 반도체층(111, 112, 113, 114) 및 하부 전극들(151, 152, 153, 154)의 일부를 노출한다.
예컨대, 제1 셀 영역(161)에서는 기형성된 2개의 비아홀이 개방되어 제1 반도체층(111)이 노출되고, 기형성된 제2 반도체층(131) 상부에 형성된 제1 하부전극(151)의 일부가 노출된다. 또한, 제2 셀 영역(162)에서는 기형성된 비아홀을 통해 노출된 제1 반도체층(112)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제2 하부 전극(152)의 일부가 노출된다. 또한, 제3 셀 영역(163)에서도 비아홀을 통해 제1 반도체층(113)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제3 하부 전극(153)의 일부가 노출된다. 제4 셀 영역(164)에서는 비아홀을 통해 제1 반도체층(114)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제4 하부 전극(154)의 일부가 노출된다.
결국, 도 8 내지 도 12에서 기판의 전면에 제1 층간 절연막(170)이 형성되고, 선택적 식각을 통해 각각의 셀 영역(161, 162, 163, 164)마다, 비아홀 내의 제1 반도체층(111, 112, 113, 114) 및 제2 반도체층(131, 132, 133, 134) 상의 하부 전극들(151, 152, 153, 154)의 일부가 노출된다. 나머지 영역은 제1 층간 절연막(170)에 의해 차폐된다.
상기 제1 층간 절연막(170)은 소정의 광 투과성을 가지는 절연물로 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(170)은 SiO2를 포함할 수 있다.
또한, 상기 제1 층간 절연막(170)은 2000Å 내지 20000Å의 두께를 가질 수 있다.
상기 제1 층간 절연막(170)의 두께가 2000Å 미만이면, 낮은 두께로 인해 절연 특성을 확보하기 곤란하다. 특히, 제1 층간 절연막(170)이 비아홀(140)이나 메사 영역의 측벽에 형성되는 경우, 일정한 기울기를 가지므로, 낮은 두께를 가지는 제1 층간 절연막(170)은 절연 파괴가 발생될 수 있다.
또한, 제1 층간 절연막(170)의 두께가 20000Å을 초과하면, 제1 층간 절연막(170)에 대한 선택적 식각 공정이 곤란해진다. 예컨대, 비아홀(140)의 제1 반도체층 및 하부전극들의 일부는 노출되어야 하며, 이를 위해서는 제1 층간 절연막(170)의 전면 도포와 선택적 식각 공정이 수행된다. 선택적 식각 공정을 위해서는 포토레지스터의 도포와 패터닝이 수행된다. 또한, 잔류하는 포토레지스터 패턴에 의해 개방된 영역에 대한 식각이 수행된다. 만일, 제1 층간 절연막(170)의 두께가 20000Å을 초과하면, 제1 층간 절연막(170)이 선택적으로 식각되는 공정에서 식각 마스크로 작용하는 포토레지스터 패턴도 제거될 수 있다. 따라서, 원치않는 부위에서의 식각이 수행될 수 있는 공정상의 오류가 발생된다.
또한, 제1 층간 절연막(170)은 선택적 식각으로 노출된 하부 전극 표면에 대해 10도 내지 60도의 경사각 d를 가질 수 있다.
상기 제1 층간 절연막(170)의 경사각 d가 10도 미만이면, 노출되는 하부 전극 표면의 면적이 감소하거나, 제1 층간 절연막(170)의 실질적인 두께가 감소하여 절연 특성을 확보하기 곤란한 문제가 발생된다. 즉, 제1 층간 절연막(170)의 경우, 하부 전극을 그 상부에 형성되는 다른 도전막과 전기적으로 절연하는 기능을 수행한다. 따라서, 제1 층간 절연막(170)은 충분한 두께를 가져야 하며, 하부 전극은 다른 전기적 접속을 위해 일정한 면적을 가지고 노출되어야 한다. 제1 층간 절연막(170)이 매우 낮은 경사도를 가지면, 일정한 두께의 제1 층간 절연막(170)의 구현을 위해 노출되는 하부 전극의 면적이 감소되어야 한다. 또한, 노출되는 하부 전극의 면적을 소정의 값 이상으로 확보하고자 하는 경우, 낮은 경사도로 인해 낮은 두께를 가진 제1 층간 절연막(170)으로 인한 절연 파괴가 발생할 수 있다.
또한, 제1 층간 절연막(170)의 경사각 d가 60도를 초과하면, 제1 층간 절연막(170) 상에 다른 막질이 형성될 경우, 형성되는 다른 막질은 급한 경사각으로 인해 막의 품질이 저하되는 문제가 발생된다.
제1 층간 절연막(170)의 경사각의 조절은 하부 전극 상에 형성된 제1 층간 절연막(170)의 부분 식각 공정에서 식각의 각도 조절을 통해 달성될 수 있다.
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다. 또한, 도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 14는 도 13의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 15는 도 13의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 16은 도 13의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 17은 도 13의 평면도를 E1-E2를 따라 절개한 단면도이다.
도 13을 참조하면, 상부 전극들(181, 182, 183, 184)이 형성된다. 상부 전극들(181, 182, 183, 184)은 4개의 영역으로 분할되어 형성된다. 예컨대, 제1 상부 전극(181)은 제1 셀 영역(161) 및 제2 셀 영역(162)의 일부에 걸쳐서 형성된다. 또한, 제2 상부 전극(182)은 제2 셀 영역(162)의 일부 및 제3 셀 영역(163)의 일부에 걸쳐서 형성된다. 제3 상부 전극(183)은 제3 셀 영역(163)의 일부 및 제4 셀 영역(164)의 일부에 걸쳐 형성되고, 제4 상부 전극(184)은 제4 셀 영역(164)의 일부에 형성된다. 따라서, 각각의 상부 전극(181, 182, 183, 184)은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다. 상부 전극들(181, 182, 183, 184)은 셀 영역 사이의 이격공간의 30% 이상, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들들(181, 182, 183, 184)이 서로 이격되므로, 상기 상부 전극들들(181, 182, 183, 184)은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.
상기 상부 전극들(181, 182, 183, 184) 전체는 상기 발광 다이오드 어레이의 전체 면적의 30% 이상, 나아가, 50% 이상, 또는 90% 이상을 점유할 수 있다. 상기 상부 전극들(181, 182, 183, 184)은, 서로 이격되므로, 상기 발광 다이오드 어레이의 전체 면적의 100% 미만의 면적을 점유한다. 또한, 상기 상부 전극들(181, 182, 183, 184) 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 갖는다. 나아가, 상기 상부 전극들(181, 182, 183, 184) 중 적어도 하나는 대응하는 발광 다이오드(셀 영역)의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 가진다.
도 14를 참조하면, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 층간 절연막(170) 상에 형성되고, 비아홀을 통해 개방된 제1 반도체층(111) 상에 형성된다. 또한, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시키며, 제2 셀 영역(162)의 노출된 제2 하부 전극(152) 상에 형성된다.
또한, 제2 상부 전극(182)은 제1 상부 전극(181)과 물리적으로 분리된 상태로 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되며, 나머지 영역에서는 제1 층간 절연막(170) 상에 형성된다.
상술한 도 14에서 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)을 전기적으로 연결시킨다. 제2 셀 영역(162) 상의 제2 하부 전극(152)은 비아홀의 존재에도 불구하고, 하나의 셀 영역에서 전체적으로 전기적으로 단락된 상태이다. 따라서, 제1 셀 영역(161)의 제1 반도체층(111)은 제2 하부 전극(152)을 통해 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다.
또한, 도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되고, 제3 셀 영역(163)의 제3 하부 전극(153)까지 신장되어 형성된다.
또한, 제2 상부 전극(182)과 물리적으로 분리된 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성된다.
도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112)과 전기적으로 연결되고, 제3 셀 영역(163)의 제3 하부 전극(153)과 전기적으로 연결된다. 따라서, 제2 셀 영역(162)의 제1 반도체층(112)은 제3 셀 영역(163)의 제2 반도체층(133)과 등전위를 유지할 수 있다.
도 16을 참조하면, 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성되고, 제4 셀 영역(164)의 제4 하부 전극(154)까지 신장되어 형성된다. 따라서, 제3 셀 영역(163)의 제1 반도체층(113)과 제4 셀 영역(164)의 제2 반도체층(134)은 전기적으로 연결된다.
또한, 제3 상부 전극(183)과 물리적으로 분리된 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114)과 전기적으로 연결된다.
도 17을 참조하면, 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114) 상에 형성된다. 또한, 제4 상부 전극(184)과 물리적으로 분리된 제1 상부 전극(181)은 제1 셀 영역(161) 상의 비아홀을 통해 노출된 제1 반도체층(111) 상에 형성되고, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시킨다.
도 13 내지 도 17에 개시된 내용을 정리하면, 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)은 제1 상부 전극(181)을 통해 등전위를 형성한다. 또한, 제2 셀 영역(162)의 제1 반도체층(112)과 제3 셀 영역(163)의 제2 반도체층(133)은 제2 상부 전극(182)을 통해 등전위를 형성한다. 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)을 통해 제4 셀 영역(164)의 제2 반도체층(134)과 등전위를 형성한다. 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부 전극(151)은 노출된다. 물론, 등전위의 형성은 상부 전극들(181, 182, 183, 184)의 저항 및 상부 전극들(181, 182, 183, 184)과 하부 전극들(151, 152, 153, 154)의 접촉 저항들을 무시한 상태에서 이상적인 전기적 연결을 가정한 것이다. 따라서, 실제 소자의 동작에서는 금속 배선의 일종인 상부 전극(181, 182, 183, 184) 및 하부 전극(151, 152, 153, 154)의 저항 성분에 의한 전압의 강하는 일부 발생할 수 있다.
또한, 상기 상부 전극들(181, 182, 183, 184)은 제1 반도체층(111, 112, 113, 114)과 오믹 접촉을 형성할 수 있는 물질이라면 어느 것이나 가능할 것이다. 이외에 금속재질의 하부 전극(151, 152, 153, 154)과도 오믹 접촉을 형성할 수 있는 물질이라면 상부 전극(181, 182, 183, 184)으로 사용될 수 있다. 따라서, 상기 상부 전극(181, 182, 183, 184)은 Ni, Cr, Ti, Rh 또는 Al를 포함하는 금속층 또는 ITO와 같은 도전성 산화물층을 오믹 콘택층으로 포함할 수 있다.
또한, 각각의 셀 영역(161, 162, 163, 164)의 활성층들(121, 122, 123, 124)로부터 발생되는 광을 기판(100) 방향으로 반사하기 위해 상기 상부 전극(181, 182, 183, 184)은 Al, Ag, Rh 또는 Pt와 같은 반사층을 포함할 수 있다. 특히, 각각의 활성층(121, 122, 123, 124)에서 발생되는 광은 하부 전극(151, 152, 153, 154)에서 기판(100)을 향하여 반사된다. 이외에 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 통해 전송되는 광은 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 차폐하는 상부 전극들(181, 182, 183, 184)에 의해 반사된다.
상기 상부 전극(181, 182, 183, 184)의 두께는 2000Å 내지 10000Å의 범위를 가질 수 있다. 상부 전극(181, 182, 183, 184)의 두께가 2000Å 미만이면, 상부 전극(181, 182, 183, 184)으로부터 기판(100)을 향한 광의 반사가 원활하지 못하고, 박막 형태의 상부 전극(181, 182, 183, 184)을 관통하는 광의 누설이 발생된다. 또한, 상부 전극(181, 182, 183, 184)의 두께가 10000Å을 초과하는 경우, 열증착 등의 상부 전극 형성공정에 과도한 시간이 소모되는 문제가 발생된다.
또한, 상기 상부 전극(181, 182, 183, 184)은 제1 층간 절연막(170) 표면에 대해 10도 내지 45도의 경사각 e를 가질 수 있다. 상부 전극(181, 182, 183, 184)의 경사각 e가 10도 미만인 경우, 매우 완만한 기울기로 인해 광의 반사의 효율이 저감된다. 또한, 낮은 경사각으로 인해 상부 전극 표면상의 두께의 균일도를 확보할 수 없는 문제가 발생한다. 만일, 상부 전극(181, 182, 183, 184)의 경사각 e가 45도를 초과하는 경우, 높은 경사각으로 인해 이후에 형성되는 막의 크랙이 발생될 수 있다.
상기 상부 전극(181, 182, 183, 184)이 제1 층간 절연막(170) 표면에 대해 가지는 경사각 e의 조절은 열 증착 등의 공정에서 기판의 배치 및 금속원자의 진행방향에 대한 기판의 각도의 변경을 통해 달성될 수 있다.
또한, 제1 반도체층(111, 112, 113, 114)이 n형 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 경우, 각각의 상부전극은 발광 다이오드의 캐소드 전극으로 모델링 될 수 있으며, 캐소드 전극이 인접한 셀 영역에 형성된 발광 다이오드의 애노드 전극인 하부 전극과 연결되는 배선으로 동시에 모델링 될 수 있다. 즉, 셀 영역 상에 형성된 발광 다이오드에서 상부 전극은 캐소드 전극을 형성함과 동시에 인접한 셀 영역의 발광 다이오드의 애노드 전극과 전기적으로 연결되는 배선으로 모델링될 수 있다.
도 18은 도 13의 평면도를 도시한 사시도이다.
도 18을 참조하면, 제1 상부 전극(181) 내지 제3 상부 전극(183)은 적어도 2개의 셀 영역들에 걸쳐 형성된다. 따라서, 인접한 셀 영역 사이의 이격공간은 차폐된다. 상부 전극들의 경우, 인접한 셀 영역 사이에서 누설될 수 있는 광을 기판을 통해 반사하며, 각각의 셀 영역의 제1 반도체층과 전기적으로 연결된다. 또한, 인접한 셀 영역의 제2 반도체층과 전기적으로 연결된다.
도 19는 본 발명의 일 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.
도 19를 참조하면, 4개의 발광 다이오드 D1, D2, D3, D4와 이들 사이의 배선 관계가 개시된다.
제1 발광 다이오드 D1는 제1 셀 영역(161)에 형성되고, 제2 발광 다이오드 D2는 제2 셀 영역(162)에, 제3 발광 다이오드 D3은 제3 셀 영역(163)에, 제4 발광 다이오드 D4는 제4 셀 영역(164)에 형성된다. 또한, 각각의 셀 영역(161, 162, 163, 164)의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링하고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링한다.
제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 전기적으로 연결되며, 제2 셀 영역(162)까지 신장되고, 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다. 따라서, 제1 상부 전극(181)은 제1 발광 다이오드 D1의 캐소드 단자 및 제2 발광 다이오드 D2의 애노드 단자 사이를 연결하는 배선으로 모델링된다.
또한, 제2 상부 전극(182)은 제2 발광 다이오드 D2의 캐소드 단자 및 제3 발광 다이오드 D3의 애노드 단자 사이를 연결하는 배선으로 모델링되며, 제3 상부 전극(183)은 제3 발광 다이오드 D3의 캐소드 단자 및 제4 발광 다이오드 D4의 애노드 단자를 연결하는 배선으로 모델링된다. 또한, 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 단자를 형성하는 배선으로 모델링된다.
따라서, 제1 발광 다이오드 D1의 애노드 단자 및 제4 발광 다이오드 D4의 캐소드 단자는 외부 전원에 대해 전기적으로 개방된 상태이며, 나머지 발광 다이오드들 D2, D3은 직렬 연결된 구조를 형성한다. 만일, 발광 동작이 수행되기 위해서는 제1 발광 다이오드 D1의 애노드 단자는 양의 전원 전압 V+에 연결되고, 제4 발광 다이오드 D4의 캐소드 단자는 음의 전원 전압 V-에 연결되어야 한다. 따라서, 양의 전원 전압 V+에 연결된 발광 다이오드를 입력 발광 다이오드라 지칭하고, 음의 전원 전압 V-에 연결된 발광 다이오드를 출력 발광 다이오드라 지칭할 수 있다.
상술한 구조에서 다수의 발광 다이오드들의 연결관계에서 음의 전원 전압 V-에 연결되는 캐소드 단자가 형성된 셀 영역에서는 해당 셀 영역의 일부만을 차폐하는 상부 전극이 형성된다. 이외의 연결관계를 형성하는 셀 영역에는 전기적으로 연결되는 셀 영역들 사이를 차폐하는 상부 전극이 형성된다.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 상부 전극의 일부를 노출한 평면도이다.
도 20을 참조하면, 제2 층간 절연막(190)을 통해 상부 전극들은 차폐되고, 제1 하부 전극(151)의 일부 및 제4 상부 전극(184)의 일부가 노출된다. 이는 상기 도 19에서 제1 발광 다이오드 D1의 애노드 단자만이 노출되고, 제4 발광 다이오드의 캐소드 단자만이 노출됨을 의미한다.
또한, 도 21은 도 20의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 22은 도 20의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 23은 도 20의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 24는 도 20의 평면도를 E1-E2를 따라 절개한 단면도이다.
도 21을 참조하면, 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부전극(151)은 개방된다. 나머지 영역은 제2 셀 영역(162)에 걸쳐 제2 층간 절연막(190)으로 덮인다.
도 22를 참조하면, 제2 셀 영역(162) 및 제3 셀 영역(163)은 제2 층간 절연막(190)으로 완전히 덮인다.
또한, 도 23 및 도 24를 참조하면, 제4 셀 영역(164)의 제4 상부 전극(184)은 노출되며, 제1 셀 영역(161)의 제1 하부 전극(151)은 노출된다.
상기 제4 상부 전극(184) 및 제1 하부 전극(151)의 노출은 제2 층간 절연막(190)에 대한 선택적 식각을 통해 수행된다.
상기 제2 층간 절연막(190)은 외부 환경으로부터 하부의 막을 보호할 수 있는 절연물에서 선택된다. 특히, 절연 특성을 가지며 온도나 습도의 변화를 차단할 수 있는 SiN 등이 사용될 수 있다.
상기 제2 층간 절연막(190)이 두께는 소정의 범위를 가질 수 있다. 예컨대, 제2 층간 절연막(190)이 SiN을 가지는 경우, 제2 층간 절연막(190)은 2000Å 내지 20000Å의 두께를 가질 수 있다.
제2 층간 절연막(190)의 두께가 2000Å 미만이면, 낮은 두께로 인해 절연 특성을 확보하기 곤란하다. 또한, 낮은 두께로 인해 외부의 수분이나 화학물의 침투로부터 하부의 막을 보호하는데 문제가 발생된다.
제2 층간 절연막(190)의 두께가 20000Å을 초과하는 경우, 포토레지스트 패턴의 형성을 통한 제2 층간 절연막(190)의 선택적 식각이 곤란해진다. 즉, 식각 공정에서 포토레지스트 패턴은 식각 마스크로 작용하며, 과도한 제2 층간 절연막(190)의 두께로 인해 제2 층간 절연막(190)의 선택적 식각과 함께 포토레지스트 패턴도 식각이 진행된다. 제2 층간 절연막(190)의 두께가 과도한 경우, 제2 층간 절연막(190)의 선택적 식각이 완료되기 이전에 포토레지스트 패턴이 제거되어 원치 않는 위치에서 식각이 수행되는 문제가 발생될 수 있다.
또한, 제2 층간 절연막(190)은 하부에 노출되는 제4 상부 전극(184) 또는 제1 하부 전극(151)의 표면에 대해 10도 내지 60도의 경사각 f를 가질 수 있다.
만일 제2 층간 절연막(190)의 경사각 f가 10도 미만이면, 노출되는 제4 상부 전극(184) 또는 제1 하부 전극(151)의 실질적인 면적이 감소한다. 또한, 실질적인 면적의 확보가 이루어지도록 노출 부위의 면적을 증가시키면, 낮은 경사각으로 인해 절연 특성을 확보할 수 없는 문제가 발생한다.
또한, 제2 층간 절연막(190)의 경사각 f가 60도를 초과하는 경우, 급격한 프로파일 또는 경사도로 인해 제2 층간 절연막(190) 상에 형성되는 다른 막의 품질이 저하되거나 막에 균열이 발생할 수 있다. 이외에 지속적인 전력의 공급에 따른 발광 동작시, 특성의 저하가 발생된다.
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.
도 25를 참조하면, 상기 제1 패드(210)는 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 형성될 수 있다. 이를 통해 제1 패드(210)는 도 20에서 노출된 제1 셀 영역(161)의 제1 하부 전극(151)과 전기적 접촉을 달성한다.
또한, 제2 패드(220)는 상기 제1 패드(210)와 일정 거리 이격되어 형성되며, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 형성될 수 있다. 제2 패드(220)는 도 20에서 노출된 제4 셀 영역(164)의 제4 상부 전극(184)과 전기적으로 연결된다.
도 26은 도 25의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 27은 도 25의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 28은 도 25의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 29는 도 25의 평면도를 E1-E2를 따라 절개한 단면도이다.
도 26을 참조하면, 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)에서 노출된 제1 하부 전극(151) 상에 형성된다. 나머지 영역에서는 제2 층간 절연막(190) 상에 형성된다. 따라서, 제1 패드(210)는 제1 하부 전극(151)을 통해 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결된다.
도 27을 참조하면, 제2 셀 영역(162) 상에는 제1 패드(210)가 형성되고, 제3 셀 영역(163) 상에는 제1 패드(210)와 이격되어 제2 패드(220)가 형성된다. 상기 제2 셀 영역(162) 및 제3 셀 영역(163)에서 제1 패드(210) 또는 제2 패드(220)는 하부 전극 또는 상부 전극과의 전기적 접촉은 차단된다.
도 28을 참조하면, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 제2 패드(220)가 형성된다. 특히, 제4 셀 영역(164)에서 개방된 제4 상부 전극(184)과 제2 패드(220)는 전기적으로 연결된다. 따라서, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.
도 29를 참조하면, 제4 셀 영역(164) 상에는 제2 패드(220)가 형성되고, 제1 셀 영역(161) 상에는 제2 패드(220)와 이격되어 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)의 제1 하부 전극(151) 상에 형성되어, 제2 반도체층(131)과 전기적으로 연결된다.
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.
도 30을 참조하면, 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)과 전기적으로 연결된다. 상기 제3 상부 전극(183)은 제3 셀 영역(163) 및 제4 셀 영역(164)의 이격 공간을 차폐하며, 제4 셀 영역(164)의 제4 하부 전극(154)과 전기적으로 연결된다. 또한, 제1 패드(210) 및 제2 패드(220)는 상호 간에 이격되며, 제2 층간 절연막(190) 상에 형성된다. 물론, 전술한 바대로 제1 패드(210)는 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결되며, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(111)과 전기적으로 연결된다.
상기 제1 패드(210) 및 제2 패드(220)는 Ti, Cr 또는 Ni을 포함하는 제1 층과 그 상부에 Al, Cu, Ag 또는 Au를 포함하는 제2층을 가질 수 있다. 또한, 제1 패드(210) 및 제2 패드(220)는 리프트-오프 공정을 이용하여 형성될 수 있다. 또한, 이중층 또는 단일층의 금속막을 형성한 다음, 통상의 포토리소그래피 공정을 통한 패턴을 형성하고, 이를 식각 마스크로 이용한 건식 식각 또는 습식 식각을 통해 형성될 수 있다. 다만, 건식 식각 및 습식 식각 시의 에천트는 식각되는 금속물의 재질에 따라 달리 설정될 수 있다.
이를 통하여 상기 제1 패드(210) 및 제2 패드(220)는 하나의 공정을 통해 동시에 형성될 수 있다.
또한, 상기 제1 패드(210) 또는 제2 패드(220) 상부에는 도전성 재질의 패드 장벽층(미도시)이 형성될 수 있다. 패드 장벽층은 패드들(210, 220)에 대한 본딩 또는 솔더링 작업시 발생할 수 있는 금속의 확산을 방지하기 위해 구비된다. 예컨대, 본딩 또는 솔더링 작업시, 본딩 금속 또는 솔더링 재질에 포함된 주석 원자 등이 패드(210, 220)로 확산하여 패드의 저항률을 증가시키는 현상은 방지된다. 이를 위해 상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층으로 구성될 수 있다.
도 19의 모델링을 참조할 경우, 각각의 셀 영역의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링되고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링된다. 제1 셀 영역(161)의 제2 반도체층(131) 상에 형성된 제1 하부 전극(151)은 제1 발광 다이오드 D1의 애노드 전극으로 모델링 된다. 따라서, 제1 패드(210)는 제1 발광 다이오드 D1의 애노드 전극에 연결된 배선으로 모델링될 수 있다. 또한, 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 전극으로 모델링된다. 따라서, 제2 패드(220)는 제4 발광 다이오드 D4의 캐소드 전극에 연결된 배선으로 이해될 수 있다.
이를 통해 4개의 발광 다이오드들 D1 내지 D4가 직렬 연결된 어레이 구조가 형성되며, 외부와의 전기적 연결은 하나의 기판(100) 상에 형성된 2개의 패드들(210, 220)를 통해 달성된다.
특히, 도 19를 참조하면, 양의 전원 전압 V+에 연결된 제1 발광 다이오드 D1의 제1 하부 전극(152)은 제1 패드(210)와 전기적으로 연결되고, 음이 전원 전압 V-에 연결된 제4 발광 다이오드 D4의 제4 상부 전극(184)은 제2 패드(220)와 전기적으로 연결된다.
본 발명에서는 4개의 발광 다이오드들이 상호간에 분리된 형태로 형성되고, 하부 전극 및 상부 전극을 통해 하나의 발광 다이오드의 애노드 단자가 다른 발광 다이오드의 캐소드 단자와 전기적으로 연결되는 것을 도시한다. 다만, 본 실시예에 따르면, 4개의 발광 다이오드는 일 실시예에 불과하며, 본 발명에 따라 다양한 개수의 발광 다이오드를 형성할 수 있다.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.
도 31을 참조하면, 도 5에 개시된 공정을 이용하여 10개의 셀 영역들(301 내지 310)을 정의한다. 각각의 셀 영역(301 내지 310) 내의 제1 반도체층, 활성층, 제2 반도체층 및 하부 전극은 다른 셀 영역들과 분리된다. 각각의 하부전극들은 제2 반도체층 상에 형성되어 발광 다이오드 D1 내지 D10의 애노드 전극을 형성한다.
이어서, 도 6 내지 도 17에 도시된 공정을 이용하여 제1 층간 절연막과 상부 전극들을 형성한다. 다만, 형성되는 상부 전극들은 인접한 셀 영역들 사이의 이격공간을 차폐하며, 인접한 발광 다이오드의 애노드 전극 사이의 전기적 연결을 달성하는 배선으로 작용한다.
또한, 도 20 내지 도 29에 소개된 공정을 바탕으로 제2 층간 절연막을 형성하고, 전류 경로상 양의 전원 전압 V+에 연결되는 입력 발광 다이오드인 제1 발광 다이오드 D1의 하부 전극을 노출시키고, 음의 전원 전압 V-에 연결되는 출력 발광 다이오드인 제10 발광 다이오드 D10의 상부 전극을 오픈한다. 이어서, 제1 패드(320)를 형성하여 제1 발광 다이오드 D1의 애노드 단자를 연결한다. 또한, 제2 패드(330)를 형성하여 제10 발광 다이오드 D10의 캐소드 단자를 연결한다.
이외에 발광 다이오드들의 연결은 직/병렬 형태의 어레이로 구성될 수 있다.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.
도 32를 참조하면, 다수의 발광 다이오드들 D1 내지 D8은 직렬 연결을 가지면서, 인접한 발광 다이오드들과 병렬 연결된 구조를 가진다. 각각의 발광 다이오드들 D1 내지 D8은 셀 영역(401 내지 408)의 정의를 통해 서로 독립적으로 형성된다. 전술한 바대로, 발광 다이오드 D1 내지 D8의 애노드 전극은 하부 전극을 통해 형성된다. 또한, 발광 다이오드 D1 내지 D8의 캐소드 전극 및 인접한 발광 다이오드의 애노드 전극과의 배선은 상부 전극의 형성 및 적절한 배선을 통해 형성된다. 다만, 하부 전극은 제2 반도체층 상부에 형성되고, 상부 전극은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다.
최종적으로 양의 전원 전압 V+가 공급되는 제1 패드(410)는 제1 발광 다이오드 D1 또는 제3 발광 다이오드 D3의 제2 반도체층 상에 형성된 하부 전극과 전기적으로 연결되며, 음의 전원 전압 V-가 공급되는 제2 패드(420)는 제6 발광 다이오드 D6 또는 제8 발광 다이오드 D8의 캐소드 단자인 상부 전극과 전기적으로 연결된다.
따라서, 도 32에서 입력 발광 다이오드는 제1 발광 다이오드 D1 및 제3 발광 다이오드 D3에 해당하고, 출력 발광 다이오드는 제6 발광 다이오드 D6 및 제8 발광 다이오드 D8에 해당한다.
상술한 본 발명에 따르면, 각각의 발광 다이오드의 활성층에서 발생된 광은 하부 전극 및 상부 전극에서 기판을 향해 반사되고, 플립칩 타입의 발광 다이오드들은 하나의 기판 상에 상부 전극의 배선을 통해 전기적으로 연결된다. 상부 전극은 제2 층간 절연막을 통해 외부와 차폐된다. 양의 전원 전압이 공급되는 제1 패드는 상기 양의 전원 전압에 가장 가깝게 연결되는 발광 다이오드의 하부 전극과 전기적으로 연결된다. 또한, 음의 전원 전압이 공급되는 제2 패드는 상기 음의 전원 전압에 가장 근접하여 연결되는 발광 다이오드의 상부 전극과 전기적으로 연결된다.
따라서, 플립칩 타입에서 다수의 칩들을 서브 마운트 기판 상에 실장하고, 서브 마운트 기판에 배열된 배선을 통해 외부의 전원에 대해 2단자를 구현하는 공정상의 번거로움은 해결된다. 이외에, 셀 영역들 사이의 이격공간은 상부 전극을 통해 차폐되어 기판을 향하는 광의 반사는 최대화될 수 있다.
또한, 제2 층간 절연막은 기판과 상기 제2 층간 절연막 사이에 배치된 다수의 적층구조를 외부의 온도 및 습도 등으로부터 보호한다. 따라서, 별도의 패키징 수단의 개입 없이 기판에 직접 실장할 수 있는 구조가 실현된다.
특히, 하나의 기판 상에 플립칩 타입으로 다수의 발광 다이오드가 구현되므로, 공급되는 상용화 전원에 대한 전압의 강하, 레벨의 변환 또는 파형의 변환을 배제한 상태에서 상용화 전원을 직접 사용할 수 있는 이점이 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (27)

  1. 성장 기판;
    상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들;
    상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들; 및
    상기 상부 전극들 상에 정렬된 제1 패드 및 제2 패드를 포함하고,
    상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연되며,
    상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결되고,
    상기 제1 패드는 상기 직렬 연결된 발광 다이오드들 중 입력 발광 다이오드에 전기적으로 접속하고,
    상기 제2 패드는 상기 직렬 연결된 발광 다이오들 중 출력 발광 다이오드에 전기적으로 접속하는 발광 다이오드 어레이.
  2. 청구항 1에 있어서,
    상기 제1 패드 및 제2 패드는 각각 적어도 2개의 발광 다이오드들에 걸쳐서 위치하는 발광 다이오드 어레이.
  3. 청구항 2에 있어서,
    상기 제1 패드 및 제2 패드는 동일 재료로 동일 공정에 형성되어 동일 레벨에 위치하는 발광 다이오드 어레이.
  4. 청구항 3에 있어서,
    상기 제1 패드 및 제2 패드는,
    Ti, Cr 또는 Ni을 포함하는 제1 층; 및
    상기 제1 층 상에 형성되고, Al, Cu, Ag 또는 Au를 포함하는 제2 층을 가지는 발광 다이오드 어레이.
  5. 청구항 4에 있어서,
    상기 제1 패드 또는 제2 패드는 도전성 재질의 패드 장벽층을 더 포함하는 발광 다이오드 어레이.
  6. 청구항 5에 있어서,
    상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층을 포함하는 발광 다이오드 어레이.
  7. 청구항 2에 있어서,
    상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함하고,
    상기 상부 전극들은 상기 제1 층간 절연막에 의해 상기 발광 다이오드들의 측면으로부터 절연되는 발광 다이오드 어레이.
  8. 청구항 7에 있어서,
    각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함하되,
    상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시키고,
    상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속하는 발광 다이오드 어레이.
  9. 청구항 8에 있어서,
    상기 하부 전극들은 각각 반사층을 포함하는 발광 다이오드 어레이.
  10. 청구항 8에 있어서,
    상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함하되,
    상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시키고,
    상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속하는 발광 다이오드 어레이.
  11. 청구항 1에 있어서,
    상기 발광 다이오드들은 각각 제2 반도체층 및 활성층을 통해 상기 제1 반도체층을 노출하는 비아홀을 갖고,
    상기 상부 전극들은 각각 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속하는 발광 다이오드 어레이.
  12. 청구항 1에 있어서,
    상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유하는 발광 다이오드 어레이.
  13. 청구항 1에 있어서,
    상기 상부 전극은 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 갖는 발광 다이오드 어레이.
  14. 청구항 1에 있어서,
    상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는 발광 다이오드 어레이.
  15. 청구항 1에 있어서,
    상기 각각의 발광 다이오드들은 상기 기판을 노출시키는 메사 식각 영역에 의해 분리되고, 메사 식각에 의해 노출된 막들의 측면은 상기 기판에 대해 10도 내지 60도의 경사각을 가지는 발광 다이오드 어레이.
  16. 청구항 15에 있어서,
    상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함하고,
    상기 상부 전극들은 상기 제1 층간 절연막의 표면에 대해 10도 내지 45도의 경사각을 가지는 측면을 포함하는 발광 다이오드 어레이.
  17. 청구항 16에 있어서,
    상기 상부 전극은 2000Å 내지 10000Å 범위 내의 두께를 가지는 발광 다이오드 어레이.
  18. 청구항 16에 있어서,
    각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함하되,
    상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시키고,
    상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속하는 발광 다이오드 어레이.
  19. 청구항 18에 있어서,
    상기 하부 전극들은 각각 제2 반도체층 표면에 대해 10도 내지 45도의 경사각을 가지는 측면을 포함하는 발광 다이오드 어레이.
  20. 청구항 18에 있어서, 상기 하부 전극의 두께는 2000Å 내지 10000Å인 것을 특징으로 하는 발광 다이오드 어레이.
  21. 청구항 18에 있어서,
    상기 제1 층간 절연막은 상기 노출된 하부 전극 표면에 대해 10도 내지 60도의 경사각을 가지는 측면을 포함하는 발광 다이오드 어레이.
  22. 청구항 21에 있어서,
    상기 제1 층간 절연막은 2000Å 내지 20000Å의 두께를 가지는 발광 다이오드 어레이.
  23. 청구항 18에 있어서,
    상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함하되,
    상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시키고,
    상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속하는 발광 다이오드 어레이.
  24. 청구항 23에 있어서, 상기 제2 층간 절연막은 상기 상부 전극 표면에 대해 10도 내지 60도의 경사각을 가지는 측면을 포함하는 발광 다이오드 어레이.
  25. 청구항 23에 있어서, 상기 제2 층간 절연막은 2000Å 내지 20000Å의 두께를 가지는 발광 다이오드 어레이.
  26. 청구항 15에 있어서,
    상기 발광 다이오드들은 각각 상기 제1 반도체층의 일부를 노출하는 비아홀을 가지며, 상기 상부 전극들은 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속하는 발광 다이오드 어레이.
  27. 청구항 26에 있어서,
    상기 비아홀을 통해 노출된 막들의 측면 경사각은 10도 내지 60도 범위 내인 발광 다이오드 어레이.
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