KR102594189B1 - 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치 - Google Patents

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Abstract

실시 예의 발광 소자는 기판과, 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물 및 제1 및 제2 도전형 반도체층과 각각 전기적으로 연결된 제1 및 제2 전극을 포함하고, 제1 전극은 발광 구조물의 제1 영역의 적어도 일부에 노출된 제1 도전형 반도체층 위에 배치되어 제1 도전형 반도체층과 연결되는 적어도 하나의 제1 콘택부 및 평면상에서 발광 구조물의 제1 영역보다 안쪽에 위치한 제2 영역에서 노출된 제1 도전형 반도체층과 연결되는 복수의 제2 콘택부를 포함하고, 제2 전극은 발광 구조물의 제2 영역에 배치되어 제2 도전형 반도체층과 연결되는 제3 콘택부를 포함한다.

Description

발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치{Light emitting device, light emitting device package including the device, and light emitting apparatus including the package}
실시 예는 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED:Light Emitting Diode) 또는 레이저 다이오드(LD:Laser Diode) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 발광 다이오드를 포함하는 기존의 발광 소자 및 발광 소자 패키지의 광 추출 효율을 개선시키기 위한 다각도의 연구가 진행되고 있다.
실시 예는 개선된 광 추출 효율을 갖는 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치를 제공한다.
일 실시 예에 의한 발광 소자는, 기판; 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및 상기 제1 및 제2 도전형 반도체층과 각각 전기적으로 연결된 제1 및 제2 전극을 포함하고, 상기 제1 전극은 상기 발광 구조물의 제1 영역 중 적어도 일부에 노출된 상기 제1 도전형 반도체층 위에 배치되어 상기 제1 도전형 반도체층과 연결되는 적어도 하나의 제1 콘택부; 및 평면상에서 상기 발광 구조물의 상기 제1 영역보다 안쪽에 위치한 제2 영역에서 노출된 상기 제1 도전형 반도체층과 연결되는 복수의 제2 콘택부를 포함하고, 상기 제2 전극은 상기 발광 구조물의 상기 제2 영역에 배치되어 상기 제2 도전형 반도체층과 연결되는 제3 콘택부를 포함할 수 있다.
예를 들어, 상기 제1 전극은 상기 적어도 하나의 제1 콘택부와 상기 제2 콘택부를 연결하고, 상기 복수의 제2 콘택부를 서로 연결하는 콘택 연결부를 더 포함할 수 있다.
예를 들어, 상기 콘택 연결부는 상기 발광 구조물의 측부 및 상부에 배치되며, 상기 발광 소자는 상기 발광 구조물의 측부 및 상부 각각과 상기 콘택 연결부 사이에 배치되고, 상기 제3 콘택부와 상기 콘택 연결부 사이에 배치된 제1 절연층을 더 포함할 수 있다.
예를 들어, 상기 발광 소자는 상기 제1 전극과 연결되는 제1 본딩 패드; 및 상기 제2 전극과 연결되며, 상기 제1 본딩 패드와 이격된 제2 본딩 패드를 더 포함할 수 있다.
예를 들어, 상기 발광 소자는 상기 제2 본딩 패드와 상기 제1 전극 사이에 배치되는 제2 절연층을 더 포함할 수 있다. 상기 제2 절연층은 상기 제1 전극을 노출하는 제1 관통홀을 포함하고, 상기 제1 본딩 패드는 상기 제1 관통홀을 통해 상기 제1 전극과 연결될 수 있다. 상기 제1 관통홀은 상기 제1 콘택부, 상기 제2 콘택부 또는 상기 콘택 연결부 중 적어도 하나를 노출시키고, 상기 제1 본딩 패드는 상기 노출된 상기 콘택 연결부와 연결될 수 있다. 상기 제1 절연층은 상기 제3 콘택부를 노출시키는 제2 관통홀을 포함하고, 상기 제2 절연층은 상기 제2 관통홀을 노출시키는 제3 관통홀을 포함하고, 상기 제2 본딩 패드는 상기 제2 및 제3 관통홀을 통해 노출된 상기 제3 콘택부와 연결될 수 있다.
예를 들어, 상기 복수의 제2 콘택부 각각의 제1 평면 형상은 상기 제3 관통홀의 제2 평면 형상과 다를 수 있다. 상기 제1 평면 형상은 타원형을 포함하고, 상기 제2 평면 형상은 원형을 포함할 수 있다.
예를 들어, 상기 복수의 제2 콘택부의 개수는 상기 제1 관통홀의 개수보다 크고, 상기 제3 관통홀의 개수보다 클 수 있다.
예를 들어, 상기 발광 구조물의 두께 방향과 교차하는 제1 방향으로, 상기 복수의 제2 콘택부와 상기 제3 관통홀은 동일한 제1 수평선상에 배열될 수 있다. 상기 제1 수평선상에 배열된 상기 제2 콘택부의 개수는 상기 제3 관통홀의 개수보다 작을 수 있다. 상기 제1 방향으로, 상기 복수의 제2 콘택부와 상기 제1 관통홀의 적어도 일부는 동일한 제2 수평선상에 배열될 수 있다. 상기 제2 수평선상에 배열된 상기 복수의 제2 콘택부의 개수는 상기 제1 관통홀의 개수보다 작을 수 있다. 상기 제1 수평선과 상기 제2 수평선은 평행할 수 있다. 상기 제2 수평선상에 배열된 상기 제2 콘택부의 개수는 상기 제1 수평선상에 배열된 상기 제2 콘택부의 개수보다 작거나 동일할 수 있다.
예를 들어, 인접하는 제2 콘택부 사이에 적어도 하나의 상기 제1 또는 상기 제3 관통홀이 배치될 수 있다.
예를 들어, 인접하는 제1 관통홀 사이에 적어도 하나의 상기 제2 콘택부가 배치될 수 있다.
예를 들어, 인접하는 제3 관통홀 사이에 적어도 하나의 제2 콘택부가 배치될 수 있다.
예를 들어, 상기 복수의 제2 콘택부의 제3 평면적은 상기 제1 콘택부의 제2 평면적보다 작을 수 있다.
예를 들어, 상기 복수의 제2 콘택부는 상기 제3 콘택부 사이에 배치된 단면 형상을 가질 수 있다.
예를 들어, 상기 복수의 제2 콘택부는 상기 발광 구조물의 두께 방향과 교차하는 제1 방향 또는 상기 제1 방향과 교차하는 제2 방향 중 적어도 한 방향으로 배열될 수 있다. 상기 복수의 제2 콘택부가 상기 제1 방향으로 배열된 개수와 제2 방향으로 배열된 개수는 서로 다를 수 있다.
예를 들어, 상기 복수의 제2 콘택부 각각의 제1 방향으로의 제1 길이와 제2 방향으로의 제2 길이는 서로 다르고, 상기 제1 방향과 상기 제2 방향과 상기 발광 구조물의 두께 방향은 서로 교차할 수 있다.
예를 들어, 상기 제1 콘택부는 상기 발광 구조물의 상기 제1 영역 전체에 노출된 상기 제1 도전형 반도체층 위에 배치되고, 상기 복수의 제1 또는 제3 콘택부 중 적어도 하나를 에워싸는 평면 형상을 가질 수 있다. 상기 복수의 제2 콘택부는 상기 발광 구조물의 중심을 기준으로 대각선 방향으로 대칭인 평면 형상으로 배열될 수 있다.
또는, 상기 적어도 하나의 제1 콘택부는 상기 제1 영역 전체 중 일부에 부분적으로 노출된 상기 제1 도전형 반도체층 위에 배치된 복수의 제1 콘택부를 포함할 수 있다. 상기 복수의 제1 콘택부는 서로 일정한 간격으로 이격되어 배치된 평면 형상을 가질 수 있다. 상기 복수의 제1 콘택부의 평면적은 서로 다르거나 서로 동일할 수 있다. 상기 복수의 제1 콘택부는 상기 발광 구조물의 두께 방향과 교차하는 방향으로 상기 복수의 제2 콘택부와 중첩되지 않도록 배치되는 평면 형상을 가질 수 있다. 제1 방향으로 배열된 상기 복수의 제1 콘택부 각각의 상기 제1 방향으로의 제3-1 폭과 제2 방향으로 배열된 상기 복수의 제1 콘택부 각각의 상기 제2 방향으로의 제3-2 폭은 서로 동일하거나 서로 다르고, 상기 제1 방향과 상기 제2 방향과 상기 발광 구조물의 두께 방향은 서로 교차할 수 있다.
예를 들어, 상기 제1 콘택부는 상기 발광 구조물의 전체 제1 영역 중에서 상기 복수의 제2 콘택부로부터 임계 거리 이상인 위치에 배치될 수 있다. 상기 임계 거리는 상기 발광 구조물의 제1 영역과 상기 제2 콘택부 간의 최대 이격 거리와 최소 이격 거리 간의 평균값이거나 중간값일 수 있다.
예를 들어, 상기 제1 콘택부의 평면 형상은 상기 제2 콘택부의 평면 형상과 다를 수 있다. 상기 제1 콘택부 및 상기 복수의 제2 콘택부 각각의 평면 형상은 원형, 타원형 또는 다각형 중 적어도 하나를 포함할 수 있다.
예를 들어, 상기 제1 콘택부의 평면 형상은 상기 발광 소자의 평면 형상과 동일할 수 있다.
예를 들어, 상기 제1 영역의 제1 방향으로의 제1 폭과 제2 방향으로의 제2 폭은 동일하거나 서로 다르고, 상기 제1 방향과 상기 제2 방향과 상기 발광 구조물의 두께 방향은 서로 교차할 수 있다.
예를 들어, 상기 제1 영역의 제1 방향으로의 제1 폭과, 제2 방향으로의 제2 폭과, 상기 제2 콘택부의 상기 제1 방향으로의 제1 길이 또는 상기 제2 콘택부의 상기 제2 방향으로의 제2 길이 중 적어도 하나는 상기 제1 도전형 반도체층으로부터 상기 활성층으로 제1 도전형 캐리어가 균일하게 분배되도록 결정되고, 상기 제1 방향과, 상기 제2 방향과, 상기 발광 구조물의 두께 방향은 서로 교차할 수 있다.
예를 들어, 상기 활성층의 제1 평면적에 대한 상기 제1 콘택부의 제2 평면적의 비율은 2% 이내일 수 있다.
다른 실시 예에 의한 발광 소자 패키지는, 상기 발광 소자; 및 상기 제1 및 제2 전극과 각각 전기적으로 연결된 제1 및 제2 리드 프레임을 포함할 수 있다.
또 다른 실시 예에 의한 발광 장치는, 상기 발광 소자 패키지를 포함할 수 있다.
실시 예에 따른 발광 소자 및 발광 소자 패키지는 발광 구조물의 제1 영역 전체에 제1 콘택부를 배치하여 제1 전극의 면적을 증가시키거나, 제1 영역에 복수 개의 제1 콘택부를 부분적으로 배치함으로써 제1 전극의 면적비가 과도하게 증가함을 방지하며, 활성층의 면적 손실을 줄이고 광 반사의 역할을 하는 제2 전극의 면적 손실도 줄임으로써 개선된 광 추출 효율을 가질 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자를 Ⅰ-Ⅰ'선을 따라 절취한 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자를 Ⅱ-Ⅱ'선을 따라 절취한 단면도를 나타낸다.
도 4는 도 1에 도시된 발광 소자를 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 나타낸다.
도 5는 도 3에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.
도 6은 도 2에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.
도 7은 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 8 은 또 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 9는 도 8에 도시된 발광 소자를 Ⅳ-Ⅳ'선을 따라 절취한 단면도를 나타낸다.
도 10은 도 8에 도시된 발광 소자를 Ⅴ-Ⅴ' 선을 따라 절취한 단면도를 나타낸다.
도 11은 도 8에 도시된 발광 소자를 Ⅵ-Ⅵ'선을 따라 절취한 단면도를 나타낸다.
도 12는 도 10에 도시된 'C' 부분을 확대 도시한 단면도를 나타낸다.
도 13a 내지 도 13f는 도 2에 도시된 발광 소자의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 14a 내지 도 14f는 도 8에 도시된 발광 소자의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 15는 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 16은 비교 례에 의한 발광 소자의 평면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서 이용될 수도 있다.
실시 예에 의한 발광 소자(100A, 100B, 100C) 및 발광 소자 패키지(200)는 데카르트 좌표계를 이용하여 설명되지만, 다른 좌표계를 이용하여 설명될 수 있음은 물론이다. 데카르트 좌표계에서, 각 도면에 도시된 x축, y축 및 z축은 서로 직교하지만, 실시 예는 이에 국한되지 않는다. 즉, x축, y축 및 z축은 서로 직교하지 않고 교차할 수도 있다.
이하, 설명의 편의상 도 1, 도 7, 도 8, 도 14d 내지 도 14f 각각에서 다른 층(또는, 부(분))에 의해 가려지는 층(또는, 부(분))을 점선으로 표기하며, 다만, 복수의 제1 콘택부(ECT1 내지 ECT16)는 점선으로 표기되어야 하나, 이해를 돕기 위해 실선으로 표기한다.
도 1은 일 실시 예에 의한 발광 소자(100A)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100A)를 Ⅰ-Ⅰ'선을 따라 절취한 단면도를 나타내고, 도 3은 도 1에 도시된 발광 소자(100A)를 Ⅱ-Ⅱ'선을 따라 절취한 단면도를 나타내고, 도 4는 도 1에 도시된 발광 소자(100A)를 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 나타내고, 도 5는 도 3에 도시된 'A' 부분을 확대 도시한 단면도를 나타내고, 도 6은 도 2에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.
도 1에서 ΔY는 발광 구조물(120)의 두께 방향과 교차하는 방향(예를 들어, y축 방향)(이하, '제1 방향'이라 함)으로 발광 소자(100A)의 폭을 나타내고, ΔZ는 두께 방향 및 제1 방향과 각각 교차하는 방향(예를 들어, z축 방향)(이하, '제2 방향'이라 함)으로 발광 소자(100A)의 폭(또는, 길이)을 나타낸다.
도 1 내지 도 6을 참조하면, 일 실시 예에 의한 발광 소자(100A)는 기판(110), 발광 구조물(120), 제1 전극(130), 제2 전극에 해당하는 제3 콘택부(140), 제1 및 제2 절연층(152, 154), 제1 및 제2 본딩 패드(162, 164)를 포함할 수 있다. 여기서, 제1 및 제2 본딩 패드(162, 164)는 발광 소자(100A)의 구성 요소라기 보다는 후술되는 도 15에 도시된 발광 소자 패키지(200)의 구성 요소일 수도 있다.
발광 구조물(120)은 기판(110) 위에 배치된다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 물질에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수(CTE:Coefficient of Thermal Expansion)의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 더 배치될 수도 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다. 기판(110)으로부터 발광 구조물(120)의 두께 방향(예를 들어, x축 방향)으로 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)이 순차적으로 적층될 수 있다.
제1 도전형 반도체층(122)은 기판(110) 위에 배치된다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
실시 예에 의하면, 활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미한다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다. 그러나, 실시 예는 활성층(124)에서 방출되는 광의 파장 대역에 국한되지 않는다.
제2 도전형 반도체층(126)은 활성층(124) 위에 배치될 수 있다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 전극(130)은 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 이를 위해, 제1 전극(130)은 발광 구조물(120)의 제1 영역(또는, 가장자리 영역) 중 적어도 일부에 노출된 제1 도전형 반도체층(122) 위에 배치될 수 있다. 여기서, 제1 영역은 평면상에서 발광 구조물(120)의 가장 자리에 위치할 수 있다. 일 실시 예에 의하면 제1 전극(130)은 도 1 내지 도 7에 도시된 바와 같이 복수의 제1 콘택부(또는, 가장자리 콘택부)(ECT:Edge ConTact part)를 포함할 수도 있고, 다른 실시 예에 의하면, 제1 전극(130)은 도 8 내지 도 12에 도시된 바와 같이 하나의 제1 콘택부를 포함할 수도 있다. 이에 대해 상세히 살펴보면 다음과 같다.
일 실시 예에 의하면, 제1 전극(130)은 복수의 제1 콘택부(ECT:Edge ConTact part)(ECT1 내지 ECT12) 및 복수의 제2 콘택부(ICT:Internal ConTact part)(ICT11 내지 ICT15)를 포함할 수 있다.
복수의 제1 콘택부(ECT1 내지 ECT12) 및 복수의 제2 콘택부(ICT11 내지 ICT15) 각각은 메사 식각(mesa etching)에 의해 노출된 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
복수의 제1 콘택부(ECT1 내지 ECT12) 각각은 발광 구조물(120)의 제1 영역(EDGE)의 전체(EDGET)에서 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부만을 부분적으로 메사 식각함으로써 노출된 제1 도전형 반도체층(122) 상에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 여기서, 제1 영역의 전체(EDGET)는 도 1에서 점선으로 표기된 제1 경계(EDGE1)와 제2 경계(EDGE2) 사이의 전체 영역을 의미하고, 발광 구조물(120)의 최외곽 영역(EDGE)을 의미할 수 있다.
즉, 복수의 제1 콘택부(ECT1 내지 ECT12)는 발광 구조물(120)의 제1 영역 전체의 일부에만 부분적으로 배치될 수 있다. 따라서, 발광 구조물(120)의 제1 영역 전체에서 메사식각되지 않은 부분도 있다.
도 1에 도시된 평면도를 기준으로, 제1 방향의 좌측에 배치된 복수의 제1 콘택부(ECT10 내지 ECT12)와 제1 방향의 우측에 배치된 복수의 제1 콘택부(ECT4 내지 ECT6) 각각은 기판(110)의 제1 가장자리(112)로부터 제1 방향으로 제1 거리(D1)만큼 이격되어 배치될 수 있다. 또한, 제2 방향의 상측에 배치된 복수의 제1 콘택부(ECT1 내지 ECT3)와 제2 방향의 하측에 배치된 복수의 제1 콘택부(ECT7 내지 ECT9) 각각은 기판(110)의 제2 가장자리(114)로부터 제2 방향으로 제2 거리(D2)만큼 이격되어 배치될 수 있다. 제1 및 제2 거리(D1, D2) 각각은 공정 마진에 따라 달라질 수 있다. 즉, 공정 마진이 허용하는 한도 내에서, 제1 및 제2 거리(D1, D2) 각각은 최대한 작게 설정될 수 있다.
복수의 제1 콘택부(ECT1 내지 ECT12)는 서로 제3 거리(D3)만큼 일정한 간격으로 이격되어 배치될 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면 복수의 제1 콘택부(ECT1 내지 ECT12)는 서로 다른 간격으로 이격되어 배치될 수도 있다. 예를 들어, 제1-1 콘택부(ECT1)와 제제1-2 콘택부(ECT2)가 서로 이격된 간격은 제제1-2 콘택부(ECT2)와 제제1-3 콘택부(ECT3)가 서로 이격된 간격과 다를 수 있다.
또한, 복수의 제1 콘택부(ECT1 내지 ECT12) 각각의 평면적은 도 1에 예시된 바와 같이 서로 다를 수도 있고, 도 1에 도시된 바와 달리 서로 동일할 수도 있다.
일 실시 예에 의하면, 발광 구조물(120)의 제1 영역 전체(EDGET)에서, 복수의 제2 콘택부(ICT11 내지 ICT15)로부터 이격된 거리(SD:D4, D5)가 임계 거리 이상인 위치에만 복수의 제1 콘택부(ECT1 내지 ECT12)가 배치될 수 있다. 여기서, 임계 거리란, 다음 수학식 1과 같이 표현될 수 있다.
Figure 112016080340264-pat00001
여기서, DTH는 임계 거리를 의미할 수 있고, Dmax는 발광 구조물(120)의 제1 영역(EDGE)과 제2 콘택부 간의 최대 이격 거리를 나타내고, Dmin은 발광 구조물(120)의 제1 영역(EDGE)과 제2 콘택부 간의 최소 이격 거리를 나타낸다.
만일, 제2 콘택부(ICT11 내지 ICT15)가 도 1에 도시된 평면 형상에서 제2 영역에 배치되어 있을 경우, 최대 이격 거리(Dmax)는 제1 영역(EDGET) 중에서 코너에 해당하고, 최소 이격 거리(Dmin)는 제1 영역(EDGET)의 변에 해당할 수 있다. 여기서, 제2 영역이란, 평면상에서 발광 구조물(120)의 제1 영역보다 안쪽에 위치한 영역을 의미할 수 있다.
전술한 수학식 1을 보면, 임계 거리(DTH)는 최대 이격 거리(Dmax)와 최소 이격 거리(Dmin)의 평균값을 의미하지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 임계 거리(DTH)는 최대 이격 거리(Dmax)와 최소 이격 거리(Dmin)의 중간값을 의미할 수도 있다.
제2 콘택부(ICT11 내지 ICT15)로부터 임계 거리(DTH) 이상으로 이격된 가장자리에만 제1 콘택부(ECT1 내지 ECT12)를 배치시키는 이유는, 제2 콘택부(ICT11 내지 ICT15)로부터 가급적 가장 먼 위치에 제1 콘택부(ECT1 내지 ECT12)를 배치시킴으로써, 제1 전극(130)을 통해 주입된 캐리어가 활성층(124)으로 골고루 배분되어, 균일한 발광이 가능하도록 하기 위함이다.
다른 실시 예에 의하면, 발광 구조물(120)의 제1 영역 전체(EDGET)에서, 복수의 제2 콘택부(ICT11 내지 ICT15)로부터 이격된 거리(SD:D4, D5)가 전류 스프레딩 길이(Current spreading length) 이하인 위치에만 복수의 제1 콘택부(ECT1 내지 ECT12)가 배치될 수 있다. 그 이유는 다음과 같다.
이격 거리(SD)는 전류 스프레딩 거리로서, 그 값은 웨이퍼의 에피(EPI) 특성 및 발광 소자(100A)에서 사용되는 전류에 따라 달라질 수 있다. 예를 들어, 에피 특성이 전류 스프레딩에 목적을 두고, 전류 스프레딩이 우수할 경우 이격 거리(SD)가 커질 수 있다. 또한, 사용 전류 측면에서도 동작하고자 하는 전류가 낮을 경우 일반적으로 전류 스프레딩이 우수하므로 이격 거리(SD)가 커질 수 있다. 만일, 이격 거리(SD)가 전류 스프레딩 길이보다 크다면, 전류 스프레딩보다 제1 전극이 멀리 있기 때문에 발광 소자(100A)의 전기적 특성이 저하될 수도 있다. 따라서, 이격 거리(SD)는 전류 스프레딩 길이 이하일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 7은 다른 실시 예에 의한 발광 소자(100B)의 평면도를 나타낸다.
도 7에 도시된 발광 소자(100B)는 복수의 제1 콘택부(ECT13 내지 ECT16)의 배치 위치와 개수와 형태가 다름을 제외하면, 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략하며 다른 부분에 대해서만 살펴본다. 즉, 도 7에 도시된 발광 소자(100B)에서 도 1 내지 도 6에 도시된 발광 소자(100A)와 동일한 부분은 발광 소자(100A)에 대한 설명으로 대신한다.
도 1에 도시된 발광 소자(100A)는 12개의 제1 콘택부(ECT1 내지 ECT12)를 포함하고, 도 7에 도시된 발광 소자(100B)는 4개의 제1 콘택부(ECT13 내지 ECT16)를 포함하지만, 실시 예는 이에 국한되지 않는다.
또한, 도 1에 도시된 복수의 제1 콘택부(ECT1 내지 ECT12)는 발광 구조물(120)의 제1 영역(EDGET)에서 변에만 배치되는 반면, 도 7에 도시된 복수의 제1 콘택부(ECT13 내지 ECT16)은 발광 구조물(120)의 제1 영역(EDGET)에서 코너에만 배치된다. 이에 대해 상세히 살펴보면 다음과 같다.
도 7에 도시된 평면을 기준으로, 발광 구조물(120)은 제1 내지 제4 주변 영역(PA1 내지 PA4) 및 제1 및 제2 중앙 영역(CA1, CA2)을 포함할 수 있다.
발광 구조물(120)의 주변 영역(PA1 내지 PA4)이란 복수의 제1 콘택부(ECT13 내지 ECT16)가 배치되는 영역으로 정의되며, 중앙 영역(CA1, CA2)을 에워싸는 형상을 갖는다. 발광 구조물(120)의 코너는 제1 및 제3 주변 영역(PA1, PA3)에 모두 속하는 영역, 제1 및 제4 주변 영역(PA1, PA4)에 모두 속하는 영역, 제2 및 제3 주변 영역에 모두 속하는 영역, 제2 및 제4 주변 영역(PA2, PA4)에 모두 속하는 영역을 포함할 수 있다.
발광 구조물(120)의 코너와 제2 콘택부(ICT11 내지 ICT15) 사이의 이격 거리가 전술한 수학식 1과 같이 임계 거리(DTH) 이상인 경우, 도 7에 도시된 바와 같이, 코너 영역에만 제1 콘택부(ECT13 내지 ECT16)가 배치될 수 있다.
중앙 영역(CA1, CA2)이란 제2 콘택부(ICT11 내지 ICT15)가 배치되는 영역으로 정의되며, 주변 영역(PA1 내지 PA4)에 의해 둘러싸인 영역이다.
도 1에 도시된 복수의 제1 콘택부(ECT1 내지 ECT12)는 제1 및 제2 방향으로 복수의 제2 콘택부(ICT11 내지 ICT15)와 중첩되어 배치된다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 복수의 제1 콘택부 중 적어도 하나는 제1 또는 제2 방향 중 적어도 하나의 방향으로 복수의 제2 콘택부와 중첩되지 않도록 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 복수의 제1 콘택부(ECT13 내지 ECT16)는 제1 방향과 제2 방향으로 제2 콘택부(ICT11 내지 ICT15)와 중첩되지 않도록 배치될 수 있다. 이로 인해, 발광 소자(100B)의 전체 평면적에서 복수의 제1 콘택부(ECT13 내지 ECT16)가 차지하는 면적을 최대한 줄일 수 있다. 만일, 복수의 제1 콘택부(ECT1 내지 ECT16)가 차지하는 평면적이 증가할 경우, 발광 소자(100A, 100B)의 광 추출 효율이 개선되지 않을 수도 있다. 이는 발광 소자(100A, 100B)의 전체 크기가 1400 ㎛ x 1400 ㎛(ΔY x ΔZ)으로 큰 경우보다는 1000 ㎛ x 1000 ㎛(ΔY x ΔZ) 정도로 작을 때 야기될 수 있다. 왜냐하면, 제1 콘택부(ECT1 내지 ECT16)는 반사 특성이 우수하지 못하기 때문이다.
또한, 복수의 제2 콘택부(ICT11 내지 ICT15) 각각은 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각함으로써 형성된 콘택홀(CH)을 통해 노출된 제1 도전형 반도체층(122) 상에 배치되어, 노출된 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 평면상에서 발광 구조물(120)의 제1 영역보다 안쪽에 위치한 영역을 제2 영역이라 정의할 때, 복수의 제2 콘택부(ICT11 내지 ICT15) 각각은 제2 영역에서 콘택홀(CH)을 통해 노출된 제1 도전형 반도체층(122) 상에 배치되어, 노출된 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
이하, 전술한 제1 전극(130)의 세부 구조를 도 5를 참조하여 다음과 같이 살펴본다. 도 5는 도 1에 도시된 발광 소자(100A)에서 제1 전극(130)의 세부 구조에 해당하지만, 도 7에 도시된 발광 소자(100B)에서 제1 전극(130)의 세부 구조도 도 5와 동일하다.
도 5에 예시된 바와 같이, 제1 전극(130)은 제1 콘택부(132)(예를 들어, ECT10) 및 제2 콘택부(134)(예를 들어, ICT14)를 포함할 수 있다. 또한, 제1 전극(130)은 콘택 연결부(136)를 더 포함할 수 있다.
제1 콘택부(132)(예를 들어, ECT10)는 제1 영역(EDGE)에서 메사 식각에 의해 노출된 제1 도전형 반도체층(122)과 연결된다. 제2 콘택부(134)(예를 들어, ICT14)는 제1 영역(EDGE)의 안쪽의 제2 영역에서 메사 식각에 의해 형성된 콘택홀(CH)을 통해 노출된 제1 도전형 반도체층(122)과 연결된 형태를 가질 수 있다.
도 5에 도시된 바와 같은 형태로 콘택 연결부(136)는 복수의 제1 콘택부(132)[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)] 각각과 제2 콘택부(134)(ICT11, ICT13, ICT14, ICT15)를 전기적으로 연결하며, 제2 콘택부들(ICT11 내지 ICT15)을 서로 연결시키는 역할을 한다.
또한, 콘택 연결부(136)는 발광 구조물(120)의 측부 및 상부에 각각 배치되어 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)]와 제2 콘택부(ICT11, ICT13, ICT14, ICT15)를 연결할 수 있다.
또한, 도 5에 도시된 바와 같이, 제1 전극(130)에서 복수의 제1 콘택부(132)[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)], 제2 콘택부(134, ICT11, ICT13, ICT14, ICT15) 및 콘택 연결부(136)는 일체화되어 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 전극(130)에서 복수의 제1 콘택부(132, ECT1 내지 ECT16) 및 제2 콘택부(134, ICT11 내지 ICT15) 각각은 오믹 접촉하는 물질을 포함할 수도 있고, 별도의 오믹층이 복수의 제1 콘택부(132, ECT1 내지 ECT16) 및 제2 콘택부(134, ICT11 내지 ICT15) 각각의 위 또는 아래에 배치될 수도 있다.
제2 전극은 제2 도전형 반도체층(126) 위에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
실시 예에 의하면, 제2 전극은 제3 콘택부(140)를 포함할 수 있다. 제3 콘택부(140)는 평면상에서 발광 구조물(120)의 제1 영역(EDGE)의 안쪽에 위치한 제2 영역에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
제3 콘택부(140)는 투명 전극(미도시) 또는 광 반사층(미도시) 중 적어도 하나를 포함할 수 있다.
광 반사층은 은(Ag)과 같은 반사 물질로 이루어질 수 있다. 투명 전극은 광 반사층과 제2 도전형 반도체층(126) 사이에 배치되고, 광 반사층은 투명 전극 위에 배치될 수 있다.
투명 전극은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수 있다. 예를 들어, 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 제3 콘택부(140)는 오믹 특성을 가질 수 있으며, 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 만일, 제3 콘택부(140)가 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.
이와 같이, 제3 콘택부(140)가 광 반사층을 포함할 경우, 플립 칩 본딩(flip chip bonding) 구조의 발광 소자(100)에서 활성층(124)에서 방출되어 제2 도전형 반도체층(126) 쪽으로 진행하는 광이 제3 콘택부(140)에서 반사되어 기판(110)을 향함으로써 광 추출 효율이 개선될 수 있다.
도 1 내지 도 6에 예시된 발광 소자(100A)는 도 15에서 후술되는 바와 같이 플립 칩 본딩 구조의 발광 소자 패키지(200)에 적용될 수 있기 때문에, 활성층(124)에서 방출된 광은 제1 전극(130), 제1 도전형 반도체층(122) 및 기판(110)을 통해 출사될 수 있다. 이를 위해, 제1 전극(130), 제1 도전형 반도체층(122) 및 기판(110)은 광 투과성을 갖는 물질로 이루어질 수 있다. 이때, 제2 도전형 반도체층(126)과 제3 콘택부(140)는 광 투과성이나 비투과성을 갖는 물질 또는 반사성을 갖는 물질로 이루어질 수 있으나, 실시 예는 특정한 물질에 국한되지 않는다. 즉, 복수의 제1 콘택부(132, ECT1 내지 ECT12), 제2 콘택부(134, ICT11 내지 ICT15), 콘택 연결부(136) 및 제3 콘택부(140) 각각은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(122, 126) 상에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 복수의 제1 콘택부(132, ECT1 내지 ECT12), 제2 콘택부(134, ICT11 내지 ICT15), 콘택 연결부(136) 및 제3 콘택부(140) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
또한, 복수의 제2 콘택부는 제1 방향인 y축 방향 또는 제2 방향인 z축 방향 중 적어도 한 방향으로 배열될 수 있다. 예를 들어, 도 1을 참조하면, 복수의 제2 콘택부(ICT11 내지 ICT13)는 제1 방향인 y축 방향으로 배열되고, 복수의 제2 콘택부(ICT14, ICT15)도 제1 방향인 y축 방향으로 배열될 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 복수의 제2 콘택부는 다양한 형태로 제1 또는 제2 방향 중 적어도 한 방향으로 배열될 수 있다.
이하, 제2 콘택부(ICT11 내지 ICT15)의 제1 방향인 y축 방향으로 길이를 '제1 길이(L1)'라 하고, 제2 방향인 z축 방향으로의 길이를 '제2 길이(L2)'라 한다.
또한, 복수의 제2 콘택부(ICT11 내지 ICT15) 각각의 제1 길이(L1)와 제2 길이(L2)는 서로 다를 수도 있고 서로 동일할 수도 있다. 제2 콘택부(ICT11 내지 ICT15) 각각의 평면 형상 즉, 콘택홀(CH)의 평면 형상은 제1 길이(L1)와 제2 길이(L2)가 동일한 원형일 수도 있고, 제1 길이(L1)가 제2 길이(L2)보다 더 크거나 제2 길이(L2)가 제1 길이(L1)보다 더 큰 타원형일 수 있다.
콘택홀(CH)의 면적이 작을 경우 동작 전압이 상승할 수 있다. 따라서, 동작 전압의 상승을 보상하기 위해, 일 실시 예에 의하면, 제2 콘택부(ICT11 내지 ICT15) 각각의 콘택홀(CH)을 도 1에 도시된 바와 같이 단수 개로 구현하고 제2 길이(L2)를 제1 길이(L1)보다 길게 할 수 있다.
또는, 동작 전압의 상승을 보상하기 위해, 도 1에 도시된 바와 달리 제1 길이(L1)를 제2 길이(L2)보다 길게 할 수 있다.
또는, 제2 콘택부(ICT11 내지 ICT15) 각각의 콘택홀(CH)을 도 1에 예시된 바와 달리 복수 개로 구현할 수도 있다.
또한, 제1 방향으로 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 길이(L1)는 서로 동일할 수도 있고 서로 다를 수도 있다. 예를 들어, 도 1을 참조하면, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 길이(L1)는 서로 동일할 수 있다.
또한, 제2 방향으로 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제2 길이(L2)는 서로 동일할 수도 있고 서로 다를 수도 있다. 예를 들어, 도 1을 참조하면, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제2 길이(L1)는 서로 동일할 수 있다.
또한, 가장 자리 영역(EDGE)의 제1 방향인 y축 방향으로의 제1 폭(W1)과 제2 방향인 z축 방향으로의 제2 폭(W2)은 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 제1 방향으로 배열된 복수의 제1 콘택부(ECT1, ECT2, ECT3, ECT7, ECT8, ECT9) 각각의 제1 방향으로의 제3-1 폭(W3Y)과 제2 방향으로 배열된 복수의 제1 콘택부(ECT4, ECT5, ECT6, ECT10, ECT11, ECT12) 각각의 제2 방향으로의 제3-2 폭(W3Z)은 서로 동일하거나 다를 수 있다. 제3-1 폭(W3Y) 및 제3-2 폭(W3Z) 각각은 1 ㎛보다 클 수 있으며 예를 들어, 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 방향(예를 들어 y축 방향)으로 복수의 제1 콘택부(ECT1 내지 ECT16)와 제2 콘택부(ICT11 내지 ICT15) 간의 최소 이격 거리를 '제4 이격 거리(D4)'라 하고, 제2 방향(예를 들어 z축 방향)으로 복수의 제1 콘택부(ECT1 내지 ECT16)와 제2 콘택부(ICT11 내지 ICT15) 간의 최소 이격 거리를 '제5 이격 거리(D5)'하고, 제1 방향으로 제2 콘택부들(ICT11 내지 ICT15)이 상호 이격된 거리를 '제6 이격 거리(D6)'라 하고, 제2 방향으로 제2 콘택부들(ICT11 내지 ICT15)이 상호 이격된 거리를 '제7 이격 거리(D7)'라 한다.
또한, Dmin, Dmax, 제1 내지 제7 이격 거리(D7), 제1 폭(W1), 제2 폭(W2), 제3-1 폭(W3Y), 제3-2 폭(W3Z), 제1 길이(L1) 또는 제2 길이(L2) 중 적어도 하나는 발광 소자(100A, 100B)의 평면 전체에 걸쳐 제1 도전형 반도체층(122)으로부터 활성층(124)으로 제1 도전형 캐리어가 균일하게 공급되도록 결정될 수 있다.
또한, 제1 내지 제7 이격 거리(D1 내지 D7)에 따라, 제1 폭(W1), 제2 폭(W2), 제3-1 폭(W3Y), 제3-2 폭(W3Z), 제1 길이(L1) 또는 제2 길이(L2) 중 적어도 하나가 결정될 수 있다.
예를 들어, 제7 이격 거리(D7)는 전류 스프레딩 거리와, 제1 및 제2 본딩 패드(162, 164)가 서로 이격된 거리에 따라 결정될 수 있다.
또한, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 평면 형상은 도 1 또는 도 7에 도시된 바와 같이 서로 동일할 수도 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 평면 형상은 도 1 또는 도 7에 도시된 바와 달리 서로 다를 수도 있다.
또한, 복수의 제1 콘택부(ECT1 내지 ECT16)의 제2 평면 형상은 제1 평면 형상과 다를 수도 있고 동일할 수도 있다.
제1 및 제2 평면 형상 각각은 원형, 타원형 또는 다각형 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 도 1에 예시된 바와 같이 복수의 제1 콘택부(ECT1 내지 ECT12) 각각의 제2 평면 형상은 사각형이고, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 평면 형상은 원형일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 복수의 제1 콘택부(ECT1 내지 ECT16) 중 적어도 하나의 제2 평면 형상은 발광 소자(100A, 100B)의 평면 형상과 동일할 수도 있고 다를 수도 있다. 예를 들어, 도 1에 도시된 발광 소자(100A)의 평면 형상은 사각형이며, 복수의 제1 콘택부(ECT1 내지 ECT12) 각각의 제2 평면 형상도 사각형으로서, 이들 평면 형상은 서로 동일할 수 있다.
한편, 도 5를 참조하면, 제1 절연층(152)은 발광 구조물(120)의 측부(120S)와 콘택 연결부(136) 사이에 배치되어 이들(120S, 136)을 서로 전기적으로 절연시키고, 발광 구조물(120)의 상부(120T)와 콘택 연결부(136) 사이에 배치되어 이들(120T, 136)을 서로 전기적으로 절연시키고, 발광 구조물(120)의 상부(120T)에 배치된 제3 콘택부(140)와 콘택 연결부(136) 사이에 배치되어 이들(140, 136)을 서로 전기적으로 절연시키는 역할을 한다.
제1 절연층(152)은 평면상에서 발광 구조물(120)의 제1 영역(EDGE) 안쪽에 위치한 제2 영역에서 메사 식각에 의해 노출된 제1 도전형 반도체층(122)을 노출시키는 콘택홀(CH)을 포함하고, 제2 콘택부(ICT11 내지 ICT15)는 제1 절연층(152)의 콘택홀(CH)을 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
한편, 제1 본딩 패드(162)는 제1 전극(130)과 전기적으로 연결된다. 제2 본딩 패드(164)는 제2 전극인 제3 콘택부(140)와 전기적으로 연결되며, 제1 본딩 패드(162)와 전기적으로 이격된다. 이를 위해, 제1 및 제2 본딩 패드(162, 164)는 도 1에 도시된 발광 소자(100A)의 상부에 다양한 형태로 배치될 수 있으며, 실시 예는 제1 및 제2 본딩 패드(162, 164)의 특정한 형상에 국한되지 않는다.
제1 및 제2 본딩 패드(162, 164) 각각은 다각형이나 원형이나 타원형 평면 형상을 가질 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 제1 및 제2 본딩 패드(162, 164) 각각은 사각형 평면 형상을 가질 수 있다.
도 6을 참조하면, 제2 절연층(154)은 제2 본딩 패드(164)와 제1 전극(130) 사이에 배치되어, 이들(130, 164)을 전기적으로 이격시킨다.
예를 들어, 제1 및 제2 절연층(152, 154) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 제1 및 제2 절연층(152, 154) 각각의 특정한 물질에 국한되지 않는다. 예를 들어, 제1 및 제2 절연층(152, 154) 각각은 분산 브래그 반사층(DBR:Distributed Bragg Reflector)로 구현될 수도 있다.
도 5를 참조하면, 제2 절연층(154)은 제1 전극(130)을 노출하는 제1 관통홀(TH1)을 포함할 수 있다. 여기서, 도 1 및 도 3을 참조하면, 제1 관통홀(TH1)은 제1-1 내지 제1-3 관통홀(TH11 내지 TH13)을 포함할 수 있다.
여기서, 발광 구조물(120)의 제1 영역(EDGE)에 제1-2 관통홀(TH12)보다 더 가까이 배치된 제1-1 및 제1-3 관통홀(TH11, TH13)보다 제1-2 관통홀(TH12)이 -z축 방향으로 더 내려가 있음을 알 수 있다. 이는, 발광 구조물(120)의 두께 방향으로 제1 본딩 패드(162) 아래에 배치된 제2 콘택부(ICT14, ICT15)의 개수가 발광 구조물(120)의 두께 방향으로 제2 본딩 패드(164) 아래에 배치된 제2 콘택부(ICT11 내지 ICT13)의 개수보다 적으므로, 좀 더 균일하게 제1 도전형 캐리어를 활성층(124)으로 공급하기 위함이다.
또한, 복수의 제1-1 내지 제1-3 관통홀들(TH11, TH12, TH13) 각각의 평면 형상은 도 1에 도시된 바와 같이 서로 동일할 수도 있고, 도 1에 도시된 바와 달리 서로 다를 수도 있다.
복수의 제1-1 내지 제1-3 관통홀(TH11, TH12, TH13) 각각의 평면 형상을 원형, 타원형 또는 다각형일 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제1-1 내지 제1-3 관통홀(TH11, TH12, TH13) 각각의 평면 형상은 원형일 수 있다.
또한, 복수의 제1 관통홀들(TH1:TH11, TH12, TH13) 각각의 평면 형상이 원형일 경우, 제1 관통홀(TH1)의 제1 직경(φ1)은 제1 또는 제2 길이(L1, L2)와 동일하거나 다를 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제1 직경(φ1)은 제2 길이(L2)보다 작을 수 있다.
제1 본딩 패드(162)는 제1 관통홀(TH1)을 통해 노출된 제1 전극(130)과 전기적으로 연결될 수 있다. 도 5에서 전술한 바와 같이, 제1 전극(130)은 복수의 제1 콘택부(132), 제2 콘택부(134) 및 콘택 연결부(136)를 포함한다. 제1 관통홀(TH1)은 복수의 제1 콘택부(132), 제2 콘택부(134) 또는 콘택 연결부(136) 중 적어도 하나를 노출할 수 있다.
예를 들어, 도 3 및 도 5에 예시된 바와 같이 제1 관통홀(TH1)은 제1 전극(130) 중에서 콘택 연결부(136)를 노출시킬 수 있다. 따라서, 제1 본딩 패드(162)는 제1 관통홀(TH1)을 통해 노출된 콘택 연결부(136)와 전기적으로 연결될 수 있다. 이 경우, 제1 관통홀(TH1)과, 콘택 연결부(136)와, 제3 콘택부(140)는 발광 구조물(120)의 두께 방향으로 서로 중첩될 수 있다.
도 2 및 도 6을 참조하면, 제1 절연층(152)은 제3 콘택부(140)를 노출시키는 제2 관통홀(TH2)을 포함할 수 있다. 또한, 제2 절연층(154)은 제2 관통홀(TH2)을 노출시키는 제3 관통홀(TH3)을 포함할 수 있다. 여기서, 도 1 및 도 2를 참조하면, 제3 관통홀(TH3)은 제3-1 내지 제3-4 관통홀(TH31 내지 TH34)을 포함할 수 있다. 따라서, 제2 본딩 패드(164)는 제2 및 제3 관통홀(TH2, TH3)을 통해 노출된 제3 콘택부(140)와 전기적으로 연결될 수 있다.
또한, 복수의 제3 관통홀들(TH3:TH31, TH32, TH33, TH34) 각각의 평면 형상은 도 1에 도시된 바와 같이 서로 동일할 수도 있고 도 1에 도시된 바와 달리 서로 다를 수도 있다.
또한, 복수의 제3 관통홀들(TH31, TH32, TH33, TH34) 각각의 평면 형상은 타원형이거나, 원형이거나 다각형일 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 또한, 복수의 제3 관통홀들(TH31, TH32, TH33, TH34) 각각의 평면 형상은 원형일 수 있다.
또한, 복수의 제3 관통홀들(TH31, TH32, TH33, TH34) 각각의 평면 형상이 원형일 경우, 제3 관통홀(TH3)의 제2 직경(φ2)은 제1 또는 제2 길이(L1, L2)와 동일하거나 다를 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제2 직경(φ2)은 제2 길이(L2)보다 작을 수 있다.
또한, 도 1 내지 도 3을 참조하면, 복수의 제2 콘택부(ICT11 내지 ICT15) 각각은 제3 콘택부(140) 사이에 배치된 단면 형상을 가질 수 있다.
예를 들어, 도 1 및 도 2를 참조하면, 제2-1 콘택부(ICT11)는 제3-1 관통홀(TH31) 및 제3-2 관통홀(TH32)에 의해 각각 노출된 제3 콘택부(140) 사이에 배치된 단면 형상을 갖고, 제2-2 콘택부(ICT12)는 제3-2 관통홀(TH32) 및 제3-3 관통홀(TH33)에 의해 각각 노출된 제3 콘택부(140) 사이에 배치된 단면 형상을 갖고, 제2-3 콘택부(ICT13)는 제3-3 관통홀(TH33) 및 제3-4 관통홀(TH34)에 의해 각각 노출된 제3 콘택부(140) 사이에 배치된 단면 형상을 가질 수 있다.
또한, 인접하는 복수의 제3 관통홀 사이에 적어도 하나의 제2 콘택부가 배치될 수 있다.
일 실시 예에 의하면, 도 1 및 도 2에 예시된 바와 같이, 제1 방향으로 인접하는 복수의 제3-1 및 제3-2 관통홀(TH31, TH32) 사이에 하나의 제2-1 콘택부(ICT11)가 배치되고, 제1 방향으로 인접하는 복수의 제3-2 및 제3-3 관통홀(TH32, TH33) 사이에 하나의 제2-2 콘택부(ICT12)가 배치되고, 제1 방향으로 인접하는 복수의 제3-3 및 제3-4 관통홀(TH33, TH34) 사이에 하나의 제2-3 콘택부(ICT13)가 배치될 수 있다.
다른 실시 예에 의하면, 인접하는 복수의 제3 관통홀(TH3:TH31 내지 TH34) 사이에는 복수의 제2 콘택부가 배치될 수도 있다. 즉, 비록 도시되지는 않았지만, 예를 들어, 제3-1 관통홀(TH31)과 제3-2 관통홀(TH32) 사이에는 복수 개의 제2-1 콘택부(ICT11)가 배치될 수도 있다.
또한, 인접하는 제2 콘택부 사이에 적어도 하나의 제3 관통홀이 배치될 수 있다.
일 실시 예에 의하면, 도 1 및 2에 도시된 바와 같이, 제1 방향으로 인접하는 복수의 제2 콘택부 사이에는 하나의 제3 관통홀(TH3)이 배치될 수 있다. 즉, 인접하는 제2-1 및 제2-2 콘택부(ICT11, ICT12) 사이에 하나의 제3-2 관통홀(TH32)이 배치되고, 인접하는 제2-2 및 제2-3 콘택부(ICT12, ICT13) 사이에 하나의 제3-3 관통홀(TH33)이 배치될 수 있다.
다른 실시 예에 의하면, 제1 방향으로 인접하는 복수의 제2 콘택부 사이에는 복수의 제3 관통홀(TH3)이 배치될 수도 있다. 예를 들어, 비록 도시되지는 않았지만, 제2-1 콘택부(ICT11)와 제2-2 콘택부(ICT12) 사이에는 복수 개의 제3-2 관통홀(TH32)이 배치될 수도 있다.
또한, 도 1과 도 3을 함께 참조하면, 제2-4 콘택부(ICT14)는 제1-1 관통홀(TH11) 및 제1-2 관통홀(TH12)의 하부에 각각 위치한 제3 콘택부(140) 사이에 배치된 단면 형상을 갖고, 제2-5 콘택부(ICT15)는 제1-2 관통홀(TH12) 및 제1-3 관통홀(TH13)의 하부에 각각 위치한 제3 콘택부(140) 사이에 배치된 단면 형상을 가질 수 있다.
또한, 제1 방향으로 인접하는 제1 관통홀(TH1:TH11 내지 TH13) 사이에 적어도 하나의 제2 콘택부가 배치될 수 있다.
일 실시 예에 의하면, 도 1 및 도 3에 예시된 바와 같이, 제1 방향으로 인접하는 복수의 제1-1 및 제1-2 관통홀(TH11, TH12) 사이에 하나의 제2-4 콘택부(ICT14)가 배치되고, 제1 방향으로 인접하는 복수의 제1-2 및 제1-3 관통홀(TH12, TH13) 사이에 하나의 제2-5 콘택부(ICT15)가 배치될 수 있다.
다른 실시 예에 의하면, 제1 방향으로 인접하는 복수의 제1 관통홀(TH1:TH11 내지 TH13) 사이에는 복수의 제2 콘택부가 배치될 수도 있다. 즉, 비록 도시되지는 않았지만, 제1 방향으로 인접하는 제1-1 관통홀(TH11)과 제1-2 관통홀(TH12) 사이에는 복수 개의 제2-4 콘택부(ICT14)가 배치될 수도 있다.
또한, 제1 방향으로 인접하는 제2 콘택부 사이에 적어도 하나의 제1 관통홀(TH1:TH11 내지 TH13)이 배치될 수 있다.
일 실시 예에 의하면, 도 1 및 3에 예시된 바와 같이, 제1 방향으로 인접하는 복수의 제2-4 및 제2-5 콘택부(ICT14, ICT15) 사이에는 하나의 제1-2 관통홀(TH12)이 배치될 수 있다.
다른 실시 예에 의하면, 제1 방향으로 인접하는 복수의 제2 콘택부 사이에는 복수의 제1 콘택부(TH1)가 배치될 수도 있다. 예를 들어, 비록 도시되지는 않았지만, 제2-4 콘택부(ICT14)와 제2-5 콘택부(ICT15) 사이에는 복수 개의 제1-2 관통홀(TH12)이 배치될 수도 있다.
또한, 다시 도 1을 참조하면, 콘택홀(CH)을 통해 노출된 제1 도전형 반도체층(122)과 전기적으로 연결된 복수의 제2 콘택부(ICT11 내지 ICT15) 각각의 제1 평면 형상은 제3 관통홀(TH3)의 제3 평면 형상과 다를 수도 있고 동일할 수도 있다. 예를 들어, 제2 콘택부(ICT11 내지 ICT15) 각각의 제1 평면 형상은 타원형을 포함하고, 제3 관통홀(TH3)의 제3 평면 형상은 원형을 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 복수의 제2 콘택부(ICT11 내지 ICT15)의 개수는 제1 관통홀(TH1)의 개수보다 크고, 제3 관통홀(TH3)의 개수보다 클 수 있다. 예를 들어, 도 1을 참조하면, 제2 콘택부(ICT11 내지 ICT15)의 개수는 5개이고, 제1 관통홀(TH1)의 개수는 3개이고, 제3 관통홀(TH3)의 개수는 4개이지만, 실시 예는 이에 국한되지 않는다. 즉, 복수의 제2 콘택부(ICT11 내지 ICT15)의 개수는 5개보다 많거나 적을 수 있고, 복수의 제1 관통홀(TH1)의 개수는 3개보다 많거나 적을 수 있고, 제3 관통홀(TH3)의 개수는 4개보다 많거나 적을 수 있다.
또한, 도 1을 참조하면, 제1 방향인 y축 방향으로, 복수의 제2 콘택부(ICT11 내지 ICT13)와 제3 관통홀(TH3)은 동일한 제1 수평선(HL1)상에 배열될 수 있다. 이때, 제1 수평선(HL1)상에 배열된 제2 콘택부(ICT11 내지 ICT13)의 개수는 제3 관통홀(TH3)의 개수보다 작을 수 있다. 예를 들어, 제1 수평선(HL1) 상에 배열된 제2 콘택부(ICT11 내지 ICT13)의 개수는 3개이고, 제3 관통홀(TH3)의 개수는 4개일 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 제1 방향인 y축 방향으로, 복수의 제2 콘택부(ICT14, ICT15)가 제2 수평선(HL2) 상에 배열될 수 있다. 이때, 제2 수평선(HL2) 상에 배열된 복수의 제2 콘택부(ICT14, ICT15)의 개수는 제1 수평선(HL1) 상에 배열된 복수의 제2 콘택부(ICT11 내지 ICT13)의 개수보다 적을 수도 있고 많을 수도 있고 동일할 수도 있다. 예를 들어, 제1 수평선(HL1) 상에 배치된 제2 콘택부의 개수는 3개이고, 제2 수평선(HL2) 상에 배치된 제2 콘택부의 개수는 2개이지만, 실시 예는 이에 국한되지 않는다. 후술되는 바와 같이, 도 8을 참조하면, 제1 수평선(HL1) 상에 배치된 제2 콘택부의 개수는 3개이고, 제2 수평선(HL2) 상에 배치된 제2 콘택부의 개수는 3개로서 서로 동일할 수 있다.
또한, 도 1에 도시된 제1 수평선(HL1)과 제2 수평선(HL2)은 서로 평행할 수 있지만, 실시 예는 이에 국한되지 않는다.
전술한 바와 같이, 제1 수평선(HL1) 상에 배열된 제2 콘택부(ICT11 내지 ICT13)의 개수가 제3 관통홀(TH3)의 개수보다 작고, 제2 수평선(HL2) 상에 배열된 제2 콘택부(ICT14, ICT15)의 개수가 제1 수평선(HL1) 상에 배열된 제2 콘택부(ICT11 내지 ICT13)의 개수보다 작을 수 있는 이유는, 제1 전극(130)이 복수의 제1 콘택부(ECT1 내지 ECT12)를 포함하기 때문이다. 이러한 복수의 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)]가 존재함으로써, 제2 콘택부(ICT11 내지 ICT15)의 적은 개수에도 불구하고 제1 전극(130)의 전체 면적이 증가할 수 있다. 이에 대해서는 표 1을 참조하여 부연 설명된다.
제2 콘택부(ICT11 내지 ICT15)는 전술한 특징 이외에도 다양한 특징을 가질 수 있으며, 실시 예는 이에 국한되지 않는다. 즉, 제1 전극(130)이 제2 콘택부(ICT11 내지 ICT15) 이외에 서로 이격된 복수의 제1 콘택부(ECT1 내지 ECT16)를 포함할 수만 있다면, 복수의 제2 콘택부(ICT11 내지 ICT15) 및 제3 콘택부(140)는 다양한 특징을 가질 수 있다.
도 8은 또 다른 실시 예에 의한 발광 소자(100C)의 평면도를 나타내고, 도 9는 도 8에 도시된 발광 소자(100C)를 Ⅳ-Ⅳ' 선을 따라 절취한 단면도를 나타내고, 도 10은 도 8에 도시된 발광 소자(100C)를 Ⅴ-Ⅴ' 선을 따라 절취한 단면도를 나타내고, 도 11은 도 8에 도시된 발광 소자(100C)를 Ⅵ-Ⅵ'선을 따라 절취한 단면도를 나타내고, 도 12는 도 10에 도시된 'C' 부분을 확대 도시한 단면도를 나타낸다. 또한, 도 9에 도시된 'B' 부분을 확대 도시한 단면도는 도 6에 도시된 바와 같다.
제1 전극(130)의 구조가 다름을 제외하면, 또 다른 실시 예에 의한 발광 소자(100C)는 전술한 발광 소자(100B, 100C)와 동일하므로, 동일한 부분에 대해서는 동일한 참조부호를 사용하여 중복되는 설명을 생략한다. 따라서, 도 8 내지 도 12에서 설명되지 않은 부분은 도 1 내지 도 7에 도시된 발광 소자(100A, 100B)에 대한 전술한 설명을 적용할 수 있다.
도 1 또는 도 7에 도시된 발광 소자(100A, 100B)가 복수의 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)]를 포함하는 반면, 도 8에 도시된 발광 소자(100C)는 하나의 제1 콘택부(ECT)를 포함한다. 즉, 도 1 또는 도 7에 도시된 발광 소자(100A, 100B)의 경우 복수의 제1 콘택부(ECT1 내지 ECT12)가 발광 구조물(120)의 제1 영역 전체의 일부에 부분적으로 배치되므로 발광 구조물(120)의 제1 영역 전체에서 메사 식각되지 않은 부분도 있다. 반면에, 도 8에 도시된 발광 소자(100C)의 경우 하나의 제1 콘택부(ECT)가 발광 구조물(120)의 제1 영역 전체에 배치되므로 발광 구조물(120)의 제1 영역 전체가 메사 식각된다. 제1 콘택부(ECT)는 제1 방향으로 기판(110)의 제1 가장자리(112)로부터 제1 거리(D1)만큼 이격되고, 제2 방향으로 기판(110)의 제2 가장자리(114)로부터 제2 거리(D2)만큼 이격되어 배치될 수 있다.
또한, 도 1 또는 도 7에 도시된 발광 소자(100A, 100B)가 5개의 제2 콘택부(ICT11 내지 ICT15)를 갖는 반면, 도 8에 도시된 발광 소자(100C)는 6개의 제2 콘택부(ICT11 내지 ICT16)를 갖는다. 제2 콘택부(ICT11 내지 ICT16) 각각은 평면상에서 발광 구조물(120)의 제1 영역(EDGE)의 안쪽에 위치한 제2 영역에서 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각함으로써 노출된 제1 도전형 반도체층(122) 상에 배치되어, 노출된 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
이하, 도 8 및 도 10에 도시된 제1 전극(130)의 세부 구조를 도 12를 참조하여 다음과 같이 살펴본다.
도 12에 예시된 바와 같이, 제1 전극(130)은 제1 콘택부(132, ECT) 및 제2 콘택부(134)(예를 들어, ICT14)를 포함할 수 있다. 또한, 제1 전극(130)은 콘택 연결부(136)를 더 포함할 수 있다.
제1 콘택부(132, ECT)는 제1 영역(EDGE)에서 메사 식각에 의해 노출된 제1 도전형 반도체층(122)과 연결된다. 제2 콘택부(134)(예를 들어, ICT14)는 평면상에서 제1 영역(EDGE)의 안쪽에 위치한 제2 영역에서 메사 식각에 의해 노출된 제1 도전형 반도체층(122)과 연결되도록 콘택홀(CH)에 매립된 형태를 가질 수 있다.
콘택 연결부(136)는 제1 콘택부(132, ECT)와 제2 콘택부(134, ICT11, ICT13, ICT14, ICT16)를 전기적으로 연결하며, 제2 콘택부들(ICT11 내지 ICT16)를 서로 연결시키는 역할을 한다. 예를 들어, 도 12를 참조하면, 콘택 연결부(136)는 제1 콘택부(ECT, 132)와 제2 콘택부(134, ICT14)를 전기적으로 연결할 수 있다.
이를 위해, 콘택 연결부(136)는 발광 구조물(120)의 측부 및 상부에 각각 배치되어, 제1 콘택부(ECT)와 제2 콘택부(ICT11, TCT13, ICT14, ICT16)를 연결할 수 있다.
또한, 도 12에 도시된 바와 같이, 제1 전극(130)의 제1 콘택부(132), 제2 콘택부(134) 및 콘택 연결부(136)는 일체화되어 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 전극(130)에서 제1 콘택부(ECT) 및 제2 콘택부(ICT11 내지 ICT16) 각각은 오믹 접촉하는 물질을 포함할 수도 있고, 별도의 오믹층이 제1 콘택부(ECT) 및 제2 콘택부(ICT11 내지 ICT16) 각각의 위 또는 아래에 배치될 수도 있다.
또한, 제1 콘택부(ECT)는 제2 콘택부(ICT11 내지 ICT16) 또는 제3 콘택부(140) 중 적어도 하나를 에워싸는 평면 형상을 가질 수 있다. 예를 들어, 도 8에 예시된 바와 같이, 제1 콘택부(ECT)는 제2 콘택부(ICT11 내지 ICT16) 및 제3 콘택부(140)를 모두 에워싸는 평면 형상을 가질 수 있지만, 실시 예는 이에 국한되지 않는다.
예를 들어, 도 8을 참조하면, 복수의 제2 콘택부(ICT11 내지 ICT13)는 제1 방향인 y축 방향으로 배열되고, 복수의 제2 콘택부(ICT14 내지 ICT16)도 제1 방향인 y축 방향으로 배열될 수 있다. 또한, 복수의 제2 콘택부(ICT11, ICT14)는 제2 방향인 z축 방향으로 배열되고, 복수의 제2 콘택부(ICT12, ICT15)도 제2 방향인 z축 방향으로 배열되고, 복수의 제2 콘택부(ICT13, ICT16)도 제2 방향인 z축 방향으로 배열될 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 복수의 제2 콘택부는 다양한 형태로 제1 또는 제2 방향 중 적어도 한 방향으로 배열될 수 있다.
이때, 제1 방향인 y축 방향으로 복수의 제2 콘택부가 배열된 제1 개수와 제2 방향인 z축 방향으로 복수의 제2 콘택부가 배열된 제2 개수는 서로 다를 수도 있고, 동일할 수도 있다. 예를 들어, 도 8을 참조하면, 제1 개수는 3개이고, 제2 개수는 2개이지만, 실시 예는 이에 국한되지 않는다.
또한, 복수의 제2 콘택부(ICT11 내지 ICT16)는 발광 구조물(120)의 중심(O)을 기준으로 대각선(CXL1, CXL2) 방향으로 대칭인 평면 형상으로 배열될 수 있으나, 실시 예는 이에 국한되지 않는다. 이와 같이, 복수의 제2 콘택부(ICT11 내지 ICT16)가 중심(O)을 기준으로 대각선(CXL1, CXL2) 방향으로 대칭 평면 형상으로 배열될 경우, 제1 도전형 캐리어가 활성층(124)으로 균일하게 분배될 수 있다.
또한, 제1 방향(예를 들어 y축 방향)으로 제1 콘택부(ECT)와 제2 콘택부(ICT11 내지 ICT16) 간의 최소 이격 거리인 제4 이격 거리(D4)와, 제2 방향(예를 들어 z축 방향)으로 제1 콘택부(ECT)와 제2 콘택부(ICT11 내지 ICT16) 간의 최소 이격 거리인 제5 이격 거리(D5)와, 제1 방향으로 제2 콘택부들(ICT11 내지 ICT16)이 상호 이격된 거리인 제6 이격 거리(D6)와, 제2 방향으로 제2 콘택부들(ICT11 내지 ICT16)이 상호 이격된 거리인 '제7 이격 거리(D7)'는 도 1 내지 도 7에서 설명한 바와 같다.
또한, 복수의 제2 콘택부들(ICT11 내지 ICT16) 각각의 제1 평면 형상은 도 8에 도시된 바와 같이 서로 동일할 수도 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 복수의 제2 콘택부들(ICT11 내지 ICT16) 각각의 평면 형상은 도 8에 도시된 바와 달리 서로 다를 수도 있다.
또한, 제1 콘택부(ECT)의 제2 평면 형상은 제1 평면 형상과 다를 수 있다.
제1 평면 형상은 원형, 타원형 또는 다각형 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 도 8에 예시된 바와 같이 제1 콘택부(ECT)의 제2 평면 형상은 사각 고리형이고, 복수의 제2 콘택부들(ICT11 내지 ICT15) 각각의 제1 평면 형상은 원형일 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 도 8에 도시된 발광 소자(100C)의 평면 형상은 사각형일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 도 1 내지 도 7에 도시된 발광 소자(100A, 100B)의 경우 3개의 제1-1 내지 제1-3 관통홀(TH11 내지 TH13)을 갖는 반면, 도 8 내지 도 12에 도시된 발광 소자(100C)의 경우 4개의 제1-1 내지 제1-4 관통홀(TH1 내지 TH14)을 포함할 수 있다. 도 1 및 도 7의 경우, 발광 구조물(120)의 제1 영역(EDGE)에 제1-2 관통홀(TH12)보다 더 가까이 배치된 제1-1 및 제1-3 관통홀(TH11, TH13)보다 제1-2 관통홀(TH12)이 -z축 방향으로 더 내려가 배치되는 반면, 도 8에 도시된 발광 구조물(120)의 경우 제1-1 내지 제1-4 관통홀(TH11, TH12, TH13, TH14)은 z축 방향에서 동일한 제2 수평선(HL2) 상에 배치됨을 알 수 있다. 발광 구조물(120)의 두께 방향으로 제1 본딩 패드(162) 아래에 배치된 제2 콘택부(ICT14, ICT15, ICT16)의 개수와 발광 구조물(120)의 두께 방향으로 제2 본딩 패드(164) 아래에 배치된 제2 콘택부(ICT11 내지 ICT13)의 개수가 동일하므로, 도 1 및 도 7에 도시된 바와 달리 제1-1 내지 제1-4 관통홀(TH11, TH12, TH13, TH14)가 z축을 기준으로 동일한 제2 수평선(HL2) 상에 배치되더라도, 제1 도전형 캐리어가 활성층(124)으로 균일하게 공급될 수 있다.
또한, 제1-6 콘택부(ICT16)는 제1-3 관통홀(TH13) 및 제1-4 관통홀(TH14)의 하부에 각각 위치한 제3 콘택부(140) 사이에 배치된 단면 형상을 가질 수 있다. 즉, 제1 방향으로 인접하는 복수의 제1-3 및 제1-4 관통홀(TH13, TH14) 사이에 적어도 하나의 제2-6 콘택부(ICT16)가 배치될 수 있다. 또한, 제1 방향으로 인접하는 복수의 제2-5 및 제2-6 콘택부(ICT15, ICT16) 사이에 적어도 하나의 제1-3 관통홀(TH13)이 배치될 수 있다.
또한, 도 1 및 도 7에 도시된 발광 소자(100A, 100B)와 마찬가지로, 도 8에 도시된 발광 소자(100C)의 경우, 제1 수평선(HL1) 상에 배열된 제2 콘택부(ICT11 내지 ICT13)의 개수가 제3 관통홀(TH3)의 개수보다 작고, 제2 수평선(HL2) 상에 배열된 제2 콘택부(ICT14 내지 ICT16)의 개수가 제1 관통홀(TH1)의 개수보다 작다. 그 이유는 제1 전극(130)이 제1 콘택부(ECT)를 포함하기 때문이다. 이러한 제1 콘택부(ECT)가 존재함으로써, 제2 콘택부(ICT11 내지 ICT16)의 적은 개수에도 불구하고 제1 전극(130)의 전체 면적이 증가할 수 있다. 이에 대해서는 표 2를 참조하여 부연 설명된다.
제2 콘택부(ICT11 내지 ICT16)는 전술한 특징 이외에도 다양한 특징을 가질 수 있으며, 실시 예는 이에 국한되지 않는다. 즉, 제1 전극(130)이 제2 콘택부(ICT11 내지 ICT16) 이외에 하나의 제1 콘택부(ECT)를 포함할 수만 있다면, 복수의 제2 콘택부(ICT11 내지 ICT16) 및 제3 콘택부(140)는 다양한 특징을 가질 수 있다.
이하, 도 1 내지 도 6에 도시된 발광 소자(100A)의 제조 방법을 첨부된 도 13a 내지 도 13f를 참조하여 다음과 같이 설명한다. 그러나, 실시 예는 이에 국한되지 않으며 다른 제조 방법에 의해 도 1 내지 도 6에 도시된 발광 소자(100A)가 제조될 수 있음은 물론이다. 또한, 하기에 설명되는 발광 소자(100A)의 제조 방법을 통해 도 7에 도시된 발광 소자(100B)도 제조될 수 있다.
도 13a 내지 도 13f는 도 2에 도시된 발광 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 13a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 여기서, 도 13a에 예시된 바와 같이 기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
이후, 도 13b를 참조하면, 제2 도전형 반도체층(126)과 활성층(124)과 제1 도전형 반도체층(122)의 일부를 메사 식각하여, 제1 도전형 반도체층(122)을 노출하는 복수의 메사 식각된 홀(M1, M2, M3, M4, M5)을 형성한다. 여기서, 발광 구조물(120)의 가장 자리의 제1 영역에 형성된 홀(M1, M5)은 도 1에 도시된 복수의 제1 콘택부(예를 들어, 도 2에 도시된 ECT12와 ECT4)가 형성될 영역에 해당하고, 평면상에서 발광 구조물(120)의 제1 영역의 안쪽에 위치한 제2 영역에 형성된 홀(M2 내지 M4)은 복수의 제2 콘택부(예를 들어, 도 2에 도시된 ICT11 내지 ICT13)가 형성될 영역에 해당한다. 이때, 제1 및 제2 경계(EDGE1, EDGE2)에 의해 정의되는 발광 구조물(120)의 제1 영역 전체(EDGET)에서 복수의 제1 콘택부(ECT1 내지 ECT12)가 배치될 영역만이 메사 식각될 수 있다. 따라서, 제1 영역 전체(EDGET)가 메사 식각되지 않으므로, 제1 콘택부(ECT1 내지 ECT12)를 형성하기 위해 제거되는 활성층(124)의 면적 감소가 최소화될 수 있음을 알 수 있다.
이후, 도 13c를 참조하면, 제2 도전형 반도체층(126) 위에 제2 전극으로서 제3 콘택부(140)를 형성한다. 제3 콘택부(140)는 복수의 메사 식각된 홀(M1, M2, M3, M4, M5) 각각의 주변에서 제2 도전형 반도체층(126) 위에 적층되어 형성될 수 있다.
복수의 제1 콘택부(ECT1 내지 ECT12)가 제1 영역(EDGE)의 전체(EDGET) 중 일부에만 국부적으로 형성되므로, 제3 콘택부(140)를 배치할 평면적이 증가할 수 있다.
이후, 도 13d를 참조하면, 복수의 메사 식각된 홀(M1 내지 M5)의 내부에서 제1 도전형 반도체층(122)을 노출하는 콘택홀(CH)을 형성하고, 제2 내부 콘택층(140)의 상부를 노출시키는 제2 관통홀(TH2)을 형성하면서, 발광 구조물(120)의 측부와 상부에 제1 절연층(152)을 형성한다.
이후, 도 13e를 참조하면, 제4 관통홀(TH4)을 제외한 제1 절연층(152)의 상부 전면과, 발광 구조물(120)의 제1 영역 전체(EDGET)에서 부분적으로 노출된 제1 도전형 반도체층(122)과, 평면상에서 발광 구조물(120)의 제1 영역의 안쪽에 위치한 제2 영역에서 노출된 콘택홀(CH)에 제1 전극(130) 형성용 물질을 형성하여, 제1 도전형 반도체층(122)과 전기적으로 연결되는 제1 전극(130)을 형성한다.
즉, 제1 전극(130) 형성용 물질로 콘택홀(CH)을 메워 제1 도전형 반도체층(122)과 연결되는 제2 콘택층(ICT11 내지 ICT15)을 형성한다. 또한, 제1 전극(130) 형성용 물질을 발광 구조물(120)의 제1 영역에서 메사 식각된 영역의 홀에서 노출된 제1 도전형 반도체층(122) 위에 증착하여 복수의 제1 콘택층(ECT1 내지 ECT12)을 형성한다. 또한, 발광 구조물(120)의 상부와 측부에 제1 전극(130) 형성용 물질을 증착하여 복수의 제1 콘택층(ECT1 내지 ECT12)과 제2 콘택층(ICT11, ICT13, ICT14, ICT15)을 연결하고 제2 콘택층(ICT11 내지 ICT15)을 서로 연결하는 콘택 연결부(136)을 형성할 수 있다.
이후, 도 13f를 참조하면, 도 13e에 도시된 결과물 위에 제2 절연층(154)을 형성한다. 이때, 제1 관통홀(TH1)을 통해 제1 전극(130)의 콘택 연결부(136)가 노출되고, 제3 관통홀(TH3)을 통해 제2 관통홀(TH2)과 제3 콘택부(140)가 노출되도록 제2 절연층(154)을 형성한다.
이후, 도 13f에 도시된 결과물 위에, 제1 및 제2 본딩 패드(162, 164)를 형성하여 발광 소자(100A)를 완성한다.
이하, 도 8 내지 도 12에 도시된 발광 소자(100C)의 제조 방법을 첨부된 도 13a 내지 도 13f 및 도 14a 내지 도 14f를 참조하여 다음과 같이 설명한다. 그러나, 실시 예는 이에 국한되지 않으며 다른 제조 방법에 의해 도 8 내지 도 12에 도시된 발광 소자(100C)가 제조될 수 있음은 물론이다.
도 14a 내지 도 14f는 도 8에 도시된 발광 소자(100C)의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 9에 도시된 발광 소자(100C)의 제조 방법을 설명하기 위한 공정 단면도는 도 13a 내지 도 13f와 동일하다.
도 13a 및 도 14a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 여기서, 도 13a에 예시된 바와 같이 기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다. 이 경우, 도 14a에 도시된 바와 같이, 발광 소자(100C)의 평면 형상에서 맨 위의 제2 도전형 반도체층(126) 만이 보여질 수 있다.
이후, 도 13b 및 도 14b를 참조하면, 메사 식각에 의해 제2 도전형 반도체층(126)과 활성층(124)과 제1 도전형 반도체층(122)의 일부를 메사 식각하여, 제1 도전형 반도체층(122)을 노출하는 복수의 메사 식각된 홀(M1, M2, M3, M4, M5)을 형성한다. 여기서, 발광 구조물(120)의 가장자리에 위치한 제1 영역에 형성된 홀(M1, M5)은 도 8에 도시된 제1 콘택부(ECT)가 형성될 영역에 해당하고, 평면상에서 발광 구조물(120)의 제1 영역의 안쪽에 위치한 제2 영역에 형성된 홀(M2 내지 M4)은 복수의 제2 콘택부(ICT11 내지 ICT13)가 형성될 영역에 해당한다. 여기서, 도 14b에 도시된 제2 도전형 반도체층(126)의 평면적은 활성층(124)의 제1 평면적에 해당할 수 있다.
이후, 도 13c 및 도 14c를 참조하면, 제2 도전형 반도체층(126) 위에 제2 전극으로서 제3 콘택부(140)를 형성한다. 제3 콘택부(140)는 복수의 메사 식각된 홀(M1, M2, M3, M4, M5) 각각의 주변에서 제2 도전형 반도체층(126) 위에 적층되어 형성될 수 있다.
이후, 도 13d 및 도 14d를 참조하면, 복수의 메사 식각된 홀(M1 내지 M5)의 내부에서 제1 도전형 반도체층(122)을 노출하는 콘택홀(CH)을 형성하고, 제3 콘택부(140)의 상부를 노출시키는 제2 관통홀(TH2)을 형성하면서, 발광 구조물(120)의 측부와 상부에 제1 절연층(152)을 형성한다. 도 14d에서, 제1 절연층(152)에 의해 덮여지는 제3 콘택부(140)와 제2 도전형 반도체층(126) 각각을 점선으로 표기하였다.
이후, 도 13e 및 도 14e를 참조하면, 제4 관통홀(TH4)을 제외한 제1 절연층(152)의 상부 전면과, 발광 구조물(120)의 제1 영역에 노출된 제1 도전형 반도체층(122)과, 발광 구조물(120)의 제2 영역에 노출된 콘택홀(CH)에 제1 전극(130) 형성용 물질을 형성하여, 제1 도전형 반도체층(122)과 전기적으로 연결되는 제1 전극(130)을 형성한다.
즉, 제1 전극(130) 형성용 물질로 콘택홀(CH)을 메워 제1 도전형 반도체층(122)과 연결되는 제2 콘택부(ICT11 내지 ICT16)를 형성한다. 또한, 제1 전극(130) 형성용 물질을 발광 구조물(120)의 제1 영역의 메사 식각된 홀(M1, M5)에서 노출된 제1 도전형 반도체층(122) 위에 증착하여 제1 콘택부(ECT)를 형성한다. 또한, 발광 구조물(120)의 상부와 측부에 제1 전극(130) 형성용 물질을 증착하여 제1 콘택부(ECT)와 제2 콘택부(ICT11, ICT13, ICT14, ICT16)를 연결하고 제2 콘택부(ICT11 내지 ICT16)를 서로 연결하는 콘택 연결부(136)를 형성할 수 있다. 도 14e에서, 제1 전극(130) 형성용 물질에 의해 덮여지는 제1 절연층(152), 제2 도전형 반도체층(126) 및 제2 내부 콘택층(140)의 경계 각각을 점선으로 표기하였다.
이후, 도 13f 및 도 14f를 참조하면, 도 13e 및 도 14e에 도시된 결과물 위에 제2 절연층(154)을 형성한다. 이때, 제1 관통홀(TH1)을 통해 제1 전극(130)의 콘택 연결부(136)이 노출되고, 제3 관통홀(TH3)을 통해 제2 관통홀(TH2)과 제3 콘택부(140)가 노출되도록 제2 절연층(154)을 형성한다.
이후, 도 13f 및 도 14f에 도시된 결과물 위에, 도 8에 도시된 바와 같이 제1 및 제2 본딩 패드(162, 164)를 형성하여 발광 소자(100C)를 완성한다.
이하, 실시 예에 의한 발광 소자 패키지(200)를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 15는 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 15에 도시된 발광 소자 패키지(200)는 발광 소자(100A 또는 100C), 제1 및 제2 솔더부(172, 174), 패키지 몸체(210), 절연부(212), 제1 및 제2 리드 프레임(222, 224) 및 몰딩 부재(230)를 포함할 수 있다.
도 15에 도시된 발광 소자는 도 4에 도시된 발광 소자(100A) 또는 도 11에 도시된 발광 소자(100C)에 해당하므로 동일한 부분에 대해서는 동일한 참조부호를 사용하였으며, 중복되는 설명을 생략한다. 또한, 도 15에 도시된 발광 소자 패키지(200)는 도 1 또는 도 8에 도시된 발광 소자(100A, 100C) 대신에 도 7에 도시된 발광 소자(100B)를 포함할 수도 있다.
패키지 몸체(210)는 캐비티(CV:Cavity)를 형성할 수 있다. 예를 들어, 도 15에 예시된 바와 같이, 패키지 몸체(210)는 제1 및 제2 리드 프레임(222, 224)과 함께 캐비티(CV)를 형성할 수 있다. 즉, 캐비티(CV)는 패키지 몸체(210)의 내측면과 제1 및 제2 리드 프레임(222, 224)의 각 상부면에 의해 정의될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 15에 예시된 바와 달리, 패키지 몸체(210)만으로 캐비티(CV)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(210) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(210)의 상부면에 의해 캐비티가 정의될 수도 있다. 패키지 몸체(210)는 EMC(Epoxy Molding Compound) 등으로 구현될 수 있으나, 실시 예는 패키지 몸체(210)의 재질에 국한되지 않는다.
만일, 도 15에 도시된 발광 소자 패키지(200)가 도 1에 도시된 발광 소자(100A)를 포함할 경우, 제1 본딩 패드(162)는 콘택 연결부(136)를 통해 복수의 제1 콘택부(ECT1 내지 ECT12) 및 제2 콘택부(ICT11 내지 ICT15)와 연결된다. 따라서, 제1 본딩 패드(162)는 복수의 제1 콘택부(ECT1 내지 ECT12) 및 제2 콘택부(ICT11 내지 ICT15)를 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
또는, 도 15에 도시된 발광 소자 패키지(200)가 도 8에 도시된 발광 소자(100C)를 포함할 경우, 제1 본딩 패드(162)는 콘택 연결부(136)를 통해 제1 콘택부(ECT) 및 제2 콘택부(ICT11 내지 ICT16)와 연결된다. 따라서, 제1 본딩 패드(162)는 제1 콘택부(ECT) 및 제2 콘택부(ICT11 내지 ICT16)를 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
또한, 제2 본딩 패드(164)는 제3 콘택부(140)를 통해 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
또한, 제1 솔더부(172)는 제1 본딩 패드(162)를 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있고, 제2 솔더부(174)는 제2 본딩 패드(164)를 통해 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 따라서, 또한, 제1 솔더부(172)는 제1 리드 프레임(222)에 전기적으로 연결되고, 제2 솔더부(174)는 제2 리드 프레임(224)에 전기적으로 연결될 수 있다.
즉, 제1 솔더부(172)는 제1 리드 프레임(222)과 제1 본딩 패드(162) 사이에 배치되어 이들(162, 222)을 서로 전기적으로 연결시키고, 제2 솔더부(174)는 제2 리드 프레임(224)과 제2 본딩 패드(164) 사이에 배치되어, 이들(164, 224)을 서로 전기적으로 연결시킬 수 있다.
제1 솔더부(172) 및 제2 솔더부(174) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있다.
제1 및 제2 리드 프레임(222, 224)은 제2 방향(예를 들어 즉, z축 방향)으로 서로 이격되어 배치될 수 있다. 제1 및 제2 리드 프레임(222, 224) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(222, 224) 각각의 물질의 종류에 국한되지 않는다. 제1 및 제2 리드 프레임(222, 224)을 전기적으로 분리시키기 위해, 제1 및 제2 리드 프레임(222, 224) 사이에는 절연부(212)가 배치될 수도 있다.
또한, 패키지 몸체(210)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(222, 224)은 패키지 몸체(210)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(222, 224)을 형성하는 패키지 몸체(210)는 절연부(212)에 의해 서로 전기적으로 분리될 수 있다.
절연부(212)는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 절연부(212)의 특정한 물질에 국한되지 않는다.
전술한 제1 및 제2 솔더부(172, 174)는 제1 및 제2 본딩 패드(162, 164)를 통해 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(222, 224)에 각각 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(222, 224)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(172) 및 제2 솔더부(174)는 생략될 수도 있다. 이 경우, 제1 본딩 패드(162)가 제1 솔더부(172)의 역할을 수행하고, 제2 본딩 패드(164)가 제2 솔더부(174)의 역할을 수행할 수 있다. 제1 솔더부(172)와 제2 솔더부(174)가 생략될 경우, 제1 본딩 패드(162)는 제1 리드 프레임(222)과 직접 연결되고, 제2 본딩 패드(164)는 제2 리드 프레임(224)과 직접 연결될 수 있다.
한편, 몰딩 부재(230)는 발광 소자(100A 또는 100C)와, 제1 솔더부(172)와, 제2 솔더부(174)를 포위하여 보호할 수 있다. 몰딩 부재(230)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자(100A 또는 100C)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자(100A 또는 100C)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc, La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
이하, 비교 례에 의한 발광 소자와 실시 예에 의한 발광 소자(100A, 100B, 100C)를 첨부된 도면을 참조하여 다음과 같이 살펴본다.
도 16은 비교 례에 의한 발광 소자의 평면도를 나타낸다.
도 16에 도시된 비교 례에 의한 발광 소자는 기판(10), 절연층(20), p형 전극(30) 및 n형 전극(40)을 포함한다. 여기서, 비록 도시되지는 않았지만, p형 전극(30)은 p형 본딩 패드(미도시)와 연결되고, n형 전극(40)은 n형 본딩 패드(미도시)와 전기적으로 연결된다. 또한, n형 전극(40)은 n형 반도체층(미도시)과 전기적으로 연결되는 복수 개의 n형 내부 콘택층(ICT)과 전기적으로 연결된다. 절연층(20)은 p형 본딩 패드와 n형 전극(40)을 서로 전기적으로 이격시키는 역할을 한다.
여기서, 기판(10), 절연층(20), p형 전극(30), n형 전극(40), p형 본딩 패드, n형 본딩 패드 및 n형 내부 콘택층(ICT) 각각은 도 1, 도 7 또는 도 8에 도시된 기판(110), 제2 절연층(154), 제3 관통홀(TH3)을 통해 노출된 제3 콘택부(140), 제1 관통홀(TH1)을 통해 노출된 콘택 연결부(136), 제2 본딩 패드(164), 제1 본딩 패드(162) 및 제2 콘택부(134)와 각각 동일한 기능을 수행할 수 있다.
도 16에 도시된 비교 례에 의한 발광 소자의 경우, 실시 예에 의한 발광 소자(100A, 100B, 100C)와 달리 제1 콘택부[(ECT1 내지 ECT16) 또는 ECT]를 포함하지 않으며, 실시 예에 의한 발광 소자(100A, 100B, 100C)보다 더 많은 n형 내부 콘택층(ICT)을 갖는다.
도 16에 도시된 바와 같이 n형 내부 콘택층(ICT)이 발광 소자의 전면에 걸쳐 균일하게 배치될 경우, 전류가 균일하게 분배될 수 있다. 그러나, n형 내부 콘택층(ICT)이 발광 소자의 전면에 걸쳐서 배치될 경우, 활성층(미도시)의 면적이 감소하고 광반사층의 역할을 하는 p형 전극(30)의 면적 손실이 커질 수 있다.
반면에, 도 1, 도 7 및 도 8에 도시된 실시 예에서와 같이 발광 소자(100A, 100B, 100C)가 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16) 또는 ECT]를 마련할 경우, 도 16에 도시된 n형 내부 콘택층(ICT)의 개수를 줄일 수 있다. 즉, 도 1, 도 7 또는 도 8에 도시된 제2 콘택부(ICT1 내지 ICT16)의 개수는 도 16에 도시된 내부 콘택층(ICT)의 개수보다 적음을 알 수 있다. 이와 같이, 발광 구조물(120)의 전면에서 제2 콘택부의 개수가 줄어들 경우, 제1 전극(130), 활성층(124) 및 광 반사층의 역할을 하는 제3 콘택부(140) 각각의 면적 손실을 줄일 수 있다.
발광 소자(100A, 100B, 100C)의 평면적의 크기가 커질수록 제1 전극(130), 활성층(124) 및 제3 콘택부(140) 각각의 면적 손실을 더욱 줄일 수 있다. 그러나, 발광 소자의 크기가 작을 경우, 예를 들어, 1000 ㎛ x 1000 ㎛(ΔY x ΔZ) 정도로 작을 때, 낮은 반사도를 갖는 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16) 또는 ECT]의 비율이 높아져서 광 출력이 개선되지 않을 수도 있다. 이를 방지하기 위해, 도 1 또는 도 7에 예시된 바와 같이 발광 구조물(120)의 제1 영역 전체가 아니라 제1 영역의 일부에만 부분적으로 복수의 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)]를 배치할 수 있다. 따라서, 도 1 또는 도 7에 도시된 발광 소자(100A, 100B)의 평면적이 작은 경우에도, 광 출력이 개선될 수 있다.
또는, 발광 소자의 크기가 클 경우, 예를 들어 1400 ㎛ x 1400 ㎛(ΔY x ΔZ)으로 큰 경우, 도 8에 도시된 바와 같이, 제1 영역의 전체에 제1 콘택부(ECT)를 배치할 수도 있다.
또한, 활성층(124)의 제1 평면적에 대한 제1 콘택부[(ETC1 내지 ETC12) 또는 (ETC13 내지 ETC16) 또는 ECT]의 제2 평면적의 비율이 2%보다 클 경우 제1 콘택부[(ETC1 내지 ETC12) 또는 (ETC13 내지 ETC16) 또는 ECT]에서 흡수되는 광의 량이 증가하여 광 손실이 많아질 수 있다. 따라서, 제1 평면적에 대한 제2 평면적의 비율은 2% 이내일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 활성층(124) 및 제3 콘택부(140)의 면적 손실을 줄이기 위해, 복수의 제2 콘택부(ICT11 내지 ICT16)의 제3 평면적은 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16) 또는 ECT]의 제2 평면적보다 작을 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 평면적에 대한 제2 평면적의 비율이 2% 이내가 되도록, 전술한 제1 콘택부[(ETC1 내지 ETC12) 또는 (ETC13 내지 ETC16) 또는 ECT]와 제2 콘택부(ICT11 내지 ICT16)의 제반 특징들 예를 들어, 즉, 제1 콘택부[(ETC1 내지 ETC12) 또는 (ETC13 내지 ETC16) 또는 ECT]의 크기, 개수, 형상, 제2 콘택부(ICT11 내지 ICT16)의 크기, 개수, 형상, Dmin, Dmax, 제1 폭(W1), 제2 폭(W2), 제3-1 폭(W3Y), 제3-2 폭(W3Z), 제1 내지 제7 이격 거리(D1 내지 D7), 제1 길이(L1), 제2 길이(L2), 제1 또는 제3 관통홀(TH1, TH3)의 개수 중 적어도 하나가 결정될 수 있다.
이하, 실시 예(100A, 100B, 100C) 및 제1 비교 례에 의한 발광 소자의 성능을 검사한 결과를 다음 표 1과 같이 살펴본다. 표 1에서 Vf, Po, WPE 각각에 대한 데이터는 제1 비교 례를 기준으로 제1 및 제2 실시 예 각각의 퍼센트를 나타낸다.
구 분 발광 소자에 공급되는 전류가 1A인 경우
Vf (%) Po (%) WPE (%)
제1 비교례 100 100 100
제1 실시예 97.45 93.98 96.8
제2 실시예 99.04 99.21 100.27
여기서, 제1 비교례는 발광 소자가 도 16에 도시된 바와 같이 제1 콘택부를 포함하지 않을 경우이고, 제1 실시 예는 도 8에 도시된 바와 같이 발광 소자(100C)가 발광 구조물(120)의 가장자리 전체 즉, 제1 영역의 전체에 배치된 제1 콘택부(ECT)를 포함하는 경우이다. 즉, 제1 실시 예에 의한 발광 소자(100C)는 발광 구조물(120)의 가장자리를 따라 제1 영역에 형성된 하나의 제1 콘택부(ECT)를 포함한다. 제2 실시 예는 도 1 또는 도 7에 도시된 바와 같이, 발광 구조물(120)의 가장자리의 제1 영역에 부분적으로 제1 콘택부[(ECT1 내지 ECT12) 또는 (ECT13 내지 ECT16)]를 포함하는 경우이다. 또한, 표 1에서 Vf는 발광 소자의 순방향 전압을 나타내고, Po는 광출력을 나타내고, WPE(Wall-plug Efficiency)는 광효율을 나타낸다.
전술한 표 1을 참조하면, 제2 실시 예에 의한 발광 소자(100A, 100B)는 제1 비교 례 및 제1 실시 예(100C)에 의한 발광 소자에 대비하여 우수한 광 추출 효율(Po)을 가짐을 알 수 있다.
이하, 도 8에 도시된 제1 실시 예 및 도 16에 도시된 제1 비교 례에 의한 발광 소자의 성능을 검사한 결과를 다음 표 2와 같이 살펴본다. 표 2에서 Vf, Po, WPE 각각에 대한 데이터는 제1-1 비교 례를 기준으로 제1-1 실시 예의 퍼센트를 나타내고, 제1-2 비교 례를 기준으로 제1-2 실시 예의 퍼센트를 나타낸다.
크기(ΔYxΔZ) 1400 ㎛ x 1400 ㎛ 1000 ㎛ x 1000 ㎛
구분 제1-1 비교례 제1-1 실시예 제1-2 비교례 제1-2 실시예
제1 전극 A2 (㎛2) 0 27181.1947
(5 ㎛)		 0 22810.0884
(5 ㎛)
A3 (㎛2) 25446.9 10998.3714 15268.14 6601.1708
AT=A2+A3 (㎛2) 25446.9 38179.5661 15268.14 29411.2592
AT 비율 150% 192.6%
활성층 A1 (㎛2) 1796313.943 1799813.01 889551.1093 893919.2929
A1 비율 100.2% 100.5%
제2 전극 A4 (㎛2) 1588633.147 1662866.329 785663.2803 813330.3446
A4 비율 104.7% 103.5%
특성 Vf (%) 100 99.69 100 98.49
Po (%) 100 99.73 100 98.23
WPE (%) 100 100.24 100 99.71
A2/A1 1.5% 2.6%
여기서, 제1-1 비교 례는 도 16에 도시된 n형 내부 콘텍부(ICT)의 개수가 25개인 경우이고, 제1-2 비교례는 도 16에 도시된 n형 내부 콘택부(ICT)의 개수가 15개인 경우를 나타내고, 제1-1 실시 예는 도 8에 도시된 제2 콘택부(ICT)의 개수가 6개인 경우를 나타내고, 제1-2 실시 예는 도 8에 도시된 제2 콘택부(ICT)의 개수가 4개인 경우를 나타내고, A2의 제1-1 및 제1-2 실시 예에 기재된 5 ㎛는 W1(또는, W2)를 나타내고, A1, A2, A3은 제1, 제2 및 제3 평면적을 각각 나타내고, A4는 제3 콘택부(140)(또는, 도 16의 p형 전극(30))의 평면적을 나타내고, Vf는 발광 소자(100C)의 순방향 전압을 나타내고, Po는 광출력을 나타내고, WPE(Wall-Plug Efficiency)는 광효율을 나타내는 것으로서 Po를 주입한 전력으로 나눈 값에 해당한다.
전술한 표 2를 참조하면, 제1-1 및 제1-2 비교 례에 대비하여 제1-1 및 제1-2 실시 예의 발광 소자(100C)의 경우 제1 전극(132)의 면적(AT)은 소자의 크기가 클 때(즉, 1400 ㎛ x 1400 ㎛일 때)(이하, '큰 소자'라 함) 150.5% 증가하고, 소자의 크기가 작을 때(즉, 1000 ㎛ x 1000 ㎛일때)(이하, '작은 소자'라 함) 192.6% 증가하였다(표 2의 'AT 비율' 참조).
또한, 제1-1 및 제1-2 비교 례에 대비하여 제-1 및 제1-2 실시 예의 발광 소자(100C)의 경우 활성층(124)의 면적(A1)은 큰 소자에서 100.2%로 증가하고 작은 소자에서 100.5%로 증가하였다(표 2의 'A1 비율' 참조).
또한, 제1-1 및 제1-2 비교 례에 대비하여 제1-1 및 제1-2 실시 예의 발광 소자(100C)에서 제2 전극인 제3 콘택부(140)의 면적(A4)은 큰 소자에서 104.7%로 증가하고 작은 소자에서 103.5%로 증가하였다(표 2의 'A4 비율' 참조).
또한, 작은 소자보다는 큰 소자에서 제1 평면적(A1)에 대한 및 제2 평면적(A2)의 비율은 2% 이하를 만족시킴을 알 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자, 이 소자를 포함하는 발광 소자 패키지, 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치는 표시 장치, 지시 장치, 조명 장치 등과 같은 발광 장치에 포함될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
헤드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C: 발광 소자 110: 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
130: 제1 전극 132: 제1-1 콘택부
134: 제2 콘택부 136: 콘택 연결부
140: 제3 콘택부 152: 제1 절연층
154: 제2 절연층 162: 제1 본딩 패드
164: 제2 본딩 패드 172: 제1 솔더부
174: 제2 솔더부 200: 발광 소자 패키지
210: 패키지 몸체 212: 절연부
222: 제1 리드 프레임 224: 제2 리드 프레임
230: 몰딩 부재 ICT11 ~ ICT16: 제2 콘택부
ECT, ECT1 ~ ECT16: 제1 콘택부

Claims (20)

  1. 기판;
    상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및
    상기 제1 및 제2 도전형 반도체층과 각각 전기적으로 연결된 제1 및 제2 전극을 포함하고,
    상기 제1 전극은
    상기 발광 구조물의 제1 영역의 적어도 일부에 노출된 상기 제1 도전형 반도체층 위에 배치되어 상기 제1 도전형 반도체층과 연결되는 적어도 하나의 제1 콘택부; 및
    평면상에서 상기 발광 구조물의 상기 제1 영역의 안쪽에 위치한 제2 영역에서 노출된 상기 제1 도전형 반도체층과 연결되는 복수의 제2 콘택부를 포함하고,
    상기 적어도 하나의 제1 콘택부는, 상기 복수의 제2 콘택부로부터 임계 거리 이상으로 이격된 가장자리에 배치되어, 상기 제1 전극을 통해 주입된 캐리어가 상기 활성층으로 골고루 배분되며,
    상기 임계 거리는 상기 발광 구조물의 제1 영역과 상기 복수의 제2 콘택부 간의 최대 이격 거리와 최소 이격 거리 간의 평균값 또는 중간값이고,
    상기 제2 전극은
    상기 발광 구조물의 상기 제2 영역에 배치되어 상기 제2 도전형 반도체층과 연결되는 제3 콘택부를 포함하는 발광 소자.
  2. 제1 항에 있어서, 상기 제1 전극은
    상기 적어도 하나의 제1 콘택부와 상기 제2 콘택부를 연결하고, 상기 복수의 제2 콘택부를 서로 연결하는 콘택 연결부를 더 포함하는 발광 소자.
  3. 제2 항에 있어서, 상기 콘택 연결부는 상기 발광 구조물의 측부 및 상부에 배치되며,
    상기 발광 소자는
    상기 발광 구조물의 측부 및 상부 각각과 상기 콘택 연결부 사이에 배치되고, 상기 제3 콘택부와 상기 콘택 연결부 사이에 배치된 제1 절연층을 더 포함하는 발광 소자.
  4. 제3 항에 있어서, 상기 발광 소자는
    상기 제1 전극과 연결되는 제1 본딩 패드; 및
    상기 제2 전극과 연결되며, 상기 제1 본딩 패드와 이격된 제2 본딩 패드를 더 포함하는 발광 소자.
  5. 제4 항에 있어서, 상기 제2 본딩 패드와 상기 제1 전극 사이에 배치되는 제2 절연층을 더 포함하는 발광 소자.
  6. 제5 항에 있어서, 상기 제2 절연층은 상기 제1 전극을 노출하는 제1 관통홀을 포함하고,
    상기 제1 본딩 패드는 상기 제1 관통홀을 통해 상기 제1 전극과 연결되는 발광 소자.
  7. 제6 항에 있어서, 상기 제1 관통홀은 상기 제1 콘택부, 상기 제2 콘택부 또는 상기 콘택 연결부 중 적어도 하나를 노출시키고,
    상기 제1 본딩 패드는 상기 노출된 상기 콘택 연결부와 연결된 발광 소자.
  8. 제7 항에 있어서, 상기 제1 절연층은 상기 제3 콘택부를 노출시키는 제2 관통홀을 포함하고,
    상기 제2 절연층은 상기 제2 관통홀을 노출시키는 제3 관통홀을 포함하고,
    상기 제2 본딩 패드는 상기 제2 및 제3 관통홀을 통해 노출된 상기 제3 콘택부와 연결된 발광 소자.
  9. 제8 항에 있어서, 상기 발광 구조물의 두께 방향과 교차하는 제1 방향으로, 상기 복수의 제2 콘택부와 상기 제3 관통홀은 동일한 제1 수평선상에 배열된 발광 소자.
  10. 제9 항에 있어서, 상기 제1 수평선상에 배열된 상기 제2 콘택부의 개수는 상기 제3 관통홀의 개수보다 작은 발광 소자.
  11. 제9 항에 있어서, 상기 제1 방향으로, 상기 복수의 제2 콘택부와 상기 제1 관통홀의 적어도 일부는 동일한 제2 수평선상에 배열된 발광 소자.
  12. 제11 항에 있어서, 상기 제2 수평선상에 배열된 상기 복수의 제2 콘택부의 개수는 상기 제1 관통홀의 개수보다 작은 발광 소자.
  13. 제11 항에 있어서, 상기 제2 수평선상에 배열된 상기 제2 콘택부의 개수는 상기 제1 수평선상에 배열된 상기 제2 콘택부의 개수보다 작은 발광 소자.
  14. 제1 항에 있어서, 상기 복수의 제2 콘택부의 제3 평면적은 상기 제1 콘택부의 제2 평면적보다 작은 발광 소자.
  15. 제1 항에 있어서, 상기 제1 콘택부는 상기 발광 구조물의 상기 제1 영역 전체에 노출된 상기 제1 도전형 반도체층 위에 배치되고,
    상기 발광 소자의 평면상에서, 상기 복수의 제2 콘택부 또는 상기 제3 콘택부 중 적어도 하나를 에워싸는 발광 소자.
  16. 제1 항에 있어서, 상기 적어도 하나의 제1 콘택부는
    상기 제1 영역 전체 중 일부에 부분적으로 노출된 상기 제1 도전형 반도체층 위에 배치된 복수의 제1 콘택부를 포함하는 발광 소자.
  17. 삭제
  18. 삭제
  19. 제1 항 내지 제16 항 중 어느 한 항에 기재된 발광 소자; 및
    상기 제1 및 제2 전극과 각각 전기적으로 연결된 제1 및 제2 리드 프레임을 포함하는 발광 소자 패키지.
  20. 제19 항에 기재된 발광 소자 패키지를 포함하는 발광 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205075B2 (en) * 2016-12-01 2019-02-12 Glo Ab Semiconductor light emitting device including cap structure and method of making same
US11362238B2 (en) * 2017-10-06 2022-06-14 Nanosys, Inc. Light emitting diode containing oxidized metal contacts
US11527519B2 (en) 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10892297B2 (en) 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting diode (LED) stack for a display
US10892296B2 (en) 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting device having commonly connected LED sub-units
US11282981B2 (en) 2017-11-27 2022-03-22 Seoul Viosys Co., Ltd. Passivation covered light emitting unit stack
US10748881B2 (en) 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10886327B2 (en) 2017-12-14 2021-01-05 Seoul Viosys Co., Ltd. Light emitting stacked structure and display device having the same
US11552057B2 (en) 2017-12-20 2023-01-10 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US11522006B2 (en) 2017-12-21 2022-12-06 Seoul Viosys Co., Ltd. Light emitting stacked structure and display device having the same
US11552061B2 (en) 2017-12-22 2023-01-10 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US11114499B2 (en) 2018-01-02 2021-09-07 Seoul Viosys Co., Ltd. Display device having light emitting stacked structure
US10784240B2 (en) 2018-01-03 2020-09-22 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
KR20200009333A (ko) * 2018-07-18 2020-01-30 엘지이노텍 주식회사 반도체 소자
US11502230B2 (en) * 2018-11-02 2022-11-15 Seoul Viosys Co., Ltd. Light emitting device
US11621253B2 (en) * 2018-11-02 2023-04-04 Seoul Viosys Co., Ltd. Light emitting device
US11387392B2 (en) * 2018-12-25 2022-07-12 Nichia Corporation Light-emitting device and display device
CN111916539B (zh) * 2019-05-08 2022-04-19 深圳第三代半导体研究院 一种正装集成单元二极管芯片
CN112133795B (zh) * 2019-06-24 2022-04-08 天津三安光电有限公司 一种制造适于转移的半导体发光元件结构的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546836B2 (en) 2010-08-27 2013-10-01 Toyoda Gosei Co., Ltd. Light-emitting element
US20150108525A1 (en) 2012-06-28 2015-04-23 Seoul Viosys Co., Ltd. Light emitting diode for surface mount technology, method of manufacturing the same, and method of manufacturing light emitting diode module

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086842A (ja) 2001-09-12 2003-03-20 Oki Degital Imaging:Kk 半導体装置及びその製造方法
US20060001035A1 (en) * 2004-06-22 2006-01-05 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
US7274040B2 (en) * 2004-10-06 2007-09-25 Philips Lumileds Lighting Company, Llc Contact and omnidirectional reflective mirror for flip chipped light emitting devices
US7436066B2 (en) * 2004-10-19 2008-10-14 Nichia Corporation Semiconductor element
JP4995722B2 (ja) * 2004-12-22 2012-08-08 パナソニック株式会社 半導体発光装置、照明モジュール、および照明装置
KR100631969B1 (ko) 2005-02-28 2006-10-11 삼성전기주식회사 질화물 반도체 발광소자
WO2006137711A1 (en) * 2005-06-22 2006-12-28 Seoul Opto-Device Co., Ltd. Light emitting device and method of manufacturing the same
JP4963839B2 (ja) * 2006-02-06 2012-06-27 昭和電工株式会社 発光装置
US7842963B2 (en) * 2006-10-18 2010-11-30 Koninklijke Philips Electronics N.V. Electrical contacts for a semiconductor light emitting apparatus
US8877101B2 (en) * 2007-05-31 2014-11-04 Nthdegree Technologies Worldwide Inc Method of manufacturing a light emitting, power generating or other electronic apparatus
US9018833B2 (en) * 2007-05-31 2015-04-28 Nthdegree Technologies Worldwide Inc Apparatus with light emitting or absorbing diodes
US8124999B2 (en) * 2008-07-18 2012-02-28 Toyoda Gosei Co., Ltd. Light emitting element and method of making the same
JP5151764B2 (ja) 2008-07-22 2013-02-27 豊田合成株式会社 発光素子及び発光素子の製造方法
TWI491074B (zh) 2008-10-01 2015-07-01 Formosa Epitaxy Inc Nitride-based semiconductor light-emitting element
US8008683B2 (en) * 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
JP4724222B2 (ja) * 2008-12-12 2011-07-13 株式会社東芝 発光装置の製造方法
JP5494005B2 (ja) * 2010-02-26 2014-05-14 豊田合成株式会社 半導体発光素子
KR20120016830A (ko) 2010-08-17 2012-02-27 삼성엘이디 주식회사 반도체 발광 소자 및 발광 장치
US9070851B2 (en) * 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US9461212B2 (en) * 2012-07-02 2016-10-04 Seoul Viosys Co., Ltd. Light emitting diode module for surface mount technology and method of manufacturing the same
KR101493321B1 (ko) * 2012-11-23 2015-02-13 일진엘이디(주) 전류 분산 효과가 우수한 발광소자 및 그 제조 방법
KR102013364B1 (ko) * 2012-12-06 2019-10-21 서울바이오시스 주식회사 발광 다이오드 및 그것의 어플리케이션
JP2014139998A (ja) * 2013-01-21 2014-07-31 Toshiba Corp 半導体発光装置
KR102091842B1 (ko) * 2013-07-29 2020-03-20 서울바이오시스 주식회사 발광 다이오드 및 그것을 제조하는 방법
US9123866B2 (en) * 2013-09-26 2015-09-01 Seoul Viosys Co., Ltd. Light emitting device having wide beam angle and method of fabricating the same
KR20150066186A (ko) 2013-12-06 2015-06-16 서울반도체 주식회사 발광 디바이스 및 이를 구비한 백라이트 유닛
KR20150067566A (ko) 2013-12-10 2015-06-18 서울바이오시스 주식회사 파장변환층을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR102402260B1 (ko) * 2015-01-08 2022-05-27 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546836B2 (en) 2010-08-27 2013-10-01 Toyoda Gosei Co., Ltd. Light-emitting element
US20150108525A1 (en) 2012-06-28 2015-04-23 Seoul Viosys Co., Ltd. Light emitting diode for surface mount technology, method of manufacturing the same, and method of manufacturing light emitting diode module

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Publication number Publication date
US20180240952A1 (en) 2018-08-23
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