WO2024049061A1 - 픽셀 소자 및 그것을 포함하는 디스플레이 장치 - Google Patents

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WO2024049061A1
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light emitting
light
emitting structure
layer
semiconductor layer
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이정훈
장종민
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서울바이오시스주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a pixel device and a display device including the same, and more specifically, to a pixel device capable of emitting light of various colors and a display device including the same.
  • Light-emitting devices are semiconductor devices that use light-emitting diodes, which are inorganic light sources, and are used in a variety of fields such as display devices, vehicle lamps, and general lighting. Light-emitting diodes have the advantages of long lifespan, low power consumption, and fast response speed, so they are quickly replacing existing light sources.
  • Display devices generally implement various colors using a mixture of blue, green, and red colors.
  • a display device includes a plurality of pixels to implement various images, and each pixel has blue, green, and red subpixels. The color of a specific pixel is determined through the colors of these subpixels, and an image is created by combining these pixels.
  • micro LEDs are arranged on a plane corresponding to each subpixel, and numerous micro LEDs are mounted on one substrate.
  • micro LEDs are very small, less than 200 ⁇ m and even less than 100 ⁇ m, making it difficult to transfer all micro LEDs onto one circuit board.
  • a pixel module with a vertically stacked structure of blue, green, and red light-emitting elements is sometimes used, but it has the disadvantage of having a relatively low brightness of red light.
  • the problem to be solved by the present invention is to provide a pixel element with a new structure that can prevent the luminous intensity of red light from being reduced while reducing the number of micro LEDs mounted, and a display device having the same.
  • the problem to be solved by the present invention is to provide a pixel element with an improved structure that can further increase the brightness of red light and a display device having the same.
  • a pixel device includes a first light emitting device; a second light-emitting device disposed horizontally adjacent to the first light-emitting device; a first cover layer covering the first light emitting device and the second light emitting device; and connection layers disposed on the first cover layer and electrically connected to the first and second light-emitting devices, wherein the first light-emitting device includes a first light-emitting structure, and the second light-emitting device It includes a second light emitting structure and a third light emitting structure, wherein the first light emitting structure emits light with a peak wavelength longer than the peak wavelength of the light emitted from the second and third light emitting structures, and the second and third light emitting structures The structure emits light of different peak wavelengths.
  • the first light emitting structure may include an arsenide- or phosphide-based semiconductor layer
  • the second and third light-emitting structures may include a nitride-based semiconductor layer.
  • the second light emitting structure and the third light emitting structure may be stacked in a vertical direction.
  • the pixel device may further include an adhesive layer that couples the second light emitting structure and the third light emitting structure.
  • the second light emitting structure and the third light emitting structure may each include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, and the first conductivity type semiconductor layer of the second and third light emitting structures. may be electrically connected to each other, and the second conductive semiconductor layers of the second and third light emitting structures may be electrically spaced apart from each other.
  • the second light emitting device may include an electrode pad electrically connecting the first conductivity type semiconductor layers of the second and third light emitting structures, and one of the connection layers may be electrically connected to the electrode pad. there is.
  • the second light emitting device may include electrode pads electrically connected to the first conductive semiconductor layers of the second and third light emitting structures, respectively, and one of the connection layers is connected to the electrode pads.
  • the electrode pads can be electrically connected.
  • the third light emitting structure may be disposed on the second light emitting structure, and the third light emitting structure may emit light with a shorter peak wavelength than the second light emitting structure.
  • the pixel device may further include a substrate, the first and second light emitting devices may be disposed on the substrate, and an upper surface of the substrate facing the first and second light emitting devices may include a concavo-convex pattern. can do.
  • Lower surfaces of the first and second light emitting elements facing the substrate may have a concave-convex pattern.
  • the pixel device may further include a second cover layer covering the first cover layer and the connection layers, and the second cover layer may be disposed to partially expose the connection layers.
  • the second cover layer may be formed of the same material as the first cover layer.
  • the first and second cover layers may be formed of polyimide.
  • the second cover layer may cover some of the edges of the connection layers.
  • the first light-emitting device may further include a sub-light-emitting structure in addition to the first light-emitting structure, and the sub-light-emitting structure may emit light with a peak wavelength longer than the peak wavelength of the light emitted from the second and third light-emitting structures. You can.
  • the first light emitting structure and the sub light emitting structure may be bonded to each other using a tunnel layer.
  • the first light emitting structure and the sub light emitting structure may emit light of the same color.
  • a display device includes a circuit board; and a pixel element disposed on the circuit board, where the pixel element may be the pixel element described above.
  • a light emitting diode includes a first light emitting stack, a second light emitting stack located on top of the first light emitting stack, a third light emitting stack located on top of the second light emitting stack, and the first light emitting stack and the It may include an adhesive layer that bonds the second light emitting stack. At least a portion of the light emitted from the second light-emitting stack may pass through a region of the adhesive layer disposed on a side of the first light-emitting stack and an upper portion of the second light-emitting stack.
  • the first light emitting stack may include an area where at least a portion of the first light emitting stack does not overlap with the third light emitting stack when viewed from the top, and may be arranged so that at least a portion of the first light emitting stack overlaps with the second light emitting stack. Additionally, the first light emitting stack may be disposed on the outside to surround the second light emitting stack and the third light emitting stack, and the second light emitting stack and the third light emitting stack may be arranged to pass through the center of the light emitting diode. It could be.
  • FIG. 1A is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 1B is a schematic perspective view illustrating various display devices according to example embodiments.
  • FIG. 1C is a schematic perspective view illustrating another display device according to an exemplary embodiment.
  • FIG. 1D is a schematic perspective view illustrating another display device according to an exemplary embodiment.
  • Figure 2A is a schematic plan view for explaining a pixel device according to an example embodiment.
  • Figure 2B is a schematic cross-sectional view taken along line A-A' in Figure 2A.
  • Figure 2C is a schematic cross-sectional view taken along line B-B' in Figure 2A.
  • FIG. 3A is a schematic plan view for explaining a first light-emitting device according to an exemplary embodiment.
  • Figure 3B is a schematic cross-sectional view taken along line C-C' of Figure 3A.
  • FIG. 4A is a schematic plan view for explaining a second light-emitting device according to an exemplary embodiment.
  • Figure 4B is a schematic cross-sectional view taken along line D-D' in Figure 4A.
  • Figure 5 is a schematic cross-sectional view for explaining a second light-emitting device according to another embodiment of the present disclosure.
  • FIG. 6 is a schematic cross-sectional view illustrating a pixel device according to another embodiment of the present disclosure.
  • Figure 7 is a schematic cross-sectional view for explaining a first light-emitting device according to another embodiment of the present disclosure.
  • FIG. 8 is a schematic cross-sectional view illustrating a pixel device according to another embodiment of the present disclosure.
  • Figure 9 is a schematic plan view for explaining a pixel device according to another embodiment of the present disclosure.
  • Figure 10A is a diagram showing a stacked semiconductor layer according to one embodiment.
  • FIG. 10B is a diagram showing a step before forming the stacked semiconductor layer of FIG. 10A with a stacked semiconductor layer according to an embodiment.
  • FIG. 11A is a diagram for explaining a method of manufacturing a first light-emitting stack of a stacked semiconductor layer according to an embodiment.
  • FIG. 11B is a diagram for explaining a method of manufacturing a first light-emitting stack of a stacked semiconductor layer according to an exemplary embodiment.
  • FIG. 12 is a diagram for explaining a method of manufacturing a first light-emitting stack of a stacked semiconductor layer and a substrate according to an embodiment.
  • FIG. 13 is another diagram for explaining a method of manufacturing a first light-emitting stack of a stacked semiconductor layer and a substrate according to an embodiment.
  • Figure 14A is a cross-sectional view taken along the line E-E' of Figure 14B, according to one embodiment.
  • FIG. 14B is a top plan view of the planes of FIGS. 14A and 15 according to one embodiment.
  • FIG. 15 is a cross-sectional view taken along line F-F' of FIG. 14B according to one embodiment.
  • Figure 16A is a cross-sectional view taken along the line E-E' of Figure 16B, according to one embodiment.
  • FIG. 16B is a top plan view of the planes of FIGS. 16A and 15 according to one embodiment.
  • FIG. 17 is a cross-sectional view taken along line F-F' of FIG. 16B according to one embodiment.
  • Figure 18 is a schematic cross-sectional view to explain a pixel device according to another embodiment.
  • FIG. 19 is a schematic plan view showing the relative positions of some components of FIG. 18.
  • Figure 20 is a schematic cross-sectional view to explain a pixel device according to another embodiment.
  • Figure 21 is a schematic cross-sectional view to explain a pixel device according to another embodiment.
  • FIG. 1A is a schematic plan view for explaining a display device according to an example embodiment
  • FIGS. 1B, 1C, and 1D show various display devices 1000a, 1000b, 1000c, 1000d, and 1000e according to an example embodiment. These are schematic perspective views to explain.
  • the display device 10000 may include a panel substrate 2100 and a plurality of pixel modules 1000.
  • the display device 10000 is not particularly limited, but may be a smart watch 1000a, a wearable display device 1000b such as a VR headset or glasses, an AR display device 1000c such as augmented reality glasses, a micro LED TV or It may include an indoor or outdoor display device (1000d, 1000e) such as Nizzy.
  • the panel substrate 2100 and the plurality of pixel modules 1000 may be disposed within the display device.
  • the panel substrate 2100 may be formed of a material such as polyimide (PI), FR4, or glass, and may include a circuit for passive matrix driving or active matrix driving.
  • the panel substrate 2100 may include wiring and a resistor therein.
  • the panel substrate 2100 may include wiring, transistors, and capacitors. Additionally, the panel substrate 2100 may have pads on its top surface that can be electrically connected to a circuit.
  • a plurality of light emitting modules 1000 may be aligned on the panel substrate 2100.
  • the light emitting modules 1000 may be arranged at intervals from each other or may be arranged to be in close contact with each other.
  • the spacing between the light emitting modules 1000 may be set in consideration of the spacing between the pixel elements 100, which will be described later.
  • the spacing between two adjacent pixel elements 100 respectively disposed within adjacent light emitting modules 1000 may be substantially the same as the spacing between pixel elements 100 within one light emitting module 1000. You can. However, the present disclosure is not necessarily limited thereto.
  • the pixel device 100 will be described in detail with reference to FIGS. 2A to 2C.
  • FIG. 2A is a schematic plan view for explaining a pixel device according to an exemplary embodiment
  • FIG. 2B is a schematic cross-sectional view taken along line A-A' of FIG. 2A
  • FIG. 2C is a schematic cross-sectional view taken along line B-B' of FIG. 2A. This is a schematic cross-sectional view taken along .
  • the pixel device 100 includes a first light-emitting device 10R, a second light-emitting device 10GB, and connection layers 129a, 129b, 129c, and 129d. can do.
  • the pixel device 100 includes a transparent substrate 121, a surface layer 122, a light blocking layer 123, an adhesive layer 125, a first cover layer 127, or a second cover layer ( 131) may further be included.
  • the pixel device 100 includes first and second light emitting devices 10R and 10GB and provides one pixel capable of implementing various colors.
  • the first and second light emitting elements 10R and 10GB will be described in detail later with reference to FIGS. 3A, 3B, 4A, and 4B.
  • the transparent substrate 121 is a light-transmissive substrate such as PET, glass substrate, quartz, or sapphire substrate.
  • the transparent substrate 121 is disposed on the light emitting surface of the light emitting module 1000, and the light emitted from the light emitting elements 10R and 10GB is emitted to the outside through the transparent substrate 121.
  • the transparent substrate 121 may have an upper and lower surface.
  • the transparent substrate 121 may include a concavo-convex pattern 121p on the surface facing the light emitting elements 10R and 10GB, that is, on the top surface.
  • the uneven pattern 121p increases the beam angle by scattering the light emitted from the light emitting elements 10R and 10GB.
  • light emitted from the light emitting devices 10R and 10GB having different beam angle characteristics can be emitted at a uniform beam angle by the uneven pattern 121p. Accordingly, it is possible to prevent color difference from occurring depending on the viewing angle.
  • the uneven pattern 121p may be regular or irregular.
  • the uneven pattern 121P may have a pitch of 3 um, a diameter of 2.8 um, and a height of 1.8 um.
  • the uneven pattern 121p may be a pattern generally applied to a patterned sapphire substrate, but is not limited thereto.
  • Transparent substrate 121 may also include an anti-reflective coating, or may include an anti-glare layer or be treated with an anti-glare treatment.
  • the transparent substrate 121 may have a thickness of, for example, 50 ⁇ m to 300 ⁇ m. The thickness of the transparent substrate 121 may be greater than the thickness of each of the light emitting elements 10R and 10GB.
  • the transparent substrate 121 Since the transparent substrate 121 is disposed on the light emitting surface, the transparent substrate 121 does not include circuitry. However, the present disclosure is not limited to this and may include a circuit. Meanwhile, although one pixel element 100 is shown formed on one transparent substrate 121, a plurality of pixel elements 100 may be formed on one transparent substrate 121.
  • the surface layer 122 may cover the uneven pattern 121p of the transparent substrate 121.
  • the surface layer 122 may be formed along the shape of the concavo-convex pattern 121p.
  • the surface layer 122 may improve the adhesion of the light blocking layer 123 formed thereon.
  • the surface layer 122 may be formed of a silicon oxide film.
  • the surface layer 122 may be formed of a transparent substrate 121. Depending on the type, it may be omitted.
  • the light blocking layer 123 is formed on the upper surface of the transparent substrate 121.
  • the light blocking layer 123 may be in contact with the surface layer 122.
  • the light blocking layer 123 may include an absorbing material that absorbs light, such as carbon black. The light absorbing material prevents the light generated by the light emitting elements 10R and 10GB from leaking to the side in the area between the transparent substrate 121 and the light emitting elements 10R and 10GB, and improves the contrast of the display device. .
  • the light blocking layer 123 may have windows 123a, 123b, and 123c for the light propagation path so that the light generated by the light emitting devices 10R and 10GB is incident on the transparent substrate 121.
  • the transparent substrate 123a It may be patterned to expose the transparent substrate 121 on (121).
  • the width of the windows 123a, 123b, and 123c may be wider than the width of the light-emitting device, but is not limited thereto, and may be smaller than or equal to the width of the light-emitting device.
  • the window 123a of the light blocking layer 123 also defines the alignment position of the light emitting elements 10R and 10GB. Accordingly, separate alignment markers for defining the alignment positions of the light emitting elements 10R and 10GB can be omitted.
  • the present disclosure is not limited to this, and alignment markers are provided on the transparent substrate 121 or on the light blocking layer 123 or adhesive layer 125 to provide alignment positions of the light emitting devices 10R and 10GB. It could be.
  • the light blocking layer 123 may be omitted.
  • the adhesive layer 125 is attached to the transparent substrate 121.
  • the adhesive layer 125 is disposed between the upper surface of the transparent substrate 121 having the uneven pattern 121p and the light emitting elements 10R and 10GB.
  • the adhesive layer 125 may cover the light blocking layer 123.
  • the adhesive layer 125 may be attached to the front surface of the transparent substrate 121, but is not limited to this, and may be attached to a partial area to expose an area near the edge of the transparent substrate 121.
  • the adhesive layer 125 is used to attach the light emitting devices 10R and 10GB to the transparent substrate 121.
  • the adhesive layer 125 may fill the window 123a formed in the light blocking layer 123.
  • the adhesive layer 125 may be formed as a light-transmitting layer and transmits light emitted from the light-emitting devices 10R and 10GB.
  • the adhesive layer 125 may be formed using an organic adhesive.
  • the adhesive layer 125 may be formed using transparent epoxy.
  • the adhesive layer 125 may include a diffuser such as SiO2, TiO2, or ZnO to diffuse light.
  • the light diffusion material prevents the light emitting elements 10R and 10GB from being observed from the light emitting surface.
  • the adhesive layer 125 may cover a portion of the side surfaces of the light emitting elements 10R and 10GB. That is, a portion of the light-emitting elements 10R and 10GB may be buried inside the adhesive layer 125, and thus the light-emitting elements 10R and 10GB may be prevented from leaving, and further, the adhesive layer 125 It is possible to prevent moisture from penetrating into the interface between the light emitting elements 10R and 10GB. Meanwhile, the adhesive layer 125 covers the concavo-convex pattern 121p, and therefore may include regions with different thicknesses. Areas where the adhesive layer 125 has a large thickness improves the adhesion of the adhesive layer 125.
  • the light emitting elements 10R and 10GB may be peeled off due to the heat generated when the light emitting elements 10R and 10GB are driven, and the thick and thin areas of the adhesive layer 125 are mixed, causing the light emitting elements 10R and 10GB to be separated. , 10 GB) of heat-induced contraction and expansion can be accommodated to prevent delamination of light-emitting devices.
  • the first and second light emitting elements 10R and 10GB are disposed on the transparent substrate 121.
  • the first and second light emitting elements 10R and 10GB may be attached to the transparent substrate 121 by an adhesive layer 125 .
  • the first and second light emitting elements 10R and 10GB may be arranged to correspond to the windows 123a of the light blocking layer 123. If the light blocking layer 123 is omitted, alignment markers may be added to provide alignment positions of the light emitting devices 10R and 10GB.
  • the first and second light emitting devices 10R and 10GB may share one transparent substrate 121.
  • the first and second light emitting elements 10R and 10GB may be arranged adjacent to each other.
  • the first light emitting device 10R may be disposed in the first area of the pixel device 100, and the second light emitting device 10GB may be disposed in the second area of the pixel device 100.
  • the first light-emitting device 10R may include a first light-emitting structure that emits light with the longest peak wavelength within the pixel device 100, and the second light-emitting device 10GB may be longer than the first light-emitting device 10R. It may include second and third light emitting structures that emit light with a short peak wavelength. The second and third light emitting structures may emit light of different peak wavelengths.
  • the first and second light emitting elements 10R and 10GB may be arranged in a row, as shown in FIG. 2A.
  • the first light emitting structure may have a thickness greater than the thickness of each of the second and third light emitting structures. Additionally, the first surface of the first light emitting structure disposed in the first area may face the first surfaces of the second light emitting structure and the third light emitting structure disposed in the second area.
  • the vertical height of the first surface of the first light emitting structure may be less than the sum of the vertical heights of the first surfaces of the second and third light emitting structures disposed in the second area. Additionally, the peak wavelength of light emitted from the first region may be different from the peak wavelength of light emitted from the second region.
  • the color coordinates of the light emitted from the first region may be different from the color coordinates of the light emitted from the second region, and white light may be generated by simultaneously applying current to the first region and the second region.
  • the second light emitting structure may include an upper surface disposed to face the light transmitting substrate and a lower surface disposed on the opposite side of the upper surface.
  • a third light emitting structure may be stacked and disposed on the lower surface of the second light emitting structure.
  • the second light emitting structure and the third light emitting structure may be arranged so that at least part of the light emitting structure overlaps each other, and thus, miniaturization of the pixel device is possible.
  • the first light emitting structure of the first light emitting device 10R may have the smallest bandgap energy and emit red light.
  • the second light emitting structure of the second light emitting device (10GB) may have a band gap energy greater than that of the first light emitting structure and may emit green light.
  • the third light emitting structure of the second light emitting device (10GB) may have a band gap energy greater than that of the second light emitting structure and may emit blue light. Since the first light-emitting device 10R that emits red light does not overlap with a light-emitting structure that emits light of another peak wavelength, it can emit red light to the outside without light loss that may occur while passing through other light-emitting structures. Accordingly, the emission efficiency of red light can be increased.
  • the specific configuration of the first light-emitting device 10R will be described in detail later with reference to FIGS. 3A and 3B, and the specific configuration of the second light-emitting device 10GB will be described in detail with reference to FIGS. 4A and 4B.
  • the first cover layer 127 covers the first and second light emitting devices 10R and 10GB.
  • the first cover layer 127 has openings 127h exposing electrode pads of the light emitting elements 10R and 10GB.
  • the first cover layer 127 helps form the connection layers safely by constantly adjusting the height of the surface on which the connection layers 129a, 129b, 129c, and 129d are formed.
  • the first cover layer 127 may be formed of a material such as polyimide, epoxy molding compound, or silicone.
  • the first cover layer 127 may include a light reflective or light absorbing material.
  • the first cover layer 127 covering the first and second light emitting devices 10R and 10GB may be in contact with the adhesive layer 125 at its lower end, and accordingly, the light emitting devices 10r and 10GB may be connected to the adhesive layer 125. ) and the first cover layer 127, device deformation such as bending can be prevented, and damage can be prevented during the process of moving and mounting the pixel device 100.
  • the first cover layer 127 may be disposed in an area surrounded by the edge of the adhesive layer 125, but is not limited thereto.
  • the first cover layer 127 may be formed to partially expose the edge of the adhesive layer 125.
  • the first to fourth connection layers 129a, 129b, 129c, and 129d are formed on the first cover layer 127.
  • the first to fourth connection layers 129a, 129b, 129c, and 129d connect the electrode pads of the first and second light emitting elements 10R and 10GB through the openings 127h of the first cover layer 127. You can access (61a, 61b, 161a, 161b, 161c).
  • the first to fourth connection layers 129a, 129b, 129c, and 129d are electrically connected to the first and second light-emitting devices 10R and 10GB, and the first and second light-emitting devices 10R and 10GB It extends outside of the first and second regions where these are disposed.
  • the first connection layer 129a is electrically connected to the second conductivity type semiconductor layer of the first light emitting structure of the first light emitting device 10R
  • the second connection layer 129b is electrically connected to the second conductive semiconductor layer of the second light-emitting structure of the second light-emitting device 10GB
  • the third connection layer 129c is electrically connected to the third conductive semiconductor layer of the second light-emitting device 10GB. It can be electrically connected to the second conductive semiconductor layer of the light emitting structure
  • the fourth connection layer 129d can be electrically commonly connected to the first conductive semiconductor layers of the first and second light emitting devices 10R and 10GB. You can.
  • the first connection layer 129a is electrically connected to the first conductive semiconductor layer of the first light emitting structure of the first light emitting device 10R, and the second connection layer 129b is connected to the second light emitting device 10R. It is electrically connected to the first conductivity type semiconductor layer of the second light emitting structure of (10GB), and the third connection layer 129c is electrically connected to the first conductivity type semiconductor layer of the third light emitting structure of the second light emitting element (10GB).
  • the fourth connection layer 129d may be electrically connected to the second conductive semiconductor layers of the first and second light emitting devices 10R and 10GB.
  • the first to fourth connection layers 129a, 129b, 129c, and 129d may be formed together on the first cover layer 127 and may include, for example, Au.
  • the second cover layer 131 may be formed to have a thinner thickness than the first cover layer 127.
  • the sum of the thicknesses of the second cover layer 131 and the first cover layer 127 may be 1 um or more and 50 um or less, but is not limited thereto.
  • the second cover layer 131 may cover the side surface of the first cover layer 127 and the connection layers 129a, 129b, 129c, and 129d. Additionally, the second cover layer 131 may cover a portion of the adhesive layer 125.
  • the second cover layer 131 has openings 131a, 131b, 131c, and 131d exposing the connection layers 129a, 129b, 129c, and 129d, thereby defining pad areas of the pixel device 100. You can.
  • the pad areas may each be arranged close to the corners of the pixel device 100, and may be arranged symmetrically with respect to a center line passing through the center of the pixel device 100.
  • the pad areas may be formed outside the upper areas of the first and second light emitting devices 10R and 10GB so as not to overlap the first and second light emitting devices 10R and 10GB in the vertical direction.
  • the present disclosure is not necessarily limited thereto.
  • the length of at least one edge of the pad areas may be 25% or less of the length of at least one edge of the pixel device 100.
  • the edges of the connection layers 129a, 129b, 129c, and 129d may be covered with the second cover layer 131, and the pad areas may be covered by pads on the circuit board or a bonding material.
  • the second cover layer 131 may be a translucent material and may be formed of an organic or inorganic material.
  • the second cover layer 131 may be formed of the same material as the first cover layer 127. Accordingly, the interface formed within the pixel device 100 can be minimized, thereby preventing the occurrence of an air gap due to heat generated during driving.
  • the second cover layer 131 together with the first cover layer 127 may be formed of polyimide, in which case the connection layers 129a, 129b, 129c, and 129d exclude the pad areas. And the lower surface, side surfaces, and upper surface may all be surrounded by polyimide.
  • the pixel device 100 may be mounted on a circuit board using a bonding material such as solder, and the bonding material is a connection layer exposed to the openings 131a, 131b, 131c, and 131d of the second cover layer 131.
  • the pads 129a, 129b, 129c, and 129d and the pads on the circuit board may be bonded.
  • the pixel device 100 does not include separate bumps, and the connection layers 129a, 129b, 129c, and 129d are used as bonding pads.
  • the present invention is not limited to this, and bonding pads covering the openings 131a, 131b, 131c, and 131d of the second cover layer 131 may be further formed.
  • the bonding pads may be formed to partially cover the light emitting devices 10R and 10GB beyond the upper regions of the first to fourth connection layers 129a, 129b, 129c, and 129d.
  • the length W1 of one side of the pixel device 100 may be 300 ⁇ m or less, and the area of the pixel device 100 may be 300 ⁇ m ⁇ 300 ⁇ m or less.
  • the length (W2) of one side of each of the first light-emitting device 10R and the second light-emitting device 10GB may be 100um or less, and the area of each of them may be 100um ⁇ 100um or less, 50um ⁇ 50um or less, and further, 10um ⁇ 10um. It may be below.
  • the length W3 of one side of the opening of the second cover layer 131 may be 70 um or less. In one embodiment, W1>W2>W3.
  • the length (W1) of the pixel element 100 can be minimized. Additionally, when W2 is smaller than W3, when the pixel elements 100 are arranged adjacent to each other, the distance between the first area of one pixel element and the second area of another pixel element adjacent to it increases, making it difficult to increase the pixel density. . By making W2 larger than W3, the distance between adjacent pixel elements 100 can be reduced.
  • the light emitting devices (10R, 10GB) are described as being attached to the transparent substrate 121 by the adhesive layer 125, but the light emitting devices (10R, 10GB) are attached to the transparent substrate 121 by using another coupler instead of the adhesive layer 125.
  • 10R, 10GB) may be combined with the transparent substrate 121.
  • the light-emitting elements 10R and 10GB may be coupled to the transparent substrate 121 using spacers, and therefore, a gas or Can be filled with liquid.
  • An optical layer that transmits light emitted from the light emitting elements 10R and 10GB may be formed by these gases or liquids.
  • the adhesive layer 125 described above is also an example of an optical layer.
  • the optical layer is formed of a material different from the light emitting elements 10R and 10GB, for example, gas, liquid, or solid, and is therefore different from the material of the semiconductor layers within the light emitting elements 10R and 10GB.
  • the first area and the second area may have a square shape, but this embodiment is not limited thereto, and may have a rectangular shape other than a square.
  • the long sides of the first area and the second area may be arranged side by side so that they face each other.
  • the sizes of each light emitting structure may be different from each other, and preferably the light emitting structure disposed close to the transparent substrate 121 is larger. You can.
  • a pixel device 100 is provided in which light emitting devices 10R and 10GB are arranged on the same plane.
  • the pixel device 100 can implement light of various colors using light emitting devices (10R, 10GB).
  • the light emitting devices 10R and 10GB according to an embodiment will be described in detail.
  • FIG. 3A is a schematic plan view for explaining the light emitting device 10R according to an embodiment of the present disclosure
  • FIG. 3B is a schematic cross-sectional view taken along the cutting line C-C' of FIG. 3A.
  • the light emitting device 10R is a first light emitting structure including a first conductivity type semiconductor layer 21, an active layer 23, and a second conductivity type semiconductor layer 25, and an ohmic contact. It may include a layer 27, a first contact pad 53a, a second contact pad 53b, an insulating layer 59, a first electrode pad 61a, and a second electrode pad 61b.
  • the first light emitting structure that is, the first conductive semiconductor layer 21, the active layer 23, and the second conductive semiconductor layer 25, may be grown on the substrate.
  • the substrate may be a variety of substrates that can be used for semiconductor growth, such as a gallium nitride substrate, a GaAs substrate, a Si substrate, a sapphire substrate, and especially a patterned sapphire substrate.
  • the growth substrate can be separated from the semiconductor layers using techniques such as mechanical polishing, laser lift-off, and chemical lift-off.
  • the substrate may be, for example, a GaAs substrate, and may be removed from the first conductive semiconductor layer 21 using a chemical etching technique.
  • the first light emitting structure is aluminum gallium arsenide (AlGaAs), gallium arsenide phosphide (GaAsP), aluminum gallium indium phosphide (AlGaInP), or gallium phosphide. , GaP) and may emit red light.
  • AlGaAs aluminum gallium arsenide
  • GaAsP gallium arsenide phosphide
  • AlGaInP aluminum gallium indium phosphide
  • GaP gallium phosphide
  • the first conductivity type and the second conductivity type are of opposite polarity.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first conductivity type is p-type
  • the second conductivity type is n-type. do.
  • the first conductive semiconductor layer 21, the active layer 23, and the second conductive semiconductor layer 25 are to be grown on the substrate in a chamber using a known method such as metal organic chemical vapor deposition (MOCVD). You can. Additionally, the first conductivity type semiconductor layer 21 contains n-type impurities (e.g., Si, Ge, Sn), and the second conductivity type semiconductor layer 25 contains p-type impurities (e.g., Mg, Sr, Ba).
  • n-type impurities e.g., Si, Ge, Sn
  • p-type impurities e.g., Mg, Sr, Ba
  • the first conductivity type semiconductor layer 21 and the second conductivity type semiconductor layer 25 are each shown as a single layer, but these layers may be multiple layers and may also include a superlattice layer.
  • the active layer 23 may include a single quantum well structure or a multiple quantum well structure, and the composition ratio of the semiconductor is adjusted to emit a desired wavelength. For example, the active layer 23 may emit red light.
  • the second conductive semiconductor layer 25 and the active layer 23 may have a mesa structure and be disposed on the first conductive semiconductor layer 21.
  • the mesa includes the second conductivity type semiconductor layer 25 and the active layer 23, and may also include a portion of the first conductivity type semiconductor layer 21, as shown in FIG. 3B.
  • the mesa is located on a partial area of the first conductivity type semiconductor layer 21, and the upper surface of the first conductivity type semiconductor layer 21 may be exposed around the mesa.
  • the mesa is formed to expose the first conductivity type semiconductor layer 21 around the mesa.
  • a through hole may be formed through the mesa to expose the first conductivity type semiconductor layer 21.
  • the first conductive semiconductor layer 21 may have a concavo-convex pattern 21p due to surface texturing.
  • the uneven pattern 21p may be formed on the light emitting surface side of the first conductive semiconductor layer 21.
  • Surface texturing can be performed, for example, by patterning using a dry or wet etching process.
  • cone-shaped protrusions may be formed, the height of the cone may be 2 to 3um, the cone spacing may be 1.5 to 2um, and the bottom diameter of the cone may be about 3um to 5um.
  • the cone may also be truncated, in which case the top diameter of the cone may be about 2 to 3 um.
  • the uneven pattern 21p may include a first uneven pattern and a second uneven pattern additionally formed on the first uneven pattern.
  • the second concavo-convex pattern may be formed to have a smaller size than the first concavo-convex pattern.
  • the ohmic contact layer 27 is disposed on the second conductive semiconductor layer 25 and makes ohmic contact with the second conductive semiconductor layer 25.
  • the ohmic contact layer 27 may be formed as a single layer or multiple layers, and may be formed as a transparent conductive oxide film or a metal film.
  • the transparent conductive oxide film include ITO or ZnO
  • the metal film include metals such as Al, Ti, Cr, Ni, and Au, and alloys thereof.
  • the first contact pad 53a is disposed on the exposed first conductivity type semiconductor layer 21.
  • the first contact pad 53a may make ohmic contact with the first conductive semiconductor layer 21.
  • the first contact pad 53a may be formed of an ohmic metal layer that makes ohmic contact with the first conductive semiconductor layer 21.
  • the ohmic metal layer of the first contact pad 53a may be appropriately selected depending on the semiconductor material of the first conductive semiconductor layer 21.
  • the first contact pad 53a may be omitted.
  • the second contact pad 53b may be disposed on the ohmic contact layer 27.
  • the second contact pad 53b is electrically connected to the ohmic contact layer 27.
  • the second contact pad 53b may be omitted.
  • the insulating layer 59 covers the mesa, the ohmic contact layer 27, the first contact pad 53a, and the second contact pad 53b.
  • the insulating layer 59 has openings 59a and 59b exposing the first' contact pad 53a and the second contact pad 53b.
  • the insulating layer 59 may be formed as a single layer or multiple layers.
  • the insulating layer 59 may include a distributed Bragg reflector in which insulating layers with different refractive indices are stacked.
  • the distributed Bragg reflector may include at least two types of insulating layers selected from SiO2, Si3N4, SiON, TiO2, Ta2O5, and Nb2O5.
  • the distributed Bragg reflector reflects light emitted from the active layer 23.
  • the distributed Bragg reflector can exhibit high reflectivity over a relatively wide wavelength range, including the peak wavelength of light emitted from the active layer 23, and can be designed by considering the angle of incidence of light.
  • a distributed Bragg reflector may have a higher reflectivity for light incident at an angle of incidence of 0 degrees compared to light incident at other angles of incidence.
  • a distributed Bragg reflector may have a higher reflectivity for light incident at a specific angle of incidence compared to light incident at a 0 degree angle of incidence.
  • a distributed Bragg reflector may have a higher reflectivity for light incident at an angle of incidence of 10 degrees compared to light incident at an angle of incidence of 0 degrees.
  • the first electrode pad 61a and the second electrode pad 61b are disposed on the insulating layer 59.
  • the first electrode pad 61a may extend from the top of the first contact pad 53a to the top of the mesa, and the second electrode pad 61b may be disposed in the upper area of the mesa.
  • the first electrode pad 61a may be connected to the first contact pad 53a through the opening 59a, and the second electrode pad 61b may be electrically connected to the second contact pad 53b.
  • the first electrode pad 61a may directly make ohmic contact with the first conductive semiconductor layer 21, and in this case, the first contact pad 53a may be omitted. Additionally, when the second contact pad 53b is omitted, the second electrode pad 61b can be directly connected to the ohmic contact layer 27.
  • the first and/or second electrode pads 61a and 61b may be formed of a single-layer or multi-layer metal.
  • Materials for the first and/or second electrode pads 61a and 61b may include metals such as Al, Ti, Cr, Ni, and Au, and alloys thereof.
  • the light emitting device 10R may further include a layer having an additional function in addition to the above-described layers.
  • various layers may be further included, such as a reflective layer to reflect light, an additional insulating layer to insulate certain components, and an anti-solder layer to prevent diffusion of solder.
  • the mesa when forming a flip-chip type light emitting device, can be formed in various shapes, and the positions or shapes of the first and second electrode pads 61a and 61b can also be changed in various ways. Additionally, the ohmic contact layer 27 may be omitted, and the second contact pad 53b or the second electrode pad 61b may directly contact the second conductivity type semiconductor layer 25.
  • the first light emitting device 10R has a flip chip structure as an example, but the present invention is not limited thereto and may be a light emitting device with a horizontal structure.
  • FIG. 4A is a schematic plan view for explaining a second light emitting device (10GB) according to an embodiment of the present disclosure
  • FIG. 4B is a schematic cross-sectional view taken along the cutting line D-D' of FIG. 4A.
  • the second light emitting device (10GB) is a second light emitting structure including a first conductivity type semiconductor layer 31, an active layer 33, and a second conductivity type semiconductor layer 35, It includes a third light emitting structure including a first conductive semiconductor layer 41, an active layer 43, and a second conductive semiconductor layer 45.
  • the second light emitting device (10GB) includes ohmic contact layers 37 and 47, first contact pads 153a and 155a, second contact pads 153b and 155b, and electrode pads 161a, 161b, and 161c. , an adhesive layer 34, and an insulating layer 159.
  • the active layer 43 of the third light emitting structure may have a longer peak wavelength than the active layer 33 of the second light emitting structure.
  • the third light emitting structure may emit green light
  • the second light emitting structure may emit blue light.
  • the second light emitting structure may emit light with a longer wavelength than the third light emitting structure in order to control the relative intensity of light emitted from the second light emitting structure and the third light emitting structure.
  • the second light emitting structure may emit green light
  • the third light emitting structure may emit blue light. Accordingly, the intensity of light emitted from the third light-emitting structure can be lowered and the intensity of light emitted from the second light-emitting structure can be increased.
  • the semiconductor layers in the second and third light emitting structures may be selected to emit light at a desired peak wavelength.
  • the first conductive semiconductor layers 31 and 41 and the second conductive semiconductor layers 33 and 43 may be formed as a single layer or multiple layers, and the active layers 33 and 43 may have a single quantum well structure or It can have a multiple quantum well structure.
  • the semiconductor layers may include indium gallium nitride (InGaN), gallium nitride (GaN), gallium phosphide (GaP), aluminum gallium indium phosphide (AlGaInP), or aluminum gallium phosphide (AlGaP).
  • the semiconductor layers may include gallium nitride (GaN), indium gallium nitride (InGaN), or zinc selenide (ZnSe).
  • the ohmic contact layer 37 is disposed on the second conductive semiconductor layer 35 and makes ohmic contact with the second conductive semiconductor layer 35.
  • the ohmic contact layer 37 may be formed as a single layer or multiple layers, and may be formed as a transparent conductive oxide film or a metal film. Examples of the transparent conductive oxide film include ITO or ZnO, and examples of the metal film include metals such as Al, Ti, Cr, Ni, and Au, and alloys thereof.
  • the ohmic contact layer 37 may be formed of a light-transmissive material to transmit light generated in the third light-emitting structure.
  • the ohmic contact layer 47 is disposed on the second conductive semiconductor layer 45 and makes ohmic contact with the second conductive semiconductor layer 45.
  • the ohmic contact layer 47 may be formed as a single layer or multiple layers, and may be formed as a transparent conductive oxide film or a metal film.
  • the transparent conductive oxide film include ITO or ZnO
  • the metal film include metals such as Al, Ti, Cr, Ni, and Au, and alloys thereof.
  • the adhesive layer 34 may combine the second light emitting structure and the third light emitting structure.
  • the adhesive layer 34 may include an optically clear adhesive (OCA), for example, epoxy, polyimide, SU8, spin-on-glass (SOG), benzocyclobutene (BCB), The present disclosure is not limited thereto.
  • OCA optically clear adhesive
  • SOG spin-on-glass
  • BCB benzocyclobutene
  • the first contact pads 153a and 155a are disposed on the first conductive semiconductor layers 31 and 41, respectively, and may make ohmic contact with them.
  • a partial area of the first conductive semiconductor layer 31 may be exposed, and a first contact pad 153a may be formed on the exposed first conductive semiconductor layer 31.
  • a partial area of the first conductive semiconductor layer 41 may be exposed, and a first contact pad 155a may be formed on the exposed first conductive semiconductor layer 41.
  • the second contact pads 153b and 155b are electrically connected to the second conductive semiconductor layers 33 and 43.
  • the second contact pads 153b and 155b may be formed on the ohmic contact layers 37 and 47, respectively.
  • the insulating layer 159 may cover the second light emitting structure and the third light emitting structure, and may include ohmic contact layers 37 and 47, first contact pads 153a and 155a, and second contact pads 153b and 155b. ) can be covered.
  • the insulating layer 159 may also cover the side surface of the first conductive semiconductor layer 31.
  • the insulating layer 159 may have openings 159a, 159b, 159c, 159d exposing the first contact pads 153a, 155a and the second contact pads 153b, 155b to allow electrical connection to them. there is.
  • the electrode pads 161a, 161b, and 161c are formed on the insulating layer 159 and may be electrically connected to the first contact pads 153a and 155a and the second contact pads 153b and 155b.
  • the electrode pad 161a may electrically connect the first contact pad 153a and the first contact pad 155a. Accordingly, the first conductive semiconductor layer 31 and the first conductive semiconductor layer 41 may be electrically connected to each other.
  • the electrode pad 161b can be electrically connected to the second contact pad 153b, and the electrode pad 161c can be electrically connected to the second contact pad 155b.
  • the electrode pads 161a, 161b, and 161c are electrically spaced apart from each other.
  • the fourth connection layer 129d is connected to the electrode pad 161a and is electrically common to the first conductive semiconductor layers 31 and 41 of the second light emitting device 10GB. You can connect.
  • the third light emitting structure may have a smaller area than the second light emitting structure.
  • electrical connection may be achieved through the first conductivity type semiconductor layer 31, the ohmic contact layer 37, and contact holes exposing the first conductivity type semiconductor layer 41, in which case, The external areas of the second light emitting structure and the third light emitting structure may be the same.
  • the second light emitting device (10GB) can be formed at the wafer level using wafer bonding technology. After the first conductive semiconductor layer 31 is separated from the growth substrate, irregularities 31p may be formed on the exposed surface, and the irregularities 31p may be used to emit light from the second and third light emitting structures. The beam angle of light can be adjusted. Furthermore, light extraction efficiency can be improved by using light scattering due to the unevenness 31p.
  • the luminous intensity of red light can be improved by arranging the first light-emitting device 10R, which emits red light, independently from the second light-emitting device 10GB, which emits green light and blue light. Furthermore, by disposing the second light emitting device 10GB having a stacked structure of the second light emitting structure and the third light emitting structure, the pixel device 100 can be miniaturized and the mounting process of the light emitting devices can be further simplified.
  • the pixel element 100 is disposed on a circuit board 1001 and mounted on a panel board 2100.
  • a plurality of pixel elements 100 are disposed on a circuit board 1001 to form a light emitting module 1000. Since the light emitting module 1000 is formed and pixels are placed on the panel substrate 2100, the light emitting module 1000 can be repaired or replaced after checking for defective pixels within each light emitting module 1000. Since the light emitting module can be replaced or repaired, there is no need to repair or discard the entire display device, thereby reducing cost losses due to defects.
  • the light emitting module 1000 is described as being mounted on the panel board 2100, but the light emitting modules 1000 are mounted in a cabinet, and a plurality of cabinets on which the light emitting modules 1000 are mounted are placed on the panel board. It can also be mounted on (2100).
  • FIG. 5 is a schematic cross-sectional view illustrating a second light-emitting device according to another embodiment of the present disclosure
  • FIG. 6 is a schematic cross-sectional view illustrating a pixel device according to another embodiment of the present disclosure.
  • the second light emitting device is generally similar to the second light emitting device (10GB) described with reference to FIGS. 4A and 4B, but is located on the first contact pads 153a and 155a, respectively. There is a difference in that the electrode pads 161a' and 161a'' are provided. Since the electrode pads 161a' and 161a" are provided on the first contact pads 153a and 155a, respectively, there is no need for the first contact pads 153a and 155a to be disposed adjacent to each other, thereby providing process margin. degree increases.
  • connection layer 129d may be electrically connected to both the electrode pads 161a' and 161a" through the openings 127h of the first cover layer 127. Accordingly, , the electrode pads 161a' and 161a" may be electrically connected to each other, and therefore, the first conductivity type semiconductor layers 31 and 41 may be electrically connected to each other.
  • FIG. 7 is a schematic cross-sectional view illustrating a first light-emitting device 10R' according to another embodiment of the present disclosure
  • FIG. 8 is a schematic cross-sectional view illustrating a pixel device according to another embodiment of the present disclosure. am.
  • the first light emitting device 10R' is generally similar to the first light emitting device 10R described with reference to FIGS. 3A and 3B, but has a plurality of active layers 23a and 23b. There is a difference in what is included. That is, the first light emitting device 10R' may include a first light emitting structure including the active layer 23a and a sub light emitting structure including the active layer 23b. The active layer 23b of the sub light emitting structure may also emit light with a longer wavelength than the peak wavelength of the light emitted from the second light emitting structure and the third light emitting structure.
  • the active layers 23a and 23b may be formed of a semiconductor material as described with reference to FIGS. 3A and 3B.
  • the first light emitting structure and the sub light emitting structure may be coupled to each other through a tunnel layer and may operate together. Therefore, for example, when the active layers 23a and 23b emit light with the same or similar peak wavelength, the intensity of light emitted from the first light emitting device 10R' can be increased. As shown in FIG. 8, the first light emitting device 10R' may be mounted on the pixel device instead of the first light emitting device 10R.
  • the connection layer 129a can be electrically connected to the second conductive semiconductor layer 25 of the sub light-emitting structure, and the first conductive semiconductor layer 21 is connected to the connection layer 129d, as shown in FIG. 2C. Can be connected electrically.
  • Figure 9 is a schematic plan view for explaining a pixel device according to another embodiment of the present disclosure.
  • the pixel device according to this embodiment is generally similar to the pixel device 100 described with reference to FIGS. 2A, 2B, and 2C, but the second cover layer 131' is different from the first cover layer. There is a difference in partially covering (127) and the connection layers (129a, 129b, 129c, 129d).
  • the second cover layer 131' covers the central area of the pixel device in the horizontal and vertical directions while exposing the corner areas.
  • the second cover layer 131' does not cover the connection layer regions adjacent to the edges of the pixel device. Accordingly, the area of the upper surface of the connection layers exposed to the outside, that is, the area of the pad areas, can be further increased. That is, the length W3' of the pad areas may be larger than the length W3 of the pad area in the pixel device of FIG. 2A. Therefore, it is possible to secure a sufficient pad area while miniaturizing the pixel device.
  • FIG. 10A illustrates a light emitting device disposed on a first substrate (S).
  • the light-emitting device includes a first light-emitting stack 210, a second light-emitting stack 220 located below the first light-emitting stack 210, and the second light-emitting stack ( It includes a third light emitting stack 230 located below 220).
  • the first light emitting stack 210 includes a first conductive semiconductor layer 211, an active layer 212, and a second conductive semiconductor layer 213.
  • the second light emitting stack 220 includes a first conductive semiconductor layer 221, an active layer 222, and a second conductive semiconductor layer 223.
  • the third light emitting stack 230 includes a first conductive semiconductor layer 231, an active layer 232, and a second conductive semiconductor layer 233. Additionally, the active layers 212, 222, and 232 of each light emitting stack 210, 220, and 230 emit different peak wavelengths. For example, by performing the process of bonding the light emitting stacks formed on each wafer in a stacked manner and separating them into individual chips at once, the process time can be shortened by reducing the process of cutting each light emitting stack individually into one.
  • the first light emitting stack 210 may emit the longest peak wavelength. Preferably, it may be a layer that emits red light. It may include at least one of the following materials: InGaN, InAlGaN, GaN, AlGaN, AlGaAs, GaAsP, AlGaInP, and GaP. However, it is not limited to these materials and any material that can emit red light is possible.
  • the second light emitting stack 220 may emit a shorter peak wavelength than the first light emitting stack 210 . Preferably, it may be a semiconductor layer that emits green light.
  • the second light emitting stack 220 may include at least one of materials such as GaN, InGaN, AlGaN, InGaN, GaP, AlGaInP, AlGaP, etc., but is not limited thereto.
  • the third light emitting stack 230 may emit the shortest peak wavelength. It may be a semiconductor layer that emits blue light.
  • the third light-emitting stack 230 may include a semiconductor material that emits blue light, such as GaN, InGaN, or ZnSe, but is not limited thereto. Additionally, the color of light emitted from each stacked semiconductor layer is not limited to this, and various semiconductor layers can be combined and stacked.
  • a third light-emitting stack 230 is disposed on the first substrate S, and the first substrate S is used to epitaxially grow the third light-emitting stack 230, for example, a semiconductor layer that emits blue light.
  • a substrate that can be used may be a sapphire substrate. It is not limited to a sapphire substrate and may include various other transparent insulating materials.
  • the first substrate S may include glass, quartz, silicon, organic polymer, or an organic-inorganic composite material, such as silicon carbide (SiC), gallium nitride (GaN), or phosphorus nitride. It may be diium gallium (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (AlN), gallium oxide (Ga 2 O 3 ), or a silicon substrate.
  • the first substrate S may include irregularities on the upper surface and may be, for example, a patterned sapphire substrate. By including irregularities on the upper surface, the extraction efficiency of light generated in the third light emitting stack 230 in contact with the first substrate (S) can be increased. In another embodiment, the first substrate S may be removed.
  • FIG. 10B is a diagram showing the first light emitting stack 210 before being bonded to the second light emitting stack 220 and the third light emitting stack 230.
  • the first light emitting stack 210 may emit the longest wavelength among the plurality of light emitting stacks and may be, for example, a semiconductor layer that emits red light.
  • the second substrate (G) may be a growth substrate made of a different material from the first substrate (S).
  • the second substrate (G) may be GaAs. However, it is not limited to this.
  • a lower contact layer is formed on the second semiconductor layers 223 and 233 of the second light emitting stack 220 and the third light emitting stack 230.
  • Fields 242 and 243 may be arranged.
  • a second adhesive layer 252 may be disposed between the lower contact layers 242 and 243 to bond the second light emitting stack 220 and the third light emitting stack 230.
  • the second adhesive layer 252 may include a non-conductive material that transmits light.
  • it may include an optically clear adhesive (OCA), and more specifically, it may include epoxy, polyimide, SU8, spin-on, glass (SOG), and benzocyclobutene (BCB). It is not limited.
  • an adhesion reinforcement layer may be further included between the second light emitting stack 220 and the second adhesive layer 252.
  • the adhesion reinforcement layer may be disposed between the second adhesive layer 252 and the second lower contact layer 242 to adhere them.
  • the adhesion reinforcement layer prevents the second light-emitting stack 220 from being separated from the second adhesive layer 252 in a process involving rapid stress changes, such as a laser lift-off process, and further prevents the second light-emitting stack from breaking. can do.
  • the adhesion reinforcement layer may be formed of, for example, a silicon oxide film, but is not limited thereto.
  • an adhesion reinforcement layer may be further included between the second adhesive layer 252 and the third light emitting stack 230, and more specifically, between the second adhesive layer 252 and the third lower contact layer 243. You can. Additionally, the adhesion reinforcement layer may have a thickness smaller than that of the second and third lower contact layers 242 and 243, for example, about 100 nm.
  • roughness (R) may be formed on the first conductive semiconductor layer 221 of the second light emitting stack 220.
  • the shape and size of roughness (R) can be formed in various ways, for example, wave type, embossing type, zigzag type, etc. and can be patterned in various shapes.
  • roughness (R) is not necessarily necessary and may be formed as a flat surface.
  • the growth substrate (G), that is, the second substrate (G), of the first light-emitting stack 210 is removed, and the second adhesive layer 252 is formed below the first lower contact layer 241 of the first light-emitting stack 220.
  • the first adhesive layer 251 may be disposed to bond the first light emitting stack 210 to the second and third light emitting stacks 220 and 230.
  • Roughness (R') can also be formed on the exposed first conductive semiconductor layer 211.
  • the shape and size of roughness (R') can be formed in various ways. For example, it can be patterned in various ways such as wave type, embossing type, zigzag type, etc. and can include various shapes, and can also have a regular shape. , Alternatively, it may have an irregular shape.
  • R roughness (R', By forming R), the probability of light being totally reflected when emitted to the outside and re-entering the inside of the semiconductor layer can be reduced. Therefore, light efficiency can be improved by allowing light to be efficiently emitted from the inside of the semiconductor layer to the outside.
  • a portion of the first light emitting stack 210 may be removed through an etching process or the like. As a portion of the first light emitting stack 210 is removed, the first lower contact layer 241 disposed below the removed portion of the first light emitting stack 210 may be exposed. However, it is not limited to removing only the first light emitting stack 210, and the first lower contact layer 241 can be removed, or even the first adhesive layer 251 disposed below the first lower contact layer 241. It may be removed.
  • the partial area of the first light emitting stack 210 to be removed may be the central area of the first light emitting stack 210, but is not necessarily limited thereto, and may be disposed to be biased to one side to adjust the viewing angle or light emission intensity. 1 Some areas of the light emitting stack 210 may be removed.
  • roughness may be formed on the exposed surface of the first lower contact layer 241.
  • the shape and size of roughness can be formed in various ways. For example, it can be patterned in various shapes such as wave type, embossing type, zigzag type, etc. It can have a regular shape, and on the other hand, it can have an irregular shape. It may have a shape. By forming roughness on the surface, light can be extracted efficiently, improving light efficiency.
  • the first lower contact layer 241 may include a transparent conductive material that transmits light.
  • the lower contact layer is disposed on one side of the first, second, and third light emitting stacks 210, 220, and 230, for example, the first, second, and third lower contact layers 241, 242, and 243.
  • ) may include transparent conductive oxide (ITO), for example, SnO, InO2, ZnO, ITO, ITZO, etc., but is not limited thereto, and may optionally not include a lower contact layer.
  • ITO transparent conductive oxide
  • the first lower contact layer 241 may be thinner than the second and third lower contact layers 242 and 243.
  • first lower contact layer 241 may be formed to a thickness of approximately 240 nm
  • second and third lower contact layers 242 and 243 may be formed to a thickness of approximately 300 nm.
  • each lower contact layer can selectively form roughness to improve light extraction efficiency.
  • the side surface of the first light emitting stack 210 may include a reflective layer 214 that is an insulating material and includes a light reflective material.
  • the reflective layer 214 may include various organic or inorganic insulating materials such as SiO 2 , SiNx, Al 2 O 3 , TiO 2 , and the like, and may include a distributed Bragg reflector (DBR).
  • DBR distributed Bragg reflector
  • it may have a single-layer structure or a multi-layer structure formed of two or more insulating layers having different refractive indices.
  • the material is not limited to this, and can be any material that can reflect light and has insulating properties.
  • the reflective layer 214 reflects the light emitted from the first light emitting stack 210 and irradiated in the side direction, so that the light is not dispersed in the side direction and can be extracted in the direction in which the light is emitted, that is, in the upper direction. It may be a material that can increase luminous efficiency.
  • the side surface of the first light emitting stack 210 may be in the form of a slop inclined at a predetermined angle. By sloping the side of the first light emitting stack 210 on which the reflective layer 214 is applied, cracks, etc. can be prevented when depositing the reflective layer 214, thereby improving reliability and efficiency of product characteristics.
  • a third adhesive layer 253 may be disposed to cover the side surfaces of the stack 210 and the top of the first light emitting stack 210 .
  • the third adhesive layer 253 allows the third substrate S' to be adhered to the top of the first light emitting stack 210, so that the third substrate S' can be placed at the top in the direction in which light is emitted. You can. Additionally, the first substrate S disposed below the third light emitting stack 230 can be removed and a post-process can be performed.
  • the third adhesive layer 253 is made of a light-transmitting material so that the light emitted from the first, second, and third light-emitting stacks 210, 220, and 230 can pass through and be emitted in the third substrate S' direction. can be formed.
  • it is an insulating material, it may have adhesive properties capable of bonding the first light emitting stack 210 and the third substrate S'.
  • This characteristic is also a characteristic of the first and second adhesive layers 251 and 252 as described above, and may be made of the same material as the first and second adhesive layers 251 and 252.
  • the present invention is not limited to this, and the first, second, and third adhesive layers 251, 252, and 253 may be formed of different materials.
  • the third adhesive layer 253 may have a different thickness in the area where it overlaps the first light-emitting stack 210 and the thickness in the area where it does not overlap the first light-emitting stack 210 .
  • the thickness in the area that overlaps the first light-emitting stack 210 may be thinner, and the thickness in the area that does not overlap the first light-emitting stack 210 may be relatively thicker. Therefore, the light generated from the first light-emitting stack 210 is effectively transmitted and emitted, and in some areas of the third adhesive layer 253 formed with a relatively thick thickness, the third adhesive layer 253 can serve as a light blocker. Therefore, it is possible to prevent light emitted from the second and third light emitting stacks 220 and 230 from being incident on the first light emitting stack 210 and being absorbed or interfered with light.
  • FIG. 14A and 15 rotate FIG. 13 by 180 degrees to show that among the first, second, and third light emitting stacks 210, 220, and 230, the first light emitting stack 210 is the first and second light emitting stacks 220, 230)
  • a stacked light emitting diode that is, the first, second, and third light emitting stacks 210, 220, is formed through an etching process, a deposition process, etc. of the first, second, and third light emitting stacks 210, 220, and 230. , 230), first to fourth electrode pads 271, 272, 273, and 274 may be formed to supply electricity.
  • first light emitting stack 210 As the second and third light emitting stacks 220 and 230 are etched, at least a portion of the first light emitting stack 210, more specifically, a first lower contact layer disposed on one surface of the first light emitting stack 210 ( 241) may be exposed.
  • the first light emitting stack 210 when viewed from the top, that is, on the planar side of the stacked light emitting diode, the first light emitting stack 210 may be arranged not to overlap the second and third light emitting stacks 220 and 230. In other words, it may include an area that does not overlap with the second and third light emitting stacks 220 and 230 of the first light emitting stack 210 . That is, at least some of the light from the second light emitting stack 220 or the third light emitting stack 230 may be emitted to the outside without passing through the first light emitting stack 210.
  • the light generated from the second light-emitting stack 220 passes through the area of the third adhesive layer 253 disposed on the side of the first light-emitting stack 210 and the top of the second light-emitting stack 220. may be released. Therefore, as the first light emitting stack 210 and the third light emitting stack 230 are arranged so as not to overlap, the light emitted from the light emitting stacks forms a travel path for the light to be emitted to the outside, that is, a light emitting stack layer through which the light must pass. You can reduce it, thereby increasing the light extraction effect by efficiently shortening the path of light travel. In addition, by maximizing the area of the stacked light emitting diode, the light emitting area can be maximized, thereby improving light efficiency.
  • the second light emitting stack 220 and the third light emitting stack 230 may be arranged to overlap.
  • the first light emitting stack 210 and the second light emitting stack 220 may overlap each other. Additionally, according to another embodiment, at least some areas of the first, second, and third light emitting stacks 210, 220, and 230 may be arranged to overlap each other, or at least some areas may be arranged not to overlap each other.
  • the overlapping area may overlap at least a portion adjacent to the outer edge of the first light emitting stack 210 . Therefore, the overlapping area is minimized, which is effective in improving light extraction.
  • FIG. 14B is a top view of Figures 14A and 15. That is, FIG. 14A is a cross-sectional view showing a cross-section along the E-E' direction of FIG. 14B, and FIG. 15 is a cross-sectional view showing a cross-section along the F-F' direction of FIG. 14B.
  • the first light emitting stack 210 may be exposed without overlapping the second and third light emitting stacks 220 and 230 when viewed from a plan view. there is.
  • the first light emitting stack 210 may be disposed on the outer portion of the light emitting diode on which the first, second, and third light emitting stacks 210, 220, and 230 are stacked, and the first light emitting stack 210 may be disposed in the center as described above.
  • 210 is removed, at least a partial area of the second light emitting stack 220 and the third light emitting stack 230 may be exposed.
  • the first light emitting stack 210 when viewed from the top, may be disposed on the outside to surround the second light emitting stack 220 and the third light emitting stack 230.
  • the light emitting stack 230 can be placed in a central location than the first light emitting stack 210. More specifically, the first light emitting stack 210 does not pass through the center of the stacked light emitting diode, and the second and third light emitting stacks 220 and 230 can be arranged to pass through the center of the stacked light emitting diode. there is. Accordingly, it is possible to secure the widest area of the first light emitting stack 210 and improve light emission efficiency by minimizing the area through which the light emitted from the first light emitting stack 210 passes through other light emitting stacks.
  • the area occupied by the first light emitting stack 210 is the area occupied by the second light emitting stack 220 and the third light emitting stack 230, that is, the stacked type light emitting diode. It may be larger than the area of the center of the light emitting diode.
  • the light emitting stack with a relatively low luminous intensity for example, the first light emitting stack 210 with a lower luminous intensity than the second and third light emitting stacks 220 and 230, is arranged to have the widest light emitting area, so that the first, By reducing the difference in the amount of light emitted from each of the second and third light emitting stacks 210, 220, and 230, the light intensity can be efficiently adjusted, thereby maximizing light efficiency.
  • a full color display device can be implemented by stacking light emitting diodes that emit red, green, and blue to display three primary color pixels. At this time, by placing a light emitting stack with insufficient brightness in the first light emitting stack 210, the light emitting area can be maximized and the light intensity can be increased. Therefore, by reducing the difference in luminous intensity between the red, green, and blue light emitting stacks, the luminous intensity can be efficiently controlled, thereby improving luminous efficiency and improving product quality.
  • the area of the first light emitting stack 210 may be arranged to be smaller than the areas of the second and third light emitting stacks 220 and 230. You can.
  • the luminous intensity of the light emitted from the second light emitting stack 220 and the third light emitting stack 230 may be less than the luminous intensity of the light emitted from the first light emitting stack 210.
  • the luminous intensity of the first light emitting stack 210 is the highest, it is placed on the outer portion with the smallest area to reduce the amount of light emitted from the first, second, and third light emitting stacks 210, 220, and 230.
  • the outer area and central area of the light emitting diode may be similar.
  • the light emitting areas occupied by the light emitting stacks may be similarly arranged.
  • the shape of the center of the stacked light emitting diode is not limited, and some have angles, for example, squares, triangles, etc. It can be formed in various shapes, such as a polygonal shape such as a hexagon, octagon, or rhombus, or a partially curved shape, for example, a circular or oval shape.
  • the second light emitting stack 220 when removing a portion or the center of the first light emitting stack 210, the second light emitting stack 220 is also removed. can do. Even the second light emitting stack 220 may be removed, exposing a portion of the first light emitting stack 210 or the second lower contact layer 242 in the center. In addition, a portion or center of the first light emitting stack 210, that is, the space where the first and second light emitting stacks 210 and 220 are removed, and the sides of the first and second light emitting stacks 210 and 220 are covered.
  • the third substrate S' can be bonded to the first light emitting stack 210 by placing a third adhesive layer 253 to cover the top of the first light emitting stack 210.
  • the third light emitting stack 230 can be placed on top.
  • the second lower contact layer 242 formed in may be exposed to the outer portion of the stacked semiconductor layer.
  • the third light emitting stack 230 is disposed at the top of the center of the stacked light emitting diode, and the second light emitting stack 220 and the first light emitting stack 210 are sequentially placed on the outer portion surrounding the third light emitting stack 230. It can be arranged in a stacked manner.
  • At least a portion of the third light emitting stack 230 may include a region that does not overlap the first light emitting stack 210 .
  • the movement path for light to be emitted to the outside that is, the light emitting stack layer that must pass through, can be reduced, thereby reducing the light movement path. Light extraction can be efficiently improved by minimizing the probability that light may be extinguished inside the semiconductor layer.
  • the first light emitting stack 210 and the second light emitting stack 220 may be arranged to overlap at least a portion of the light emitting stack 210 . Additionally, the first, second, and third light emitting stacks 210, 220, and 230 may be arranged so that at least part of them overlaps each other, or at least part of the light emitting stacks 210, 220, and 230 may be arranged so that at least part of them is not overlapped.
  • the area occupied by the third light emitting stack 230 may be smaller or larger than the area occupied by the first and second light emitting stacks 210 and 220.
  • the outer area of the stacked light emitting diode may be smaller or larger than the central area of the stacked light emitting diode.
  • the light efficiency can be improved by selectively maximizing the invention area occupied by the light emitting stack with insufficient luminous intensity among the first, second, and third light emitting stacks 210, 220, and 230.
  • the shape of the third light emitting stack 230 that is, the shape of the center of the stacked light emitting diode, is not limited and can be formed in various ways.
  • the first, second, and third light emitting stacks 210, 220, and 230 are stacked and electrically connected.
  • the sides of (210, 220, 230) may be formed in a step shape.
  • the side step shapes of the first, second, and third light emitting stacks 210, 220, and 230 may include various shapes. For example, it may include an inclined shape with a predetermined angle.
  • first to fourth electrode pads 271, 272, 273, and 274 are formed on the upper sides of the light emitting stacks.
  • the first and second insulating layers 261 and 262 are formed on the sides of the first, second and third light emitting stacks 210, 220 and 230 and the first, second and third lower contact layers 241, 242, 243) and the first to fourth electrode pads 271, 272, 273, 274, and insulates the first to fourth electrode pads 271, 272, 273, 274 and the first to fourth electrode pads 271, 272, 273, 274. It can be arranged to insulate between the connection electrodes (271, 272, 273, and 274).
  • the first and second insulating layers 261 and 262 may include a reflective material.
  • the insulating layers may include various organic or inorganic insulating materials such as SiO2, SiNx, Al2O3, TiO2, etc., and at least one of the insulating layers may include a distributed Bragg reflector (DBR).
  • DBR distributed Bragg reflector
  • it may have a single-layer structure or a multi-layer structure formed of two or more insulating layers having different refractive indices.
  • the material is not limited to this, and may be a material that reflects light and emits light in the direction of the third substrate S', thereby increasing luminous efficiency.
  • FIG. 16B is a top view of Figures 16A and 17. That is, FIG. 16A is a cross-sectional view showing a cross-section along the E-E' direction of FIG. 16B, and FIG. 17 is a cross-sectional view showing a cross-section along the F-F' direction of FIG. 16B.
  • the connection electrodes 291, 292, 293, and 294 and the bonding metal layers ( 291', 292', 293', and 294'), the first, second, and third light emitting stacks 210, 220, and 230 may be electrically connected to the outside.
  • the first electrode pad 271 is a P electrode pad of the first light emitting stack 210
  • the second electrode pad 272 is a P electrode pad of the second light emitting stack 220
  • the third electrode pad 273 is the P electrode pad of the third light emitting stack 230
  • the fourth electrode pad 274 is a common N electrode pad to which the first, second, and third light emitting stacks 210, 220, and 230 are connected.
  • the first electrode pad 271 is the N electrode pad of the first light emitting stack 210
  • the second electrode pad 272 is the N electrode pad of the second light emitting stack 220.
  • the third electrode pad 273 is the N electrode pad of the third light emitting stack 230
  • the fourth electrode pad 274 is the first, second, and third light emitting stacks 210, 220, and 230. It may be a connected common P electrode pad.
  • a protective layer 100 that fills between the first to fourth connection electrodes 291, 292, 293, and 294 and covers the sides of the first to fourth connection electrodes 291, 292, 293, and 294. It may further include.
  • the protective layer 100 may be an insulating material that insulates the first to fourth connection electrodes 291, 292, 293, and 294. In addition, it may contain a material that can reflect light without absorbing light, so that light extraction efficiency can be increased by reflecting light in the direction of the third substrate S', which is the direction in which light is emitted.
  • a contact electrode may be further included on the first conductive semiconductor layer 231 of the third light emitting stack 230.
  • the contact electrode may form an ohmic contact with the first conductive semiconductor layer 231.
  • a portion of the first conductive semiconductor layer 231 may be patterned and recessed, and the contact electrode may be disposed in the recessed area of the first conductive semiconductor layer 231 to increase ohmic contact efficiency.
  • the contact electrode may have a single-layer structure or a multi-layer structure, and may be Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu or their alloys, such as Au-Te alloy or Au-Ge. It may include alloys, but is not limited thereto.
  • the contact electrode may have a thickness of about 100 nm and may include a metal having a high reflectivity to increase the light emission effect in the downward direction toward the third substrate S', which is the direction of light emission.
  • a metal reflective layer having a high reflectivity can be disposed on the first conductive semiconductor layer 231 of the third light emitting stack 230 disposed at the bottom in the light emission direction. Therefore, light irradiated in the direction of the first conductive semiconductor layer 231 of the third light emitting stack 230 is reflected and reflected in the direction of the third substrate S', that is, in the direction in which the light is emitted, so that the light is effectively emitted. By doing so, light extraction efficiency can be increased.
  • FIG. 18 is a schematic cross-sectional view illustrating a pixel device according to another embodiment
  • FIG. 19 is a schematic plan view illustrating the relative positions of some components of FIG. 18. Description of the same content as in other embodiments will be omitted.
  • the pixel device of this embodiment includes a first light emitting structure 310, a second light emitting structure 320 disposed below the first light emitting structure 310, and a first light emitting structure 310. It includes a third light emitting structure 330 disposed horizontally side by side, and a first molding layer 410 disposed on the third light emitting structure 330.
  • the first light emitting structure 310 and the third light emitting structure 330 may have substantially the same upper surface height, and the height difference between the upper surfaces may be within 50 ⁇ m. Therefore, it is possible to prevent viewing angle deviation due to height differences when viewed from the outside.
  • the first light emitting structure 310 and the third light emitting structure 330 may be grown by sharing a growth substrate and may be disposed on one substrate. The growth substrate may be removed, or the light generated in the first to third light emitting structures 310, 320, and 330 may pass through the growth substrate and be emitted to the outside.
  • the first light emitting structure 310 includes a first conductive semiconductor layer 311, a second conductive semiconductor layer 312, and an active layer 313, and the second light emitting structure 320 includes a first conductive semiconductor layer 311. It includes a layer 321, a second conductive semiconductor layer 322, and an active layer 323, and the third light emitting structure 330 includes a first conductive semiconductor layer 331 and a second conductive semiconductor layer 332. ), and an active layer 333.
  • the surface of the first conductive semiconductor layer 311 includes a light diffusion surface including irregularities to improve visibility by scattering light incident on the light emitting structure from the outside, and effectively directs light generated from the active layer 323 to the outside. It can be extracted.
  • a second molding layer 420 may be disposed on the first light emitting structure 310, and the first molding layer 410 and the second molding layer 420 may be formed at substantially the same height.
  • the height difference between the top surfaces of the first molding layer 410 and the second molding layer 420 may be within 50 ⁇ m. Therefore, it is possible to prevent viewing angle deviation due to height difference when viewed from the outside.
  • the first molding layer 410 includes a wavelength conversion material. That is, the light emitted from the third light emitting structure 330 can pass through the first molding layer 410 and excite the wavelength conversion material.
  • the light whose wavelength is converted by the first molding layer 410 has a narrow peak wavelength, and the half width of the peak wavelength may be 50 nm or less, preferably 20 nm or less.
  • the wavelength conversion material may include at least one of phosphors or quantum dots. It can also be dispersed and placed in a transparent resin.
  • the wavelength conversion material may have a circular shape, a long rod structure, or an irregular structure.
  • the wavelength conversion material may be a garnet-based phosphor represented by (A, B, C) 8-x O 12 :Ce.
  • A may include at least one element among Y, Lu, Tb, Gd, La, and Sm.
  • C may include at least one element among Al, Si, Ga, and In.
  • B can be either an element of A or B.
  • B may be the same element as A or B.
  • the sum of the moles of B and C may be greater than 5 and less than 7.
  • B is one of the elements of A
  • the sum of the moles of A and B can be greater than 1 and less than 5.
  • X can be greater than 0.001 and less than or equal to 0.5.
  • the phosphor includes at least one of garnet-based phosphor, silicate-based phosphor, sulfide-based phosphor, oxynitride-based phosphor, nitride-based phosphor, and aluminates-based phosphor. can do.
  • garnet-based phosphor can be expressed by the formula A 3 B 5 O 12 :C.
  • A may include at least one element among Y, Lu, Tb, and Gd.
  • B may include at least one of Al, Ga, Si, and In.
  • C may include at least one of Ce, Nd, Er, and Th.
  • the sulfide-based phosphor may include a red phosphor of (Ca,Sr)S:Eu.
  • the nitride-based phosphor may include a red phosphor of CaAlSiN 3 :Eu, a red phosphor of (Sr,Ca)AlSiN 3 :Eu, and a red phosphor of Sr 2 Si 5 N 8 :Eu.
  • the phosphor may include a fluoride phosphor.
  • the fluoride phosphor may include a phosphor expressed as A 2 SiF 6 :Mn.
  • A may be an alkali metal element containing at least potassium.
  • the fluoride phosphor may be a red phosphor of K 2 SiF 6 :Mn.
  • the phosphor may include a fluoride phosphor containing manganese of A 2 [M 1-a Mn a F 6 ].
  • A may be at least one selected from the group consisting of K, Li, Na, Rb, Cs, and NH 4 .
  • M may be at least one element selected from the group consisting of group 4 elements and group 14 elements.
  • a may be 0 ⁇ a ⁇ 0.2.
  • a fluoride phosphor containing manganese (referred to as KSF phosphor) is doped with tetravalent manganese ions and can emit red light in the region of about 630 nm.
  • the fluoride phosphor containing manganese has two peak wavelengths for color, and thus has the advantage of high color reproduction rate.
  • the manganese-containing phosphor may include a red phosphor expressed as ( A 4-a B a ) m / 2+n/ 2 You can.
  • A may be selected from the group consisting of hydrogen (H), deuterium (D), or mixtures thereof.
  • B may be selected from the group consisting of Li, Na, K, Rb, Cs, NH 4 , ND 4 , NR 4 or mixtures of two or more thereof.
  • R may be an alkyl or aryl radical.
  • X may be selected from the group consisting of F, Cl, or mixtures thereof.
  • M may be selected from the group consisting of Cr, Mo, W, Re, or mixtures of two or more thereof. 0 ⁇ a ⁇ 4, 0 ⁇ m ⁇ 10, and 1 ⁇ n ⁇ 10.
  • the first molding layer 410 can be in either a sheet form or a resin form.
  • Quantum dots may contain Cd and Se if they are composed of Group 2-6 compounds. Additionally, quantum dots may include In and P when composed of Group 3-5 compounds.
  • Quantum dots may include a core containing a group 2-6 compound or a group 3-5 compound and a protective layer surrounding the core to protect the core.
  • the protective layer may include a shell and a ligand. Additionally, the protective layer may include Zn, S, etc.
  • the wavelength of the emitted light may be determined depending on the size of the core or the size of the quantum dot.
  • the diameter of the quantum dot or the core may be about 10 nm or less, and preferably about 2 nm to 5 nm.
  • a band pass filter may be placed on the first molding layer 410.
  • the second molding layer 420 can transmit the light emitted from the first or second light emitting structures 310 and 320 without converting the wavelength.
  • the first light emitting structure 310 and the third light emitting structure 330 may emit the same series of light, and the second light emitting structure 320 may emit a different series of light from the first light emitting structure 310.
  • the peak wavelengths may be different.
  • the difference in peak wavelength of light generated from the first light emitting structure 310 and the third light emitting structure 330 may be less than 5 nm.
  • the peak wavelength of the light generated from the second light emitting structure 320 may be longer than the peak wavelength of the light generated from the first light emitting structure 310, and may be 50 to 150 nm longer.
  • the first half width (F1) of the peak wavelength generated from the first light emitting structure 310 may be in the range of 10 to 25 nm.
  • the second half width (F2) of the peak wavelength generated from the second light emitting structure 320 may be in the range of 20 to 40 nm.
  • the third half width (F3) of the peak wavelength generated from the third light emitting structure 330 may be in the range of 10 to 25 nm, and the fourth half width (F4) of the peak wavelength of light emitted through the first molding layer 410 may be in the range of 10 to 25 nm. It can range from 3 to 50 nm.
  • the first half maximum width (F1) may be smaller than the second half maximum width (F2).
  • the third half maximum width (F3) may be smaller than the second half maximum width (F2).
  • the fourth half maximum width (F4) may be smaller than the second half maximum width (F2).
  • the relationship may be the fourth half width (F4) ⁇ the first half value width (F1) ⁇ the second half value width (F2).
  • it may have the relationship of fourth half maximum width (F4) ⁇ third half maximum width (F3) ⁇ second half maximum width (F2). Therefore, a clearer display is possible.
  • both the first light emitting structure 310 and the third light emitting structure 330 may have a peak wavelength in the range of 430 to 470 nm and may emit blue light.
  • the second light emitting structure 320 may have a peak wavelength in the range of 520 to 580 nm and may emit green light.
  • the light emitted from the third light emitting structure 330 may be converted into red light with a peak wavelength of 600 to 680 nm by the first molding layer 410 and emitted to the outside.
  • chips that emit red light have lower efficiency than chips that emit blue or green light. Therefore, in order to match the ratio of red, green, and blue light, more current is supplied to the red chips. As a result, the red chips generate a lot of heat, and the current deviation between chips increases, making control difficult. .
  • the third light emitting structure 330 emits blue light and the first molding layer 410 converts the wavelength of the light emitted by the third light emitting structure 330 into red light, so that the third light emitting structure 330 emits blue light.
  • the light emitting structure 330 can increase efficiency compared to emitting red light.
  • stacking multiple chips vertically has the advantage of miniaturizing the light emitting device compared to arranging the chips horizontally, but there is a problem in that light emitted from the lower chip passes through the upper chip and is absorbed.
  • the first light emitting structure 310 and the second light emitting structure 320 are stacked and the third light emitting structure 330 is arranged horizontally, so that compared to arranging all chips horizontally side by side, the light emitting device It is advantageous for miniaturization and can solve the problem of light emitted from the third light emitting structure 330 being absorbed.
  • a third molding layer 430 may be formed in a portion where the first molding layer 410 or the second molding layer 420 is not formed.
  • the third molding layer 430 may serve as a partition wall that prevents the first molding layer 410 and the second molding layer 420 in a liquid state from flowing until they are hardened during the manufacturing process.
  • the third molding layer 430 includes a light blocking material and may serve to block light so that light passing through the first molding layer 410 or the second molding layer 420 does not leak to the side. .
  • the third molding layer 430 can distinguish window areas.
  • At least a portion of the third molding layer 430 may be disposed to at least partially overlap an area between the first light emitting structure 310 and the second light emitting structure 320. Alternatively, at least a portion of the third molding layer 430 may be arranged to vertically overlap the area between the active layer 312 of the first light emitting structure 310 and the active layer 332 of the third light emitting structure 330. .
  • the width of the lower surface of the second molding layer 420 may be smaller than the width of the upper surface of the first conductive semiconductor layer 311 of the first light emitting structure 310. Accordingly, at least a portion of the third molding layer 430 may cover a portion of the upper surface of the first conductivity type semiconductor layer 311 of the first light emitting structure 310. The width of the lower surface of the second molding layer 420 may be smaller than the width of the upper surface of the first conductive semiconductor layer 331 of the third light emitting structure 330. Accordingly, at least a portion of the third molding layer 430 may cover a portion of the upper surface of the first conductive semiconductor layer 331 of the third light emitting structure 330.
  • the width of the second light emitting structure 320 is shown to be narrower than the width of the first light emitting structure 310, but it is not limited thereto, and the first light emitting structure 310 and the second light emitting structure 320 ) may be formed to have the same width, or, if necessary, the width of the second light emitting structure 320 may be formed to be wider than the width of the first light emitting structure 310.
  • the current density of the second light emitting structure 320 may be different from the current density of the first light emitting structure 310.
  • Each light emitting structure 310, 320, and 330 may have a peak wavelength and a dominant wavelength, and the difference between the peak wavelength and the dominant wavelength of the first light emitting structure 310 is the peak wavelength and the dominant wavelength of the second light emitting structure 320. may be greater than the difference between Alternatively, the difference between the peak wavelength and the dominant wavelength of the third light emitting structure 330 may be greater than the difference between the peak wavelength and the dominant wavelength of the second light emitting structure 320.
  • the difference between the peak wavelength and the dominant wavelength of the first light emitting structure 310 may be 10 nm or less than the difference between the peak wavelength and the dominant wavelength of the second light emitting structure 320. Therefore, by arranging a plurality of light emitting structures side by side with a small difference between the peak wavelength and the dominant wavelength, color deviation of the devices can be reduced.
  • the first cover layer 390 may be disposed to surround the exposed side and bottom surfaces of the first light-emitting structure 310, the second light-emitting structure 320, and the third light-emitting structure 330.
  • the first cover layer 390 may be formed of an insulating material, and a plurality of openings 361a, 362a, 363a, 363b, 363c, and 364a are used to form the first light-emitting structure 310, the second light-emitting structure 320, and It is formed below the third light emitting structure 330.
  • a plurality of electrode pads 361, 362, 363, and 364 are disposed below the first cover layer 390.
  • the first electrode pad 361 is electrically connected to the second conductive semiconductor layer 312 of the first light emitting structure 310 through the first opening 361a.
  • the first light emitting structure 310 may further include an ohmic layer 340 disposed below the second conductive semiconductor layer 312 to ensure good ohmic contact with the first electrode pad 361.
  • the second electrode pad 362 is electrically connected to the second conductive semiconductor layer 322 of the second light emitting structure 320 through the second opening 362a.
  • the second light emitting structure 320 may further include an ohmic layer 340 disposed below the second conductive semiconductor layer 322 to ensure good ohmic contact with the second electrode pad 362.
  • the third electrode pad 363 is electrically connected to the second conductive semiconductor layer 322 of the second light emitting structure 320 through the third opening 363a, and is electrically connected to the first conductive semiconductor layer 322 through the fourth opening 363b. Electrically connected to the first conductive semiconductor layer 311 of the light emitting structure 310, and electrically connected to the first conductive semiconductor layer 331 of the third light emitting structure 330 through the fifth opening 363c. do. That is, the third electrode pad 363 is commonly connected to the first, second, and third light emitting structures 310, 320, and 330.
  • the fourth electrode pad 364 is electrically connected to the second conductive semiconductor layer 332 of the third light emitting structure 330 through the sixth opening 364a.
  • the third light emitting structure 330 may further include an ohmic layer 340 disposed below the second conductive semiconductor layer 332 to ensure good ohmic contact with the fourth electrode pad 364.
  • the first light emitting structure 310 and the second light emitting structure 320 may be bonded to each other by a bonding layer 350 .
  • the bonding layer 350 is formed by forming the ohmic layer 340 of the first light emitting structure 310 and the first conductivity type of the second light emitting structure 320. It is disposed between the semiconductor layers 321.
  • the second cover layer 380 may be disposed to surround the exposed side and bottom surfaces of the first cover layer 390 and the plurality of electrode pads 361, 362, 363, and 364.
  • the second cover layer 380 may be formed of an insulating material, and a plurality of openings 371a, 372a, 373a, and 374a are formed below the plurality of electrode pads 31, 362, 363, and 364, respectively.
  • connection layers 371, 372, 373, and 374 may be disposed below the second cover layer 380.
  • the first connection layer 371 is electrically connected to the first electrode pad 361 through the seventh opening 371a
  • the second connection layer 372 is electrically connected to the second electrode pad 361 through the eighth opening 372a.
  • the third connection layer 373 is electrically connected to the third electrode pad 363 through the ninth opening 373a
  • the fourth connection layer 374 is electrically connected to the tenth opening 374a.
  • the third connection layer 373 may be disposed below the area between the first light emitting structure 310 and the third light emitting structure 330. Accordingly, the third connection layer 373 includes the third molding layer 430 formed between the first molding layer 410 and the second molding layer 420, and the first light emitting structure 310 and the third light emitting structure ( 330) may overlap vertically with the area between them.
  • the plurality of openings 371a, 372a, 373a, and 374a may be formed at different depths, and the ninth opening 373a may be formed at the deepest depth.
  • the ninth opening 373a is formed at the deepest depth
  • the third connection layer 373 located in the center among the plurality of connection layers 371, 372, 373, and 374 is formed at the highest height, so that the light emitting device can support well.
  • the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330 are separated from each other, and thus the first light emitting structure ( Between the first conductive semiconductor layer 311 of 310) and the first conductive semiconductor layer 331 of the third light emitting structure 330, a first cover layer 390, a third electrode pad 363, and a third electrode pad 363 are formed. 2 Cover layer 380 may be disposed.
  • the top surface of the first light emitting structure 310 and the third light emitting structure 330 may be textured. Additionally, light-transmissive layers with different refractive indices may be disposed between the first light-emitting structure 310 and the second molding layer 420, and between the third light-emitting structure 330 and the first molding layer 410.
  • the light transmitting layer may be a substrate.
  • the first to third light emitting structures 310, 320, and 330 may be individually driven.
  • Figure 20 is a schematic cross-sectional view to explain a pixel device according to another embodiment.
  • the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330 are formed integrally. There is a difference from the pixel device shown in Figure 19.
  • the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330 are formed integrally, but are separated into respective light emitting regions, 1
  • the light emitting structure 310 and the third light emitting structure 330 are individually driven.
  • a semiconductor connection portion (hereinafter referred to as a 'semiconductor connection portion') of the first conductive semiconductor layer 331 of the light emitting structure 330 may be disposed, and the height h1 of the semiconductor connection portion may be determined by the third conductivity type disposed on top of the semiconductor connection portion. It may be smaller than the height (h2) of the molding layer 430 (h1 ⁇ h2).
  • the semiconductor connection unit connects the first conductivity type semiconductor layer 311 of the first light emitting structure 310 and the first conductivity type semiconductor layer 331 of the third light emitting structure 330, light is not leaked by the semiconductor connection unit. can be prevented.
  • the third connection layer 373 may be disposed below the semiconductor connection part. Accordingly, the third connection layer 373 may vertically overlap the third molding layer 430 formed between the first molding layer 410 and the second molding layer 420 and the semiconductor connection portion. Description of the same configuration as the embodiment shown in FIG. 19 will be omitted.
  • Figure 21 is a schematic cross-sectional view to explain a pixel device according to another embodiment.
  • the pixel device of this embodiment like the pixel device shown in FIG. 20, includes the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330. ) is formed integrally, but the portion corresponding to the connection portion of the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330 It differs from the pixel device shown in FIG. 20 in that it includes a concave portion formed at the bottom.
  • the height (h1) of the portion corresponding to the connection portion between the first conductive semiconductor layer 311 of the first light emitting structure 310 and the first conductive semiconductor layer 331 of the third light emitting structure 330 is lower than the pixel device shown in FIG. 20, and a step is created at the lower part of the first conductive semiconductor layer 311 of the first light emitting structure 310.
  • the height (h1) of the semiconductor connection portion, the height (h2) of the third molding layer 430 disposed on top thereof, and the height (h3) of the third connection layer 373 are h1 ⁇ h3 ⁇ h2 or h1 ⁇ h2 ⁇ h3 may be the case.
  • the step formed below the first conductive semiconductor layer 311 of the first light emitting structure 310 is shown to be vertical, but the side of the step may be an inclined side having a slope. Additionally, the lateral slope of the step formed below the first conductive semiconductor layer 311 of the first light emitting structure 310 may be different from the slope of the outer edge of the light emitting device.

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Abstract

본 개시의 일 실시예에 따른 픽셀 소자는, 제1 발광 소자; 상기 제1 발광 소자에 이웃하여 수평적으로 배치된 제2 발광 소자; 상기 제1 발광 소자 및 제2 발광 소자를 덮는 제1 커버층; 및 상기 제1 커버층 상에 배치되고, 상기 제1 및 제2 발광 소자들에 전기적으로 연결된 접속층들을 포함하되, 상기 제1 발광 소자는 제1 발광 구조체를 포함하고, 상기 제2 발광 소자는 제2 발광 구조체 및 제3 발광 구조체를 포함하며, 상기 제1 발광 구조체는 상기 제2 및 제3 발광 구조체에서 방출되는 광의 피크 파장보다 긴 피크 파장의 광을 방출하고, 상기 제2 및 제3 발광 구조체는 서로 다른 피크 파장의 광을 방출한다.

Description

픽셀 소자 및 그것을 포함하는 디스플레이 장치
본 발명은 픽셀 소자 및 그것을 포함하는 디스플레이 장치에 관한 것으로, 더욱 상세하게는 다양한 색상의 광을 방출할 수 있는 픽셀 소자 및 그것을 포함하는 디스플레이 장치에 관한 것이다.
발광소자는 무기 광원인 발광 다이오드를 이용한 반도체 소자로 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되었는데, 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 디스플레이 장치가 개발되고 있다. 이러한 디스플레이는 마이크로 LED 디스플레이로 지칭되기도 한다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비한다. 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 평면상에 배열되고, 하나의 기판 상에 수많은 개수의 마이크로 LED들이 실장된다. 그런데 마이크로 LED는 200㎛ 이하 나아가 100㎛ 이하로 매우 작아, 하나의 회로 기판에 전체 마이크로 LED들을 전사하는 데 어려움이 있다. 마이크로 LED들의 개수를 줄이기 위해 청, 녹, 및 적색 발광 소자들을 수직으로 적층한 구조의 픽셀 모듈이 사용되기도 하지만, 적색광의 광도가 상대적으로 낮은 단점이 있다.
본 발명이 해결하고자 하는 과제는, 마이크로 LED들의 실장 개수를 줄이면서도 적색광의 광도가 감소되는 것을 방지할 수 있는 새로운 구조의 픽셀 소자 및 그것을 갖는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 적색광의 광도를 더 증가시킬 수 있는 개선된 구조의 픽셀 소자 및 그것을 갖는 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 픽셀 소자는, 제1 발광 소자; 상기 제1 발광 소자에 이웃하여 수평적으로 배치된 제2 발광 소자; 상기 제1 발광 소자 및 제2 발광 소자를 덮는 제1 커버층; 및 상기 제1 커버층 상에 배치되고, 상기 제1 및 제2 발광 소자들에 전기적으로 연결된 접속층들을 포함하되, 상기 제1 발광 소자는 제1 발광 구조체를 포함하고, 상기 제2 발광 소자는 제2 발광 구조체 및 제3 발광 구조체를 포함하며, 상기 제1 발광 구조체는 상기 제2 및 제3 발광 구조체에서 방출되는 광의 피크 파장보다 긴 피크 파장의 광을 방출하고, 상기 제2 및 제3 발광 구조체는 서로 다른 피크 파장의 광을 방출한다.
상기 제1 발광 구조체는 비화물 또는 인화물 계열의 반도체층을 포함할 수 있고, 상기 제2 및 제3 발광 구조체들은 질화물 계열의 반도체층을 포함할 수 있다.
상기 제2 발광 구조체와 상기 제3 발광 구조체는 수직 방향으로 적층될 수 있다.
상기 픽셀 소자는 상기 제2 발광 구조체와 상기 제3 발광 구조체를 결합시키는 접착층을 더 포함할 수 있다.
상기 제2 발광 구조체와 상기 제3 발광 구조체는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있고, 상기 제2 및 제3 발광 구조체들의 제1 도전형 반도체층들을 서로 전기적으로 접속될 수 있으며, 상기 제2 및 제3 발광 구조체들의 제2 도전형 반도체층들은 서로 전기적으로 이격될 수 있다.
상기 제2 발광 소자는 상기 제2 및 제3 발광 구조체들의 제1 도전형 반도체층들을 전기적으로 연결하는 전극 패드를 포함할 수 있고, 상기 접속층들 중 하나는 상기 전극 패드에 전기적으로 접속될 수 있다.
상기 제2 발광 소자는 상기 제2 및 제3 발광 구조체들의 제1 도전형 반도체층들에 각각 전기적으로 접속된 전극 패드들을 포함할 수 있고, 상기 접속층들 중 하나는 상기 전극 패드들에 접속되어 상기 전극 패드들을 전기적으로 연결할 수 있다.
상기 제2 발광 구조체 상에 상기 제3 발광 구조체가 배치될 수 있으며, 상기 제3 발광 구조체는 상기 제2 발광 구조체보다 더 짧은 피크 파장의 광을 방출할 수 있다.
상기 픽셀 소자는 기판을 더 포함할 수 있고, 상기 제1 및 제2 발광 소자는 상기 기판 상에 배치될 수 있으며, 상기 제1 및 제2 발광 소자를 대면하는 상기 기판의 상면은 요철 패턴을 포함할 수 있다.
상기 기판에 대면하는 상기 제1 및 제2 발광 소자들의 하면들은 요철 패턴을 가질 수 있다.
상기 픽셀 소자는 상기 제1 커버층 및 상기 접속층들을 덮는 제2 커버층을 더 포함할 수 있으며, 상기 제2 커버층은 상기 접속층들을 부분적으로 노출하도록 배치될 수 있다.
상기 제2 커버층은 상기 제1 커버층과 동일한 재료로 형성될 수 있다.
상기 제1 및 제2 커버층은 폴리이미드로 형성될 수 있다.
상기 제2 커버층은 상기 접속층들의 가장자리들 중 일부를 덮을 수 있다.
상기 제1 발광 소자는 제1 발광 구조체에 더하여 서브 발광 구조체를 더 포함할 수 있으며, 상기 서브 발광 구조체는 상기 제2 및 제3 발광 구조체에서 방출되는 광의 피크 파장보다 긴 피크 파장의 광을 방출할 수 있다.
상기 제1 발광 구조체와 상기 서브 발광 구조체는 터널층을 이용하여 서로 접합될 수 있다.
상기 제1 발광 구조체 및 상기 서브 발광 구조체는 동일 색상의 광을 방출할 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 배치된 픽셀 소자를 포함할 수 있으며, 상기 픽셀 소자는 앞에서 설명한 픽셀 소자일 수 있다.
일 실시예에 따른 발광다이오드는 제1 발광 스택, 상기 제1 발광 스택의 상부에 위치하는 제2 발광 스택, 상기 제2 발광 스택의 상부에 위치하는 제3 발광 스택 및 상기 제1 발광 스택과 상기 제2 발광 스택을 접합시키는 접착층을 포함할 수 있다. 상기 제2 발광 스택에서 방출되는 광의 적어도 일부는 상기 접착층의 영역 중 상기 제1 발광 스택의 측면과 상기 제2 발광 스택의 상부에 배치된 영역을 통과하여 방출할 수 있다. 또한, 상기 제1 발광 스택은 상측에서 보았을 때 적어도 일부가 상기 제3 발광 스택과 중첩되지 않는 영역을 포함할 수 있으며, 상기 제2 발광 스택과 적어도 일부가 중첩되도록 배치될 수 있다. 또한, 상기 제1 발광 스택은 상기 제2 발광 스택 및 상기 제3 발광 스택을 둘러싸도록 외곽부에 배치될 수도 있으며, 상기 제2 발광 스택 및 상기 제3 발광 스택은 발광 다이오드의 중심을 통과하도록 배치될 수도 있다.
도 1A는 예시적인 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 1B는 예시적인 실시예에 따른 다양한 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 1C는 예시적인 실시예에 따른 또 다른 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 1D는 예시적인 실시예에 따른 또 다른 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 2A는 예시적인 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 평면도이다.
도 2B는 도 2A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 2C는 도 2A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 3A는 예시적인 실시예에 따른 제1 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 4A는 예시적인 실시예에 따른 제2 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 4B는 도 4A의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 5는 본 개시의 또 다른 실시예에 따른 제2 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 6은 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 7은 본 개시의 또 다른 실시예에 따른 제1 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 8은 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 9는 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 평면도이다.
도 10A는 일 실시예에 따른 적층형 반도체층을 나타낸 도면이다.
도 10B는 일 실시예에 따른 적층형 반도체층으로 도 10A의 적층형 반도체층을 형성하기 전 단계를 나타내는 도면이다.
도 11A는 일 실시예에 따라 적층형 반도체층의 제1 발광 스택의 제조 방법을 설명하기 위한 도면이다.
도 11B는 예시적인 실시예에 따라 적층형 반도체층의 제1 발광 스택의 제조 방법을 설명하기 위한 도면이다.
도 12는 일 실시예에 따라 적층형 반도체층의 제1 발광 스택과 기판의 제조 방법을 설명하기 위한 도면이다.
도 13은 일 실시예에 따라 적층형 반도체층의 제1 발광 스택과 기판의 제조 방법을 설명하기 위한 또 다른 도면이다.
도 14A는 일 실시예에 따라 도 14B의 E-E' 단면을 나타내는 단면도이다.
도 14B는 일 실시예에 따라 도 14A 및 도 15의 평면을 나타내는 평면도이다.
도 15은 일 실시예에 따라 도 14B의 F-F' 단면을 나타내는 단면도이다.
도 16A는 일 실시예에 따라 도 16B의 E-E' 단면을 나타내는 단면도이다.
도 16B는 일 실시예에 따라 도 16A 및 도 15의 평면을 나타내는 평면도이다.
도 17은 일 실시예에 따라 도 16B의 F-F' 단면을 나타내는 단면도이다.
도 18은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 19는 도 18의 일부 구성요소들의 상대적인 위치를 나타내기 위한 개략적인 평면도이다.
도 20은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 21은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1A는 예시적인 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이고, 도 1B, 도 1C, 및 도 1D는 예시적인 실시예에 따른 다양한 디스플레이 장치(1000a, 1000b, 1000c, 1000d, 1000e)를 설명하기 위한 개략적인 사시도들이다.
도 1A를 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함할 수 있다.
디스플레이 장치(10000)는, 특별히 한정되는 것은 아니나, 스마트 워치(1000a), VR 헤드셋 또는 글래스와 같은 웨어러블 디스플레이 장치(1000b), 또는 증강 현실 안경과 같은 AR 디스플레이 장치(1000c), 마이크로 LED TV나 사이니지와 같은 실내 또는 실외용 디스플레이 장치 (1000d, 1000e)를 포함할 수 있다. 패널 기판(2100) 및 복수의 픽셀 모듈(1000)은 디스플레이 장치 내에 배치될 수 있다.
상기 패널 기판(2100)은 PI(Polyimide), FR4, 유리(glass) 등의 재질로 형성될 수 있으며, 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에 있어서, 상기 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에서, 상기 패널 기판(2100)은 배선, 트랜지스터 및 커패시터 등을 포함할 수 있다. 또한, 상기 패널 기판(2100)은 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
복수의 발광 모듈(1000)이 패널 기판(2100) 상에 정렬될 수 있다. 발광 모듈들(1000)은 서로 간격을 두고 배치될 수도 있고, 서로 밀착되도록 배치될 수도 있다. 발광 모듈들(1000) 사이의 간격은 후술하는 픽셀 소자들(100) 사이의 간격을 고려하여 설정될 수 있다. 예를 들어, 인접한 발광 모듈들(1000) 내에 각각 배치된 두 개의 인접한 픽셀 소자들(100) 사이의 간격은 하나의 발광 모듈(1000) 내의 픽셀 소자들(100) 사이의 간격과 실질적으로 동일할 수 있다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니다. 상기 픽셀 소자(100)에 대해 도 2A 내지 도 2C를 참조하여 상세히 설명한다.
도 2A는 예시적인 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 평면도이고, 도 2B는 도 2A의 절취선 A-A'를 따라 취해진 개략적인 단면도이며, 도 2C는 도 2A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 2A, 도 2B, 및 도 2C를 참조하면, 픽셀 소자(100)는 제1 발광 소자(10R) 및 제2 발광 소자(10GB), 및 접속층들(129a, 129b, 129c, 129d)을 포함할 수 있다. 특정 실시예들에 있어서, 픽셀 소자(100)는 투명 기판(121), 표면층(122), 광 차단층(123), 접착층(125), 제1 커버층(127), 또는 제2 커버층(131)을 더 포함할 수 있다.
픽셀 소자(100)는 제1 및 제2 발광 소자들(10R, 10GB)을 포함하여 다양한 색생을 구현할 수 있는 하나의 픽셀을 제공한다. 제1 및 제2 발광 소자들(10R, 10GB)에 대해서는 도 3A, 도 3B, 도 4A, 및 도 4B를 참조하여 뒤에서 상세하게 설명한다.
투명 기판(121)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 투명 기판(121)은 발광 모듈(1000)의 광 방출면에 배치되며, 발광 소자들(10R, 10GB)에서 방출된 광은 투명 기판(121)을 통해 외부로 방출된다. 투명 기판(121)은 상면 및 하면을 가질 수 있다. 투명 기판(121)은 발광 소자들(10R, 10GB)을 대면하는 면, 즉 상면에 요철 패턴(121p)을 포함할 수 있다. 요철 패턴(121p)은 발광 소자들(10R, 10GB)에서 방출된 광을 산란시켜 지향각을 증가시킨다. 또한, 서로 다른 지향각 특성을 갖는 발광 소자들(10R, 10GB)에서 방출된 광이 상기 요철 패턴(121p)에 의해 균일한 지향각으로 방출되도록 할 수 있다. 이에 따라, 보는 각도에 따라 색차가 발생하는 것을 방지할 수 있다.
요철 패턴(121p)은 규칙적일 수도 있고 불규칙적일 수도 있다. 요철 패턴(121P)은 예를 들어 3um의 피치, 2.8um의 직경, 및 1.8um의 높이를 가질 수 있다. 요철 패턴(121p)은 일반적으로 패터닝된 사파이어 기판에 적용되는 패턴일 수 있으나, 이에 한정되지 않는다.
투명 기판(121)은 또한 반사방지 코팅을 포함할 수 있으며, 또는 안티 글래어층을 포함하거나 글래어 방지 처리될 수 있다. 투명 기판(121)은, 예를 들어, 50um ~ 300um의 두께를 가질 수 있다. 투명 기판(121)의 두께는 발광 소자들(10R, 10GB) 각각의 두께보다 클 수 있다.
투명 기판(121)이 광 방출면에 배치되므로, 투명 기판(121)은 회로를 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 회로를 포함할 수도 있다. 한편, 하나의 투명 기판(121)에 하나의 픽셀 소자(100)가 형성된 것을 도시하지만, 하나의 투명 기판(121)에 복수의 픽셀 소자들(100)이 형성될 수도 있다.
표면층(122)은 투명 기판(121)의 요철 패턴(121p)을 덮을 수 있다. 표면층(122)은 요철 패턴(121p)의 형상을 따라 형성될 수 있다. 표면층(122)은 그 위에 형성되는 광 차단층(123의 접착력을 향상시킬 수 있다. 예를 들어, 표면층(122)은 실리콘 산화막으로 형성될 수 있다. 표면층(122)은 투명 기판(121)의 종류에 따라 생략될 수도 있다.
광 차단층(123)은 투명 기판(121)의 상면 상에 형성된다. 광 차단층(123)은 표면층(122)에 접할 수 있다. 광 차단층(123)은 카본 블랙과 같이 광을 흡수하는 흡수 물질을 포함할 수 있다. 광 흡수 물질은 발광 소자들(10R, 10GB)에서 생성된 광이 투명 기판(121)과 발광소자들(10R, 10GB) 사이의 영역에서 측면측으로 누설되는 것을 방지하며, 디스플레이 장치의 콘트라스트를 향상시킨다.
광 차단층(123)은 발광 소자들(10R, 10GB)에서 생성된 광이 투명 기판(121)으로 입사되도록 광 진행 경로를 위한 창(123a, 123b, 123c)을 가질 수 있으며, 이를 위해 투명 기판(121) 상에서 투명 기판(121)을 노출하도록 패터닝될 수 있다. 창(123a, 123b, 123c)의 폭은 발광 소자의 폭보다 넓을 수 있으나, 이에 한정되는 것은 아니며, 발광 소자의 폭보다 작거나 같을 수도 있다.
광 차단층(123)의 창(123a)은 또한 발광 소자들(10R, 10GB)의 정렬 위치를 정의한다. 따라서, 발광 소자들(10R, 10GB)의 정렬 위치를 정의하기 위한 별도의 정렬 마커들을 생략할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광 소자들(10R, 10GB)의 정렬 위치를 제공하기 위해 정렬 마커들이 투명 기판(121) 상에 또는 광 차단층(123)이나 접착층(125) 상에 제공될 수도 있다. 광 차단층(123)은 생략될 수도 있다.
접착층(125)은 투명 기판(121) 상에 부착된다. 접착층(125)은 투명 기판(121)의 요철 패턴(121p)을 갖는 상면과 발광 소자들(10R, 10GB) 사이에 배치된다. 접착층(125)은 광 차단층(123)을 덮을 수 있다. 접착층(125)은 투명 기판(121)의 전면 상에 부착될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(121)의 가장자리 근처 영역을 노출하도록 일부 영역에 부착될 수도 있다. 접착층(125)은 발광 소자들(10R, 10GB)을 투명 기판(121)에 부착하기 위해 사용된다. 접착층(125)은 광 차단층(123)에 형성된 창(123a)을 채울 수 있다.
접착층(125)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10R, 10GB)에서 방출된 광을 투과시킨다. 접착층(125)은 유기 접착제를 이용하여 형성될 수 있다. 예를 들어, 접착층(125)은 투명 에폭시를 이용하여 형성될 수 있다. 또한, 접착층(125)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10R, 10GB)이 광 방출면으로부터 관찰되는 것을 방지한다.
도 2B 및 도 2C에 도시한 바와 같이, 접착층(125)은 발광 소자들(10R, 10GB)의 측면 일부를 덮을 수 있다. 즉, 발광 소자들(10R, 10GB)의 일부는 접착층(125)의 내부로 매립될 수 있으며, 이에 따라, 발광 소자들(10R, 10GB)의 이탈이 방지될 수 있고, 나아가, 접착층(125)과 발광 소자들(10R, 10GB) 사이의 계면으로 수분이 침투하는 것을 방지할 수 있다. 한편, 접착층(125)은 요철 패턴(121p)을 덮으며, 따라서, 두께가 서로 다른 영역들을 포함할 수 있다. 접착층(125)의 두께가 큰 영역은 접착층(125)의 접착력을 향상시킨다. 또한, 발광 소자들(10R, 10GB)이 구동될 때 발생되는 열에 의해 발광 소자들(10R, 10GB)이 박리될 수 있는데, 접착층(125)의 두꺼운 영역과 얇은 영역이 혼재함으로써 발광 소자들(10R, 10GB)의 열에 의한 수축 및 팽창을 수용하여 발광 소자들의 박리를 방지할 수 있다.
한편, 제1 및 제2 발광 소자들(10R, 10GB)은 투명 기판(121) 상에 배치된다. 제1 및 제2 발광 소자들(10R, 10GB)은 접착층(125)에 의해 투명 기판(121)에 부착될 수 있다. 제1 및 제2 발광 소자들(10R, 10GB)은 광 차단층(123)의 창들(123a)에 대응하여 배치될 수 있다. 광 차단층(123)이 생략된 경우, 정렬 마커들이 발광 소자들(10R, 10GB)의 정렬 위치를 제공하기 위해 추가될 수 있다. 제1 및 제2 발광 소자들(10R, 10GB)은 하나의 투명 기판(121)을 공유할 수 있다. 제1 및 제2 발광 소자들(10R, 10GB)은 서로 이웃하여 배치될 수 있다. 제1 발광 소자(10R)은 픽셀 소자(100)의 제1 영역에 배치될 수 있으며, 제2 발광 소자(10GB)는 픽셀 소자(100)의 제2 영역에 배치될 수 있다. 제1 발광 소자(10R)는 픽셀 소자(100) 내에서 가장 긴 피크 파장의 광을 방출하는 제1 발광 구조체를 포함할 수 있으며, 제2 발광 소자(10GB)는 제1 발광 소자(10R)보다 짧은 피크 파장의 광을 방출하는 제2 및 제3 발광 구조체들을 포함할 수 있다. 제2 및 제3 발광 구조체들은 서로 다른 피크 파장의 광을 방출할 수 있다.
제1 및 제2 발광 소자들(10R, 10GB)은 도 2A에 도시한 바와 같이, 일렬 로 배열될 수 있다. 제1 발광 구조체는 제2 및 제3 발광 구조체 각각의 두께보다 더 큰 두께를 가질 수 있다. 또한, 제1 영역에 배치된 제1 발광구조체의 제1면은 제2 영역에 배치된 제2 발광구조체 및 제3 발광 구조체의 제1면들과 마주볼 수 있다. 제1 발광구조체의 제1면의 수직 높이는 제2 영역에 배치된 제2 및 제3 발광구조체들의 제1면의 수직 높이의 합보다 작을 수 있다. 또한 제1 영역에서 방출되는 광의 피크파장은 제2 영역에서 방출되는 광의 피크파장과 다를 수 있다. 또한 제1 영역에서 방출되는 광의 색좌표와 제2 영역에서 방출되는 광의 색좌표는 서로 다를 수 있고, 제1 영역과 제2 영역에 동시에 전류를 가하여 백색광을 생성할 수 있다. 제2 발광구조체는 투광기판과 마주하도록 배치된 상면을 포함하며, 상기 상면의 반대측에 배치된 하면을 포함할 수 있다. 상기 제2 발광 구조체의 하면에는 제3 발광 구조체가 적층되어 배치될 수 있다. 제2 발광구조체와 제3 발광구조체는 적어도 일부가 서로 중첩되도록 배치될 수 있으며, 따라서, 픽셀 소자의 소형화가 가능하다.
예컨대, 제1 발광 소자(10R)의 제1 발광 구조체는 가장 작은 밴드갭 에너지를 가질 수 있으며, 적색광을 방출할 수 있다. 제2 발광 소자(10GB)의 제2 발광 구조체는 제1 발광 구조체의 밴드갭 에너지보다 큰 밴드갭 에너지를 가질 수 있으며, 녹색광을 방출할 수 있다. 제2 발광 소자(10GB)의 제3 발광 구조체는 제2 발광 구조체의 밴드갭 에너지보다 큰 밴드갭 에너지를 가질 수 있으며, 청색광을 방출할 수 있다. 적색광을 방출하는 제1 발광 소자(10R)는 다른 피크 파장의 광을 방출하는 발광 구조체와 중첩하지 않기 때문에, 다른 발광 구조체를 통과하면서 발생할 수 있는 광 손실 없이 적색광을 외부로 방출할 수 있으며, 이에 따라, 적색광의 방출 효율이 증가될 수 있다.
제1 발광 소자(10R)의 구체적인 구성은 도 3A 및 도 3B를 참조하여, 그리고, 제2 발광 소자(10GB)의 구체적인 구성은 도 4A 및 도 4B를 참조하여 뒤에서 상세하게 설명된다.
제1 커버층(127)은 제1 및 제2 발광 소자들(10R, 10GB)을 덮는다. 제1 커버층(127)은 발광 소자들(10R, 10GB)의 전극 패드들을 노출시키는 개구부들(127h)을 갖는다. 제1 커버층(127)은 접속층들(129a, 129b, 129c, 129d)이 형성되는 면의 높이를 일정하게 조절하여 접속층들을 안전하게 형성할 수 있도록 돕는다. 제1 커버층(127)은 예컨대 폴리이미드, 에폭시 몰딩 컴파운드, 실리콘 등의 물질로 형성될 수 있다. 제1 커버층(127)은 광 반사성 또는 광 흡수성 물질을 포함할 수도 있다. 제1 및 제2 발광 소자들(10R, 10GB)을 덮는 제1 커버층(127)은 그 하단이 접착층(125)과 접할 수 있으며, 이에 따라, 발광 소자들(10r, 10GB)이 접착층(125)과 제1 커버층(127) 내에 매립되므로, 휨 등의 소자 변형이 방지될 수 있으며, 픽셀 소자(100)를 이동 및 실장하는 과정에서 손상이 방지될 수 있다.
제1 커버층(127)은 접착층(125)의 가장자리로 둘러싸인 영역 내에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 커버층(127)은 접착층(125)의 가장자리를 부분적으로 노출시키도록 형성될 수도 있다.
제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 제1 커버층(127) 상에 형성된다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 제1 커버층(127)의 개구부들(127h)을 통해 제1 및 제2 발광 소자들(10R, 10GB)의 전극 패드들(61a, 61b, 161a, 161b, 161c)에 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 제1 및 제2 발광 소자들(10R, 10GB)에 전기적으로 연결되며, 제1 및 제2 발광 소자들(10R, 10GB)이 배치된 제1 및 제2 영역의 외측으로 연장된다.
일 실시예에서, 도 2A 및 도 2B에 도시한 바와 같이, 제1 접속층(129a)은 제1 발광 소자(10R)의 제1 발광 구조체의 제2 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10GB)의 제2 발광 구조체의 제2 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제2 발광 소자(10GB)의 제3 발광 구조체의 제2 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 및 제2 발광 소자들(10R, 10GB)의 제1 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 다른 실시예에서, 제1 접속층(129a)은 제1 발광 소자(10R)의 제1 발광 구조체의 제1 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10GB)의 제2 발광 구조체의 제1 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제2 발광 소자(10GB)의 제3 발광 구조체의 제1 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 및 제2 발광 소자들(10R, 10GB)의 제2 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 제1 커버층(127) 상에 함께 형성될 수 있으며, 예컨대, Au를 포함할 수 있다.
제2 커버층(131)은 제1 커버층(127)보다 얇은 두께로 형성될 수 있다. 제2 커버층(131)과 제1 커버층(127)의 두께의 합은 1um 이상 50um 이하일 수 있으나, 이에 한정되는 것은 아니다.
제2 커버층(131)은 제1 커버층(127)의 측면 및 접속층들(129a, 129b, 129c, 129d)을 덮을 수 있다. 또한, 제2 커버층(131)은 접착층(125)의 일부를 덮을 수 있다. 제2 커버층(131)은 접속층들(129a, 129b, 129c, 129d)을 노출시키는 개구부들(131a, 131b, 131c, 131d)을 가지며, 이에 따라 픽셀 소자(100)의 패드 영역들이 정의될 수 있다. 패드 영역들은 각각 픽셀 소자(100)의 코너들에 가깝게 배치될 수 있으며, 픽셀 소자(100)의 중심을 지나는 중심선에 대해 대칭 되게 배치될 수 있다. 패드 영역들은 제1 및 제2 발광 소자들(10R, 10GB)과 수직 방향으로 중첩하지 않도록 제1 및 제2 발광 소자들(10R, 10GB)의 상부 영역 외측에 형성될 수 있다. 그러나, 본 개시가 반드시 이에 한정되는 것은 아니다.
패드 영역들 중 적어도 하나의 모서리(edge)의 길이는 픽셀 소자(100)의 적어도 하나의 모서리 길이의 25% 이하일 수 있다. 접속층들(129a, 129b, 129c, 129d)의 모서리들은 제2 커버층(131)으로 덮일 수 있으며, 패드 영역들은 회로 기판 상의 패드들 또는 본딩재에 의해 커버될 수 있다.
일 실시예에 있어서, 제2 커버층(131)은 반투명 물질일 수 있으며, 유기 또는 무기 물질로 형성될 수 있다. 제2 커버층(131)은 제1 커버층(127)과 동일한 물질로 형성될 수 있다. 이에 따라, 픽셀 소자(100) 내에서 형성되는 계면을 최소화할 수 있어, 구동시 발생되는 열에 의한 에어갭 발생을 방지할 수 있다. 예를 들어, 제1 커버층(127)과 함께 제2 커버층(131)이 폴리이미드로 형성될 수 있으며, 이 경우, 접속층들(129a, 129b, 129c, 129d)은, 패드 영역들을 제외하고, 하부면, 측면, 및 상부면이 모두 폴리이미드로 둘러싸일 수 있다.
한편, 픽셀 소자(100)는 솔더 등의 본딩재를 이용하여 회로 기판에 실장될 수 있으며, 본딩재는 제2 커버층(131)의 개구부들(131a, 131b, 131c, 131d)에 노출된 접속층들(129a, 129b, 129c, 129d)과 회로 기판 상의 패드들을 본딩할 수 있다.
본 실시예에 따르면, 픽셀 소자(100)는 별도의 범프들을 포함하지 않으며, 접속층들(129a, 129b, 129c, 129d)이 본딩 패드로 사용된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 커버층(131)의 개구부들(131a, 131b, 131c, 131d)을 덮는 본딩 패드들이 더 형성될 수도 있다. 일 실시예에 있어서, 본딩 패드들은 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)의 상부 영역을 벗어나 발광 소자들(10R, 10GB)을 부분적으로 덮도록 형성될 수도 있다.
다시 도 2A를 참조하면, 픽셀 소자(100)의 일 측면의 길이(W1)는 300um 이하일 수 있으며, 픽셀 소자(100)의 면적은 300um×300um 이하일 수 있다. 제1 발광 소자(10R) 및 제2 발광 소자(10GB) 각각의 일 측면의 길이(W2)는 100um 이하일 수 있으며, 이들 각각의 면적은 100um×100um 이하, 50um×50um 이하, 나아가, 10um×10um 이하일 수 있다. 한편, 제2 커버층(131)의 개구부의 일 측면의 길이(W3)는 70um 이하일 수 있다. 일 실시예에서, W1>W2>W3일 수 있다. W3를 가장 작게 함으로써, 픽셀 소자(100)의 길이(W1)를 최소화할 수 있다. 또한, W2가 W3보다 작아지면, 픽셀 소자들(100)이 인접하여 배치될 때, 하나의 픽셀 소자의 제1 영역과 그것에 인접한 다른 픽셀 소자의 제2 영역 사이의 거리가 커져 화소 밀도를 높이기 어렵다. W2를 W3보다 크게 함으로써, 인접한 픽셀 소자들(100) 사이의 거리를 감소시킬 수 있다.
본 실시예에 있어서, 발광 소자들(10R, 10GB)이 접착층(125)에 의해 투명 기판(121)에 부착된 것으로 설명하지만, 접착층(125) 대신 다른 결합기(coupler)를 이용하여 발광 소자들(10R, 10GB)이 투명 기판(121)에 결합될 수도 있다. 예를 들어, 발광 소자들(10R, 10GB)을 스페이서들을 이용하여 투명 기판(121)에 결합시킬 수 있으며, 따라서, 발광 소자들(10R, 10GB)과 투명 기판(121) 사이의 영역에 기체 또는 액체가 채워질 수 있다. 이들 기체 또는 액체에 의해 발광 소자들(10R, 10GB)에서 방출된 광을 투과시키는 광학층이 형성될 수 있다. 앞서 설명한 접착층(125)도 광학층의 일 예이다. 여기서, 광학층은 발광 소자들(10R, 10GB)과는 다른 재료, 예컨대, 기체, 액체, 또는 고체로 형성되며, 따라서, 발광 소자들(10R, 10GB) 내의 반도체층들의 재료와 구별된다.
한편, 본 실시예에서, 제1 영역과 제2 영역이 정사각형의 형상을 가질 수 있지만, 본 실시예가 이에 한정되는 것은 아니며, 정사각형 이외의 직사각형 형상을 가질 수도 있다. 이 경우, 제1 영역과 제2 영역의 긴 변들이 서로 마주보도록 나란히 배치될 수 있다. 제1 영역 또는 제2 영역 중 어느 하나에 복수의 발광 구조체가 적층된 경우, 발광 구조체 각각의 크기는 서로 다를 수 있으며, 바람직하게는 투명기판(121)에 가깝게 배치되는 발광 구조체의 크기가 더 클 수 있다.
본 실시예에 따르면, 발광 소자들(10R, 10GB)을 동일 평면 상에 배열한 픽셀 소자(100)가 제공된다. 픽셀 소자(100)는 발광 소자들(10R, 10GB)을 이용하여 다양한 색상의 광을 구현할 수 있다. 이하에서, 일 실시예에 따른 발광 소자들(10R, 10GB)에 대해 상세하게 설명한다.
도 3A는 본 개시의 일 실시예에 따른 발광 소자(10R)를 설명하기 위한 개략적인 평면도이고, 도 3B는 도 3A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 3A 및 도 3B를 참조하면, 발광 소자(10R)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 제1 발광 구조체, 오믹 콘택층(27), 제1 콘택 패드(53a), 제2 콘택 패드(53b), 절연층(59), 제1 전극 패드(61a), 및 제2 전극 패드(61b)를 포함할 수 있다.
제1 발광 구조체, 즉, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 기판 상에 성장될 수 있다. 상기 기판은 질화갈륨 기판, GaAs 기판, Si 기판, 사파이어 기판, 특히 패터닝된 사파이어 기판 등 반도체 성장용으로 사용될 수 있는 다양한 기판일 수 있다. 성장 기판은 반도체층들로부터 기계적 연마, 레이저 리프트 오프, 케미컬 리프트 오프 등의 기술을 이용하여 분리될 수 있다. 상기 기판은 예를 들어, GaAs 기판일 수 있으며, 화학적 식각 기술을 이용하여 제1 도전형 반도체층(21)으로부터 제거될 수 있다.
일 실시예에서, 제1 발광 구조체는 갈륨 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 또는 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있으며, 적색광을 방출할 수 있다.
제1 도전형과 제2 도전형은 서로 반대 극성으로서, 제1 도전형이 n형인 경우, 제2 도전형은 p형이며, 제1 도전형이 p형인 경우, 제2 도전형은 n형이 된다.
제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 금속유기화학 기상 성장법(MOCVD)과 같은 공지의 방법을 이용하여 챔버 내에서 기판 상에 성장될 수 있다. 또한, 제1 도전형 반도체층(21)은 n형 불순물 (예를 들어, Si, Ge, Sn)을 포함하고, 제2 도전형 반도체층(25)은 p형 불순물(예를 들어, Mg, Sr, Ba)을 포함한다.
도면에서 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(25)이 각각 단일층인 것으로 도시하지만, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 활성층(23)은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있고, 원하는 파장을 방출하도록 반도체의 조성비가 조절된다. 예를 들어, 활성층(23)은 적색광을 방출할 수 있다.
제2 도전형 반도체층(25) 및 활성층(23)은 메사 구조를 가지고 제1 도전형 반도체층(21) 상에 배치될 수 있다. 메사는 제2 도전형 반도체층(25) 및 활성층(23)을 포함하며, 도 3B에 도시한 바와 같이, 제1 도전형 반도체층(21)의 일부를 포함할 수도 있다. 메사는 제1 도전형 반도체층(21)의 일부 영역 상에 위치하며, 메사 주위에 제1 도전형 반도체층(21)의 상면이 노출될 수 있다.
본 실시예에 있어서, 메사는 그 주변에 제1 도전형 반도체층(21)을 노출시키도록 형성된다. 다른 실시예에서, 메사를 관통하여 제1 도전형 반도체층(21)을 노출시키는 관통홀이 형성될 수도 있다.
한편, 상기 제1 도전형 반도체층(21)은 표면 텍스쳐링에 의한 요철 패턴(21p)을 가질 수 있다. 요철 패턴(21p)은 제1 도전형 반도체층(21)의 광 방출면 측에 형성될 수 있다. 표면 텍스쳐링은 예를 들어 건식 또는 습식 식각 공정을 이용한 패터닝에 의해 수행될 수 있다.
일 실시예에 있어서, 콘 형상의 돌출부들이 형성될 수 있으며, 콘의 높이는 2 내지 3um, 콘 간격은 1.5 내지 2um, 콘의 바닥 직경은 약 3um 내지 5um 일 수 있다. 콘은 또한 절두형일 수 있으며, 이 경우, 콘의 상면 직경은 약 2 내지 3um 일 수 있다.
다른 실시예에 있어서, 요철 패턴(21p)은 제1 요철 패턴과 제1 요철 패턴 상에 추가로 형성된 제2 요철 패턴을 포함할 수 있다. 제2 요철 패턴은 제1 요철 패턴에 비해 미세한 크기로 형성될 수 있다. 제1 도전형 반도체층(21)의 표면에 요철 패턴(21p)을 형성함으로써 내부 전반사를 줄여 광 추출 효율을 증가시킬 수 있다.
오믹 콘택층(27)은 제2 도전형 반도체층(25) 상에 배치되어 제2 도전형 반도체층(25)에 오믹 콘택한다. 오믹 콘택층(27)은 단일 층, 또는 다중 층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
제1 콘택 패드(53a)는 노출된 제1 도전형 반도체층(21) 상에 배치된다. 제1 콘택 패드(53a)는 제1 도전형 반도체층(21)에 오믹 콘택할 수 있다. 예를 들어, 제1 콘택 패드(53a)는 제1 도전형 반도체층(21)에 오믹 콘택하는 오믹 금속층으로 형성될 수 있다. 제1 콘택 패드(53a)의 오믹 금속층은 제1 도전형 반도체층(21)의 반도체 재료에 따라 적합하게 선정될 수 있다. 제1 콘택 패드(53a)는 생략될 수도 있다.
제2 콘택 패드(53b)는 오믹 콘택층(27) 상에 배치될 수 있다. 제2 콘택 패드(53b)는 오믹 콘택층(27)에 전기적으로 접속한다. 제2 콘택 패드(53b)는 생략될 수도 있다.
절연층(59)은 메사, 오믹 콘택층(27), 제1 콘택 패드(53a), 및 제2 콘택 패드(53b)를 덮는다. 절연층(59)은 제1` 콘택 패드(53a) 및 제2 콘택 패드(53b)를 노출시키는 개구부들(59a, 59b)을 갖는다. 절연층(59)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 절연층(59)은 굴절률이 서로 다른 절연층들을 적층한 분포 브래그 반사기를 포함할 수도 있다. 예를 들어, 분포 브래그 반사기는 SiO2, Si3N4, SiON, TiO2, Ta2O5, Nb2O5에서 선택된 적어도 2 종류의 절연층을 포함할 수 있다.
분포 브래그 반사기는 활성층(23)에서 방출되는 광을 반사한다. 분포 브래그 반사기는 활성층(23)에서 방출되는 광의 피크 파장을 포함하여 상대적으로 넓은 파장 범위에 걸쳐 높은 반사율을 나타낼 수 있으며, 광의 입사각을 고려하여 설계될 수 있다. 일 실시예에 있어서, 분포 브래그 반사기는 다른 입사각으로 입사되는 광에 비해 입사각 0도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 다른 실시예에 있어서, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 다른 특정 입사각으로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 예를 들어, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 입사각 10도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다.
제1 전극 패드(61a) 및 제2 전극 패드(61b)는 절연층(59) 상에 배치된다. 제1 전극 패드(61a)는 제1 콘택 패드(53a)의 상부로부터 메사의 상부로 연장될 수 있으며, 제2 전극 패드(61b)는 메사 상부 영역 내에 배치될 수 있다. 제1 전극 패드(61a)는 개구부(59a)를 통해 제1 콘택 패드(53a)에 접속할 수 있으며, 제2 전극 패드(61b)는 제2 콘택 패드(53b)에 전기적으로 접속될 수 있다. 제1 전극 패드(61a)가 직접 제1 도전형 반도체층(21)에 오믹 콘택할 수도 있으며, 이 경우, 제1 콘택 패드(53a)는 생략될 수 있다. 또한, 제2 콘택 패드(53b)가 생략된 경우, 제2 전극 패드(61b)는 오믹 콘택층(27)에 직접 접속할 수 있다.
제1 및/또는 제2 전극 패드들(61a, 61b)은 단일층, 또는 다중층 금속으로 형성될 수 있다. 제1 및/또는 제2 전극 패드들(61a, 61b)의 재료로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금 등이 사용될 수 있다.
본 개시의 일 실시예에 따른 발광 소자(10R)가 도면과 함께 간략하게 설명되었으나, 발광 소자(10R)는 상술한 층 이외에도 부가적인 기능을 갖는 층을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층 등 다양한 층이 더 포함될 수 있다.
또한, 플립칩 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극 패드들(61a, 61b)의 위치나 형상 또한 다양하게 변경될 수 있다. 또한, 오믹 콘택층(27)은 생략될 수도 있으며, 제2 콘택 패드(53b) 또는 제2 전극 패드(61b)가 제2 도전형 반도체층(25)에 직접 접촉할 수도 있다.
본 실시예에 있어서, 제1 발광 소자(10R)가 플립칩 구조인 것을 예를 들어 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 수평형 구조의 발광 소자일 수도 있다.
도 4A는 본 개시의 일 실시예에 따른 제2 발광 소자(10GB)를 설명하기 위한 개략적인 평면도이고, 도 4B는 도 4A의 절취선 D-D'를 따라 취해진 개략적인 단면도이다.
도 4A 및 도 4B를 참조하면, 제2 발광 소자(10GB)는 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 포함하는 제2 발광 구조체, 제1 도전형 반도체층(41), 활성층(43), 및 제2 도전형 반도체층(45)을 포함하는 제3 발광 구조체를 포함한다. 제2 발광 소자(10GB)는 오믹 콘택층들(37, 47), 제1 콘택 패드들(153a, 155a), 제2 콘택 패드들(153b, 155b), 전극 패드들(161a, 161b, 161c), 접착층(34), 및 절연층(159)을 포함할 수 있다.
제2 발광 구조체의 활성층(33) 및 제3 발광 구조체의 활성층(43)에서 생성된 광은 제2 발광 구조체의 제1 도전형 반도체층(31)을 통해 외부로 방출된다. 일반적으로, 제3 발광 구조체의 활성층(43)은 제2 발광 구조체의 활성층(33)보다 장파장의 피크 파장을 가질 수 있다. 예를 들어, 제3 발광 구조체는 녹색광을 방출할 수 있으며, 제2 발광 구조체는 청색광을 방출할 수 있다. 그러나 특정 실시예에 있어서, 제2 발광 구조체와 제3 발광 구조체에서 방출되는 광의 상대적인 강도를 조절하기 위해 제2 발광 구조체가 제3 발광 구조체보다 장파장의 광을 방출할 수 있다. 예를 들어, 제2 발광 구조체가 녹색광을 방출하고, 제3 발광 구조체가 청색광을 방출할 수도 있다. 이에 따라, 제3 발광 구조체에서 방출되는 광의 강도를 낮추고, 제2 발광 구조체에서 방출되는 광의 강도를 증가시킬 수 있다.
제2 및 제3 발광 구조체 내의 반도체층들은 요구되는 피크 파장의 광을 방출하도록 선택될 수 있다. 제1 도전형 반도체층들(31, 41) 및 제2 도전형 반도체층들(33, 43)은 단일층 또는 다중층으로 형성될 수 있으며, 활성층들(33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 녹색 광을 방출하는 발광 구조체의 경우, 반도체층들은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 또는 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있으며, 청색 광을 방출하는 발광 구조체의 경우, 반도체층들은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 또는 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다.
오믹 콘택층(37)은 제2 도전형 반도체층(35) 상에 배치되어 제2 도전형 반도체층(35)에 오믹 콘택한다. 오믹 콘택층(37)은 단일층, 또는 다중층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다. 오믹 콘택층(37)은 제3 발광 구조체에서 생성된 광을 투과시키도록 광 투과성 재료로 형성될 수 있다.
오믹 콘택층(47)은 제2 도전형 반도체층(45) 상에 배치되어 제2 도전형 반도체층(45)에 오믹 콘택한다. 오믹 콘택층(47)은 단일층, 또는 다중층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
접착층(34)은 제2 발광 구조체와 제3 발광 구조체를 결합시킬 수 있다. 접착층(34)은 광학적으로 투명한 접착제(OCA)를 포함할 수 있고, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으나, 본 개시 사항이 이에 한정되는 것은 아니다.
제1 콘택 패드들(153a, 155a)은 각각 제1 도전형 반도체층들(31, 41) 상에 배치되며, 이들에 오믹 콘택할 수 있다. 제1 도전형 반도체층(31)의 일부 영역이 노출될 수 있으며, 노출된 제1 도전형 반도체층(31) 상에 제1 콘택 패드(153a)가 형성될 수 있다. 또한, 제1 도전형 반도체층(41)의 일부 영역이 노출될 수 있으며, 노출된 제1 도전형 반도체층(41) 상에 제1 콘택 패드(155a)가 형성될 수 있다.
한편, 제2 콘택 패드(153b, 155b)들은 제2 도전형 반도체층들(33, 43)에 전기적으로 접속된다. 제2 콘택 패드들(153b, 155b)은 각각 오믹 콘택층들(37, 47) 상에 형성될 수 있다.
절연층(159)은 제2 발광 구조체 및 제3 발광 구조체를 덮을 수 있으며, 오믹 콘택층들(37, 47), 제1 콘택 패드들(153a, 155a) 및 제2 콘택 패드들(153b, 155b)을 덮을 수 있다. 절연층(159)은 또한 제1 도전형 반도체층(31)의 측면을 덮을 수도 있다. 절연층(159)은 제1 콘택 패드들(153a, 155a) 및 제2 콘택 패드들(153b, 155b)에 전기적 접속을 허용하도록 이들을 노출시키는 개구부들(159a, 159b, 159c, 159d)을 가질 수 있다.
전극 패드들(161a, 161b, 161c)은 절연층(159) 상에 형성되며, 제1 콘택 패드들(153a, 155a) 및 제2 콘택 패드들(153b, 155b)에 전기적으로 접속될 수 있다. 전극 패드(161a)는 제1 콘택 패드(153a)와 제1 콘택 패드(155a)를 전기적으로 연결할 수 있다. 이에 따라, 제1 도전형 반도체층(31)과 제1 도전형 반도체층(41)이 서로 전기적으로 연결될 수 있다. 전극 패드(161b)는 제2 콘택 패드(153b)에 전기적으로 접속할 수 있으며, 전극 패드(161c)는 제2 콘택 패드(155b)에 전기적으로 접속할 수 있다. 전극 패드들(161a, 161b, 161c)은 서로 전기적으로 이격된다. 한편, 도 2A에 도시한 바와 같이, 제4 접속층(129d)은 전극 패드(161a)에 접속되어 제2 발광 소자(10GB)의 제1 도전형 반도체층들(31, 41)에 전기적으로 공통 접속할 수 있다.
본 실시예에 있어서, 제3 발광 구조체는 제2 발광 구조체보다 작은 면적을 가질 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(31), 오믹 콘택층(37), 및 제1 도전형 반도체층(41)을 노출시키는 콘택홀들을 통해 전기적 접속이 달성될 수 있으며, 이 경우, 제2 발광 구조체와 제3 발광 구조체의 외형 면적은 동일할 수 있다.
제2 발광 소자(10GB)는 웨이퍼 본딩 기술을 이용하여 웨이퍼 레벨에서 형성될 수 있다. 제1 도전형 반도체층(31)이 성장 기판으로부터 분리된 후, 노출된 표면에 요철(31p)이 형성될 수 있으며, 요철(31p)을 이용하여 제2 발광 구조체 및 제3 발광 구조체에서 방출되는 광의 지향각을 조절할 수 있다. 나아가, 요철(31p)에 의해 광 산란을 이용하여 광 추출 효율이 향상될 수 있다.
본 실시예에 따르면, 적색광을 방출하는 제1 발광 소자(10R)를 녹색광 및 청색광을 방출하는 제2 발광 소자(10GB)와 독립하여 배치함으로써 적색광의 광도를 향상시킬 수 있다. 나아가, 제2 발광 구조체와 제3 발광 구조체가 적층된 구조를 갖는 제2 발광 소자(10GB)를 배치함으로써 픽셀 소자(100)를 소형화할 수 있으며, 발광 소자들의 실장 공정을 더 단순화할 수 있다.
픽셀 소자(100)는, 도 1에 도시한 바와 같이, 회로 기판(1001) 상에 배치되어 패널 기판(2100) 상에 실장된다. 회로 기판(1001) 상에 복수의 픽셀 소자들(100)이 배치되어 발광 모듈(1000)이 형성된다. 발광 모듈(1000)을 형성하여 패널 기판(2100) 상에 픽셀들을 배치하기 때문에 각 발광 모듈(1000) 내에서 불량 픽셀을 확인한 후 발광 모듈(1000)을 수리하거나 교체할 수 있다. 발광 모듈을 교체하거나 수리하면 되므로, 디스플레이 장치 전체를 수리하거나 폐기할 필요가 없어 비용 손실을 불량 발생에 따른 비용 손실을 줄일 수 있다.
본 실시예에서 발광 모듈(1000)을 패널 기판(2100) 상에 실장하는 것으로 설명하지만, 발광 모듈들(1000)을 캐비넷에 실장하고, 발광 모듈들(1000)이 실장된 복수의 캐비넷들을 패널 기판(2100) 상에 실장할 수도 있다.
도 5는 본 개시의 또 다른 실시예에 따른 제2 발광 소자를 설명하기 위한 개략적인 단면도이고, 도 6은 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 5를 참조하면, 본 실시예에 따른 제2 발광 소자는 도 4A 및 도 4B를 참조하여 설명한 제2 발광 소자(10GB)와 대체로 유사하나, 제1 콘택 패드들(153a, 155a) 상에 각각 전극 패드들(161a', 161a'')이 제공된 것에 차이가 있다. 제1 콘택 패드들(153a, 155a) 상에 각각 전극 패드들(161a', 161a")이 마련되므로, 제1 콘택 패드들(153a, 155a)이 인접하여 배치될 필요가 없으며, 따라서, 공정 여유도가 증가한다.
도 6에 도시한 바와 같이, 접속층(129d)이 제1 커버층(127)의 개구부들(127h)을 통해 전극 패드들(161a', 161a") 모두에 전기적으로 접속될 수 있다. 이에 따라, 전극 패드들(161a', 161a")이 서로 전기적으로 접속될 수 있으며, 따라서, 제1 도전형 반도체층들(31, 41)이 서로 전기적으로 접속된다.
도 7은 본 개시의 또 다른 실시예에 따른 제1 발광 소자(10R')를 설명하기 위한 개략적인 단면도이고, 도 8은 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다.
도 7을 참조하면, 본 실시예에 따른 제1 발광 소자(10R')는 도 3A 및 도 3B를 참조하여 설명한 제1 발광 소자(10R)와 대체로 유사하나, 복수의 활성층(23a, 23b)을 포함하는 것에 차이가 있다. 즉, 제1 발광 소자(10R')는 활성층(23a)을 포함하는 제1 발광 구조체와 함께 활성층(23b)을 포함하는 서브 발광 구조체를 포함할 수 있다. 서브 발광 구조체의 활성층(23b) 또한 제2 발광 구조체 및 제3 발광 구조체에서 방출되는 광의 피크 파장보다 장파장의 광을 방출할 수 있다. 활성층들(23a, 23b)은 도 3A 및 도 3B를 참조하여 설명한 바와 같은 반도체 재료로 형성될 수 있다. 제1 발광 구조체와 서브 발광 구조체는 터널층을 통해 서로 결합될 수 있으며, 함께 동작할 수 있다. 따라서, 예를 들어, 활성층들(23a, 23b)이 동일 또는 유사한 피크 파장의 광을 방출할 경우, 제1 발광 소자(10R')에서 방출되는 광의 강도를 증가시킬 수 있다. 도 8에 도시한 바와 같이, 제1 발광 소자(10R')가 제1 발광 소자(10R) 대신에 픽셀 소자에 실장될 수 있다. 접속층(129a)은 서브 발광 구조체의 제2 도전형 반도체층(25)에 전기적으로 접속할 수 있으며, 제1 도전형 반도체층(21)은 도 2C에 도시한 바와 같이, 접속층(129d)에 전기적으로 접속할 수 있다.
도 9는 본 개시의 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 평면도이다.
도 9를 참조하면, 본 실시예에 따른 픽셀 소자는 도 2A, 도 2B, 및 도 2C를 참조하여 설명한 픽셀 소자(100)와 대체로 유사하나, 제2 커버층(131')이 제1 커버층(127) 및 접속층들(129a, 129b, 129c, 129d)을 부분적으로 덮는 것에 차이가 있다. 제2 커버층(131')은 도 9에 도시한 바와 같이, 가로 방향 및 세로 방향으로 픽셀 소자의 중앙 영역을 덮되 코너 영역들을 노출시킨다. 특히, 제2 커버층(131')은 픽셀 소자의 가장자리들에 인접한 접속층 영역들을 덮지 않는다. 이에 따라, 접속층들의 상면 중 외부에 노출되는 영역, 즉 패드 영역들의 면적이 더 증가될 수 있다. 즉, 패드 영역들의 길이(W3')는 도 2A의 픽셀 소자에서 패드 영역의 길이(W3)보다 더 클 수 있다. 따라서, 픽셀 소자를 소형화하면서도 충분한 패드 영역을 확보할 수 있다.
본 개시의 일 실시예에 따르면, 도 10A는 제1 기판(S)에 배치된 발광 소자를 도시한 것이다. 도 10A을 참조하면, 일 실시예에 따른 상기 발광 소자는 제1 발광 스택(210), 상기 제1 발광 스택(210)의 하부에 위치하는 제2 발광 스택(220) 및 상기 제2 발광 스택(220)의 하부에 위치하는 제3 발광 스택(230)을 포함한다. 제1 발광 스택(210)은 제1도전형 반도체층(211), 활성층(212) 및 제2 도전형 반도체층(213)을 포함한다. 또한, 제2 발광 스택(220)은 제1도전형 반도체층(221), 활성층(222) 및 제2 도전형 반도체층(223)을 포함한다. 또한, 제3 발광 스택(230)은 제1도전형 반도체층(231), 활성층(232) 및 제2 도전형 반도체층(233)을 포함한다. 또한 각각의 발광 스택(210, 220, 230)의 활성층(212, 222, 232)들은 서로 다른 피크 파장을 방출한다. 예를 들면, 각각의 웨이퍼 상에서 형성된 발광 스택들을 적층형으로 접합하고, 개별 칩으로 분리하는 공정을 한번에 실시함으로써 각각의 발광 스택들을 개별적으로 자르는 공정을 하나로 줄여 공정 시간을 단축할 수 있다.
제1 발광 스택(210)은 가장 긴 피크 파장을 방출할 수 있다. 바람직하게는 적색광을 방출하는 층일 수 있다. InGaN, InAlGaN, GaN, AlGaN, AlGaAs, GaAsP, AlGaInP, 및 GaP와 같은 물질들 중 적어도 하나를 포함 할 수 있다. 하지만 이러한 물질에 한정되는 것은 아니며 적색광을 방출할 수 있는 어떠한 물질도 가능하다.
제2 발광 스택(220)은 제1 발광 스택(210) 보다 짧은 피크 파장을 방출할 수 있다. 바람직하게는 녹색광을 방출하는 반도체층일 수 있다. 제2 발광 스택(220)은 GaN, InGaN, AlGaN, InGaN, GaP, AlGaInP, AlGaP등과 같은 물질들 중 적어도 하나를 포함할 수 있으나, 이에 제한되지는 않는다.
제3 발광 스택(230)은 가장 짧은 피크 파장을 방출 할 수 있다. 청색광을 방출하는 반도체층일 수 있다. 예를 들어, 제3 발광 스택(230)은 GaN, InGaN, ZnSe 등과 같은 청색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 적층되는 각 반도체층에서 방출되는 광의 색은 이에 한정되지 않으며, 다양한 반도체층으로 조합되어 적층될 수 있다.
제1 기판(S) 상부에 제3 발광 스택(230)이 배치되어 있으며, 상기 제1 기판(S)은 제3 발광 스택(230), 예를 들어, 청색광을 방출하는 반도체 층을 에피택셜 성장할 수 있는 기판으로 예를 들어 사파이어 기판일 수 있다. 사파이어 기판으로만 한정되는 것은 아니며, 다른 다양한 투명 절연 물질을 포함할 수 있다. 예를 들어, 제1 기판(S)은 글래스, 쿼츠, 실리콘, 유기 폴리머, 또는 유기-무기 복합 재료를 포함할 수 있으며, 예를 들어, 탄화실리콘(SiC), 질화갈륨(GaN), 질화인디움갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 또는 실리콘 기판일 수 있다.
또한, 도면에 도시하지는 않았지만, 제1 기판(S)은 상면에 요철을 포함할 수 있으며, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 상면에 요철을 포함함으로써 제1 기판(S)에 접한 제3 발광 스택(230)에서 생성된 광의 추출 효율을 증가시킬 수 있다. 다른 실시예에 있어서, 제1 기판(S)은 제거될 수도 있다.
도 10B는 제1 발광 스택(210)이 제2 발광 스택(220) 및 제3 발광(230)에 본딩되기 전을 나타내는 도면이다. 본 발명의 예시적인 실시예에 따라, 제1 발광 스택(210)은 복수의 발광 스택들 중 가장 긴 파장을 방출할 수 있고, 예를 들어 적색광을 방출하는 반도체층일 수 있다. 따라서, 제2기판(G)은 제1 기판(S)과 다른 물질로 이루어진 성장 기판일 수 있다. 예를 들어 제2 기판 (G)는 GaAs일 수 있다. 하지만 이에 한정되지는 않는다.
또한, 제2 및 제3 발광 스택(220, 230)이 서로 접합하기 전에 제2 발광 스택(220)과 제3 발광 스택(230)의 제2 반도체층들(223, 233) 상에 하부 콘택층들(242, 243)이 배치될 수 있다. 상기 하부 콘택층들(242, 243) 사이에는 제2 발광 스택(220)과 제3 발광 스택(230)을 접합시키기 위한 제2 접착층(252)가 배치될 수 있다. 상기 제2 접착층(252)는 광을 투과시키는 비도전성 물질을 포함할 수 있다. 예를 들어, 광학적으로 투명한 접착제(OCA)를 포함할 수 있으며, 더 자세하게는, 에폭시, 폴리이미드, SU8, 스핀-온, 글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 도면에 도시하지는 않았으나, 제2 발광 스택(220)과 제2 접착층(252) 사이에 접착 강화층을 더 포함할 수 있다. 예를 들어, 접착 강화층은 제2 접착층(252)과 제2 하부 콘택층(242) 사이에 배치되어 이들을 접착할 수 있다. 접착 강화층은 레이저 리프트 오프 공정 등의 급격한 스트레스 변화를 수반하는 공정에서 제2 발광 스택(220)이 제2 접착층(252)으로부터 박리되는 것을 방지하며, 더 나아가, 제2 발광 스택의 깨짐을 방지할 수 있다. 상기 접착 강화층은 예를 들어, 실리콘 산화막으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
상기 상술한 것과 같은 이유로 제2 접착층(252)과 제3 발광 스택(230) 사이에 더 자세하게는, 제2 접착층(252)과 제3 하부 콘택층(243) 사이에도 접착 강화층을 더 포함할 수 있다. 또한, 상기 접착 강화층은 제2 및 제3 하부 콘택층(242, 243) 보다 작은 두께를 가질 수 있으며, 예를 들어, 약 100nm의 두께를 가질 수 있다.
또한, 제2 발광 스택(220)의 제1 도전형 반도체층(221) 상에 roughness(R)를 형성할 수 있다. roughness(R)의 형태와 크기는 다양하게 형성될 수 있으며, 예를 들어, wave type, embossing type, zigzag type, 등 다양하게 패터닝 되어 다양한 형상으로 포함할 수 있다. 제1 도전형 반도체층(221) 상부에 roughness(R)를 형성함으로써 전반사로 인해 광이 외부로 방출되지 못하고 다시 내부로 반사될 수 있는 확률을 줄일 수 있다. 따라서, 광이 반도체층 내부에서 외부로 효율적으로 추출될 수 있도록 하여 광효율 개선 효과를 줄 수 있다. 그러나 roughness(R)가 반드시 필요한 것은 아니며, 평탄한 면으로 형성될 수도 있다.
제1 발광 스택(210)의 성장 기판(G), 즉 제2 기판(G)은 제거하고, 제 1발광 스택(220)의 제1 하부 콘택층(241) 하부에 상기 제2 접착층(252)와 같은 제1 접착층(251)를 배치하여 제1 발광 스택(210)을 제2 및 제3 발광 스택(220, 230)과 접합할 수 있다. 상기 제2 기판(G)이 제거됨으로써 제2 기판(G) 하부에 배치되었던 제1 발광 스택(210)의 제1 도전형 반도체층(211)이 노출될 수 있다. 노출된 상기 제1 도전형 반도체층(211) 상에도 roughness(R')를 형성할 수 있다. roughness(R')의 형태와 크기는 다양하게 형성될 수 있으며, 예를 들어, wave type, embossing type, zigzag type, 등 다양하게 패터닝 되어 다양한 형상을 포함할 수 있고, 규칙적인 형태를 가질 수도 있으며, 이와 달리 불규칙한 형태를 가질 수도 있다.
도 10A를 다시 참조하면, 제1 발광 스택(210)의 제1 도전형 반도체층(211) 상 및 제2 발광 스택(220)의 제1 도전형 반도체층(221) 상에 roughness(R', R)를 형성함으로써 광이 외부로 방출될 때 전반사 되어 반도체층 내부로 다시 들어갈 수 있는 확률을 줄일 수 있다. 따라서, 광이 반도체층 내부에서 외부로 효율적으로 방출될 수 있도록 하여 광효율을 향상시킬 수 있다.
도 11A를 참조하면, 제1 발광 스택(210) 일부는 식각 공정 등을 통해 제거 될 수 있다. 제1 발광 스택(210)의 일부가 제거됨에 따라, 상기 제거된 제1 발광 스택(210) 일부의 하부에 배치되었던 제1 하부 콘택층(241)이 노출될 수 있다. 하지만 제1 발광 스택(210)만 제거하는 것으로 한정되지 않으며, 제1 하부 콘택층(241)까지 제거될 수 있거나, 제1 하부 콘택층(241)의 하부에 배치된 제1 접착층(251)까지 제거될 수도 있다. 제거되는 제1 발광 스택(210)의 일부 영역은 제1 발광 스택(210)의 중심부 영역일 수 있으나, 반드시 이에 한정되는 것은 아니며, 시야각의 조절 또는 발광 강도의 조절을 위하여 일측으로 치우치도록 제1 발광 스택(210)의 일부 영역이 제거될 수도 있다.
또한, 도면에 도시하지는 않았지만, 상기 노출된 제1 하부 콘택층(241) 표면에는 roughness를 형성할 수 있다. roughness의 형태와 크기는 다양하게 형성될 수 있으며, 예를 들어, wave type, embossing type, zigzag type, 등 다양하게 패터닝 되어 다양한 형상으로 형성될 수 있고, 규칙적인 형태를 가질 수도 있으며, 이와 달리 불규칙한 형태를 가질 수도 있다. 표면에roughness를 형성함으로써 광이 효율적으로 추출될 수 있도록 하여 광효율 개선 효과를 줄 수 있다.
상기 제1 하부 콘택층(241)은 광을 투과시키는 투명 도전 물질을 포함할 수 있다. 하부 콘택층은 제 1, 제2, 제3 발광 스택들(210, 220, 230)의 일면에 배치되며, 예를 들어, 제1, 제2, 제3 하부 콘택층들(241, 242, 243)은 투명 도전성 산화물(ITO), 예를 들어, SnO, InO2, ZnO, ITO, ITZO 등을 포함 할 수 있으며, 이에 한정되는 것은 아니며, 하부 콘택층을 선택적으로 포함하지 않을 수도 있다. 또한, 제1 하부 콘택층(241)은 제2, 제3 하부 콘택층(242, 243) 보다 얇을 수 있다. 예를 들어, 제1 하부 콘택층(241)은 약 240nm의 두께로 형성될 수 있으며, 제2 및 제3 하부 콘택층(242, 243)은 약 300nm의 두께로 형성될 수 있다. 또한, 각 하부 콘택층들은 선택적으로 roughness를 형성하여 광추출 효율을 개선시킬 수 있다.
도 11B를 참조하면, 제1 발광 스택(210) 측면의 적어도 일부 영역에 절연성 물질이면서 광 반사물질이 포함된 반사층(214)을 포함할 수 있다. 예를 들어, 상기 반사층(214)은 다양한 유기 또는 무기 절연 물질로 SiO2, SiNx, Al2O3, TiO2 등을 포함할 수 있으며, 분포 브래그 반사기(DBR)를 포함할 수 있다. 예를 들어, 단일층 구조 또는 서로 다른 굴절률을 갖는 둘 이상의 절연층으로 형성된 다중층 구조를 가질 수 있다. 물질은 이에 한정하지 않고, 광을 반사시킬 수 있는 물질이면서 절연 특성을 갖는 물질이면 모두 가능하다. 다시 말해서, 상기 반사층(214)은 제1 발광 스택(210)에서 방출되어 측면 방향으로 조사되는 광을 반사시켜 측면 방향으로 분산되지 않고, 광이 방출되는 방향, 즉 상부 방향으로 추출될 수 있도록 하여 발광 효율을 높일 수 있는 물질일 수 있다.
또한, 도면 상으로는 도시하지 않았으나, 제1 발광 스택(210)의 측면은 소정의 각으로 경사진 슬롭 형태일 수 있다. 반사층(214)이 도포되는 제1 발광 스택(210)의 측면을 경사지게 형성함으로써 반사층(214)을 증착할 때 크랙 등을 방지할 수 있어 신뢰성 및 제품 특성의 효율을 향상시킬 수 있다.
도 12및 도 13를 참조하면, 제1 발광 스택(210)의 일부가 제거되면서 형성된 공간, 다시 말해서, 제2 발광 스택(220) 및 제3 발광 스택(230) 하부 공간을 채우고, 제1 발광 스택(210)의 측면을 덮으며, 제1 발광 스택(210)의 상부를 덮을 수 있도록 하는 제3 접착층(253)를 배치할 수 있다. 또한, 상기 제3 접착층(253)는 제3 기판(S')을 제1 발광 스택(210) 상부에 접착시킬 수 있도록 하여 광이 방출되는 방향의 최상부에 제3 기판(S')을 배치할 수 있다. 또한, 제3 발광 스택(230) 하부에 배치된 제1기판(S)을 제거하고 후공정을 진행할 수 있도록 할 수 있다.
또한, 제3 접착층(253)은 제1, 제2, 제3 발광 스택들(210, 220, 230)에서 방출되는 광이 투과하여 제3 기판(S') 방향으로 방출될 수 있도록 투광성 물질로 형성될 수 있다. 또한, 절연 물질이면서 제1 발광 스택(210)과 제3 기판(S')을 접착할 수 있는 접착 특성을 가질 수 있다. 이러한 특성은 상술한 것과 같은 제1, 제2 접착층들(251, 252)도 갖는 특성으로 제1, 제2 접착층들(251, 252)과 동일한 물질로 구성될 수 있다. 하지만 이에 한정되지 않고, 제1, 제2, 제3 접착층들(251, 252, 253)들은 각기 다른 물질로 형성될 수도 있다.
제3 접착층(253)은 제1 발광 스택(210)과 중첩되는 영역에서의 두께와 제1 발광 스택(210)과 중첩되지 않는 영역에서의 두께가 서로 다를 수 있다. 바람직하게는 제1 발광 스택(210)과 중첩되는 영역에서의 두께가 더 얇고, 제1 발광 스택(210)과 중첩되지 않는 영역에서의 두께가 상대적으로 더 두꺼울 수 있다. 따라서 제1 발광 스택(210)에서 발생되는 광은 효과적으로 투과되어 방출되게 하고, 상대적으로 두께가 두껍게 형성된 제3 접착층(253)의 일부 영역에서는 제3 접착층(253)이 광 차단의 역할을 할 수 있으므로, 제2 및 제3 발광 스택(220, 230)에서 방출되는 광이 제1 발광 스택(210)으로 입사되어 광 간섭 및 흡수 되는 것을 방지할 수 있다.
도 14A 및 도 15은 도 13를 180도 회전하여 제1, 제2, 제3 발광 스택들(210, 220, 230) 중에 제1 발광 스택(210)이 제1 및 제2 발광 스택(220, 230) 보다 하부에 배치되고, 즉, 광이 외부로 방출되는 방향인 제3 기판(S')이 최하부에 배치되고, 제3 발광 스택(230)이 최상부에 배치될 수 있도록 한 도면이다. 따라서, 도 14A 및 도 15을 참조하면, 광이 방출되는 방향은 하부 방향, 즉, 제3 기판(S') 방향이다. 또한, 제1, 제2, 제3 발광 스택들(210, 220, 230)의 식각 공정, 증착 공정 등을 통해 적층형 발광 다이오드, 즉, 제1, 제2, 제3 발광 스택들(210, 220, 230)에 전기를 공급해줄 수 있도록 제1 내지 제4 전극패드들(271, 272, 273, 274)을 형성할 수 있다.
또한, 제2, 제3 발광 스택들(220, 230)이 식각 되면서 제1 발광 스택(210)의 적어도 일부, 더 자세하게는 제1 발광 스택(210)의 일면에 배치되는 제1 하부 콘택층(241)이 노출 될 수 있다.
또한, 적층형 발광 다이오드의 평면상, 즉, 상측에서 보았을 때 제1 발광 스택(210)은 제2, 제3 발광 스택들(220, 230)과 겹쳐지지 않게 배치될 수 있다. 다시 말해서, 제1 발광 스택(210)의 상기 제2, 제3 발광 스택들(220, 230)과 중첩되지 않는 영역을 포함할 수 있다. 즉, 제2 발광 스택(220) 또는 제3 발광 스택(230)의 적어도 일부의 광은 제1 발광 스택(210)을 통과하지 않고 외부로 방출 될 수 있다. 다시 말해, 제2 발광 스택(220)에서 발생된 광은 제3 접착층(253)의 영역 중 제1 발광 스택(210)의 측면과 제2 발광 스택(220)의 상부에 배치된 영역을 통과하여 방출될 수 있다. 따라서, 제1 발광 스택(210)과 제3 발광 스택(230)이 중첩되지 않게 배치함에 따라, 발광 스택들에서 방출되는 광이 외부로 방출되기 위한 이동 경로, 즉 광이 통과해야 하는 발광 스택층을감소키실 수 있어 광의 이동 경로를 효율적으로 짧게 함으로써 광 추출 효과를 증가시킬 수 있다. 또한, 적층형 발광 다이오드의 면적을 최대한 활용하여 발광 면적을 최대로 높일 수 있어 광 효율을 향상시킬 수 있다.
또한, 적층형 발광 다이오드의 상측에서 보았을 때, 제2 발광 스택(220) 및 제3 발광 스택(230)의 적어도 일부 영역이 중첩되도록 배치 될 수 있다.
도시하지는 않았지만, 다른 실시형태로서 적층형 발광 다이오드의 상측에서 볼 때 제2, 제3 발광 스택(220, 230)의 식각 정도에 따라서, 제1 발광 스택(210)과 제2 발광 스택(220)의 일부 영역은 서로 중첩될 수도 있다. 또한, 다른 실시예에 따라, 제1, 제2, 제3 발광 스택들(210, 220, 230)의 적어도 일부 영역이 서로 중첩되도록 배치되거나, 적어도 일부 영역이 중첩되지 않게 배치될 수도 있다.
중첩 되는 영역은 제1 발광 스택(210)의 외곽에 인접한 적어도 일부에서 중첩될 수 있다. 따라서 중첩 되는 영역이 최소화 되어 광 추출 개선에 효과적이다.
도 14B는 도 14A 및 도 15의 평면도이다. 즉, 도 14A는 도 14B의 E-E' 방향의 단면을 도시한 단면도이며, 도 15은 도 14B의 F-F' 방향의 단면을 도시한 단면도이다.
도 14B를 참조하면, 본 발명의 일 실시예에 따라, 평면상에서 볼 때 제1 발광 스택(210)의 적어도 일부 영역은 제2 및 제3 발광 스택(220, 230)과 중첩되지 않고 노출될 수 있다. 제1, 제2, 제3 발광 스택들(210, 220, 230)이 적층된 발광 다이오드의 외곽부에는 제1 발광 스택(210)이 배치될 수 있으며, 중심부에는 상술한 것과 같이 제1 발광 스택(210)이 제거되면서 제2 발광 스택(220) 및 제3 발광 스택(230)의 적어도 일부 영역이 노출될 수 있다. 다시 말해서, 상부에서 볼 때 제1 발광 스택(210)은 제2 발광 스택(220) 및 제3 발광 스택(230)을 둘러싸도록 외곽부에 배치될 수 있으며, 제2 발광 스택(220) 및 제3 발광 스택(230)은 제1 발광 스택(210) 보다 중심부에 배치할 수 있다. 더 자세하게는, 상기 제1 발광 스택(210)은 상기 적층형 발광 다이오드의 중심부를 통과하지 않으며, 상기 제2, 제3 발광 스택(220, 230)은 상기 적층형 발광 다이오드의 중심부를 통과하도록 배치할 수 있다. 따라서, 제1 발광 스택(210)의 영역을 가장 넓게 확보 가능하면서 제1 발광 스택(210)에서 방출되는 광의 경로가 다른 발광 스택을 통과하는 영역을 최소화 시킴으로써 발광 효율을 개선할 수 있다.
본 발명의 예시적인 실시예에 따르면, 제1 발광 스택(210)이 차지하는 면적, 즉 적층형 발광 다이오드 외곽부의 면적은 제2 발광 스택(220) 및 제3 발광 스택(230)이 차지하는 면적, 즉 적층형 발광 다이오드 중심부의 면적 보다 클 수 있다. 다시 말해서, 광도가 상대적으로 낮은 발광 스택, 예를 들어, 제2, 제3 발광 스택들(220, 230) 보다 광도가 낮은 제1 발광 스택(210)의 발광 면적을 가장 넓게 배치하여 제1, 제2, 제3 발광 스택들(210, 220, 230) 각각에서 발광하는 광량 차를 줄여 효율적으로 광도를 조절함으로써 광효율을 최대한 향상시킬 수 있도록 할 수 있다.
예를 들어, 적색, 녹색, 청색을 발광하는 발광 다이오드를 적층하여 삼원색 화소를 표시함으로써 Full color display device를 구현할 수 있다. 이때 광도가 부족한 발광 스택을 제1 발광 스택(210)에 배치함으로써 발광 면적을 최대로 하여 광도를 높일 수 있다. 따라서, 적색, 녹색, 청색 발광 스택의 광도 차를 줄여 효율적으로 광도를 조절함으로써 광효율을 향상시키고 제품의 품질을 향상시킬 수 있다
또 다른 예시적인 실시예에 따르면, 도시하지는 않았으나, 제1 발광 스택(210)의 면적, 즉 적층형 발광 다이오드의 외곽부 면적은 제2 및 제3 발광 스택(220, 230)의 면적 보다 작게 배치할 수 있다. 이러한 경우, 제2 발광 스택(220) 및 제3 발광 스택(230)에 방출하는 광의 광도가 제1 발광 스택(210)에서 방출하는 광의 광도 보다 작을 수 있다. 다시 말해서, 제1 발광 스택(210)의 광도가 가장 클 경우, 면적이 가장 작은 상기 외곽부에 배치하여 제1, 제2, 제3 발광 스택들(210, 220, 230)에서 방출되는 광량의 차이를 최소화하여 광효율을 효과적으로 향상시킬 수 있다. 하지만 이에 한정되지 않으며, 상기 발광 다이오드의 외곽부 면적과 중심부 면적은 유사할 수도 있다. 예를 들어 제1, 제2, 제3 발광 스택들(210, 220, 230)의 광도 차가 유사하다면, 상기 발광 스택들이 차지하는 발광 면적을 유사하게 배치할 수 있다.
또한, 도 5b를 다시 참조하면, 적층형 발광 다이오드의 중심부, 다시 말해서, 제2, 제3 발광 스택(220, 230)의 모양은 한정되지 않으며, 일부에 각이 있는, 예를 들어서 사각형, 삼각형, 육각형, 팔각형, 마름모 등의 다각형 모양 또는 일부에 곡선 있는, 예를 들어서 원형, 타원형 모양 등 다양하게 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 도면상으로 도시하지는 않았지만, 도 11A를 다시 참조하여, 제1 발광 스택(210)의 일부 또는 중심부를 제거할 때, 제2 발광 스택(220)까지 함께 제거할 수 있다. 제2 발광 스택(220)까지 제거되어 제1 발광 스택(210)의 일부 또는 중심부에는 제2 하부 콘택층(242)이 노출 될 수 있다. 또한, 상기 제1 발광 스택(210)의 일부 또는 중심부, 즉, 제1 및 제2 발광 스택(210, 220)이 제거된 공간과 제1 및 제2 발광 스택(210, 220)의 측면을 덮으면서 제1 발광 스택(210) 상부를 덮을 수 있도록 하는 제3 접착층(253)을 배치하여 제3 기판(S')을 제1 발광 스택(210)과 접합시킬 수 있다.
또한, 제1 기판(S)을 제거하고, 180도 회전시키면 제3 발광 스택(230)이 상부에 배치될 수 있다. 제1, 제2, 제3 발광 스택들(210, 220, 230)의 식각 공정, 증착 공정 등을 거쳐 제2 발광 스택(220)의 일부, 더 자세하게는, 제2 발광 스택(220)의 일면에 형성된 제2 하부 콘택층(242)이 적층형 반도체층 외곽부에 노출될 수 있다. 따라서, 적층형 발광 다이오드 중심부의 최상부에는 제3 발광 스택(230)이 배치되고, 제3 발광 스택(230)을 둘러싼 외곽부에는 제2 발광 스택(220)과 제1 발광 스택(210)이 순차적으로 적층되어 배치될 수 있다.
또한, 평면상, 즉, 적층형 발광 다이오드의 상측에서 보았을 때 제3 발광 스택(230)의 적어도 일부 영역은 제1 발광 스택(210)과 중첩되지 않는 영역을 포함할 수 있다. 제3 발광 스택(230)의 적어도 일부가 제1 발광 스택(210)과 중첩되지 않게 배치함에 따라, 광이 외부로 방출되기 위한 이동 경로, 즉 통과해야 하는 발광 스택층이 줄어들 수 있어 광의 이동 경로를 효율적으로 하고, 광이 반도체층 내부에서 소멸될 수 있는 확률을 최소화하여 광추출을 효율적으로 향상 시킬 수 있다.
또한, 평면상에서 볼 때 제1 발광 스택(210) 및 제2 발광 스택(220)은 적어도 일부가 겹쳐지게 배치 될 수 있다. 또한, 제1, 제2, 제3 발광 스택들(210, 220, 230)은 서로 적어도 일부가 중첩되게 배치되거나, 적어도 일부가 중쳡되지 않게 배치될 수도 있다.
또한, 적층형 발광 다이오드의 상측에서 보았을 때, 제3 발광 스택(230)이 차지하는 면적은 제1, 제2 발광 스택(210, 220)이 차지하는 면적 보다 작거나, 클 수 있다. 다시 말해서, 적층형 발광 다이오드의 중심부 면적 보다 외곽부 면적이 작거나, 클 수 있다. 이때 제1, 제2, 제3 발광 스택들(210, 220, 230) 중 광도가 부족한 발광 스택이 차지하는 발명 면적을 선택적으로 최대로 하여 광효율을 향상시킬 수 있다. 또한, 제3 발광 스택(230)이 모양, 즉, 적층형 발광 다이오드의 중심부 모양은 한정되지 않으며 다양하게 형성될 수 있다.
도 16A 내지 도 17을 참조하면, 제1, 제2, 제3 발광 스택들(210, 220, 230)을 적층하고 전기적으로 연결될 수 있도록 공정하는 과정에서 제1, 제2, 제3 발광 스택들(210, 220, 230)의 측면은 계단 형상으로 형성될 수 있다. 도면에는 도시하지 않았으나, 상기 제1, 제2, 제3 발광 스택들(210, 220, 230)의 측면 계단 형상은 다양한 형상을 포함할 수 있다. 예를 들어, 소정의 각도를 가진 경사진 형태를 포함할 수 있다. 제1, 제2, 제3 발광 스택들(210, 220, 230) 측면을 경사진 슬롭 형태로 형성함으로써 발광 스택들의 측면 상부에 제1 내지 제4 전극패드들(271, 272, 273, 274)과 제1, 제2 절연층들(261, 262) 등을 증착할 때 크랙 등을 방지할 수 있어 신뢰성 및 제품 특성을 향상시킬 수 있다.
상기 제1, 제2 절연층들(261, 262)은 제1, 제2, 제3 발광 스택들(210, 220, 230) 측면 및 제1, 제2, 제3 하부 콘택층들(241, 242, 243)과 제1 내지 제4 전극패드들(271, 272, 273, 274) 사이를 절연하며, 제1 내지 제4 전극패드들(271, 272, 273, 274)과 제1 내지 제4 연결 전극들(271, 272, 273, 274) 사이를 절연하기 위해 배치할 수 있다.
또한, 상기 제1, 제2 절연층들(261, 262) 중 적어도 하나는 반사 물질을 포함할 수 있다. 예를 들어 상기 절연층들은 다양한 유기 또는 무기 절연 물질로 SiO2, SiNx, Al2O3, TiO2 등을 포함할 수 있으며, 상기 절연층들 중 적어도 하나는 분포 브래그 반사기(DBR)를 포함할 수 있다. 예를 들어 단일층 구조 또는 서로 다른 굴절률을 갖는 둘 이상의 절연층으로 형성된 다중층 구조를 가질 수 있다. 물질은 이에 한정하지 않고, 광을 반사시켜 제3기판(S') 방향으로 광을 방출하여 발광 효율을 높일 수 있는 물질일 수 있다.
도 16B는 도 16A 및 도 17의 평면도이다. 즉, 도 16A는 도 16B의 E-E' 방향의 단면을 도시한 단면도이며, 도 17은 도 16B의 F-F' 방향의 단면을 도시한 단면도이다. 도 16B를 참조하면, 광이 방출되는 방향 즉, 제3 기판(S') 방향이 아닌, 전극이 본딩되는 방향에서의 평면도로 연결 전극들(291, 292, 293, 294)과 본딩 금속층들(291', 292', 293', 294')로 인해 제1, 제2, 제3 발광 스택들(210, 220, 230)이 외부와 전기적으로 연결될 수 있다. 또한, 제1 전극패드(271)는 제1 발광 스택(210)의 P 전극패드이며, 제2 전극패드(272)는 제2 발광 스택(220)의 P 전극패드이고, 제3 전극패드(273)는 제3 발광 스택(230)의 P 전극패드이다. 또한, 제4 전극패드(274)는 제1, 제2, 제3 발광 스택들(210, 220, 230)이 연결된 공통 N 전극패드이다. 하지만 이에 반드시 한정되는 것은 아니며, 이와 반대로 제1 전극패드(271)는 제1 발광 스택(210)의 N 전극패드이며, 제2 전극패드(272)는 제2 발광 스택(220)의 N 전극패드이고, 제3 전극패드(273)는 제3 발광 스택(230)의 N 전극패드이고, 제4 전극패드(274)는 제1, 제2, 제3 발광 스택들(210, 220, 230)이 연결된 공통 P 전극패드일 수도 있다.
또한, 제1 내지 제4 연결 전극들(291, 292, 293, 294) 사이를 채우고, 제1 내지 제4 연결 전극들(291, 292, 293, 294) 측면을 덮을 수 있는 보호층(100)을 더 포함할 수 있다. 상기 보호층(100)은 제1 내지 제4 연결 전극들(291, 292, 293, 294)을 절연시키는 절연성 물질일 수 있다. 또한, 광이 흡수되지 않고 광을 반사 시킬 수 있는 물질을 포함할 수 있어 광이 방출하는 방향인 제3 기판(S') 방향으로 광을 반사시켜 광추출 효율을 높일 수 있다.
또한, 도시하지는 않았지만, 본 발명의 예시적인 실시예에 따르면, 제3 발광 스택(230)의 제1 도전형 반도체층(231) 상에 콘택 전극을 더 포함할 수 있다. 상기 콘택 전극은 제1 도전형 반도체층(231)과 오믹 콘택을 형성할 수 있다. 제1 도전형 반도체층(231)의 일부는 패터닝되어 리세스될 수 있으며, 상기 콘택 전극은 오믹 콘택 효율을 증가시키기 위해 제1 도전형 반도체층(231)의 리세스된 영역에 배치될 수 있다. 상기 콘택 전극은 단일층 구조 또는 다중층 구조를 가질 수 있며, Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu 또는 이들의 합금, 예를 들어, Au-Te 합금 또는 Au-Ge 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 예를 들어 상기 콘택 전극은 약 100nm의 두께를 가질 수 있으며, 광의 방출 방향인 제3 기판(S')을 향해 아래 방향으로 광 방출 효과를 증가시키기 위해 고 반사율을 가지는 금속을 포함할 수 있다. 다시 말해서, 광 방출 방향에서 최하부에 배치된 제3 발광 스택(230)의 제1 도전형 반도체층(231) 상에 고 반사율을 가지는 금속 반사층을 배치할 수 있다. 따라서, 제3 발광 스택(230)의 제1 도전형 반도체층(231) 방향으로 조사되는 광을 반사시켜 제3 기판(S') 방향, 다시 말해서 광이 방출되는 방향으로 반사시켜 광이 효과적으로 방출될 수 있도록 하여 광추출 효율을 높일 수 있다.
도 18은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이고, 도 19는 도 18의 일부 구성요소들의 상대적인 위치를 나타내기 위한 개략적인 평면도이다. 다른 실시예와 동일한 내용에 대해서는 설명을 생략한다.
도 18 및 도 19를 참조하면, 본 실시예의 픽셀 소자는, 제1 발광구조체(310), 제1 발광구조체(310) 하부에 배치되는 제2 발광구조체(320), 제1 발광구조체(310)와 수평으로 나란하게 배치되는 제3 발광구조체(330), 및 제3 발광구조체(330) 상에 배치되는 제1 몰딩층(410)을 포함한다.
제1 발광구조체(310)와 제3 발광구조체(330)는, 상면의 높이가 실질적으로 동일할 수 있고, 상면의 높이 차이는 50μm 이내일 수 있다. 따라서 외부에서 볼 때 높이 차이로 인한 시야각 편차가 생기는 것을 방지할 수 있다. 제1 발광구조체(310)와 제3 발광구조체(330)는, 성장기판을 공유하여 성장될 수 있으며, 하나의 기판 위에 배치될 수 있다. 성장기판은 제거될 수도 있고, 또는 제1 내지 3 발광구조체(310, 320, 330)에서 생성된 광이 성장기판을 통과하여 외부로 방출될 수도 있다.
제1 발광구조체(310)는 제1 도전형 반도체층(311), 제2 도전형 반도체층(312), 및 활성층(313)을 포함하고, 제2 발광구조체(320)는 제1 도전형 반도체층(321), 제2 도전형 반도체층(322), 및 활성층(323)을 포함하고, 제3 발광구조체(330)는 제1 도전형 반도체층(331), 제2 도전형 반도체층(332), 및 활성층(333)을 포함한다. 제1 도전형 반도체층(311)의 표면은 요철을 포함하는 광 확산면을 포함하여 외부에서 발광 구조체로 입사되는 광을 산란시켜 시인성을 향상시키고, 활성층(323)에서 발생된 광을 외부로 효과적으로 추출시킬 수 있다.
제1 발광구조체(310) 상부에는 제2 몰딩층(420)이 배치될 수 있고, 제1 몰딩층(410)과 제2 몰딩층(420)은 실질적으로 같은 높이로 형성될 수 있다. 제1 몰딩층(410)과 제2 몰딩층(420)의 상면의 높이 차이는 50μm 이내일 수 있다. 따라서 외부에서 볼 때 높이 차이로 인한 시야각 편차가 생기는 것을 방지할 수 있다.
제1 몰딩층(410)은 파장변환물질을 포함한다. 즉, 제3 발광구조체(330)로부터 방출된 빛은 제1 몰딩층(410)을 통과하며 파장변환물질을 여기 시킬 수 있다. 제1 몰딩층(410)에 의해 파장변환된 빛은 피크 파장이 좁게 형성되며, 피크 파장의 반치폭은 50nm 이하, 바람직하게는 20nm 이하일 수 있다.
이와 같이 제1 몰딩층(410)을 통과하여 방출되는 광이 좁은 반치폭을 가지는 피크 파장을 가짐으로써, 높은 색 선명도를 구현할 수 있다. 파장 변환 물질은 형광체 또는 양자점 중 적어도 하나를 포함할 수 있다. 또한 투명 수지에 분산되어 배치될 수 있다. 파장 변환 물질은 원형의 형태일 수도 있고, 긴 길이를 갖는 막대 구조 또는 비정형 구조를 가질 수도 있다.
파장변환물질은 (A, B, C)8-xO12:Ce로 표시되는 가넷계 형광체일 수 있다. 여기서, A는 Y, Lu, Tb, Gd, La, Sm 중 적어도 하나의 원소를 포함할 수 있다. C는 Al, Si, Ga, In 중 적어도 하나의 원소를 포함할 수 있다. B는 A 또는 B의 원소 중 하나일 수 있다. 또는 B는 A 또는 B와 동일한 원소 일 수 있다. 이때, B가 C의 원소 중 하나일 때, B와 C의 몰수 합은 5보다 크고 7보다 작을 수 있다. 또한, B가 A의 원소 중 하나일 때, A와 B의 몰수 합은 1보다 크고 5보다 작을 수 있다. 또한, X는 0.001보다 크고 0.5와 같거나 작을 수 있다.
형광체는 가넷(Garnets)계 형광체, 실리케이트(Silicates)계 형광체, 황화물(Sulfides)계 형광체, 산질화물(Oxynitrides)계 형광체, 질화물(Nitride)계 형광체 및 알루미네이트(Aluminates)계 형광체 중 적어도 하나를 포함할 수 있다. 예를 들어, 가넷계 형광체는 A3B5O12:C의 식으로 표시될 수 있다. 여기서, A는 Y, Lu, Tb, Gd 중 적어도 하나의 원소를 포함할 수 있다. B는 Al, Ga, Si, In 중 적어도 하나를 포함할 수 있다. 또한, C는 Ce, Nd, Er, Th 중 적어도 하나를 포함할 수 있다. 또한, 황화물계 형광체는 (Ca,Sr)S:Eu의 적색 형광체 등을 포함할 수 있다. 또한, 질화물계 형광체는 CaAlSiN3:Eu의 적색 형광체, (Sr,Ca)AlSiN3:Eu의 적색 형광체, Sr2Si5N8:Eu의 적색 형광체 등을 포함할 수 있다.
또한, 형광체는 불화물 형광체를 포함할 수 있다. 불화물 형광체는 A2SiF6:Mn으로 표현되는 형광체를 포함할 수 있다. 여기서, A는 적어도 칼륨을 포함하는 알칼리 금속 원소일 수 있다. 예를 들어, 불화물 형광체는 K2SiF6:Mn의 적색 형광체일 수 있다.
또한, 형광체는 A2[M1-aMnaF6]의 망간을 함유하는 불화물 형광체를 포함할 수 있다. 여기서, A는 K, Li, Na, Rb, Cs 및 NH4로 이루어진 군에서 선택되는 적어도 1종일 수 있다. M은 제4족 원소 및 제14족 원소로 이루어지는 군에서 선택되는 적어도 1종의 원소일 수 있다. a는 0<a<0.2일 수 있다.
망간을 함유하는 불화물 형광체(KSF 형광체라 지칭함)는 4가의 망간 이온이 도핑된 것으로, 약 630㎚ 영역의 적색광을 발광할 수 있다. 또한, 망간을 함유하는 불화물 형광체는 색을 나타내는 피크 파장이 2개이며, 이에 따라 색재현율이 높다는 장점이 있다.
또한, 망간을 함유하는 형광체는 옥시도할라이드(Oxiodohalide) 호스트 격자에 기초한 (A4-aBa)m/2+n/2X2m[MX4O2]n으로 표현되는 적색 형광체를 포함할 수 있다. 여기서, A는 수소(H), 중수소(D) 또는 이들의 혼합물로 구성된 군에서 선택될 수 있다. B는 Li, Na, K, Rb, Cs, NH4, ND4, NR4 또는 이들의 둘 이상의 혼합물들로 이루어진 군에서 선택될 수 있다. R은 알킬 또는 아릴 라디칼일 수 있다. X는 F, Cl 또는 이들의 혼합물들로 이루어진 군에서 선택될 수 있다. M은 Cr, Mo, W, Re 또는 이들의 둘 이상의 혼합물들로 이루어진 군에서 선택될 수 있다. 0≤a≤ 4이고, 0<m≤10이며, 1≤n≤10일 수 있다.
파장변환물질이 양자점을 포함하는 경우, 제1 몰딩층(410)은 시트 형태 및 수지 형태 중 어느 것도 가능하다. 양자점은 2-6족화합물로 구성되는 경우 Cd, Se을 포함할 수 있다. 또한, 양자점은 3-5족 화합물로 구성되는 경우 In, P를 포함할 수 있다.
양자점은 2-6족 화합물 또는 3-5족 화합물을 포함하는 코어(core) 및 코어를 보호하기 위하여 코어를 감싸는 보호층을 포함할 수 있다. 여기서, 보호층은 쉘(shell) 및 리간드(ligand)를 포함할 수 있다. 또한, 보호층은 Zn, S 등을 포함할 수 있다.
양자점에서 발광은 코어에서 발생할 수 있다. 양자점은 크기가 작아질수록 밴드갭이 커지게 되며, 이에 따라 짧은 파장의 광을 방출할 수 있다. 또한, 양자점은 크기가 커질수록 밴드갭이 작아지게 되며, 이에 따라 긴 파장의 방출할 수 있다. 즉, 양자점은 크기가 감소할수록 광의 파장이 짧아지며, 크기가 증가할수록 광의 파장이 길어질 수 있다. 이와 같이, 코어의 크기 또는 양자점의 크기에 따라 발광되는 광의 파장이 결정될 수 있다. 예를 들어, 양자점의 지름 또는 코어의 지름은 약 10㎚이하일 수 있으며, 바람직하게는 약 2㎚ 내지 5㎚ 일 수 있다.
제1 몰딩층(410)을 통과한 빛의 피크 파장을 좁게 형성하기 위하여, 제1 몰딩층(410) 상부에 대역 필터(Band Pass Filter)를 배치할 수도 있다.
제2 몰딩층(420)은 제1 몰딩층(410)과 달리 제1 또는 제2 발광구조체(310, 320)로부터 방출된 빛을 파장 변환시키지 않고 그대로 투과시킬 수 있다.
제1 발광구조체(310)와 제3 발광구조체(330)는 동일한 계열의 빛을 방출하고, 제2 발광구조체(320)는 제1 발광구조체(310)와 다른 계열의 빛을 방출할 수 있다. 다만, 제1 발광구조체(310)와 제3 발광구조체(330)는 동일한 계열의 빛을 방출하지만, 피크 파장은 서로 다를 수 있다. 제1 발광구조체(310)와 제3 발광구조체(330)에서 생성되는 광의 피크 파장의 차이는 5nm 미만일 수 있다. 제2 발광구조체(320)에서 생성되는 광의 피크 파장은 제1 발광구조체(310)에서 생성되는 광의 피크 파장보다 길 수 있으며, 50 ~ 150nm 길 수 있다.
제1 발광구조체(310)에서 발생하는 피크파장의 제1 반치폭(F1)은 10~25nm 범위일 수 있다. 제2 발광구조체(320)에서 발생하는 피크파장의 제2 반치폭(F2)은 20~40nm 범위일 수 있다. 제3 발광구조체(330)에서 발생하는 피크파장의 제3 반치폭(F3)은 10~25nm 범위일 수 있고, 제1 몰딩층(410)을 통하여 방출되는 광의 피크파장의 제4 반치폭(F4)은 3~50nm 범위일 수 있다. 제1 반치폭(F1)은 제2 반치폭(F2)보다 작을 수 있다. 제3 반치폭(F3)은 제2 반치폭(F2)보다 작을 수 있다. 제4 반치폭(F4)은 제2 반치폭(F2)보다 작을 수 있다. 바람직하게는 제4 반치폭(F4)<제1 반치폭(F1)<제2 반치폭(F2)의 관계를 가질 수 있다. 또는 제4 반치폭(F4)<제3 반치폭(F3)<제2 반치폭(F2)의 관계를 가질 수 있다. 따라서 보다 선명한 디스플레이 구현이 가능해진다.
일례로, 제1 발광구조체(310)와 제3 발광구조체(330)는 모두 430 ~ 470 nm의 범위에서 피크 파장을 가질 수 있고, 청색 계열의 빛을 방출할 수 있다. 제2 발광구조체(320)는 520 ~ 580nm의 범위에서 피크 파장을 가질 수 있고, 녹색 계열의 빛을 방출할 수 있다. 또한, 제3 발광구조체(330)로부터 방출된 빛은 제1 몰딩층(410)에 의해 600 ~ 680 nm의 피크 파장을 가지는 적색 계열의 빛으로 파장 변환되어 외부로 방출될 수 있다.
일반적으로 적색 계열의 빛을 방출하는 칩은 청색 또는 녹색 계열의 빛을 방출하는 칩에 비하여 효율이 낮다. 따라서 적색, 녹색, 청색의 광 비율을 맞추기 위하여 적색 계열의 칩에 더 많은 전류를 공급하게 되는데, 이에 따라 적색 계열의 칩에서 발열이 많이 일어나고, 칩 간의 전류 편차가 커져 컨트롤이 어려워지는 문제점이 있다.
본 실시예에 의하면, 제3 발광구조체(330)는 청색 계열의 빛을 방출하고 제1 몰딩층(410)이 제3 발광구조체(330)가 방출한 빛을 적색 계열로 파장 변환시키므로, 제3 발광구조체(330)가 적색 계열의 빛을 방출하는 것에 비하여 효율을 높일 수 있다.
또한, 다수개의 칩을 상하로 적층하는 경우, 칩들을 수평으로 나란히 배치하는 것에 비하여 발광소자의 소형화에 유리하다는 장점이 있지만, 하부 칩에서 방출된 빛이 상부 칩을 통과하며 흡수된다는 문제점이 있다.
본 실시예에 의하면, 제1 발광구조체(310)와 제2 발광구조체(320)를 적층하고 제3 발광구조체(330)를 수평으로 나란히 배치하여, 모든 칩들을 수평으로 나란히 배치하는 것에 비하여 발광소자의 소형화에 유리하고, 제3 발광구조체(330)로부터 방출되는 빛이 흡수되는 문제점을 해결할 수 있다.
제1 몰딩층(410) 또는 제2 몰딩층(420)이 형성되지 않은 부분에는 제3 몰딩층(430)이 형성될 수 있다. 제3 몰딩층(430)은, 제조 과정에서 액체 상태의 제1 몰딩층(410) 및 제2 몰딩층(420)이 경화되기 전까지 흐르지 않도록 하는 격벽의 역할을 할 수 있다. 제1 몰딩층(410) 및 제2 몰딩층(420)이 시트 형태인 경우에는 경화 과정이 필요하지 않으므로 제3 몰딩층(430)을 형성하지 않을 수 있다. 또한, 제3 몰딩층(430)은 광 차단 물질을 포함하여 제1 몰딩층(410) 또는 제2 몰딩층(420)을 통과하는 빛이 측면으로 누설되지 않도록 광을 차단하는 역할을 할 수 있다. 제3 몰딩층(430)은 윈도우 영역을 구분할 수 있다.
제3 몰딩층(430)의 적어도 일부 영역은 제1 발광구조체(310)와 제2 발광구조체(320)의 사이 영역과 적어도 일부 중첩하도록 배치될 수 있다. 또는 제3 몰딩층(430)의 적어도 일부 영역은 제1 발광구조체(310)의 활성층(312)과 제3 발광구조체(330)의 활성층(332)의 사이 영역과 수직적으로 중첩하도록 배치될 수 있다.
제2 몰딩층(420)의 하면의 너비는 제1 발광 구조체(310)의 제1 도전형 반도체층(311)의 상면의 너비보다 작을 수 있다. 따라서 제3 몰딩층(430)의 적어도 일부는 제1 발광 구조체(310)의 제1 도전형 반도체층(311)의 상면의 일부분을 덮을 수 있다. 제2 몰딩층(420)의 하면의 너비는 제3 발광 구조체(330)의 제1 도전형 반도체층(331)의 상면의 너비보다 작을 수 있다. 따라서 제3 몰딩층(430)의 적어도 일부는 제3 발광 구조체(330)의 제1 도전형 반도체층(331)의 상면의 일부분을 덮을 수 있다.
도 18에는 제2 발광구조체(320)의 폭이 제1 발광구조체(310)의 폭보다 좁게 형성된 것이 도시되어 있으나, 이에 한정되는 것은 아니며, 제1 발광구조체(310)와 제2 발광구조체(320)는 동일한 폭으로 형성될 수도 있고, 필요에 따라 제2 발광구조체(320)의 폭이 제1 발광구조체(310)의 폭보다 넓게 형성될 수도 있다. 동일한 전류를 공급하는 경우에, 제2 발광구조체(320)의 전류 밀도는 제1 발광구조체(310)의 전류 밀도와 다를 수 있다.
각 발광 구조체(310, 320, 330)들은 피크 파장과 도미넌트 파장을 가질 수 있고, 제1 발광구조체(310)의 피크 파장과 도미넌트 파장의 차이는 제2 발광구조체(320)의 피크 파장과 도미넌트 파장의 차이보다 클 수 있다. 또는 제3 발광구조체(330)의 피크 파장과 도미넌트 파장의 차이는 제2 발광구조체(320)의 피크 파장과 도미넌트 파장의 차이보다 클 수 있다. 피크 파장과 도미넌트 파장의 차이가 가장 작은 제2 발광구조체(320)를 하단에 가깝게 배치함으로써, 제2 발광구조체(320)에서 발생되는 광이 다른 물질 또는 다른 발광 구조체를 통과하더라도 안정적인 색 구현이 가능하도록 할 수 있다. 제1 발광구조체(310)의 피크 파장과 도미넌트 파장의 차이는 제2 발광구조체(320)의 피크 파장과 도미넌트 파장의 차이와 10nm 이하일 수 있다. 따라서 피크 파장과 도미넌트 파장의 차이가 크지 않은 복수의 발광구조체를 나란히 배치함으로써, 소자들의 색 편차를 감소시킬 수 있다.
제1 발광구조체(310), 제2 발광구조체(320), 및 제3 발광구조체(330)의 노출된 측면 및 하부면을 둘러싸도록 제1 커버층(390)이 배치될 수 있다. 제1 커버층(390)은 절연 물질로 형성될 수 있으며, 다수개의 개구부(361a, 362a, 363a, 363b, 363c, 364a)가 제1 발광구조체(310), 제2 발광구조체(320), 및 제3 발광구조체(330) 하부에 형성된다.
제1 커버층(390)의 하부에는 다수개의 전극패드(361, 362, 363, 364)가 배치된다.
제1 전극패드(361)는 제1 개구부(361a)를 통해 제1 발광구조체(310)의 제2 도전형 반도체층(312)과 전기적으로 접속한다. 제1 발광구조체(310)는, 제2 도전형 반도체층(312) 하부에 배치되어 제1 전극패드(361)와의 오믹이 잘 이루어지도록 하는, 오믹층(340)을 더 포함할 수 있다.
제2 전극패드(362)는, 제2 개구부(362a)를 통해 제2 발광구조체(320)의 제2 도전형 반도체층(322)과 전기적으로 접속한다. 제2 발광구조체(320)는, 제2 도전형 반도체층(322) 하부에 배치되어 제2 전극패드(362)와의 오믹이 잘 이루어지도록 하는, 오믹층(340)을 더 포함할 수 있다.
제3 전극패드(363)는, 제3 개구부(363a)를 통해 제2 발광구조체(320)의 제2 도전형 반도체층(322)과 전기적으로 접속하고, 제4 개구부(363b)를 통해 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 전기적으로 접속하고, 제5 개구부(363c)를 통해 제3 발광구조체(330)의 제1 도전형 반도체층(331)과 전기적으로 접속한다. 즉, 제3 전극패드(363)는 제1, 제2 및 제3 발광구조체(310, 320, 330)와 공통으로 접속한다.
제4 전극패드(364)는, 제6 개구부(364a)를 통해 제3 발광구조체(330)의 제2 도전형 반도체층(332)과 전기적으로 접속한다. 제3 발광구조체(330)는, 제2 도전형 반도체층(332) 하부에 배치되어 제4 전극패드(364)와의 오믹이 잘 이루어지도록 하는, 오믹층(340)을 더 포함할 수 있다.
제1 발광구조체(310)와 제2 발광구조체(320)는 본딩층(350)에 의해 접착될 수 있다. 제1 발광구조체(310)가 오믹층(340)을 포함하는 경우, 본딩층(350)은 제1 발광구조체(310)의 오믹층(340)과 제2 발광구조체(320)의 제1 도전형 반도체층(321) 사이에 배치된다.
제1 커버층(390)과 다수개의 전극패드(361, 362, 363, 364)의 노출된 측면 및 하부면을 둘러싸도록 제2 커버층(380)이 배치될 수 있다. 제2 커버층(380)은 절연 물질로 형성될 수 있으며, 다수개의 개구부(371a, 372a, 373a, 374a)가 다수개의 전극패드(31, 362, 363, 364) 하부에 각각 형성된다.
제2 커버층(380)의 하부에는 다수개의 접속층(371, 372, 373, 374)이 배치될 수 있다. 제1 접속층(371)은 제7 개구부(371a)를 통해 제1 전극패드(361)와 전기적으로 접속하고, 제2 접속층(372)은 제8 개구부(372a)를 통해 제2 전극패드(362)와 전기적으로 접속하고, 제3 접속층(373)은 제9 개구부(373a)를 통해 제3 전극패드(363)와 전기적으로 접속하고, 제4 접속층(374)은 제10 개구부(374a)를 통해 제4 전극패드(364)와 전기적으로 접속할 수 있다.
제3 접속층(373)은 제1 발광구조체(310)과 제3 발광구조체(330) 사이 영역 하부에 배치될 수 있다. 이에 따라 제3 접속층(373)은 제1 몰딩층(410)과 제2 몰딩층(420) 사이에 형성된 제3 몰딩층(430), 및 제1 발광구조체(310)과 제3 발광구조체(330) 사이 영역과 수직으로 중첩될 수 있다.
다수개의 개구부(371a, 372a, 373a, 374a)는 깊이가 서로 다르게 형성될 수 있고, 제9 개구부(373a)의 깊이가 가장 깊게 형성될 수 있다. 제9 개구부(373a)의 깊이가 가장 깊게 형성되는 경우, 다수개의 접속층(371, 372, 373, 374) 중 가운데 쪽에 위치하는 제3 접속층(373)의 높이가 가장 높게 형성되어, 발광 소자를 잘 지지할 수 있다.
본 실시예의 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)은 서로 분리되며, 이에 따라 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331) 사이에는 제1 커버층(390), 제3 전극패드(363), 및 제2 커버층(380)이 배치될 수 있다.
제1 발광구조체(310) 상면과 제3 발광구조체(330) 상면은 텍스쳐링 될 수 있다. 또한, 제1 발광구조체(310)와 제2 몰딩층(420) 사이, 및 제3 발광구조체(330)와 제1 몰딩층(410) 사이에는 굴절률이 다른 투광층이 배치될 수 있다. 투광층은 기판일 수 있다.
제1 내지 제3 발광구조체(310, 320, 330)는 개별 구동될 수 있다.
도 20은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다. 본 실시예의 픽셀 소자는, 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)이 일체로 형성된다는 점에서 도 19에 도시된 픽셀 소자와 차이점이 있다.
제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)이 일체로 형성되나, 각각의 발광 영역으로 분리되어, 제1 발광구조체(310)와 제3 발광구조체(330)는 개별 구동된다.
제1 몰딩층(410)과 제2 몰딩층(420)의 사이에 배치되는 제3 몰딩층(430)의 하부에는 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)의 반도체 연결부(이하, ‘반도체 연결부’라고 한다.)가 배치될 수 있고, 반도체 연결부의 높이(h1)는 그 상부에 배치되는 제3 몰딩층(430)의 높이(h2)보다 작을 수 있다(h1<h2). 따라서 반도체 연결부가 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)를 연결하더라도 반도체 연결부에 의하여 광이 누설되는 것을 방지할 수 있다.
제3 접속층(373)은 반도체 연결부 하부에 배치될 수 있다. 이에 따라 제3 접속층(373)은 제1 몰딩층(410)과 제2 몰딩층(420) 사이에 형성된 제3 몰딩층(430), 및 반도체 연결부와 수직으로 중첩될 수 있다. 도 19에 도시된 실시예와 동일한 구성에 대한 설명은 생략한다.
도 21은 또 다른 실시예에 따른 픽셀 소자를 설명하기 위한 개략적인 단면도이다. 본 실시예의 픽셀 소자는, 도 20에 도시된 픽셀 소자와 마찬가지로 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)이 일체로 형성되나, 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)의 연결 부위에 대응되는 부분의 하부에 형성되는 오목부를 포함한다는 점에서 도 20에 도시된 픽셀 소자와 차이점이 있다. 이에 따라, 제1 발광구조체(310)의 제1 도전형 반도체층(311)과 제3 발광구조체(330)의 제1 도전형 반도체층(331)의 연결 부위에 대응되는 부분의 높이(h1)가, 도 20에 도시된 픽셀 소자에 비해 낮아지며, 제1 발광구조체(310)의 제1 도전형 반도체층(311) 하부에 단차가 생기게 된다.
반도체 연결부의 높이(h1)와, 그 상부에 배치되는 제3 몰딩층(430)의 높이(h2)와, 제3 접속층(373)의 높이(h3)는, h1<h3<h2 또는 h1<h2<h3일 수 있다.
도 21에서는 제1 발광구조체(310)의 제1 도전형 반도체층(311) 하부에 형성된 단차가 수직인 것이 도시되어 있으나, 단차의 측면은 기울기를 가지는 경사 측면일 수 있다. 또한, 제1 발광구조체(310)의 제1 도전형 반도체층(311) 하부에 형성된 단차의 측면 기울기는 발광 소자 외곽의 경사 기울기와 서로 다를 수 있다.
도 19 및 도 20에 도시된 실시예와 동일한 구성에 대한 설명은 생략한다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 제1 발광구조체;
    상기 제1 발광구조체 하부에 배치되는 제2 발광구조체;
    상기 제1 발광구조체와 수평으로 나란하게 배치되는 제3 발광구조체; 및
    상기 제3 발광구조체 상에 배치되는 제1 몰딩층;을 포함하고,
    상기 제1 몰딩층은 상기 제3 발광구조체가 방출한 빛을 파장변환시키는, 픽셀 소자.
  2. 청구항 1에 있어서,
    상기 제1 몰딩층에 의해 파장변환된 빛의 피크 파장의 반치폭은 50nm 이하인, 픽셀 소자.
  3. 청구항 1에 있어서,
    상기 제1 발광구조체 상에 배치되는 제2 몰딩층을 더 포함하는, 픽셀 소자.
  4. 청구항 1에 있어서,
    상기 제1 발광구조체와 상기 제3 발광구조체는 동일한 계열의 빛을 방출하는, 픽셀 소자.
  5. 청구항 4에 있어서,
    상기 제1 발광구조체와 상기 제3 발광구조체는 청색 계열의 빛을 방출하고,
    상기 제1 몰딩층은 상기 제3 발광구조체가 방출한 빛을 적색 계열의 빛으로 파장변환시키는, 픽셀 소자.
  6. 청구항 5에 있어서,
    상기 제1 발광구조체와 상기 제3 발광구조체로부터 방출된 빛은 430 ~ 470 nm의 피크 파장을 가지는, 픽셀 소자.
  7. 청구항 5에 있어서,
    상기 제1 몰딩층에 의해 파장변환된 빛은 600 ~ 680 nm의 피크 파장을 가지는, 픽셀 소자.
  8. 청구항 1에 있어서,
    상기 제1 발광구조체, 상기 제2 발광구조체, 및 상기 제3 발광구조체의 노출된 측면 및 하부면을 둘러싸도록 배치되는 제1 커버층을 더 포함하는, 픽셀 소자.
  9. 청구항 1에 있어서,
    상기 제1 발광구조체, 상기 제2 발광구조체, 및 상기 제3 발광구조체 중 하나 이상의 제2 도전형 반도체층의 하면에 배치되는 오믹층을 더 포함하는, 픽셀 소자.
  10. 청구항 1에 있어서,
    상기 제1 발광구조체, 상기 제2 발광구조체, 및 상기 제3 발광구조체 중 하나 이상에 전기적으로 접속하는 다수개의 전극패드를 더 포함하는, 픽셀 소자.
  11. 청구항 10에 있어서,
    상기 다수개의 전극패드에 각각 접속하는 다수개의 접속층을 더 포함하는, 픽셀 소자.
  12. 청구항 1에 있어서,
    상기 제1 발광구조체의 제1 도전형 반도체층과 상기 제3 발광구조체의 제1 도전형 반도체층은 일체로 형성되는, 픽셀 소자.
  13. 청구항 12에 있어서,
    상기 제1 발광구조체의 제1 도전형 반도체층과 상기 제3 발광구조체의 제1 도전형 반도체층의 연결 부위에 대응되는 부분의 하부에 형성되는 오목부를 포함하는, 픽셀 소자.
  14. 청구항 1에 있어서,
    상기 제1 발광구조체와 상기 제2 발광구조체를 접착시키는 본딩층을 더 포함하는, 픽셀 소자.
  15. 회로 기판; 및
    상기 회로 기판 상에 배치되는 청구항 1 내지 청구항 14 중 어느 한 항의 픽셀소자;
    를 포함하는, 디스플레이 장치.
  16. 제1 반치폭을 갖는 제1광을 생성하는 제1 발광구조체;
    상기 제1 발광구조체 하부에 배치되어 제2 반치폭을 갖는 제2 발광구조체;
    상기 제1 발광구조체와 수평으로 나란하게 배치되어 제3 반치폭을 갖는 제3 발광구조체; 및
    상기 제3 발광구조체 상에 배치되는 제1 몰딩층;을 포함하고,
    상기 제1 몰딩층을 통하여 방출되는 광은 제4 반치폭을 포함하고,
    상기 제1 반치폭은 상기 제4 반치폭보다 큰, 픽셀 소자.
  17. 청구항 16에 있어서,
    상기 제2 반치폭은 상기 제1 반치폭보다 큰, 픽셀 소자.
  18. 청구항 16에 있어서,
    상기 제3 반치폭은 상기 제4 반치폭보다 큰, 픽셀 소자.
  19. 청구항 16에 있어서,
    상기 제1 발광구조체 상에 배치되는 제2 몰딩층을 더 포함하는, 픽셀 소자.
  20. 청구항 16에 있어서,
    상기 제1 발광구조체와 상기 제2 발광구조체를 접착시키는 본딩층을 더 포함하는, 픽셀 소자.
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