KR102384663B1 - 발광 소자를 포함하는 표시 장치 - Google Patents

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Abstract

발광 소자 및 이를 포함하는 표시 장치가 개시된다. 표시 장치는, 기판; 적어도 세 개의 박막 트랜지스터; 절연층; 적어도 세 개의 화소 전극; 및 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고, 발광 소자는, 제1 내지 제3 영역을 포함하는 제1 도전형 반도체층; 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 기저층과 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들; 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고 서로 이격된 적어도 세 개의 제2 전극; 및 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며, 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고, 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 적어도 세 개의 화소 전극 각각에 전기적으로 연결된다.

Description

발광 소자를 포함하는 표시 장치{DISPLAY APPARATUS INCLUDING LIGHT EMITTING DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히, 복수의 파장의 광을 방출하는 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 사용자에게 화상을 제공하는 것이 요구되는 다양한 어플리케이션에 적용된다. 일반적으로, 표시 장치로 LCD 디스플레이, 유기발광 디스플레이 등을 이용한다. LCD 디스플레이는 액정을 이용하여 백라이트로부터 방출된 백색광을 제어하고, 상기 백색광을 필터링함으로써 RGB 색상의 광을 구현하고, 상기 RGB 각각의 광의 혼색을 통해 여러 색을 구현하는 방식으로 동작한다.
이러한 LCD 디스플레이에는 백라이트로부터 방출된 광을 제어하는 액정과, 상기 백색광을 필터링하기 위한 구성들이 요구되므로, 명암비가 낮고, 두께가 두껍다. 또한, LCD 디스플레이의 구성의 특성 상, 구부러지거나 휘어지는 정도에 한계가 있어, 플렉서블 디스플레이(flexible display)를 구현하기 어렵다.
본 발명이 해결하고자 하는 과제는, 단위 소자로부터 단위 화소를 구현할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 단위 소자에서 단위 화소를 구현함으로써 단위 화소의 크기를 감소시키고, 크기 및 두께를 절감시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 서로 다른 피크 파장을 갖는 광을 방출할 수 있는 단위 소자를 제공하여, 하나의 소자에서 단위 화소를 구현할 수 있는 발광 소자를 제공하는 것이다.
다만, 상술한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 측면에 따른 표시 장치는, 기판; 상기 기판 상에 위치하는 적어도 세 개의 박막 트랜지스터; 상기 박막 트랜지스터를 덮고, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 개구부를 포함하는 절연층; 상기 개구부를 통해 상기 드레인 전극과 연결된 적어도 세 개의 화소 전극; 및 상기 절연층 상에 위치하며, 상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고, 상기 발광 소자는, 제1 영역, 제2 영역 및 제3 영역을 포함하는 제1 도전형 반도체층; 상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들; 상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고 서로 이격된 적어도 세 개의 제2 전극; 및 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며, 상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고, 상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결된다.
상기 제1 영역은 제1 높이를 갖고, 상기 제2 영역은 상기 제1 높이보다 높은 제2 높이를 가지며, 상기 제3 영역은 상기 제2 높이보다 낮은 제3 높이를 가질 수 있다.
상기 제1 영역과 상기 제2 영역은 단차를 갖도록, 계단형으로 형성될 수 있다.
상기 제1 높이와 상기 제2 높이는 동일할 수 있다.
상기 표시 장치는, 상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함할 수 있다.
상기 표시 장치는, 상기 적어도 세 개의 제2 전극과 상기 화소 전극의 사이에 위치하는 본딩층을 더 포함할 수 있다.
상기 제1 영역의 하부에 위치하는 본딩층의 두께는 상기 제2 영역의 하부에 위치하는 본딩층의 두께보다 두꺼울 수 있다.
상기 표시 장치는, 상기 발광 소자와 상기 절연층 사이의 공간을 채우는 언더필부를 더 포함할 수 있다.
상기 언더필부는 상기 발광 소자의 측면을 더 덮을 수 있고, 상기 언더필부의 상면은 상기 발광 소자의 상면과 나란할 수 있고, 상기 제1 전극은 상기 발광 소자 상에 위치할 수 있으며, 상기 언더필부를 적어도 부분적으로 덮을 수 있다.
상기 활성층은 In을 포함하는 우물층을 포함할 수 있다.
상기 제1 전극은 상기 제1 도전형 반도체층의 하부에 위치할 수 있다.
상기 발광 소자는, 상기 나노 로드들의 측면을 둘러싸는 절연물질부를 더 포함할 수 있다.
상기 기판은 플렉서블 폴리머 물질을 포함할 수 있다.
상기 파장변환부는 상기 제2 전극을 적어도 부분적으로 덮도록 형성될 수 있고, 상기 파장변환부는 상기 제2 전극 부분적으로 노출시키는 비아홀을 포함할 수 있다.
상기 제1 영역 및 제3 영역의 표면은 경사를 가질 수 있고, 상기 제1 영역 및 제3 영역 각각 상에 배치된 나노 로드들은 상기 제2 영역 상에 배치된 나노 로드들과 다른 성장면을 가질 수 있다.
상기 제1 영역 및 제3 영역 각각 상에 배치된 나노 로드들은 반극성의 성장면을 가질 수 있다.
상기 제1 영역 상에 위치하는 나노 로드들로부터 방출된 광은 상기 파장변환부에 의해 파장변환되어 적색 광으로 방출될 수 있고, 상기 제2 영역 상에 위치하는 나노 로드들로부터 방출된 광은 녹색 광일 수 있으며, 상기 제3 영역 상에 위치하는 나노 로드들로부터 방출된 광은 청색 광일 수 있다.
본 발명의 또 다른 측면에 따른 표시 장치는, 기판; 상기 기판 상에 위치하는 적어도 세 개의 화소 전극; 및 상기 절연층 상에 위치하며, 상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고, 상기 발광 소자는, 제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 상기 제2 높이보다 낮은 높이를 갖는 제3 영역, 및 제4 높이를 갖는 제4 영역을 포함하는 제1 도전형 반도체층; 상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들; 상기 제4 영역 상에 위치하는 적어도 세 개의 질화물계 트랜지스터; 상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고, 서로 이격되며, 상기 적어도 세 개의 질화물계 트랜지스터의 드레인 전극과 전기적으로 연결된 적어도 세 개의 제2 전극; 및 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며, 상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고, 상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결된다.
본 발명의 또 다른 측면에 따른 표시 장치는, 기판; 상기 기판 상에 위치하는 적어도 세 개의 화소 전극; 및 상기 절연층 상에 위치하며, 상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고, 상기 발광 소자는, 제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 및 상기 제2 높이보다 낮은 높이를 갖는 제3 영역을 포함하는 제1 도전형 반도체층; 상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들; 상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고 서로 이격된 적어도 세 개의 제2 전극; 및 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며, 상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고, 상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결되며, 상기 적어도 세 개의 화소 전극은 서로 독립적으로 제어된다.
본 발명의 또 다른 측면에 따른 발광 소자는, 제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 및 상기 제2 높이보다 낮은 높이를 갖는 제3 영역을 포함하는 제1 도전형 반도체층; 상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들; 상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고, 서로 이격되는 적어도 세 개의 제2 전극; 및 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하고, 상기 제1 영역 상에 위치하는 나노 로드들로부터 방출되는 광의 피크 파장은 상기 제2 영역 상에 위치하는 나노 로드들로부터 방출되는 광의 피크 파장보다 짧다.
상기 발광 소자는, 상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함할 수 있다.
상기 발광 소자는, 상기 적어도 세 개의 제2 전극에 각각 연결되는 적어도 세 개의 질화물계 트랜지스터를 더 포함할 수 있고, 상기 제1 도전형 반도체층은 제4 높이를 갖는 제4 영역을 더 포함하며, 상기 적어도 세 개의 질화물계 트랜지스터는 상기 제4 영역 상에 위치할 수 있다.
본 발명에 따르면, 발광 소자가 서로 다른 색의 제1 내지 제3 부화소 영역을 포함하여, 단위 발광 소자 자체로 하나의 단위 화소 역할을 할 수 있다. 이에 따라, 단위 화소의 크기를 소형화할 수 있어, 더욱 높은 해상도의 표시 장치를 제공할 수 있다. 또한, LCD 디스플레이 장치와 같이, 추가의 액정층, 형광체층, 편광층 및 필터층이 요구되지 않으므로, 표시 장치의 두께를 감소시킬 수 있다. 또한, 발광 소자에서 방출되는 광은 필터링된 광에 비해 원색성이 높아, 명암비가 높은 표시 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도들이다. 도 1은 표시 장치의 하나의 화소(pixel)에 대응하는 부분을 도시하며, 도 2는 복수의 화소들이 배치된 형태를 도시한다.
도 1을 참조하면, 표시 장치는, 기판(210), 적어도 세 개의 화소 전극(290), 및 제1 전극(150)과 제2 전극(170)을 포함하는 발광 소자(100)를 포함한다. 나아가, 상기 표시 장치는, 트랜지스터 반도체층(230), 게이트 전극(250), 드레인 전극(271) 및 소스 전극(273)을 포함하는 적어도 세 개의 박막 트랜지스터(TFT), 버퍼층(220), 제1 절연층(240), 제2 절연층(260), 제3 절연층(280), 본딩층(310) 및 언더필부(320)를 더 포함할 수 있다.
기판(210)은 절연성 또는 도전성 물질로 형성될 수 있으며, 또한, 강성(rigid) 또는 유연한(flexible) 특성을 가질 수 있다. 나아가, 기판(210)은 광 투과성 또는 광 반사성을 가질 수 있다. 기판(210)의 광학적 특성은, 표시 장치의 발광 면, 즉, 표시 장치의 화상을 구현하는 면의 방향에 따라 결정될 수 있다. 예를 들어, 표시 장치의 화상을 구현하는 면이 기판(210)의 하면인 하면 발광형의 표시 장치인 경우, 기판(210)은 상대적으로 높은 광 투과성을 가질 수 있다. 예를 들어, 상기 기판(210)은 유리와 같은 세라믹, 금속, 및 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 폴리머 등으로 형성될 수 있다.
버퍼층(220)은 기판(210) 상에 위치할 수 있다. 버퍼층(220)은 기판(210) 기판 상부로 불순물이 박막 트랜지스터(TFT)로 확산되는 것을 방지할 수 있다. 버퍼층(220)은 절연성 물질을 포함할 수 있고, 예컨대, SiO2 및/또는 SiNx를 포함할 수 있다. 다만, 버퍼층(220)은 생략될 수도 있다.
적어도 세 개의 박막 트랜지스터(TFT)는 버퍼층(220) 상에 위치할 수 있다. 상기 박막 트랜지스터(TFT)는 트랜지스터 반도체층(230), 게이트 전극(250), 드레인 전극(271) 및 소스 전극(273)을 포함한다.
구체적으로, 버퍼층(220) 상에 서로 이격된 복수의 트랜지스터 반도체층(230)이 배치된다. 트랜지스터 반도체층(230)은 박막 트랜지스터(TFT)의 개수에 대응하여 형성되며, 본 실시예에서, 트랜지스터 반도체층(230)은 적어도 세 개가 서로 이격되도록 배치된다. 트랜지스터 반도체층(230)은 아모포스(amorphous) 실리콘 또는 폴리 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있고, 소스 영역, 드레인 영역 및 채널 영역을 포함한다. 상기 소스 및 드레인 영역은 트랜지스터 반도체층(230)에 도펀트(예컨대, B, N 등)를 도핑하여 형성할 수 있다.
제1 절연층(240)은 트랜지스터 반도체층(230)을 부분적으로 덮도록 형성된다. 특히, 제1 절연층(240)은 트랜지스터 반도체층(230)의 소스 및 드레인 영역을 노출시키는 개구부들을 포함할 수 있으며, 트랜지스터 반도체층(230)의 중심 영역을 커버하도록 형성된다. 제1 절연층(240)에서, 상기 트랜지스터 반도체층(230)의 중심 영역을 커버하는 부분은 게이트 절연막의 기능을 할 수 있다. 나아가, 제1 절연층(240)은 트랜지스터 반도체층(230)들 간의 이격 영역을 더 커버할 수 있다. 제1 절연층(240)은 절연성을 가질 수 있으며, 또한, 광 투과성을 가질 수 있다. 예를 들어, 제1 절연층(240)은 SiO2 및/또는 SiNx를 포함할 수 있다.
게이트 전극(250)은 각각의 트랜지스터 반도체층(230) 상에 위치하되, 제1 절연층(240) 상에 위치한다. 게이트 전극(250)은 Au, Ag, Cu, Ni, Pt, Pd, Al 및 Mo 중 적어도 하나를 포함하거나, 또는 Al:Nd, Mo:W 등과 같은 합금을 포함할 수 있으나, 이에 한정되지 않으며, 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료로 형성될 수 있다. 게이트 전극(250)은 박막 트랜지스터(TFT)의 온/오프 신호를 제어할 수 있는 게이트 라인(미도시)과 연결된다.
제2 절연층(260)은 제1 절연층(240) 및 게이트 전극(250) 상에 위치하며, 특히, 게이트 전극(250)을 커버한다. 제2 절연층(260)은 트랜지스터 반도체층(230)의 소스 및 게이트 영역 노출시키는 개구부들을 포함한다. 제2 절연층(260)은 절연성을 가질 수 있으며, 또한, 광 투과성을 가질 수 있다. 예를 들어, 제2 절연층(260)은 SiO2 및/또는 SiNx를 포함할 수 있다.
드레인 전극(271) 및 소스 전극(273)은 제1 및 제2 절연층(240, 260)들의 개구부들을 통해 트랜지스터 반도체층(230)과 전기적으로 연결된다. 드레인 전극(271)과 소스 전극(273)은 각각 트랜지스터 반도체층(230)의 드레인 영역 및 소스 영역에 연결된다. 드레인 전극(271) 및 소스 전극(273)은 제2 절연층(260)을 부분적으로 더 덮을 수 있다. 드레인 전극(271) 및 소스 전극(273)은 Au, Ag, Cu, Ni, Pt, Pd, Al 및 Mo 중 적어도 하나를 포함하거나, 또는 Al:Nd, Mo:W 등과 같은 합금을 포함할 수 있으나, 이에 한정되지 않으며, 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료로 형성될 수 있다.
이러한 박막 트랜지스터(TFT)를 통해, 적어도 세 개의 화소 전극(290)들 각각에 공급되는 전류가 독립적으로 제어될 수 있다.
제3 절연층(280)은 박막 트랜지스터(TFT)를 덮되, 각각의 박막 트랜지스터(TFT)의 드레인 전극(271)을 부분적으로 노출시키는 개구부들을 포함한다. 제3 절연층(280)은 박막 트랜지스터(TFT)를 외부로부터 보호할 수 있으며, 각각의 트랜지스터(TFT)들이 서로 효과적으로 절연되도록 한다. 제3 절연층(280)은 제1 및 제2 절연층(240, 260)에 비해 두껍게 형성될 수 있다. 제3 절연층(280)은 무기 절연막 및 유기 절연막 중 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어질 수 있으며, 예를 들어, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등의 무기 절연막을 포함할 수 있고, 또한, PMMA, PS 등과 같은 폴리머 물질, 페놀 그룹을 갖는 폴리머 유도체, 아크릴계 폴리머, 이미드계 폴리머 등의 유기 절연막을 포함할 수 있다. 또한, 제3 절연층(280)의 상부는 대체로 평탄하게 형성될 수 있으며, 이 경우 제3 절연층(280)은 그 상부 부분에 형성된 평탄화층을 포함할 수 있다.
화소 전극(290)은 적어도 세 개의 박막 트랜지스터(TFT) 각각에 대응하여 형성되며, 제3 절연층(280)의 개구부를 통해 드레인 전극(271)과 전기적으로 연결된다. 화소 전극(290)은 투명 도전성 물질 또는 금속으로 형성될 수 있다. 예컨대, 표시 장치의 화상이 구현되는 방향이 기판(210)의 하부인 배면 발광형인 경우, 화소 전극(290)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO (Gallium Indium Tin Oxide), GIO (Gallium Indium Oxide), GZO (Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO (Fluorine Tin Oxide) 등과 같은 투명 도전성 물질 또는 Ni/Au 적층 구조와 같은 투명 금속성 물질로 형성될 수 있다. 또한, 표시 장치의 화상이 구현되는 방향이 상부인 상면 발광형인 경우, 화소 전극(290)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Mo 등과 같은 금속성 물질을 포함할 수 있으며, 이때, 화소 전극(290)은 광 반사성의 반사층을 포함할 수 있다. 화소 전극(290)은 발광 소자의 제1 전극(150) 또는 제2 전극(170)에 전기적으로 연결되어, p형 또는 n형의 버스 전극 라인으로 형성될 수 있다.
발광 소자(100)는 제3 절연층(290) 및 화소 전극(290) 상에 위치한다. 발광 소자(100)는 제1 도전형 반도체층(120), 제1 도전형 반도체층(120)의 하면에 위치하는 복수의 나노 로드(130)들, 제1 전극(150), 제2 전극(170) 및 파장변환부(160)를 포함한다. 나아가, 상기 발광 소자(100)는 복수의 나노 로드(130)들의 측면을 감싸는 절연물질부(140)를 더 포함할 수 있으며, 나아가, 성장 기판(미도시)을 더 포함할 수 있다. 또한, 발광 소자(100)는 하나의 단위 화소(pixel)를 포함할 수 있으며, 따라서, 발광 소자(100)는 제1 부화소 영역(301), 제2 부화소 영역(302) 및 제3 부화소 영역(303)을 포함할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ 계열 질화물계 반도체를 포함할 수 있고, 예를 들어, (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있다. 제1 도전형 반도체층(121)은 n형 불순물 (예를 들어, Si, Ge. Sn)을 포함할 수 있다. 제1 도전형 반도체층(121)은 MOCVD와 같은 공지의 방법을 이용하여 챔버 내에서 성장되어 형성될 수 있다. 또한, 제1 도전형 반도체층(121)은 제1 내지 제3 영역(101, 102, 103)을 포함한다. 이때, 제1 영역(101)은 제1 높이를 가질 수 있고, 제2 영역(102)은 제2 높이를 가질 수 있으며, 제3 영역(103)은 제3 높이를 가질 수 있다. 제2 영역(102)의 제2 높이는 제1 높이 또는 제3 높이보다 크다. 제1 높이와 제3 높이는 대체로 동일할 수 있으나, 이에 한정되지 않으며, 제1 높이와 제3 높이는 서로 다를 수도 있다.
나노 로드들(130) 각각은 기저층(131), 제2 도전형 반도체층(135) 및 기저층(131)과 제2 도전형 반도체층(135)의 사이에 위치하는 활성층(133)을 포함할 수 있다. 기저층(131), 제2 도전형 반도체층(135) 및 활성층(133) 각각은 (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있다. 기저층(131)은 제1 도전형 반도체층(120)과 동일한 도전형을 가질 수 있고, 이에 따라, n형 불순물을 포함하여 n형으로 도핑될 수 있다. 제2 도전형 반도체층(135)은 제1 도전형 반도체층(120) 또는 기저층(131)과 반대의 도전형을 가질 수 있다. 예를 들어, 제2 도전형 반도체층(135)은 Mg, Sr, Ba과 같은 p형 도펀트를 포함하여, p형으로 도핑될 수 있다. 활성층(133)은 다중양자우물 구조(MQW)를 포함할 수 있고, 원하는 파장을 방출하도록 질화물계 반도체의 조성비가 조절될 수 있다. 특히, 활성층(133)은 In을 포함하는 우물층을 포함할 수 있고, 예를 들어, InGaN 우물층 및 GaN 장벽층(또는 InGaN 장벽층)으로 이루어진 다중양자우물 구조를 포함할 수 있다.
한편, 제1 영역(101)(또는 제3 영역(103)) 상에 위치하는 나노 로드들(130)에서 방출되는 광의 피크 파장은 제2 영역(102) 상에 위치하는 나노 로드들(130)에서 방출되는 광의 피크 파장보다 짧을 수 있다. 예를 들어, 제1 영역(101)(또는 제3 영역(103)) 상에 위치하는 나노 로드들(130)에서 방출되는 광은 청색광이고, 제2 영역(102) 상에 위치하는 나노 로드들(130)에서 방출되는 광은 녹색광일 수 있다. 이때, 제1 영역(101) 상에 위치하는 나노 로드들(130)에서 방출되는 청색광은 제1 도전형 반도체층(120)의 상부 또는 하부에 위치하는 파장변환부(160)에 의해 파장변환되어 적색광으로 외부로 방출될 수 있다. 이에 따라, 제1 영역(101)의 수직 방향으로는 적색광이 방출되고, 제2 영역(102)의 수직 방향으로는 녹색광이 방출되고, 제3 영역(103)의 수직 방향으로는 청색광이 방출될 수 있다. 상기 적색광은 제1 부화소 영역(301)을 통해 주로 방출되며, 상기 녹색광은 제2 부화소 영역(302)을 통해 주로 방출되며, 상기 청색광은 제3 부화소 영역(303)을 통해 주로 방출된다. 따라서, 제1 부화소 영역(301)은 단위 화소의 R영역(red 영역)에 대응될 수 있고, 제2 부화소 영역(302)은 단위 화소의 G영역(green 영역)에 대응될 수 있으며, 제3 부화소 영역(303)은 단위 화소의 B영역(blue 영역)에 대응될 수 있다.
이와 같이, 발광 소자(100)는 서로 다른 색의 제1 내지 제3 부화소 영역(301, 302, 303)을 포함하여, 발광 소자(100) 자체로 하나의 단위 화소 역할을 할 수 있다. 이에 따라, 부화소 역할을 하는 소자들이 서로 분리되지 않고, 하나의 발광 소자에서 제1 내지 제3 부화소 영역을 제공함으로써, 단위 화소의 크기를 소형화할 수 있다. 단위 화소를 소형화함으로써, 더욱 높은 해상도의 표시 장치를 제공할 수 있다. 또한, LCD 디스플레이 장치와 같이, 추가의 액정층, 형광체층, 편광층 및 필터층이 요구되지 않으므로, 표시 장치의 두께를 감소시킬 수 있다.
또한, 발광 소자(100)의 활성층(133)은 복수의 나노 로드들(130) 내에 포함됨으로써, 활성층(133)에서 방출된 광의 수직 방향으로의 직진성을 향상시킬 수 있다. 복수의 나노 로드(130)들은 각각 광의 도파관으로서의 역할을 할 수 있고, 이에 따라, 활성층(133)에서 방출된 광이 나노 로드(130)의 내부에서 전반사되어 나노 로드(130)의 길이 방향(수직 방향)으로 나아갈 확률이 매우 증가된다. 즉, 발광 소자(100)가 나노 로드들(130)을 포함함으로써, 광의 진행 방향을 수직 방향으로 제어할 수 있고, 따라서 발광 소자(100) 내에서 서로 다른 파장의 광들이 혼색되는 것을 크게 감소시킬 수 있다. 이는 제1 내지 제3 부화소 영역(301, 302, 303) 각각에서 방출되는 광의 색좌표가 변경되는 것을 최소화하여, 상기 표시 장치의 색감을 목적한 색감에 가깝게 유지할 수 있다.
이하, 나노 로드들(130)을 형성하는 방법을 더욱 상세하게 설명한다.
발광 소자(100)의 제1 도전형 반도체층(120)을 MOCVD 챔버 내에서 성장시킨다. 제1 도전형 반도체층(120)은, 예를 들어, Ga 소스, N 소스 및 Si 도펀트 소스를 MOCVD 챔버 내에 도입시켜 성장시킬 수 있다. 이어서, 제1 도전형 반도체층(120)의 표면에 식각 공정을 통해, 제1 높이를 갖는 제1 영역(101), 제2 높이를 갖는 제2 영역(102) 및 제3 높이를 갖는 제3 영역(103)을 형성한다.
나노 로드들(130)은 MOCVD 챔버 내에서 인-시튜(in-situ)로 형성될 수 있다. 구체적으로, 나노 로드들(130)은 일반적인 질화물 반도체 성장 온도보다 낮은 온도에서 성장될 수 있다. 예컨대, 400~600℃의 온도와 대기압 또는 약간의 양압에서 20~40분 동안 Ga 및 N의 전구체를 각각 30~70sccm 및 1000~2000sccm의 유량으로 반응기 안으로 공급하고 동시에 SiH4를 각각 5~20sccm의 유량으로 공급함으로써 대략 0.5㎛ 높이의 기저층(131)을 형성하고, 이어서, 기저층(131) 상에 활성층(133) 및 제2 도전형 반도체층(135)을 성장시킴으로써, 나노 로드들(130)이 성장될 수 있다. 활성층(133)의 우물층은, 예컨대, 400~500℃의 온도와 대기압 또는 약간의 양압에서 Ga, In 및 N의 전구체를 각각 30~70sccm, 10~40sccm 및 1000~2000sccm의 유량으로 성장 챔버 내에 도입시킴으로써 성장될 수 있다. 제2 도전형 반도체층(135)은, 예컨대, 400~600℃의 온도와 대기압 또는 약간의 양압에서 20~40분 동안 Ga 및 N의 전구체를 각각 30~70sccm 및 1000~2000sccm의 유량으로 성장 챔버 내에 도입시키고, 동시에 Cp2Mg를 5~20sccm로 성장 챔버 내에 도입시킴으로써 성장될 수 있다. 이러한 공정 조건에서, 수직 방향으로의 성장이 우세하여, 박막 형태가 아닌 나노 로드(130) 형태의 단결정 반도체층들이 성장될 수 있다. 이때, 성장된 나노 로드들은 수직한 측면 및/또는 경사진 측면을 가질 수 있다.
한편, 활성층(133)의 성장 시, 특히 활성층(133)의 우물층 성장 시, MOCVD 챔버 내에 In 소스가 도입된다. MOCVD 챔버 내에서, 발광 소자들은 일정한 RPM으로 회전하는 웨이퍼 상에서 형성된다. 이때, 표면에 단차가 존재하는 경우, 높이에 따라 In 소스 가스의 유량의 차이가 발생한다. 이에 따라, 상대적으로 높은 위치에서 성장되는 층에는 상대적으로 In의 농도가 높은 층이 성장되고, 상대적으로 낮은 위치에서 성장되는 층에는 상대적으로 In의 농도가 낮은 층이 성장된다. 따라서, 제1 영역(101) 및 제3 영역(103) 상에 위치하는 활성층(133)의 우물층에는 비교적 높은 조성비의 In을 포함하는 InGaN층이 성장될 수 있고, 제2 영역(102) 상에 위치하는 활성층(133)의 우물층에는 비교적 낮은 조성비의 In을 포함하는 InGaN층이 성장될 수 있다. 따라서, 제2 영역(102) 상에 위치하는 나노 로드들(130)에서 방출되는 광의 파장은 제1 및 제3 영역(103) 상에 위치하는 나노 로드들(130)에서 방출되는 광의 파장보다 길다. 이러한 방법을 이용하여, 청색 영역의 광 및 녹색 영역의 광이 동시에 방출될 수 있는 발광 소자(100)를 구현할 수 있다.
다시 도 1 및 도 2를 참조하면, 절연물질부(140)는 나노 로드들(130)의 적어도 일부 측면을 감쌀 수 있다. 또한, 나노 로드들(130)의 일부는 절연물질부(140)에 덮이지 않고 노출된다. 절연물질부(140)는 나노 로드들(130)의 측면을 덮어, 나노 로드들(130)을 보호할 수 있고, 또한, 제1 전극(150) 형성 과정에서, 제1 전극(150)의 형성 물질 일부가 나노 로드(130)의 측면에 형성되어 나노 로드들(130)의 측면을 통한 전기적 쇼트 현상이 발생하는 것을 방지할 수 있다.
또한, 절연물질부(140)는 광 반투과성 또는 광 반사성을 가질 수 있다. 나아가, 절연물질부(140)의 굴절률은 나노 로드들(130)을 이루는 질화물계 반도체의 굴절률보다 낮을 수 있다. 절연물질부(140)가 광 반사성을 가짐으로써, 나노 로드(130)의 측면으로 방출되는 광을 반사시켜, 광의 진행 방향을 나노 로드(130)의 길이 방향(수직 방향)이 되도록 한다. 또한, 절연물질부(140)가 나노 로드들(130)보다 작은 굴절률을 가짐으로써, 절연물질부(140)와 나노 로드들(130)의 계면에서 광의 전반사를 촉진시켜, 광의 진행 방향을 나노 로드(130)의 길이 방향(수직 방향)이 되도록 한다. 이에 따라, 발광 소자(100) 내에서 서로 다른 파장의 광들이 혼색되는 것을 감소시킬 수 있고, 제1 내지 제3 부화소 영역(301, 302, 303) 각각에서 방출되는 광의 색좌표가 변경되는 것을 최소화하여, 상기 표시 장치의 색감을 목적한 색감에 가깝게 유지할 수 있다. 절연물질부(140)는, 예컨대, SiO2 및/또는 SiNx을 포함할 수 있고, TiO2 입자와 같은 광 반사성 입자를 더 포함할 수 있다.
제1 전극(150)은 제1 내지 제3 영역(101, 102, 103) 각각 상에 위치하는 나노 로드들(130) 상에 위치하며, 따라서, 제1 전극(150)은 서로 이격된 적어도 세 개의 전극들을 포함한다. 제1 전극(150)들은 나노 로드들(130)의 제2 도전형 반도체층(135)과 전기적으로 연결되며, 또한, 화소 전극(290) 각각에 연결될 수 있다. 따라서, 적어도 세 개의 제1 전극(150)은 각각 적어도 세 개의 화소 전극(290)의 위치에 각각 대응하여 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(150)은 투명 도전성 물질 또는 금속으로 형성될 수 있다. 예컨대, 표시 장치의 화상이 구현되는 방향이 기판(210)의 하부인 배면 발광형인 경우, 제1 전극(150)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO (Gallium Indium Tin Oxide), GIO (Gallium Indium Oxide), GZO (Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO (Fluorine Tin Oxide) 등과 같은 투명 도전성 물질 또는 Ni/Au 적층 구조와 같은 투명 금속성 물질로 형성될 수 있다. 또한, 표시 장치의 화상이 구현되는 방향이 상부인 상면 발광형인 경우, 제1 전극(150)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Mo 등과 같은 금속성 물질을 포함할 수 있다. 또한, 표시 장치가 상면 발광형인 경우, 제1 전극(150)은 Ti, Pt, Pd, Rh, W, Ti, Al, Mg, Ag 및 Au 중 적어도 하나를 포함하는 반사층 및 상기 반사층을 덮어 반사층의 물질과 외부 물질의 상호 확산을 통한 반사층의 손상을 방지하며, Au, Ni, Ti, Cr 등을 포함하는 커버층을 포함할 수 있다.
제2 전극(170)은 제1 도전형 반도체층(120)과 전기적으로 연결된다. 본 실시예에서, 제2 전극(170)은 제1 도전형 반도체층(120) 상에 위치하며, 제1 도전형 반도체층(120)의 상면을 전체적으로 덮도록 형성될 수 있다. 본 실시예에 있어서, 제1 내지 제3 영역(101, 102, 103) 상에 위치하는 각각 제1 전극(150)들은 서로 절연되어 각각 서로 다른 박막 트랜지스터(TFT)에 연결된다. 반면, 제2 전극(170)은 일체로 형성되어, 공통(common) 전극으로 형성된다. 제2 전극(170)은, 복수의 발광 소자들을 서로 연결하는 n형 버스 전극으로 형성될 수도 있다.
제2 전극(170)은 투명 도전성 물질 또는 금속으로 형성될 수 있다. 예컨대, 표시 장치의 화상이 구현되는 방향이 상부인 상면 발광형인 경우, 제2 전극(170)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO (Gallium Indium Tin Oxide), GIO (Gallium Indium Oxide), GZO (Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO (Fluorine Tin Oxide) 등과 같은 투명 도전성 물질 또는 Ni/Au 적층 구조와 같은 투명 금속성 물질로 형성될 수 있다. 또한, 표시 장치의 화상이 구현되는 방향이 기판(210)의 하부인 배면 발광형인 경우, 제2 전극(170)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Mo 등과 같은 금속성 물질을 포함할 수 있다. 또한, 이 경우, 제2 전극(170)은 i, Pt, Pd, Rh, W, Ti, Al, Mg, Ag 및 Au 중 적어도 하나를 포함하는 반사층 및 상기 반사층을 덮어 반사층의 물질과 외부 물질의 상호 확산을 통한 반사층의 손상을 방지하며, Au, Ni, Ti, Cr 등을 포함하는 커버층을 포함할 수 있다.
파장변환부(160)는 제1 영역(101)의 상부 또는 하부에 위치한다. 본 실시예에 있어서, 파장변환부(160)는 제1 영역(101)의 상부에 위치하는 제1 도전형 반도체층(120) 상면 상에 위치할 수 있다. 이와 달리, 발광 소자의 형태에 따라 파장변환부(160)의 위치는 변경될 수 있으며, 몇몇 실시예들에서, 파장변환부(160)는 제1 전극(150) 상에 위치할 수 있다.
파장변환부(160)는 광의 파장을 변환시킬 수 있는 물질을 포함할 수 있고, 특히, 단파장의 광을 장파장의 광으로 파장변환할 수 있다. 본 실시예에 있어서, 파장변환부(160)는 청색광을 적색광으로 파장변환할 수 있다. 파장변환부(160)는 담지체 내에 형광체가 분산된 형태로 제공될 수 있고, 단결정 또는 다결정의 형광체 시트 형태로 제공될 수도 있으며, 또는 양자점 물질을 포함하는 형태로 제공될 수도 있다. 파장변환부(160)는 질화물 계열, 실리케이트 계열 및 불화물 계열의 형광체 등을 포함할 수 있다.
발광 소자(100)의 제1 전극(150)들은 각각 화소 전극(290)들에 연결될 수 있고, 이때, 제1 전극(150)과 화소 전극(290)의 사이에는 본딩층(310)이 더 형성될 수 있다. 본딩층(310)은 제1 전극(150)과 화소 전극(290)을 전기적으로 연결할 수 있으며, 제1 내지 제3 영역(101, 102, 103)의 단차에 따라 서로 다른 두께를 갖도록 형성될 수 있다. 본딩층(310)은 투명 도전성 물질 및/또는 금속을 포함할 수 있고, 표시 장치의 화상 구현 방향에 따라 본딩층(310)을 형성하는 물질이 다양하게 적용될 수 있다.
한편, 상기 발광 소자(100)는 다양한 형태로 변형될 수도 있다. 예를 들어, 도 3 내지 도 5에 도시된 바와 같이, 발광 소자(100)는 수평형, 플립칩형 등으로 변형될 수 있다.
먼저, 도 3을 참조하면, 발광 소자(100a)는 성장 기판(110)을 더 포함할 수 있고, 이때, 제1 도전형 반도체층(120) 및 나노 로드들(130)은 성장 기판(110) 상에 위치할 수 있다. 나아가, 제1 도전형 반도체층(120)의 상면의 일부는 노출될 수 있으며, 이러한 노출된 제1 도전형 반도체층(120)의 상면 상에 제2 전극(171)이 형성될 수 있다. 특히, 본 실시예에 있어서, 광의 진출 방향은 발광 소자(100a)의 상부에 대응하므로, 파장변환부(160)는 제1 영역(101) 상에 위치하는 제1 전극(150) 상에 위치한다. 이때, 파장변환부(160)는 제1 전극(150)의 전기적 연결을 형성하기 위한 적어도 하나의 비아홀(160a)을 포함할 수 있다.
또한, 도 4를 참조하면, 도 4의 발광 소자(100b)는 도 3의 발광 소자(100a)와 대체로 유사하나, 경사를 갖는 제1 및 제3 영역(101, 103)을 포함하는 제1 도전형 반도체층(120)을 포함할 수 있다. 이러한 경사를 통해, 제1 및 제3 영역(101, 103) 상에 위치하는 활성층(133)에 포함되는 In의 농도를 감소시켜, 상대적으로 짧은 파장의 광을 방출하는 나노 로드들(130)을 제공할 수 있다.
제1 및 제3 영역(101, 103)은 경사를 가짐으로써, 제2 영역(102)과 다른 성장면을 가질 수 있다. 이에 따라, 제1 및 제3 영역(101, 103) 상에 형성된 나노 로드(130)들은 제2 영역(102) 상에 성장된 나노 로드(103)들과는 다른 성장면을 갖도록 성장된다. 예컨대, 제2 영역(102)의 성장면이 C면인 경우, 제1 및 제3 영역(101, 103)의 성장면은 비극성 또는 반극성 면일 수 있다. 성장면이 비극성 또는 반극성면인 경우, C면에 비해 In이 성장되는 반도체 내에 포획될 확률이 낮아질 수 있으므로, 제1 및 제3 영역(101, 103) 상에 성장되는 활성층(133)의 In 조성비를 더 감소시킬 수 있다.
한편, 제1 및 제3 영역(101, 103)의 경사는 도 1의 발광 소자(100)에 대해서도 유사하게 적용될 수 있다.
또한, 도 5를 참조하면, 도 5의 발광 소자(100c)는 도 3의 발광 소자(100a)와 대체로 유사하나, 플립칩 형태로 형성된 점에 차이가 있다. 상기 발광 소자(100c)는 제1 도전형 반도체층(120)의 상면을 발광면으로서 포함할 수 있고, 이에 따라, 파장변환부(160)는 제1 도전형 반도체층(120) 상에 위치할 수 있다. 본 실시예에서, 성장 기판(110)은 제1 도전형 반도체층(120)으로부터 분리된 것으로 도시하나, 이에 한정되지 않고 성장 기판(110)은 제1 도전형 반도체층(120) 상에 잔류할 수도 있다.
또한, 상기 발광 소자(100c)는 제2 영역(102) 및 제3 영역(103) 상에 위치하는 투광성 보호층(181)을 더 포함할 수 있고, 제2 전극(171)이 형성되는 영역 상에 위치하는 광 차단층(183)을 더 포함할 수 있다. 상기 발광 소자(100c)에 있어서, 제2 전극(171)은 제1 도전형 반도체층(120)의 하면에 배치되므로, 투광성 보호층(181)은 제1 도전형 반도체층(120)이 노출된 부분을 덮어, 제1 도전형 반도체층(120)을 보호할 수 있다. 광 차단층(183)은 제2 전극(171)이 형성되는 영역, 즉, 부화소 영역에 대응하지 않는 부분으로부터 방출되는 광을 차단할 수 있다. 이에 따라, 부화소 영역에 대응하지 않는 부분으로부터 광이 방출되어 의도하지 않게 광이 혼색되거나 표시 장치에 표시되는 광의 색좌표가 변형되는 것을 방지할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 표시 장치는, 발광 소자(100)와 제3 절연층(280)의 사이 공간을 채우는 언더필부(320)를 더 포함할 수 있다. 나아가, 상기 언더필부(320)는 발광 소자(100)의 측면을 더 덮을 수 있으며, 복수의 발광 소자(100)들의 사이 공간을 더 채울 수 있다. 또한, 언더필부(320)의 상면은 발광 소자(100)의 상면과 대체로 나란하게 형성될 수 있으며, 이때, 제2 전극(170)은 언더필부(320)의 상면을 더 덮을 수 있다. 이렇게 형성된 제2 전극(170)은 언더필부(320)의 상면을 통해 연장되어, 일 발광 소자(100)와 인접하는 다른 발광 소자(100)의 제1 도전형 반도체층(120)들을 서로 연결할 수 있다. 이에 따라, 제2 전극(170)은 복수의 발광 소자(100)들에 대한 공통 전극으로 기능할 수 있다.
언더필부(320)는 발광 소자(100)를 지지 및 보호할 수 있다. 또한, 언더필부(320)는 절연성 및 광 반사성을 가질 수 있다. 언더필부(320)가 광 반사성 특성을 가짐으로써, 활성층(133)에서 방출된 광의 수직 방향 직진성을 향상시킬 수 있다. 또한, 언더필부(320)는 유연한(flexible) 특성을 갖는 폴리머 물질로 형성될 수도 있다. 이 경우, 상기 표시 장치를 플렉서블 디스플레이로 구현하는 경우, 언더필부(320)의 손상으로 인한 표시 장치의 불량을 방지할 수 있다.
도 2는 상술한 구성들을 포함하는 표시 장치에 있어서, 복수의 화소(PX)로 형성된 경우를 설명하기 위한 단면도이다. 도 2에 도시된 바와 같이, 하나의 단위 발광 소자(100)는 하나의 단위 화소(PX)를 형성한다. 이때, 상기 단위 화소(PX)의 크기는 10㎛×10㎛ 이하의 크기일 수 있다. 이러한 발광 소자(100)들이 복수로 배열되어, 복수의 화소(PX)들을 포함하는 표시 장치가 구현될 수 있다. 이러한 표시 장치는, 발광 소자(100) 만으로 화소(PX)이 가능하여, 표시 장치의 두께를 감소시킬 수 있고, 또한, 발광 소자(100)에서 방출되는 광은 필터링된 광에 비해 원색성이 높아, 명암비가 높은 표시 장치가 제공될 수 있다. 또한, 단일 웨이퍼에서 복수의 파장을 갖는 발광 소자(100)를 제조하여, 이를 이용한 표시 장치를 형성할 수 있으므로, 양산성이 우수한 표시 장치가 제공될 수 있다.
또한, 단위 화소(PX)의 크기가 상대적으로 작은 본 실시예에 따른 표시 장치는 비교적 작은 크기의 디스플레이가 요구되는 휴대용 장치, 예컨대, 스마트폰, 웨어러블 장치 등에 적용될 수 있다. 더욱이, 기판(210)을 플렉서블 특성을 갖는 물질로 형성함으로써, 곡면을 갖는 표시 장치가 제공될 수 있으며, 나아가, 플렉서블 표시 장치를 구현할 수 있다.
상술한 실시예들에서, 상기 표시 장치는 박막 트랜지스터(TFT)를 포함하는 액티브-매트릭스 표시 장치인 것으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 몇몇 실시예들에서, 표시 장치는 박막 트랜지스터(TFT)를 포함하지 않고, 복수의 발광 소자들의 제1 전극(150)과 제2 전극(170)이 격자 매트릭스 형태의 버스 전극 라인에 전기적으로 연결된 패시브-매트릭스 표시 장치로 형성될 수 있다. 이러한 패시브-매트릭스 형태로 형성된 각각의 화소 전극들은 독립적으로 제어될 수 있다.
또한, 상술한 실시예에서 RGB의 광을 방출하는 발광 소자(100), 적어도 세 개의 화소 전극(290), 및 적어도 세 개의 박막 트랜지스터(TFT)를 포함하는 표시 장치를 설명한다. 즉, 상술한 실시예에서는 RGB의 방출광을 포함하는 단위 화소를 갖는 표시 장치를 설명하나, 본 발명은 이에 한정되지 않는다. 다양한 실시예들에서, 발광 소자(100)에서 방출되는 광의 색 종류에 따라 박막 트랜지스터(TFT)의 개수가 변경될 수 있다. 예컨대, 발광 소자(100)는 나아가, 상기 표시 장치는 추가 발광 소자(미도시)를 더 포함할 수 있으며, 이 경우, 상기 추가 발광 소자도 추가의 박막 트랜지스터(TFT)에 연결될 수 있다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 표시 장치 및 발광 소자를 설명하기 위한 단면도들이다. 도 6 및 도 7은 표시 장치에 적용되는 발광 소자를 도시하며, 표시 장치의 다른 구성들은 설명의 편의상 생략한다.
도 6 및 도 7의 발광 소자(100d)는 도 1 및 도 2의 발광 소자(100)와 대체로 유사하나, 질화물계 트랜지스터(400)를 더 포함하는 점에서 차이가 있다. 이하 차이점을 중심으로 본 실시예의 발광 소자(100d)를 설명한다.
표시 장치는, 기판(210), 적어도 세 개의 화소 전극(290), 및 제1 전극(150)과 제2 전극(170)을 포함하는 발광 소자(100)를 포함한다. 나아가, 버퍼층(220), 본딩층(310) 및 언더필부(320)를 더 포함할 수 있다. 발광 소자(100d)는 제1 도전형 반도체층(120), 제1 도전형 반도체층(120)의 하면에 위치하는 복수의 나노 로드(130)들, 제1 전극(150), 제2 전극(170), 파장변환부(160) 및 질화물계 트랜지스터(400)를 포함한다. 본 실시예에 있어서, 발광 소자(100d)는 적어도 세 개의 질화물계 트랜지스터(400)를 포함할 수 있다. 이에 따라, 상기 표시 장치에서 박막 트랜지스터(TFT)는 생략될 수 있다.
도 7은 도 6의 A-A'에 대응하는 측단면도를 도시한다. 도 7을 참조하면, 제1 도전형 반도체층(120)은 제4 높이를 갖는 제4 영역(104)을 더 포함한다. 제4 영역(104)의 높이는 제1 높이보다 낮을 수 있으나, 이에 한정되는 것은 아니다. 제4 영역 상에는 질화물계 트랜지스터(400)가 형성될 수 있다.
질화물계 트랜지스터(400)는 수직형, 수평형 등 다양한 형태로 형성될 수 있다. 예컨대, 질화물계 트랜지스터(400)는 채널층(410), 장벽층(420), 게이트 전극(400), 드레인 전극(451) 및 소스 전극(453)을 포함할 수 있다. 또한, 질화물계 트랜지스터(400)는 절연층(430) 및 기판(미도시)을 더 포함할 수 있다.
상기 기판은 사파이어 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으며, 질화물계 반도체층을 성장시킬 수 있는 기판이면 특별히 한정되지 않는다.
채널층(410)은 질화물계 반도체로 형성될 수 있고, 예컨대 언도프 GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체일 수 있다. 또한, 채널층(410)은 n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체일 수 있다. 한편, 장벽층(420)은 채널층(410) 상에 위치한다. 장벽층(420)은 질화물계 반도체로 형성되며, 예컨대 언도프 GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체일 수 있다. 또한, 장벽층(420)은 n형 또는 p형으로 도핑되거나, 미도핑된 질화물계 반도체일 수 있다.
채널층(410)을 형성하는 질화물계 반도체는 장벽층(420)을 형성하는 제2 질화물계 반도체보다 작은 밴드갭을 갖는 물질일 수 있고, 예컨대, 채널층(410)은 언도프 GaN일 수 있고, 장벽층(420) AlGaN일 수 있다. 이에 따라, 채널층(410)과 장벽층(420)의 계면에 2DEG가 형성될 수 있다. 게이트 전극(440)은 장벽층(420) 상에 위치하며, 게이트 전극(440)과 장벽층(420)의 사이에는 절연층(430)이 더 개재될 수 있다. 상기 절연층(430)은 게이트 절연막의 역할을 할 수 있다. 드레인 전극(451)과 소스 전극(453)은 장벽층(420) 상에 위치한다. 한편, 질화물계 트랜지스터(400)의 사이에는 중간층(460)이 개재될 수 있다. 중간층(460)은 질화물계 트랜지스터(400)와 제1 도전형 반도체층(120)이 전기적으로 도통되는 것을 방지할 수 있다.
질화물계 트랜지스터(400)의 드레인 전극(451)은 제1 전극(150)과 전기적으로 연결될 수 있다. 제1 전극(150)과 드레인 전극(451)은 스텝 커버리지 방식을 통한 배선 형성을 통해 형성될 수 있으며, 이에 따라, 절연물질부(140)는 제2 영역(102)의 측면 및 질화물계 트랜지스터(400)의 측면을 더 덮도록 형성될 수 있다.
질화물계 트랜지스터(400)의 형태는 이에 한정되지 않으며, 다양한 형태의 질화물계 트랜지스터(400)가 상기 발광 소자(100d)에 적용될 수 있다.
본 실시예에 따르면, 질화물계 트랜지스터(400)를 포함하는 발광 소자(100d)를 통해, 기판(210) 상에 위치하는 박막 트랜지스터(TFT)를 생략할 수 있다. 따라서, 표시 장치의 두께를 더욱 감소시킬 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 각각의 실시예들 및 특징들에 본 발명이 한정되는 것은 아니다. 실시예들에서 설명하는 기술적 특징들의 결합 및 치환을 통하여 변경된 발명 역시 본 발명의 범위에 모두 포함되며, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다.

Claims (22)

  1. 기판;
    상기 기판 상에 위치하는 적어도 세 개의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮고, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 개구부를 포함하는 절연층;
    상기 개구부를 통해 상기 드레인 전극과 연결된 적어도 세 개의 화소 전극; 및
    상기 절연층 상에 위치하며, 상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고,
    상기 발광 소자는,
    제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 도전형 반도체층;
    상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들;
    상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고 서로 이격된 적어도 세 개의 제2 전극; 및
    상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며,
    상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고,
    상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결된 표시 장치.
  2. 청구항 1에 있어서,
    상기 제1 영역은 제1 높이를 갖고, 상기 제2 영역은 상기 제1 높이보다 높은 제2 높이를 가지며, 상기 제3 영역은 상기 제2 높이보다 낮은 제3 높이를 갖는 표시 장치.
  3. 청구항 2에 있어서,
    상기 제1 영역과 상기 제2 영역은 단차를 갖도록, 계단형으로 형성된 표시 장치.
  4. 청구항 3에 있어서,
    상기 제1 높이와 상기 제3 높이는 동일한 표시 장치.
  5. 청구항 1에 있어서,
    상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함하는 표시 장치.
  6. 청구항 1에 있어서,
    상기 적어도 세 개의 제2 전극과 상기 화소 전극의 사이에 위치하는 본딩층을 더 포함하는 표시 장치.
  7. 청구항 6에 있어서,
    상기 제1 영역의 하부에 위치하는 본딩층의 두께는 상기 제2 영역의 하부에 위치하는 본딩층의 두께보다 두꺼운 표시 장치.
  8. 청구항 1에 있어서,
    상기 발광 소자와 상기 절연층 사이의 공간을 채우는 언더필부를 더 포함하는 표시 장치.
  9. 청구항 8에 있어서,
    상기 언더필부는 상기 발광 소자의 측면을 더 덮고, 상기 언더필부의 상면은 상기 발광 소자의 상면과 나란하고, 상기 제1 전극은 상기 발광 소자 상에 위치하며, 상기 언더필부를 적어도 부분적으로 덮는 표시 장치.
  10. 청구항 1에 있어서,
    상기 활성층은 In을 포함하는 우물층을 포함하는 표시 장치.
  11. 청구항 1에 있어서,
    상기 제1 전극은 상기 제1 도전형 반도체층의 하부에 위치하는 표시 장치.
  12. 청구항 1에 있어서,
    상기 발광 소자는, 상기 나노 로드들의 측면을 둘러싸는 절연물질부를 더 포함하는 표시 장치.
  13. 청구항 1에 있어서,
    상기 기판은 플렉서블 폴리머 물질을 포함하는 표시 장치.
  14. 청구항 1에 있어서,
    상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함하고,
    상기 파장변환부는 상기 제2 전극을 적어도 부분적으로 덮도록 형성되고, 상기 파장변환부는 상기 제2 전극 부분적으로 노출시키는 비아홀을 포함하는 표시 장치.
  15. 청구항 2에 있어서,
    상기 제1 영역 및 제3 영역의 표면은 경사를 갖고, 상기 제1 영역 및 제3 영역 각각 상에 배치된 나노 로드들은 상기 제2 영역 상에 배치된 나노 로드들과 다른 성장면을 갖는 표시 장치.
  16. 청구항 15에 있어서,
    상기 제1 영역 및 제3 영역 각각 상에 배치된 나노 로드들은 반극성의 성장면을 갖는 표시 장치.
  17. 청구항 2에 있어서,
    상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함하고,
    상기 제1 영역 상에 위치하는 나노 로드들로부터 방출된 광은 상기 파장변환부에 의해 파장변환되어 적색 광으로 방출되고,
    상기 제2 영역 상에 위치하는 나노 로드들로부터 방출된 광은 녹색 광이며,
    상기 제3 영역 상에 위치하는 나노 로드들로부터 방출된 광은 청색 광인 표시 장치.
  18. 기판;
    상기 기판 상에 위치하는 적어도 세 개의 화소 전극; 및
    상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고,
    상기 발광 소자는,
    제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 상기 제2 높이보다 낮은 제3 높이를 갖는 제3 영역, 및 제4 높이를 갖는 제4 영역을 포함하는 제1 도전형 반도체층;
    상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들;
    상기 제4 영역 상에 위치하는 적어도 세 개의 질화물계 트랜지스터;
    상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고, 서로 이격되며, 상기 적어도 세 개의 질화물계 트랜지스터의 드레인 전극과 전기적으로 연결된 적어도 세 개의 제2 전극; 및
    상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며,
    상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고,
    상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결된 표시 장치.
  19. 기판;
    상기 기판 상에 위치하는 적어도 세 개의 화소 전극; 및
    상기 적어도 세 개의 화소 전극에 연결된 발광 소자를 포함하고,
    상기 발광 소자는,
    제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 및 상기 제2 높이보다 낮은 제3 높이를 갖는 제3 영역을 포함하는 제1 도전형 반도체층;
    상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들;
    상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고 서로 이격된 적어도 세 개의 제2 전극; 및
    상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하며,
    상기 제1 영역 및 제3 영역 상에 위치하는 나노 로드들은 상기 제2 영역 상에 위치하는 나노 로드들보다 짧은 피크 파장을 갖는 광을 방출하고,
    상기 제1 내지 제3 영역의 각각 상에 위치하는 적어도 세 개의 제2 전극은 상기 적어도 세 개의 화소 전극 각각에 전기적으로 연결되며, 상기 적어도 세 개의 화소 전극은 서로 독립적으로 제어되는 표시 장치.
  20. 제1 높이를 갖는 제1 영역, 상기 제1 높이보다 높은 제2 높이를 갖는 제2 영역, 및 상기 제2 높이보다 낮은 높이를 갖는 제3 영역을 포함하는 제1 도전형 반도체층;
    상기 제1 내지 제3 영역의 각각 상에 위치하며, 기저층, 제2 도전형 반도체층 및 상기 기저층과 상기 제2 도전형 반도체층의 사이에 위치하는 활성층을 포함하는 복수의 나노 로드들;
    상기 복수의 나노 로드들 상에 위치하며, 나노 로드들과 전기적으로 연결되고, 서로 이격되는 적어도 세 개의 제2 전극; 및
    상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극을 포함하고,
    상기 제1 영역 상에 위치하는 나노 로드들로부터 방출되는 광의 피크 파장은 상기 제2 영역 상에 위치하는 나노 로드들로부터 방출되는 광의 피크 파장보다 짧은 발광 소자.
  21. 청구항 20에 있어서,
    상기 제1 영역의 상부 또는 하부에 위치하는 파장변환부를 더 포함하는 발광 소자.
  22. 청구항 20에 있어서,
    상기 적어도 세 개의 제2 전극에 각각 연결되는 적어도 세 개의 질화물계 트랜지스터를 더 포함하고,
    상기 제1 도전형 반도체층은 제4 높이를 갖는 제4 영역을 더 포함하며, 상기 적어도 세 개의 질화물계 트랜지스터는 상기 제4 영역 상에 위치하는 발광 소자.
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