KR101709158B1 - 표시 패널 - Google Patents

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Abstract

표시 패널은 전원을 제공하는 전원 라인, 및 상기 전원 라인과 연결되고, 세 개의 부화소 영역을 포함하며, 상기 전원을 제공받아 영상을 표시하는 복수의 화소를 포함한다. 상기 화소 각각은 세 개의 박막 트랜지스터 회로부, 및 세 개의 발광부를 포함한다. 상기 세 개의 박막 트랜지스터 회로부는 각각 상기 부화소 영역에 위치하며, 상기 전원을 제공받아 구동 신호를 출력한다. 상기 세 개의 발광부는 각각 상기 박막 트랜지스터 회로부에 연결되고, 제1 방향으로 더 긴 길이를 갖도록 연장되고, 상기 제1 방향에 대해 수직한 제2 방향으로 동일한 폭을 갖는다. 상기 세 개의 발광부 중 청색을 발광하는 발광부는 나머지 둘 보다 길이가 길다. 따라서, 발광 효율이 향상되고, 표시 패널의 표시 품질을 향상시킨다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 특히 발광 효율이 향상되는 표시 패널에 관한 것이다.
유기 발광 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다. 유기 발광 장치는 자체발광형으로 별도의 광원이 필요없기 때문에 소비 전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 대비비도 우수하다.
유기 발광 장치는 발광 재료에 따라 적색, 녹색, 청색, 및 백색의 광을 발생시킨다. 백색 광을 발생시키는 유기 발광 장치는 색 표시를 위해 컬러필터를 포함한다. 유기 발광 장치는 발광 재료와 컬러필터에 따라 발광 효율이 다르다.
본 발명이 해결하고자 하는 과제는 발광 효율이 높은 화소 구조로 이루어진 표시 패널을 제공하는 것이다.
상술한 과제를 해결하기 위한 표시 패널은 전원을 제공하는 전원 라인, 및 상기 전원 라인과 연결되고, 세 개의 부화소 영역을 포함하며, 상기 전원을 제공받아 영상을 표시하는 복수의 화소를 포함한다.
상기 화소 각각은 세 개의 구동 박막 트랜지스터, 및 세 개의 화소 전극을 포함한다. 상기 구동 박막 트랜지스터들은 각각 상기 부화소 영역에 위치하며, 상기 전원을 제공받아 구동 신호를 출력한다. 상기 세 개의 화소 전극은 각각 제1 방향으로 더 긴 길이를 갖도록 연장되며, 상기 제1 방향에 대해 수직한 제2 방향으로 동일한 폭을 갖는다. 상기 세 개의 화소 전극 중 적어도 하나는 나머지 둘 보다 상기 제1 방향으로 길이가 더 길다. 상기 세 개의 화소 전극의 하부에 각각 위치하고, 동일한 면적을 갖는 세 개의 컬러필터층을 더 포함할 수 있다. 상기 세 개의 컬러필터층은 각각 적색, 녹색, 및 청색일 수 있다. 상기 청색의 컬러필터층은 상기 세 걔의 화소 전극 중 상기 제1 방향으로 가장 긴 길이를 갖는 하나의 화소 전극의 하부에 배치될 수 있다. 상기 세 개의 화소 전극의 상부에 각각 위치하고, 백색의 광을 생성하는 세 개의 유기 발광층을 더 포함할 수 있다.
상기 전원 라인은 상기 구동 박막 트랜지스터들과 상기 화소전극들 사이에 위치하며, 상기 화소 전극들의 길이에 대응하여 상기 화소 전극들을 향해 서로 다른 폭을 가질 수 있다. 상기 전원 라인은 상기 구동 박막 트랜지스터들에 그라운드 전압 레벨의 전원을 공급할 수 있다.상기 세 개의 화소 전극의 상부에 각각 배치되고, 동일한 면적을 갖는 세 개의 유기 발광층을 더 포함할 수 있다.
상술한 표시 패널에 따르면, 세 개의 발광부 중 청색을 표시하는 발광부가 가장 큰 면적을 가지며, 발광 영역이 증가하여 발광 효율이 향상된다. 이에 따라, 표시 패널에 표시되는 영상의 표시 품질을 향상시킬 수 있다.
이하에서는 첨부된 도면들을 참조하여 표시 패널에 대한 실시 예를 상세하게 설명한다. 상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 아래의 실시 예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고, 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서, 본 발명의 범위가 후술될 실시 예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 도면에 표현된 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널을 나타내기 위해 도시한 회로도이다.
도 1을 참조하면, 표시 패널은 복수의 신호 라인(2,5,6,7,9,13), 이들에 연결되어 규칙적으로 배열되는 복수의 화소(15)를 포함한다.
상기 복수의 신호 라인(2,5,6,7,9,13)은 게이트 신호를 전달하는 게이트 라 인(2), 데이터 신호를 전달하는 복수의 데이터 라인(5,6,7), 제1 전원 전압(ELVDD)을 전달하는 복수의 제1 전원 전압 라인(9), 및 0V의 제2 전원 전압(Vsus)을 전달하는 제2 전원 전압 라인(13)을 포함한다. 상기 게이트 라인(2)은 제1 방향으로 연장되며, 경우에 따라 상기 화소(15)에 복수개가 연결될 수 있다. 상기 데이터 라인들(5,6,7)은 제1 데이터 라인(5), 제2 데이터 라인(6), 및 제3 데이터 라인(7)이며, 상기 제1 방향에 대해 수직한 제2 방향으로 연장된다. 상기 제1 전원 전압 라인(9)은 상기 데이터 라인들(5,6,7)과 평행하게 배치되며, 상기 화소(15)에 적어도 하나가 연결될 수 있다. 상기 제2 전원 전압 라인(13)은 상기 게이트 라인(2)과 평행하게 배치된다. 다만, 상기 제2 전원 전압 라인(13)은 이에 한정되는 것은 아니다.
상기 복수의 화소(15)는 세 개의 부화소 영역(100,200,300)을 포함한다. 이 실시 예에 있어서, 상기 부화소 영역(100,200,300)은 해당되는 부화소가 각각 형성되는 영역이므로, 이하에서는, 상기 세 개의 부화소 영역(100,200,300) 각각을 제1 부화소(100), 제2 부화소(200), 및 제3 부화소(300)로 구분하여 설명한다.
상기 제1 부화소(100)는 상기 게이트 라인(2), 상기 제1 데이터 라인(5), 상기 제1 전원 전압 라인(9), 및 상기 제2 전원 전압 라인(13)에 연결되는 제1 박막 트랜지스터 회로부(31), 및 상기 제1 박막 트랜지스터 회로부(31)에 연결되는 제1 발광부(41)를 포함한다.
상기 제1 박막 트랜지스터 회로부(31)는 하나 이상의 박막 트랜지스터로 이루어져 상기 제1 발광부(41)를 구동한다. 예를 들어, 상기 제1 박막 트랜지스터 회 로부(31)는 스위칭 박막 트랜지스터(21), 구동 박막 트랜지스터(25), 및 보상 회로부(27)를 포함한다.
상기 스위칭 박막 트랜지스터(21)는 제어 단자, 입력 단자, 및 출력 단자를 포함한다. 상기 제어 단자는 상기 게이트 라인(2)에 연결되고, 상기 입력 단자는 상기 제1 데이터 라인(5)에 연결되며, 상기 출력 단자는 상기 구동 박막 트랜지스터(25)에 연결된다. 상기 제1 데이터 라인(5)은 예를 들어, n번째 데이터 라인이며, 상기 n은 2 이상의 자연수 중 하나이다. 상기 스위칭 박막 트랜지스터(21)는 상기 게이트 라인(2)에 인가되는 게이트 전압(Vgate)에 응답하여 상기 제1 데이터 라인(5)에 인가되는 데이터 전압(Vdata)을 상기 구동 박막 트랜지스터(25)에 전달한다. 상기 스위칭 박막 트랜지스터(21)는 PMOS로 형성될 수 있다.
상기 구동 박막 트랜지스터(25)는 상기 스위칭 박막 트랜지스터(21)와 동일하게 제어 단자, 입력 단자, 및 출력 단자를 포함한다. 상기 제어 단자는 상기 스위칭 박막 트랜지스터(21)의 출력단과 상기 보상 회로부(27)에 연결되고, 상기 입력 단자는 상기 제1 전원 전압 라인(9)에 연결되며, 출력 단자는 상기 제1 발광부(41)에 연결된다. 상기 구동 박막 트랜지스터(25)는 입력 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(IOLED)를 상기 제1 발광부(41)에 공급한다. 상기 구동 박막 트랜지스터(25)는 PMOS로 형성될 수 있다.
상기 보상 회로부(27)는 불균일한 제조 공정으로 발생되는 상기 구동 박막 트랜지스터(25)의 문턱 전압(Vth)의 편차에 의해 상기 제1 발광부(41)에 공급되는 상기 출력 전류(IOLED)의 양이 달라지는 것을 방지할 수 있다. 예를 들어, 상기 보상 회로부(27)는 커패시터와 복수의 박막 트랜지스터를 포함할 수 있다. 상기 보상 회로부(27)는 상기 제2 전원 전압 라인(13)으로부터 공급되는 OV의 상기 제2 전원 전압(Vsus)을 이용하여 상기 구동 박막 트랜지스터(25)의 제어 단자와 출력 단자 사이에 걸리는 전압에서 상기 문턱 전압(Vth)을 감쇄시킨다. 이에 따라, 상기 보상 회로부(27)는 상기 출력 전류(IOLED)가 상기 문턱 전압(Vth)에 상관없이 상기 데이터 전압(Vdata)에 의해 결정되도록 상기 구동 박막 트랜지스터(25)를 작동시킨다.
상기 제2 부화소(200)는 상기 게이트 라인(2), 상기 제2 데이터 라인(6), 상기 제1 전원 전압 라인(9), 및 상기 제2 전원 전압 라인(13)에 연결되는 제2 박막 트랜지스터 회로부(33)와 상기 제2 박막 트랜지스터 회로부(33)에 연결되는 제2 발광부(43)를 포함한다. 상기 제2 데이터 라인(6)은 예를 들어, n-1번째 데이터 라인이며, 상기 n은 2 이상의 자연수 중 하나이다.
상기 제2 박막 트랜지스터 회로부(33)는 하나 이상의 박막 트랜지스터로 이루어져 상기 제2 발광부(43)를 구동한다. 예를 들어, 상기 제2 박막 트랜지스터 회로부(33)는 상기 구동 박막 트랜지스터(25), 상기 스위칭 박막 트랜지스터(21), 및 상기 보상 회로부(27)를 포함한다. 이들에 대한 설명은 상술한 상기 제1 박막 트랜지스터 회로부(31)의 설명으로 대신한다.
상기 제3 부화소(300)는 상기 게이트 라인(2)과 상기 제3 데이터 라인(7)에 연결되는 제3 박막 트랜지스터 회로부(35)와 상기 제3 박막 트랜지스터 회로부(35) 에 연결되는 제3 발광부(45)를 포함한다. 상기 제3 데이터 라인(7)은 예를 들어, n+1번째 데이터 라인이며, 상기 n은 2 이상의 자연수 중 하나이다.
상기 제3 박막 트랜지스터 회로부(35)는 하나 이상의 박막 트랜지스터로 이루어져 상기 제3 발광부(45)를 구동한다. 예를 들어, 상기 제2 박막 트랜지스터 회로부(33)는 상기 구동 박막 트랜지스터(25), 상기 스위칭 박막 트랜지스터(21), 및 상기 보상 회로부(27)를 포함한다. 이들에 대한 설명은 상술한 상기 제1 박막 트랜지스터 회로부(31)의 설명으로 대신한다.
이하에서는 도 2 및 도 3을 참조하여 본 발명의 일 실시 예에 따른 화소 구조를 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 화소의 구조를 설명하기 위해 도시한 평면도이고, 도 3은 본 발명의 제1 실시 예에 따른 화소의 구조를 설명하기 위해 단면을 도시한 단면도이다.
도 2 및 도 3을 참조하면, 화소(15)는 게이트 라인(2), 데이터 라인들(5,6,7), 제1 전원 전압 라인(9), 및 제2 전원 전압 라인(13)에 연결되는 제1 부화소(100), 제2 부화소(200), 및 제3 부화소(300)를 포함한다. 도 2에서는 상기 제1 부화소(100), 상기 제2 부화소(200), 및 상기 제3 부화소(300)가 상기 게이트 라인(2), 상기 데이터 라인들(5,6,7), 상기 제1 전원 전압 라인(9), 및 상기 제2 전원 전압 라인(13)에 연결되는 형상이 자세히 도시되지 않았다. 다만, 도 2에 도시된 바로 상기 화소(15)가 한정되는 것은 아니다. 여기서, 도 1을 참조하여 설명된 부분과 동일한 사항은 생략한다.
상기 제1 부화소(100)는 제2 방향(D2)보다 제1 방향(D1)으로 더 길게 형성되며, 제1 박막 트랜지스터 회로부(31)와 제1 발광부(41)를 포함한다. 도 3에는 편의상 상기 제1 박막 트랜지스터 회로부(31)를 이루는 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였다.
상기 제1 박막 트랜지스터 회로부(31)는 복수의 박막 트랜지스터로 이루어지며, 상기 게이트 라인(2)과 제1 데이터 라인(5)에 전기적으로 연결된다. 상기 제1 박막 트랜지스터 회로부(31)는 투명한 절연 재질의 기판(70) 위에 형성된 제1 게이트 전극(101), 상기 제1 게이트 전극(101) 위에 형성된 절연층(111), 상기 절연층(111) 위에 형성되어 상기 제1 게이트 전극(101)과 중첩되는 제1 반도체층(121), 상기 절연층(111)과 상기 제1 반도체층(121) 위에 형성되는 제1 소스 전극(131), 및 상기 제1 소스 전극(131)과 마주하는 제1 드레인 전극(133)을 포함한다. 상기 제1 박막 트랜지스터 회로부(31)는 제1 보호층(141)에 의해 절연되고 외부의 충격으로부터 보호된다. 여기서, 상기 제1 박막 트랜지스터 회로부(31)는 바텀 게이트 구조에 한정되지 않고, 탑 게이트 구조로도 형성될 수 있다.
상기 제1 발광부(41)는 상기 제1 박막 트랜지스터 회로부(31)와 전기적으로 연결되고, 상기 제2 방향(D2)보다 상기 제1 방향(D1)으로 더 길게 형성된다. 상기 제1 발광부(41)는 제2 보호층(161) 위에 형성되어 상기 제1 컨택홀(165)을 통해 상기 제1 드레인 전극(133)과 연결되는 제1 화소 전극(171), 상기 제1 화소 전극(171) 위에 형성되는 제1 유기 발광층(181), 및 상기 제1 유기 발광층(181) 위에 광을 반사하는 물질로 형성되는 공통 전극(500)을 포함한다. 상기 공통 전극(500) 은 예컨대, 알루미늄(Al), 은(Ag) 등의 물질로 이루어질 수 있다.
상기 제1 유기 발광층(181)은 상기 제2 보호층(161)과 상기 제1 화소 전극(171) 위에 형성되는 패턴 정의층(400)의 제1 개구 패턴(410)에 충진된다. 상기 제1 유기 발광층(181)은 녹색 광을 생성하는 유기 물질로 이루어져 외부로 상기 녹색 광을 방출할 수 있다.
상기 제1 화소 전극(171)은 상기 제1 방향(D1)으로 상기 제1 폭(W1)을 가지며, 상기 제2 방향(D2)으로 제1 길이(L1)를 갖는다. 상기 제1 화소 전극(171)의 길이는 상기 제1 발광부(41)의 개구율을 조절할 수 있다. 예를 들어, 상기 제1 유기 발광층(181)에서 생성된 광이 상기 제1 화소 전극(171)을 투과하여 상기 기판(70)의 배면으로 방출될 경우, 상기 제1 화소 전극(171)의 길이가 길수록 상기 제1 발광부(41)의 개구율이 향상된다. 도 2에서는 상기 제1 박막 트랜지스터 회로부(31)와 상기 제2 화소 전극(271)의 연결 형상이 자세히 도시되지 않았으나 이에 한정되는 것은 아니다.
상기 제2 부화소(200)는 상기 제1 부화소(100)와 인접하여 상기 제2 방향(D2)보다 상기 제1 방향(D1)으로 더 길게 형성되며, 제2 박막 트랜지스터 회로부(33)와 제2 발광부(43)를 포함한다. 도 3에는 편의상 상기 제2 박막 트랜지스터 회로부(33)를 이루는 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였다.
상기 제2 박막 트랜지스터 회로부(33)는 복수의 박막 트랜지스터로 이루어지며, 상기 게이트 라인(2)과 제2 데이터 라인(6)에 전기적으로 연결된다. 상기 제2 박막 트랜지스터 회로부(33)는 제2 게이트 전극(201), 절연층(111), 제2 반도체 층(221), 제2 소스 전극(231), 및 제2 드레인 전극(233)을 포함한다.
상기 제2 발광부(43)는 상기 제2 박막 트랜지스터 회로부(33)와 전기적으로 연결되고, 상기 제2 방향(D2) 보다 상기 제1 방향(D1)으로 더 길게 형성된다. 상기 제2 발광부(43)는 제2 컨택홀(265)을 통해 상기 제2 드레인 전극(233)과 연결되는 제2 화소 전극(271), 상기 제2 화소 전극(271) 위에 형성되는 제2 유기 발광층(281), 및 상기 제2 유기 발광층(281) 위에 형성되는 공통 전극(500)을 포함한다.
상기 제2 유기 발광층(281)은 상기 패턴 정의층(400)의 제2 개구 패턴(420)에 충진된다. 상기 제2 유기 발광층(281)은 적색 광을 생성하는 유기 물질로 이루어져 외부로 상기 적색 광을 방출할 수 있다. 상기 제2 유기 발광층(281)은 상기 제1 유기 발광층(181)과 동일한 면적을 가질 수 있다. 즉, 상기 패턴 정의층(400)에서 상기 제2 개부 패턴(420)은 상기 제1 개구 패턴(410)과 동일한 면적으로 형성할 수 있다.
상기 제2 화소 전극(271)은 상기 제1 방향(D1)으로 상기 제1 폭(W1)을 가지며, 상기 제2 방향(D2)으로 상기 제1 길이(L1)보다 더 긴 제2 길이(L2)를 갖는다. 상기 제2 길이(L2)를 갖는 상기 제2 화소 전극(271)이 상기 제1 길이(L1)를 갖는 상기 제1 화소 전극(171)보다 면적이 크다. 도 2에서는 상기 제2 박막 트랜지스터 회로부(33)와 상기 제2 화소 전극(271)의 연결 형상이 자세히 도시되지 않았으나 이에 한정되는 것은 아니다.
상기 제3 부화소(300)는 상기 제1 부화소(100)와 인접하여 상기 제1 방향으 로 더 길게 형성되며, 제3 박막 트랜지스터 회로부(35)와 제3 발광부(45)를 포함한다. 도 3에는 상기 제3 박막 트랜지스터 회로부(35)를 이루는 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였다.
상기 제3 박막 트랜지스터 회로부(35)는 복수의 박막 트랜지스터로 이루어지며, 상기 게이트 라인(2)과 제3 데이터 라인(7)에 전기적으로 연결된다. 상기 제3 박막 트랜지스터 회로부(35)는 제3 게이트 전극(301), 절연층(111), 제3 반도체층(321), 제3 소스 전극(331), 및 제3 드레인 전극(333)을 포함한다.
상기 제3 발광부(45)는 상기 제3 박막 트랜지스터 회로부(35)와 전기적으로 연결되고, 상기 제2 방향(D2)보다 상기 제1 방향(D1)으로 더 길게 형성된다. 상기 제3 발광부(45)는 제3 컨택홀(365)을 통해 상기 제3 드레인 전극(333)과 연결되는 제3 화소 전극(371), 상기 제3 화소 전극(371) 위에 형성되는 제3 유기 발광층(381), 및 상기 제3 유기 발광층(381) 위에 형성되는 공통 전극(500)을 포함한다.
상기 제3 유기 발광층(381)은 상기 패턴 정의층(400)의 제3 개구 패턴(430)에 충진된다. 상기 제3 유기 발광층(381)은 청색 광을 생성하는 유기 물질로 이루어져 외부로 상기 청색 광을 방출할 수 있다. 상기 제3 유기 발광층(381)은 상기 제2 유기 발광층(281)과 동일한 면적을 가질 수 있다. 즉, 상기 패턴 정의층(400)에서 상기 제3 개부 패턴(430)은 상기 제1 개구 패턴(410) 및 상기 제2 개구 패턴(420)과 동일한 면적으로 형성할 수 있다.
상기 제3 화소 전극(371)은 상기 제1 방향(D1)으로 상기 제1 폭(W1)을 가지 며, 상기 제2 방향(D2)으로 상기 제2 길이(L2)보다 더 긴 제3 길이(L3)를 갖는다. 상기 제3 길이(L3)를 갖는 상기 제3 화소 전극(371)이 상기 제2 길이(L2)를 갖는 상기 제2 화소 전극(271)보다 면적이 크다. 도 2에서는 상기 제3 박막 트랜지스터 회로부(35)와 상기 제3 화소 전극(371)의 연결 형상이 자세히 도시되지 않았으나 이에 한정되는 것은 아니다.
상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)은 각각 소정의 비율에 따른 면적을 갖는다. 예를 들어, 상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)의 면적을 합한 전체 면적을 100%로 가정할 때 상기 제1 화소 전극(171)은 약 36%의 면적을 갖는다. 또한, 상기 제2 화소 전극(271)은 상기 전체 면적에서 약 23%의 면적을 가지며, 상기 제3 화소 전극(371)은 상기 전체 면적에서 약 41%의 면적을 갖는다.
상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)에 대응하도록 상기 제2 전원 전압 라인(13)이 배치된다. 상기 제2 전원 전압 라인(13)은 상기 제1 부화소(100), 상기 제2 부화소(200), 및 상기 제3 부화소(300)를 가로질러 상기 제2 방향(D2)으로 연장된다. 이때, 상기 제2 전원 전압 라인(13)은 상기 제1 부화소(100)에서 상기 제2 방향(D2)으로 제2 폭(W2)을 갖는다. 또한, 상기 제2 전원 전압 라인(13)은 상기 제2 부화소(200)에서 상기 제2 방향(D2)으로 상기 제2 폭(W2)보다 작은 제3 폭(W3)을 갖고, 상기 제3 부화소(300)에서 상기 제2 방향(D2)으로 상기 제3 폭(W3)보다 작은 제4 폭(W4)을 갖는다. 상기 제2 전원 전압 라인(13)은 상기 제3 화소 전극(371)에 의해 상기 제4 폭(W4)으로 줄어든 면적을 상기 제1 화소 전극(171) 및 상기 제2 화소 전극(271)을 향해 상기 제2 폭(W2) 및 상기 제3 폭(W3)만큼 늘려 전체 면적이 유지될 수 있다. 이에 따라, 상기 제2 전원 전압 라인(13)은 면적의 감소로 인한 저항의 증가를 해결할 수 있다.
상기 제1 부화소(100), 상기 제2 부화소(200), 및 상기 제3 부화소(300) 각각은 서로 동일한 폭과 서로 다른 길이를 갖는 상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)을 포함하고, 서로 동일한 면적을 갖고 각각 녹색, 적색, 및 청색의 광을 생성하는 상기 제1 유기 발광층(181), 상기 제2 유기 발광층(281), 및 상기 제3 유기 발광층(381)을 포함하여 녹색, 적색, 및 청색을 표시한다.
여기서, 상기 제3 부화소(300)는 상기 제1 부화소(100) 및 상기 제2 부화소(200)보다 큰 발광 면적을 가지며, 상기 제1 부화소(100) 및 상기 제2 부화소(200)에 대응되는 발광 효율을 가질 수 있다. 또한, 상기 제1 유기 발광층(181), 상기 제2 유기 발광층(281), 및 상기 제3 유기 발광층(381)의 면적이 동일하여 제조시 공정 마스크 수를 감소시킬 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 화소의 구조를 설명하기 위해 평면을 도시한 도면이고, 도 5는 본 발명의 제2 실시 예에 따른 화소의 구조를 설명하기 위해 단면을 도시한 도면이다. 여기서는, 도 4 및 도 5를 도 2 및 도 3과 비교하여 동일한 구성 요소에 대한 중복된 설명은 생략할 수 있다.
도 4 및 도 5를 참조하면, 화소(15)는 게이트 라인(2), 데이터 라인 들(5,6,7), 제1 전원 전압 라인(9), 및 제2 전원 전압 라인(13)에 연결되는 제1 부화소(100), 제2 부화소(200), 및 제3 부화소(300)를 포함한다.
상기 제1 부화소(100)는 제1 박막 트랜지스터 회로부(31), 상기 제1 박막 트랜지스터 회로부(31)와 연결되는 제1 발광부(41), 및 상기 제1 발광부(41)와 중첩하여 배치되는 제1 컬러필터층(151)을 포함한다.
상기 제1 발광부(41)는 제1 화소 전극(171), 제1 유기 발광층(181), 및 공통 전극(500)을 포함한다. 상기 제1 화소 전극(171)은 제1 방향(D1)으로 제1 폭(W1)을 가지며, 제2 방향(D2)으로 제1 길이(L1)를 갖는다. 상기 제1 유기 발광층(181)은 패턴 정의층(400)의 제1 개구 패턴(410)에 충진되며, 백색 광을 생성하는 유기 물질로 이루어져 외부로 백색 광을 방출한다.
상기 제1 컬러필터층(151)은 상기 제1 화소 전극(171)과 중첩하여 상기 제1 화소 전극(171)의 하부에 배치된다. 상기 제1 컬러필터층(151)은 녹색으로 표시된다. 예를 들어, 상기 제1 컬러필터층(151)은 상기 제1 화소 전극(171)보다 더 넓은 면적으로 이루어지며, 상기 제1 화소 전극(171)을 투과하여 상기 제1 컬러필터층(151)으로 입사하는 백색 광을 녹색 광으로 바꾼다.
상기 제2 부화소(200)는 제2 박막 트랜지스터 회로부(33), 상기 제2 박막 트랜지스터 회로부(33)와 연결되는 제2 발광부(43), 및 상기 제2 발광부(43)와 중첩하여 배치되는 제2 컬러필터층(251)을 포함한다.
상기 제2 발광부(43)는 제2 화소 전극(271), 제2 유기 발광층(281), 및 공통 전극(500)을 포함한다. 상기 제2 화소 전극(271)은 상기 제1 방향(D1)으로 상기 제1 폭(W1)을 가지며, 상기 제2 방향(D2)으로 제2 길이(L2)를 갖는다. 상기 제2 유기 발광층(281)은 패턴 정의층(400)의 제2 개구 패턴(420)에 충진되며, 백색 광을 생성하는 유기 물질로 이루어져 외부로 백색 광을 방출한다. 상기 제2 유기 발광층(281)은 상기 제1 유기 발광층(181)과 동일한 면적으로 이루어진다.
상기 제2 컬러필터층(251)은 상기 제2 화소 전극(271)과 중첩하여 상기 제2 화소 전극(271)의 하부에 배치된다. 상기 제2 컬러필터층(251)은 적색으로 표시된다. 상기 제2 컬러필터층(251)은 상기 제1 컬러필터층(151)과 동일한 면적으로 이루어지며, 상기 제2 화소 전극(271)을 투과하여 상기 제2 컬러필터층(251)으로 입사하는 백색 광을 적색 광으로 바꾼다.
상기 제3 부화소(300)는 제3 박막 트랜지스터 회로부(35), 상기 제3 박막 트랜지스터 회로부(35)와 연결되는 제3 발광부(45), 및 상기 제3 발광부(45)와 중첩하여 배치되는 제3 컬러필터층(351)을 포함한다.
상기 제3 발광부(45)는 제3 화소 전극(371), 제3 유기 발광층(381), 및 공통 전극(500)을 포함한다. 상기 제3 화소 전극(371)은 상기 제1 방향(D1)으로 상기 제1 폭(W1)을 가지며, 상기 제2 방향(D2)으로 제3 길이(L3)를 갖는다. 상기 제3 유기 발광층(381)은 패턴 정의층(400)의 제3 개구 패턴(430)에 충진되며, 백색 광을 생성하는 유기 물질로 이루어져 외부로 백색 광을 방출한다. 상기 제3 유기 발광층(381)은 상기 제1 유기 발광층(181) 및 제2 유기 발광층(381)과 동일한 면적으로 이루어진다.
상기 제3 컬러필터층(351)은 상기 제3 화소 전극(371)과 중첩하여 상기 제3 화소 전극(371)의 하부에 배치된다. 상기 제3 컬러필터층(351)은 적색으로 표시된다. 상기 제3 컬러필터층(351)은 상기 제1 컬러필터층(151) 및 상기 제2 컬러필터층(251)과 동일한 면적으로 이루어지며, 상기 제3 화소 전극(371)을 투과하여 상기 제3 컬러필터층(351)으로 입사하는 백색 광을 청색 광으로 바꾼다.
상기 제1 부화소(100), 상기 제2 부화소(200), 및 상기 제3 부화소(300) 각각은 서로 동일한 폭과 서로 다른 길이를 갖는 상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)을 포함하고, 서로 동일한 면적으로 이루어져 각각 녹색, 적색, 및 청색으로 표시되는 상기 제1 컬러필터층(151), 상기 제2 컬러필터층(251), 및 상기 제3 컬러필터층(351)을 포함한다. 이에 따라, 상기 제1 부화소(100), 상기 제2 부화소(200), 및 상기 제3 부화소(300) 각각은 서로 다른 발광 면적으로 녹색, 적색, 및 청색을 표시하며, 서로 유사한 발광 효율을 가질 수 있다.
또한, 상기 제1 컬러필터층(151), 상기 제2 컬러필터층(251), 및 상기 제3 컬러필터층(351)의 면적이 동일하고, 상기 제1 유기 발광층(181), 상기 제2 유기 발광층(281), 및 상기 제3 유기 발광층(381)의 면적이 동일하여 제조시 공정 마스크 수를 감소시킬 수 있다.
이하에서는 도 6 및 도 7을 참조하여 본 발명의 일 실시 예에 따른 표시 패널의 제조 방법을 설명한다.
도 6은 본 발명의 일 실시 예에 따른 표시 패널의 제조 방법을 나타내는 순서도이고, 도 7은 도 6에 도시된 표시 패널의 제조 방법을 설명하기 위해 표시 패 널의 단면을 도시한 단면도이다.
도 6 및 도 7을 참조하면, 우선 투명한 절연 재질로 이루어진 기판(70) 위에 게이트 라인, 제1 게이트 전극(101), 제2 게이트 전극(201), 및 제3 게이트 전극(301)을 포함하는 게이트 패턴군을 형성한다(S10). 상기 기판(70) 위에 스퍼터링 방법으로 게이트 금속을 증착하고, 포토리소그래피 공정으로 상기 게이트 금속을 패터닝한다. 이를 통해, 상기 기판(70)의 일방향으로 연장되는 상기 게이트 라인과 상기 게이트 라인에서 분기된 상기 제1 게이트 전극(101), 상기 제2 게이트 전극(201) 및 상기 제3 게이트 전극(301)을 형성한다.
다음, 상기 기판(70)과 상기 게이트 패턴군 위에 절연층(111)을 형성한다(S20). 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: PECVD) 방법으로 질화실리콘(SiNx), 산화실리콘(SiOx) 등을 상기 기판(70)과 상기 게이트 패턴군 위에 증착하여 상기 절연층(111)을 형성한다.
다음, 상기 절연층(111) 위에 반도체 패턴군을 형성한다(S30). 상기 절연층(111) 위에 반도체 물질을 증착한 후 이들을 패터닝하여 상기 제1 게이트 전극(101)과 중첩되는 제1 반도체층(121), 상기 제2 게이트 전극(201)과 중첩되는 제2 반도체층(221), 및 상기 제3 게이트 전극(301)과 중첩되는 제3 반도체층(321)을 형성한다. 상기 반도체 물질은 예컨대, 비정질 실리콘과 도핑된 비정질 실리콘을 포함할 수 있다. 또한, 상기 제1 반도체층(121), 상기 제2 반도체층(221), 및 상기 제3 반도체층(321)은 각각 활성층과 오믹 접촉층을 포함할 수 있다.
다음, 상기 절연층(111)과 상기 반도체 패턴군 위에 데이터 패턴군을 형성 한다(S40). 구체적으로, 상기 절연층(111)과 상기 반도체 패턴군 위에 스퍼터링 방법으로 데이터 금속을 증착한다. 다음, 상기 데이터 금속을 포토리소그래피 공정으로 패터닝하여 상기 제1 반도체층(121)에 연결되는 제1 소스 전극(131)과 제1 드레인 전극(133), 상기 제2 반도체층(221)에 연결되는 제2 소스 전극(231)과 제2 드레인 전극(233), 및 상기 제3 반도체층(321)에 연결되는 제3 소스 전극(331)과 제3 드레인 전극(333)을 형성한다.
다음, 상기 절연층(111), 상기 반도체 패턴군, 상기 데이터 패턴군 위에 제1 보호층(141)을 형성한 후 제2 보호층(161)을 순차적으로 형성한다(S50). 상기 제1 보호층(141)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기 물질을 증착하여 형성한다. 상기 제2 보호층(161)은 폴리이미드(polyimide), 폴리아미드(polyamide), 아크릴(acryl), 및 벤조싸이클로부텐(Benzocyclobutene:BCB) 등과 같은 유기 물질을 증착하여 평탄한 표면을 갖는 상기 제2 보호층(161)을 형성한다. 또한, 상기 제1 보호층(141)과 상기 제2 보호층(161)을 부분적으로 제거하여 상기 제1 드레인 전극(133), 상기 제2 드레인 전극(233), 및 상기 제3 드레인 전극(333)의 일부를 노출하는 제1 컨택홀(165), 제2 컨택홀(265), 및 제3 컨택홀(365)을 형성한다.
다음, 상기 제2 보호층(161) 위에 화소 전극 패턴군을 형성한다(S60). 상기 제2 보호층(161) 위에 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide) 등의 투명한 도전물질을 증착한다. 상기 도전 물질을 포토리소그래피 공정으로 패터닝하여 상기 제1 컨택홀(165), 상기 제2 컨택홀(265), 및 상기 제3 컨택홀(365)을 통해 각각 상기 제1 드레인 전극(133), 상기 제2 드레인 전극(233), 및 상기 제3 드레인 전극(333)에 연결되는 제1 화소 전극(171), 제2 화소 전극(271), 및 제3 화소 전극(371)을 형성한다.
상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)은 서로 동일한 폭을 갖고, 서로 다른 길이를 갖도록 패터닝하여 형성한다. 상기 제1 화소 전극(171)은 제1 길이(L1)을 갖도록 형성하고, 상기 제2 화소 전극(271)은 상기 제1 길이(L1)보다 긴 제2 길이(L2)를 갖도록 형성하며, 상기 제3 화소 전극(371)은 상기 제2 길이(L2)보다 긴 제3 길이(L3)를 갖도록 형성한다.
다음, 상기 제2 보호층(161)과 상기 화소 전극 패턴군 위에 패턴 정의층(400)을 형성한다(S70). 구체적으로, 상기 제2 보호층(161)과 상기 화소 전극 패턴군을 커버하도록 유기 물질을 증착한 후 상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371)을 노출하도록 상기 유기 물질을 식각한다. 여기서, 상기 식각은 서로 동일한 면적의 패턴을 갖는 마스크를 사용하여 실시한다. 상기 유기 물질을 식각하여 서로 동일한 면적을 갖는 제1 개구 패턴(410), 제2 개구 패턴(420), 및 제3 개구 패턴(430)을 형성한다.
다음, 상기 제1 개구 패턴(410), 상기 제2 개구 패턴(420), 및 상기 제3 개구 패턴(430)에 각각 제1 유기 발광층(181), 제2 유기 발광층(281), 및 제3 유기 발광층(381)을 형성한다(S80). 구체적으로, 상기 제1 개구 패턴(410), 상기 제2 개구 패턴(420), 및 상기 제3 개구 패턴(430)에 각각 녹색, 적색, 및 청색의 광을 생성하는 유기 물질을 충진하여 상기 제1 내지 제3 유기 발광층(181,281,381)을 형성 할 수 있다. 여기서, 각각 녹색, 적색, 및 청색의 광을 방출하는 상기 제1 내지 제3 유기 발광층(181,281,381)은 서로 동일한 면적의 상기 제1 개구 패턴(410), 상기 제2 개구 패턴(420), 및 상기 제3 개구 패턴(430)에 충진되어 서로 동일한 면적을 갖는다. 이에 통해, 각각 녹색, 적색, 및 청색의 광을 방출하는 상기 제1 내지 제3 유기 발광층(181,281,381)을 형성할 때 마스크 수를 감소시킬 수 있다.
또한, 상기 제1 개구 패턴(410), 상기 제2 개구 패턴(420), 및 상기 제3 개구 패턴(430)에 백색의 광을 생성하는 유기 물질을 충진하여 상기 제1 내지 제3 유기 발광층(181,281,381)을 형성할 수도 있다. 백색의 광을 방출하는 상기 제1 내지 제3 유기 발광층(181,281,381)도 서로 동일한 면적을 갖는다.
다음, 상기 패턴 정의층(400)과 상기 제1 내지 제3 유기 발광층(181,281,381) 위에 공통 전극(500)을 형성한다(S90). 예를 들어, 알루미늄(Al), 은(Ag) 등의 광을 반사하는 물질을 상기 패턴 정의층(400)과 상기 제1 내지 제3 유기 발광층(181,281,381) 위에 증착한다. 이를 통해, 상기 제1 화소 전극(171), 상기 제1 유기 발광층(181), 및 공통 전극(500)을 포함하는 제1 발광부(41)가 형성되고, 상기 제2 화소 전극(271), 상기 제2 유기 발광층(281), 및 상기 공통 전극(500)을 포함하는 제2 발광부(43)가 형성되며, 상기 제3 화소 전극(371), 상기 제3 유기 발광층(381), 및 상기 공통 전극(500)을 포함하는 제3 발광부(45)가 형성된다.
한편, 상기 제1 내지 제3 유기 발광층(381)이 백색의 광을 발생시킬 경우, 상기 제1 보호층(141)과 상기 제2 보호층(161)을 형성하는 단계에서 상기 제1 보호 층(141)과 상기 제2 보호층(161) 사이에 컬러필터 패턴군을 더 형성할 수 있다. 예를 들어, 상기 절연층(111), 상기 반도체 패턴군, 상기 데이터 패턴군 위에 제1 보호층(141)을 형성한 후 상기 제1 화소 전극(171), 상기 제2 화소 전극(271), 및 상기 제3 화소 전극(371) 과 각각 중첩되는 부분에 제1 컬러필터층(151), 제2 컬러필터층(251), 및 제3 컬러필터층(351)를 형성한다. 녹색으로 표시되는 물질을 상기 제1 보호층(141)의 위에 증착한 후 상기 제1 화소 전극(171)과 중첩하도록 패터닝하여 상기 제1 컬러필터층(151)을 형성한다. 또한, 적색으로 표시되는 물질을 상기 제1 보호층(141)의 위에 증착한 후 상기 제2 화소 전극(271)과 중첩하도록 패터닝하여 상기 제2 컬러필터층(251)을 형성한다. 또한, 청색으로 표시되는 물질을 상기 제1 보호층(141)의 위에 증착한 후 상기 제3 화소 전극(371)과 중첩하도록 패터닝하여 상기 제3 컬러필터층(351)을 형성한다. 이때, 서로 동일한 면적의 패턴을 갖는 마스크를 사용하여 상기 제1 컬러필터층(151), 상기 제2 컬러필터층(251), 및 상기 제3 컬러필터층(351)을 형성한다. 이를 통해, 상기 제1 컬러필터층(151), 상기 제2 컬러필터층(251), 및 상기 제3 컬러필터층(351)을 형성하기 위한 마스크 수를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 패널을 나타내기 위해 도시한 회로도이다.
도 2는 본 발명의 제1 실시 예에 따른 화소의 구조를 설명하기 위해 도시한 평면도이다.
도 3은 본 발명의 제1 실시 예에 따른 화소의 구조를 설명하기 위해 단면을 도시한 단면도이다.
도 4는 본 발명의 제2 실시 예에 따른 화소의 구조를 설명하기 위해 평면을 도시한 도면이다.
도 5는 본 발명의 제2 실시 예에 따른 화소의 구조를 설명하기 위해 단면을 도시한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 표시 패널의 제조 방법을 나타내는 순서도이다.
도 7은 도 6에 도시된 표시 패널의 제조 방법을 설명하기 위해 표시 패널의 단면을 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
15: 화소 41: 제1 발광부
42: 제2 발광부 43: 제3 발광부
100: 제1 부화소 200: 제2 부화소
300: 제3 부화소

Claims (14)

  1. 제1 방향으로 연장하는 데이터 라인;
    상기 제1 방향에 수직한 제2 방향으로 연장하는 게이트 라인;
    전원을 제공하는 전원 라인; 및
    상기 전원 라인과 연결되고, 상기 제2 방향으로 연속적으로 배열된 세 개의 부화소 영역을 포함하며, 상기 전원을 제공받아 영상을 표시하는 복수의 화소를 포함하고,
    상기 화소 각각은,
    상기 부화소 영역 각각에 위치하며, 상기 전원을 제공받아 구동 신호를 출력하는 구동 박막 트랜지스터; 및
    상기 구동 박막 트랜지스터 각각에 연결되고, 상기 제1 방향으로 더 긴 길이를 갖도록 연장되어 있는 세 개의 화소 전극을 포함하며,
    상기 세 개의 화소 전극은 상기 제2 방향으로 동일한 폭을 갖고, 상기 세 개의 화소 전극 중 적어도 하나는 나머지 둘 보다 상기 제1 방향으로 길이가 더 길고,
    상기 전원 라인은 상기 구동 박막 트랜지스터와 상기 화소 전극 사이에 위치하며,
    상기 세 개의 부화소 영역 중 적어도 하나에서 상기 제1 방향으로 상기 전원 라인의 폭은 상기 세 개의 부화소 영역 중 나머지 둘에서 상기 제1 방향으로 상기 전원 라인의 폭 보다 큰 것을 특징으로 하는 표시 패널.
  2. 삭제
  3. 제1 항에 있어서,
    상기 세 개의 화소 전극의 하부에 각각 위치하고, 동일한 면적을 갖는 세 개의 컬러필터층을 더 포함하고,
    상기 세 개의 컬러필터층은 각각 적색, 녹색, 및 청색인 것을 특징으로 하는 표시 패널.
  4. 제3 항에 있어서,
    상기 청색의 컬러필터층은 상기 세 개의 화소 전극 중 상기 제1 방향으로 가장 긴 길이를 갖는 하나의 화소 전극의 하부에 배치되는 것을 특징으로 하는 표시 패널.
  5. 제3 항에 있어서,
    상기 세 개의 화소 전극의 상부에 각각 위치하고, 백색의 광을 생성하는 세 개의 유기 발광층을 더 포함하는 것을 특징으로 하는 표시 패널.
  6. 삭제
  7. 제1 항에 있어서,
    상기 전원 라인은 상기 구동 박막 트랜지스터들에 그라운드 전압 레벨의 전원을 공급하는 것을 특징으로 하는 표시 패널.
  8. 제1 항에 있어서,
    상기 세 개의 화소 전극의 상부에 각각 배치되고, 동일한 면적을 갖는 세 개의 유기 발광층을 더 포함하는 것을 특징으로 하는 표시 패널.
  9. 제8 항에 있어서,
    상기 세 개의 유기 발광층은 각각 적색, 녹색, 및 청색의 광을 생성하는 것을 특징으로 하는 표시 패널.
  10. 제9 항에 있어서,
    상기 청색 광을 생성하는 유기 발광층은 상기 세 개의 화소 전극 중 상기 제1 방향으로 가장 긴 길이를 갖는 하나의 화소 전극의 하부에 배치되는 것을 특징으로 하는 표시 패널.
  11. 삭제
  12. 제1 항에 있어서,
    상기 전원 라인은 상기 구동 박막 트랜지스터들에 그라운드 전압 레벨의 전원을 공급하는 것을 특징으로 하는 표시 패널.
  13. 제1 항에 있어서,
    평면상에서 상기 세 개의 화소 전극과 상기 전원 라인은 비중첩하는 표시 패널.
  14. 제1 항에 있어서,
    상기 세 개의 화소 전극 중 상기 제1 방향으로 가장 작은 길이를 갖는 화소 전극과 상기 전원 라인 중 상기 제1 방향으로 가장 큰 폭을 갖는 부분은 상기 제1 방향으로 서로 인접한 것을 특징으로 하는 표시 패널.
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