KR102173041B1 - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

일 측면에 따르면, 기판; 상기 기판 상부에 형성된 저항층; 상기 저항층 상에 형성되며, 패턴화된 화소 전극; 상기 화소 전극 상에 형성된 발광층; 및 상기 발광층을 사이에 두고 상기 화소 전극에 대향 배치되는 대향 전극;을 포함하는 유기 발광 표시 장치를 제공한다.

Description

유기 발광 표시 장치 및 그 제조 방법{Organic light emitting display device and manufacturing method of the same}
본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
근래에 표시 장치는 휴대가 가능한 박형의 평판 표시 장치로 대체되는 추세이다. 평판 표시 장치 중에서도 유기 발광 표시 장치는 자발광형 표시 장치로서 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가져서 차세대 디스플레이 장치로 주목받고 있다.
유기 발광 표시 장치는 박막트랜지스터(Thin Film Transistor)와, 그 박막트랜지스터에 의해 구동되어 화상을 구현하는 유기EL소자 등을 구비하고 있다. 즉, 박막트랜지스터를 통해 유기EL소자에 전류가 공급되면, 유기EL소자 내에서 발광 동작이 일어나면서 화상이 구현되는 것이다.
서브 화소(sub pixel)에서 유기EL소자 내의 이물질에 의해 유기EL소자에 쇼트 불량이 발생할 수 있다. 이에 따라 유기 발광 표시 장치에 불량 화소가 발생할 수 있다.
본 발명은 화소 결함을 방지할 수 있는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
일 측면에 따르면, 기판; 상기 기판 상부에 형성된 저항층; 상기 저항층 상에 형성되며, 패턴화된 화소 전극; 상기 화소 전극 상에 형성된 발광층; 및 상기 발광층을 사이에 두고 상기 화소 전극에 대향 배치되는 대향 전극;을 포함하는 유기 발광 표시 장치를 제공한다.
상기 화소 전극은 복수의 사각형 형태로 패턴화될 수 있다.
상기 패턴화된 각각의 화소 전극 사이에 형성된 제3절연층;을 더 포함할 수 있다.
상기 저항층 하부에 형성된 제1금속층;을 더 포함할 수 있다.
상기 제1금속층은 패턴화될 수 있다.
상기 제1금속층은 상기 패턴화된 화소 전극에 대응되게 패턴화될 수 있다.
상기 저항층 하부에 형성된 도핑된 실리콘층;을 더 포함할 수 있다.
상기 도핑된 실리콘층은 패턴화될 수 있다.
상기 도핑된 실리콘층은 상기 패턴화된 화소 전극에 대응되게 패턴화될 수 있다.
상기 저항층은 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체를 포함할 수 있다.
상기 기판과 상기 저항층 사이에 형성되는 버퍼층;을 더 포함할 수 있다.
일 측면에 따르면, (a) 기판 상에 활성층을 형성하는 단계; (b) 상기 활성층 상에 제1절연층을 형성하는 단계; (c) 상기 제1 절연층 상에 저항층을 형성하는 단계; (d) 상기 (c) 단계의 결과물 상에 도전물 및 금속을 차례로 적층하고, 상기 도전물 및 금속을 패터닝하여 화소 전극 및 박막 트랜지스터의 게이트 전극을 동시에 형성하는 단계; (e) 상기 (d) 단계의 결과물 상에 제2절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 화소 전극 및 상기 활성층의 소스 및 드레인 영역을 노출시키는 개구를 형성하는 단계; (f) 상기 화소 전극을 패턴화시키는 단계; 및 (g) 상기 (f) 단계의 결과물 상에 제2금속층을 형성하고, 상기 제2금속층을 패터닝하여 상기 소스 및 드레인 영역과 접속하는 소스 및 드레인 전극을 형성하는 단계;를 포함하는 유기 발광 표시 장치의 제조 방법을 제공한다.
상기 (g) 단계의 결과물 상에 제3절연층을 형성하고, 상기 제3절연층이 상기 화소 전극을 개구시키는 단계;를 더 포함할 수 있다.
상기 제3절연층이 형성한 상기 개구 내에 발광층을 형성하고, 상기 발광층을 덮는 대향 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 제1절연층 상에 제1금속층을 형성하는 단계;를 더 포함하고, 상기 저항층은 상기 제1금속층 상에 형성될 수 있다.
상기 제1금속층은 패턴화되어 형성될 수 있다.
상기 제1절연층 상에 도핑된 실리콘층을 형성하는 단계;를 더 포함하고, 상기 저항층은 상기 도핑된 실리콘층 상에 형성될 수 있다.
상기 도핑된 실리콘층은 패턴화되어 형성될 수 있다.
상기 저항층은 비정질 실리콘, 결정질 실리콘 도는 산화물 반도체를 포함할 수 있다.
상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일 측면에 따르면, 유기 발광 표시 장치의 화소 결함을 방지하여 패널 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 2는 도 1의 저항층 및 화소 전극을 개략적으로 도시한 평면도이다.
도 3은 도 1에 따른 유기 발광 표시 장치에 따른 일 화소의 화소 회로를 나타내는 회로도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 다른 유기 발광 표시 장치의 제조 방법을 단계별로 도시한 단면도이다.
도 4a는 기판 상에 활성층이 형성된 이후의 상태를 도시한 단면도이다.
도 4b는 기판 상에 제1절연층 및 저항층을 형성된 이후의 상태를 도시한 단면도이다.
도 4c는 도 4b의 결과물 상에 제1화소 전극 및 제2화소 전극이 형성된 이후의 상태를 도시한 단면도이다.
도 4d는 도 4c의 결과물 상에 제2절연층이 형성된 이후의 상태를 도시한 단면도이다.
도 4e는 제1화소 전극이 패턴화된 이후의 상태를 도시한 단면도이다.
도 4f는 도 4e의 결과물 상에 소스 및 드레인 전극을 형성한 이후의 상태를 도시한 단면도이다.
도 4g는 도 4f의 결과물 상에 제3절연층을 형성한 이후의 상태를 도시한 단면도이다.
도 4h는 도 4f의 결과물 상에 발광층 및 대향 전극을 형성한 이후의 상태를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
먼저, 도 1, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 단면도이고, 도 2는 도 1의 저항층(117) 및 화소 전극(114)을 개략적으로 도시한 평면도이고, 도 3은 도 1에 따른 유기 발광 표시 장치(1)에 따른 일 화소의 화소 회로(PC)를 나타내는 회로도이다.
도 1을 참조하면, 기판(10) 상에는 발광층(118)이 구비된 픽셀 영역(PXL), 박막 트랜지스터가 구비된 트랜지스터 영역(TFT), 및 커패시터가 구비된 커패시터 영역(CAP)이 형성된다.
트랜지스터 영역(TFT)에는 기판(10) 및 버퍼층(11) 상에 박막 트랜지스터의 활성층(212)이 구비된다. 활성층(212)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 있으며, 이온 불순물이 도핑된 소스 및 드레인 영역(212a, 212b)과 채널 영역(212c)을 포함할 수 있다.
활성층(212) 상에는 제1절연층(13)을 사이에 두고 활성층(212)의 채널 영역(212c)에 대응되는 위치에 투명 도전물을 포함하는 제1게이트 전극(214) 및 제2게이트 전극(215)이 차례로 구비된다.
게이트 전극(214, 215) 상에는 제2절연층(15)을 사이에 두고 활성층(212)의 소스 및 드레인 영역(212a, 212b)에 접속하는 소스 및 드레인 전극(216a, 216b)이 구비된다. 제2절연층(15) 상에는 상기 소스 및 드레인 전극(216a, 216b)을 덮도록 제3절연층(17)이 구비된다.
커패시터 영역(CAP)에는 기판(10) 및 버퍼층(11) 상에 박막 트랜지스터의 활성층(212)과 동일 재료로 형성된 커패시터 하부 전극(312), 제1절연층(13), 및 제1화소 전극(114)과 동일 재료로 형성된 커패시터 상부 전극(314)이 차례로 구비된다. 따라서, 커패시터 하부 전극(312)은 박막 트랜지스터의 활성층(212)과 동일 재료로서, 이온 불순물이 도핑된 반도체를 포함할 수 있다.
픽셀 영역(PXL)에는 기판(10), 버퍼층(11), 제1절연층(13), 저항층(117) 및 저항층(117) 상에 제1게이트 전극(214)과 동일한 투명 도전물로 형성된 제1화소 전극(114)과, 제2게이트 전극(215)과 동일한 재료로 형성되고 상기 제1화소 전극(114) 상부 가장자리에 위치한 제2화소 전극(115)이 순차로 형성된다.
본 실시예는 제2화소 전극(115)이 제1화소 전극(114) 상부 가장자리에 위치하는 구조를 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 상기 제2화소 전극(115)이 제1화소 전극(114) 상에 구비되지 않는 구조도 가능하다.
제1화소 전극(114)과 대향하는 위치에 대향 전극(119)이 구비되고, 제1화소 전극(114)과 상기 대향 전극(119) 사이에 발광층(118)이 구비된다.
발광층(118)은 저분자 유기물 또는 고분자 유기물일 수 있다. 발광층(118)이 저분자 유기물일 경우, 발광층(118)을 중심으로 홀 수송층(hole transport layer: HTL), 홀 주입층(hole injection layer :HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 발광층(118)이 고분자 유기물일 경우, 발광층(118) 외에 홀 수송층(HTL)이 포함될 수 있다. 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등 사용할 수 있다. 이때, 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다.
발광층(118) 상에는 공통 전극으로 대향 전극(119)이 증착된다. 본 실시예에 따른 유기 발광 표시 장치(1)의 경우, 화소 전극(114, 115)은 애노드 전극으로 사용되고, 대향 전극(119)은 캐소드 전극으로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
대향 전극(119)은 반사 물질을 포함하는 반사 전극으로 구성할 수 있다. 이때 상기 대향 전극(119)은 Al, Mg, Li, Ca, LiF/Ca, 및 LiF/Al에서 선택된 하나 이상의 물질을 포함할 수 있다.
대향 전극(119)이 반사 전극으로 구비될 경우, 발광층(118)에서 방출된 빛은 대향 전극(119)에 반사되어 투명 도전물로 구성된 제1화소 전극(114)을 투과하여 기판(10) 측으로 방출된다.
저항층(117)은 제1절연층(13) 상에 형성될 수 있다. 저항층(117)을 통해 제2화소 전극(115)을 통해 들어온 전류(i, 도 3 참조)가 분리되어 각각의 패턴화된 제1화소 전극(114)으로 들어갈 수 있다. 저항층(117)은 비정질 실리콘(Amorphous Si), 결정질 실리콘(Poly Si) 또는 산화물 반도체(Oxide Semiconductor)로 형성될 수 있으나, 이에 한정되는 것은 아니며 저항으로 작용할 수 있는 물질이면 어떠한 물질도 가능하다. 저항층(117)은 활성층(212) 증착 레이어(layer)를 이용하여 형성할 수 있다. 저항층(117)의 저항은 0.5Mohm 내지 1Mohm 범위에서 형성될 수 있다.
제1금속층(113)이 저항층(117) 하부에 형성될 수 있다. 제1금속층(113)은 패턴화된 제1화소 전극(114)에 대응되게 패턴화될 수 있다. 제1금속층(113)이 저항층(117) 하부에 형성됨으로써, 저항층(117)의 저항이 균일해질 수 있다. 저항층(117)의 저항이 균일해짐에 따라, 일 실시예에 따른 유기 발광 표시 장치(1)의 발광 효율이 증가할 수 있다. 도 1에서는 제1금속층(113)은 패턴화된 제1화소 전극(114)에 대응되게 패턴화되어 있지만, 반대로 도 5에 도시된 바와 같이 제1금속층(113)이 제1화소 전극(114) 형성되지 않은 영역에 형성되는 형태로 패턴화되는 것도 가능하다. 제1금속층(113)이 제1화소 전극(114) 형성되지 않은 영역에 형성되는 형태로 패턴화됨으로써 배면발광 적용이 가능하다.
도핑된 실리콘층(213)이 저항층(117) 하부에 형성될 수 있다. 도핑된 실리콘층(213)은 패턴화된 제1화소 전극(114)에 대응되게 패턴화될 수 있다. 도핑된 실리콘층(213)이 저항층(117) 하부에 형성됨으로써, 저항층(117)의 저항이 균일해질 수 있다. 저항층(117)의 저항이 균일해짐에 따라, 일 실시예에 따른 유기 발광 표시 장치(1)의 발광 효율이 증가할 수 있다. 도 1에서는 도핑된 실리콘층(213)이 제1화소 전극(114)에 대응되게 패턴화되어 있지만, 반대로 도핑된 실리콘층(213)이 제1화소 전극(114) 형성되지 않은 영역에 형성되는 형태로 패턴화되는 것도 가능하다.
도 2를 참조하면, 제1화소 전극(114)은 저항층(117) 상에 패턴화되어 형성될 수 있다. 제1화소 전극(114)은 복수의 사각형 형태로 패턴화될 수 있다. 제1화소 전극(114)은 외곽을 따라 형성되는 제11화소 전극(21), 제11화소 전극(21)의 내측 영역에 형성되는 제12화소 전극(22), 제13화소 전극(23), 제14화소 전극(24) 및 제15화소 전극(25)으로 분리되어 형성될 수 있다.
제11화소 전극(21)은 제2화소 전극(115)과 연결되어 트랜지스터 영역(TFT)에서 제2화소 전극(115)을 통해 들어오는 전류(i)를 저항층(117)에 공급한다. 저항층(117)을 통해 분리된 전류(i/n)는 각각의 제12화소 전극(22), 제13화소 전극(23), 제14화소 전극(24) 및 제15화소 전극(25)으로 들어가게 된다. 제1화소 전극(21)의 패턴의 형상 및 개수는 도 2에 도시된 것에 한정되지 않으며, 다양한 형태 및 개수로 형성될 수 있다.
도 2에 도시된 패턴에 따르면, 패턴의 개수(n)이 4가 되므로, 각각의 제12화소 전극(22), 제13화소 전극(23), 제14화소 전극(24) 및 제15화소 전극(25)으로 i/4만큼의 전류가 분리되어 들어갈 수 있다. 즉 저항층(117)과 제1화소 전극(114)의 패턴의 개수(n)에 따라 제1화소 전극(114)의 각각의 패턴으로 i/n만큼의 전류가 흘러 들어갈 수 있다. 이에 따라 하나의 화소가 제1화소 전극(114)의 패턴의 개수(n)로 분리되어 발광할 수 있다. 하나의 화소가 제1화소 전극(114)의 패턴의 개수(n)로 분리되어 발광할 수 있으므로, 분리된 패턴 중 일부에 쇼트 불량이 발생하더라도 나머지 패턴이 발광함으로써 화소 결함을 방지할 수 있다.
도 3을 참조하여 일 화소의 화소 회로(PC)에 대해 설명한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는 복수의 신호선에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소들이 포함되어 있고, 각 화소들은 화소 회로(PC)를 갖는다. 화소는 화상을 표시하는 최소 단위를 말하며, 유기 발광 표시 장치(1)는 복수의 화소들을 통해 화상을 표시한다.
각 화소에는 데이터 라인(350), 게이트 라인(340), 및 유기 발광 소자(Organic Light Emitting Diode, OLED)(370)의 일 구동전원이 되는 공통 전원 라인(360)이 구비된다. 화소 회로(PC)는 이들 데이터 라인(350), 게이트 라인(340), 및 공통 전원 라인(360)에 전기적으로 연결되어 있으며, 유기 발광 소자(370)의 발광을 제어하게 된다.
각 화소는 스위칭 박막 트랜지스터(310)와, 구동 박막 트랜지스터(320)의 적어도 2개의 박막 트랜지스터와, 축전 소자(330) 및 유기 발광 소자(370)를 구비한다.
상기 스위칭 박막 트랜지스터(310)는 게이트 라인(340)에 인가되는 게이트 신호에 의해 ON/OFF되어 데이터 라인(350)에 인가되는 데이터 신호를 축전 소자(330) 및 구동 박막 트랜지스터(320)에 전달한다. 스위칭 소자로는 반드시 스위칭 박막 트랜지스터(310)만에 한정되는 것은 아니며, 복수개의 박막 트랜지스터와 커패시터를 구비한 스위칭 회로가 구비될 수도 있고, 구동 박막 트랜지스터(320)의 Vth값을 보상해주는 회로나, 공통 전원 라인(360)의 전압강하를 보상해주는 회로가 더 구비될 수도 있다.
상기 구동 박막 트랜지스터(320)는 스위칭 박막 트랜지스터(310)를 통해 전달되는 데이터 신호에 따라, 유기 발광 소자(370)로 유입되는 전류량을 결정한다.
상기 축전 소자(330)는 스위칭 박막 트랜지스터(310)를 통해 전달되는 데이터 신호를 한 프레임 동안 저장한다.
구동 박막 트랜지스터(320) 및 스위칭 박막 트랜지스터(310)는 PMOS 박막 트랜지스터로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 상기 구동 박막 트랜지스터(320) 및 스위칭 박막 트랜지스터(310) 중 적어도 하나를 NMOS 박막 트랜지스터로 형성할 수도 있음은 물론이다. 그리고, 상기와 같은 박막 트랜지스터 및 축전 소자의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 축전 소자를 구비할 수 있음은 물론이다.
구동 박막 트랜지스터(320)에서 나오는 전류(i)는 저항층(117) 및 패턴화된 제1화소 전극(114)에 의해 제1화소 전극(114)의 패턴의 개수(n)만큼 분리되어 패턴화된 유기 발광 소자(370)로 들어가게 된다. 즉, 구동 박막 트랜지스터(320)에서 나오는 전류(i)를 패턴의 개수(n)로 나눈 값만큼의 전류(i/n)가 각각의 유기 발광 소자(370)로 유입된다. 이에 따라 하나의 화소는 패턴의 개수(n)만큼 분리되어 발광하게 된다. 하나의 화소가 패턴의 개수(n)만큼 분리되어 발광함에 따라 일부 유기 발광 소자(370)에 쇼트가 발생하더라도 나머지 유기 발광 소자(370)가 발광함에 따라 화소 결함을 방지할 수 있다.
이하, 도 4a 내지 4h를 참조하여 본 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.
도 4a는 기판(10) 상에 활성층(212)이 형성된 이후의 상태를 도시한 단면도이다.
도 4a를 참조하면, 버퍼층(11)이 적층된 기판(10) 상의 트랜지스터 영역(TFT)에 박막 트랜지스터의 활성층(212), 및 커패시터 영역(CAP)에 커패시터 하부 전극(312)이 형성된다.
기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 구비될 수 있고, 상기 기판(10) 상에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 버퍼층(11)이 더 구비될 수 있다.
상기 도면에는 도시되어 있지 않지만, 버퍼층(11) 상에는 반도체층(미도시)이 증착되고, 상기 반도체층(미도시) 상에 포토레지스터(미도시)를 도포한 후, 제1포토마스크(미도시)를 이용한 포토리소그라피 공정으로 상기 반도체층(미도시)을 패터닝하여 박막 트랜지스터의 활성층(212) 및 커패시터 하부 전극(312)으로 동시에 형성한다.
상기 포토리소그라피에 의한 공정은 노광장치(미도시)로 제1포토마스크(미도시)에 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
반도체층(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 4b는 기판(10) 상에 제1절연층(13) 및 저항층(117)을 형성된 이후의 상태를 도시한 단면도이다.
도 4b를 참조하면, 도 4a의 제1마스크 공정의 결과물 상에 제1절연층(13)이 적층되고, 제1절연층(13) 상에 저항층(117)을 형성한다. 제1절연층(13)은 SiO2, SiNx 등을 단층 또는 복수층 포함할 수 있으며, 제1절연층(13)은 박막 트랜지스터의 게이트 절연막, 및 커패시터의 유전막 역할을 한다.
저항층(117)은 활성층(212)과 동일한 물질로 형성될 수 있으며, 활성층(212)을 형성시에 사용되는 증착 레이어와 동일한 증착 레이어를 사용하여 형성할 수 있다.
또한 저항층(117)을 형성하기 전에 제1절연층(13) 상에 제1금속층(113)을 패턴화하여 형성할 수 있다. 패턴화된 제1금속층(113) 상에 저항층(117)을 형성함으로서 저항층(117)의 저항을 균일하게 할 수 있다.
또한 저항층(117)을 형성하기 전에 제1절연층(13) 상에 도핑된 실리콘층(213)을 패턴화하여 형성할 수 있다. 패턴화된 도핑된 실리콘층(213) 상에 저항층(117)을 형성함으로서 저항층(117)의 저항을 균일하게 할 수 있다.
도 4c는 도 4b의 결과물 상에 제1화소 전극(114) 및 제2화소 전극(115)이 형성된 이후의 상태를 도시한 단면도이다.
도 4c를 참조하면, 도 4b의 결과물 상에 투명 도전물 및 금속을 포함하는 층(미도시)을 순차로 적층되고 이를 패터닝한다.
패터닝 결과, 제1절연층(13) 상의 픽셀 영역(PXL)에는 투명 도전물을 포함하는 제1화소 전극(114) 및 금속을 포함하는 제2화소 전극(115) 차례로 형성되고, 트랜지스터 영역(TFT)에는 투명 도전물을 포함하는 제1게이트 전극(214) 및 금속을 포함하는 제2게이트 전극(215) 차례로 형성되며, 커패시터 영역(CAP)에는 투명 도전물을 포함하는 커패시터 상부 전극(314)이 동시에 형성된다. 따라서, 제1게이트 전극(214)과 제2게이트 전극(215)의 외측 식각면의 단부 형상이 동일하다. 그리고, 제1화소 전극(114)과 제2화소 전극(115)의 외측 식각면의 단부 형상도 동일하다.
제1화소 전극(114), 제1게이트 전극(214) 및 커패시터 상부 전극(314)을 형성하는 투명 도전층물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
제2화소 전극(215) 및 제2게이트 전극(215)을 형성하는 금속은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
본 실시예에서 제2화소 전극(115) 및 제2게이트 전극(215)과 같은 금속층이 커패시터 상부 전극(314)의 상부에는 형성되지 않도록 하기 위하여 하프톤(half-tone) 마스크를 제2포토마스크(미도시)로 사용할 수 있다.
상기와 같은 구조물 위에 이온 불순물을 도핑한다. 이온 불순물은 B 또는 P 이온을 도핑하는 데, 1×1015 atoms/㎠ 이상의 농도로 도핑하고, 반도체층으로 형성된 커패시터의 하부 전극(312) 및 박막 트랜지스터의 활성층(212)을 타겟으로 하여 도핑한다.
이에 따라 커패시터의 하부 전극(312)은 도전성이 높아짐으로써, 제1절연층(13) 및 커패시터 상부 전극(314)과 함께 MIM 커패시터를 형성해 커패시터의 용량을 증가시킬 수 있다.
또한, 게이트 전극(214, 215)을 셀프 얼라인(self align) 마스크로 사용하여 활성층(212)에 이온 불순물을 도핑함으로서 활성층(212)은 이온 불순물이 도핑된 소스 및 드레인 영역(212a, 212b)과 그 사이에 채널 영역(212c)을 구비하게 된다. 즉, 게이트 전극(214, 215)을 셀프 얼라인 마스크로 사용함으로써, 별도의 포토 마스크를 추가하지 않고 소스 및 드레인 영역(212a, 212b)을 형성할 수 있다.
도 4d는 도 4c의 결과물 상에 제2절연층(15)이 형성된 이후의 상태를 도시한 단면도이다.
도 4d를 참조하면, 도 4c의 결과물 상에 제2절연층(15)이 적층되고, 제2절연층(15)을 패터닝하여 제1화소 전극(114)을 노출시키는 제1개구(15a), 제2화소 전극(215)을 노출시키는 제2개구(15b), 활성층(212)의 소스 영역(212a)을 노출시키는 제3개구(15c), 및 드레인 영역(212b)을 노출시키는 제4개구(15d)가 형성된다.
상기와 같이 다수의 개구(15a, 15b, 15c, 15d)를 형성하는 제2절연층(15)의 패터닝 후, 제1개구(15a)에 의해 노출된 제2화소 전극(115)이 추가로 제거된다. 별도의 마스크 공정의 추가 없이, 금속을 포함하는 제2화소 전극(115)을 식각할 수 있는 식각액의 투입으로 제2화소 전극(115)을 식각할 수 있다. 물론, 본 발명은 이에 한정되는 것은 아니며, 제2화소 전극(115)은 전술한 제2마스크 공정에서도 제거될 수 있다.
도 4e는 제1화소 전극(114)이 패턴화된 이후의 상태를 도시한 단면도이다.
도 4e를 참조하면 제1화소 전극(114)이 패턴화될 수 있다. 제1화소 전극(114)은 저항층(117) 하부의 제1금속층(113) 또는 도핑된 실리콘층(213)에 대응되게 패턴화될 수 있다. 또한 제1화소 전극(114)은 복수의 사각형 형태로 패턴화될 수 있다.
또한 도 5에 도시된 바와 같이 제1화소 전극(114)은 저항층(117) 하부의 제1금속층(113) 또는 도핑된 실리콘층(213)이 형성되지 않은 영역에 위치하게끔 패턴화될 수도 있다. 제1화소 전극(114)은 저항층(117) 하부의 제1금속층(113) 또는 도핑된 실리콘층(213)이 형성되지 않은 영역에 형성됨으로써 배면 발광의 적용이 가능하다.
제1화소 전극(114)은 도 2에 도시된 바와 같이 외곽을 따라 형성되는 제11화소 전극(21), 제11화소 전극(21)의 내측 영역에 형성되는 제12화소 전극(22), 제13화소 전극(23), 제14화소 전극(24) 및 제15화소 전극(25)으로 분리되어 형성될 수 있다. 제1화소 전극(21)의 패턴의 형상 및 개수는 도 4e 및 도2에 도시된 것에 한정되지 않으며, 다양한 형태 및 개수로 형성될 수 있다.
저항층(117)과 제1화소 전극(114)의 패턴의 개수(n)에 따라 제1화소 전극(114)의 각각의 패턴으로 i/n만큼의 전류가 흘러 들어갈 수 있다. 이에 따라 하나의 화소가 제1화소 전극(114)의 패턴의 개수(n)로 분리되어 발광할 수 있다. 하나의 화소가 제1화소 전극(114)의 패턴의 개수(n)로 분리되어 발광할 수 있으므로, 분리된 패턴 중 일부에 쇼트 불량이 발생하더라도 나머지 패턴이 발광함으로써 화소 결함을 방지할 수 있다.
도 4f는 도 4e의 결과물 상에 소스 및 드레인 전극(216a, 216b)을 형성한 이후의 상태를 도시한 단면도이다.
도 4f를 참조하면, 트랜지스터 영역(TFT)의 제2절연층(15)에 형성된 개구(15b, 15c, 15d)를 메우며 제2절연층(15) 상에 소스 및 드레인 전극(216a, 216b)이 형성된다.
소스 및 드레인 전극(216a, 216b)을 형성하는 금속은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 4g는 도 4f의 결과물 상에 제3절연층(17)을 형성한 이후의 상태를 도시한 단면도이다.
도 4g를 참조하면, 도 4f의 결과물 상에 제3절연층(17)이 적층되고, 제3절연층(17)을 패터닝하여 제1화소 전극(114)의 상부를 노출시키는 개구(17a, 17b)가 형성된다.
상기 개구(17a, 17b)는 발광 영역을 정의해주는 역할 외에, 화소 전극(114, 115) 의 가장자리와 대향 전극(119, 도 1 참조) 사이의 간격을 넓혀, 화소 전극(114, 115)의 가장자리에서 전계가 집중되는 현상을 방지함으로써 화소 전극(114, 115)과 대향 전극(119)의 단락을 방지하는 역할을 한다. 이와 같은 제3절연층(17)은 유기 절연막 또는 무기 절연막으로 형성될 수 있다.
도 4h는 도 4f의 결과물 상에 발광층(118) 및 대향 전극(119)을 형성한 이후의 상태를 도시한 단면도이다.
도 4h를 참조하면, 도 4f의 결과물 상에 발광층(118) 및 대향 전극(119)을 형성하여 일 실시예에 따른 유기 발광 표시 장치(1)를 제조할 수 있다. 본 실시예에 따라 제조된 유기 발광 표시 장치(1)는 하나의 화소가 패턴의 개수(n)만큼 분리되어 발광함에 따라 일부 유기 발광 소자에 쇼트가 발생하더라도 나머지 유기 발광 소자가 발광함에 따라 화소 결함을 방지할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
1: 유기 발광 표시 장치 10: 기판
117: 저항층 114: 제1화소 전극
115: 제2화소 전극 118: 발광층
119: 대향 전극 113: 제1금속층
213: 도핑된 실리콘층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1절연층;
    상기 제1절연층 상에 배치되며, 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체를 포함하는 저항층;
    상기 제1절연층 상에 배치되며, 상기 저항층과 다른 물질을 포함하고, 상기 저항층을 둘러싸는 제2절연층;
    상기 저항층 상에 형성되며, 서로 이격된 복수의 패턴을 갖는 화소 전극;
    상기 화소 전극 상에 형성된 발광층;
    상기 발광층을 사이에 두고 상기 화소 전극에 대향 배치되는 대향 전극; 및
    상기 저항층 및 상기 화소 전극의 이격된 복수의 패턴에 전기적으로 함께 연결된 구동 박막 트랜지스터;를 포함하는 유기 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 화소 전극은 복수의 사각형 형태로 패턴화된 유기 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 패턴화된 각각의 화소 전극 사이에 형성된 제3절연층;을 더 포함하는 유기 발광 표시 장치.
  4. 제 1 항에 있어서,
    상기 저항층 하부에 형성된 제1금속층;을 더 포함하는 유기 발광 표시 장치.
  5. 제 4 항에 있어서,
    상기 제1금속층은 패턴화된 유기 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1금속층은 상기 패턴화된 화소 전극에 대응되게 패턴화된 유기 발광 표시 장치.
  7. 제 1 항에 있어서,
    상기 저항층 하부에 형성된 도핑된 실리콘층;을 더 포함하는 유기 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 도핑된 실리콘층은 패턴화된 유기 발광 표시 장치.
  9. 제 8 항에 있어서,
    상기 도핑된 실리콘층은 상기 패턴화된 화소 전극에 대응되게 패턴화된 유기 발광 표시 장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 기판과 상기 저항층 사이에 형성되는 버퍼층;을 더 포함하는 유기 발광 표시 장치.
  12. (a) 기판 상에 활성층을 형성하는 단계;
    (b) 상기 활성층 상에 제1절연층을 형성하는 단계;
    (c) 상기 제1절연층 상에 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체를 포함하는 저항층을 패터닝하는 단계;
    (d) 상기 (c) 단계의 결과물 상에 도전물 및 금속을 차례로 적층하고, 상기 도전물 및 금속을 패터닝하여, 상기 패터닝된 저항층 상에 화소 전극을 형성하고, 상기 제1절연층 상에 박막 트랜지스터의 게이트 전극을 동시에 형성하는 단계;
    (e) 상기 (d) 단계의 결과물 상에 제2절연층을 형성하고, 상기 제2절연층을 패터닝하여 상기 화소 전극 및 상기 활성층의 소스 및 드레인 영역을 노출시키는 개구를 형성하는 단계;
    (f) 상기 화소 전극을 서로 이격된 복수의 패턴을 갖도록 패턴화시키는 단계; 및
    (g) 상기 (f) 단계의 결과물 상에 제2금속층을 형성하고, 상기 제2금속층을 패터닝하여 상기 소스 및 드레인 영역과 접속하는 소스 및 드레인 전극을 형성하는 단계;를 포함하고,
    상기 저항층 및 상기 화소 전극의 이격된 복수의 패턴에 전기적으로 함께 연결된 구동 박막 트랜지스터를 형성하고,
    상기 제2절연층은 상기 저항층과 다른 물질을 포함하고, 상기 제2절연층이 상기 저항층을 둘러싸도록 형성하는 유기 발광 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 (g) 단계의 결과물 상에 제3절연층을 형성하고, 상기 제3절연층이 상기 화소 전극을 개구시키는 단계;를 더 포함하는 유기 발광 표시 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제3절연층이 형성한 상기 개구 내에 발광층을 형성하고, 상기 발광층을 덮는 대향 전극을 형성하는 유기 발광 표시 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제1절연층 상에 제1금속층을 형성하는 단계;를 더 포함하고,
    상기 저항층은 상기 제1금속층 상에 형성되는 유기 발광 표시 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1금속층은 패턴화되어 형성되는 유기 발광 표시 장치의 제조 방법.
  17. 제 12 항에 있어서,
    상기 제1절연층 상에 도핑된 실리콘층을 형성하는 단계;를 더 포함하고,
    상기 저항층은 상기 도핑된 실리콘층 상에 형성되는 유기 발광 표시 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 도핑된 실리콘층은 패턴화되어 형성되는 유기 발광 표시 장치의 제조 방법.
  19. 삭제
  20. 제 12 항에 있어서,
    상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함하는 유기 발광 표시 장치의 제조 방법.
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