KR20210006567A - 발광소자 패키지 및 이를 이용한 디스플레이 패널 - Google Patents

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Abstract

본 발명의 일 실시예는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 서로 이격하여 배치되고, 제1 도전형 반도체층에 의해 제공되는 제1 면과 상기 제1 면과 반대 방향에 위치하며 상기 제2 도전형 반도체층에 의해 제공되는 제2 면을 갖는 복수의 발광 구조물; 상기 복수의 발광 구조물의 각각의 제1 도전형 반도체층을 서로 연결하며 상기 제1 및 제2 면과 다른 레벨로 평행하게 연장되고, 텅스텐(W) 및 텅스텐 실리사이드(WS) 중 적어도 하나를 포함하는 물질로 이루어진 공통 제1 전극; 상기 복수의 발광 구조물의 상기 제2 면 상에 배치되며, 상기 복수의 발광 구조물의 각각의 제2 도전형 반도체층에 연결된 복수의 제2 전극; 상기 제1 면 상에 상기 복수의 발광 구조물 각각에 대응되도록 이격하여 배치된 복수의 파장변환부; 및 상기 복수의 발광 구조물 및 상기 복수의 파장변환부의 측면을 덮으며, 상기 복수의 파장변환부를 서로 분리하는 격벽구조를 가지며, 상기 복수의 발광 구조물보다 낮은 모듈러스(modulus)를 갖는 물질로 이루어진 몰딩부;를 포함하는 발광소자 패키지를 제공한다.

Description

발광소자 패키지 및 이를 이용한 디스플레이 패널{LED LIGHTING DEVICE PACKAGE AND DISPLAY PANEL USING THE SAME}
본 발명의 기술적 사상은 발광소자 패키지 및 이를 이용한 디스플레이 패널에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 패널들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 패널은 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자를 그대로 하나의 픽셀로서 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 패널은 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
본 발명의 해결하고자 하는 과제 중 하나는, 제조비용이 감소되며 소형화가 용이한 발광소자 패키지 및 디스플레이 패널의 제조방법을 제공하는 데 있다.
또한, 유연성을 갖는 디스플레이 패널을 제조하는 방법을 제공하는 데 있다.
본 발명의 일 실시예는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 서로 이격하여 배치되고, 제1 도전형 반도체층에 의해 제공되는 제1 면과 상기 제1 면과 반대 방향에 위치하며 상기 제2 도전형 반도체층에 의해 제공되는 제2 면을 갖는 복수의 발광 구조물; 상기 복수의 발광 구조물의 각각의 제1 도전형 반도체층을 서로 연결하며 상기 제1 및 제2 면과 다른 레벨로 평행하게 연장되고, 텅스텐(W) 및 텅스텐 실리사이드(WS) 중 적어도 하나를 포함하는 물질로 이루어진 공통 제1 전극; 상기 복수의 발광 구조물의 상기 제2 면 상에 배치되며, 상기 복수의 발광 구조물의 각각의 제2 도전형 반도체층에 연결된 복수의 제2 전극; 상기 제1 면 상에 상기 복수의 발광 구조물 각각에 대응되도록 이격하여 배치된 복수의 파장변환부; 및 상기 복수의 발광 구조물 및 상기 복수의 파장변환부의 측면을 덮으며, 상기 복수의 파장변환부를 서로 분리하는 격벽구조를 가지며, 상기 복수의 발광 구조물보다 낮은 모듈러스(modulus)를 갖는 물질로 이루어진 몰딩부;를 포함하는 발광소자 패키지를 제공한다.
본 발명의 일 실시예는, 행과 열을 이루어 배치된 복수의 발광소자 패키지를 포함하며, 상기 복수의 발광소자 패키지 각각은 적어도 하나의 픽셀(pixel)을 제공하는 제1 기판 구조물; 및 상기 복수의 발광소자 패키지에 각각 대응되는 복수의 TFT셀을 포함하며 상기 제1 기판 구조물의 하부에 부착되는 제2 기판구조물;을 포함하며, 상기 복수의 발광소자 패키지는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 서로 이격하여 배치되고, 제1 도전형 반도체층에 의해 제공되는 제1 면과 상기 제1 면과 반대 방향에 위치하며 상기 제2 도전형 반도체층에 의해 제공되는 제2 면을 가지며 상기 픽셀을 이루는 복수의 서브 픽셀(sub-pixel)을 각각 구성하는 복수의 발광 구조물; 상기 복수의 발광 구조물의 각각의 제1 도전형 반도체층을 서로 연결하며 상기 제1 면 및 제2 면과 다른 레벨로 평행하게 연장되는 공통 제1 전극; 상기 복수의 발광 구조물의 상기 제2 면 상에 배치되며, 상기 복수의 발광 구조물의 각각의 제2 도전형 반도체층에 연결된 복수의 제2 전극; 상기 제1 면 상에 상기 복수의 발광 구조물 각각에 대응되도록 이격하여 배치된 복수의 파장변환부; 상기 복수의 발광 구조물 및 상기 복수의 파장변환부의 측면을 덮는 몰딩부; 및 상기 몰딩부를 관통하여 상기 공통 제1 전극 및 상기 복수의 제2 전극을 각각 상기 제2 기판구조물의 접속부에 접속하는 제1 전극 패드 및 제2 전극 패드;를 포함하는 디스플레이 패널을 제공한다.
본 발명의 기술적 사상에 따른 발광소자 패키지 및 이를 이용한 디스플레이 패널을 제조하는 방법은, 제조하는 데에 소요되는 시간이 감소되며 소형화가 용이한 효과가 있다.
또한, 유연성을 갖는 디스플레이 패널을 제조하는 방법을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지를 갖는 디스플레이 패널의 개략 사시도이다.
도 2는 도 1의 'A'부분을 확대하여 나타낸 평면도이다.
도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이다.
도 4a는 도 3의 'B'부분의 확대도이다.
도 4b는 도 4a의 디스플레이 패널의 비교예이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 패널의 측 단면도이다.
도 6 내지 도 16은 도 3의 디스플레이 패널의 주요 제조공정을 개략적으로 설명하기 위한 도면이다.
도 17 내지 도 20은 도 5의 디스플레이 패널의 주요 제조공정을 개략적으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지를 갖는 디스플레이 패널의 개략 사시도이고, 도 2는 도 1의 'A'부분을 확대하여 나타낸 평면도이다. 도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이고, 도 4a는 도 3의 'B'부분의 확대도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 디스플레이 패널(1)은 발광소자 패키지로 이루어진 제1 기판 구조물(100)과, 제1 기판 구조물(100)의 하부에 배치되며 구동회로부를 포함하는 제2 기판 구조물(300)을 포함할 수 있다. 제1 기판 구조물(100)의 상면에는 보호층(400)이 배치될 수 있으며, 제1 기판 구조물(100)과 제2 기판 구조물(300)의 사이에는 본딩층(200)이 배치될 수 있다. 디스플레이 패널(1)은 사각형 형상이거나 다른 적합한 형상을 가질 수 있다. 디스플레이 패널(1)은 플렉시블(flexible)한 특성을 가질 수 있다. 따라서, 디스플레이 패널(1)의 상부면은 평면 이외에도 곡면의 프로파일을 가질 수 있다. 일 실시예의 디스플레이 패널(1)은 가상현실(virtual reality) 또는 증강현실(augmented reality)용 헤드셋(head set)에 사용되는 초소형 및 초고해상도의 디스플레이 패널일 수 있다.
도 2를 참조하면, 제1 기판 구조물(100)은 픽셀 영역(10)및 픽셀 영역(10)을 둘러싸는 몰딩 영역(20)을 포함할 수 있다. 픽셀 영역(10)에는 복수의 픽셀(P)이 행(column)과 열(row)을 이루어 배치될 수 있다. 본 실시예에 따른 복수의 픽셀(P)은 15×15인 사각형태의 어레이를 이루는 것으로 도시되어 있으나, 행과 열의 개수는 임의의 적절한 개수(예, 1024×768, 1920×1080, 3840×2160, 7680×4320)로 구현될 수 있으며, 사각형 이외의 다양한 형상으로 배열될 수 있다. 복수의 픽셀(P)은 서로 전기적으로 연결될 수 있다. 또한, 복수의 픽셀(P)은 별개로 제조되는 것이 아니라, 동일한 공정에서 전체가 한번에 제조될 수 있다.
일 실시예의 경우, 복수의 픽셀(P)은 8000PPI(pixel per inch) 이상의 밀도를 갖도록 배치될 수 있다. 복수의 픽셀(P)은 각각 약 3㎛ 이하의 폭을 가질 수 있다.
픽셀 영역(10)의 둘레에는 몰딩 영역(20)이 배치될 수 있다. 몰딩 영역(20)은 블랙 매트릭스(black matrix)를 포함할 수 있다. 예를 들어, 블랙 매트릭스는 제1 기판 구조물(100)의 둘레 영역에 배치되어 복수의 픽셀(P)이 배치되는 영역을 정의하는 가이드 라인으로서 역할을 할 수 있다. 블랙 매트릭스는 블랙(black) 색상에 한정되는 것은 아니며 제품의 용도 및 사용처 등에 따라 백색(white) 매트릭스 또는 녹색(green) 등 다른 색깔로도 사용할 수 있으며 필요에 따라서는 투명 재질의 매트릭스를 사용할 수도 있다. 몰딩 영역(20)에는 후술하는 공통 제1 전극(170N)의 패드부(170NC)가 배치될 수 있다.
도 3 및 도 4a를 참조하면, 복수의 픽셀(P)은 각각 상하로 적층된 제1 기판 구조물(100)과 제2 기판 구조물(300)을 포함할 수 있다. 제1 기판 구조물(100)과 제2 기판 구조물(300)은 본딩층(200)에 의해 접합될 수 있다. 제1 기판 구조물(100)의 상부에는 보호층(400)이 접합될 수 있다. 제1 기판 구조물(100)과 제2 기판 구조물(300)은 서로 웨이퍼 레벨에서 퓨전 본딩(fusion bonding)과 같은 웨이퍼 접합방법에 의해 접합되어 일체가 될 수 있다.
복수의 픽셀(P)은 제1 및 제2 픽셀(P1, P2)을 포함하는 복수 개로 이루어질 수 있다. 이하에서는 설명의 편의를 위해, 제1 및 제2 픽셀(P1, P2)을 중심으로 설명한다. 제1 및 제2 픽셀(P1, P2)은 각각 복수의 서브 픽셀(SP1, SP2, SP3)을 포함할 수 있으며, 복수의 서브 픽셀(SP1, SP2, SP3)은 각각 제1 내지 제3 반도체 발광부(LED1, LED2, LED3) 중 하나를 포함할 수 있다. 일 실시예 경우, 복수의 서브 픽셀(SP1, SP2, SP3)은 각각 약 1.2㎛ 이하의 폭(WD)을 가질 수 있다
제1 기판 구조물(100)은 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)를 포함하는 발광소자 패키지(LP1)를 포함할 수 있다. 발광소자 패키지(LP1)는 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)에 각각 접속된 제1 및 제2 전극 패드(175N, 175P), 제1 내지 제3 반도체 발광부(LED1, LED2, LED3) 상에 각각 배치된 제1 내지 제3 파장변환부(190R, 190G, 190B), 반도체 발광부(LED1, LED2, LED3) 및 제1 내지 제3 파장변환부(190R, 190G, 190B)를 봉지하는 몰딩부(160)를 포함할 수 있다. 몰딩부(160)는 제1 몰딩부(161), 제2 몰딩부(161) 및 제3 몰딩부(163)을 포함할 수 있다.
제1 내지 제3 반도체 발광부(LED1, LED2, LED3)는 각각 제1 도전형 반도체층(131), 활성층(132) 및 제2 도전형 반도체층(133)과 같은 에피텍셜층들이 적층된 발광 구조물(130)을 포함할 수 있다. 이러한 에피택셜층들은 하나의 웨이퍼에서 동일한 공정에 의해 성장될 수 있다. 따라서, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)의 활성층(132)은 동일한 빛을 방출하도록 구성될 수 있다. 예를 들어, 활성층(132)은 청색광(예, 440㎚~460㎚)을 방출할 수 있다. 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)는 동일한 구조를 질 수 있다.
제1 도전형 반도체층(131) 및 제2 도전형 반도체층(133)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 예를 들어, AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 질화물 반도체일 수 있다. 활성층(132)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조를 포함할 수 있다. 예를 들어, 활성층(132)은 InGaN/GaN, GaN/AlGaN와 같은 질화물계 MQW일 수 있으나, 이에 한정되지 않으며 GaAs/AlGaAs 또는 InGaP/GaP, GaP/AlGaP와 같은 다른 반도체일 수 있다. 이 중 제1 도전형 반도체층(131)은 단차진 측면을 가지도록 일부 영역만 식각될 수 있다.
또한, 도 4a를 참조하면, 발광 구조물(130)은 파장변환부(190R)와 접하는 제1 면(S1)의 폭(W1)이 하부의 제2 면(S2)의 폭(W3)에 비해 넓게 형성될 수 있다. 또한, 발광 구조물(130)의 상면의 폭(W1)은 파장변환부(190R)의 폭(W2)보다 작게 형성되어, 파장변환부(190R)와 중첩되는 영역 내에 제한적으로 배치될 수 있다. 이러한 구조로 인해, 발광 구조물(130)의 활성층(132)에서 방출된 빛 중 상부의 파장변환부(190R)를 향하는 빛은 광경로 상에 별다른 장애물 없이 파장변환부(190R)를 통해 방출될 수 있다. 즉, 제1 도전형 반도체층(131)은 제1 상부 도전형 반도체층(131A)의 하부에 더 좁은 폭을 갖는 제1 하부 도전형 반도체층(131B)이 배치된 구조일 수 있다. 또한, 제1 상부 도전형 반도체층(131A)은 후술하는 제1 몰딩부(161) 상에 소정 두께(D)로 돌출되도록 배치될 수 있다.
발광 구조물(130)의 측면에는 절연층(150)이 배치되어, 복수의 발광 구조물(130) 사이의 광학적 간섭을 차단하고, 서로 전기적으로 분리시킬 수 있다. 또한, 절연층(150)은 후술하는 공통 제1 전극(170N)과 맞닿도록 배치될 수 있다. 절연층(150)은 전기적으로 절연성을 갖는 물질로 이루어질 수 있다. 예를 들어, 절연층(150)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물일 수 있다. 또한, 절연층(150)은 추가적으로 광흡수율이 낮거나 반사성을 갖는 물질 또는 반사성 구조를 포함할 수 있다.
제1 도전형 반도체층(131)과 제2 도전형 반도체층(133) 상에는 각각 공통 제1 전극(170N) 및 제2 전극(141)이 배치될 수 있다. 공통 제1 전극(170N)은 복수의 발광 구조물(130)에 포함된 각각의 제1 도전형 반도체층(131)을 서로 연결할 수 있다. 각각의 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)에 전원을 인가하기 위한 제1 및 제2 전극 패드(175N, 175P)를 포함할 수 있다. 제1 및 제2 전극 패드(175N, 1750P)는 각각 공통 제1 전극 및 제2 전극(170N, 141)과 접속될 수 있다.
도 2 및 도 4a를 참조하면, 공통 제1 전극(170N)은 개별 전극부(170NA), 패드부(170NC) 및 연결부(170NB)를 포함할 수 있다. 개별 전극부(170NA)는 복수의 발광 구조물(130)과 중첩하는 영역에 배치되며 각각의 제1 도전형 반도체층(131)에 접속될 수 있다. 개별 전극부(170NA)는 각각 발광 구조물(130)의 제1 상부 도전형 반도체층(131A)의 표면에 제2 하부 도전형 반도체층(131B)의 둘레를 둘러싸도록 링(ring) 형상으로 배치될 수 있다. 이와 같은 구조를 통해, 개별 전극부(170NA)에서 발광 구조물(130)에 공급되는 전류의 분배가 빠르게 이루어질 수 있다.
패드부(170NC)는 복수의 발광 구조물(130)과 중첩하지 않도록 디스플레이 패널의 몰딩 영역(20)에 배치될 수 있다. 예를 들어, 패드부(170NC)는 디스플레이 패널(1)의 각 모서리에 배치될 수 있다. 연결부(170NB)는 복수의 개별 전극부(170NA) 사이를 연결할 수 있으며, 개별 전극부(170NA)와 패드부(170NC)를 연결할 수 있다.
공통 제1 전극(170N)은 발광 구조물(130)의 제1 면(S1) 및 제2 면(S2)과 평행한 면에 배치되어, 복수의 제1 도전형 반도체층(131)을 측면으로 서로 전기적으로 연결할 수 있다. 따라서, 공통 제1 전극(170N)과 제2 전극(141)에 전원을 인가하기 위해 배치된 제1 전극 패드(175N)와 제2 전극 패드(175P)는 서로 다른 영역에 배치되도록 구성될 수 있다. 즉, 제1 전극 패드(175N)는 디스플레이 패널(1)의 몰딩 영역(20)에 배치된 패드부(170NC)와 접하도록 배치될 수 있으며, 제2 전극 패드(175P)는 복수의 발광 구조물(130)의 하부에 각각 배치될 수 있다. 공통 제1 전극(170N)은 텅스텐(W) 및 텅스텐 실리사이드(WS)와 같은 녹는 점이 높은 물질로 이루어질 수 있다. 공통 제1 전극(170N)은, 제조 공정 중 제1 도전형 반도체층(131)의 내부에 매립된 후, 제1 도전형 반도체층(131)의 일부 영역을 식각하는 과정을 거쳐 노출되는데, 반도체 적층체의 컨택 성능 향상을 위해 고온의 열처리 과정을 거치게 된다. 텅스텐(W) 및 텅스텐 실리사이드(WS)와 같은 높은 녹는 점을 가지는 물질은 이 과정에서 용해 되지 않으나, 녹는 점이 상대적으로 낮은 물질의 경우, 고온의 열처리 과정에서 손상되어 전극으로서의 기능을 상실할 수 있다.
몰딩부(160)는, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)의 측면을 덮는 제1 몰딩부(161), 제1 내지 제3 파장변환부(190R, 190G, 190B)를 서로 분리하도록 제1 내지 제3 반도체 발광부(LED1, LED2, LED3) 사이로 돌출된 격벽 구조를 갖는 제2 몰딩부(162) 및, 제1 몰딩부(161)을 덮으며 제1 및 제2 전극 패드(175N, 175P)가 노출되는 제3 몰딩부(163)를 포함할 수 있다.
몰딩부(160)는 제1 기판 구조물(100)이 플렉시블(flexible)한 특성을 갖도록 낮은 모듈러스(modulus)를 갖는 물질로 이루어질 수 있다. 특히, 제1 몰딩부(161)는 발광 구조물(130) 보다 낮은 모듈러스를 가지며 높은 인장특성을 갖는 물질로 이루어 질 수 있다. 예를 들어, 제1 몰딩부(161)는 폴리이미드(polyimide, PI), 폴리사이클로핵실렌디메틸렌 테레프탈레이트(polycyclohexylenedimethylene terephthalate, PCT) 및 에폭시 몰딩 컴파운드(epoxy molding compound, EMC) 중 하나를 포함하는 물질로 이루어질 수 있다. 또한, 제1 몰딩부(161)는 빛을 반사시키기 위한 광반사성 입자를 포함할 수 있다. 광반사성 입자로는 이산화 티타늄(TiO2) 또는 산화 알루미늄(Al2O3)이 사용될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예는, 제1 몰딩부(161)를, 반사율이 높은 폴리사이클로핵실렌디메틸렌 테레프탈레이트 (polycyclohexylenedimethylene terephthalate, PCT) 및 백색 에폭시 몰딩 컴파운드(white epoxy molding compound, white EMC)로 형성할 수 있으며, 이 경우, 별도의 반사층이 없이도 제1 몰딩부(161) 만으로도 충분한 광반사 효과를 기대할 수 있다. 다만, 이러한 물질은 녹는점이 230℃ 이하 이므로, 350℃ 이상의 온도에서 이루어지는 본딩 공정에서 녹을 수 있다. 이 경우 제1 몰딩부(161)는 외형이 변형되어 몰딩으로서의 기능을 상실할 수 있다. 따라서, 제1 몰딩부(161)의 하부에는, 본딩 공정에서 녹지 않는 정도의 녹는점을 가진 폴리이미드(polyimide, PI)와 같은 물질층인 제3 몰딩부(163)를 형성하여, 제1 몰딩부(161)가 본딩 공정에서 녹게되더라도, 외형을 유지하여 몰딩으로서의 기능을 유지하게 할 수 있다.
제2 몰딩부(162)는 제1 내지 제3 파장변환부(190R, 190G, 190B)의 측면들 둘러싸서 서로 분리하는 격벽 구조로 형성되어, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)의 상부에 각각 제1 내지 제3 파장변환부(190R, 190G, 190B)가 서로 분리되어 배치될 수 있다. 따라서, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)에서 각각 방출된 빛은 서로 광간섭을 받지 않고, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)의 상부에 배치된 제1 내지 제3 파장변환부(190R, 190G, 190B)를 통해 방출될 수 있다. 제2 몰딩부(162)는 블랙 매트릭스(black matrix)를 포함하는 물질로 이루어질 수 있다. 제2 몰딩부(161)의 상면에는 텅스텐(W) 및 텅스텐 실리사이드(WS)와 같은 금속 물질로 이루어진 반사층(182)이 배치될 수 있다.
제1 내지 제3 파장변환부(190R, 190G, 190B)는 각각, 양자점(Quantum Dot, QD)과 같은 파장변환물질이 액상의 바인더 수지에 분산된 상태로, 몰딩부(160)의 격벽 구조 내에 충전되어 경화된 것 일 수 있다. 일 실시예의 경우, 제1 및 제2 파장변환부(190R, 190G)에는 각각 청색광을 적색광 및 녹색광으로 파장변환할 수 있는 양자점이 포함될 수 있으며, 제3 파장변환부(190B)는 별도의 양자점 없이 바인더 수지만 포함될 수 있다.
구체적으로, 제1 및 제2 파장변환부(190R, 190G)는 각각 적색 양자점 및 녹색 양자점이 바인더 수지에 분산된 액상의 감광성 수지 조성물을 격벽 구조 내에 충전한 후, 경화하여 형성할 수 있다. 바인더 수지는 아크릴계 폴리머를 포함하는 물질로 이루어질 수 있다.
제1 내지 제3 파장변환부(190R, 190G, 190B)의 상부에는 제1 내지 제3 파장변환부(190R, 190G, 190B)의 열화를 방지하는 보호층(400)이 배치될 수 있다.
제1 기판 구조물(100)의 하부에는 제2 기판 구조물(300)과 접합하기 위한 본딩층(200)이 배치될 수 있다. 본딩층(200)은 절연 본딩층(210) 및 도전 본딩층(220)을 포함할 수 있으며, 절연 본딩층(210)은 제1 기판 구조물(100)과 제2 기판 구조물(300)을 접합시킬 수 있다. 절연 본딩층(210)은 제1 기판 구조물(100)의 몰딩부(160)와 동일한 조성의 물질로 이루어질 수 있다. 도전 본딩층(220)은 제1 기판 구조물(300)의 제1 및 제2 전극 패드(175N, 175P)를 제2 기판 구조물(300)의 전극들과 접합하기 위한 것으로, 제1 및 제2 전극 패드(175N, 175P)와 동일한 조성의 도전성 물질로 이루어질 수 있다. 따라서, 제1 기판 구조물(100)과 제2 기판 구조물(300)은 본딩층(200)을 통해 서로 접합되어 일체로 될 수 있다.
제2 기판 구조물(300)은 제1 기판 구조물(100)의 발광소자 패키지(LP1)를 제어하기 위한 복수의 TFT 셀을 포함하는 구동 회로(driving circuit)를 포함할 수 있다. 복수의 TFT 셀은 복수의 픽셀(P)의 구동을 제어하기 위한 TFT 회로(TFT circuitry)를 구성할 수 있다. 복수의 TFT 셀은 본딩층(200의 도전 본딩층(220)을 통해 각각 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)에 대응되도록 접속될 수 있다. 복수의 TFT 셀은 반도체 기판에 불순물을 주입하여 형성된 반도체층을 포함할 수 있다. 예를 들어, 복수의 TFT 셀을 구성하는 반도체층은 폴리실리콘과 실리콘계 반도체, 인듐 갈륨 산화아연과 같은 반도체 산화물 또는 실리콘 저마늄과 같은 화합물 반도체를 포함할 수 있다
일 실시예의 디스플레이 패널(1)은 실리콘 기판을 이용한 격벽 구조를 사용한 경우에 비해, 개구율이 우수한 장점이 있다. 도 4a 및 도 4b를 참조하여 이에 대하여 설명한다. 도 4b는 실리콘 기판으로 이루어진 격벽구조(2180)를 채용한 사용한 비교예를 도시한 것이다.
도 4b를 참조하면, 비교예의 경우, 픽셀의 화소 밀도가 커짐에 따라, 격벽 구조(2180)의 높이(L)와 광 방출창(LW)의 폭(W5)의 비율이 점점 커져 개구율(aperture ratio)이 점점 낮아지는 문제가 발생한다. 화소밀도가 증가하여, 픽셀이 소형화되더라도, 격벽 구조(2180)의 구조적 강성을 유지하기 위해 격벽 구조(2180)의 두께(W4)는 소정의 값 이하로 얇아질 수 없다. 즉, 화소밀도가 증가하여, 픽셀(P)의 크기가 작아질 수록, 격벽 구조(2180)에 형성된 광 방출창(LW)이 상하로 길고 좁은 형태가 되어 파장변환부(2190)의 형상도 좁고 길게 형성되게 된다. 따라서, 활성층(2132)에서 방출된 빛(L2)이 긴 발광경로를 따라 진행하는 동안 휘도가 더 낮아지는 문제가 발생한다.
또한, 광 방출창(LW)의 폭(W5)이 감소함에 따라, 제조공정에서의 공차에 의해 격벽 구조(2180)와 반도체 적층체(2130)가 서로 중첩되는 영역(A1)의 비율이 증가하는데, 격벽 구조(2180)와 반도체 적층체(2130)가 서로 중첩되는 영역(A1)에서는 빛(L3)이 격벽 구조(2180)에 흡수되거나 하부로 반사되어 광 방출창(LW)을 통해 방출되지 못하므로, 격벽 구조(2180)와 반도체 적층체(2130)가 서로 중첩되는 영역(A1)의 비율이 증가하면 디스플레이 패널의 전체적으로 휘도가 낮아지는 문제가 발생한다.
일 실시예의 경우, 실리콘 기판을 이용한 격벽 구조를 반사율이 높은 물질이 포함된 몰딩부로 대체하여, 실리콘 격벽 구조에 비해 월등하게 얇은 두께의 파장변환부를 형성하는 것이 가능하다. 따라서, 좁고 긴 파장변환부를 통과하는 과정에서 휘도가 낮아지는 문제가 해소될 수 있다.
또한, 격벽 구조가 얇아져, 파장변환부의 면적을 반도체 적층체(2130)에 비해 넓게 형성할 수 있으므로, 활성층(2132)에서 방출된 빛이 격벽 구조에 의해 가로 막히게 되는 문제점을 근본적으로 해결할 수 있다.
도 5는 본 발명의 일 실시예에 의한 발광소자 패키지(LP2)를 갖는 디스플레이 패널(2)의 단면도이다. 도 6의 디스플레이 패널(2)은 앞서 설명한 실시예의 디스플레이 패널(1)과 비교할 때, 제1 몰딩부(1161)가 PI로 형성되며, 반사율이 PCT나 EMC에 비해 상대적으로 낮은 PI의 특성 상, 반사율을 향상시키기 위한 반사층(1200)이 제1 내지 제3 반도체 발광부(LED4, LED5, LED6)의 측면에 형성된 차이점이 있다. 또한, 반사층(1200)과 제1 내지 제3 반도체 발광부(LED4, LED5, LED6)의 사이에 절연층(1100)이 배치되어 반사층(1200)과 제1 내지 제3 반도체 발광부(LED4, LED5, LED6) 사이를 절연할 수 있다. 그 외에는, 앞서 설명한 실시예와 유사하므로 중복되는 설명은 생략한다.
이하에서는, 일 실시예에 의한 디스플레이 패널의 제조공정에 대해 설명한다. 도 6 내지 도 16은 도 3의 디스플레이 패널의 주요 제조공정을 개략적으로 설명하기 위한 도면이다.
먼저, 도 6을 참조하면, 성장용 기판(110) 상에 버퍼층(120)을 형성하고, 버퍼층(120) 상에 제1 상부 도전형 반도체층(131A)을 형성할 수 있다. 제1 상부 도전형 반도체층(131A)상면에는 공통 제1 전극(170N)을 형성하기 위한 전극 패턴이 도 7과 같이 형성될 수 있으며, 제1 상부 도전형 반도체층(131A)의 모서리에는 공통 제1 전극(170N)의 패드부(170NC)가 배치될 수 있으며, 후속 공정에서 복수의 발광 구조물이 형성될 영역에는 각각 개별 전극부(170NA)가 배치될 수 있다. 또한, 패드부(170NC)와 개별 전극부(170NA)는 연결부(170NB)로 연결되어, 패드부(170NC)와 개별 전극부(170NA)는 전기적으로 연결될 수 있다. 공통 제1 전극(170N)으로 고온의 반도체 열처리 과정에서 녹지 않을 정도로 높은 녹는점을 갖는 텅스텐(W) 및 텅스텐 실리사이드(WS)가 사용될 수 있다.
도 8을 참조하면, 제1 상부 도전형 반도체층(131A) 상에는 공통 제1 전극(170N)을 덮도록 제1 하부 도전형 반도체층(131B)이 형성될 수 있다. 제1 상부 도전형 반도체층(131A)과 제1 하부 도전형 반도체층(131B)은 동일한 조성의 반도체층으로 형성되어, 제1 도전형 반도체층(131)으로 일체화될 수 있다. 따라서, 공통 제1 전극(170N)은 제1 도전형 반도체층(131)에 매립될 수 있다. 계속하여, 제1 도전형 반도체층(131) 상에는 활성층(132)과 제2 도전형 반도체층(133)이 형성될 수 있다.
도 9를 참조하면, 제2 도전형 반도체층(133) 상에는 제2 전극(141)이 형성될 수 있으며, 제2 전극(141) 상에는 하드 마스크층(142)이 형성될 수 있다. 하드 마스크층(142)은 후속 공정에서 제2 전극(141)이 손상되는 것을 방지할 수 있다.
도 10을 참조하면, 공통 제1 전극(170N)을 식각 마스크로 하여, 공통 제1 전극(170N)이 노출될 때까지 식각을 진행할 수 있다. 이를 통해, 발광 구조물(130)의 일부영역(E)을 식각하여 메사영역(M)을 형성할 수 있다. 도 11을 참조하면, 발광 구조물(130)의 측면에는 절연층(150)이 형성될 수 있다.
도 12를 참조하면, 발광 구조물(130)을 덮도록 제1 몰딩부(161)를 형성하고 제1 몰딩부(161) 상에 제2 몰딩부(162)를 형성할 수 있다. 도 13을 참조하면, 제2 몰딩부(162) 중 일 영역을 식각하고 도전성 물질을 도금하여 공통 제1 전극(170N) 및 제2 전극(141)과 접하는 제1 전극 패드(175N) 및 제2 전극 패드(175P)를 형성할 수 있다.
도 14를 참조하면, 도 13의 제2 몰딩부(162)의 하부에 절연 본딩층(210) 및 도전 본딩층(220)을 포함하는 본딩층(200)을 개재하여 제2 기판 구조물(300)을 부착시킬 수 있다. 도 14는 도 13의 제1 전극 패드(175N) 및 제2 전극 패드(175P)가 하면에 배치되도록 뒤집은 것을 이해될 수 있다. 제2 기판 구조물(300)은 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)를 제어하기 위한 복수의 TFT 셀을 포함하는 구동 회로(driving circuit)를 포함할 수 있다. 복수의 TFT 셀은 반도체 기판에 불순물을 주입하여 형성된 반도체층을 포함할 수 있다. 예를 들어, 복수의 TFT 셀을 구성하는 반도체층은 폴리실리콘과 실리콘계 반도체, 인듐 갈륨 산화아연과 같은 반도체 산화물 또는 실리콘 저마늄과 같은 화합물 반도체를 포함할 수 있다. 반도체 기판은 성장용 기판(110)을 분리하는 후속 공정에서 식각 선택성을 확보하기 위해, 성장용 기판(110)에 도핑된 농도보다 저 농도인 1016 /㎝-3 이하의 농도로 붕소가 도핑될 수 있다.
도 15를 참조하면, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)에서 성장용 기판을 분리한 후 습식식각하여, 제1 내지 제3 반도체 발광부(LED1, LED2, LED3)를 서로 분리하는 아이솔레이션(ISO)공정을 수행할 수 있다.
도 16을 참조하면, 발광 구조물(130)의 상부에 블랙 매트릭스를 도포하여 제2 몰딩부(162)을 형성하고, 반사층(182)을 증착한 뒤, 일 영역을 식각하여, 후속공정에서 파장변환부(190)를 형성하기 위한 홈부(183A, 183B, 183C)를 형성할 수 있다. 계속하여, 양자점(Quantum Dot, QD)과 같은 파장변환물질을 액상의 바인더 수지에 분산된 상태로 홈부에 충전하여 파장변환부(190R, 190G, 190B)를 형성하고, 상부에 보호층(400)을 부착하면 도 3의 디스플레이 패널(1)을 제조할 수 있다.
일 실시예에 의한 디스플레이 패널의 제조공정에 대해 설명한다. 도 17 내지 도 21는 도 5의 디스플레이 패널의 주요 제조공정을 개략적으로 설명하기 위한 도면이다. 도 17의 이전 공정은 앞서 설명한 실시예의 도 11까지의 공정과 동일하므로 생략한다. 도 17 내지 도 20은 도 5의 디스플레이 패널의 주요 제조공정을 개략적으로 설명하기 위한 도면이다. 또한, 일 실시예는 앞서 설명한 실시예와 비교할 때, 제1 몰딩부(1161)가 폴리이미드(polyimide, PI)로 형성되는 차이점이 있다.
도 17을 참조하면, 발광 구조물(1130)의 측면에 반사층(1200)이 형성될 수 있다. 반사층(1200)은 알루미늄(Al)을 발광 구조물(1130)의 측면에 증착하여 형성할 수 있다. 반사층(1200)은 후속공정에서 제1 몰딩부(1161)가 PI로 형성되어, PCT나 EMC에 비해 반사율이 낮은 점을 보완하기 위한 것이다. 반사층(1200)과 발광 구조물(1130)의 사이의 절연을 위한 절연층(1100)이 개재될 수 있다.
도 18을 참조하면, 발광 구조물(1130)을 제1 몰딩부(1161)를 형성할 수 있다. 제1 몰딩부(1161)는 폴리사이클로핵실렌디메틸렌 테레프탈레이트 (polycyclohexylenedimethylene terephthalate, PCT) 및 에폭시 몰딩 컴파운드(epoxy molding compound, EMC) 중 적어도 하나를 포함하는 물질을 포함할 수 있다. 제1 몰딩부(1161)에 개구(H1)를 형성하여, 공통 제1 전극(1170N)과 제2 전극(1141)을 노출시킬 수 있다.
도 19를 참조하면, 제1 몰딩부(1161) 상에 제2 몰딩부(1162)를 형성하고, 개구(H2, H3)를 형성하여, 패드부(1170NC)와 제2 전극(1141)을 노출시킬 할 수 있다. 제2 몰딩부(1162)는 PI 및 PBO(poly phenylene benzobisoxazole) 중 적어도 하나의 물질을 코팅하여 형성할 수 있다.
도 20을 참조하면, 개구(H2, H3)에 각각 도전성 물질을 도금하여 공통 제1 전극(1170N)과 제2 전극(1141)과 접하는 제1 전극 패드(1175N) 및 제2 전극 패드(1175P)를 형성할 수 있다.
이후, 앞서 설명한 실시예의 도 14 내지 도 20의 공정을 수행하면, 도 5의 디스플레이 패널(2)을 제조할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 구조물
200: 본딩층
300: 제2 기판 구조물
400: 보호층

Claims (10)

  1. 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 서로 이격하여 배치되고, 제1 도전형 반도체층에 의해 제공되는 제1 면과 상기 제1 면과 반대 방향에 위치하며 상기 제2 도전형 반도체층에 의해 제공되는 제2 면을 갖는 복수의 발광 구조물;
    상기 복수의 발광 구조물의 각각의 제1 도전형 반도체층을 서로 연결하며 상기 제1 및 제2 면과 다른 레벨로 평행하게 연장되고, 텅스텐(W) 및 텅스텐 실리사이드(WS) 중 적어도 하나를 포함하는 물질로 이루어진 공통 제1 전극;
    상기 복수의 발광 구조물의 상기 제2 면 상에 배치되며, 상기 복수의 발광 구조물의 각각의 제2 도전형 반도체층에 연결된 복수의 제2 전극;
    상기 제1 면 상에 상기 복수의 발광 구조물 각각에 대응되도록 이격하여 배치된 복수의 파장변환부; 및
    상기 복수의 발광 구조물 및 상기 복수의 파장변환부의 측면을 덮으며, 상기 복수의 파장변환부를 서로 분리하는 격벽구조를 가지며, 상기 복수의 발광 구조물보다 낮은 모듈러스(modulus)를 갖는 물질로 이루어진 몰딩부;를 포함하는 발광소자 패키지.
  2. 제1항에 있어서,
    상기 공통 제1 전극은 상기 제1 및 제2 면의 사이에 평행하게 배치된 면상에 배열되는 발광소자 패키지.
  3. 제2항에 있어서,
    상기 공통 제1 전극은,
    상기 복수의 발광 구조물과 중첩하는 영역에 배치되며 각각의 제1 도전형 반도체층에 접속되는 복수의 개별 전극부;
    상기 복수의 발광 구조물과 중첩하지 않는 영역에 배치되는 적어도 하나의 패드부; 및
    상기 복수의 개별 전극부를 각각 연결하며, 상기 복수의 개별 전극부 중 적어도 하나와 상기 패드부를 연결하는 연결부;를 포함하는 발광소자 패키지.
  4. 제3항에 있어서,
    상기 몰딩부를 관통하여 상기 패드부에 접속되는 제1 전극 패드; 및
    상기 몰딩부를 관통하여 상기 복수의 제2 전극에 각각 접속되는 제2 전극 패드;를 더 포함하는 발광소자 패키지.
  5. 제1항에 있어서,
    상기 복수의 개별 전극부는 각각 상기 복수의 발광 구조물의 일 영역의 둘레를 둘러싸도록 배치된 발광소자 패키지.
  6. 제1항에 있어서,
    상기 제1 면 방향에서 보았을 때, 상기 복수의 발광 구조물은 상기 복수의 파장변환부와 중첩되는 영역 내에 배치되는 발광소자 패키지.
  7. 제6항에 있어서,
    상기 제1 면 방향에서 보았을 때, 상기 복수의 발광 구조물의 각각의 면적은 상기 복수의 파장변환부의 각각의 면적보다 작은 발광소자 패키지.
  8. 제1항에 있어서,
    상기 복수의 발광 구조물은 단차진 측면을 가지며,
    상기 제1 면과 접하는 영역의 면적이 상기 제2 면과 접하는 영역의 면적보다 넓은 발광소자 패키지.
  9. 제1항에 있어서,
    상기 복수의 발광 구조물의 측면을 덮는 제1 몰딩부;
    상기 복수의 파장변환부를 서로 격리하는 제2 몰딩부; 및
    상기 제1 몰딩부를 덮는 제3 몰딩부;를 포함하는 발광소자 패키지.
  10. 행과 열을 이루어 배치된 복수의 발광소자 패키지를 포함하며, 상기 복수의 발광소자 패키지 각각은 적어도 하나의 픽셀(pixel)을 제공하는 제1 기판 구조물; 및
    상기 복수의 발광소자 패키지에 각각 대응되는 복수의 TFT셀을 포함하며 상기 제1 기판 구조물의 하부에 부착되는 제2 기판구조물;을 포함하며,
    상기 복수의 발광소자 패키지는,
    각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 서로 이격하여 배치되고, 제1 도전형 반도체층에 의해 제공되는 제1 면과 상기 제1 면과 반대 방향에 위치하며 상기 제2 도전형 반도체층에 의해 제공되는 제2 면을 가지며 상기 픽셀을 이루는 복수의 서브 픽셀(sub-pixel)을 각각 구성하는 복수의 발광 구조물;
    상기 복수의 발광 구조물의 각각의 제1 도전형 반도체층을 서로 연결하며 상기 제1 면 및 제2 면과 다른 레벨로 평행하게 연장되는 공통 제1 전극;
    상기 복수의 발광 구조물의 상기 제2 면 상에 배치되며, 상기 복수의 발광 구조물의 각각의 제2 도전형 반도체층에 연결된 복수의 제2 전극;
    상기 제1 면 상에 상기 복수의 발광 구조물 각각에 대응되도록 이격하여 배치된 복수의 파장변환부;
    상기 복수의 발광 구조물 및 상기 복수의 파장변환부의 측면을 덮는 몰딩부; 및
    상기 몰딩부를 관통하여 상기 공통 제1 전극 및 상기 복수의 제2 전극을 각각 상기 제2 기판구조물의 접속부에 접속하는 제1 전극 패드 및 제2 전극 패드;를 포함하는 디스플레이 패널.
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