KR20190074067A - 발광소자 패키지 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 발광소자 패키지는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 제1 내지 제3 발광셀을 포함하며, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 발광셀 어레이, 상기 발광셀 어레이의 제1 면에 배치되며, 상기 제1 내지 제3 발광셀에 전기적으로 연결된 복수의 금속 기둥들, 및 상기 발광셀 어레이 및 상기 복수의 금속 기둥들을 감싸는 몰딩부;를 포함한다. 상기 복수의 금속 기둥들은 도전층 및 상기 도전층의 아래에 배치되는 접합층을 포함하고, 상기 접합층과 상기 도전층의 계면은 상기 몰딩부의 하면보다 높을 수 있다.

Description

발광소자 패키지{LIGHT EMITTING DEVICE PACKAGE}
본 발명의 기술적 사상은 발광소자 패키지에 관한 것이다.
반도체 발광다이오드(LED)와 같은 발광소자는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자를 그대로 하나의 픽셀로서 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
본 발명의 해결하고자 하는 과제 중 하나는, 표면 실장 공정이 용이하고, 풀칼라(full color)을 구현할 수 있는 칩 스케일의 발광소자 패키지를 제공하는 데 있다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 제1 내지 제3 발광셀을 포함하며, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 발광셀 어레이, 상기 발광셀 어레이의 제1 면에 배치되며, 상기 제1 내지 제3 발광셀에 전기적으로 연결된 복수의 금속 기둥들, 및 상기 발광셀 어레이 및 상기 복수의 금속 기둥들을 감싸는 몰딩부;를 포함한다. 상기 복수의 금속 기둥들은 도전층 및 상기 도전층의 아래에 배치되는 접합층을 포함하고, 상기 접합층과 상기 도전층의 계면은 상기 몰딩부의 하면보다 높을 수 있다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 복수의 발광셀들을 포함하며, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 발광셀 어레이, 상기 발광셀 어레이의 제1 면에 배치되며, 상기 복수의 발광셀에 전기적으로 연결된 복수의 금속 기둥들(여기서, 상기 복수의 금속 기둥들 중 어느 하나는 상기 복수의 발광셀들에 공통으로 연결됨), 및 상기 발광셀 어레이 및 상기 복수의 금속 기둥들을 감싸는 몰딩부를 포함하되, 상기 복수의 금속 기둥들은 각각 서로 다른 물질들이 적층된 구조이고, 상기 복수의 금속 기둥들의 하면은 상기 몰딩부의 하면보다 돌출될 수 있다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 제1 내지 제3 발광셀을 포함하며, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 발광셀 어레이, 상기 발광셀 어레이의 제1 면에 배치되며, 상기 제1 내지 제3 발광셀에 전기적으로 연결된 4개의 금속 기둥들, 상기 발광셀 어레이의 제2 면에 배치되며, 상기 제1 내지 제3 발광셀에 각각 대응되는 제1 내지 제3 광방출창을 갖는 격벽 구조, 상기 제1 내지 제3 광방출창에 각각 배치되며, 상기 제1 내지 제3 발광셀로부터 방출되는 광을 조정하여 각각 적색 광, 청색 광 및 녹색 광을 제공하도록 구성된 제1 내지 제3 광조정부, 및 상기 발광셀 어레이 및 상기 4개의 금속 기둥들을 감싸는 몰딩부;을 포함하되, 상기 4개의 금속 기둥들의 하면은 상기 몰딩부의 하면보다 돌출되고, 상기 4개의 금속 기둥들은 각각 서로 다른 재료로 이루어진 도전층 및 접합층을 포함하고, 상기 접합층과 상기 도전층의 계면은 상기 몰딩부의 하면보다 높을 수 있다.
본 발명에 의한 칩 스케일의 발광소자 패키지는 금속 기둥 아래에 형성된 접합층을 포함함으로써, 발광소자 패키지를 회로 기판에 실장하는 공정이 용이하고, 별도의 솔더 프린팅(solder printing) 공정을 하지 않고, 웨이퍼 레벨(wafer level)에서 범프(bump)의 높이 차이를 최소화함으로써, 발광소자 패키지가 틀어지는 문제가 없이 실장될 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광소자 패키지를 개략적으로 나타내는 평면도 및 배면도이다.
도 3은 도 1에 도시된 발광소자 패키지의 I-I'선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 단면도이다.
도 6 내지 도 16은 도 1 내지 도 3의 발광소자 패키지의 주요 제조공정을 개략적으로 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 발광소자 패키지를 갖는 디스플레이 패널을 개략적으로 나타내는 사시도이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광소자 패키지를 개략적으로 나타내는 평면도 및 배면도이고, 도 3은 도 1에 도시된 발광소자 패키지의 I-I'선 따라 절단한 단면도이다.
도 1 내지 도 3을 함께 참조하면, 본 실시예에 따른 발광소자 패키지(10)는, 제1 내지 제3 발광셀들(C1, C2, C3)을 구비한 발광셀 어레이(CA)와, 상기 제1 내지 제3 발광셀들(C1, C2, C3)에 대응되도록 상기 발광셀 어레이(CA)의 상면에 배치된 제1 내지 제3 광조정부들(171, 172, 173)과, 상기 제1 내지 제3 광조정부들(171, 172, 173)를 분리하는 격벽 구조(165)를 포함한다.
상기 제1 내지 제3 발광셀들(C1, C2, C3)은 도 3에 도시된 바와 같이, 제1 도전형 반도체층(113), 활성층(115) 및 제2 도전형 반도체층(117)과 같은 에피텍셜층들을 포함한다. 상기 제1 내지 제3 발광셀들(C1, C2, C3)은 제1 도전형 반도체층(113) 상에 버퍼층(111)을 선택적으로 포함할 수 있다. 이러한 에피택셜층들은 하나의 웨이퍼에서 동일한 공정에 의해 성장될 수 있다. 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 활성층(115)은 동일한 광을 방출하도록 구성될 수 있다. 예를 들어, 상기 활성층(115)은 청색 광 또는 자외선 광을 방출할 수 있다.
상기 발광소자 패키지(10)는, 상기 제1 내지 제3 발광셀들(C1, C2, C3)을 둘러싸는 제1 절연층(121) 및 제2 절연층(123)을 포함한다. 제1 절연층(121) 및 제2 절연층(123)은 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 측면을 덮으며, 상기 제1 내지 제3 발광셀들(C1, C2, C3)을 서로 전기적으로 분리시킬 수 있다. 도 3에 도시된 바와 같이, 상기 제1 절연층(121)는 상기 제1 및 제3 발광셀들(C1, C2, C3)이 상기 일면과 평탄한 공면(co-planar)을 이룰 수 있다. 상기 제1 절연층(121)와 상기 격벽 구조(165)는 서로 접촉할 수 있다.
상기 제1 및 제2 절연층(121, 123)은 전기적으로 절연성을 갖는 물질일 수 있다. 예를 들어, 상기 제1 및 제2 절연층(121, 123)는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물일 수 있다. 이와 달리, 상기 제1 및 제2 절연층(121, 123)은 반사성을 갖는 물질 또는 반사성 구조를 포함할 수 있다. 상기 제1 및 제2 절연층(121, 123)은 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 상호 광학적 간섭을 차단할 수 있다. 상기 제1 및 제2 절연층(121, 123)은 서로 다른 굴절률을 갖는 복수의 절연막들이 교대로 적층된 분산 브래그 반사기(DBR: Distributed Bragg Reflector) 구조를 포함할 수 있다. 이러한 DBR 구조는 상기 굴절률이 서로 다른 복수의 절연막들이 2회 내지 100회 반복하여 적층될 수 있다.
상기 발광소자 패키지(10)는 상기 발광셀 어레이(CA)의 하면에 배치되며, 상기 제1 내지 제3 발광셀들(C1, C2, C3)에 전기적으로 연결된 전극부를 포함한다. 상기 발광셀 어레이(CA)의 상기 하면은 상기 발광셀 어레이(CA)의 상기 상면과 반대에 위치한다. 상기 전극부는 상기 제1 내지 제3 발광셀들(C1, C2, C3)이 선택적으로 구동 가능하도록 구성될 수 있다.
상기 전극부는 제1 내지 제3 발광셀들(C1, C2, C3)에 각각 연결된 제1 내지 제3 전극 패드들(141, 142, 143)과, 제1 내지 제3 발광셀들(C1, C2, C3)에 공통으로 연결된 제4 전극 패드(32)를 포함할 수 있다. 상기 전극부는 제1 내지 제3 전극 패드들(141, 142, 143)에 각각 연결된 제1 내지 제3 금속 기둥들(151, 152, 153)과, 제4 전극 패드(144)에 연결된 제4 금속 기둥(154)를 포함할 수 있다.
상기 제1 내지 제3 전극 패드들(141, 142, 143)은 각각 제1 전극(131)을 통해 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 제1 도전형 반도체층(113)에 독립적으로 연결될 수 있다. 상기 제4 전극 패드(144)는 제2 전극(134)을 통해 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 제2 도전형 반도체층(117)에 공통으로 연결될 수 있다. 상기 제4 전극 패드(144)의 형상은 상기 제1 내지 제3 전극 패드들(141, 142, 143)의 형상과 다를 수 있다. 제1 내지 제3 전극 패드들(141, 142, 143)은 사각형 형상을 가질 수 있다. 상기 사각형 형상은 4개의 꼭짓점들이 곡률을 가질 수 있다. 상기 제4 전극 패드(144)는 상기 제1 내지 제3 발광셀들(C1, C2, C3)의 제2 전극(134)과 중첩되며, 꺾어진 형상을 가질 수 있다. 상기 제4 전극 패드(144)은 사각형 형상의 패드 영역과 상기 패드 영역으로부터 연장되는 가지 영역을 포함할 수 있다. 상기 가지 영역이 제1 내지 제3 발광셀들(C1, C2, C3)과 중첩될 수 있다. 상기 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 공통 단자로 이용될 수 있다.
제1 금속 기둥(151)은 제1 전극 패드(141) 및 제1 전극(131)을 통해 제1 발광셀(C1)에 연결되고, 제2 금속 기둥(152)은 제2 전극 패드(142) 및 제1 전극(131)을 통해 제2 발광셀(C2)에 연결되고, 제3 금속 기둥(153)은 제3 전극 패드(143) 및 제1 전극(131)을 통해 제3 발광셀(C3)에 연결될 수 있다. 제4 금속 기둥(154)은 제4 전극 패드(144) 및 제2 전극(134)를 통해 제1 내지 제3 발광셀들(C1, C2, C3)에 공통으로 연결될 수 있다. 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 공통 단자로 이용될 수 있다.
제1 금속 기둥(151)은 제1 도전층(151a) 및 상기 제1 도전층(151a)의 아래에 배치된 제1 접합층(151b)를 포함한다. 제2 금속 기둥(152)은 제2 도전층(152a) 및 상기 제2 도전층(152a)의 아래에 배치된 제2 접합층(152b)를 포함한다. 제3 금속 기둥(153)은 제3 도전층(153a) 및 상기 제3 도전층(153a)의 아래에 배치된 제3 접합층(153b)를 포함한다. 제4 금속 기둥(154)은 제4 도전층(154a) 및 상기 제4 도전층(154a)의 아래에 배치된 제4 접합층(1541b)를 포함한다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 두께는 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 두께보다 얇을 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 폭은 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 폭과 동일할 수 있다. 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)은 예를 들어, 구리(Cu)로 이루어지고, 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)은 AgSn, Sn, SnAgCu 중 적어도 어느 하나로 이루어질 수 있다.
상기 발광소자 패키지(10)는 상기 발광셀 어레이(CA)를 감싸면서 상기 제1 내지 제4 금속 기둥들(151, 152, 153, 154)의 일부를 노출시키는 몰딩부(160)을 포함할 수 있다. 상기 몰딩부(160)은 제1 내지 제4 전극 패드들(141, 142, 143, 144) 및 제1 내지 제4 금속 기둥들(151, 152, 153, 154)을 감쌀 수 있다. 상기 몰딩부(160)은 상기 발광소자 패키지(10)를 견고하게 지지하기 위해서 높은 영률(Young's Modulus)을 가질 수 있다. 또한, 상기 몰딩부(160)은 상기 제1 내지 제3 발광셀들(C1, C2, C3)로부터 열을 효과적으로 방출하기 위하여 높은 열 전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 몰딩부(160)은 에폭시 수지 또는 실리콘(silicone) 수지일 수 있다. 또한, 상기 몰딩부(160)은 빛을 반사시키기 위한 광반사성 입자를 포함할 수 있다. 상기 광반사성 입자로는 이산화 티타늄(TiO2) 또는 산화 알루미늄(Al2O3)이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)과 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 계면은 상기 몰딩부(160)의 하면보다 높을 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 하면은 상기 몰딩부(160)의 하면보다 낮을 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 적어도 일부 측면은 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 측면과 공면을 이룰 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)은 회로 기판에 상기 발광소자 패키지(10)가 실장될 때에 솔더 범프로서 기능한다.
상기 격벽 구조(165)는 상기 제1 내지 제3 발광셀들(C1, C2, C3)에 대응되는 위치에 제1 내지 제3 광방출창들(W1, W2, W3)을 갖는다. 상기 제1 내지 제3 광방출창들(W1, W2, W3)은 각각 상기 제1 내지 제3 광조정부들(171, 17, 173)을 형성하기 위한 공간으로 제공될 수 있다. 상기 격벽 구조(165)는 상기 제1 내지 제3 광조정부들(171, 17, 173)을 투과하는 광들이 서로 간섭하지 않도록 광차단 기능을 수행한다. 예를 들어, 상기 격벽 구조(165)는 단결정 실리콘(Si)으로 이루어질 수 있다. 이와 달리, 상기 격벽 구조(165)는 블랙 매트릭스(black matrix)로 이루어질 수 있다. 도 3에 도시된 바와 같이, 상기 격벽 구조(165)의 상면은 제1 내지 제3 광조정부들(171, 172, 173)의 표면과 공면(co-planar)을 이룰 수 있다.
상기 제1 내지 제3 광조정부들(171, 172, 173)는 상기 제1 내지 제3 발광셀들(C1, C2, C3)로부터 방출되는 광을 조정하여 각각 서로 다른 색의 광으로 변환시킬 수 있다. 상기 제1 내지 제3 광조정부들(171, 172, 173)는 각각 적색 광, 청색 광 및 녹색 광을 제공하도록 구성될 수 있다. 상기 제1 내지 제3 광조정부(171, 172, 173)의 상면은 각각 평탄한 표면을 가질 수 있다.
상기 제1 내지 제3 광조정부들(171, 172, 173)는 각각 다층으로 이루어질 수 있다. 상기 제1 광조정부(171)는 제1 형광체층(171a) 및 제1 투명수지층(171b)을 포함할 수 있다. 상기 제2 광조정부(172)는 제2 형광체층(172a), 제2 광필터층(172c) 및 제2 투명수지층(172b)을 포함할 수 있다. 상기 제3 광조정부(173)는 제3 형광체층(173a) 및 제3 투명수지층(173b)을 포함할 수 있다. 필요에 따라, 상기 제1 광조정부(171)는 제1 형광체층(171a)과 제1 투명수지층(171b) 사이에 제1 광필터층(171c)를 포함할 수 있고, 상기 제3 광조정부(173)는 제3 형광체층(173a)과 제3 투명수지층(173b) 사이에 제3 광필터층(173c)를 포함할 수 있다.
제1 형광체층(171a)은 적색 형광체들을 포함하는 투명 수지로 이루어지고, 제3 형광체층(53a)은 녹색 형광체들을 포함하는 투명 수지로 이루어질 수 있다.
제2 형광체층(172a)는 형광체가 혼합되지 않은 투명 수지로 이루어지거나, 청색 광의 색좌표를 조절하기 위해 청색 또는 청록색(예, 480㎚~520㎚) 형광체를 포함할 수 있다. 제2 형광체층(172a)에 포함되는 형광체의 양은 제1 및 제3 형광체층(171a, 173a)에 혼합된 형광체의 양보다는 적을 수 있다.
제1 및 제3 광 필터층(171c, 173c)은 활성층(115)로부터 방출되는 광을 선택적으로 차단할 수 있다.
필요에 따라, 상기 제1 및 제3 광조정부(171, 173) 상에는 원하는 파장대역의 광을 선택적으로 투과시키는 제1 및 제3 컬러 필터층(181, 182)이 더 배치될 수 있다. 제1 및 제3 컬러 필터층(181, 18)을 이용함으로써 원하는 파장대역의 녹색 광 및 적색 광만을 제공할 수 있다. 또한, 제1 내지 제3 광조정부들(171, 172, 173)의 상면에는 형광체들의 열화를 방지하기 위한 수지층이 더 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 도면이다.
도 1, 도 2 및 도 4를 함께 참조하면, 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)과 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 계면은 상기 몰딩부(160)의 하면보다 높을 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)은 각각 상기 몰딩부(160)와 접촉하는 제1 영역들(상부 영역들)과 볼록한 곡면을 가지는 제2 영역들(하부 영역들)을 포함할 수 있다. 상기 제2 영역들은 상기 몰딩부(160)의 하면보다 돌출될 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 상기 제 2영역들의 일부 측면은 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 측면과 공면을 이룰 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 상기 제1 영역들의 폭은 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 폭과 동일할 수 있다. 일 실시예에서, 상기 제2 영역들의 최대 폭은 상기 제1 영역들의 폭보다 클 수 있다. 상기 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)은 리플로우(reflow) 공정에 의해 볼록한 곡면을 가지는 제2 영역들을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 발광소자 패키지를 나타내는 도면이다.
도 5를 참조하면, 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)과 상기 제1 내지 제4 접합층들(151b", 152b", 153b", 154b")의 계면은 상기 몰딩부(160)의 하면보다 높을 수 있다. 상기 제1 내지 제4 접합층들(151b", 152b", 153b", 154b")의 폭은 상기 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 폭보다 클 수 있다. 일 실시예에서, 상기 제1 내지 제4 접합층들(151b", 152b", 153b", 154b")의 하부 영역은 도 4와 유사하게, 볼록한 곡면을 가질 수 있다.
도 6 내지 도 17을 참조하여, 일 실시예의 발광소자 패키지(10)의 제조방법에 대해 설명한다. 도 6 내지 도 17은 도 1 내지 도 3에 도시된 발광소자 패키지(10)의 주요 제조공정을 개략적으로 나타낸 단면도들이다. 도 6 내지 도 17을 참조하여 아래에서 설명할 발광소자 패키지(10)의 제조방법은 웨이퍼 레벨 패키지의 제조방법에 대한 것이다. 도 6 내지 도 17에서는 편의상 하나의 발광소자 패키지에 대응되는 영역을 도시하였다.
도 6을 참조하면, 성장용 기판(101) 상에 버퍼층(111), 제1 도전형 반도체층(113), 활성층(115) 및 제2 도전형 반도체층(117)을 순차적으로 성장시킨 후, 제2 도전형 반도체층(117) 및 활성층(115)의 일부를 제거하여 복수의 메사 구조(mesa structure)들을 형성한다.
성장용 기판(101)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 성장용 기판(101)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2 또는 GaN일 수 있다.
버퍼층(111), 제1 도전형 반도체층(113), 활성층(115) 및 제2 도전형 반도체층(117)은 III족 질화물계 반도체층의 에피택셜층들일 수 있다. 제1 도전형 반도체층(113)은 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si, Ge, Se, Te 등일 수 있다. 활성층(115)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 가지는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1-xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 제2 도전형 반도체층(117)은 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg, Zn, Be 등일 수 있다. 버퍼층(111)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)일 수 있다. 예를 들어, 상기 버퍼층은 AlN, AlGaN, 또는 InGaN일 수 있다. 필요에 따라, 버퍼층(111)은 서로 다른 조성을 가지는 복수의 층을 조합하여 형성하거나, 조성이 점진적으로 변하는 단일 층으로 형성될 수 있다.
도 7을 참조하면, 상기 복수의 메사 구조들을 분리하기 위한 아이솔레이션 공정이 수행될 수 있다.
상기 복수의 메사 구조들의 경계에서 제1 도전형 반도체층(113) 및 버퍼층(111)을 식각함으로써, 기판(101)의 일부를 노출시키는 아이솔레이션 영역(Is) 및 서브 아이솔레이션 영역(Ia)이 형성될 수 있다. 상기 공정에 의해 기판(101) 상에 복수의 발광셀들(C1, C2, C3)이 형성될 수 있다. 아이솔레이션 영역(Is)은 3개의 발광셀들(C1, C2, C3)마다 형성될 수 있다. 아이솔레이션 영역(I)는 제1 발광셀(C1)과 제3 발광셀(C3) 사이에 형성될 수 있다. 제1 발광셀(C1)과 제2 발광셀(C2) 사이 및 제2 발광셀(C2)과 제3 발광셀(C3) 사이에 서브 아이솔레이션 영역(Ia)이 형성될 수 있다. 제1 내지 제3 발광셀들(C1, C2, C3)은 기판(101)의 상면에 대해 경사진 측면을 가질 수 있다.
도 8을 참조하면, 복수의 발광셀들(C1, C2, C3)을 덮는 제1 절연층(121)이 형성될 수 있다. 그리고, 제1 절연층(121)을 관통하여 제1 도전형 반도체층(113)에 연결되는 제1 전극(133) 및 제1 절연층(121)을 관통하여 제2 도전형 반도체층(117)에 연결되는 제2 전극(134)이 형성될 수 있다.
제1 절연층(121)은 아이솔레이션 영역(Is) 및 서브 아이솔레이션 영역(Ia)의 복수의 발광셀들(C1, C2, C3)의 측면들을 덮으며, 복수의 발광셀들(C1, C2, C3)을 전기적으로 분리시킬 수 있다. 제1 절연층(121)은 전기적으로 절연성을 가지며, 광흡수율이 낮은 물질이 사용될 수 있다. 제1 절연층(121)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합일 수 있다. 이와 달리, 일 실시예에서, 제1 절연층(121)은 서로 다른 굴절률을 갖는 복수의 절연막들이 교대로 적층된 다층 반사구조일 수 있다. 상기 다층 반사구조는 제1 굴절률을 갖는 제1 절연막과 제2 굴절률을 갖는 제2 절연막이 교대로 적층된 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 상기 다층 반사 구조는 상기 굴절률이 서로 다른 복수의 절연막들이 2회 내지 100회 반복하여 적층될 수 있다.
다음으로, 제1 절연층(121)의 일부를 제거한 뒤, 도전성 물질로 이루어진 제1 전극(133)및 제2 전극(134)이 형성될 수 있다. 제1 전극(133) 및 제2 전극(134)는 Ag, Al, Ni, Cr, Ti, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들을 포함하는 합금 물질 중 적어도 하나를 포함하는 반사성 전극일 수 있다.
도 9를 참조하면, 제1 절연층(121), 제1 전극(133) 및 제2 전극(134)을 덮는 제2 절연층(123)이 형성될 수 있다. 제2 절연층(123)은 복수의 발광셀들(C1, C2, C3)의 제1 전극들(133)의 일 영역들을 노출시키는 제1 콘택홀들(H1) 및 제2 전극(134)의 일 영역들을 노출시키는 제2 콘택홀들(H2)을 포함할 수 있다.
제2 절연층(123)은 제1 절연층(121)과 동일하거나 유사한 물질로 이루어질 수 있다.
도 10을 참조하면, 기판(101) 상에 씨드 금속층(140)이 형성될 수 있다. 씨드 금속층(140)은 제2 절연층(123)의 표면을 덮으며, 제1 콘택홀들(H1)을 통해 제1 전극들(133)에 접촉하고, 제2 콘택홀들(H2)를 통해 제2 전극들(134)에 접촉할 수 있다. 아이솔레이션 영역(I) 및 서브 아이솔레이션 영역(Ia) 내에서 제2 절연층(123)의 표면을 덮는다. 씨드 금속층(140)은 예를 들어, 구리(Cu)로 형성될 수 있다.
도 11을 참조하면, 씨드 금속층(140) 상에 제1 내지 제4 전극 패드들(141, 142, 143, 144)이 형성될 수 있다.
제1 포토레지스트 패턴(P1)을 형성한 다음, 도금(plating) 공정을 이용하여 제1 내지 제4 전극 패드들(141, 142, 143, 144)을 형성할 수 있다.
제1 내지 제4 전극 패드들(141, 142, 143, 144)은 예를 들어, 구리(Cu)로 형성될 수 있다. 제1 내지 제4 전극 패드들(141, 142, 143, 144)은 예를 들어, 10um의 두께로 형성될 수 있다. 제1 포토레지스트 패턴(P1)은 도금 공정이 완료된 후에 제거될 수 있다.
제1 전극 패드(141)은 제1 발광셀(C1)의 제1 전극(133)과 중첩되고, 제2 전극 패드(142)는 제2 발광셀(C2)의 제1 전극(133)과 중첩되고, 제3 전극 패드(143)은 제3 발광셀(C3)의 제1 전극(133)과 중첩될 수 있다. 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 제2 전극들(134)과 중첩될 수 있다. 제4 전극 패드(144)는 제1 내지 제3 전극 패드들(141, 142, 143)과 다른 형상을 가질 수 있다. 제1 내지 제3 전극 패드들(141, 142, 143)은 사각형 형상을 가질 수 있다. 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 제2 전극들(134)과 중첩되며, 꺾어진 형상을 가질 수 있다. 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 공통 단자로 이용될 수 있다.
도 12를 참조하면, 제1 내지 제4 전극 패드들(141, 142, 143, 144) 상에 제1 내지 제4 금속 기둥들(151, 152, 153, 154)이 각각 형성될 수 있다.
제2 포토레지스트 패턴(P2)을 형성한 다음, 도금(plating) 공정을 이용하여 제1 내지 제4 금속 기둥들(151, 152, 153, 154)을 형성할 수 있다. 제2 포토레지스트 패턴(P2)은 도금 공정이 완료된 후에 제거될 수 있다.
제1 전극 패드(141) 상에 형성되는 제1 금속 기둥(151)은 제1 도전층(151a) 및 제1 접합층(151b)을 포함할 수 있다. 제2 전극 패드(142) 상에 형성되는 제2 금속 기둥(152)은 제2 도전층(152a) 및 제2 접합층(152b)을 포함할 수 있다. 제3 전극 패드(143) 상에 형성되는 제3 금속 기둥(153)은 제3 도전층(153a) 및 제3 접합층(153b)을 포함할 수 있다. 제4 전극 패드(144) 상에 형성되는 제4 금속 기둥(154)은 제4 도전층(154a) 및 제4 접합층(154b)을 포함할 수 있다. 제4 금속 기둥(154)는 제4 전극 패드(144)와 마찬가지로 제1 내지 제3 발광셀들(C1, C2, C3)의 공통 단자로 이용될 수 있다.
제1 내지 제4 도전층(151a, 152a, 153a, 154a)은 예를 들어, 구리(Cu)로 형성될 수 있다. 제1 내지 제4 접합층(151b, 152b, 153b, 154b)은 예를 들어, AgSn, Sn, 또는 SnAgCu 등으로 형성될 수 있다.
제1 내지 제4 금속 기둥들(151, 152, 153, 154)은 예를 들어, 70um의 두께로 형성될 수 있다. 제1 내지 제4 도전층(151a, 152a, 153a, 154a)은 예를 들어, 40um의 두께로 형성되고, 제1 내지 제4 접합층(151b, 152b, 153b, 154b)은 예를 들어, 30um의 두께로 형성될 수 있다.
도 13을 참조하면, 씨드 금속층(140)의 일부가 제거되어 제2 절연층(123)이 노출될 수 있다. 이로써, 제1 내지 제4 전극 패드들(141, 142, 143, 144)이 서로 전기적으로 분리될 수 있다. 제1 전극 패드(141)은 제1 발광셀(C1)의 제1 전극(133)과 전기적으로 연결되고, 제2 전극 패드(142)는 제2 발광셀(C2)의 제1 전극(133)과 전기적으로 연결되고, 제3 전극 패드(143)은 제3 발광셀(C3)의 제1 전극(133)과 전기적으로 연결될 수 있다. 제4 전극 패드(144)는 제1 내지 제3 발광셀들(C1, C2, C3)의 제2 전극들(134)과 전기적으로 연결될 수 있다.
도 14를 참조하면, 제1 내지 제4 전극 패드들(141, 142, 143, 144) 및 제1 내지 제4 금속 기둥들(151, 152, 153, 154)을 덮는 몰딩부(160)이 형성될 수 있다.
몰딩부(160)를 형성하는 공정은 제1 내지 제4 전극 패드들(141, 142, 143, 144) 및 제1 내지 제4 금속 기둥들(151, 152, 153, 154)를 덮도록 몰딩 재료를 도포하는 공정과, 제1 내지 제4 금속 기둥들(151, 152, 153, 154)의 말단부들을 노출시키는 그라인딩 등과 같은 평탄화 공정을 포함할 수 있다.
몰딩부(160)는 상기 발광 구조물을 지지할 수 있어야 하기 때문에 높은 영률(Young's Modulus)을 가져야 하며, 상기 발광 구조물에서 발생하는 열을 방출하기 위하여 높은 열 전도도를 갖는 재료를 사용할 수 있다. 몰딩부(160)은, 예를 들어, 에폭시 수지 또는 실리콘(silicone) 수지일 수 있다. 몰딩부(160)은 빛을 반사시키기 위한 광반사성 입자를 포함할 수 있다. 상기 광반사성 입자로는 이산화 티타늄(TiO2) 및/또는 산화 알루미늄(Al2O3)이 사용될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 제1 내지 제4 금속 기둥들(151, 152, 153, 154)의 일부가 드러나도록 에치백(etch-back) 공정을 이용하여 몰딩부(160)을 일부 제거할 수 있다. 제1 내지 제4 금속 기둥들(151, 152, 153, 154)의 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 일부가 드러날 수 있다. 몰딩부(160)의 상면은 제1 내지 제4 접합층들(151b, 152b, 153b, 154b)의 상면들보다 낮을 수 있고, 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)의 상면들보다 높을 수 있다. 몰딩부(160)는 제1 내지 제4 도전층들(151a, 152a, 153a, 154a)를 노출시키지 않는 것이 바람직하다.
도 15를 참조하면, 제1 내지 제3 발광셀(C1, C2, C3)에 대응되는 성장용 기판(101)의 영역들을 식각하여 제1 내지 제3 광방출창(W1, W2, W3)을 갖는 격벽 구조(165)가 형성될 수 있다. 필요에 따라, 성장용 기판(101)의 식각되기 전에 그라인딩 공정에 의해 일부가 제거될 수 있다.
도 16을 참조하면, 제1 광방출창(W1)에 녹색 형광체와 같은 파장변환물질이 혼합된 광투과성 액상 수지를 디스펜싱하여 제1 형광체층(171a)을 형성할 수 있다. 제3 광방출창(W3)에 적색 형광체와 같은 파장변환물질이 혼합된 광투과성 액상 수지를 디스펜싱하여 제3 형광체층(173a)을 형성할 수 있다.
또한, 제2 광방출창(W2)에 활성층(115)로부터 방출되는 청색 광과 다른 파장의 청색 또는 청록색(예, 480㎚~520㎚ 파장) 형광체가 혼합된 광투과성 액상 수지를 디스펜싱하여 제2 형광체층(172a)를 형성한다. 실시예에 따라서는, 제2 광방출창(W2)에 형광체가 혼합되지 않은 광투과성 액상 수지만을 디스펜싱할 수도 있다.
필요에 따라, 제1 광방출창(W1) 및 제3 광방출창(W3)에는 활성층(115)에서 방출된 광을 선택적으로 차단하는 제1 광필터층(171c) 및 제3 광필터층(173c)이 더 형성될 수 있다.
도 3을 다시 참조하면, 격벽 구조(165)의 상단을 덮도록 투광성 수지층을 도포한 다음, 격벽 구조(165) 및 상기 투광성 수지층을 소정의 높이로 평탄화할 수 있다. 예를 들어, 상기 투광성 수지층은 에폭시 수지 또는 실리콘(silicone) 수지 등과 같은 광투과성 수지일 수 있다. 다음으로, 제1 및 제3 광방출창(W1, W3)에 각각 컬러 필터층(181, 183)을 형성할 수 있다. 필요에 따라, 수지층을 스핀 코팅법에 의해 추가적으로 도포할 수 있다.
다음으로, 개별 패키지 단위로 절단하면, 칩 스케일의 발광소자 패키지(10)를 제조할 수 있다.
상술한 발광소자 패키지의 제조방법은 웨이퍼 레벨 칩스케일 패키지(Chip Scale Package)의 제조방법에 대한 것이다. 칩 스케일 패키지는 실질적으로 반도체 발광소자와 동일한 수준의 패키지 사이즈를 달성할 수 있다. 따라서, 디스플레이 패널에 이용되는 경우, 화소 사이즈 및 화소 피치를 감소시켜 고해상도의 디스플레이 패널을 제조할 수 있다. 또한, 웨이퍼 레벨로 모든 공정이 이루어지기 때문에 대량 생산에 적합하며, 발광셀들과 함께, 형광체 및 필터를 포함하는 광조정부와 같은 광학 구조를 일체형으로 제조할 수 있다는 장점도 갖고 있다.
도 17은 본 발명의 일 실시예에 따른 발광소자 패키지를 갖는 디스플레이 패널을 개략적으로 나타내는 사시도이다.
도 17을 참조하면, 디스플레이 패널(30)은 회로 기판(330)과, 회로 기판(3) 상에 배열된 발광소자 모듈(320)을 포함할 수 있다.
본 실시예에 따른 발광소자 모듈(320)은 적색(Red, R), 녹색(Green, G), 청색(Blue, B)의 광을 선택적으로 발광할 수 있는 복수의 발광소자 패키지(10)를 포함한다. 복수의 발광소자 패키지(10)는 각각 디스플레이 패널의 하나의 픽셀(pixel)을 구성할 수 있으며, 회로 기판(330) 상에 행과 열을 이루어 배열될 수 있다. 본 실시예에서는, 15×15의 발광소자 패키지(10)들로 배열된 형태를 예시하였으나, 이는 설명의 편의를 위한 것이며 실제로는 필요한 해상도에 따른 더 많은 수의 발광소자 패키지들(예, 1024×768, 1920×1080)이 배열될 수 있다.
회로 기판(330)은 발광소자 모듈(320)의 각각의 발광소자 패키지(10)에 전원을 공급하도록 구성된 구동부 및 발광소자 패키지(10)를 제어하는 제어부를 포함할 수 있다.
필요에 따라, 디스플레이 패널(30)은 회로 기판(330) 상에 배치되어 발광소자 패키지(10)이 탑재되는 영역을 정의하는 블랙 매트릭스(black matrix)를 더 포함할 수 있다. 상기 블랙 매트릭스는 블랙(black) 색상에 한정되는 것은 아니며 제품의 용도 및 사용처 등에 따라 백색(white) 매트릭스 또는 녹색(green) 등 다른 색깔로 변경될 수 있으며, 필요에 따라서는 투명 재질의 매트릭스를 사용할 수도 있다. 상기 백색 매트릭스는 반사 물질 또는 산란물질을 더 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 발광소자 패키지, 111: 버퍼층, 113: 제1 도전형 반도체층, 115: 활성층, 117: 제2 도전형 반도체층, 121: 제1 절연층, 123: 제2 절연층, 131: 제1 전극, 134: 제2 전극, 140: 씨드 금속층, 141, 142, 143, 144: 제1 내지 제4 전극 패드, 151, 152, 153, 154: 제1 내지 제4 금속 기둥, 151a, 152a, 153a, 154a: 제1 내지 제4 도전층, 151b, 152b, 153b, 154b: 제1 내지 제4 접합층, CA: 발광셀 어레이, C1, C2, C3: 제1 내지 제3 발광셀, W1, W2, W3: 제2 내지 제3 광발광창, 30: 디스플레이 패널, 320: 발광소자 모듈, 330: 회로 기판

Claims (10)

  1. 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 제1 내지 제3 발광셀을 포함하며, 제1 면 및 상기 제1 면과 반대에 위치하는 제2 면을 갖는 발광셀 어레이;
    상기 발광셀 어레이의 제1 면에 배치되며, 상기 제1 내지 제3 발광셀에 전기적으로 연결된 복수의 금속 기둥들; 및
    상기 발광셀 어레이 및 상기 복수의 금속 기둥들을 감싸는 몰딩부;를 포함하되,
    상기 복수의 금속 기둥들은 도전층 및 상기 도전층의 아래에 배치되는 접합층을 포함하고, 상기 접합층과 상기 도전층의 계면은 상기 몰딩부의 하면보다 높은 발광소자 패키지.
  2. 제1항에 있어서,
    상기 접합층의 하면은 상기 몰딩부의 하면보다 낮은 발광소자 패키지.
  3. 제1항에 있어서,
    상기 접합층의 적어도 일부 측면은 상기 도전층의 측면과 공면을 이루는 발광소자 패키지.
  4. 제1항에 있어서,
    상기 접합층의 두께는 상기 도전층의 두께보다 얇은 발광소자 패키지.
  5. 제1항에 있어서,
    상기 접합층은 상기 몰딩부와 접촉하는 제1 영역과 볼록한 곡면을 가지는 제2 영역을 포함하는 발광소자 패키지.
  6. 제1항에 있어서,
    상기 접합층의 폭은 상기 도전층의 폭보다 큰 발광소자 패키지.
  7. 제1항에 있어서,
    상기 복수의 금속 기둥들은 상기 제1 발광셀에 전기적으로 연결되는 제1 금속 기둥, 상기 제2 발광셀에 전기적으로 연결되는 제2 금속 기둥, 상기 제3 발광셀에 전기적으로 연결되는 제3 금속 기둥 및 상기 제1 내지 제3 발광셀에 공통적으로 연결되는 제4 금속 기둥인 발광소자 패키지.
  8. 제7항에 있어서,
    상기 제1 금속 기둥과 상기 제1 발광셀을 연결하는 제1 전극 패드,
    상기 제2 금속 기둥과 상기 제2 발광셀을 연결하는 제2 전극 패드,
    상기 제3 금속 기둥과 상기 제3 발광셀을 연결하는 제3 전극 패드, 및
    상기 제4 금속 기둥과 상기 제1 내지 제3 발광셀을 연결하는 제4 전극 패드를 더 포함하는 발광소자 패키지.
  9. 제8항에 있어서,
    상기 제4 전극 패드의 형상은 상기 제1 내지 제3 전극 패드의 형상과 다른 발광소자 패키지.
  10. 제1항에 있어서,
    상기 발광셀 어레이의 제2 면에 배치되며, 상기 제1 내지 제3 발광셀에 각각 대응되는 제1 내지 제3 광방출창을 갖는 격벽 구조; 및
    상기 제1 내지 제3 광방출창에 각각 배치되며, 상기 제1 내지 제3 발광셀로부터 방출되는 광을 조정하여 각각 적색 광, 청색 광 및 녹색 광을 제공하도록 구성된 제1 내지 제3 광조정부;를 더 포함하는 발광소자 패키지.
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