WO2009134029A2 - 반도체 발광소자 - Google Patents

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WO2009134029A2
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electrode
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엘지이노텍주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Definitions

  • the embodiment relates to a semiconductor light emitting device.
  • III-V nitride semiconductors are spotlighted as core materials of light emitting devices such as light emitting diodes (LEDs) or laser diodes (LDs) due to their physical and chemical properties.
  • the III-V nitride semiconductor is usually made of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • a light emitting diode is a kind of semiconductor device that transmits and receives a signal by converting electricity into infrared light or light using characteristics of a compound semiconductor.
  • LEDs or LDs using such nitride semiconductor materials are widely used in light emitting devices for obtaining light, and have been applied to light sources of various products such as keypad light emitting units, electronic displays, and lighting devices of mobile phones.
  • the embodiment provides a semiconductor light emitting device including a first electrode disposed under the first conductive semiconductor layer.
  • the embodiment provides a semiconductor light emitting device including a first electrode disposed in at least one shape below a first conductive semiconductor layer.
  • the embodiment provides a semiconductor light emitting device in which a first electrode is disposed on a nitride semiconductor layer under a first conductive semiconductor layer.
  • the embodiment provides a semiconductor light emitting device including a first electrode formed in a predetermined pattern form between a first conductive semiconductor layer and a substrate and a first electrode pad connected to a portion of the first electrode.
  • a semiconductor light emitting device includes a first conductive semiconductor layer; An active layer on the first conductive semiconductor layer; A second conductive semiconductor layer on the active layer; A first electrode including a pattern having a predetermined shape under the first conductive semiconductor layer; A nitride semiconductor layer is included between the patterns of the first electrode.
  • a semiconductor light emitting device includes: a first conductive semiconductor layer; A first electrode including a pattern having a predetermined shape under the first conductive semiconductor layer; A nitride semiconductor layer under the first electrode; An active layer on the first conductive semiconductor layer; A second conductive semiconductor layer on the active layer; And a second electrode part on the second conductive semiconductor layer.
  • the embodiment can improve the current efficiency and the luminous efficiency.
  • the current may be distributed and supplied through the branch-shaped first electrode under the active layer.
  • the embodiment can improve current spreading and light reflection efficiency.
  • Embodiments can improve electrostatic discharge (ESD).
  • the embodiment can reduce the decrease in the emission area of the active layer.
  • FIG. 1 is a perspective view illustrating a semiconductor light emitting device according to a first embodiment.
  • FIG. 2 is a cross-sectional view of the A-A side of FIG. 1.
  • FIG. 3 is a cross-sectional view taken along the line B-B in FIG.
  • FIG. 4 is a cross-sectional view taken along the line C-C of FIG.
  • 5 to 11 illustrate a manufacturing process of the semiconductor light emitting device according to the first embodiment.
  • 17 is a side sectional view showing a semiconductor light emitting device according to the second embodiment.
  • 19 is a side cross-sectional view illustrating a semiconductor light emitting device according to a third embodiment.
  • 20 is a side sectional view showing a semiconductor light emitting device according to the fourth embodiment.
  • 21 is a side cross-sectional view illustrating a semiconductor light emitting device according to a fifth embodiment.
  • FIG. 1 is a perspective view of a semiconductor light emitting device according to a first embodiment
  • FIG. 2 is a sectional view taken along the line A-A of FIG. 1
  • FIG. 3 is a sectional view taken along the line B-B of FIG. 1
  • FIG. 4 is a sectional view taken along the line C-C of FIG. 1.
  • the semiconductor light emitting device 100 may include a substrate 110, a nitride semiconductor layer 120, a first electrode 130, a first conductive semiconductor layer 140, an active layer 150, and a second conductive type.
  • the semiconductor layer 160, the second electrode layer 170, the first electrode pad 181, and the second electrode pad 183 are included.
  • the substrate 110 may be selected from sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and the like.
  • An uneven pattern may be formed on or below the substrate 110, and the uneven pattern may be formed in any one of a stripe shape, a lens shape, a pillar shape, and a horn shape.
  • the nitride semiconductor layer 120 is formed on the substrate 110.
  • the nitride semiconductor layer 120 may be formed as a single layer or a multilayer, and may include, for example, a buffer layer (not shown) and / or an undoped semiconductor layer (not shown).
  • the buffer layer may mitigate lattice mismatch between the GaN material and the substrate material, and may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.
  • the undoped semiconductor layer may be formed on the substrate 110 or the buffer layer, and may be formed of an undoped GaN-based semiconductor.
  • the upper layer may be implemented as a group III-V compound semiconductor doped with a first conductive dopant, but is not limited thereto.
  • the nitride semiconductor layer 120 may be formed to have a predetermined thickness, for example, 140 ⁇ s to 1000 ⁇ s.
  • the first electrode 130 and the first conductive semiconductor layer 140 are formed on the nitride semiconductor layer 120.
  • the first electrode 130 may be formed of a conductive material on the nitride semiconductor layer 120.
  • the first electrode 130 may use a reflective electrode material or a transmissive electrode material, but is not limited thereto.
  • the first electrode 130 may selectively use a metal material, an oxide-based material or a nitride-based metal material.
  • the metal may be a material having a work function of 3 eV or more.
  • the first electrode 130 is, for example, Ag, Al, Au, Bi, C, Ca, Cd, Cu, Fe, Hi, Hg, Ir, La, Mo, Nd, Ni, Pb, Pt, Ta, Ti, At least one of Th, W, Zn, and Zr, and may be formed in a single layer or multiple layers.
  • a first electrode pad 181 is formed on a portion of the pattern of the first electrode 130.
  • the first electrode pad 181 may be selected from the first electrode material, but is not limited thereto.
  • the first electrode pad 181 may be arranged in a single chip or a plurality of chips, which may vary according to the chip size.
  • the first electrode pad 181 may be disposed on and electrically connected to the first electrode 130 and the first conductive semiconductor layer 140.
  • the first electrode 130 and the first electrode pad 181 may be defined as a first electrode part that supplies power to the first conductive semiconductor layer 140.
  • the first electrode 130 may be formed in a pattern having at least one branch shape.
  • the pattern of the first electrode 130 may be formed in a stripe pattern spaced apart from each other.
  • the first electrode pad 181 may be implemented as part of the first electrode 130. In this case, the first electrode pad 181 may not be formed.
  • a separate electrode pattern for connecting the plurality of first electrodes 130 to each other may be provided.
  • an electrode pattern connecting the plurality of first electrodes 130 to each other may be formed, and the first electrode pad 181 may be formed.
  • one side of the chip may be mesa-etched to be formed on the plurality of first electrodes 130 or in the first electrode formation process.
  • the pattern shape of the first electrode 130 may be, for example, a straight pattern, at least one curved pattern, a pattern in which a straight line and a curved pattern are mixed, a branched pattern divided into a plurality of patterns, a polygonal pattern, and a lattice. At least one of a shape pattern, a dot pattern, a rhombus pattern, a parallelogram pattern, a mesh pattern, a stripe pattern, a cross pattern, a radial pattern, a circular pattern, and a pattern in which a plurality of patterns are mixed.
  • the pattern shape and the number thereof are not limited. This pattern shape will be described in detail later.
  • the first electrode 130 may supply a uniform power under the first conductive semiconductor layer 140, thereby preventing the current from being concentrated.
  • the first electrode pad 181 may be configured at a position where the power supply can be smoothly supplied through the first electrode 130, for example, a center portion or an edge portion of the pattern of the first electrode 130.
  • the first conductive semiconductor layer 140 is formed on the first electrode 130 and the nitride semiconductor layer 120.
  • the first conductive semiconductor layer 140 may be formed in a single layer or multiple layers.
  • the lower portion 142 of the first conductive semiconductor layer 140 is disposed between the first electrode 130 and is formed on the nitride semiconductor layer 120.
  • the first conductive semiconductor layer 140 is formed of a semiconductor layer doped with a first conductive dopant and is in contact with the first electrode 130.
  • the first conductive semiconductor layer 140 may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN, and the first conductive dopant may be Si, an N-type dopant.
  • Ge, Sn, Se, Te and the like may be optionally included.
  • the lower portion 142 of the first conductive semiconductor layer 140 may be formed of another semiconductor, for example, an undoped semiconductor layer and / or a buffer layer, or may be formed of another semiconductor material, but is not limited thereto. Do not.
  • the first electrode 130 may be disposed under the first conductive semiconductor layer 140 to uniformly supply power of the first polarity.
  • an undoped semiconductor layer may be formed between the first electrode 130 and the first conductive semiconductor layer 140, and the undoped semiconductor layer is formed to a thickness, for example, 5 ⁇ m or less that does not act as a resistance. Can be.
  • the active layer 150 is formed on the first conductive semiconductor layer 140.
  • the active layer 150 may be formed in a single quantum well or multiple quantum well (MQW) structure using a group III-V compound semiconductor material. For example, it may be formed of an InGaN well layer / GaN barrier layer.
  • the active layer 150 is selected as a material having a band gap energy according to the wavelength of light to emit light. For example, the active layer 150 selectively selects a material that emits colored light such as light of a blue wavelength, light of a red wavelength, and light of a green wavelength. It may include, and can be changed within the technical scope of the embodiment.
  • a first conductive cladding layer may be formed between the first conductive semiconductor layer 140 and the active layer 150.
  • the first conductive cladding layer is an N-type semiconductor layer
  • the first conductive cladding layer is an N-type AlGaN layer. It is possible to form, but not limited thereto.
  • the second conductive semiconductor layer 160 includes a semiconductor layer doped with the second conductive dopant, is formed in a single layer or multiple layers, and is used as a second electrode contact layer.
  • the second conductive semiconductor layer 160 may be formed of any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, and the like.
  • a dopant at least one of Mg, Zn, Ca, Sr, and Ba may be added.
  • a third conductive semiconductor layer (not shown) may be formed on the second conductive semiconductor layer 160, and the third conductive semiconductor layer may be a semiconductor layer doped with a first conductive dopant, eg, GaN or InN.
  • a first conductive dopant eg, GaN or InN.
  • AlN, InGaN, AlGaN, InAlGaN, AlInN and the like can be made of any one of compound semiconductors.
  • the light emitting structure 165 may include the first conductive semiconductor layer 140, the active layer 150, the second conductive semiconductor layer 160, or may further include the third conductive semiconductor layer. .
  • the first conductive semiconductor layer 140 may be formed of a P-type semiconductor layer
  • the second conductive semiconductor layer 160 may be formed of an N-type semiconductor layer. Accordingly, the light emitting structure 165 may be implemented as any one of an N-P junction structure, a P-N junction structure, an N-P-N junction structure, and a P-N-P junction structure.
  • the second electrode layer 170 may be formed on the second conductive semiconductor layer 160 or the third conductive semiconductor layer.
  • the second electrode layer 170 is a transparent electrode layer that transmits incident light, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), and IGZO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • ZnO, RuOx, TiOx, IrOx, SnO 2 may be formed of at least one of the above materials It is not limited to this.
  • the second electrode layer 170 may be formed of a reflective electrode layer reflecting incident light, for example, Al, Ag, Pd, Rh, Pt, Ir, etc., which reflects incident light when mounted as a flip chip. I can let you.
  • the second electrode layer 170 may not be formed.
  • the second electrode pad 183 may be formed on the second conductive semiconductor layer 160.
  • a second electrode pad 183 may be formed on the second electrode layer 170.
  • the first electrode pad 183 may directly or indirectly contact the second electrode layer 170 and / or the second conductive semiconductor layer 160.
  • a second electrode (not shown) branched from the second electrode pad 183 may be formed on the second electrode layer 170.
  • the second electrode may have a predetermined pattern, for example, a straight pattern, a curved pattern, a pattern in which a straight line and a curved pattern are mixed, a branched pattern divided into a plurality of patterns from one pattern, a polygonal pattern, a grid pattern, and a dot shape.
  • the second electrode having such a pattern can supply uniform power to the second conductive semiconductor layer 160, thereby preventing the current from being concentrated.
  • the second electrode pad 183 may be formed in one or a plurality of materials, and for example, Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au Can be formed using at least one of Hf or mixed materials thereof.
  • the first electrode pad 183 and / or the second electrode (not shown) may function as a second electrode unit for supplying power to the second conductive semiconductor layer 160.
  • the second electrode part may include the second electrode layer 170.
  • the first electrode 130 is disposed between the substrate 110 and the first conductive semiconductor layer 140, the second electrode portion and the first electrode 130 is It is arranged in a form opposite to each other.
  • the pattern of the first electrode 130 may be disposed under the active layer 150 without reducing the emission area. Accordingly, uniform power may be supplied to the active layer 150 of the semiconductor light emitting device 100 through the entire region, and may improve light efficiency.
  • 5 to 11 are views illustrating a manufacturing process of the semiconductor light emitting device according to the first embodiment.
  • the nitride semiconductor layer 120 is formed on the substrate 110. remind
  • the substrate 110 may be selectively used in sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and the like, and an uneven pattern may be formed in a predetermined region.
  • the semiconductor is grown on the substrate 110.
  • the growth equipment is an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), or dual-type thermal evaporator (dual-type thermal evaporator). It can be formed by sputtering, metal organic chemical vapor deposition (MOCVD), and the like, but is not limited to such equipment.
  • the semiconductor may be implemented as a compound semiconductor having a composition formula of In x Al y Ga 1 -xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and such a semiconductor material may be implemented. Changes may be made within the technical scope of the examples.
  • the nitride semiconductor layer 120 may be formed of a buffer layer and / or an undoped semiconductor layer (not shown).
  • the buffer layer may mitigate lattice mismatch between the GaN material and the substrate material, and may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.
  • the undoped semiconductor layer may be formed on the substrate 110 or the buffer layer, and may be formed of an undoped GaN-based semiconductor.
  • the nitride semiconductor layer 120 may be implemented as a semiconductor doped with a first conductive dopant.
  • a plurality of first electrodes 130 spaced apart from each other are formed on the nitride semiconductor layer 120.
  • the first electrode 130 is formed in a plurality of stripe shapes, and the nitride semiconductor layer 120 is exposed at intervals 122 of the first electrodes 130, and other semiconductors are grown through the exposed portions. do.
  • an electrode pattern for connecting the plurality of first electrodes 130 to each other may be further formed, but is not limited thereto.
  • the first electrode 130 may be formed of another pattern, for example, a straight pattern, a curved pattern, a pattern in which a straight line and a curved pattern are mixed, a branched pattern divided into a plurality of patterns from one pattern, a polygonal pattern, a grid pattern, and a dot shape.
  • the first conductive semiconductor layer 140, the active layer 150, and the second conductive semiconductor layer 160 are sequentially formed on the nitride semiconductor layer 120 and the first electrode 130. Can be formed.
  • the first conductive semiconductor layer 140 includes a semiconductor doped with the first conductive dopant, is formed in a single layer or multiple layers, and includes a first electrode contact layer.
  • the first conductive semiconductor layer 140 may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN, and the first conductive dopant may be an N-type dopant.
  • Si, Ge, Sn, Se, Te and the like may be optionally included.
  • a lower portion 142 of the first conductive semiconductor layer 140 is grown on the nitride semiconductor layer 120 to be formed between the first electrodes 130, and according to the growth time, the first electrode 130. It extends to the top of).
  • the first electrode 130 may be electrically connected under the first conductive semiconductor layer 140.
  • the lower portion 142 of the first conductive semiconductor layer 140 may be formed of another semiconductor, for example, an undoped semiconductor layer and / or a buffer layer, or may be formed of another semiconductor material, but is not limited thereto. Do not.
  • an undoped semiconductor layer may be formed between the first conductive semiconductor layer 140 and the first electrode 130, and a thickness thereof may vary depending on a resistance range.
  • the active layer 150 is formed on the first conductive semiconductor layer 140.
  • the active layer 150 may be formed as a single quantum well or a multi quantum well (MQW) structure using a group III-V compound semiconductor, for example, an InGaN well layer / GaN barrier layer.
  • the active layer 150 is selected as a material having a band gap energy according to the wavelength of light to emit light, for example, a material that emits colored light such as light of a blue wavelength, light of a red wavelength, and light of a green wavelength. It may optionally include, and can be changed within the technical scope of the embodiment.
  • a first conductive cladding layer may be formed between the first conductive semiconductor layer 140 and the active layer 150.
  • the first conductive cladding layer is an N-type semiconductor layer
  • the first conductive cladding layer is formed of an N-type AlGaN layer. It is possible to, but is not limited to this.
  • the second conductive semiconductor layer 160 includes at least one semiconductor layer doped with the second conductive dopant, and includes a second electrode contact layer.
  • the second conductive semiconductor layer 160 may be formed of any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, and the like.
  • a dopant at least one of Mg, Zn, Ca, Sr, and Ba may be added.
  • a third conductive semiconductor layer (not shown) may be formed on the second conductive semiconductor layer 170, and the third conductive semiconductor layer may be a semiconductor layer doped with a first conductive dopant, eg, GaN or InN.
  • a first conductive dopant eg, GaN or InN.
  • AlN, InGaN, AlGaN, InAlGaN, AlInN and the like can be made of any one of compound semiconductors.
  • the third conductive semiconductor layer may be formed of at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN when the N type semiconductor layer, and the first conductive dopant is an N type dopant.
  • Si, Ge, Sn, Se, Te and the like may be optionally included.
  • the light emitting structure 165 may include the first conductive semiconductor layer 140, the active layer 150, and the second conductive semiconductor layer 160 or further include the third conductive semiconductor layer.
  • the first conductive semiconductor layer 140 may be formed of a P-type semiconductor layer
  • the second conductive semiconductor layer 160 may be formed of an N-type semiconductor layer.
  • the light emitting structure 165 may be implemented as any one of an N-P junction structure, a P-N junction structure, an N-P-N junction structure, and a P-N-P junction structure.
  • a second electrode layer 170 is formed on the second conductive semiconductor layer 170 or the third conductive semiconductor layer.
  • the second electrode layer 170 is a transparent electrode layer that transmits incident light, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), and IGZO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • ZnO, RuOx, TiOx, IrOx, SnO 2 may be formed of at least one of the above materials It is not limited to this.
  • the second electrode layer 170 may be formed of a reflective electrode layer reflecting incident light, for example, Al, Ag, Pd, Rh, Pt, Ir, etc., which reflects incident light when mounted as a flip chip. I can let you. In addition, the second electrode layer 170 may not be formed.
  • FIG. 9 is a diagram illustrating a mesa etching process in another aspect of FIG. 8.
  • the opening 172 of the second electrode layer 170 is formed using a mask pattern when the second electrode layer 170 is formed, or after the formation of the second electrode layer 170.
  • the opening 172 may be formed through an etching process.
  • the lower portion of the first conductive semiconductor layer 140 and a portion of the first electrode 130 are exposed by a mesa etching process.
  • the mesa etching process may use a dry or / and wet etching method.
  • the second electrode layer 170 may or may not be formed in the mesa etching region, but is not limited thereto.
  • a first electrode pad 181 is formed on the first electrode 130, and a second electrode pad 183 or a second electrode pad is formed on the second electrode layer 170.
  • a second electrode (not shown) of a predetermined pattern is formed.
  • the first electrode pad 181 may be formed on a portion of the pattern of the first electrode 130 or on the lower electrode 142 of the first electrode 130 and the first conductive semiconductor layer 140. have.
  • the first electrode pad 181 may be formed of the first electrode material, but is not limited thereto.
  • the second electrode pad 183 is formed through the opening of the second electrode layer 170 and is in electrical contact with the second electrode layer 170 and the second conductive semiconductor layer 160.
  • the second electrode pad 183, the second electrode, and the second electrode layer 170 function as a second electrode part supplying power to the second conductive semiconductor layer 160.
  • the pattern shape of the second electrode may be, for example, a straight pattern, a curved pattern, a pattern in which a straight line and a curved pattern are mixed, a branched pattern divided into a plurality of patterns from one pattern, a polygonal pattern, a grid pattern, and a dot shape.
  • the first electrode pad 181 and the second electrode pad 183 may be formed in one or a plurality according to the size of the chip, but is not limited thereto.
  • the first electrode 130 is disposed between the substrate 110 and the first conductive semiconductor layer 140, and the second electrode portion and the first electrode 130 are disposed to face each other. .
  • the pattern of the first electrode 130 may be disposed under the active layer 150 without reducing the emission area.
  • a first polarity power is supplied to the first electrode pad 181, and a second polarity power is supplied to the second electrode pad 183.
  • the first polarity power is supplied to the active layer 150 in a uniform distribution by the first electrode 130.
  • the second polarity power is supplied to the active layer 150 by the second electrode layer 170 in a uniform distribution.
  • the power of the second polarity may be dispersed.
  • uniform power may be supplied to the active layer 150 of the semiconductor light emitting device 100 through the entire region, and may improve light efficiency.
  • the first electrode 131 may be disposed on the nitride semiconductor layer 120 or may be disposed between the nitride semiconductor layers 120.
  • the first electrode 131 includes a body portion 131A and a branch portion 131B, and the branch portion 131B is branched and spaced apart from each other in the body portion 131A.
  • the nitride semiconductor layer 120 when the nitride semiconductor layer 120 is formed between the first electrodes 131, the nitride semiconductor layer 120 may be formed to a predetermined thickness after the first electrode 131 is formed.
  • the first electrode 131 may be formed between the nitride semiconductor layers 120 after being formed in a region other than the first electrode pattern of the nitride semiconductor layer 120. In this case, the first electrode 131 and the nitride semiconductor layer 120 may be disposed on the substrate.
  • the first electrode 132 has a structure in which a plurality of holes 132A having mesh shapes are formed. Other semiconductors may be grown through the holes 132A.
  • the hole 132A of the first electrode 132 may be formed in a circular or polygonal shape, but is not limited thereto.
  • a nitride semiconductor layer 120 may be formed under the first electrode 132.
  • the nitride semiconductor layer 120 may be regrown through the holes 132 of the first electrode 132, and may also be formed on the surface of the first electrode 132.
  • the first electrode 133 is a pattern in which an intermediate electrode 133B is disposed between the line-shaped electrode 133A and the two-window electrode 133C and connected to each other.
  • the line-shaped electrode 133A is disposed at one side, the two-window electrode 133C is branched at both ends, and the intermediate electrode 133B connects the two electrodes 133A and 133C to each other.
  • the first electrode 134 is a polygonal electrode 134 disposed along a chip rim, and an electrode 134B branched inward from the center of each side of the polygonal electrode 134. It includes.
  • the first electrode 135 includes a polygonal electrode 135 disposed along a chip rim, and an electrode 135B arranged crosswise inside the polygonal electrode 134. .
  • the pattern shape of the first electrodes 132 ⁇ 135 and the number of branched branch electrodes may be variously changed within the technical scope of the embodiment.
  • FIG. 17 is a side cross-sectional view illustrating a semiconductor light emitting device according to the second embodiment
  • FIG. 18 is a cross-sectional view taken along the D-D side of FIG. 17.
  • the same parts as in the first embodiment are referred to the first embodiment, and redundant descriptions thereof will be omitted.
  • the semiconductor light emitting device 101 may include a substrate 110, a nitride semiconductor layer 120, a first electrode 136, a first conductive semiconductor layer 140, an active layer 150, and a second conductive layer.
  • the semiconductor layer 160, the second electrode layer 170, the first electrode pad 181, and the second electrode pad 183 are included.
  • the first electrode 136 and the nitride semiconductor layer 120 are disposed on the substrate 110. As illustrated in FIG. 18, the first electrode 136 may be formed on the substrate 110 having a pattern formed of a branch portion 136A and a body portion 136B having a multi-window shape, and the first electrode 135. The nitride semiconductor layer 120 may be formed therebetween. The nitride semiconductor layer 120 may be formed of at least one of a buffer layer, an undoped semiconductor layer, and a semiconductor layer doped with a first conductive dopant.
  • the order of forming the first electrode 136 and the nitride semiconductor layer 120 may be changed with each other, which may be changed within the technical scope of the embodiment.
  • the thickness T1 of the nitride semiconductor layer 120 may be the same as or different from the thickness of the first electrode 136, but is not limited thereto.
  • the pattern shape of the first electrode 136 may be selectively applied among the shapes shown in the first embodiment.
  • a first conductive semiconductor layer 140 may be formed on the first electrode 136 and the nitride semiconductor layer 120, or an undoped semiconductor layer (not shown) having a predetermined thickness (eg, 5 ⁇ m) or less may be formed. Can be.
  • the first electrode pad 181 may be formed on the first electrode 136, or on the first electrode 136 and the nitride semiconductor layer 120.
  • FIG. 19 is a side cross-sectional view illustrating a semiconductor light emitting device according to a third embodiment.
  • the same parts as in the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.
  • the semiconductor light emitting device 102 may include a substrate 110, a nitride semiconductor layer 120, a first electrode 137, a first conductive semiconductor layer 140, an active layer 150, and a second conductive layer.
  • the semiconductor layer 160, the second electrode layer 170, the first electrode pad 181, and the second electrode pad 183 are included.
  • the first electrode 137 and the nitride semiconductor layer 120 are disposed on the substrate 110.
  • the first electrode 137 may have a multi-window pattern and may be formed on the substrate 110, and the nitride semiconductor layer 120 may be formed between the first electrodes 135.
  • the nitride semiconductor layer 120 may be formed of at least one of a buffer layer, an undoped semiconductor layer, and a semiconductor layer doped with a first conductive dopant.
  • the order of forming the first electrode 137 and the nitride semiconductor layer 120 may be changed with each other, which may be changed within the technical scope of the embodiment.
  • the thickness T2 of the first electrode 137 may be thicker than that of the nitride semiconductor layer 120.
  • the contact area with the first conductive semiconductor layer 140 may be greater than that of the second embodiment. Can be increased.
  • the pattern shape of the first electrode 137 may be selectively applied among the shapes shown in the first embodiment.
  • a first conductive semiconductor layer 140 is formed on the first electrode 137 and the nitride semiconductor layer 120, or an undoped semiconductor layer (not shown) having a predetermined thickness (eg, 5 ⁇ m) or less is formed. Can be.
  • the first electrode pad 181 may be formed on the first electrode 136, or on the first electrode 136 and the first conductive semiconductor layer 140.
  • FIG. 20 is a side sectional view showing a semiconductor light emitting device according to the fourth embodiment.
  • the same parts as those in the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.
  • the semiconductor light emitting device 103 may include a first electrode 130, a first conductive semiconductor layer 140, an active layer 150, a second conductive semiconductor layer 160, and a second electrode layer 191. ), A conductive support member 193, and a second electrode pad 181.
  • the second electrode layer 191 is formed on the second conductive semiconductor layer 160 and includes reflective electrode materials such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf. And materials composed of optional combinations thereof.
  • An ohmic contact layer (not shown) having a plurality of patterns may be formed between the second electrode layer 191 and the second conductive semiconductor layer 130.
  • the ohmic contact layer may be formed of indium tin oxide (ITO), Indium zinc oxide (IZO), aluminum zinc oxide (AZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), antimony tin oxide) and the like.
  • the second electrode layer 191 functions as an electrode to stably supply the second polarity power to the light emitting structure 165.
  • the second electrode layer 191 may be in Schottky contact or ohmic contact with the second conductive semiconductor layer 160.
  • the ohmic contact layer is present, since the electrical resistance between the ohmic contact layer and the second electrode layer is different, the current supplied to the second conductive semiconductor layer 160 may be dispersed.
  • the conductive support member 193 may be formed of copper, gold, a carrier wafer (eg, Si, Ge, GaAs, ZnO, Sic, etc.).
  • the second electrode layer 191 may be formed by, for example, a sputtering method, and the conductive support member 193 may be formed by, for example, a plating method or an adhesive method, and the formation method is within the technical scope of the embodiment. Can be changed from
  • the substrate (110 of FIG. 3) under the first conductive semiconductor layer 140 is removed.
  • the substrate is removed in a physical or / and chemical manner.
  • the physical method removes a laser lift off (LLO) method of irradiating a laser of a predetermined wavelength to the substrate, and the chemical method removes the nitride semiconductor layer on the substrate with an etching solution.
  • LLO laser lift off
  • the nitride semiconductor layer (120 of FIG. 3) disposed under the first conductive semiconductor layer 140 and the first electrode 130 may be removed by a wet etching method or a polishing method. In addition, the nitride semiconductor layer may not be removed in the case of the first conductive semiconductor.
  • the bottom of the first conductive semiconductor layer 140 and the first electrode 130 are exposed.
  • a process of polishing the bottom of the chip by an inductively coupled plasma / reactive ion etching (ICP / RCE) method may be performed.
  • a first electrode pad 181 is formed under the first conductive semiconductor layer 140.
  • the first electrode pad 181 may be formed under the first electrode 181 or may contact the bottom of the first electrode 181 and the lower portion 142 of the first conductive semiconductor layer 140. Can be.
  • FIG. 21 is a side cross-sectional view illustrating a semiconductor light emitting device according to a fifth embodiment.
  • the same parts as in the first embodiment are referred to the first embodiment, and redundant description thereof will be omitted.
  • the semiconductor light emitting device 104 may include a substrate 110, a nitride semiconductor layer 120, a first electrode 130, a first conductive semiconductor layer 140, an active layer 150, and a second conductive type.
  • the semiconductor layer 160, the second electrode layer 170, the first electrode layer 182, and the second electrode pad 183 are included.
  • a groove 115 is formed in the center region of the substrate 110 and the nitride semiconductor layer 120, and the groove 115 has an inclined circumference, and the bottom of the first electrode 130 is exposed. Is formed.
  • the first electrode layer 182 is disposed on the electrode contact portion 182C contacting the first electrode 130, the inclined portion 182B disposed around the groove 115, and the bottom surface of the substrate 110. Included bottom portion 182A.
  • the electrode contact portion 182C may be in electrical contact with the first electrode 130 and the lower portion 142 of the first conductive semiconductor layer 140.
  • the first electrode layer 182 supplies the first polarity power through the bottom portion 182A, the first electrode layer 182 is supplied to the first electrode 130 via the inclined portion 182B and the electrode contact portion 182C.
  • the second electrode layer 170 may be implemented as a transparent electrode layer.
  • the first electrode layer 182 may be implemented as a reflective electrode layer.
  • the first electrode 130 and the first electrode layer 182 may be defined as a first electrode portion.
  • the first electrode layer 182 may reflect light incident from the bottom of the chip, and materials may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and the like. It can be formed from materials consisting of an optional combination of these. In this case, the inclined portion 182B of the first electrode layer 182 may improve the directing angle of the light incident by the inclined structure.
  • each layer (film), region, pattern or structure is formed to be “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both the meanings of “directly” and “indirectly”.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • the technical features of the above embodiments may be applied to other embodiments, but are not limited to the features of each embodiment.
  • the embodiment provides a semiconductor light emitting device such as an LED.
  • the embodiment can improve light efficiency and ESD of the semiconductor light emitting device.

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Abstract

실시 예는 반도체 발광소자에 관한 것이다. 실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 제1도전형 반도체층의 아래에 소정 형상의 패턴을 포함하는 제1전극; 상기 제1전극의 패턴 사이에 질화물 반도체층을 포함한다.

Description

반도체 발광소자
실시 예는 반도체 발광소자에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 제1도전형 반도체층의 하부에 배치된 제1전극을 포함하는 반도체 발광소자를 제공한다.
실시 예는 제1도전형 반도체층의 하부에 적어도 한 가지 형상으로 배치된 제1전극을 포함하는 반도체 발광소자를 제공한다.
실시 예는 제1도전형 반도체층 아래의 질화물 반도체층에 제1전극을 배치한 반도체 발광소자를 제공한다.
실시 예는 제1도전형 반도체층과 기판 사이에 소정의 패턴 형태로 형성된 제1전극 및 상기 제1전극의 일부에 연결된 제1전극 패드를 포함하는 반도체 발광소자를 제공한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 제1도전형 반도체층의 아래에 소정 형상의 패턴을 포함하는 제1전극; 상기 제1전극의 패턴 사이에 질화물 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층의 아래에 소정 형상의 패턴을 포함하는 제1전극; 상기 제1전극의 아래에 질화물 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 및 상기 제2도전형 반도체층 위에 제2전극부를 포함한다.
실시 예는 전류 효율 및 발광 효율을 개선시켜 줄 수 있다.
실시 예는 활성층 아래에 가지 형상의 제1전극을 통해 전류를 분산시켜 공급할 수 있다.
실시 예는 전류 확산 및 광 반사 효율을 개선시켜 줄 수 있다.
실시 예는 ESD(electrostatic discharge)를 개선시켜 줄 수 있다.
실시 예는 활성층의 발광 면적이 감소되는 것을 줄일 수 있다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 사시도이다.
도 2는 도 1의 A-A 측 단면도이다.
도 3은 도 1의 B-B 측 단면도이다.
도 4는 도 1의 C-C 측 단면도이다.
도 5내지 도 11은 제1실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 12 내지 도 16은 제1실시 예에 따른 제1전극의 패턴 예를 나타낸 도면이다.
도 17은 제 2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 18은 도 17의 D-D 측 단면도이다.
도 19는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 20은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 21은 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 도면의 위 또는 아래에 대한 기준은 각 도면을 참조하여 설명하며, 각 층의 두께는 일 예이며 도면의 두께로 한정하지는 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자의 사시도이며, 도 2는 도 1의 A-A 측 단면도이고, 도 3은 도 1의 B-B 측 단면도이며, 도 4는 도 1의 C-C 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 질화물 반도체층120), 제1전극(130), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160), 제2전극층(170), 제1전극패드(181) 및 제2전극패드(183)을 포함한다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 등에서 선택하여 이용할 수 있다. 상기 기판(110)의 위 또는/및 아래에는 요철 패턴이 형성될 수 있으며, 상기 요철 패턴은 형상은 스트라이프 형상, 렌즈 형상, 기둥 형상, 뿔 형상 등에서 어느 하나로 형성될 수 있다.
상기 기판(110) 위에는 질화물 반도체층(120)이 형성된다. 상기 질화물 반도체층(120)은 단층 또는 다층으로 형성될 수 있으며, 예를 들면, 버퍼층(미도시) 또는/및 언도프드 반도체층(미도시)을 포함할 수 있다. 상기 버퍼층은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 언도프드 반도체층은 상기 기판(110) 또는 상기 버퍼층 위에 형성될 수 있으며, undoped GaN계 반도체로 형성될 수 있다. 또한 상기 질화물 반도체층(120)이 다층인 경우, 상층에는 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 이에 대해 한정하지는 않는다. 상기 질화물 반도체층(120)은 소정 두께 예컨대, 140Å~1000Å로 형성될 수 있다.
상기 질화물 반도체층(120) 위에는 제1전극(130) 및 상기 제1도전형 반도체층(140)이 형성된다.
상기 제1전극(130)은 상기 질화물 반도체층(120) 위에 전도성 물질로 형성될 수 있다. 또한 상기 제1전극(130)은 반사 전극 재료를 사용하거나 투과 전극 재료를 사용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1전극(130)은 예컨대, 금속물질, 금속을 포함하는 산화물 계열 또는 질화물 계열을 선택적으로 이용할 수 있다. 여기서, 상기 금속은 일함수가 3eV 이상인 재료를 사용할 수 있다.
상기 제1전극(130)은 예컨대, Ag, Al, Au, Bi, C, Ca, Cd, Cu, Fe, Hi, Hg, Ir, La, Mo, Nd, Ni, Pb, Pt, Ta, Ti, Th, W, Zn, Zr 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성될 수 있다.
상기 제1전극(130)의 일부 패턴 위에는 제1전극 패드(181)가 형성된다. 상기 제1전극 패드(181)는 상기 제1전극 재료 중에서 선택될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극 패드(181)는 하나의 칩에 단일개 또는 복수개 배치될 수 있으며, 이는 칩 크기에 따라 달라질 수 있다. 상기 제1전극 패드(181)는 상기 제1전극(130) 및 상기 제1도전형 반도체층(140)의 위에 배치되어 전기적으로 연결될 수 있다.
상기 제1전극(130) 및 상기 제1전극 패드(181)는 상기 제1도전형 반도체층(140)에 전원을 공급하는 제1전극부로 정의될 수 있다.
도 1내지 도 4를 참조하면, 상기 제1전극(130)은 적어도 하나의 가지 형태를 갖는 패턴으로 형성될 수 있다. 상기 제1전극(130)의 패턴은 서로 이격된 스트라이프 형상의 패턴으로 형성될 수 있다. 상기 제1전극 패드(181)는 상기 제1전극(130)의 일부로 구현할 수 있으며, 이 경우 상기 제1전극 패드(181)는 형성하지 않을 수 있다.
여기서, 복수개의 제1전극(130)이 서로 이격된 스트라이프 형상으로 배치된 경우, 복수개의 제1전극(130)을 서로 연결해 주기 위한 별도의 전극 패턴을 구비할 수 있다. 예를 들면, 복수개의 제1전극(130)을 서로 연결시켜 주는 전극 패턴을 형성하고 상기 제1전극 패드(181)를 형성시켜 줄 수 있다. 상기 전극 패턴의 형성 방법은 칩의 일측을 메사 에칭하여 복수개의 제1전극(130) 위에 형성하거나, 상기 제1전극 형성 과정에서 형성할 수 있다.
상기 제1전극(130)의 패턴 형상은 예들 들면, 직선형 패턴, 적어도 하나의 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴 형상 및 그 개수에 대해 한정하지는 않는다. 이러한 패턴 형상은 후술하여 구체적으로 설명하기로 한다.
상기 제1전극(130)은 상기 제1도전형 반도체층(140)의 아래에서 균일한 전원을 공급할 수 있어, 전류가 한 곳에 집중되는 것을 방지할 수 있다.
상기 제1전극 패드(181)는 상기 제1전극(130)을 통해 전원 공급을 원활하게 공급할 수 있는 위치 예컨대, 상기 제1전극(130) 패턴의 센터 부분 또는 에지 부분 등에 구성할 수 있다.
도 1 및 도 3을 참조하면, 상기 제1도전형 반도체층(140)은 상기 제1전극(130) 및 상기 질화물 반도체층(120)의 위에 형성된다. 상기 제1도전형 반도체층(140)은 단층 또는 다층으로 형성될 수 있다.
상기 제1도전형 반도체층(140)의 하부(142)는 상기 제1전극(130) 사이에 배치되고, 상기 질화물 반도체층(120) 위에 형성된다.
상기 제1도전형 반도체층(140)은 제1도전형 도펀트가 도핑된 반도체층으로 형성되며, 상기 제1전극(130)과 접촉된다. 상기 제1도전형 반도체층(140)이 N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
여기서, 상기 제1도전형 반도체층(140)의 하부(142)는 다른 반도체 예컨대, 언도프드 반도체층 또는/및 버퍼층으로 형성될 수 있으며, 또는 다른 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(130)은 상기 제1도전형 반도체층(140)의 아래에 배치되어, 제1극성의 전원을 균일하게 공급시켜 줄 수 있다. 여기서, 상기 제1전극(130)과 상기 제1도전형 반도체층(140) 사이에는 언도프드 반도체층이 형성될 수 있으며, 상기 언도프드 반도체층은 저항으로 작용되지 않는 두께 예컨대, 5um 이하로 형성될 수 있다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 3족-5족 화합물 반도체 재료를 이용하여 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있다. 예컨대 InGaN 우물층/GaN 장벽층 등으로 형성될 수 있다. 상기 활성층(150)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택되며, 예컨대, 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 선택적으로 포함할 수 있으며, 실시 예의 기술적 범위내에서 변경 가능하게 된다.
상기 제1도전형 반도체층(140)과 상기 활성층(150) 사이에는 제1도전형 클래드층이 형성될 수 있으며, 상기 제1도전형 클래드층은 N형 반도체층인 경우, N형 AlGaN층으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 반도체층을 포함하며, 단층 또는 다층으로 형성되며, 제2전극 접촉층으로 이용된다. 상기 제2도전형 반도체층(160)이 P형 반도체층인 경우, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, 제2도전형 도펀트는 P형 도펀트인 경우, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(160) 위에는 제3도전형 반도체층(미도시)이 형성될 수 있으며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
발광 구조물(165)은 상기 제1도전형 반도체층(140), 상기 활성층(150) 및 상기 제2도전형 반도체층(160)을 포함하거나, 상기 제3도전형 반도체층을 더 포함할 수 있다. 또한 상기 제1도전형 반도체층(140)은 P형 반도체층으로, 상기 제2도전형 반도체층(160)은 N형 반도체층으로 형성될 수 있다. 이에 따라 상기 발광 구조물(165)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 제2도전형 반도체층(160) 또는 제3도전형 반도체층 위에는 제2전극층(170)이 형성될 수 있다. 상기 제2전극층(170)은 입사되는 광을 투과시켜 주는 투명전극층 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), ZnO, RuOx, TiOx, IrOx, SnO2 중 적어도 하나로 형성될 수 있으며, 상기의 물질로 한정하지는 않는다.
또한 상기 제2전극층(170)은 입사되는 광을 반사시켜 주는 반사 전극층 예컨대, Al, Ag, Pd, Rh, Pt, Ir 등으로 형성될 수 있으며, 이는 플립 칩으로 탑재될 경우 입사되는 광을 반사시켜 줄 수 있다. 또한 상기 제2전극층(170)은 형성하지 않을 수 있으며, 이 경우 상기 제2도전형 반도체층(160) 위에 제2전극 패드(183)가 형성될 수 있다.
도 1 및 도 2를 참조하면, 상기 제2전극층(170) 위에는 제2전극 패드(183)가 형성될 수 있다.
상기 제1전극 패드(183)는 상기 제2전극층(170) 또는/및 상기 제2도전형 반도체층(160)에 직접 또는 간접적으로 접촉될 수 있다.
상기 제2전극층(170) 위에는 상기 제2전극 패드(183)로부터 분기된 제2전극(미도시)이 형성될 수 있다. 상기 제2전극은 소정의 패턴 예를 들면, 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴의 형상 및 그 개수에 대해 한정하지는 않는다. 이러한 패턴을 갖는 제2전극은 상기 제2도전형 반도체층(160)에 균일한 전원을 공급할 수 있어, 전류가 한 곳에 집중되는 것을 방지할 수 있다.
상기 제2전극 패드(183)는 하나 또는 복수개로 형성될 수 있으며, 그 재료는 예컨대, Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들의 혼합된 물질을 이용하여 형성될 수 있다. 상기 제1전극 패드(183) 및/또는 제2전극(미도시)은 제2도전형 반도체층(160)에 전원을 공급하는 제2전극부로 기능할 수 있다. 또한 상기 제2전극부에는 상기 제2전극층(170)이 포함될 수도 있다.
제1실시 예에 있어서, 상기 제1전극(130)은 상기 기판(110)과 상기 제1도전형 반도체층(140) 사이에 배치되고, 상기 제2전극부와 상기 제1전극(130)은 서로 대향되는 형태로 배치된다. 또한 제1전극(130)의 패턴은 발광 면적을 감소시키지 않고, 상기 활성층(150)의 하부에 배치될 수 있다. 이에 따라 반도체 발광소자(100)의 활성층(150)에는 전 영역을 통해 균일한 전원이 공급될 수 있으며, 광 효율을 개선시켜 줄 수 있다.
도 5 내지 도 11은 제1실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 5를 참조하면, 기판(110) 위에는 질화물 반도체층(120)이 형성된다. 상기
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 등에서 선택적으로 이용할 수 있으며, 소정 영역에 요철 패턴이 형성될 수 있다.
상기 기판(110) 위에는 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. 상기 반도체는 InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체로 구현될 수 있으며, 이러한 반도체 재료는 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 질화물 반도체층(120)은 버퍼층 및/또는 언도프드 반도체층(미도시)으로 형성될 수 있다. 상기 버퍼층은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 언도프드 반도체층은 상기 기판(110) 또는 상기 버퍼층 위에 형성될 수 있으며, undoped GaN계 반도체로 형성될 수 있다. 또한 상기 질화물 반도체층(120)은 제1도전형 도펀트가 도핑된 반도체로 구현될 수 있다.
도 5 및 도 6을 참조하면, 상기 질화물 반도체층(120) 위에는 복수개가 서로 이격된 제1전극(130)이 형성된다. 상기 제1전극(130)은 복수개의 스트라이프 형상으로 형성되며, 상기 제1전극(130)들의 간격(122)에는 상기 질화물 반도체층(120)이 노출되며, 그 노출된 부분을 통해 다른 반도체가 성장된다.
여기서, 상기 복수개의 제1전극(130)을 서로 연결시켜 주는 전극 패턴이 더 형성될 수 있으며, 이에 대해 한정하지는 않는다. 또한 제1전극(130)은 다른 패턴 예컨대, 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴의 형상 및 그 개수에 대해 한정하지는 않는다.
도 7을 참조하면, 상기 질화물 반도체층(120) 및 상기 제1전극(130)의 위에는 제1도전형 반도체층(140), 활성층(150) 및 제2도전형 반도체층(160)이 순차적으로 형성될 수 있다.
상기 제1도전형 반도체층(140)은 제1도전형 도펀트가 도핑된 반도체를 포함하며, 단층 또는 다층으로 형성되고, 제1전극 접촉층을 포함하게 된다. 상기 제1도전형 반도체층(140)은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
상기 제1도전형 반도체층(140)은 그 하부(142)가 상기 질화물 반도체층(120) 위에 성장되어 상기 제1전극(130)의 사이에 형성되고, 성장 시간에 따라 상기 제1전극(130)의 상면으로 연장된다. 상기 제1전극(130)은 상기 제1도전형 반도체층(140)의 아래에 전기적으로 연결될 수 있다.
여기서, 상기 제1도전형 반도체층(140)의 하부(142)는 다른 반도체 예컨대, 언도프드 반도체층 또는/및 버퍼층으로 형성될 수 있으며, 또는 다른 반도체 재료로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 제1도전형 반도체층(140)과 상기 제1전극(130) 사이에는 언도프드 반도체층이 형성될 수 있으며, 그 두께는 저항 범위에 따라 달라질 수 있다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 3족-5족 화합물 반도체를 이용하여 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있으며, 예컨대 InGaN 우물층/GaN 장벽층 등으로 형성될 수 있다. 상기 활성층(150)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택되며, 예를 들면, 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 선택적으로 포함할 수 있으며, 실시 예의 기술적 범위내에서 변경 가능하게 된다.
상기 제1도전형 반도체층(140)과 활성층(150) 사이에는 제1도전형 클래드층이 형성될 수 있으며, 상기 제1도전형 클래드층은 N형 반도체층인 경우, N형 AlGaN층으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 반도체층이 적어도 한 층으로 형성되며, 제2전극 접촉층을 포함하게 된다. 상기 제2도전형 반도체층(160)은 P형 반도체층인 경우, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, 제2도전형 도펀트는 P형 도펀트인 경우, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(170) 위에는 제3도전형 반도체층(미도시)이 형성될 수 있으며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제3도전형 반도체층은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
발광 구조물(165)은 상기 제1도전형 반도체층(140), 활성층(150) 및 제2도전형 반도체층(160)을 포함하거나 상기 제3도전형 반도체층을 더 포함할 수 있다. 또한 상기 제1도전형 반도체층(140)은 P형 반도체층, 상기 제2도전형 반도체층(160)은 N형 반도체층으로 형성될 수 있다. 상기 발광 구조물(165)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 8을 참조하면, 상기 제2도전형 반도체층(170) 또는 상기 제3도전형 반도체층의 위에는 제2전극층(170)이 형성된다. 상기 제2전극층(170)은 입사되는 광을 투과시켜 주는 투명전극층 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), ZnO, RuOx, TiOx, IrOx, SnO2 중 적어도 하나로 형성될 수 있으며, 상기의 물질로 한정하지는 않는다.
또한 상기 제2전극층(170)은 입사되는 광을 반사시켜 주는 반사 전극층 예컨대, Al, Ag, Pd, Rh, Pt, Ir 등으로 형성될 수 있으며, 이는 플립 칩으로 탑재될 경우 입사되는 광을 반사시켜 줄 수 있다. 또한 상기 제2전극층(170)은 형성하지 않을 수 있다.
도 9는 도 8의 다른 측면에서의 메사 에칭 과정을 나타낸 도면이다.
도 8 및 도 9를 참조하면, 상기 제2전극층(170)의 개구부(172)는 상기 제2전극층(170)의 형성시 마스크 패턴을 이용하여 형성하거나, 상기 제2전극층(170)의 형성 후 에칭 과정을 통해 상기 개구부(172)를 형성할 수 있다.
메사 에칭 과정에 의해 상기 제1도전형 반도체층(140)의 하부 및 상기 제1전극(130)의 일부 패턴을 노출시켜 준다. 상기 메사 에칭 과정은 건식 또는/및 습식 에칭 방식을 이용할 수 있다. 여기서, 상기 메사 에칭 영역에는 상기 제2전극층(170)이 형성되거나 형성되지 않을 수 있으며, 이에 대해 한정하지는 않는다.
도 10 및 도 11을 참조하면, 상기 제1전극(130) 위에는 제1전극 패드(181)를 형성하고, 상기 제2전극층(170) 위에는 제2전극 패드(183) 또는 제2전극 패드를 갖는 소정 패턴의 제2전극(미도시)을 형성하게 된다.
상기 제1전극 패드(181)는 상기 제1전극(130)의 일부 패턴 위에 형성되거나, 상기 제1전극(130) 및 상기 제1도전형 반도체층(140)의 하부(142) 위에 형성될 수 있다. 상기 제1전극 패드(181)는 상기 제1전극 재료로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극 패드(183)는 상기 제2전극층(170)의 개구부를 통해 형성되며, 상기 제2전극층(170) 및 상기 제2도전형 반도체층(160)에 전기적으로 접촉된다. 상기 제2전극 패드(183), 제2전극, 상기 제2전극층(170)은 상기 제2도전형 반도체층(160)에 전원을 공급하는 제2전극부로 기능하게 된다.
또한 상기 제2전극의 패턴 형상은 예들 들면, 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴 형상 및 그 개수에 대해 한정하지는 않는다.
상기 제1전극패드(181) 및 상기 제2전극패드(183)는 칩의 크기에 따라 한 개 또는 복수개로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(130)은 상기 기판(110)과 상기 제1도전형 반도체층(140) 사이에 배치되고, 상기 제2전극부와 상기 제1전극(130)은 서로 대향되는 형태로 배치된다. 또한 제1전극(130)의 패턴은 발광 면적을 감소시키지 않고, 상기 활성층(150)의 하부에 배치될 수 있다.
반도체 발광소자(100)는 상기 제1전극패드(181)에 제1극성의 전원이 공급되고, 상기 제2전극패드(183)에 제2극성의 전원이 공급된다. 상기 제1극성의 전원은 상기 제1전극(130)에 의해 균일한 분포로 상기 활성층(150)에 공급된다. 또한 상기 제2극성의 전원은 상기 제2전극층(170)에 의해 상기 활성층(150)에 균일한 분포로 공급된다. 또한 상기 제2전극이 소정의 패턴으로 분기된 경우, 상기 제2극성의 전원은 분산시켜 줄 수 있다.
이에 따라 반도체 발광소자(100)의 활성층(150)에는 전 영역을 통해 균일한 전원이 공급될 수 있으며, 광 효율을 개선시켜 줄 수 있다.
도 12 내지 도 16은 제1실시 예에 따른 제1전극의 변형 예를 나타낸 도면이다.
도 12를 참조하면, 제1전극(131)은 질화물 반도체층(120) 위에 배치되거나, 상기 질화물 반도체층(120) 사이에 배치될 수 있다. 상기 제1전극(131)은 몸체부(131A)와 가지부(131B)를 포함하며, 상기 몸체부(131A)에는 다지창 형상으로 가지부(131B)가 분기되고 서로 이격된다.
여기서, 상기 제1전극(131) 사이에 상기 질화물 반도체층(120)이 형성되는 경우, 상기 제1전극(131)을 형성한 후 상기 질화물 반도체층(120)을 소정 두께로 형성할 수 있다. 또한 상기 질화물 반도체층(120)의 제1전극 패턴 이외의 영역에 형성한 후 상기 질화물 반도체층(120) 사이에 제1전극(131)을 형성할 수 있다. 이 경우, 상기 제1전극(131) 및 상기 질화물 반도체층(120)은 상기 기판 위에 배치될 수 있다.
도 13을 참조하면, 제1전극(132)은 복수개가 메쉬 형상을 갖는 구멍(132A)이 형성된 구조이다. 상기 구멍(132A)을 통해 다른 반도체가 성장될 수 있다.
상기 제1전극(132)의 구멍(132A)은 원형 또는 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(132)의 아래에는 질화물 반도체층(120)이 형성될 수 있다. 또한 상기 질화물 반도체층(120)은 상기 제1전극(132)의 구멍(132)을 통해 재 성장될 수 있으며, 상기 제1전극(132)의 표면에도 형성될 수 있다.
도 14를 참조하면, 제1전극(133)은 라인 형상의 전극(133A)과 2지창 형상의 전극(133C) 사이에 중간 전극(133B)을 배치하여 서로 연결시켜 준 패턴이다.
상기 라인 형상의 전극(133A)은 일측에 배치되고, 2지창 형상의 전극(133C)은 양단으로 분기된 형상이며, 상기 중간 전극(133B)은 두 전극(133A,133C)을 서로 연결시켜 준다.
도 15를 참조하면, 제1전극(134)는 칩 테두리를 따라 배치된 다각형 형상의 전극(134)과, 상기 다각형 형상의 전극(134)의 각 변의 중심에서 내측 방향으로 분기된 전극(134B)을 포함한다.
도 16을 참조하면, 제1전극(135)는 칩 테두리를 따라 배치된 다각형 형상의 전극(135)과, 상기 다각형 형상의 전극(134)의 내측에 십자형으로 배치된 전극(135B)을 포함한다.
도 12 및 도 16에 도시된 바와 같이, 상기 제1전극(132~135)의 패턴 형상이나 분기된 가지 전극의 개수는 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다.
도 17은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 18은 도 17의 D-D 측 단면도다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 발광소자(101)는 기판(110), 질화물 반도체층(120), 제1전극(136), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160), 제2전극층(170), 제1전극패드(181) 및 제2전극패드(183)를 포함한다.
상기 기판(110) 위에는 제1전극(136) 및 상기 질화물 반도체층(120)이 배치된다. 도 18과 같이 상기 제1전극(136)은 다지창 형상의 가지부(136A)와 몸체부(136B)로 이루어진 패턴을 갖고 상기 기판(110) 위에 형성될 수 있으며, 상기 제1전극(135) 사이에는 상기 질화물 반도체층(120)이 형성될 수 있다. 상기 질화물 반도체층(120)은 버퍼층, 언도프드 반도체층, 제1도전형 도펀트가 도핑된 반도체층 중에서 적어도 한 층으로 형성될 수 있다.
여기서, 상기 제1전극(136)과 상기 질화물 반도체층(120)의 형성 순서는 서로 변경될 수 있으며, 이는 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 질화물 반도체층(120)의 두께(T1)는 상기 제1전극(136)의 두께와 동일하거나 다를 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(136)의 패턴 형상은 상기 제1실시 예에 제시된 형상 중에서 선택적으로 적용할 수 있다.
상기 제1전극(136)과 상기 질화물 반도체층(120)의 위에는 제1도전형 반도체층(140)이 형성되거나, 소정 두께(예: 5um) 이하의 언도프드 반도체층(미도시)이 형성될 수 있다.
상기 제1전극패드(181)는 상기 제1전극(136), 또는 상기 제1전극(136)과 상기 질화물 반도체층(120) 위에 형성될 수 있다.
도 19는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제3실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 19를 참조하면, 반도체 발광소자(102)는 기판(110), 질화물 반도체층(120), 제1전극(137), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160), 제2전극층(170), 제1전극패드(181) 및 제2전극패드(183)를 포함한다.
상기 기판(110) 위에는 제1전극(137) 및 상기 질화물 반도체층(120)이 배치된다. 상기 제1전극(137)은 다지창 형상의 패턴을 갖고 상기 기판(110) 위에 형성될 수 있으며, 상기 제1전극(135) 사이에는 상기 질화물 반도체층(120)이 형성될 수 있다.
여기서, 상기 질화물 반도체층(120)은 버퍼층, 언도프드 반도체층, 제1도전형 도펀트가 도핑된 반도체층 중에서 적어도 한 층으로 형성될 수 있다.
여기서, 상기 제1전극(137)과 상기 질화물 반도체층(120)의 형성 순서는 서로 변경될 수 있으며, 이는 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 제1전극(137)의 두께(T2)는 상기 질화물 반도체층(120)보다 두껍게 형성될 수 있으며, 이 경우 상기 제1도전형 반도체층(140)과의 접촉 면적은 제2실시 예에 비해 증가될 수 있다. 상기 제1전극(137)의 패턴 형상은 상기 제1실시 예에 제시된 형상 중에서 선택적으로 적용할 수 있다.
또한 상기 제1전극(137)과 상기 질화물 반도체층(120)의 위에는 제1도전형 반도체층(140)이 형성되거나, 소정 두께(예: 5um) 이하의 언도프드 반도체층(미도시)이 형성될 수 있다.
상기 제1전극패드(181)는 상기 제1전극(136), 또는 상기 제1전극(136)과 상기 제1도전형 반도체층(140) 위에 형성될 수 있다.
도 20은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 발광소자(103)는 제1전극(130), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160), 제2전극층(191), 전도성 지지부재(193), 제2전극패드(181)을 포함한다.
상기 제2전극층(191)은 상기 제2도전형 반도체층(160) 위에 형성되며, 반사 전극 재료 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 상기 제2전극층(191)과 상기 제2도전형 반도체층(130) 사이에는 복수개의 패턴으로 이루어진 오믹 접촉층(미도시)이 형성될 수 있으며, 상기 오믹 접촉층은 ITO(Indium Tin Oxide), IZO(Indium zinc oxide), AZO(Aluminum Zinc Oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), ATO(antimony tin oxide) 등의 재료 중에서 적어도 하나를 포함한다.
상기 제2전극층(191)은 제2극성의 전원을 발광구조물(165)에 안정적으로 공급하는 전극으로 기능하게 된다. 여기서, 상기 제2전극층(191)은 상기 제2도전형 반도체층(160)에 쇼트키 접촉 또는 오믹 접촉될 수 있다. 또한 상기 오믹 접촉층이 존재할 경우, 상기 오믹 접촉층과 상기 제2전극층의 전기적인 저항이 다르기 때문에, 상기 제2도전형 반도체층(160)으로 공급되는 전류를 분산시켜 줄 수 있다.
상기 전도성 지지부재(193)는 구리, 금, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 여기서, 상기 제2전극층(191)은 예컨대, 스퍼터링 방식으로 형성될 수 있으며, 상기 전도성 지지부재(193)는 예컨대, 도금 방식 또는 접착 방식으로 형성될 수 있으며, 이러한 형성 방법은 실시 예의 기술적 범위 내에서 변경될 수 있다.
이후, 상기 제1도전형 반도체층(140)의 아래의 기판(도 3의 110)을 제거하게 된다. 이 경우, 상기 기판(110)이 위로 향하도록 배치한 후, 상기 기판을 물리적 또는/및 화학적 방식으로 제거하게 된다. 상기 물리적 방식은 상기 기판에 일정 파장의 레이저를 조사하는 LLO(Laser Lift Off) 방식으로 제거하게 되며, 화학적 방식은 상기 기판 위의 질화물 반도체층을 에칭 액으로 제거하게 된다.
그리고, 상기 제1도전형 반도체층(140) 및 상기 제1전극(130) 아래에 배치된 질화물 반도체층(도 3의 120)은 습식 에칭 방식으로 제거하거나, 연마 방식으로 제거할 수 있다. 또한 상기 질화물 반도체층은 제1도전형 반도체인 경우, 제거하지 않을 수 있다.
그리고 상기 기판 및 상기 언도프드 반도체층이 제거되면, 상기 제1도전형 반도체층(140) 및 상기 제1전극(130)의 아래가 노출된다. 이때 칩 아래에 대해 ICP/RCE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
상기 제1도전형 반도체층(140)의 아래에는 제1전극패드(181)를 형성하게 된다. 상기 제1전극 패드(181)는 상기 제1전극(181)의 아래에 형성되거나, 상기 제1전극(181) 및 상기 제1도전형 반도체층(140)의 하부(142)의 아래에 접촉될 수 있다.
도 21은 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제5실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 21을 참조하면, 반도체 발광소자(104)는 기판(110), 질화물 반도체층120), 제1전극(130), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160), 제2전극층(170), 제1전극층(182) 및 제2전극패드(183)을 포함한다.
상기 기판(110) 및 상기 질화물 반도체층(120)의 센터 영역에는 홈(115)이 형성되며, 상기 홈(115)은 경사진 둘레를 갖고, 상기 제1전극(130)의 아래가 노출되는 형태로 형성된다.
상기 제1전극층(182)은 상기 제1전극(130)에 접촉되는 전극 접촉부(182C), 상기 홈(115)의 둘레에 배치된 경사부(182B), 상기 기판(110)의 바닥면에 배치된 바텀부(182A)를 포함한다. 상기 전극 접촉부(182C)는 상기 제1전극(130) 및 상기 제1도전형 반도체층(140)의 하부(142)에 전기적으로 접촉될 수 있다.
상기 제1전극층(182)는 바텀부(182A)를 통해 제1극성의 전원을 공급하면, 상기 경사부(182B) 및 상기 전극 접촉부(182C)를 거쳐 상기 제1전극(130)으로 공급된다.
상기 제2전극층(170)은 투명전극층으로 구현될 수 있다. 상기 제1전극층(182)은 반사전극층으로 구현될 수 있다. 여기서, 상기 제1전극(130) 및 상기 제1전극층(182)는 제1전극부로 정의될 수 있다.
상기 제1전극층(182)은 칩 하부에서 입사되는 광을 반사시켜 줄 수 있으며, 그 재료는 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 이때 상기 제1전극층(182)의 경사부(182B)는 경사진 구조에 의해 입사되는 광의 지향각을 개선시켜 줄 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 또한 상기 각 실시 예의 기술적 특징은 다른 실시 예에 적용될 수 있으며, 각 실시 예의 특징으로 한정하지는 않는다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 LED와 같은 반도체 발광소자를 제공한다.
실시 예는 반도체 발광소자의 광 효율 및 ESD를 개선시켜 줄 수 있다.

Claims (15)

  1. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 활성층;
    상기 활성층 위에 제2도전형 반도체층;
    상기 제1도전형 반도체층의 아래에 소정 형상의 패턴을 포함하는 제1전극;
    상기 제1전극의 패턴 사이에 질화물 반도체층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 질화물 반도체층은 3족-5족 화합물 반도체를 포함하는 버퍼층 및 언도프드 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  3. 제1항에 있어서, 상기 질화물 반도체층은 제1도전형 도펀트가 도핑된 반도체층을 포함하는 반도체 발광소자.
  4. 제3항에 있어서, 상기 질화물 반도체층의 아래에 언도프드 반도체층, 버퍼층, 및 기판 중 적어도 하나를 포함하는 반도체 발광소자.
  5. 제1항에 있어서, 상기 제1전극의 일부 패턴의 위 또는 아래에 전기적으로 연결된 제1전극 패드를 포함하는 반도체 발광소자.
  6. 제1항에 있어서, 상기 제2도전형 반도체층 위에 N형 반도체층, 투명 또는 반사 전극층, 제2전극 중 적어도 하나를 포함하는 반도체 발광소자.
  7. 제1항에 있어서, 상기 제1전극은 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 및 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함하는 반도체 발광소자.
  8. 제1도전형 반도체층;
    상기 제1도전형 반도체층의 아래에 소정 형상의 패턴을 포함하는 제1전극;
    상기 제1전극의 아래에 질화물 반도체층;
    상기 제1도전형 반도체층 위에 활성층;
    상기 활성층 위에 제2도전형 반도체층; 및
    상기 제2도전형 반도체층 위에 제2전극부를 포함하는 반도체 발광소자.
  9. 제8항에 있어서, 상기 질화물 반도체층은 상기 제1도전형 도펀트가 도핑된 반도체층, 언도프드 반도체층 또는 버퍼층을 포함하는 반도체 발광소자.
  10. 제8항에 있어서, 상기 제1전극의 패턴 사이에는 상기 제1도전형 반도체층의 하부 또는 상기 질화물 반도체층이 형성되는 반도체 발광소자.
  11. 제8항에 있어서, 상기 제2전극부는 상기 제2도전형 반도체층 위에 제2전극층; 상기 제2전극층 및/또는 상기 제2도전형 반도체층에 전기적으로 연결된 제2전극 패드; 상기 제2전극 패드로부터 가지 형상의 패턴으로 분기된 제2전극을 포함하는 반도체 발광소자.
  12. 제8항에 있어서, 상기 제1전극은 적어도 한 가지 형상의 패턴으로 분기되며,
    상기 제1전극의 일부 패턴의 위 또는 아래에 제1전극 패드를 포함하는 반도체 발광소자.
  13. 제8항에 있어서, 상기 질화물 반도체층의 아래에 기판; 상기 질화물 반도체층 및 상기 기판의 소정 영역에 경사진 홈; 상기 기판 아래에서 상기 홈을 통해 상기 제1전극에 전기적으로 접촉된 제1전극층을 포함하는 반도체 발광소자.
  14. 제8항에 있어서, 상기 제2전극부는 반사 전극층 및 상기 반사 전극층 위에 전도성 지지부재를 포함하며,
    상기 제1전극의 일부 패턴의 아래에 배치된 제1전극 패드를 포함하는 반도체 발광소자.
  15. 제11항에 있어서, 상기 제1전극 및 상기 제2전극은 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 및 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함하는 반도체 발광소자.
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