WO2010018946A2 - 반도체 발광소자 및 그 제조방법 - Google Patents

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emitting structure
electrode
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    • H—ELECTRICITY
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    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer

Definitions

  • the embodiment relates to a semiconductor light emitting device and a method of manufacturing the same.
  • the III-V nitride semiconductors include optical devices including blue / green light emitting diodes (LEDs), high-speed switching devices such as metal semiconductor field effect transistors (MOSFETs) and hetero junction field effect transistors (HEMTs), and light sources for lighting or display devices. It has been applied in various ways.
  • the light emitting device using the group III nitride semiconductor has a direct transition band gap corresponding to the region from visible light to ultraviolet light, and high efficiency light emission can be realized.
  • the nitride semiconductor is mainly used as a light emitting diode (LED) or a laser diode (LD), and research for improving a manufacturing process or light efficiency has been continued.
  • LED light emitting diode
  • LD laser diode
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, which enable the chip light emitting unit to be divided into a plurality of light emitting regions.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, which can improve external quantum efficiency through a plurality of light emitting regions.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, which form a structure dividing groove having a depth dividing an inner side of a light emitting structure into a plurality of regions to emit light through the plurality of divided regions.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, which may improve an electrical reliability by disposing an ohmic contact layer and / or an outer protective layer inside the light emitting structure and the second electrode layer.
  • a semiconductor light emitting device the second electrode layer; A light emitting structure including a plurality of compound semiconductor layers under the second electrode layer; At least one split groove dividing an inner region of lower layers of the light emitting structure into a plurality of regions; And a first electrode under the light emitting structure.
  • a semiconductor light emitting device may include a second electrode layer including a reflective electrode; An ohmic contact layer under the second electrode layer; A light emitting structure including a plurality of compound semiconductor layers including a second conductive semiconductor layer under the ohmic contact layer; A plurality of dividing grooves dividing an inner side of lower layers of the light emitting structure into a plurality of regions; And a first electrode under the divided region of the light emitting structure.
  • a method of manufacturing a semiconductor light emitting device may include forming a light emitting structure including a plurality of compound semiconductor layers on a substrate; Forming an ohmic contact layer on the light emitting structure; Forming a second electrode layer on the ohmic contact layer; Separating the substrate from the light emitting structure; Forming a plurality of divided grooves for dividing the inner region of the light emitting structure into a plurality of light emitting regions; And forming a first electrode under the light emitting structure.
  • the embodiment can improve the external quantum efficiency through the plurality of light emitting regions.
  • the embodiment may improve chip yield by disposing an ohmic contact layer and / or a protective layer between the light emitting structure and the second electrode layer.
  • the embodiment can improve the electrical reliability of the semiconductor light emitting device.
  • FIG. 1 is a side cross-sectional view illustrating a semiconductor light emitting device according to a first embodiment.
  • FIG. 2 is a plan view of FIG. 1.
  • 3 to 11 are views illustrating a manufacturing process of the semiconductor light emitting device according to the first embodiment.
  • FIG. 12 is a side cross-sectional view illustrating a semiconductor light emitting device according to a second embodiment.
  • FIG. 13 is a plan view of FIG. 12.
  • each layer may be described with reference to the drawings, and the thickness of each layer is described as an example and is not limited to the thickness of the drawings.
  • each layer, region, pattern, or structure is described as being formed “on” or “under” a substrate, each layer (film), region, pad, or pattern. Where “on” and “under” include both “directly” and “indirectly”.
  • FIG. 1 is a side cross-sectional view illustrating a semiconductor light emitting device according to a first embodiment
  • FIG. 2 is a plan view of FIG. 1.
  • the semiconductor light emitting device 100 may include a light emitting structure 105, a first electrode 112, a protective layer 140, an ohmic contact layer 150, a second electrode layer 160, and a conductive structure. It includes a support member 170.
  • the semiconductor light emitting device 100 may include an LED using a compound semiconductor, for example, a compound semiconductor of Group III-Group 5 elements, and the LED may be a colored LED or a UV LED emitting light such as blue, green, or red. have.
  • the emission light of the LED may be implemented in various ways within the technical scope of the embodiment.
  • the light emitting structure 105 includes a first conductive semiconductor layer 110, an active layer 120, and a second conductive semiconductor layer 130.
  • the first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the first conductive type is an N type semiconductor
  • the first conductive type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first electrode 180 may be formed in a predetermined pattern under the first conductive semiconductor layer 110.
  • a roughness pattern may be formed on the bottom surface of the first conductive semiconductor layer 110.
  • the active layer 120 may be formed on the first conductive semiconductor layer 110, and the active layer 120 may be formed in a single or multiple quantum well structure.
  • the active layer 120 may be formed in a period of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer, using a compound semiconductor material of Group III-V elements.
  • a conductive clad layer may be formed on or under the active layer 120, and the conductive clad layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 130 is formed on the active layer 120, and is a compound semiconductor of a Group III-V group element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN. , AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like.
  • the second conductive type is a P type semiconductor
  • the second conductive type dopant includes a P type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the second conductive semiconductor layer 130 may be formed to a thickness of 500 kV to 3000 kV.
  • the light emitting structure 105 may include an N-type semiconductor layer or a P-type semiconductor layer on the second conductive semiconductor layer 120.
  • the first conductive semiconductor layer 110 may be a P-type semiconductor layer
  • the second conductive semiconductor layer 130 may be implemented as an N-type semiconductor layer.
  • the light emitting structure 105 may include at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.
  • An ohmic contact layer 150 may be formed on the second conductive semiconductor layer 130, and a protective layer 140 may be formed on an outer circumference of the ohmic contact layer 150.
  • the ohmic contact layer 150 may be formed in a layer or a plurality of patterns, and may be in ohmic contact with the second conductive semiconductor layer 130. When the ohmic contact layer 150 has a plurality of patterns, the second conductive semiconductor layer 130 may directly contact the ohmic contact layer 150 and the second electrode layer 160 having different ohmic characteristics. Can be.
  • the ohmic contact layer 150 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), and indium gallium (IGTO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium zinc tin oxide
  • IAZO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium
  • tin oxide aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO It may include.
  • the ohmic contact layer 150 may be formed to have a thickness of about 10 ⁇ m to about 1 ⁇ m, but is not limited thereto.
  • the protective layer 140 may be formed of an insulating material or a transparent conductive material.
  • the insulating material is, for example, SiOx, SiNx, Al 2 O 3 , TiO 2
  • the light transmissive conductive material may be used, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc oxide (IGZO).
  • ITO Indium gallium tin oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • GZO gallium zinc oxide
  • IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au It may include at least one of / ITO.
  • the protective layer 140 is formed in a ring shape, a ring shape, or a frame shape along an outer circumference of the upper surface of the second conductive semiconductor layer 130. In this case, an inner end of the protective layer 140 is formed on the upper surface of the second conductive semiconductor layer 130, and an outer end is exposed to the outside of the light emitting structure 105.
  • the protective layer 140 may be formed to a thickness of 0.1 ⁇ 2um, it can be changed within the technical scope of the embodiment.
  • the thickness of the protective layer 140 spaces the gap between the second electrode layer 160 and the light emitting structure 105, thereby improving the electrical short problem on the outer wall of the light emitting structure 105. have.
  • the outer portion 103 of the light emitting structure 105 is a space etched around the structure, the upper surface of the protective layer 140 may be exposed. Accordingly, there is an effect of moving the light emitting structure 105 to the inside of the chip. In this case, an interval between the light emitting structure 105 and the second electrode layer 160 may be further spaced apart.
  • a second electrode layer 160 is formed on the ohmic contact layer 150 and the protective layer 140, and a conductive support member 170 is formed on the second electrode layer 160.
  • the second electrode layer 160 may be formed of a material consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a combination thereof.
  • the conductive support member 170 functions as a base substrate of the chip and is used as a path for supplying power of the second polarity.
  • the second electrode layer 160 and / or the conductive support member 170 may be formed in a layer or a plurality of patterns.
  • the conductive support member 170 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and a carrier wafer (eg, Si, Ge, GaAs, ZnO, Sic, etc.) may be implemented.
  • the conductive support member 170 may be formed in an electroplating method or a sheet form, but is not limited thereto.
  • the conductive support member 170 may have a thickness of 30 ⁇ m to 150 ⁇ m, but is not limited thereto.
  • the structure dividing groove 135 is formed inside the light emitting structure 105.
  • the structure dividing groove 135 is formed in a groove shape having a predetermined depth from a lower end of the first conductive semiconductor layer 110 to a part of the second conductive semiconductor layer 130.
  • the width of the structure dividing groove 135 may be formed to 0.1um ⁇ 100um.
  • the depth D1 of the structure dividing groove 135 is deeper than the bottom position D2 of the second conductive semiconductor layer 130 and lower than the top position D3 of the ohmic contact layer 150.
  • the ohmic contact layer 150 may be disposed between the structure dividing groove 135 and the second electrode layer 160 to solve a problem according to the etching depth of the structure dividing groove 135.
  • the first electrode 112 may be formed in a predetermined pattern on the lower surface of the first conductive semiconductor layer 110 and may be disposed around the structure division groove 135.
  • a plurality of structure division grooves 135 are disposed in an inner region of the first conductive semiconductor layer 110, and the structure division grooves 135 are the first conductive semiconductor layer 110. It may be formed in a form that does not separate into two.
  • the structure division groove 135 may have a straight shape, a curved shape (eg, L and V), branched branches, a multi-window shape (eg, E, F), and an open letter shape (eg, Y, N, or M). , V, T, W, X, Z, C, H, K, etc.), but are not limited thereto.
  • the plurality of structure separation grooves 135 may be parallel to each other or may not be parallel to each other, and may be spaced apart from each other at regular or irregular intervals.
  • the light emitting structure 105 may be divided into a plurality of light emitting regions by the structure dividing groove 135.
  • the first electrode 112 may be disposed in each of the divided regions of the first conductive semiconductor layer 110, and may be disposed along one side, the other side, or the circumference of the region divided by the structure division groove 135. .
  • the first electrode 112 is a variety of patterns, for example, polygonal pattern, circular pattern, curved pattern, straight pattern, multi-window pattern, curved pattern, letter shape (for example, O, T, Y, D, B , X, Z, U, P, L, K. M, N and the like).
  • the light emitting structure 105 may be divided into a plurality of light emitting regions, thereby minimizing light scattering in the device to improve light efficiency. In addition, by emitting light through the plurality of light emitting regions, the external quantum efficiency may be improved.
  • 3 to 10 are views illustrating a process of manufacturing a semiconductor light emitting device according to the embodiment.
  • the substrate 101 is loaded onto growth equipment, and a compound semiconductor of group 2 to 6 elements may be formed in a layer or pattern form thereon.
  • the semiconductor light emitting device may be formed by a growth device, and the growth device may be an electron beam evaporator, a physical vapor deposition (PVD), a chemical vapor deposition (CVD), a plasma laser deposition (PLD), or a dual-type dual vapor deposition device.
  • the growth device may be an electron beam evaporator, a physical vapor deposition (PVD), a chemical vapor deposition (CVD), a plasma laser deposition (PLD), or a dual-type dual vapor deposition device.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • PLD plasma laser deposition
  • dual-type dual vapor deposition device a dual-type dual vapor deposition device.
  • Thermal evaporator (sputtering), metal organic chemical vapor deposition (MOCVD) can be formed, but is not limited to such equipment.
  • the substrate 101 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , a conductive substrate, and GaAs.
  • An uneven pattern may be formed on the upper surface of the substrate 101.
  • a layer or a pattern using a compound semiconductor of Group 2 to 6 elements is formed on the substrate 101, for example, at least one of a ZnO layer (not shown), a buffer layer (not shown), and an undoped semiconductor layer (not shown). It may be formed.
  • the buffer layer or the undoped semiconductor layer may be formed using a compound semiconductor of group III-V group elements, and the buffer layer may reduce the difference in lattice constant with the substrate, and the undoped semiconductor layer may not be doped. It may be formed of a GaN-based semiconductor.
  • a plurality of compound semiconductor layers is formed on the substrate 101.
  • a first conductive semiconductor layer 110 is formed on the substrate 101, an active layer 120 is formed on the first conductive semiconductor layer 110, and a second conductive semiconductor layer is formed on the active layer 120. 130 is formed.
  • the first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the first conductive type is an N type semiconductor
  • the first conductive type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto.
  • An active layer 120 is formed on the first conductive semiconductor layer 110, and the active layer 120 may be formed as a single quantum well structure or a multi quantum well structure.
  • the active layer 120 may be formed in a period of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer, using a compound semiconductor material of Group III-V elements.
  • a conductive clad layer may be formed on or under the active layer 120, and the conductive clad layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 130 is formed on the active layer 120, and the second conductive semiconductor layer 130 is a compound semiconductor of a Group 3-5 element doped with a second conductive dopant.
  • a second conductive dopant GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like.
  • the second conductive type dopant includes a P type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first conductive semiconductor layer 110, the active layer 120, and the second conductive semiconductor layer 130 may be defined as light emitting structures.
  • a third conductive semiconductor layer for example, an N-type semiconductor layer or a P-type semiconductor layer, may be formed on the second conductive semiconductor layer 130. Accordingly, at least one of the N-P junction, the P-N junction, the N-P-N junction, and the P-N-P junction structure may be formed in the light emitting structure.
  • a protective layer 140 is formed outside the upper surface of the second conductive semiconductor layer 130, and the protective layer 140 may be formed of an insulating material or a transparent conductive material.
  • the insulating material is, for example, SiOx, SiNx, Al 2 O 3 , TiO 2
  • the light transmissive conductive material may be used, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc oxide (IGZO).
  • ITO Indium gallium tin oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • GZO gallium zinc oxide
  • IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au It may include at least one of / ITO.
  • the protective layer 140 may be formed in a ring shape, a ring shape, or a frame shape around an outer circumference of the upper surface of the second conductive semiconductor layer 130.
  • the thickness of the protective layer 140 may be formed to a thickness of 0.1 ⁇ 2um, but is not limited thereto.
  • an ohmic contact layer 150 is formed on an inner side of the second conductive semiconductor layer 130.
  • the ohmic contact layer 150 may be formed in a layer or a plurality of patterns, and may be in ohmic contact with the second conductive semiconductor layer 130.
  • the ohmic contact layer 150 may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO (IGTO). among indium gallium tin oxide (AZO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO It may include at least one.
  • the ohmic contact layer 150 may be formed on the second conductive semiconductor layer 130, and then the protective layer 140 may be formed, but the forming order is not limited thereto.
  • a second electrode layer 160 is formed on the passivation layer 140 and the ohmic contact layer 150, and the second electrode layer 160 includes Ag, Ni, Al, Rh, It may optionally be formed from materials consisting of Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf and optional combinations thereof.
  • a conductive support member 170 having a predetermined thickness is formed on the second electrode layer 160, and the conductive support member 170 functions as a base substrate of the chip and is used as a path for supplying second polarity power.
  • the second electrode layer 160 and / or the conductive support member 170 may be formed in a layer or a plurality of patterns.
  • the second electrode layer 160 may directly contact the second conductive semiconductor layer 130. Accordingly, current efficiency may be improved on the second conductive semiconductor layer 130 by using a difference in ohmic resistance between the second electrode layer 160 and the ohmic contact layer 150.
  • the conductive support member 170 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and a carrier wafer (eg, Si, Ge, GaAs, ZnO, Sic, etc.) may be implemented.
  • the conductive support member 170 may be formed in an electroplating method or a sheet form, but is not limited thereto.
  • the conductive support member 170 may have a thickness of 30 ⁇ m to 150 ⁇ m, but is not limited thereto.
  • the substrate 101 is removed after the conductive support member 170 is positioned at the base.
  • the removal method of the substrate 101 may be removed using a physical or / and chemical method.
  • the physical method may remove the substrate 101 by irradiating a laser of a predetermined wavelength through the substrate 101 (LLO: Laser Lift Off).
  • the chemical method may separate the substrate by removing a semiconductor layer (eg, a buffer layer) between the substrate 101 and the first conductive semiconductor layer 110 by a wet etching method.
  • the surface of the first conductive semiconductor layer 110 from which the substrate 101 is removed may be polished by an inductively coupled plasma / reactive ion etching (ICP / RIE) method.
  • ICP / RIE inductively coupled plasma / reactive ion etching
  • the ohmic contact layer 150 and the second electrode layer 160 may strengthen the adhesive force between the second conductive semiconductor layer 130 and the conductive support member 170 to protect from external shock. .
  • the layers 150 and 160 between the second conductive semiconductor layer 130 and the conductive support member 170 may reduce the impact caused by the substrate removing process. Accordingly, the electrical reliability of the semiconductor light emitting device can be improved.
  • the outer portion 103 of the first conductive semiconductor layer 110 to the second conductive semiconductor layer 130 may be etched and removed by a mesa etching process.
  • the outer part 103 has an effect of moving the semiconductor layers 110, 120, and 130 into the chip from the boundary area between the chip and the chip.
  • the protective layer 140 disposed outside the upper surface of the second conductive semiconductor layer 130 is exposed on the outer portion 103. That is, the second electrode layer 160 is not exposed to the outer portion 103, and the protective layer 140 is exposed, thereby improving chip yield.
  • the protective layer 140 may solve the electrical short problem between the semiconductor layers 110, 120, and 130 by metal fragments generated during the chip separation process when separating the chip from the chip.
  • a structure dividing groove 135 is formed inside the first conductive semiconductor layer 110.
  • the structure dividing groove 135 may be etched to a depth D1 such that the first conductive semiconductor layer 110 is exposed from the second conductive semiconductor layer 130.
  • the etching method may use a dry or / and wet etching method, but is not limited thereto.
  • the depth D1 of the structure dividing groove 135 may be deeper than the bottom position D2 of the second conductive semiconductor layer 130 and thinner than the top position D3 of the ohmic contact layer 150. have.
  • the width of the structure dividing groove 135 may be formed to 0.1um ⁇ 100um.
  • the structure dividing groove 135 may be formed so as not to separate the first conductive semiconductor layer 110 into two.
  • the structure division groove 135 may have a straight shape, a curved shape (for example, L and V), a branched shape, a multi-window shape (for example, E and F), an open letter shape (for example, Y, N, and M). , V, T, W, X, Z, C, H, K, etc.), but are not limited thereto.
  • the structure dividing groove 135 may be parallel or non-parallel to each other, and may be spaced at regular intervals or irregular intervals, but is not limited thereto.
  • the light emitting structure 105 may be divided into a plurality of light emitting regions by the structure dividing groove 135.
  • the thickness of the second conductive semiconductor layer 130 when the thickness of the second conductive semiconductor layer 130 is formed to be thin, for example, about 500 kPa to about 3000 kPa, the thickness of the second conductive semiconductor layer 130 may be excessive during etching. It can be etched over. At this time, the ohmic contact layer 150 protects the device from excessive etching. Since the ohmic contact layer 150 does not generate metal fragments like ITO or SiO 2 material, it may solve the problem due to excessive etching.
  • the second electrode layer 160 may be etched due to excessive etching. In this case, there is a problem that the metal fragments of the second electrode layer 160 short the layers between the light emitting structures 105.
  • the ohmic contact layer 150 is disposed on the light emitting structure 105, thereby preventing the second electrode layer 160 from being etched.
  • the plurality of structure division grooves 135 are formed in a bar shape in the inner region of the chip, and the first conductive semiconductor layer divided by the structure division grooves 135 ( Below the first electrode 112 is formed.
  • the first electrode 112 is disposed under the first conductive semiconductor layer 110 adjacent to the structure dividing groove 135.
  • the first electrode 112 is formed to supply a uniform distribution of current to each region of the light emitting structure 105.
  • the first electrode 112 is a variety of patterns, for example, polygonal pattern, circular pattern, curved pattern, straight pattern, multi-window pattern, curved pattern, letter shape (for example, O, T, Y, D, B , X, Z, U, P, L, K. M, N and the like).
  • a predetermined roughness pattern may be formed on the bottom surface of the first conductive semiconductor layer 110, but is not limited thereto.
  • a transparent electrode layer such as ITO may be formed on a lower surface of the first conductive semiconductor layer 110, and the first electrode may be formed above or below the transparent electrode layer.
  • the structure dividing groove 135 may be left as a space or may be filled with a separate insulating material (for example, SiO 2 , Si 3 N 4 ) or a resin material (for example, silicon or epoxy). have.
  • a separate insulating material for example, SiO 2 , Si 3 N 4
  • a resin material for example, silicon or epoxy
  • the light emitting structure 105 may be divided into a plurality of light emitting regions, thereby minimizing light scattering in the device to increase light efficiency.
  • the external quantum efficiency may be improved.
  • FIG. 12 is a side cross-sectional view illustrating a semiconductor light emitting device according to a second embodiment
  • FIG. 13 is a plan view of FIG. 12.
  • the same parts as the first embodiment will be denoted by the same reference numerals, and redundant description thereof will be omitted.
  • the semiconductor light emitting device 100A includes an ohmic contact layer 155 formed of a plurality of patterns formed on the second conductive semiconductor layer 130.
  • the ohmic contact layer 155 may be formed in a pattern shape (for example, a bar pattern) corresponding to the structure division groove 135, and the width W1 is the width W2 of the structure division groove 135. um ⁇ 100um wider than, the length may be formed longer than the length of the structure dividing groove 135. That is, the width W1 and the length of the ohmic contact layer 155 may be larger than the structure division groove 135 to prevent the second electrode layer 160 from being exposed even if excessive etching occurs.
  • the pattern form of the ohmic contact layer 155 may be formed as a pattern having a size that can cover the at least one structure dividing groove 135, which may be changed within the technical scope of the embodiment.
  • the second conductive semiconductor layer 130 receives a second polarity power through the ohmic contact layer 155 and the second electrode layer 160. do.
  • the second conductive semiconductor layer 130 may receive current spread by different ohmic resistors.
  • the current blocking layer (not shown) may be formed in a pattern at a position corresponding to the structure division groove 135 and may be disposed between the second electrode layer 160 and the second conductive semiconductor layer 130.
  • the fraudulent current blocking layer may comprise the ohmic contact layer.
  • the current blocking layer is supplied with the current diffused by the current blocking layer.
  • a semiconductor light emitting device the conductive support member; A second electrode layer including a reflective electrode under the conductive support member; An ohmic contact layer below at least a portion of the second electrode layer; A light emitting structure including a plurality of compound semiconductor layers under the ohmic contact layer; And a plurality of divided grooves having a predetermined depth spaced apart from each other inside the lower layers of the light emitting structure.
  • the external quantum efficiency of the chip to be large-area can be improved and the internal light scattering can be minimized.
  • each layer (film), region, pattern or structure may be “on” or “under” the substrate, each layer (film), region, pad or pattern.
  • “on” and “under” include both the meanings of “directly” and “indirectly”.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • the embodiment can provide a semiconductor light emitting device such as an LED.
  • the embodiment can improve the electrical reliability of the semiconductor light emitting device.
  • the embodiment can improve the light efficiency of the semiconductor light emitting device.
  • the embodiment may be applied to a light source packaging a semiconductor light emitting device in an illumination field, an indication field, a display field, and the like.

Landscapes

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다. 실시 예에 따른 반도체 발광소자는 제2전극층; 상기 제2전극층의 아래에 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 발광 구조물의 하부 층들의 내측 영역을 복수의 영역으로 분할하는 적어도 하나의 분할 홈; 및 상기 발광 구조물의 아래에 제1전극을 포함한다.

Description

반도체 발광소자 및 그 제조방법
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체는 청색/녹색 발광 다이오드(LED)를 비롯한 광 소자, MOSFET(Metal Semiconductor Field Effect Transistor), HEMT(Hetero junction Field Effect Transistors) 등의 고속 스위칭 소자, 조명 또는 표시 장치의 광원 등으로 다양하게 응용되고 있다. 특히 Ⅲ족 질화물 반도체를 이용한 발광소자는 가시광선에서 자외선까지의 영역에 대응하는 직접 천이형 밴드 갭을 갖고, 고효율 광 방출을 실현할 수 있다.
상기 질화물 반도체는 주로 LED(Light Emitting Diode) 또는 레이저 다이오드(LD)로 활용되고 있으며, 제조 공정이나 광 효율을 개선하기 위한 연구가 지속되고 있다.
실시 예는 칩 발광부를 복수의 발광 영역으로 분할될 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 복수의 발광 영역을 통해 외부 양자 효율을 개선시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물의 내측을 복수의 영역으로 분할하는 깊이의 구조물 분할 홈을 형성시켜 주어, 복수의 분할 영역을 통해 발광할 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물과 제2전극층 사이의 내측에 오믹 접촉층 또는/및 외측에 보호층을 배치하여, 전기적인 신뢰성을 개선시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 제2전극층; 상기 제2전극층의 아래에 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 발광 구조물의 하부 층들의 내측 영역을 복수의 영역으로 분할하는 적어도 하나의 분할 홈; 및 상기 발광 구조물의 아래에 제1전극을 포함한다.
실시 예에 따른 반도체 발광소자는, 반사 전극을 포함하는 제2전극층; 상기 제2전극층 아래에 오믹 접촉층; 상기 오믹 접촉층의 아래에 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 발광 구조물의 하부 층들의 내측을 복수의 영역으로 분할하는 복수의 분할 홈; 및 상기 발광 구조물의 분할 영역 아래에 제1전극을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 발광 구조물 위에 오믹 접촉층을 형성하는 단계; 상기 오믹 접촉층 위에 제2전극층을 형성하는 단계; 상기 기판을 상기 발광 구조물로부터 분리하는 단계; 상기 발광 구조물의 내측 영역에 대해 복수의 발광 영역으로 분할하는 복수의 분할 홈을 형성하는 단계; 및 상기 발광 구조물의 아래에 제1전극을 형성하는 단계를 포함한다.
실시 예는 하나의 칩에 대해 복수의 발광 영역으로 분리하여 사용함으로써, 칩 내부에서의 산란을 최소화하여 광 효율을 증가시켜 줄 수 있다.
실시 예는 복수의 발광 영역을 통해 외부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 발광 구조물과 제2전극층 사이에 오믹 접촉층 또는/및 보호층을 배치함으로써, 칩 수율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 평면도이다.
도 3 내지 도 11은 제1실시 예에 따른 반도체 발광 소자의 제조과정을 나타낸 도면이다.
도 12는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 13은 도 12의 평면도이다.
이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 기준은 도면을 참조하여 설명될 수 있으며, 또한 각 층의 두께는 일 예로 설명된 것이며, 도면의 두께로 한정되지는 않는다.
실시 예에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
이하, 실시 예에 따른 반도체 발광소자에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 발광구조물(105), 제1전극(112), 보호층(140), 오믹 접촉층(150), 제2전극층(160), 전도성 지지부재(170)를 포함한다.
상기 반도체 발광소자(100)는 화합물 반도체 예컨대, 3족-5족 원소의 화합물 반도체를 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 발광 구조물(105)은 제 1도전형 반도체층(110), 활성층(120), 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(110)의 아래에는 제 1전극(180)이 소정의 패턴으로 형성될 수 있다. 상기 제1도전형 반도체층(110)의 하면은 러프니스 패턴이 형성될 수 있다.
상기 활성층(120)은 상기 제1도전형 반도체층(110) 위에 형성되며, 상기 활성층(120)은 단일 또는 다중 양자우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다. 상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 활성층(120) 위에 형성되며, 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다. 상기 제2도전형 반도체층(130)은 500Å ~ 3000Å의 두께로 형성될 수 있다.
또한 상기 발광 구조물(105)은 상기 제 2도전형 반도체층(120) 위에 N형 반도체층 또는 P형 반도체층을 포함할 수 있다. 또한 상기 제 1도전형 반도체층(110)이 P형 반도체층이고, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 상기 발광 구조물(105)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 위에는 오믹 접촉층(150)이 형성될 수 있으며, 상기 오믹 접촉층(150)의 외측 둘레에는 보호층(140)이 형성될 수 있다.
상기 오믹 접촉층(150)은 층 또는 복수의 패턴 형태로 형성될 수 있으며, 상기 제2도전형 반도체층(130) 위에 오믹 접촉된다. 상기 오믹 접촉층(150)이 복수의 패턴인 경우, 상기 제2도전형 반도체층(130)은 서로 다른 오믹 특성을 갖는 상기 오믹 접촉층(150)과 상기 제2전극층(160)에 직접 접촉될 수 있다.
상기 오믹 접촉층(150)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
상기 오믹 접촉층(150)은 10Å~1um의 두께로 형성될 수 있으며, 이에 한정하지는 않는다.
상기 보호층(140)은 절연 재료 또는 투광성 전도 재료로 형성될 수 있다. 상기 절연 재료는 예컨대, SiOx, SiNx, Al2O3, TiO2 등을 이용할 수 있으며, 상기 투광성 전도 재료는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
상기 보호층(140)은 상기 제2도전형 반도체층(130)의 상면 외측 둘레를 따라 링 형상, 고리 형상 또는 프레임 형상 등으로 형성된다. 이 경우 상기 보호층(140)의 내측 단이 상기 제2도전형 반도체층(130)의 상면에 형성되며, 외측단은 상기 발광 구조물(105)의 외측에 노출된다.
상기 보호층(140)은 0.1~2um의 두께로 형성될 수 있으며, 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 보호층(140)의 두께는 상기 제2전극층(160)과 상기 발광 구조물(105) 사이의 간격을 이격시켜 주어, 상기 발광 구조물(105)의 외벽에서의 전기적인 쇼트 문제를 개선시켜 줄 수 있다.
상기 발광 구조물(105)의 외곽부(103)는 구조물 둘레에 에칭된 공간이며, 그 공간에는 상기 보호층(140)의 상면이 노출될 수 있다. 이에 따라 상기 발광 구조물(105)을 칩 내측으로 이동시켜 주는 효과가 있다. 이 경우, 상기 발광 구조물(105)과 상기 제2전극층(160) 사이의 간격을 더 이격시켜 줄 수 있다.
상기 오믹 접촉층(150) 및 상기 보호층(140) 위에는 제2전극층(160)이 형성되며, 상기 제2전극층(160) 위에는 전도성 지지부재(170)가 형성된다. 상기 제2전극층(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 상기 전도성 지지부재(170)는 칩의 베이스 기판으로 기능하며, 제2극성의 전원을 공급하는 경로로 사용된다. 상기 제2전극층(160) 및/또는 상기 전도성 지지부재(170)는 층 또는 복수의 패턴으로 형성될 수 있다.
상기 전도성 지지부재(170)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(170)는 전해 도금 방식 또는 시트 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 지지부재(170)의 두께는 30~150um로 형성될 수 있으며, 이에 한정하지는 않는다.
상기 발광 구조물(105)의 내측에는 구조물 분할 홈(135)이 형성된다. 상기 구조물 분할 홈(135)은 상기 제1도전형 반도체층(110)의 하단부터 상기 제2도전형 반도체층(130)의 일부까지 소정 깊이의 홈 형태로 형성된다. 상기 구조물 분할 홈(135)의 폭은 0.1um ~ 100um로 형성될 수 있다.
여기서, 상기 구조물 분할 홈(135)의 깊이(D1)는 상기 제2도전형 반도체층(130)의 하단 위치(D2)보다는 깊고 상기 오믹 접촉층(150)의 상단 위치(D3) 보다는 낮은 깊이로 형성될 수 있다. 즉, 상기 구조물 분할 홈(135)의 깊이는 상기 제2전극층(160)이 노출되지 않는 깊이로 형성될 수 있다. 이 경우 상기 제2전극층(160)의 파편이 상기 발광 구조물(105)의 층간을 쇼트시키는 것을 방지할 수 있다. 또한 상기 구조물 분할 홈(135)과 상기 제2전극층(160) 사이에는 상기 오믹 접촉층(150)이 배치되어, 상기 구조물 분할 홈(135)의 에칭 깊이에 따른 문제를 해결할 수 있다.
상기 제1전극(112)은 상기 제1도전형 반도체층(110) 하면에 소정의 패턴으로 형성되며, 상기 구조물 분할 홈(135)의 둘레에 배치될 수 있다.
도 2를 참조하면, 상기 제1도전형 반도체층(110)의 내측 영역에는 복수의 구조물 분할 홈(135)이 배치되며, 상기 구조물 분할 홈(135)은 상기 제1도전형 반도체층(110)을 2개로 분리하지 않는 형태로 형성될 수 있다. 상기 구조물 분할 홈(135)의 형상은 직선 형상, 꺾어진 형상(예: L, V), 분기된 가지 형상, 다지창 형상(예: E, F), 오픈형 문자 형상(예 : Y, N, M, V, T, W, X, Z, C, H, K 등) 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 구조물 분리 홈(135)은 서로 평행하거나 평행하지 않을 수 있으며, 일정 간격 또는 불규칙한 간격으로 이격될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(105)은 상기 구조물 분할 홈(135)에 의해 복수의 발광 영역으로 분할될 수 있다.
상기 제1전극(112)은 상기 제1도전형 반도체층(110)의 분할 영역에 각각 배치되며, 상기 구조물 분할 홈(135)에 의해 분할된 영역의 일측, 타측 또는 둘레를 따라 배치될 수 있다. 여기서, 상기 제1전극(112)은 다양한 패턴 예컨대, 다각형 패턴, 원형 패턴, 곡선형 패턴, 직선형 패턴, 다지창 패턴, 꺾어진 형상의 패턴, 문자 형상(예: O, T, Y, D, B, X, Z, U, P, L, K. M, N 등) 등으로 배치될 수 있다.
상기 발광 구조물(105)은 복수의 발광 영역으로 분할됨으로써, 소자 내부에서의 광 산란(scattering)을 최소화하여 광 효율을 개선시켜 줄 수 있다. 또한 복수의 발광 영역을 통해 광이 방출됨으로써, 외부 양자 효율이 개선될 수 있다.
도 3 내지 도 10은 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다.
상기 반도체 발광소자는 성장 장비에 의해 형성될 수 있으며, 그 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 패턴이 형성될 수 있다. 또한 상기 기판(101) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수도 있다.
상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 기판(101) 위에는 복수의 화합물 반도체층이 형성된다. 상기 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
상기 제2도전형 반도체층(130)의 상면 외측에는 보호층(140)이 형성되며, 상기 보호층(140)은 절연 재료 또는 투광성 전도 재료로 형성될 수 있다. 상기 절연 재료는 예컨대, SiOx, SiNx, Al2O3, TiO2 등을 이용할 수 있으며, 상기 투광성 전도 재료는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
도 4는 도 3의 평면도를 나타낸 도면이다. 도 4에 도시된 바와 같이, 상기 보호층(140)은 상기 제2도전형 반도체층(130)의 상면 외측 둘레에 링 형상, 고리 형상 또는 프레임 형상으로 형성될 수 있다.
상기 보호층(140)의 두께는 0.1~2um의 두께로 형성될 수 있으며, 이에 한정하지는 않는다.
도 5를 참조하면, 상기 제2도전형 반도체층(130) 위의 내측에는 오믹 접촉층(150)이 형성된다. 상기 오믹 접촉층(150)은 층 또는 복수의 패턴 형태로 형성될 수 있으며, 상기 제2도전형 반도체층(130)과 오믹 접촉된다
상기 오믹 접촉층(150)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
여기서, 상기 제2도전형 반도체층(130) 위에는 오믹 접촉층(150)을 형성한 다음, 상기 보호층(140)이 형성될 수 있으며, 이러한 형성 순서에 대해 한정하지는 않는다.
도 6 및 도 7을 참조하면, 상기 보호층(140) 및 상기 오믹 접촉층(150) 위에는 제2전극층(160)이 형성되며, 상기 제2전극층(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 선택적으로 형성될 수 있다.
상기 제2전극층(160) 위에는 소정 두께의 전도성 지지부재(170)가 형성되며, 상기 전도성 지지부재(170)는 칩의 베이스 기판으로 기능하며, 제2극성의 전원을 공급하는 경로로 사용된다. 상기 제2전극층(160) 및/또는 상기 전도성 지지부재(170)는 층 또는 복수의 패턴으로 형성될 수 있다.
상기 제2전극층(160)은 상기 오믹 접촉층(150)이 패턴 형태인 경우, 상기 제2도전형 반도체층(130) 위에 직접 접촉될 수 있다. 이에 따라 상기 제2도전형 반도체층(130) 위에는 상기 제2전극층(160)과 상기 오믹 접촉층(150)의 오믹 저항 차이를 이용하여 전류 효율을 개선시켜 줄 수 있다.
상기 전도성 지지부재(170)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(170)는 전해 도금 방식 또는 시트 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 지지부재(170)의 두께는 30um ~ 150um로 형성될 수 있으며, 이에 한정하지는 않는다.
도 7 및 도 8을 참조하면, 상기 전도성 지지부재(170)를 베이스에 위치시킨 후 상기 기판(101)을 제거하게 된다. 상기 기판(101)의 제거 방법은 물리적 또는/및 화학적 방법을 이용하여 제거할 수 있다. 상기 물리적 방법은 상기 기판(101)을 통해 일정 파장의 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(101)을 제거할 수 있다. 상기 화학적 방법은 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 반도체층(예: 버퍼층)을 습식 에칭 방식으로 제거함으로써, 상기 기판을 분리시켜 줄 수 있다.
상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
상기 오믹 접촉층(150) 및 상기 제2전극층(160)은 상기 제 2도전형 반도체층(130)과 상기 전도성 지지부재(170) 사이의 접착력을 강화시켜 줄 수 있어, 외부 충격으로부터 보호하게 된다. 예를 들면, 상기 제2도전형 반도체층(130)과 상기 전도성 지지부재(170) 사이의 층들(150,160)은 상기 기판 제거 공정에 의한 충격을 줄여줄 수 있다. 이에 따라 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 9를 참조하면, 메사 에칭 공정에 의해 상기 제1도전형 반도체층(110)부터 상기 제2도전형 반도체층(130)의 외곽부(103)를 에칭하여 제거하게 된다. 상기 외곽부(103)는 칩과 칩 사이의 경계 영역으로부터 상기 반도체층(110,120,130)을 칩 안쪽으로 이동시켜 주는 효과가 있다. 상기 외곽부(103)에는 상기 제2도전형 반도체층(130)의 상면 외측에 배치된 상기 보호층(140)이 노출된다. 즉, 상기 외곽부(103)에는 상기 제2전극층(160)이 노출되지 않고, 상기 보호층(140)이 노출됨으로써, 칩 수율을 개선시켜 줄 수 있다.
이에 따라 상기 보호층(140)은 칩과 칩 사이를 분리할 때, 칩 분리 과정에서 발생되는 금속 파편에 의해 상기 반도체층(110,120,130) 간의 전기적인 쇼트 문제를 해결할 수 있다.
도 10를 참조하면, 상기 제1도전형 반도체층(110)의 내측에는 구조물 분할 홈(135)이 형성된다. 상기 구조물 분할 홈(135)은 상기 제1도전형 반도체층(110)부터 상기 제2도전형 반도체층(130)이 노출되는 정도의 깊이(D1)로 에칭될 수 있다. 상기 에칭 방식은 건식 또는/및 습식 에칭 방식을 이용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 구조물 분할 홈(135)의 깊이(D1)는 상기 제2도전형 반도체층(130)의 하단 위치(D2) 보다는 깊고, 상기 오믹 접촉층(150)의 상단 위치(D3) 보다는 얇게 형성될 수 있다. 상기 구조물 분할 홈(135)의 폭은 0.1um~100um로 형성될 수 있다.
도 2 및 도 10에 도시된 바와 같이, 상기 구조물 분할 홈(135)은 상기 제1도전형 반도체층(110)을 2개로 분리하지 않는 형태로 형성될 수 있다. 상기 구조물 분할 홈(135)의 형상은 직선 형상, 꺾어진 형상(예: L, V), 분기된 가지 형상, 다지창 형상(예: E, F), 오픈형 문자 형상(예: Y, N, M, V, T, W, X, Z, C, H, K 등) 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 구조물 분할 홈(135)은 서로 평행하거나 평행하지 않을 수 있으며, 일정 간격 또는 불규칙한 간격으로 이격될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(105)은 상기 구조물 분할 홈(135)에 의해 복수의 발광 영역으로 분할될 수 있다.
상기 구조물 분할 홈(135)을 형성함에 있어서, 상기 제2도전형 반도체층(130)의 두께가 예컨대, 500Å~3000Å 정도로 얇게 형성된 경우, 과도한 에칭시 상기 제2도전형 반도체층(130)의 두께 이상으로 에칭될 수 있다. 이때 상기 오믹 접촉층(150)이 과도한 에칭으로부터 소자를 보호하게 된다. 상기 오믹 접촉층(150)은 ITO 또는 SiO2 물질처럼 금속 파편이 발생되지 않게 되므로, 과도한 에칭에 따른 문제를 해결할 수 있다.
여기서, 상기 오믹 접촉층(150)이 없는 경우 과도한 에칭으로 인해 상기 제2전극층(160)이 에칭될 수 있다. 이때 상기 제2전극층(160)의 금속 파편이 발광 구조물(105)의 층 간을 단락시키는 문제가 있다. 실시 예는 발광 구조물(105) 위에 오믹 접촉층(150)이 배치됨으로써, 상기 제2전극층(160)이 에칭되는 것을 방지할 수 있다.
도 2 및 도 11에 도시된 바와 같이, 상기 구조물 분할 홈(135)은 칩의 내측 영역에 복수개가 바 형태로 형성되며, 상기 구조물 분할 홈(135)에 의해 분할된 제1도전형 반도체층(110) 아래에는 제1전극(112)이 형성된다. 상기 제1전극(112)은 상기 구조물 분할 홈(135)에 인접한 상기 제1도전형 반도체층(110)의 아래에 각각 배치된다.
상기 제1전극(112)은 상기 발광 구조물(105)의 각 영역에 균일한 분포의 전류가 공급될 수 있도록 형성된다. 여기서, 상기 제1전극(112)은 다양한 패턴 예컨대, 다각형 패턴, 원형 패턴, 곡선형 패턴, 직선형 패턴, 다지창 패턴, 꺾어진 형상의 패턴, 문자 형상(예: O, T, Y, D, B, X, Z, U, P, L, K. M, N 등) 등으로 배치될 수 있다.
상기 제1도전형 반도체층(110)의 하면에는 소정의 러프니스 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 제1도전형 반도체층(110)의 하면에는 ITO와 같은 투명전극층이 형성되고, 상기 투명 전극층 위 또는/및 아래에는 상기 제1전극이 형성될 수 있다.
한편, 다른 예로서, 상기 구조물 분할 홈(135)은 공간으로 남겨둘 수도 있고, 별도의 절연 재료(예: SiO2, Si3N4) 또는 수지물(예: 실리콘, 에폭시 등)로 채워줄 수도 있다.
상기와 같이 발광 구조물(105)은 복수의 발광 영역으로 분할됨으로써, 소자 내부에서의 광 산란(scattering)을 최소화하여 광 효율을 증가시켜 줄 수 있다. 또한 발광 구조물(105)의 각 발광 영역을 통해 발광을 함으로써, 외부 양자 효율이 개선될 수 있다.
도 12은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 13은 도 12의 평면도이다. 상기 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 반도체 발광소자(100A)는 상기 제2도전형 반도체층(130) 위에 형성된 복수의 패턴으로 이루어진 오믹 접촉층(155)을 포함한다.
상기 오믹 접촉층(155)은 구조물 분할 홈(135)과 대응되는 패턴 형태(예: Bar pattern)로 형성될 수 있으며, 그 폭(W1)은 상기 구조물 분할 홈(135)의 폭(W2 : 0.1um~100um)보다는 넓고, 그 길이는 상기 구조물 분할 홈(135)의 길이 보다는 길게 형성될 수 있다. 즉, 상기 오믹 접촉층(155)의 폭(W1)과 길이는 상기 구조물 분할 홈(135) 보다 크게 형성하여, 과도한 에칭이 발생되더라도 상기 제2전극층(160)이 노출되는 것을 방지할 수 있다.
상기 오믹 접촉층(155)의 패턴 형태는 적어도 하나의 구조물 분할 홈(135)를 커버할 수 있는 크기의 패턴으로 형성될 수 있으며, 이는 실시 예의 기술적 범위 내에서 변경될 수 있다.
상기 오믹 접촉층(155)이 패턴 형태로 형성됨으로써, 상기 제2도전형 반도체층(130)은 상기 오믹 접촉층(155)와 상기 제2전극층(160)을 통해 제2극성의 전원을 공급받게 된다. 이 경우, 상기 제2도전형 반도체층(130)은 서로 다른 오믹 저항에 의해 확산된 전류를 공급받을 수 있다.
전류 블록킹 층(미도시)은 구조물 분할 홈(135)에 대응되는 위치에 패턴으로 형성될 수 있고 제2전극층(160)과 제2도전형 반도체층(130) 사이에 배치될 수 있다. 사기 전류 블록킹 층은 상기 오믹 접촉층을 포함할 수 있다. 상기 전류 블록킹 층은 상기 전류 블록킹 층에 의해 확산된 전류를 공급받게 된다.
실시 예에 따른 반도체 발광 소자는, 전도성 지지부재; 상기 전도성 지지부재의 아래에 반사 전극을 포함하는 제2전극층; 상기 제2전극층의 적어도 일부 아래에 오믹 접촉층; 상기 오믹 접촉층의 아래에 복수의 화합물 반도체층을 포함하는 발광 구조물; 및 상기 발광 구조물의 하부 층들의 내측에 서로 이격된 소정 깊이의 복수의 분할 홈을 포함한다.
상기의 실시 예는 하나의 칩 내부에 복수의 발광 영역으로 분할함으로써, 대 면적화되는 칩에서의 외부 양자 효율을 개선시키고, 내부 광 산란을 최소화시켜 줄 수 있다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 LED와 같은 반도체 발광소자를 제공할 수 있다.
실시 예는 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 광 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자를 패키징한 광원을 조명 분야, 지시 분야, 표시 분야 등에 적용될 수 있다.

Claims (15)

  1. 제2전극층;
    상기 제2전극층의 아래에 복수의 화합물 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물의 하부 층들의 내측 영역을 복수의 영역으로 분할하는 적어도 하나의 분할 홈; 및
    상기 발광 구조물의 아래에 제1전극을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 제2전극층과 상기 발광 구조물의 사이에 오믹 접촉층을 포함하는 반도체 발광 소자.
  3. 제2항에 있어서, 상기 제2전극층의 하면 외측 둘레에 절연 물질 및 투광성 재료 중 적어도 하나를 포함하는 보호층을 포함하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 제2전극층 위에 전도성 지지부재를 포함하는 반도체 발광소자.
  5. 제2항에 있어서, 상기 오믹 접촉층은 층 또는 복수의 패턴 형태를 포함하는 반도체 발광소자.
  6. 제2항에 있어서,
    상기 오믹 접촉층의 복수의 패턴은 상기 분할 홈의 대응 위치에 형성되는 반도체 발광소자.
  7. 제2항에 있어서, 상기 오믹 접촉층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하는 반도체 발광소자.
  8. 제2항에 있어서, 상기 발광 구조물은 하면에 상기 제1전극이 배치된 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 및 상기 오믹 접촉층 사이에 제2도전형 반도체층을 포함하는 반도체 발광소자.
  9. 제8항에 있어서, 상기 분할 홈은 상기 제1도전형 반도체층의 하면 내측부터 상기 제2도전형 반도체층 또는 상기 오믹 접촉층이 노출되는 깊이로 형성되는 반도체 발광소자.
  10. 제8항에 있어서, 상기 제1전극은 상기 분할 홈에 의해 분할된 상기 제1도전형 반도체층의 하면에 서로 연결된 오픈 루프 형상 또는/및 폐 루프 형상을 포함하는 반도체 발광소자.
  11. 반사 전극을 포함하는 제2전극층;
    상기 제2전극층 아래에 오믹 접촉층;
    상기 오믹 접촉층의 아래에 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물의 하부 층들의 내측을 복수의 영역으로 분할하는 복수의 분할 홈; 및
    상기 발광 구조물의 분할 영역 아래에 제1전극을 포함하는 반도체 발광소자.
  12. 제11항에 있어서, 상기 오믹 접촉층은 층 또는 복수의 패턴 형상으로 형성되며,
    상기 분할 홈에 절연 재료 또는 수지물을 포함하는 반도체 발광소자.
  13. 제11항에 있어서, 상기 발광 구조물의 상면 외측 둘레를 따라 링 형상 또는 고리 형상으로 절연 재료 및 투광성 재료 중 적어도 하나를 포함하는 보호층; 및 상기 제2전극층 위에 전도성 지지부재를 포함하는 반도체 발광소자.
  14. 제11항에 있어서, 상기 분할 홈은 상기 발광 구조물의 하부 층에서 상기 제2도전형 반도체층이 노출되는 깊이로 형성되며, 그 형상은 직선 형상, 꺾어진 형상, 분기된 가지 형상, 다지창 형상, 및 오픈형 문자 형상 중 적어도 한 형상을 포함하는 반도체 발광소자.
  15. 기판 위에 복수의 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계;
    상기 발광 구조물 위에 오믹 접촉층을 형성하는 단계;
    상기 오믹 접촉층 위에 제2전극층을 형성하는 단계;
    상기 기판을 상기 발광 구조물로부터 분리하는 단계;
    상기 발광 구조물의 내측 영역에 대해 복수의 발광 영역으로 분할하는 복수의 분할 홈을 형성하는 단계; 및
    상기 발광 구조물의 아래에 제1전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
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