WO2017119730A1 - 발광 소자 - Google Patents

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WO2017119730A1
WO2017119730A1 PCT/KR2017/000123 KR2017000123W WO2017119730A1 WO 2017119730 A1 WO2017119730 A1 WO 2017119730A1 KR 2017000123 W KR2017000123 W KR 2017000123W WO 2017119730 A1 WO2017119730 A1 WO 2017119730A1
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박용남
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엘지이노텍(주)
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    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a light emitting device.
  • GaN gallium nitride
  • LEDs red, green and blue light emitting diodes
  • LEDs do not contain environmentally harmful substances such as mercury (Hg) used in existing lighting equipment such as incandescent lamps and fluorescent lamps, so they have excellent eco-friendliness and have advantages such as long life and low power consumption. It is replacing.
  • Hg mercury
  • a key competitive factor in these LED devices is their high brightness and high brightness by high efficiency chip and packaging technology.
  • FIG. 1 shows a plan view of a conventional light emitting device 10.
  • the light emitting device 10 illustrated in FIG. 1 includes first and second electrode pads (or bonding pads) 22 and 24, nine light emitting regions (or light emitting cells) 40, and neighboring light emitting regions 40. It is composed of a connecting metal 30 for electrically connecting.
  • the planar area of the active layer of the ninth light emitting region P9 is smaller than that of the active layer of the other first to eighth light emitting regions P1 to P8.
  • the current density of the ninth emission region P9 may be greater than the current density of the other first to eighth emission regions P1 to P8. Therefore, the connection metal 30 electrically connecting the eighth light emitting region P8 and the ninth light emitting region P9 to each other may be damaged, so that the light emitting device 10 may be electrically opened. have.
  • the embodiment provides a light emitting device having an electrically improved reliability.
  • a light emitting device includes a substrate; A plurality of light emitting cells arranged on the substrate and spaced apart from each other, each including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer sequentially disposed on the substrate; Connection wires electrically connecting the plurality of light emitting cells to each other; A first bonding pad electrically connected to a second conductive semiconductor layer of a first light emitting cell among the plurality of light emitting cells; And a second bonding pad electrically connected to a first conductivity-type semiconductor layer of a second light emitting cell among the plurality of light emitting cells, wherein at least one other light emitting cell of the plurality of light emitting cells except for the second light emitting cell is formed.
  • the planar area is smaller than the planar area of the second light emitting cell, and the plurality of light emitting cells are distinguished from each other by a boundary region positioned around the plurality of light emitting cells on a plane, and the plurality of light emitting cells are adjacent to each other in the first direction.
  • the uniformity of the planar area of the active layer of the plurality of light emitting cells may be 0.01% to 1%.
  • the uniformity of the planar area of the active layers of the plurality of light emitting cells may be 0.03%.
  • the at least one other light emitting cell may include a plurality of other light emitting cells, and the planar areas of the plurality of other light emitting cells may be different from each other within the range of uniformity.
  • the at least one other light emitting cell may include a plurality of other light emitting cells, and the planar areas of the plurality of other light emitting cells may be the same.
  • the first planar area of each of the at least one other light emitting cell except for the second light emitting cell among the plurality of light emitting cells and the second planar area of the second light emitting cell may have the following relationship.
  • Ai ' represents a first planar area, 1 ⁇ i ⁇ N-1, AN ′ represents a second planar area, N represents a positive integer of 2 or more as the total number of light emitting cells, and ⁇ represents the second The planar area of the bonding pad is shown.
  • the width of the second light emitting cell may be greater than that of the at least one other light emitting cell, and the length of the second light emitting cell may be equal to the length of the at least one other light emitting cell.
  • the vertical width of the second light emitting cell may be greater than the vertical width of the at least one other light emitting cell, and the horizontal width of the second light emitting cell and the width of the at least one other light emitting cell may be the same.
  • the horizontal width of the second light emitting cell may be greater than the horizontal width of the at least one other light emitting cell, and the vertical width of the second light emitting cell may be greater than the vertical width of the at least one other light emitting cell.
  • the first conductive semiconductor layer may be an n-type semiconductor layer
  • the second conductive semiconductor layer may be a p-type semiconductor layer
  • each of the plurality of light emitting cells may have a horizontal bonding structure.
  • the long axis or short axis of the light emitting cells of the plurality of light emitting cells may be different from the long axis or short axis of the other light emitting cells of the plurality of light emitting cells.
  • the long axis or short axis of the second light emitting cell may be different from the long axis or short axis of the first light emitting cell.
  • a light emitting device in another embodiment, includes: a substrate; First to Nth light emitting cells disposed on the substrate and spaced apart from each other, wherein N is a positive integer of 2 or more; First to N-th connection wirings electrically connecting the first to Nth light emitting cells with each other; A first bonding pad positioned in a first light emitting cell of the first to Nth light emitting cells; And a second bonding pad positioned in the Nth light emitting cell among the first to Nth light emitting cells, wherein the first planar area of each of the light emitting cells except for the Nth light emitting cell among the first to Nth light emitting cells is as follows.
  • the second planar area of the N-th light emitting cell is larger than the reference plane area by an increment, and the plurality of light emitting cells are distinguished from each other by a boundary region positioned around the plurality of light emitting cells on a plane.
  • a boundary region positioned around the plurality of light emitting cells on a plane.
  • AR represents the reference plane area
  • ⁇ represents the incremental amount
  • each of the first to Nth light emitting cells may include an n-type semiconductor layer disposed on the substrate; An active layer disposed on the n-type semiconductor layer; A p-type semiconductor layer disposed on the active layer; An n-type electrode disposed on the n-type semiconductor layer exposed by mesa etching the p-type semiconductor layer and the active layer; And a p-type electrode disposed on the p-type semiconductor layer.
  • the uniformity of the planar area of the active layer of the first to Nth light emitting cells may be 0.01% to 1%.
  • the increment may be equal to the planar area of the second bonding pad.
  • the long axis or short direction of some of the first to Nth light emitting cells may be different from the long axis or short direction of the other light emitting cells of the first to Nth light emitting cells.
  • a long axis or a short direction of the Nth light emitting cell may be different from a long axis or a short direction of the first light emitting cell.
  • the planar area of the active layer is uniform, there is no difference in the current density of the plurality of light emitting cells, and thus the device is not destroyed and has improved reliability, such as an abnormality such as overcurrent or electrostatic discharge (ESD). It can reduce the defective rate at the time of occurrence, can be suitably used for the high voltage device, and the scattered light can be generated by shifting the boundary region on the plane rather than being arranged on the same line, thereby having improved light uniformity.
  • ESD electrostatic discharge
  • 1 is a plan view of a conventional light emitting device.
  • FIG. 2 is a plan view of a light emitting device according to an embodiment.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
  • FIG. 4 is a cross-sectional view taken along the line BB ′ of FIG. 2.
  • FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG. 2.
  • FIG. 6 is a circuit diagram of the light emitting device shown in FIG. 2.
  • FIG. 7 is a plan view of the light emitting device illustrated in FIG. 2.
  • FIG. 8 is an enlarged cross-sectional view of a portion 'A' shown in FIG. 2.
  • FIG. 9 is a cross-sectional view of a comparative example of part 'A' illustrated in FIG. 2.
  • FIG. 10 is a plan view of a light emitting device according to a comparative example.
  • FIG. 11 illustrates current densities of first to tenth light emitting cells in the light emitting device according to the comparative example illustrated in FIG. 10.
  • FIG. 12 illustrates current densities of the first to tenth light emitting cells in the light emitting device according to the embodiment.
  • the upper (up) or the lower (down) (on or under) when described as being formed on the “on” or “on” (under) of each element, the upper (up) or the lower (down) (on or under) includes both the two elements are in direct contact with each other (directly) or one or more other elements are formed indirectly formed (indirectly) between the two elements.
  • the upper (up) or the lower (down) (on or under) when expressed as “up” or "on (under)", it may include the meaning of the downward direction as well as the upward direction based on one element.
  • relational terms such as “first” and “second,” “upper / upper / up” and “lower / lower / lower”, etc., as used below, may be used to describe any physical or logical relationship between such entities or elements or It may be used to distinguish one entity or element from another entity or element without necessarily requiring or implying an order.
  • the light emitting device 100 according to the embodiment will be described using the Cartesian coordinate system, but the embodiment is not limited thereto. That is, the light emitting device 100 according to the embodiment may be described using another coordinate system.
  • the x-axis, the y-axis, and the z-axis are orthogonal to each other, but the embodiment is not limited thereto. That is, the x-axis, y-axis, and z-axis may cross each other instead of being orthogonal to each other.
  • FIG. 2 is a plan view of the light emitting device 100 according to the embodiment
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. 2
  • FIG. 4 is a line taken along the line B-B ′ of FIG. 2.
  • One sectional drawing is shown and FIG. 5: is sectional drawing cut along the C-C 'line
  • the light emitting device 100 includes a conductive layer 110, a first bonding pad 122, and first to N-th connection wires 124-1 to 124-. (N-1), where N is a positive integer of 2 or more), the second bonding pad 126, the substrate 130, and the light emitting structure 140.
  • the substrate 130 may be formed of a carrier wafer or a material suitable for growing a semiconductor material.
  • the substrate 130 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate.
  • the substrate 130 may be made of a light transmitting material, and may be separated through a scribing process and a breaking process without bringing warpage of the entire nitride light emitting structure 140 of the light emitting device. It can have a degree of mechanical strength for good separation into chips.
  • the substrate 130 may be a material including at least one of sapphire (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , GaAs, and Ge.
  • the upper surface of the substrate 130 may have a concave-convex pattern shape.
  • the substrate 130 may be a patterned sapphire substrate (PSS).
  • a buffer layer may be further disposed between the substrate 130 and the light emitting structure 140.
  • the buffer layer may be formed using a compound semiconductor of group III-V elements.
  • the buffer layer serves to reduce the difference in lattice constant between the substrate 130 and the light emitting structure 140.
  • the buffer layer may include, but is not limited to, AlN or undoped nitride.
  • the buffer layer may be omitted depending on the type of substrate 130 and the type of light emitting structure 140.
  • N 10
  • the embodiment is not limited thereto, and the following description may be equally applied even when N is more or less than 10.
  • the light emitting cells are arranged spaced apart from each other in the horizontal direction (eg, y-axis and z-axis directions) on the substrate 130.
  • the plurality of light emitting regions are called first light emitting regions P1 to N-th light emitting regions PN in order. That is, the light emitting area where the first bonding pad 122 is located is called the first light emitting area P1, and the light emitting area where the second bonding pad 126 is located is called the tenth light emitting area.
  • the first to Nth light emitting cells are disposed in the first to Nth light emitting regions P1 to PN of the substrate 130, respectively. That is, the first light emitting cell is disposed in the first light emitting region P1 of the substrate 130, the second light emitting cell is disposed in the second light emitting region P2 of the substrate 130, and the third light emitting cell is the substrate. Disposed in the third light emitting region P3 of 130, and the fourth light emitting cell is disposed in the fourth light emitting region P4 of the substrate 130, and the fifth light emitting cell is the fifth light emitting region of the substrate 130.
  • the sixth light emitting cell is disposed in the sixth light emitting region P6 of the substrate 130, and the seventh light emitting cell is disposed in the seventh light emitting region P7 of the substrate 130.
  • the eighth light emitting cell is disposed in the eighth light emitting region P8 of the substrate 130, the ninth light emitting cell is disposed in the ninth light emitting region P9 of the substrate 130, and the tenth light emitting cell is the substrate 130. It is disposed in the tenth light emitting region (P10) of the.
  • the nth light emitting cell 1 ⁇ n ⁇ N is disposed in the nth light emitting region Pn of the substrate 130.
  • the nth light emitting cell is referred to as 'Pn'.
  • Each of the first to Nth light emitting cells P1 to PN includes a light emitting structure 140, a conductive layer 110, a first electrode 152, and a second electrode 154 disposed on the substrate 130.
  • the light emitting structure 140 constituting one light emitting cell may be distinguished from the light emitting structure 140 of another light emitting cell by the boundary area S.
  • the boundary area S may be an area positioned around each of the first to Nth light emitting cells P1 to PN and may be a substrate 130. In a plan view, the boundary area S may be disposed between the first to Nth light emitting cells P1 to PN.
  • each light emitting cell Pn illustrated in FIGS. 2 to 5 is illustrated as having a horizontal bonding structure, but the embodiment is not limited to a specific bonding type of each light emitting cell. According to another embodiment, each light emitting cell Pn may have a flip chip bonding type structure.
  • the light emitting structure 140 of the nth light emitting cell Pn may include a first conductive semiconductor layer 142, an active layer 144, and a second conductive semiconductor layer 146 sequentially disposed on the substrate 130. Can be.
  • the first conductive semiconductor layer 142 may be disposed between the substrate 130 and the active layer 144, may include a semiconductor compound, and may be implemented as a compound semiconductor such as a group III-V group or a group II-VI group.
  • the first conductivity type dopant may be doped.
  • the first conductivity-type semiconductor layer 142 has a composition formula of Al x In y Ga (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the semiconductor material may include at least one of InAlGaN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.
  • the first conductivity type dopant may include an n type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductivity-type semiconductor layer 142 may have a single layer or a multilayer structure, but is not limited thereto.
  • the active layer 144 is disposed between the first conductive semiconductor layer 142 and the second conductive semiconductor layer 146, and has a single well structure, a multi well structure, a single quantum well structure, and a multi quantum well (MQW).
  • Well structure, may include any one of the quantum dot structure or quantum line structure.
  • the active layer 144 is formed of a well layer and a barrier layer, for example, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP, using a compound semiconductor material of group III-V elements.
  • One or more of (InGaP) / AlGaP may have a pair structure, but is not limited thereto.
  • the well layer may be made of a material having an energy band gap smaller than the energy band gap of the barrier layer.
  • the second conductivity-type semiconductor layer 146 is disposed on the active layer 144 and may include a semiconductor compound.
  • the second conductivity-type semiconductor layer 146 may be implemented with compound semiconductors such as group III-V and group II-VI, for example, In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) and may include any one or more of AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP.
  • the second conductive semiconductor layer 146 may be a second conductive semiconductor layer, and when the second conductive semiconductor layer 146 is a p-type semiconductor layer, the second conductive dopant may be Mg, Zn, Ca, Sr, P-type dopants such as Ba and the like.
  • the second conductivity-type semiconductor layer 146 may have a single layer or a multilayer structure, but is not limited thereto.
  • the first conductive semiconductor layer 142 is an n-type semiconductor layer and the second conductive semiconductor layer 146 is implemented as a p-type semiconductor layer, or the first conductive semiconductor layer 142 is a p-type semiconductor layer and the second The conductive semiconductor layer 146 may be implemented with an n-type semiconductor layer. Accordingly, the light emitting structure 140 may include at least one of an n-p junction, a p-n junction, an n-p-n junction, and a p-n-p junction structure.
  • the first conductive semiconductor layer 142 is an n-type semiconductor layer
  • the second conductive semiconductor layer 146 is described as a p-type semiconductor layer, but embodiments are not limited thereto. On the contrary, the embodiment may be applied even when the first conductivity-type semiconductor layer 142 is a p-type semiconductor layer and the second conductivity-type semiconductor layer 146 is an n-type semiconductor layer.
  • the first electrode 152 is disposed on the first conductivity type semiconductor layer 142.
  • the first electrode 152 is disposed on the first conductivity type semiconductor layer 142, and referring to FIG. 5, the eighth, ninth, and tenth electrodes.
  • the first electrode 152 may be disposed on the first conductive semiconductor layer 142.
  • a portion of the first conductive semiconductor layer 142 of the light emitting structure 140 may be exposed. That is, a portion of the first conductive semiconductor layer 142 is exposed by mesa etching a portion of the second conductive semiconductor layer 146, the active layer 144, and the first conductive semiconductor layer 142. You can. In this case, an exposed surface of the first conductive semiconductor layer 142 may be lower than a lower surface of the active layer 144, but embodiments are not limited thereto.
  • the first electrode 152 may be separately provided on the first conductive semiconductor layer 142, and the i th light emitting cell Pi may be provided.
  • the first electrode 152 of ⁇ N-1 may be integrally formed with the i-th connection line 124-i.
  • the first electrode 152 of the fourth light emitting cell P4 is disposed separately from the fourth connection line 124-4, and the eighth electrode as illustrated in FIG. 5.
  • the first electrode 152 of the light emitting cell P8 is disposed separately from the eighth connection wiring 124-8
  • the first electrode 152 of the ninth light emitting cell P9 is the ninth connecting wiring 124-9. It may be arranged separately from, but the embodiment is not limited thereto.
  • the first electrode 152 of the fourth light emitting cell P4 may be integrally formed with the fourth connection line 124-4.
  • the first electrode 152 of the eighth light emitting cell P8 may be integrally formed with the eighth connection line 124-8.
  • the first electrode 152 of the ninth light emitting cell P9 may be integrally formed with the ninth connection line 124-9.
  • the first electrode 152 of the Nth light emitting cell (eg, P10) may be integrally formed with the second bonding pad 126.
  • the embodiment is not limited thereto, and the first electrode 152 of the N-th light emitting cell PN may be formed separately from the second bonding pad 126.
  • the second electrode 154 is disposed on the second conductivity type semiconductor layer 146.
  • the second electrode 154 may be disposed on the second conductivity type semiconductor layer 144.
  • the second electrode 154 may be separately provided on the second conductive semiconductor layer 146. Examples are not limited to this. That is, according to another exemplary embodiment, the second electrode 154 of the j th light emitting cell Pj (2 ⁇ j ⁇ N) (Pj) is integrally formed with the j-1th connecting wire 124-(j-1). It may be done.
  • the second electrode 154 of the fifth light emitting cell P5 is provided separately from the fourth connection line 124-4.
  • the second electrode 154 of the fifth light emitting cell P5 may be integrally formed with the fourth connection line 124-4.
  • the second electrode 154 of the ninth light emitting cell P9 is provided separately from the eighth connection line 124-8.
  • the second electrode 154 of the ninth light emitting cell P9 may be integrally formed with the eighth connection line 124-8.
  • the second electrode 154 of the tenth light emitting cell P10 is provided separately from the ninth connection line 124-9.
  • the second electrode 154 of the tenth light emitting cell P10 may be integrally formed with the ninth connection line 124-9.
  • the second electrode 154 of the first light emitting cell (eg, P1) may be integrally formed with the first bonding pad 122.
  • the embodiment is not limited thereto, and the second electrode 154 of the first light emitting cell P1 may be formed separately from the first bonding pad 122.
  • each of the first and second electrodes 152 and 154 is sequentially stacked with an adhesive layer (not shown), a barrier layer (not shown), and a bonding layer (not shown). It can have a structure.
  • the adhesive layer of the first electrode 152 may include a material in ohmic contact with the first conductive semiconductor layer 142, and the adhesive layer of the second electrode 154 may be in ohmic contact with the second conductive semiconductor layer 146. It may include.
  • the adhesive layer may be formed of at least one material of Cr, Rd, and Ti, and may be formed in a single layer or a multilayer structure.
  • the barrier layer is disposed on the adhesive layer, and may be formed of a material including at least one of Ni, Cr, Ti, and Pt, in a single layer or a multilayer.
  • the barrier layer may be made of an alloy of Cr and Pt.
  • a reflective layer made of Ag or the like may be interposed between the barrier layer and the adhesive layer, it may be omitted.
  • the bonding layer is disposed on the barrier layer and may include Au.
  • the first bonding pad 122 may be bonded with a wire (not shown) for providing a first power source. 2 and 3, the first bonding pad 122 is disposed on the second conductive semiconductor layer 146 of any one of the first to Nth light emitting cells P1 to PN (eg, P1). The second conductive semiconductor layer 146 may be disposed in electrical contact with the second conductive semiconductor layer 146.
  • the semiconductor device may be disposed on the layer 142 and may be in electrical contact with the first conductivity-type semiconductor layer 142.
  • a conductive layer 110 may be further disposed between the second electrode 154 and the second conductive semiconductor layer 146.
  • Each conductive layer 110 not only reduces total reflection but also has good light transmittance, thereby increasing the extraction efficiency of light emitted from the active layer 144 and passing through the second conductive semiconductor layer 146.
  • Each conductive layer 110 is a transparent oxide-based material having high transmittance with respect to the emission wavelength, for example, indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), and AZO.
  • IrOx, RuOx, RuOx / It may be implemented in a single layer or multiple layers using at least one or more of ITO, Ni, Ag, Ni / IrOx / Au or Ni / IrOx / Au / ITO.
  • An area of each conductive layer 110 disposed on the second conductive semiconductor layer 146 may be equal to or less than an upper area of the second conductive semiconductor layer 146.
  • the first to N-th connection wirings 124-1 to 124- (N-1) electrically connect the first to N-th light emitting cells P1 to PN with each other. That is, the first to N-th connection wirings 124-1 to 124- (N-1) electrically connect neighboring light emitting cells.
  • the i th connection wiring 124-i (1 ⁇ i ⁇ N-1) includes an i th light emitting region Pi, an i + 1 th light emitting region [P (i + 1)], and [Pi, P (i + 1) It is located on the boundary area S between the first and second electrodes, and electrically connects the neighboring i th light emitting cell Pi and the i th +1 th light emitting cell P (i + 1).
  • the first connection wires 124-1 and i 1 electrically connect the first light emitting cells P1 and the second light emitting cells P2 that are adjacent to each other, and as illustrated in FIG. 4.
  • the fourth connection wiring 124-4 is positioned on the fourth light emitting region P4, the fifth light emitting region P5, and the boundary region S between the fourth light emitting region P4 and the fourth light emitting region P4. P4) and the fifth light emitting cell P5 are electrically connected to each other.
  • the first to Nth light emitting cells P1 to PN are electrically connected in series to each other by the first to Nth connection wires 124-1 to 124- (N-1). It can be seen.
  • the first to N-th connection wirings 124-1 to 124- (N-1) have the first light emitting cell P1 in which the first bonding pad 122 is positioned as a starting point, and the second bonding pad (
  • the first to Nth light emitting cells P1 to PN may be connected in series using the Nth light emitting region PN where the 126 is located as an end point.
  • the embodiment is not limited thereto, and at least some of the first to N-th light emitting cells P1 to PN may be electrically connected in parallel to each other by connection wires.
  • Each of the first to N-th connection wirings 124-1 to 124- (N-1) may be made of the same material or different materials from those of the first and second electrodes 152 and 154, respectively. If the first to N-th connection wirings 124-1 to 124- (N-1) are made of the same material as the first and second electrodes 152 and 154, the connection wiring may be formed as described above. It may be formed integrally with the first or second electrodes 152 and 154. Each of the first to N-th connection wirings 124-1 to 124- (N-1) may include at least one of Cr, Rd, Au, Ni, Ti, or Pt, but is not limited thereto.
  • the insulating layer 160 is disposed between the first to N-th connection wirings 124-1 to 124- (N-1) and neighboring light emitting cells connected by the connection wiring, Electrically insulate the light emitting cells. That is, the insulating layer 160 includes the i-th connection wiring 124-i and the neighboring i-th and i + 1 light emitting cells connected by the wiring 124-i [Pi, P (i + 1)]. Interposed between the i th connection wiring 124-i and the i th light emitting cell Pi to electrically insulate the i th connection wiring 124-i and the i th +1 th light emitting cell [P (i + 1); )] Is electrically insulated.
  • the insulating layer 160 is disposed between the fourth connection line 124-4 and the neighboring fourth and fifth light emitting cells P4 and P5 to form the fourth connection line ( 124-4) and the fourth and fifth light emitting cells P4 and P5 are electrically insulated from each other.
  • the embodiment is not limited thereto. That is, according to another embodiment, the insulating layer 160 may be further disposed on the plurality of light emitting cells P1 to PN and the boundary region. That is, the insulating layer 160 may cover the top and side surfaces of the plurality of light emitting cells P1 to PN and may cover the boundary area S.
  • the insulating layer 160 may be formed of a light-transmissive insulating material, for example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , or Al 2 O 3 .
  • a light-transmissive insulating material for example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , or Al 2 O 3 .
  • the embodiment is not limited to the specific arrangement or material of the insulating layer 160.
  • FIG. 6 is a circuit diagram of the light emitting device 100 shown in FIG. 2.
  • the light emitting device 100 has one common (+) terminal, for example, one first bonding pad 122, and one common ( ⁇ ) terminal, for example, one first. It may have two bonding pads 126.
  • planar areas of the plurality of first to Nth light emitting cells P1 to PN may be different from each other.
  • FIG. 7 is a plan view of the light emitting device 100 shown in FIG. 2, with a solid line showing the planar area of each light emitting cell, and a dotted line showing the active layer 144 (or the second conductivity type semiconductor layer 146) of each light emitting cell. Indicates the planar area of.
  • An ' represents the planar area of the nth light emitting cell Pn.
  • portions 'C' and 'D' are used to describe the boundary area S, and for convenience of description, the active layer 144 (or the second conductivity type semiconductor layer) is formed at portions 'C' and 'D'. Dotted line (146) is omitted.
  • the first to Nth light emitting cells P1 to PN except for the Nth light emitting cell PN where the second bonding pad 126 is located may be smaller than that of the N-th light emitting cell PN.
  • the planar areas A1 ′ through A9 ′ of the second through P9 may be smaller than the planar areas A10 ′ of the tenth light emitting cell P10.
  • the planar areas A1 'to A9' of the first to N-th light emitting cells P1 to P (N-1) are smaller than the planar area A10 'of the N-th light emitting cell PN. Since the second bonding pads 126 are disposed in the N-th light emitting cell PN, the planar area of the active layer 144 of the N-th light emitting cell PN is the first to N-th light emitting cells P1 to P ( N-1)) may be less than or equal to the planar surface of the active layer 144.
  • planar area of the active layer 144 of the N-th light emitting cell PN is less than or equal to the planar area of the active layer 144 of the first to N-1th light emitting cells P1 to P (N-1), Since the current density of the N-th light emitting cell PN becomes higher than the current density of the N-1 light emitting cells P1 to P (N-1), the light emitting device may be destroyed.
  • the planar area AN 'of the Nth light emitting cell PN is the planar area A1' to A (N-1) 'of the other light emitting cells P1 to P (N-1)'. May be greater than).
  • the horizontal width Y of the N-th light emitting cell PN is different from the light emitting cells P1 to P. (N-1)), and the vertical width Z of the Nth light emitting cell PN and the vertical widths of the other light emitting cells P1 to P (N-1) are designed to be equal to each other. Can be.
  • the vertical width Z of the N-th light emitting cell PN differs from the light emitting cell P1.
  • the width width Y of the Nth light emitting cell PN and the width width of the other light emitting cells P1 to P (N-1) are equal to each other. Can be designed.
  • the vertical width Z of the N-th light emitting cell PN differs from the light emitting cell P1.
  • the horizontal width Y of the N-th light emitting cell PN is designed to be larger than the horizontal width of the other light emitting cells P1 to P (N-1). Can be.
  • FIG. 8 is an enlarged cross-sectional view of part 'A' shown in FIG. 2
  • FIG. 9 is a cross-sectional view of a comparative example 'B' of part 'A' shown in FIG. 2.
  • the boundary regions S disposed between adjacent light emitting cells are arranged in a line without shifting in the y-axis or z-axis direction.
  • the first to Nth light emitting cells P1 to PN may include first adjacent light emitting cells and second adjacent light emitting cells.
  • the first adjacent light emitting cells may refer to light emitting cells arranged adjacent to each other in the first direction among the first to Nth light emitting cells P1 to PN.
  • the second adjacent light emitting cells are light emitting cells adjacent to the first adjacent light emitting cells in a second direction orthogonal to the first direction among the first to Nth light emitting cells P1 to PN, and adjacent to each other in the first direction. Can mean.
  • first adjacent light emitting cells and the second adjacent light emitting cell are described as follows.
  • each of the first and second directions may be perpendicular to the thickness direction (eg, the x-axis direction) of the substrate 130.
  • the first light emitting cell P1 and the second light emitting cell P2 are adjacent in the z-axis direction, which is the first direction, the first light emitting cell P1 may correspond to the first adjacent light emitting cell.
  • the sixth and seventh light emitting cells P6 and P7 are adjacent to the first in the y-axis direction in the second direction.
  • the light emitting cells P1 and P2 are adjacent to each other in the z-axis direction, which is the first direction, and thus may correspond to the second adjacent light emitting cells.
  • the third light emitting cell P3 and the fourth light emitting cell P4 are adjacent in the z-axis direction, which is the first direction, the third light emitting cell P3 may correspond to the first adjacent light emitting cell.
  • the fifth and sixth light emitting cells P5 and P6 are first adjacent in the y-axis direction in the second direction.
  • the light emitting cells P3 and P4 are adjacent to each other in the z-axis direction, which is the first direction, and thus may correspond to the second adjacent light emitting cells.
  • the sixth light emitting cell P6 and the seventh light emitting cell P7 are adjacent in the z-axis direction, which is the first direction, the sixth light emitting cell P6 may correspond to the first adjacent light emitting cell.
  • the eighth and ninth light emitting cells P8 and P9 are adjacent to the first in the y-axis direction in the second direction.
  • the light emitting cells P6 and P7 are adjacent to each other in the z-axis direction, which is the first direction, and thus may correspond to the second adjacent light emitting cells.
  • the sixth light emitting cell P6 and the seventh light emitting cell P7 correspond to the first adjacent light emitting cell
  • the first and second light emitting cells P1 and P2 are formed in the y-axis direction in the second direction. Since the adjacent light emitting cells P6 and P7 are adjacent to each other in the z-axis direction, which is the first direction, the light emitting cells may correspond to the second adjacent light emitting cells.
  • the fifth light emitting cell P5 and the sixth light emitting cell P6 are adjacent to each other in the z-axis direction, which is the first direction, and thus may correspond to the first adjacent light emitting cell.
  • the ninth and tenth light emitting cells P9 and P10 are adjacent to the first axis in the y-axis direction in the second direction.
  • the light emitting cells P5 and P6 are adjacent to each other in the z-axis direction, which is the first direction, and thus may correspond to the second adjacent light emitting cells.
  • the third and fourth light emitting cells P3 and P4 may be formed in the y-axis direction in the second direction. Since the adjacent light emitting cells P5 and P6 are adjacent to each other in the z-axis direction, which is the first direction, the light emitting cells may correspond to the second adjacent light emitting cells.
  • the boundary area S may include first, second and third boundary areas S1, S2, and S3.
  • the first boundary region S1 may mean a boundary region S disposed between the first adjacent light emitting cells.
  • the second boundary region S2 may be a boundary region disposed between the second adjacent light emitting cells and spaced apart from the first boundary region S1 in the first direction.
  • the third boundary region S3 may mean a boundary region disposed between the first adjacent light emitting cells and the second adjacent light emitting cells.
  • the first and second light emitting cells P1 and P2 correspond to the first adjacent light emitting cells, and the sixth and seventh light emitting cells P6 and P7.
  • the first boundary region S1 is disposed between the first adjacent light emitting cells P1 and P2, and the second boundary between the second adjacent light emitting cells P6 and P7.
  • the area S2 is arranged.
  • the first boundary region S1 and the second boundary region S2 are spaced apart from each other in the z-axis direction.
  • the third boundary region S3 is disposed between the first boundary region S1 and the second boundary region S2.
  • the fifth and sixth light emitting cells P5 and P6 correspond to the first adjacent light emitting cells
  • the ninth and tenth light emitting cells P9 and P10 are formed of the first light emitting cells.
  • a first boundary area S1 is disposed between the first adjacent light emitting cells P5 and P6, and a second boundary area (between the second adjacent light emitting cells P9 and P10).
  • S2 is arranged.
  • the first boundary region S1 and the second boundary region S2 are spaced apart in the z-axis direction, which is the first direction.
  • the third boundary region S3 is disposed between the first boundary region S1 and the second boundary region S2.
  • the first and second boundary regions S1 and S2 are not disposed on the same line in the second direction (for example, the y-axis direction), but are spaced apart in the first direction (for example, the z-axis direction). .
  • the second boundary is between the first boundary region S1 and the third boundary region S3.
  • the light uniformity of the light emitting device 100 may be improved by scattering light between the region S2 and the third boundary region S3 or at least one of the third boundary regions S3.
  • a (N-1) ') may be the same as or different from each other.
  • a light emitting device having a uniformity of the active layer 144 of the first to N-th light emitting cells P1 to P (N-1) is less than 0.01%. It may be difficult to implement. Therefore, the uniformity of the active layer 144 of the first to Nth light emitting cells PN may be 0.01% to 1%, but embodiments are not limited thereto.
  • the uniformity of the active layer 144 of the first to N-th light emitting cells P1 to P (N-1) falls within the range of 0.01% to 1%, the first to N-th light emitting cells ( The plane areas of P1 to P (N-1)) may be different from each other.
  • the major axis direction (or short axis direction) of some of the first to Nth light emitting cells P1 to PN is in the major axis direction (or, of the other light emitting cells of the first to Nth light emitting cells P1 to PN).
  • Short axis direction For example, the long axis direction of the first to fourth light emitting cells P1 to P4 is, for example, the y axis direction, while the long axis direction of the fifth to tenth light emitting cells P5 to P10 is, for example, As the z-axis direction, they can be different.
  • the first boundary area S1 and the second boundary area S2 may be further spaced apart in the first direction (eg, the z axis direction).
  • the first direction eg, the z axis direction
  • the portion C enlarged in FIG. 7 is larger than the distance (eg, a distance) between the first and second boundary regions S1 and S2 in the first direction.
  • the degree to which the first boundary region S1 and the second boundary region S2 are spaced apart from each other is greater. As described above, as the distance between the first and second boundary regions S1 and S2 is greater than each other, light scattering becomes more active, and thus the light uniformity of the light emitting device 100 may be further improved.
  • the boundary region S may be variously disposed in the first and second directions perpendicular to the thickness direction of the light emitting device 100, that is, the first and second boundary regions ( The degree of S1, S2) can be freely adjusted to improve the light uniformity.
  • first plane areas' plane areas (hereinafter, referred to as' first plane areas') of each of the first to N-th light emitting cells P1 to P (N-1) are the same as each other, the first planar area Ai '1
  • the degree to which the planar area (hereinafter referred to as 'second planar area') AN of the Nth light emitting cell is greater than ⁇ i ⁇ N-1) will be described as follows.
  • the reference plane area AR may be defined as shown in Equation 1 as shown in FIG. 7.
  • y1 and z1 represent the horizontal length and the vertical length of the reference plane area AR, respectively.
  • the second planar area AN ′ may be larger by an increment ⁇ than the reference plane area AR, and may be expressed by Equation 2 below.
  • the first planar area Ai ' may be expressed by Equation 3 below.
  • Equation 4 When the first planar area Ai 'of Equation 3 is subtracted from the second planar area AN' of Equation 2, the degree ⁇ in which the second planar area AN 'is greater than the first planar area Ai' is It may be expressed as Equation 4 below.
  • FIG. 10 is a plan view of a light emitting device according to a comparative example.
  • the light emitting device includes first to tenth light emitting cells, and planar areas of the first to tenth light emitting cells are denoted by A1 to A10, respectively.
  • A1 to A10 may be the same as or different from each other.
  • each of A1 to A10 is equal to or close to the reference plane area AR.
  • the area occupied by the active layer 144 in the second planar area A10 of the tenth light emitting cell is the first to the ninth light emitting cells.
  • the area AR becomes smaller than the area occupied by the active layer 144. For this reason, the uniformity of the planar area of the active layers of the first to tenth light emitting cells may decrease.
  • the second planar area AN ′ of the tenth light emitting cell in which the second bonding pads 126 are disposed is increased by an increment ⁇ , rather than the reference plane area AR,
  • the sum of the first planar areas Ai ′ of each of the ninth light emitting cells is decreased by an increment ⁇ .
  • the uniformity of the planar area of the active layer 144 of the first to tenth light emitting cells is 0.01% to 1% It may fall within the range of.
  • the uniformity of the planar area of the active layer 144 included in the first to N-th light emitting cells P1 to PN is 0.01% to 1%, for example. , 0.03%, but the embodiment is not limited to a specific value of uniformity.
  • the uniformity of the planar area of the active layers of the plurality of light emitting cells may be expressed by Equation 5 below.
  • U represents the uniformity of the planar area
  • Max represents the maximum value of the planar area
  • Min represents the minimum value of the planar area
  • planar area of each of the active layers of the first to tenth light emitting cells P1 to P10 may be as shown in Table 1 below.
  • A represents the planar area of the active layer in each of the light emitting cells P1 to P10.
  • the planar area of each of the active layers of each of the first to tenth light emitting cells P1 to P10 may be as shown in Table 2 below.
  • the light emitting device according to the embodiment has better uniformity of the planar area of the active layer 144 than the comparative example.
  • FIG. 11 illustrates current densities # 1 to # 10 of the first to tenth light emitting cells P1 to P10 in the light emitting device according to the comparative example illustrated in FIG. 10, and FIG. 12 is a light emitting device according to the embodiment.
  • FIG. 1 the current densities # 1 to # 10 of the first to tenth light emitting cells P1 to P10 are shown.
  • the horizontal axis represents Current
  • the vertical axis represents Current Density.
  • the connection electrode connected to the tenth light emitting cell may be broken and electrically opened, thereby deteriorating reliability.
  • the light emitting device 100 since the planar area of the active layer is uniform, the current densities # 1 to # 10 of the first to tenth light emitting cells P1 to P10 are uniform. Does not exist. For this reason, it is possible to prevent the phenomenon in which the tenth light emitting cell P10 is destroyed to deteriorate reliability. Therefore, the light emitting device 100 according to the embodiment can reduce the failure rate when an abnormality such as overcurrent or electrostatic discharge (ESD) occurs, and can be suitably used for high voltage devices.
  • an abnormality such as overcurrent or electrostatic discharge (ESD) occurs
  • a plurality of light emitting device packages including the light emitting device according to the embodiment may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, or the like, which is an optical member, may be disposed on an optical path of the light emitting device package.
  • the light emitting device package, the substrate, and the optical member may function as a backlight unit.
  • the light emitting device according to the embodiment may be applied to a display device, an indicator device, and an illumination device.
  • the display device may include a bottom cover, a reflector disposed on the bottom cover, a light emitting module for emitting light, a light guide plate disposed in front of the reflector, and guiding light emitted from the light emitting module to the front, and in front of the light guide plate.
  • An optical sheet including prism sheets disposed, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, and a color filter disposed in front of the display panel. It may include.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the lighting apparatus includes a light source module including a substrate and a light emitting device package according to an embodiment, a heat sink for dissipating heat from the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • a light source module including a substrate and a light emitting device package according to an embodiment, a heat sink for dissipating heat from the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, or a street lamp.
  • the head lamp includes a light emitting module including light emitting device packages disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, a lens for refracting the light reflected by the reflector forward. And a shade for blocking or reflecting a part of the light reflected by the reflector toward the lens to achieve a light distribution pattern desired by the designer.
  • the light emitting device may be used for a display device, an indicator device, a lighting device, and the like.

Abstract

실시 예의 발광 소자는 기판과, 기판 위에 서로 이격되어 배열되되, 각각은 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광 셀과, 복수의 발광 셀을 전기적으로 서로 연결하는 연결 배선과, 복수의 발광 셀 중 제1 발광 셀의 제2 도전형 반도체층과 전기적으로 연결된 제1 본딩 패드 및 복수의 발광 셀 중 제2 발광 셀의 제1 도전형 반도체층과 전기적으로 연결된 제2 본딩 패드를 포함하고, 복수의 발광 셀 중에서 제2 발광 셀을 제외한 적어도 하나의 다른 발광 셀의 평면적은 제2 발광 셀의 평면적보다 작고, 평면상에서 복수의 발광 셀의 둘레에 위치하는 경계 영역에 의해 복수의 발광 셀은 서로 구분되고, 복수의 발광 셀은 제1 방향으로 서로 인접한 제1 인접 발광 셀들; 및 제1 방향으로 서로 인접하고, 제1 방향과 직교하는 제2 방향으로 제1 인접 발광 셀들과 인접하는 제2 인접 발광 셀을 포함하고, 경계 영역은 제1 인접 발광 셀들 사이에 배치된 제1 경계 영역 및 제2 인접 발광 셀들 사이에 배치되며, 제1 방향으로 제1 경계 영역과 이격된 제2 경계 영역을 포함할 수 있다.

Description

발광 소자
실시 예는 발광 소자에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 발광 다이오드(LED:Light Emitting Diode)가 개발되었다.
이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율 및 고출력 칩 및 패키징 기술에 의한 고휘도의 구현이다.
고휘도를 구현하기 위해서 광 추출 효율을 높이는 것이 중요하다. 광 추출 효율을 높이기 위하여 플립 칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(PSS:Patterned Sapphire Substrate), 광 결정(photonic crystal) 기술, 및 반사 방지막(anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
도 1은 기존의 발광 소자(10)의 평면도를 나타낸다.
도 1에 도시된 발광 소자(10)는 제1 및 제2 전극 패드(또는, 본딩 패드)(22, 24), 9개의 발광 영역(또는, 발광 셀)(40) 및 이웃하는 발광 영역(40)을 전기적으로 연결하는 연결 금속(30)으로 구성된다. 이때, 제2 전극 패드(24)가 배치됨으로 인해, 제9 발광 영역(P9)의 활성층의 평면적은 다른 제1 내지 제8 발광 영역(P1 내지 P8)의 활성층의 평면적보다 더 작아진다. 이로 인해, 제9 발광 영역(P9)의 전류 밀도는 다른 제1 내지 제8 발광 영역(P1 내지 P8)의 전류 밀도보다 더 커질 수 있다. 따라서, 제8 발광 영역(P8)과 제9 발광 영역(P9)을 서로 전기적으로 연결하는 연결 금속(30)이 파손되어, 발광 소자(10)는 전기적으로 오픈될 수 있는 등 취약한 신뢰성을 가질 수 있다.
실시 예는 전기적으로 개선된 신뢰성을 갖는 발광 소자를 제공한다.
일 실시 예에 의한 발광 소자는, 기판; 상기 기판 위에 서로 이격되어 배열되되, 각각은 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광 셀; 상기 복수의 발광 셀을 전기적으로 서로 연결하는 연결 배선; 상기 복수의 발광 셀 중 제1 발광 셀의 제2 도전형 반도체층과 전기적으로 연결된 제1 본딩 패드; 및 상기 복수의 발광 셀 중 제2 발광 셀의 제1 도전형 반도체층과 전기적으로 연결된 제2 본딩 패드를 포함하고, 상기 복수의 발광 셀 중에서 상기 제2 발광 셀을 제외한 적어도 하나의 다른 발광 셀의 평면적은 상기 제2 발광 셀의 평면적보다 작고, 평면상에서 상기 복수의 발광 셀의 둘레에 위치하는 경계 영역에 의해 상기 복수의 발광 셀은 서로 구분되고, 상기 복수의 발광 셀은 제1 방향으로 서로 인접한 제1 인접 발광 셀들; 및 상기 제1 방향으로 서로 인접하고, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 인접 발광 셀들과 인접하는 제2 인접 발광 셀을 포함하고, 상기 경계 영역은 상기 제1 인접 발광 셀들 사이에 배치된 제1 경계 영역; 및 상기 제2 인접 발광 셀들 사이에 배치되며, 상기 제1 방향으로 상기 제1 경계 영역과 이격된 제2 경계 영역을 포함할 수 있다.
예를 들어, 상기 복수의 발광 셀의 상기 활성층의 평면적의 균일도는 0.01 % 내지 1%일 수 있다. 상기 복수의 발광 셀의 활성층의 평면적의 균일도는 0.03%일 수 있다.
예를 들어, 상기 적어도 하나의 다른 발광 셀은 복수의 다른 발광 셀을 포함하고, 상기 균일도의 범위 내에서 상기 복수의 다른 발광 셀의 평면적은 서로 다를 수 있다.
예를 들어, 상기 적어도 하나의 다른 발광 셀은 복수의 다른 발광 셀을 포함하고, 상기 복수의 다른 발광 셀의 평면적은 서로 동일할 수 있다.
예를 들어, 상기 복수의 발광 셀 중에서 상기 제2 발광 셀을 제외한 상기 적어도 하나의 다른 발광 셀 각각의 제1 평면적과 상기 제2 발광 셀의 제2 평면적은 아래와 같은 관계를 가질 수 있다.
Figure PCTKR2017000123-appb-I000001
여기서, Ai'는 제1 평면적을 나타내고, 1 ≤ i ≤ N-1, AN'는 제2 평면적을 나타내고, N은 상기 발광 셀의 총 개수로서 2 이상의 양의 정수를 나타내고, α는 상기 제2 본딩 패드의 평면적을 나타낸다.
예를 들어, 상기 제2 발광 셀의 가로 폭은 상기 적어도 하나의 다른 발광 셀의 가로 폭보다 크고, 상기 제2 발광 셀의 세로 폭과 상기 적어도 하나의 다른 발광 셀의 세로 폭은 동일할 수 있다. 또는, 상기 제2 발광 셀의 세로 폭은 상기 적어도 하나의 다른 발광 셀의 세로 폭보다 크고, 상기 제2 발광 셀의 가로 폭과 상기 적어도 하나의 다른 발광 셀의 가로 폭은 동일할 수 있다. 또는, 상기 제2 발광 셀의 가로 폭은 상기 적어도 하나의 다른 발광 셀의 가로 폭보다 크고, 상기 제2 발광 셀의 세로 폭은 상기 적어도 하나의 다른 발광 셀의 세로 폭보다 클 수 있다.
예를 들어, 상기 제1 도전형 반도체층은 n형 반도체층이고, 상기 제2 도전형 반도체층은 p형 반도체층이고, 상기 복수의 발광 셀 각각은 수평형 본딩 구조를 가질 수 있다.
예를 들어, 상기 복수의 발광 셀 중 일부 발광 셀의 장축 또는 단축 방향은 상기 복수의 발광 셀 중 타부 발광 셀의 장축 또는 단축 방향과 다를 수 있다. 예를 들어, 상기 제2 발광 셀의 장축 또는 단축 방향은 상기 제1 발광 셀의 장축 또는 단축 방향과 다를 수 있다.
다른 실시 예에 의한 발광 소자는, 기판; 상기 기판 위에 상호 이격되어 배치된 제1 내지 제N(여기서, N은 2 이상의 양의 정수) 발광 셀; 상기 제1 내지 제N 발광 셀을 전기적으로 서로 연결하는 제1 내지 제N-1 연결 배선; 상기 제1 내지 제N 발광 셀 중 제1 발광 셀에 위치한 제1 본딩 패드; 및 상기 제1 내지 제N 발광 셀 중 제N 발광 셀에 위치한 제2 본딩 패드를 포함하고, 상기 제1 내지 제N 발광 셀 중에서 상기 제N 발광 셀을 제외한 발광 셀 각각의 제1 평면적은 아래와 같고, 상기 제N 발광 셀의 제2 평면적은 기준 평면적보다 증분량만큼 크고, 평면상에서 상기 복수의 발광 셀의 둘레에 위치하는 경계 영역에 의해 상기 복수의 발광 셀은 서로 구분되고, 상기 복수의 발광 셀은 제1 방향으로 서로 인접한 제1 인접 발광 셀들; 및 상기 제1 방향으로 서로 인접하고, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 인접 발광 셀들과 인접하는 제2 인접 발광 셀을 포함하고, 상기 경계 영역은 상기 제1 인접 발광 셀들 사이에 배치된 제1 경계 영역; 및 상기 제2 인접 발광 셀들 사이에 배치되며, 상기 제1 방향으로 상기 제1 경계 영역과 이격된 제2 경계 영역을 포함할 수 있다.
Figure PCTKR2017000123-appb-I000002
여기서, Ai'는 상기 제1 평면적을 나타내고, AR은 상기 기준 평면적을 나타내고, α는 상기 증분량을 나타낸다.
예를 들어, 상기 제1 내지 제N 발광 셀 각각은 상기 기판 위에 배치된 n형 반도체층; 상기 n형 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 p형 반도체층; 상기 p형 반도체층과 상기 활성층을 메사 식각하여 노출된 상기 n형 반도체층 위에 배치된 n형 전극; 및 상기 p형 반도체층 위에 배치된 p형 전극을 포함할 수 있다.
예를 들어, 상기 제1 내지 제N 발광 셀의 상기 활성층의 평면적의 균일도는 0.01 % 내지 1%일 수 있다. 상기 증분량은 상기 제2 본딩 패드의 평면적과 동일할 수 있다.
예를 들어, 상기 제1 내지 제N 발광 셀 중 일부 발광 셀의 장축 또는 단축 방향은 상기 제1 내지 제N 발광 셀 중 타부 발광 셀의 장축 또는 단축 방향과 다를 수 있다. 예를 들어, 상기 제N 발광 셀의 장축 또는 단축 방향은 상기 제1 발광 셀의 장축 또는 단축 방향과 다를 수 있다.
실시 예에 따른 발광 소자는 활성층의 평면적이 균일하기 때문에, 복수의 발광 셀의 전류 밀도에 차이가 존재하지 않아, 소자가 파괴되지 않아 개선된 신뢰성을 갖고, 과전류나 ESD(Electrostatic Discharge) 등의 이상 발생시 불량률을 감소시킬 수 있고, 고전압 소자용으로 적합하게 이용될 수 있고, 평면상에서 경계 영역이 동일선 상에 배치되지 않고 어긋나게 배치됨으로써 광의 산란이 일어남으로써 개선된 광 균일도를 가질 수 있다.
도 1은 기존의 발광 소자의 평면도를 나타낸다.
도 2는 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 3은 도 2의 A-A'선을 따라 절취한 단면도를 나타낸다.
도 4는 도 2의 B-B'선을 따라 절취한 단면도를 나타낸다.
도 5는 도 2의 C-C'선을 따라 절취한 단면도를 나타낸다.
도 6은 도 2에 도시된 발광 소자의 회로도를 나타낸다.
도 7은 도 2에 도시된 발광 소자의 평면도를 나타낸다.
도 8은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.
도 9는 도 2에 도시된 'A' 부분의 비교 례에 의한 단면도를 나타낸다.
도 10은 비교 례에 의한 발광 소자의 평면도를 나타낸다.
도 11은 도 10에 도시된 비교 례에 의한 발광 소자에서 제1 내지 제10 발광 셀의 전류 밀도를 나타낸다.
도 12는 실시 예에 의한 발광 소자에서 제1 내지 제10 발광 셀의 전류 밀도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서 이용될 수도 있다.
이하, 실시 예에 의한 발광 소자(100)를 데카르트 좌표계를 이용하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 실시 예에 의한 발광 소자(100)는 다른 좌표계를 이용하여 설명될 수 있다. 또한, 데카르트 좌표계에 의하면, x축, y축, z축은 서로 직교하지만, 실시 예는 이에 국한되지 않는다. 즉, x축, y축, z축은 서로 직교하는 대신에 서로 교차할 수도 있다.
도 2는 실시 예에 의한 발광 소자(100)의 평면도를 나타내고, 도 3은 도 2의 A-A'선을 따라 절취한 단면도를 나타내고, 도 4는 도 2의 B-B'선을 따라 절취한 단면도를 나타내고, 도 5는 도 2의 C-C'선을 따라 절취한 단면도를 나타낸다.
도 2 내지 도 5를 참조하면, 발광 소자(100)는 전도층(110), 제1 본딩 패드(bonding pad)(122), 제1 내지 제N-1 연결 배선들(124-1 ~ 124-(N-1), 여기서, N은 2 이상의 양의 정수), 제2 본딩 패드(126), 기판(130) 및 발광 구조물(140)을 포함할 수 있다.
기판(130)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(130)은 열 전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 또한, 기판(130)은 투광성을 갖는 물질로 이루어질 수도 있으며, 발광 소자의 전체 질화물 발광 구조물(140)의 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breading) 공정을 통해 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다. 예를 들어 기판(130)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs, Ge 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(130)의 상면에는 요철 패턴 형상을 가질 수 있다. 예를 들어, 비록 도시되지는 않았지만 기판(130)은 PSS(Patterned Sapphire Substrate)일 수 있다.
또한, 비록 도시되지는 않았지만, 기판(130)과 발광 구조물(140) 사이에 버퍼층이 더 배치될 수도 있다. 버퍼층은 Ⅲ-Ⅴ족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 버퍼층은 기판(130)과 발광 구조물(140) 사이의 격자 상수의 차이를 줄여주는 역할을 한다. 예를 들어, 버퍼층은 AlN을 포함하거나 언 도프드(undoped) 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 버퍼층은 기판(130)의 종류와 발광 구조물(140)의 종류에 따라 생략될 수도 있다.
이하, 설명의 편의상 N은 10인 것으로 가정하지만, 실시 예는 이에 국한되지 않으며 N이 10보다 많거나 적은 경우에도 하기의 설명은 동일하게 적용될 수 있다.
발광 셀은 기판(130) 위에 수평 방향(예를 들어, y축 및 z축 방향)으로 서로 이격되어 배열된다.
먼저, 복수의 발광 영역을 순서대로 제1 발광 영역(P1) 내지 제N 발광 영역(PN)이라 한다. 즉, 제1 본딩 패드(122)가 위치하는 발광 영역을 제1 발광 영역(P1)이라 하고, 제2 본딩 패드(126)가 위치하는 발광 영역을 제10 발광 영역이라 한다.
제1 내지 제N 발광 셀은 기판(130)의 제1 내지 제N 발광 영역(P1 내지 PN)에 각각 배치된다. 즉, 제1 발광 셀은 기판(130)의 제1 발광 영역(P1)에 배치되고, 제2 발광 셀은 기판(130)의 제2 발광 영역(P2)에 배치되고, 제3 발광 셀은 기판(130)의 제3 발광 영역(P3)에 배치되고, 제4 발광 셀은 기판(130)의 제4 발광 영역(P4)에 배치되고, 제5 발광 셀은 기판(130)의 제5 발광 영역(P5)에 배치되고, 제6 발광 셀은 기판(130)의 제6 발광 영역(P6)에 배치되고, 제7 발광 셀은 기판(130)의 제7 발광 영역(P7)에 배치되고, 제8 발광 셀은 기판(130)의 제8 발광 영역(P8)에 배치되고, 제9 발광 셀은 기판(130)의 제9 발광 영역(P9)에 배치되고, 제10 발광 셀은 기판(130)의 제10 발광 영역(P10)에 배치된다. 이와 같이, 제n 발광 셀(1 ≤ n ≤ N)은 기판(130)의 제n 발광 영역(Pn)에 배치된다. 이하, 설명의 편의상 제n 발광 셀을 'Pn'이라 칭한다.
제1 내지 제N 발광 셀(P1 내지 PN) 각각은 기판(130) 위에 배치된 발광 구조물(140), 전도층(110), 제1 전극(152) 및 제2 전극(154)을 포함한다. 하나의 발광 셀을 이루는 발광 구조물(140)은 경계 영역(S)에 의하여 다른 발광 셀의 발광 구조물(140)과 구분될 수 있다. 경계 영역(S)은 제1 내지 제N 발광 셀(P1 내지 PN) 각각의 둘레에 위치하는 영역일 수 있으며, 기판(130)일 수 있다. 평면상에서, 경계 영역(S)은 제1 내지 제N 발광 셀(P1 내지 PN) 사이에 배치될 수 있다.
설명의 편의상 도 2 내지 도 5에 도시된 각 발광 셀(Pn)은 수평형 본딩 구조를 갖는 것으로 도시하였지만, 실시 예는 각 발광 셀의 특정한 본딩 형태에 국한되지 않는다. 다른 실시 예에 의하면, 각 발광 셀(Pn)은 플립칩 본딩형 구조를 가질 수도 있다.
제n 발광 셀(Pn)의 발광 구조물(140)은 기판(130) 위에 순차적으로 배치된 제1 도전형 반도체층(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다.
제1 도전형 반도체층(142)은 기판(130)과 활성층(144) 사이에 배치되며, 반도체 화합물을 포함할 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(142)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다. 제1 도전형 반도체층(142)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(142)은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
활성층(144)은 제1 도전형 반도체층(142)과 제2 도전형 반도체층(146) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(144)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조를 가질 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다.
제2 도전형 반도체층(146)은 활성층(144)의 상부에 배치되며, 반도체 화합물을 포함할 수 있다. 제2 도전형 반도체층(146)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다.
제2 도전형 반도체층(146)은 제2 도전형 반도체층일 수 있으며, 제2 도전형 반도체층(146)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(146)은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(142)은 n형 반도체층이고 제2 도전형 반도체층(146)은 p형 반도체층으로 구현되거나, 제1 도전형 반도체층(142)은 p형 반도체층이고 제2 도전형 반도체층(146)은 n형 반도체층으로 구현될 수 있다. 이에 따라 발광 구조물(140)은 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
이하, 제1 도전형 반도체층(142)은 n형 반도체층이고, 제2 도전형 반도체층(146)은 p형 반도체층인 것으로 설명하지만, 실시 예는 이에 국한되지 않는다. 이와 반대로, 제1 도전형 반도체층(142)이 p형 반도체층이고, 제2 도전형 반도체층(146)이 n형 반도체층인 경우에도 본 실시 예는 적용될 수 있다.
각 발광 셀(P1 ~ PM)에서, 제1 전극(152)은 제1 도전형 반도체층(142) 위에 배치된다. 예를 들어, 도 4를 참조하면 제4 발광 셀(P4)에서 제1 전극(152)은 제1 도전형 반도체층(142) 위에 배치되고, 도 5를 참조하면 제8, 제9 및 제10 발광 셀(P8, P9, P10) 각각에서 제1 전극(152)은 제1 도전형 반도체층(142) 위에 배치될 수 있다.
제1 전극(152)을 제1 도전형 반도체층(142) 위에 배치하기 위해, 발광 구조물(140)의 제1 도전형 반도체층(142) 일부가 노출될 수 있다. 즉, 제2 도전형 반도체층(146), 활성층(144) 및 제1 도전형 반도체층(142)의 일부를 메사 식각(mesa etching)함으로써, 제1 도전형 반도체층(142)의 일부를 노출시킬 수 있다. 이때, 제1 도전형 반도체층(142)의 노출면은 활성층(144)의 하면보다 낮게 위치할 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 내지 제N 발광 셀(P1 내지 PN) 각각에서 제1 전극(152)이 제1 도전형 반도체층(142) 위에 별개로 마련될 수도 있고, 제i 발광 셀(Pi, 1 ≤ i ≤ N-1)의 제1 전극(152)은 제i 연결 배선(124-i)과 일체로 이루어질 수도 있다.
예를 들어, 도 4에 예시된 바와 같이 제4 발광 셀(P4)의 제1 전극(152)이 제4 연결 배선(124-4)과 별개로 배치되고, 도 5에 예시된 바와 같이 제8 발광 셀(P8)의 제1 전극(152)이 제8 연결 배선(124-8)과 별개로 배치되고 제9 발광 셀(P9)의 제1 전극(152)이 제9 연결 배선(124-9)과 별개로 배치될 수 있지만, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 도 4에 도시된 바와 달리 제4 발광 셀(P4)의 제1 전극(152)은 제4 연결 배선(124-4)과 일체로 이루어질 수도 있다. 또한, 도 5에 예시된 바와 달리 제8 발광 셀(P8)의 제1 전극(152)은 제8 연결 배선(124-8)과 일체로 이루어질 수도 있다. 또한, 도 5에 예시된 바와 달리 제9 발광 셀(P9)의 제1 전극(152)은 제9 연결 배선(124-9)과 일체로 이루어질 수도 있다.
또한, 도 5에 예시된 바와 같이, 제N 발광 셀(예를 들어, P10)의 제1 전극(152)은 제2 본딩 패드(126)와 일체로 이루어질 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 제N 발광 셀(PN)의 제1 전극(152)은 제2 본딩 패드(126)와 별개로 이루어질 수도 있다.
제1 내지 제N 발광 셀(P1 내지 PN) 각각에서, 제2 전극(154)은 제2 도전형 반도체층(146) 위에 배치된다. 예를 들어, 도 3 내지 도 5를 참조하면, 제1, 제2, 제3, 제4, 제5, 제8, 제9 및 제10 발광 셀(P1, P2, P3, P4, P5, P8, P9, P10) 각각에서 제2 전극(154)은 제2 도전형 반도체층(144) 위에 배치될 수 있다.
도 4 및 도 5에 예시된 바와 같이, 제1 내지 제N 발광 셀(P1 내지 PN) 각각에서 제2 전극(154)은 제2 도전형 반도체층(146) 위에 별개로 마련될 수 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제j 발광 셀(Pj, 2 ≤ j ≤ N)(Pj)의 제2 전극(154)은 제j-1 연결 배선[124-(j-1)]과 일체로 이루어질 수도 있다.
도 4의 경우 제5 발광 셀(P5)의 제2 전극(154)은 제4 연결 배선(124-4)과 별개로 마련된다. 그러나, 다른 실시 예에 의하면, 도 4에 예시된 바와 달리, 제5 발광 셀(P5)의 제2 전극(154)은 제4 연결 배선(124-4)과 일체로 이루어질 수도 있다.
도 5의 경우 제9 발광 셀(P9)의 제2 전극(154)은 제8 연결 배선(124-8)과 별개로 마련된다. 그러나, 다른 실시 예에 의하면, 도 5에 예시된 바와 달리, 제9 발광 셀(P9)의 제2 전극(154)은 제8 연결 배선(124-8)과 일체로 이루어질 수도 있다.
도 5의 경우 제10 발광 셀(P10)의 제2 전극(154)은 제9 연결 배선(124-9)과 별개로 마련된다. 그러나, 다른 실시 예에 의하면, 도 5에 예시된 바와 달리, 제10 발광 셀(P10)의 제2 전극(154)은 제9 연결 배선(124-9)과 일체로 이루어질 수도 있다.
또한, 도 3에 예시된 바와 같이, 제1 발광 셀(예를 들어, P1)의 제2 전극(154)은 제1 본딩 패드(122)와 일체로 이루어질 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 제1 발광 셀(P1)의 제2 전극(154)은 제1 본딩 패드(122)와 별개로 이루어질 수도 있다.
제1 내지 제N 발광 셀(P1 내지 PN) 각각에서 제1 및 제2 전극(152, 154) 각각은 접착층(미도시), 배리어층(미도시) 및 본딩층(미도시)이 순차적으로 적층된 구조를 가질 수 있다. 제1 전극(152)의 접착층은 제1 도전형 반도체층(142)과 오믹 접촉하는 물질을 포함하고, 제2 전극(154)의 접착층은 제2 도전형 반도체층(146)과 오믹 접촉하는 물질을 포함할 수 있다. 예를 들어, 접착층은 Cr, Rd 및 Ti 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
배리어층은 접착층 위에 배치되며, Ni, Cr, Ti 및 Pt 중 적어도 하나를 포함하는 재료로, 단층 또는 다층으로 형성될 수 있다. 예를 들어, 배리어층은 Cr과 Pt의 합금으로 이루어질 수 있다.
또한, 배리어층과 접착층 사이에 Ag 등으로 이루어진 반사층이 개재될 수도 있지만 생략될 수도 있다. 본딩층은 배리어층의 위에 배치되며, Au을 포함할 수 있다.
제1 본딩 패드(122)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 2 및 도 3을 참조하면 제1 본딩 패드(122)는 제1 내지 제N 발광 셀(P1 내지 PN) 중 어느 하나의 발광 셀(예컨대, P1)의 제2 도전형 반도체층(146) 위에 배치되며, 제2 도전형 반도체층(146)과 접촉되어 전기적으로 연결될 수 있다.
또한, 제2 본딩 패드(126)는 제2 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 2, 도 4 및 도 5를 참조하면 제2 본딩 패드(126)는 제1 내지 제N 발광 셀(P1 내지 PN) 중 다른 하나의 발광 셀(예컨대, P=10)의 제1 도전형 반도체층(142) 위에 배치되며, 제1 도전형 반도체층(142)과 전기적으로 접촉할 수 있다.
각 발광 소자(P1 내지 P10)에서 제2 전극(154)과 제2 도전형 반도체층(146) 사이에 전도층(110)이 더 배치될 수도 있다. 각 전도층(110)은 전반사를 감소시킬 뿐만 아니라 투광성이 좋기 때문에 활성층(144)으로부터 방출되어 제2 도전형 반도체층(146)을 거친 빛의 추출 효율을 증가시킬 수 있다. 각 전도층(110)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 또는 Ni/IrOx/Au/ITO 중 적어도 하나 이상을 이용하여 단층 또는 다층으로 구현될 수 있다.
제2 도전형 반도체층(146) 위에 배치된 각 전도층(110)의 면적은 제2 도전형 반도체층(146)의 상부 면적 이하일 수 있다.
한편, 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))은 제1 내지 제N 발광 셀(P1 내지 PN)을 서로 전기적으로 연결하는 역할을 한다. 즉, 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))은 이웃하는 발광 셀들을 전기적으로 연결하는 역할을 한다. 제i 연결 배선(124-i, 1 ≤ i ≤ N-1)은 제i 발광 영역(Pi), 제i+1 발광 영역[P(i+1)] 및 그[Pi, P(i+1)] 사이의 경계 영역(S) 상에 위치하여, 이웃하는 제i 발광 셀(Pi)과 제i+1 발광 셀[P(i+1)]을 전기적으로 연결하는 역할을 한다. 예를 들어, 제1 연결 배선(124-1, i=1)은 서로 이웃하는 제1 발광 셀(P1)과 제2 발광 셀(P2)을 전기적으로 연결하고, 도 4에 예시된 바와 같이 제4 연결 배선(124-4)은 제4 발광 영역(P4), 제5 발광 영역(P5) 및 그(P4, P5) 사이의 경계 영역(S) 상에 위치하여, 이웃하는 제4 발광 셀(P4)과 제5 발광 셀(P5)을 전기적으로 서로 연결하는 역할을 한다.
도 2 내지 도 5의 경우, 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))에 의해 제1 내지 제N 발광 셀(P1 내지 PN)이 전기적으로 서로 직렬 연결됨을 알 수 있다. 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))은 제1 본딩 패드(122)가 위치하는 제1 발광 셀(P1)을 시점으로 하고, 제2 본딩 패드(126)가 위치하는 제N 발광 영역(PN)을 종점으로 하여 제1 내지 제N 발광 셀(P1 내지 PN)을 직렬 연결할 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 제1 내지 제N 발광 셀(P1 내지 PN) 중 적어도 일부가 연결 배선에 의해 전기적으로 서로 병렬로 연결될 수도 있다.
제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1)) 각각은 제1 및 제2 전극(152, 154) 각각과 동일하거나 서로 다른 물질로 이루어질 수 있다. 만일, 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))이 제1 및 제2 전극(152, 154)과 동일한 물질로 이루어질 경우 전술한 바와 같이 연결 배선은 제1 또는 제2 전극(152, 154)과 일체형으로 이루어질 수도 있다. 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1)) 각각은 Cr, Rd, Au, Ni, Ti 또는 Pt 중 적어도 하나를 포함할 수 있으나 이에 국한되지 않는다.
한편, 절연층(160)은 제1 내지 제N-1 연결 배선(124-1 ~ 124-(N-1))과 그 연결 배선에 의해 연결되는 이웃하는 발광 셀들 사이에 배치되어, 연결 배선과 발광 셀들을 전기적으로 절연시킨다. 즉, 절연층(160)은 제i 연결 배선(124-i)과 그 배선(124-i)에 의해 연결되는 이웃하는 제i 및 제i+1 발광 셀들[Pi, P(i+1)] 사이에 배치되어, 제i 연결 배선(124-i)과 제i 발광 셀(Pi)을 전기적으로 절연시키고, 제i 연결 배선(124-i)과 제i+1 발광 셀[P(i+1)]을 전기적으로 절연시킨다. 예를 들어, 도 4를 참조하면, 절연층(160)은 제4 연결 배선(124-4)과 이웃하는 제4 및 제5 발광 셀(P4, P5) 사이에 배치되어, 제4 연결 배선(124-4)과 제4 및 제5 발광 셀들(P4, P5) 각각을 전기적으로 절연시킨다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 절연층(160)은 복수의 발광 셀들(P1 내지 PN) 및 경계 영역 상에 더 배치될 수도 있다. 즉, 절연층(160)은 복수의 발광 셀들(P1 내지 PN)의 상면과 측면을 덮고, 경계 영역(S)을 덮을 수도 있다. 절연층(160)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3로 형성될 수 있다. 그러나, 실시 예는 절연층(160)의 특정한 배치 형태나 재질에 국한되지 않는다.
도 6은 도 2에 도시된 발광 소자(100)의 회로도를 나타낸다.
도 2 및 도 6을 참조하면, 발광 소자(100)는 공통된 하나의 (+) 단자, 예컨대, 하나의 제1 본딩 패드(122)를 가지며, 공통된 하나의 (-) 단자, 예컨대, 하나의 제2 본딩 패드(126)를 가질 수 있다.
한편, 복수의 제1 내지 제N 발광 셀(P1 내지 PN) 각각의 평면적은 서로 다를 수 있다.
도 7은 도 2에 도시된 발광 소자(100)의 평면도로서, 실선은 각 발광 셀의 평면적을 나타내고, 점선은 각 발광 셀의 활성층(144)(또는, 제2 도전형 반도체층(146))의 평면적을 나타낸다. 여기서, An'은 제n 발광 셀(Pn)의 평면적을 나타낸다. 또한, 도 7에서 ‘C’와 ‘D’ 부분은 경계 영역(S)을 설명하기 위한 부분으로서 설명의 편의상 ‘C’와 ‘D’ 부분에서 활성층(144)(또는, 제2 도전형 반도체층(146))을 나타내는 점선은 생략되었다.
실시 예에 의하면, 제1 내지 제N 발광 셀(P1 내지 PN)에서 제2 본딩 패드(126)가 위치한 제N 발광 셀(PN)을 제외한 다른 발광 셀 즉, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1)) 각각의 평면적은 제N 발광 셀(PN)의 평면적보다 작을 수 있다. 예를 들어, 도 7을 참조하면, 제1 내지 제10 발광 셀(P1 내지 P10) 중에서 제2 본딩 패드(126)가 위치한 제10 발광 셀(P10)을 제외한 제1 내지 제9 발광 셀(P1 내지 P9)의 평면적(A1' 내지 A9')은 제10 발광 셀(P10)의 평면적(A10')보다 작을 수 있다.
전술한 바와 같이, 제N 발광 셀(PN)의 평면적(A10')보다 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 평면적(A1' 내지 A9')이 작은 이유는, 제N 발광 셀(PN)에 제2 본딩 패드(126)가 배치됨으로 인해 제N 발광 셀(PN)의 활성층(144)의 평면적이 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 활성층(144)의 평면적 이하일 수 있기 때문이다. 만일, 제N 발광 셀(PN)의 활성층(144)의 평면적이 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 활성층(144)의 평면적 이하일 경우, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 전류밀도보다 제N 발광 셀(PN)의 전류 밀도가 높아져서, 발광 소자가 파괴될 수 있다. 이를 방지하기 위해, 실시 예에 의하면, 제N 발광 셀(PN)의 평면적(AN')은 다른 발광 셀(P1 내지 P(N-1))의 평면적(A1' 내지 A(N-1)')보다 클 수 있다.
다른 발광 셀(P1 내지 P(N-1))의 평면적보다 제N 발광 셀(PN)의 평면적을 키우기 위해, 제N 발광 셀(PN)의 가로 폭(Y)을 다른 발광 셀(P1 내지 P(N-1))의 가로 폭보다 크게 설계하고, 제N 발광 셀(PN)의 세로 폭(Z)과 다른 발광 셀(P1 내지 P(N-1))의 세로 폭을 서로 동일하게 설계할 수 있다.
또는, 다른 발광 셀(P1 내지 P(N-1))의 평면적보다 제N 발광 셀(PN)의 평면적을 키우기 위해, 제N 발광 셀(PN)의 세로 폭(Z)을 다른 발광 셀(P1 내지 P(N-1))의 세로 폭보다 크게 설계하고, 제N 발광 셀(PN)의 가로 폭(Y)과 다른 발광 셀(P1 내지 P(N-1))의 가로 폭을 서로 동일하게 설계할 수 있다.
또는, 다른 발광 셀(P1 내지 P(N-1))의 평면적보다 제N 발광 셀(PN)의 평면적을 키우기 위해, 제N 발광 셀(PN)의 세로 폭(Z)을 다른 발광 셀(P1 내지 P(N-1))의 세로 폭보다 크게 설계하고, 제N 발광 셀(PN)의 가로 폭(Y)을 다른 발광 셀(P1 내지 P(N-1))의 가로 폭보다 크게 설계할 수 있다.
도 8은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타내고, 도 9는 도 2에 도시된 'A' 부분의 비교 례('B')에 의한 단면도를 나타낸다.
만일, 제1 내지 제N 발광 셀(P1 내지 PN)의 평면적의 크기가 서로 동일하거나 제1 내지 제N 발광 셀(P1 내지 PN)의 평면적의 크기의 차이가 크지 않을 경우, 도 9에 도시된 바와 같이 인접하는 발광 셀(예를 들어, P5, P6, P9, P10)의 사이에 배치된 경계 영역(S)은 y축이나 z축 방향으로 어긋나지 않고 일렬로 배치된다.
반면에, 실시 예에서와 같이, 제N 발광 셀(PN)의 가로 폭(Y)이나 세로 폭(Z) 중 적어도 하나를 증가시킬 경우, 도 8에 도시된 바와 같이 인접하는 발광 셀(P5, P6, P9, P10)의 사이에 배치된 경계 영역(S)은 y축이나 z축 방향으로 어긋나게 배치될 수 있다. 이에 대해 상세히 살펴보면 다음과 같다.
제1 내지 제N 발광 셀(P1 내지 PN)은 제1 인접 발광 셀들과 제2 인접 발광 셀들을 포함할 수 있다. 여기서, 제1 인접 발광 셀들이란, 제1 내지 제N 발광 셀(P1 내지 PN) 중에서 제1 방향으로 서로 인접하여 배치된 발광 셀들을 의미할 수 있다. 제2 인접 발광 셀들이란, 제1 내지 제N 발광 셀(P1 내지 PN) 중에서, 제1 방향과 직교하는 제2 방향으로 제1 인접 발광 셀들과 인접하되, 제1 방향으로 서로 인접한 발광 셀들을 의미할 수 있다.
이하, 제1 인접 발광 셀과 제2 인접 발광 셀의 이해를 돕기 위해, 제1 방향이 z축 방향이고 제2 방향이 y축 방향이라고 가정할 때, 제1 인접 발광 셀들과 제2 인접 발광 셀들은 다음과 같이 설명한다. 또한, 제1 및 제2 방향 각각은 기판(130)의 두께 방향(예를 들어, x축 방향)과 각각 직교할 수 있다.
일 례로서, 제1 발광 셀(P1)과 제2 발광 셀(P2)은 제1 방향인 z축 방향으로 인접하므로, 제1 인접 발광 셀에 해당할 수 있다. 제1 발광 셀(P1)과 제2 발광 셀(P2)이 제1 인접 발광 셀에 해당할 때, 제6 및 제7 발광 셀들(P6, P7)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P1, P2)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다.
다른 례로서, 제3 발광 셀(P3)과 제4 발광 셀(P4)은 제1 방향인 z축 방향으로 인접하므로, 제1 인접 발광 셀에 해당할 수 있다. 제3 발광 셀(P3)과 제4 발광 셀(P4)이 제1 인접 발광 셀에 해당할 때, 제5 및 제6 발광 셀들(P5, P6)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P3, P4)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다.
또 다른 례로서, 제6 발광 셀(P6)과 제7 발광 셀(P7)은 제1 방향인 z축 방향으로 인접하므로, 제1 인접 발광 셀에 해당할 수 있다. 제6 발광 셀(P6)과 제7 발광 셀(P7)이 제1 인접 발광 셀에 해당할 때, 제8 및 제9 발광 셀들(P8, P9)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P6, P7)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다. 또한, 제6 발광 셀(P6)과 제7 발광 셀(P7)이 제1 인접 발광 셀에 해당할 때, 제1 및 제2 발광 셀들(P1, P2)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P6, P7)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다.
또 다른 례로서, 제5 발광 셀(P5)과 제6 발광 셀(P6)은 제1 방향인 z축 방향으로 인접하므로, 제1 인접 발광 셀에 해당할 수 있다. 제5 발광 셀(P5)과 제6 발광 셀(P6)이 제1 인접 발광 셀에 해당할 때, 제9 및 제10 발광 셀들(P9, P10)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P5, P6)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다. 또한, 제5 발광 셀(P5)과 제6 발광 셀(P6)이 제1 인접 발광 셀에 해당할 때, 제3 및 제4 발광 셀들(P3, P4)은 제2 방향인 y축 방향으로 제1 인접 발광 셀(P5, P6)과 인접하고, 제1 방향인 z축 방향으로 서로 인접하므로 제2 인접 발광 셀에 해당할 수 있다.
또한, 경계 영역(S)은 제1, 제2 및 제3 경계 영역(S1, S2, S3)을 포함할 수 이다. 제1 경계 영역(S1)이란, 제1 인접 발광 셀들 사이에 배치된 경계 영역(S)을 의미할 수 있다. 제2 경계 영역(S2)이란, 제2 인접 발광 셀들 사이에 배치되며, 제1 방향으로 제1 경계 영역(S1)과 이격된 경계 영역을 의미할 수 있다. 제3 경계 영역(S3)이란, 제1 인접 발광 셀들과 제2 인접 발광 셀들 사이에 배치된 경계 영역을 의미할 수 있다.
예를 들어, 도 7에 도시된 ‘C’를 참조하면, 제1 및 제2 발광 셀(P1, P2)이 제1 인접 발광 셀에 해당하고, 제6 및 제7 발광 셀(P6, P7)이 제2 인접 발광 셀에 해당한다고 할 때, 제1 인접 발광 셀(P1, P2) 사이에 제1 경계 영역(S1)이 배치되고, 제2 인접 발광 셀(P6, P7) 사이에 제2 경계 영역(S2)이 배치됨을 알 수 있다. 이때, 제1 경계 영역(S1)과 제2 경계 영역(S2)은 제1 방향인 z축 방향으로 이격되어 배치됨음을 알 수 있다. 이 경우, 제1 경계 영역(S1)과 제2 경계 영역(S2) 사이에 제3 경계 영역(S3)이 배치됨을 알 수 있다.
또한, 도 7에 도시된 ‘D’를 참조하면, 제5 및 제6 발광 셀(P5, P6)이 제1 인접 발광 셀에 해당하고, 제9 및 제10 발광 셀(P9, P10)이 제2 인접 발광 셀에 해당한다고 할 때, 제1 인접 발광 셀(P5, P6) 사이에 제1 경계 영역(S1)이 배치되고, 제2 인접 발광 셀(P9, P10) 사이에 제2 경계 영역(S2)이 배치됨을 알 수 있다. 이때, 제1 경계 영역(S1)과 제2 경계 영역(S2)은 제1 방향인 z축 방향으로 이격되어 배치됨을 알 수 있다. 이 경우, 제1 경계 영역(S1)과 제2 경계 영역(S2) 사이에 제3 경계 영역(S3)이 배치됨을 알 수 있다.
제1 및 제2 경계 영역(S1, S2)은 제2 방향(예를 들어, y축 방향)으로 동일선상에 배치되지 않고, 제1 방향(예를 들어, z축 방향)으로 이격되어 배치된다. 이와 같이, 실시 예에 의하면, 제1 및 제2 경계 영역(S1, S2)이 동일선상에 배치되지 않기 때문에, 제1 경계 영역(S1)과 제3 경계 영역(S3)의 사이, 제2 경계 영역(S2)과 제3 경계 영역(S3)의 사이 또는 제3 경계 영역(S3) 중 적어도 한 곳에서 광의 산란이 일어남으로써 발광 소자(100)의 광 균일도가 개선될 수 있다.
또한, 제1 내지 제N 발광 셀(P1 내지 PN) 중에서 제N 발광 셀(PN)을 제외한 복수의 제1 내지 제N-1 발광 셀(P1 내지 P(N-1)의 평면적(A' 내지 A(N-1)')은 서로 동일할 수도 있고, 서로 다를 수도 있다.
만일, 제2 본딩 패드(126)가 위치한 제N 발광 셀(PN)의 활성층(144)과 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 활성층(144)의 균일도가 1%보다 클 경우, 제1 내지 제N 발광 셀(P1 내지 PN)의 전류 밀도에 차이로 인해, 소자가 파괴될 수도 있다. 또한, 발광 소자의 제조 공정상 오차(tolerance)를 고려할 때, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 활성층(144)의 균일도가 0.01%보다 작은 발광 소자를 구현하기 어려울 수도 있다. 따라서, 제1 내지 제N 발광 셀(PN)의 활성층(144)의 균일도는 0.01% 내지 1%일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 활성층(144)의 균일도가 0.01% 내지 1%의 범위에 속하는 한, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1))의 평면적은 서로 다를 수도 있다.
또한, 제1 내지 제N 발광 셀(P1 내지 PN) 중 일부 발광 셀의 장축 방향(또는, 단축 방향)은 제1 내지 제N 발광 셀(P1 내지 PN) 중 타부 발광 셀의 장축 방향(또는, 단축 방향)과 다를 수 있다. 예를 들어, 제1 내지 제4 발광 셀(P1 내지 P4)의 장축 방향은 예를 들어, y축 방향인 반면, 제5 내지 제10 발광 셀(P5 내지 P10)의 장축 방향은 예를 들어, z축 방향으로서, 서로 다르게 할 수 있다. 이와 같이, 복수의 발광 셀의 장축 또는 단축 방향이 서로 다를 경우, 제1 경계 영역(S1)과 제2 경계 영역(S2)은 제1 방향(예를 들어, z축 방향)으로 더욱 이격될 수 있다. 즉, 도 7에서 확대한 부분(D)에서 제1 및 제2 경계 영역(S1, S2)이 서로 제1 방향으로 이격된 정도(예를 들어, 거리)보다 도 7에서 확대한 부분(C)에서 제1 경계 영역(S1)과 제2 경계 영역(S2)이 이격된 정도가 더 크다. 이와 같이, 제1 및 제2 경계 영역(S1, S2)이 서로 이격된 거리가 더 커질수록, 광의 산란이 활발하여 발광 소자(100)의 광 균일도가 더욱 개선될 수 있다.
결국, 실시 예에 의하면 평면상에서 발광 소자(100)의 두께 방향과 수직한 제1 및 제2 방향으로 경계 영역(S)을 다양하게 배치시킬 수 있기 때문에, 즉, 제1 및 제2 경계 영역(S1, S2)이 이격된 정도를 자유롭게 조정할 수 있어 광 균일도를 개선할 수 있다.
이하, 제1 내지 제N-1 발광 셀(P1 내지 P(N-1)) 각각의 평면적(이하, '제1 평면적'이라 함)이 서로 동일할 경우, 제1 평면적(Ai')(1 ≤ i ≤ N-1)보다 제N 발광 셀의 평면적(이하, '제2 평면적'이라 함)(AN')이 큰 정도를 다음과 같이 살펴본다.
설명의 편의상, 기준 평면적(AR)의 개념을 도입한다. 기준 평면적(AR)은 도 7에 도시된 바와 같이 다음 수학식 1과 같이 정의될 수 있다.
수학식 1
Figure PCTKR2017000123-appb-M000001
여기서, y1 및 z1은 기준 평면적(AR)의 가로 길이 및 세로 길이를 각각 나타낸다.
실시 예에 의하면, 제2 평면적(AN')은 기준 평면적(AR)보다 증분량(α)만큼 클 수 있으며, 다음 수학식 2와 같이 표현될 수 있다.
수학식 2
Figure PCTKR2017000123-appb-M000002
제1 평면적(Ai')은 다음 수학식 3과 같이 표현될 수 있다.
수학식 3
Figure PCTKR2017000123-appb-M000003
수학식 2의 제2 평면적(AN')으로부터 수학식 3의 제1 평면적(Ai')을 감산할 경우, 제2 평면적(AN')이 제1 평면적(Ai')보다 큰 정도(Δ)는 다음 수학식 4와 같이 표현될 수 있다.
수학식 4
Figure PCTKR2017000123-appb-M000004
도 10은 비교 례에 의한 발광 소자의 평면도를 나타낸다.
도 10을 참조하면, 비교 례에 의한 발광 소자는 제1 내지 제10 발광 셀을 포함하고, 제1 내지 제10 발광 셀의 평면적은 각각 A1 내지 A10로 표기한다. 이때, A1 내지 A10은 서로 동일할 수도 있고 서로 다를 수도 있다. 만일, A1 내지 A10 각각이 기준 평면적(AR)과 동일하거나 거의 근사한다고 가정하자. 이 경우, 제10 발광 셀에 제2 본딩 패드(126)를 배치할 경우, 제10 발광 셀의 제2 평면적(A10)에서 활성층(144)이 차지하는 면적은 제1 내지 제9 발광 셀의 제1 평면적(AR)에서 활성층(144)이 차지하는 면적보다 작아진다. 이로 인하여, 제1 내지 제10 발광 셀의 활성층의 평면적의 균일도가 저하될 수 있다.
반면에, 실시 예에 의하면, 제2 본딩 패드(126)가 배치되는 제10 발광 셀의 제2 평면적(AN')을 기준 평면적(AR)보다 증분량(α)만큼 증가시키는 반면, 제1 내지 제9 발광 셀 각각의 제1 평면적(Ai')의 총합에서 증분량(α)만큼을 감소시킨다. 이때, 전술한 수학식 4의 증분량(α)을 제2 본딩 패드(126)가 차지하는 평면적으로 설정할 경우, 제1 내지 제10 발광 셀의 활성층(144)의 평면적의 균일도는 0.01% 내지 1%의 범위 내에 속할 수 있다.
전술한 바와 같이, 제N 발광 셀(PN)의 평면적을 키움으로써, 제1 내지 제N 발광 셀(P1 내지 PN)에 포함되는 활성층(144)의 평면적의 균일도가 0.01% 내지 1% 예를 들어, 0.03 %가 될 수 있으나, 실시 예는 균일도의 특정값에 국한되지 않는다.
이하, 비교 례 및 실시 예에 의한 발광 소자에서 활성층의 균일도를 첨부된 도면을 참조하여 다음과 같이 설명한다.
복수의 발광 셀의 활성층의 평면적의 균일도를 설명하기에 앞서, 평면적의 균일도는 다음 수학식 5와 같이 표현될 수 있다.
수학식 5
Figure PCTKR2017000123-appb-M000005
여기서, U는 평면적의 균일도를 나타내고, Max는 평면적의 최대값을 나타내고 Min은 평면적의 최소값을 나타낸다.
도 10에 도시된 비교 례에 의한 발광 소자에서 제1 내지 제10 발광 셀(P1 내지 P10) 각각의 활성층의 평면적은 다음 표 1과 같을 수 있다.
표 1
구분 A(㎛2) 균일도(U)(%)
P1 136649 6.54
P2 136649
P3 136649
P4 137144
P5 127007
P6 127007
P7 127007
P8 127007
P9 127007
P10 120313
여기서, A는 각 발광 셀(P1 내지 P10)에서 활성층의 평면적을 나타낸다.
반면에, 도 7에 도시된 실시 예에 의한 발광 소자(100)에서 제1 내지 제10 발광 셀(P1 내지 P10) 각각의 활성층의 평면적은 다음 표 2와 같을 수 있다.
표 2
구분 A(㎛2) 균일도(U)(%)
P1 130833 0.03
P2 130833
P3 130833
P4 130833
P5 130844
P6 130844
P7 130844
P8 130857
P9 130857
P10 130900
표 1과 2를 비교하면, 비교 례보다 실시 예에 의한 발광 소자가, 활성층(144)의 평면적의 균일도가 더 우수함을 알 수 있다.
도 11은 도 10에 도시된 비교 례에 의한 발광 소자에서 제1 내지 제10 발광 셀(P1 내지 P10)의 전류 밀도(#1 내지 #10)를 나타내고, 도 12는 실시 예에 의한 발광 소자(100)에서 제1 내지 제10 발광 셀(P1 내지 P10)의 전류 밀도(#1 내지 #10)를 나타낸다. 여기서, 횡축은 전류(Current)를 나타내고 종축은 전류 밀도(Current Density)를 나타낸다.
도 11을 참조하면, 비교 례에 의한 발광 소자의 경우 제1 내지 제10 발광 셀(P1 내지 P10)의 활성층의 평면적이 균일하지 않음으로 인해, 제1 내지 제10 발광 셀의 전류 밀도(#1 내지 #10)의 차이가 존재한다. 이로 인해, 제10 발광 셀에 연결된 연결 전극이 파손되어 전기적으로 개방(open)됨으로써 신뢰성을 악화시킬 수 있다.
반면에, 도 12를 참조하면, 실시 예에 의한 발광 소자(100)의 경우 활성층의 평면적이 균일하기 때문에, 제1 내지 제10 발광 셀(P1 내지 P10)의 전류 밀도(#1 내지 #10)의 차이가 존재하지 않는다. 이로 인해, 제10 발광 셀(P10)이 파괴되어 신뢰성을 악화되는 현상을 방지할 수 있다. 따라서, 실시 예에 의한 발광 소자(100)는 과전류나 ESD(Electrostatic Discharge) 등의 이상 발생시 불량률을 감소시킬 수 있고, 고전압 소자용으로 적합하게 이용될 수 있다.
실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자는 표시 장치, 지시 장치, 조명 장치에 적용될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
발명의 실시를 위한 형태는 전술한 "발명의 실시를 위한 최선의 형태"에서 충분히 설명되었다.
실시 예에 따른 발광 소자는 표시 장치, 지시 장치, 조명 장치 등에 이용될 수 있다.

Claims (10)

  1. 기판;
    상기 기판 위에 서로 이격되어 배열되되, 각각은 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광 셀;
    상기 복수의 발광 셀을 전기적으로 서로 연결하는 연결 배선;
    상기 복수의 발광 셀 중 제1 발광 셀의 제2 도전형 반도체층과 전기적으로 연결된 제1 본딩 패드; 및
    상기 복수의 발광 셀 중 제2 발광 셀의 제1 도전형 반도체층과 전기적으로 연결된 제2 본딩 패드를 포함하고,
    상기 복수의 발광 셀 중에서 상기 제2 발광 셀을 제외한 적어도 하나의 다른 발광 셀의 평면적은 상기 제2 발광 셀의 평면적보다 작고,
    평면상에서 상기 복수의 발광 셀의 둘레에 위치하는 경계 영역에 의해 상기 복수의 발광 셀은 서로 구분되고,
    상기 복수의 발광 셀은
    제1 방향으로 서로 인접한 제1 인접 발광 셀들; 및
    상기 제1 방향으로 서로 인접하고, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 인접 발광 셀들과 인접하는 제2 인접 발광 셀을 포함하고,
    상기 경계 영역은
    상기 제1 인접 발광 셀들 사이에 배치된 제1 경계 영역; 및
    상기 제2 인접 발광 셀들 사이에 배치되며, 상기 제1 방향으로 상기 제1 경계 영역과 이격된 제2 경계 영역을 포함하는 발광 소자.
  2. 제1 항에 있어서, 상기 복수의 발광 셀의 상기 활성층의 평면적의 균일도는 0.01 % 내지 1%인 발광 소자.
  3. 제2 항에 있어서, 상기 복수의 발광 셀의 활성층의 평면적의 균일도는 0.03%인 발광 소자.
  4. 제2 항에 있어서, 상기 적어도 하나의 다른 발광 셀은 복수의 다른 발광 셀을 포함하고, 상기 균일도의 범위 내에서 상기 복수의 다른 발광 셀의 평면적은 서로 다르고,
    상기 적어도 하나의 다른 발광 셀은 복수의 다른 발광 셀을 포함하고, 상기 복수의 다른 발광 셀의 평면적은 서로 동일하고,
    상기 복수의 발광 셀 중에서 상기 제2 발광 셀을 제외한 상기 적어도 하나의 다른 발광 셀 각각의 제1 평면적과 상기 제2 발광 셀의 제2 평면적은 아래와 같은 관계를 갖는 발광 소자.
    Figure PCTKR2017000123-appb-I000003
    (여기서, Ai'는 제1 평면적을 나타내고, 1 ≤ i ≤ N-1, AN'는 제2 평면적을 나타내고, N은 상기 발광 셀의 총 개수로서 2이상의 양의 정수를 나타내고, α는 상기 제2 본딩 패드의 평면적을 나타낸다.)
  5. 제1 항에 있어서, 상기 제2 발광 셀의 가로 폭은 상기 적어도 하나의 다른 발광 셀의 가로 폭보다 크고, 상기 제2 발광 셀의 세로 폭과 상기 적어도 하나의 다른 발광 셀의 세로 폭은 동일하고,
    상기 제2 발광 셀의 세로 폭은 상기 적어도 하나의 다른 발광 셀의 세로 폭보다 크고, 상기 제2 발광 셀의 가로 폭과 상기 적어도 하나의 다른 발광 셀의 가로 폭은 동일한 발광 소자.
  6. 제1 항에 있어서, 상기 제2 발광 셀의 가로 폭은 상기 적어도 하나의 다른 발광 셀의 가로 폭보다 크고, 상기 제2 발광 셀의 세로 폭은 상기 적어도 하나의 다른 발광 셀의 세로 폭보다 크고,
    상기 제1 도전형 반도체층은 n형 반도체층이고, 상기 제2 도전형 반도체층은 p형 반도체층이고, 상기 복수의 발광 셀 각각은 수평형 본딩 구조를 갖는 발광 소자.
  7. 제1 항에 있어서,
    상기 복수의 발광 셀 중 일부 발광 셀의 장축 또는 단축 방향은 상기 복수의 발광 셀 중 타부 발광 셀의 장축 또는 단축 방향과 다르고,
    상기 제2 발광 셀의 장축 또는 단축 방향은 상기 제1 발광 셀의 장축 또는 단축 방향과 다른 발광 소자.
  8. 기판;
    상기 기판 위에 상호 이격되어 배치된 제1 내지 제N(여기서, N은 2 이상의 양의 정수) 발광 셀;
    상기 제1 내지 제N 발광 셀을 전기적으로 서로 연결하는 제1 내지 제N-1 연결 배선;
    상기 제1 내지 제N 발광 셀 중 제1 발광 셀에 위치한 제1 본딩 패드; 및
    상기 제1 내지 제N 발광 셀 중 제N 발광 셀에 위치한 제2 본딩 패드를 포함하고,
    상기 제1 내지 제N 발광 셀 중에서 상기 제N 발광 셀을 제외한 발광 셀 각각의 제1 평면적은 아래와 같고, 상기 제N 발광 셀의 제2 평면적은 기준 평면적보다 증분량만큼 크고,
    평면상에서 상기 제1 내지 제N 발광 셀의 둘레에 위치하는 경계 영역에 의해 상기 제1 내지 제N 발광 셀은 서로 구분되고,
    상기 복수의 발광 셀은
    제1 방향으로 서로 인접한 제1 인접 발광 셀들; 및
    상기 제1 방향으로 서로 인접하고, 상기 제1 방향과 직교하는 제2 방향으로 상기 제1 인접 발광 셀들과 인접하는 제2 인접 발광 셀을 포함하고,
    상기 경계 영역은
    상기 제1 인접 발광 셀들 사이에 배치된 제1 경계 영역; 및
    상기 제2 인접 발광 셀들 사이에 배치되며, 상기 제1 방향으로 상기 제1 경계 영역과 이격된 제2 경계 영역을 포함하는 발광 소자.
    Figure PCTKR2017000123-appb-I000004
    (여기서, Ai'는 상기 제1 평면적을 나타내고, AR은 상기 기준 평면적을 나타내고, α는 상기 증분량을 나타낸다.)
  9. 제8 항에 있어서, 상기 제1 내지 제N 발광 셀 각각은
    상기 기판 위에 배치된 n형 반도체층;
    상기 n형 반도체층 위에 배치된 활성층;
    상기 활성층 위에 배치된 p형 반도체층;
    상기 p형 반도체층과 상기 활성층을 메사 식각하여 노출된 상기 n형 반도체층 위에 배치된 n형 전극; 및
    상기 p형 반도체층 위에 배치된 p형 전극을 포함하고,
    상기 제1 내지 제N 발광 셀의 상기 활성층의 평면적의 균일도는 0.01 % 내지 1%이고,
    상기 증분량은 상기 제2 본딩 패드의 평면적과 동일한 발광 소자.
  10. 제8 항에 있어서,
    상기 제1 내지 제N 발광 셀 중 일부 발광 셀의 장축 또는 단축 방향은 상기 제1 내지 제N 발광 셀 중 타부 발광 셀의 장축 또는 단축 방향과 다르고,
    상기 제N 발광 셀의 장축 또는 단축 방향은 상기 제1 발광 셀의 장축 또는 단축 방향과 다른 발광 소자.
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