KR20110095772A - 멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치 - Google Patents

멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치 Download PDF

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Abstract

본 발명의 일 관점은, 기판과, 상기 기판 상면에 배열되며 각각 상기 기판 상면에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀과, 상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성된 연결부와, 상기 복수의 발광셀 사이의 분리영역 상면과 상기 기판 하면 중 적어도 일 면에 형성된 요철부를 포함하는 반도체 발광장치를 제공한다.
본 발명의 다른 관점은, 단위면적당 전류밀도를 개선하여 광효율을 향상시키는 동시에, 반사구조를 이용하여 광경로를 개선하도록 분리영역에 반사부재를 적용한 반도체 발광장치를 제공한다.
본 발명의 또 다른 관점은, 단위면적당 전류밀도를 개선하여 광효율을 향상시키면서 균일한 전류분산을 도모하도록 패드의 구조 및 위치를 개선한 반도체 발광장치를 제공한다.

Description

멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치{SEMICONDUCTOR LIGHT EMITTING DEVICE HAVING A MULTI-CELL ARRAY, LIGHT EMITTING MODULE AND ILLUMINATION APPARATUS}
본 발명은 반도체 발광장치에 관한 것으로서, 특히 복수의 발광셀이 배열된 구조를 갖는 반도체 발광장치 및 이를 포함한 발광모듈과 조명 장치에 관한 것이다.
일반적으로, 반도체 발광다이오드(LED)는 출력 및 효율이나 신뢰성 측면에서 광원으로서 유익한 장점을 가지므로, 디스플레이 장치의 백라이트 뿐만 아니라, 다양한 조명장치를 위한 고출력, 고효율 광원으로서 적극적으로 연구 개발되고 있다.
이러한 LED를 조명용 광원으로 상용하기 위해서는 원하는 높은 수준의 출력을 제공하면서 광효율을 높이고 제조비용을 낮출 필요가 있다.
하지만, 높은 정격전류를 사용하는 고출력 LED의 경우에는 상대적으로 낮은 정격전류를 사용하는 저출력 LED와 비교하여 전류밀도가 높아서 광효율이 현저히 낮아진다.
구체적으로, 높은 출력을 얻기 위해서 동일 면적의 LED 칩에서 높은 광속을 얻기 위해서는 정격 전류를 높이는 경우에, 전류밀도의 증가로 인하여 오히려 광효율이 낮아지고, 소자의 발열로 인하여 광효율 저하가 가속되는 문제가 있다.
본 발명은 상술된 종래 기술의 문제점을 해결하고자 한 것으로서, 그 목적 중 하나는 단위면적당 전류밀도를 개선하여 광효율을 향상시키는 동시에 광추출 효율이 개선된 반도체 발광장치를 제공하는데 있다.
본 발명의 목적 중 다른 하나는 단위면적당 전류밀도를 개선하여 광효율을 향상시키는 동시에, 반사구조를 이용하여 광경로를 개선한 반도체 발광장치를 제공하는데 있다.
본 발명의 목적 중 또 다른 하나는 단위면적당 전류밀도를 개선하여 광효율을 향상시키는 동시에, 각 셀에 걸쳐 균일한 전류분산을 실현하기 위해서 패드의 구조 및 위치를 개선한 반도체 발광장치를 제공하는데 있다.
본 발명이 목적 중 다른 하나는 상기한 발광장치를 포함한 발광 모듈과 조명장치를 제공하는데 있다.
상기한 과제를 해결하기 위해서, 본 발명의 제1 실시형태는,
기판과, 상기 기판 상면에 배열되며 각각 상기 기판 상면에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀과, 상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성된 연결부와, 상기 복수의 발광셀 사이의 분리영역 상면 및 상기 기판 하면 중 적어도 일 면에 형성된 요철부를 포함하는 반도체 발광장치를 제공하는데 있다.
일 예에서, 상기 분리영역은 상기 기판이 노출된 영역을 포함하며, 상기 요철부는 상기 기판의 노출영역에 형성될 수 있다.
다른 예에서는, 상기 분리영역은 상기 제1 도전형 반도체층이 노출된 영역을 포함한 형태일 수 있으며, 상기 요철부는 상기 제1 도전형 반도체층의 노출영역에 형성될 수 있다.
이 경우에, 상기 요철부는 상기 기판 상면의 거의 전체 영역에 형성될 수 있다.
또 다른 예에서, 상기 요철부는 상기 기판의 하면에 형성될 수 있다. 상기 기판 하면에 채용되는 요철부는 발광셀이 형성된 상부를 향해 경사진 측면을 갖는 홈부 형상으로 형성될 수 있다. 특정 예에서, 상기 기판의 하면에 형성된 반사금속층을 더 포함할 수 있다.
본 예에서, 상기 반사금속층과 상기 기판 배면 사이에 형성된 유전체층을 추가적으로 포함할 수 있다. 이러한 유전체층은, 상기 기판의 굴절률보다 낮은 굴절률을 갖는다.
물론, 상기 요철부는 상기 분리영역 상면과 함께 상기 기판 하면에도 형성될 수 있다.
본 발명에 채용되는 발광셀 어레이는 직렬, 병렬 또는 직렬 및 병렬의 조합과 같은 다양한 연결을 가질 수 있으며, 이에 따라 연결부는 다양한 형태로 구현될 수 있다.
특정 연결형태에서, 상기 복수의 발광셀은 각각 서로 직렬로 연결된 2 이상의 발광셀로 구분되는 복수의 그룹을 포함한다. 이 경우에, 상기 연결부는, 상기 동일한 그룹의 발광셀을 서로 직렬로 연결하도록 인접한 발광셀 사이에 형성된 복수의 상호 연결부와, 상기 각 그룹의 일단에 위치한 발광셀의 제1 도전형 반도체층에 연결된 적어도 하나의 제1 연결부와, 상기 각 그룹의 타단에 위치한 발광셀의 제2 도전형 반도체층에 연결된 적어도 하나의 제2 연결부를 포함할 수 있다. 이 경우에, 상기 각 그룹의 발광셀은 동일한 수일 수 있다.
이와 달리, 상기 연결부는, 상기 복수의 발광셀의 제1 도전형 반도체층에 연결된 적어도 하나의 제1 연결부와, 상기 복수의 발광셀의 제2 도전형 반도체층에 연결된 적어도 하나의 제2 연결부를 포함할 수 있다.
본 발명의 제2 실시형태는, 기판과, 상기 기판 상에 배열되며, 각각 상기 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀과, 상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성된 연결부와, 상기 복수의 발광셀 사이의 영역으로 정의되며, 반사부재가 제공된 분리영역을 포함한 반도체 발광장치를 제공할 수 있다.
일 예에서, 상기 분리영역은 상기 기판이 노출된 영역을 포함하며, 상기 반사부재는 상기 기판의 노출영역에 형성될 수 있다.
다른 예에서는, 상기 분리영역은 상기 제1 도전형 반도체층이 노출된 영역을 포함하며, 상기 반사부재는 상기 제1 도전형 반도체층의 노출영역에 형성될 수 있다.
상기 반사부재는 상기 연결부와 전기적으로 절연되도록 형성된 반사금속층일 수 있다. 특정한 예서는, 상기 반사금속층은 상기 연결부와 이격된 영역에 형성될 수 있으나, 이와 달리, 상기 반사금속층은 절연부재를 사이에 두고 상기 연결부 상에 형성될 수도 있다.
다른 예에서, 상기 반사부재는 고반사성 분말이 함유된 절연성 수지를 포함할 수 있다. 이러한 고반사성 분말은 세라믹 분말일 수 있으며, 예를 들어, TiO2, Al2O3, MgO 및 그 혼합물로 구성된 그룹으로부터 선택된 것일 수 있다.
본 발명의 제3 실시형태는, 기판과, 각각 상기 기판 상면에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 적어도 활성층이 제거되어 형성된 분리영역에 의해 구분되는 복수의 발광셀과, 상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성되며, 상기 발광셀의 제1 및 제2 도전형 반도체층에 각각 전기적으로 연결된 적어도 하나의 제1 및 제2 연결부와, 상기 기판 상면의 일 모서리 인접영역 또는 발광에 가담하지 않는 반도체 다층막 부분 상에 형성되며, 상기 제1 및 제2 연결부에 각각 연결된 적어도 하나의 제1 및 제2 본딩패드를 포함하는 반도체 발광장치를 제공할 수 있다.
일 예에서, 상기 제1 또는 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 제1 또는 제2 연결부가 형성될 수 있다.
특정 예에서, 상기 복수의 발광셀은 실질적으로 동일한 활성층 면적을 가질 수 있다. 이 경우에, 특정 발광셀은 다른 발광셀의 제1 도전형 반도체층 노출영역의 면적보다 큰 면적의 제1 도전형 반도체층 노출영역을 가지며, 상기 제1 본딩패드는 상기 특정 발광셀의 상기 제1 도전형 반도체층 노출영역 상에 형성될 수 있다.
이 경우에, 상기 제2 본딩패드는 상기 기판 상면 중 일 모서리에 인접한 영역에 형성될 수 있다. 이와 달리, 상기 제2 본딩패드는, 상기 기판 상면의 일 모서리의 인접한 영역에 위치하며 발광에 가담하지 않는 반도체 다층막 부분 상에 형성될 수도 있다.
상기 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 제1 또는 제2 연결부가 형성될 수 있다. 특정한 예에서, 상기 제1 및 제2 본딩패드는 상기 기판 상면에서 서로 대향하는 영역에 각각 형성될 수 있다.
발광을 위한 반도체 다층막을 대면적으로 구현한 후에 통상의 분리공정(완전 분리를 위한 아이솔레이션(isolation)공정과 부분분리를 위한 메사에칭(mesa etching)공정이 포함됨)을 통해 각각 서브 칩에 해당되는 다수의 발광셀을 형성하고, 각 발광셀을 와이어가 아닌 금속전극으로 연결하여 단일한 칩과 유사하게 구동함으로써 개별 칩을 와이어로 연결할 때에 제기되는 단점(예, 제조공정 복잡, 와이어 오픈 불량, 소형화 곤란 등)을 해결할 수 있다.
또한, 본 발명의 일 관점에서는, 각 발광셀 사이의 분리영역 및/또는 기판 하면에 요철부를 제공함으로써, 기판 또는 하부 반도체층(제1 도전형 반도체층)에 갇히기나 그 측면을 통해 방출되어 손실될 수 있는 빛을 효과적으로 추출시켜 광효율을 향상시킬 수 있다.
나아가, 본 발명의 다른 관점에서는 각 발광셀 사이의 분리영역 및/또는 기판 하면에 반사부재를 제공함으로써, 기판 또는 하부 반도체층(제1 도전형 반도체층)에 갇히기나 그 측면을 통해 방출되어 손실될 수 있는 빛을 유효한 경로로 안내하여 실질적인 광효율을 크게 향상시킬 수 있다.
또한, 본 발명의 또 다른 관점은 패드의 구조 및 위치를 변경함으로써, 균일한 전류 분산과 함께 충분한 발광면적을 보장할 수 있다.
도1은 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 일 예(셀간 완전분리)를 나타내는 평면도이다.
도2는 도1에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다.
도3a 및 도3b는 도1에 도시된 반도체 발광장치에서 A1-A1' 및 A2-A2'부분을 절개해 본 측단면도이다.
도4a 및 도4b는 각각 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다른 예를 나타내는 단면도이다.
도5는 도4b에 도시된 멀티셀 어레이 반도체 발광장치에 채용된 반사구조의 바람직한 조건 및 효과를 설명하기 위한 개략도이다.
도6은 도5에 도시된 반사구조에서 입사각에 따른 반사율의 변화를 나타내는 그래프이다.
도7은 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 또 다른 예를 나타내는 단면도이다.
도8a 및 도8b는 각각 본 발명의 제2 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다양한 예(셀간 완전분리)를 나타내는 단면도이다.
도9는 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 또 다른 예(셀간 부분분리)를 나타내는 평면도이다.
도10은 도9에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다.
도11a 내지 도11c는 도9에 도시된 반도체 발광장치에서 B1-B1', B2-B2' 및 B3-B3'부분을 절개해 본 측단면도이다.
도12는 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 일 예를 나타내는 평면도이다.
도13은 도12에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다.
도14a 및 도14b는 도12에 도시된 반도체 발광장치에서 Y1-Y1' 및 Y2-Y2' 부분을 절개해 본 측단면도이다.
도15는 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다른 예를 나타내는 측단면도이다.
도16은 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다른 예를 나타내는 평면도이다.
도17은 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 또 다른 예(요철부 결합형태)를 나타내는 평면도이다.
도18은 도17에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다.
도19는 도17에 도시된 반도체 발광장치에서 X1-X1' 및 X2-X2' 부분을 절개해 본 측단면도이다.
도20a 내지 도20f은 본 발명에 따른 멀티셀 어레이 반도체 발광장치의 제조공정의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도21a 및 도21b는 각각 본 발명의 일 실시형태에 따른 멀티셀 어레이 반도체 발광장치를 갖는 조명장치를 나타내는 분해 사시도 및 개략 사시도(조립후 상태)이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 더욱 상세하게 설명하기로 한다.
도1은 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 일 예(셀간 완전분리)를 나타내는 평면도이며, 도2는 도1에 도시된 반도체 발광장치의 각 셀의 연결을 나타내는 등가회로도이다. 또한, 도3a 및 도3b는 각각 도1에 도시된 반도체 발광장치를 A1-A1'선 및 A2-A2'선을 따라 절개해 본 측단면도이다.
도3a와 함께 도1을 참조하면, 본 실시형태에 따른 반도체 발광장치(10)는 기판(11)과, 상기 기판(11) 상면에 배열된 복수의 발광셀(C)을 포함한다.
상기 복수의 발광셀(C)은 상기 기판(11) 상면에 순차적으로 형성된 제1 도전형 반도체층(12a), 활성층(12c) 및 제2 도전형 반도체층(12b)을 갖는 반도체 다층막(12)을 아이솔레이션 공정을 통해 분리하여 얻어진다.
본 명세서에 사용되는 "발광셀"이라는 용어는, 다른 셀과 구별되는 활성층영역을 갖는 반도체 다층막 부분을 말하며, "분리영역"이라는 용어는, 반도체 다층막을 부분적으로(예, 메사에칭에 의한 부분분리) 또는 기판이 노출되도록(예, 아이솔레이션에 의한 완전분리) 제거하여 셀을 형성하는 영역으로서, 셀과 셀 사이로 정의되는 영역을 포함한다.
본 실시형태에 채용된 발광셀 형성을 위한 분리공정은, 기판(11) 표면까지 노출시키는 아이솔레이션에 의한 분리공정(이하, "완전분리"라 함), 즉, 도1에 도시된 바와 같이, 상기 복수의 발광셀(C) 사이로 정의되는 분리영역에는 상기 반도체 다층막(12)이 완전히 제거되어 기판(11) 표면이 노출될 수 있다.
도1와 도3a 및 도3b에 도시된 바와 같이, 상기 각 발광셀(C)은 메사 에칭에 의해 제1 도전형 반도체층(12a)이 부분적으로 노출된 영역을 갖는다. 상기 각 발광셀(C)의 제2 도전형 반도체층의 노출영역에 별도의 전극을 형성할 수 있으나, 본 실시형태와 같이 별도의 전극 없이 셀 간을 연결하는 연결부를 통해 각 셀에 전원을 인가할 수 있다.
상기 제2 도전형 반도체층(12b) 상면에는 투명 전극(13)이 형성될 수 있다. 여기서, 상기 투명 전극(13)은 ITO 또는 ZnO와 같은 투명 전도성 물질로 이루어진 투명전극일 수 있다.
본 실시형태에 채용된 발광셀(C)의 연결은 도2에 도시된 등가회로와 같이, 일 라인을 형성하도록 서로 직렬 연결된 형태로 예시되어 있다. 일 라인의 양단에 위치한 발광셀에는 해당 극성 전극과 연결되도록 각각 제1 및 제2 본딩패드(19a,19b)가 형성될 수 있다.
이러한 직렬 연결을 위해서 인접한 발광셀(C)의 반대 도전형 반도체층(즉, 반대극성의 전극)을 서로 연결하는 연결부(15)가 형성될 수 있다.
도1에는 상세히 도시되어 있지 않으나, 도2에 도시된 바와 같이, 상기 연결부(15)는 인접한 발광셀(C1,C2,C3)의 반대 극성의 전극을 접속시킴으로써 직렬 연결을 실현할 수 있다.
또한, 해당 발광셀(C)의 원하지 않는 영역과 접속을 방지하기 위해서 발광셀(C)의 측면에 절연층(14)이 형성될 수 있다. 이러한 절연층(14)은 도시된 바와 같이, 각 발광셀(C)의 측면에 거의 전체적으로 제공되는 페시베이션층으로 사용될 수 있다.
본 실시형태에서는, 도1에 도시된 바와 같이, 발광셀(C) 사이의 영역으로 정의되는 분리영역 표면에 요철부(P1)가 형성된다. 앞서 설명한 바와 같이, 본 실시형태의 분리영역은 기판(11) 표면으로 제공된다.
도3b를 참조하면, 발광셀(C4,C5,C6) 사이의 분리영역으로 노출된 기판(11) 표면에 요철부(P1)가 형성된 형태가 도시되어 있다. 상기 요철부(P1)는 기판(11)에 갇히거나 기판(11) 측면으로 방출되어 소모될 수 있는 광(L)을 유효한 방출방향인 상부를 향해 효과적으로 추출시키는 역할을 한다.
본 실시형태에 채용되는 요철부(P1)는 습식 식각 또는 건식 식각, 혹은 공지된 리소그래피를 이용한 식각공정으로 실행될 수 있다.
도1에 도시된 요철부(P1)는 연결부(15)이 형성되지 않은 분리영역에 한하여 형성된 형태로 예시되어 있으나, 필요에 따라 연결부(15)가 형성되는 영역에도 전체적으로 요철부가 제공될 수 있다. 또한, 상기 요철부(P1)는 분리영역에 속하는 표면뿐만 아니라, 기판 모서리에 인접한 상면영역에도 형성될 수 있다.
상기 요철을 형성하기 위한 공정은 아이솔레이션과 같이 분리영역을 형성하기 위한 공정에 연속하여 실시될 수 있으나, 필요에 따라 그 분리 공정과 함께 요철형성공정을 결합한 방식으로 실시될 수도 있다.
이와 달리, 상면에 미리 요철부가 형성된 기판을 사용함으로써 분리영역에 원하는 요철부를 제공할 수도 있다. 이에 대해서는 도17 및 도19를 참조하여 설명하기로 한다.
한편, 상술된 실시형태에서는 기판(11)은 사파이어 기판과 같은 절연 기판으로 예시되어 있으나, GaN, SiC 또는 도금층과 같은 금속 기판인 도전성 기판일 수 있다.
이와 같이, 도전성 기판을 채용하는 경우에는 각 발광셀을 구동하기 위한 일측 전극은 도전성 기판에 의해서 연결되며, 다른 측 극성의 전극은 배선만이 셀 상면에 형성함으로써 배선연결을 완성할 수 있다는 장점이 있다.
따라서, 발광셀의 표면에 형성되는 배선라인의 수가 감소될 수 있어 광추출효율을 향상시키는 효과도 제공한다.
앞서 예시된 반도체 발광장치의 경우에, 상기 요철부(P1)는 기판(11) 상면, 즉 분리영역에 형성되는 형태로 예시되어 있으나, 유사한 요철부가 상기 기판 배면에도 광추출 향상을 위해서 제공될 수 있다.
이와 같이, 기판 배면을 개선한 다른 실시형태는, 도4a 및 도4b에 도시되어 있다. 도4a 및 도4b에 도시된 반도체 발광장치에서 발광셀의 배열 및 연결에 관련된 사항은 도1에 도시된 반도체 발광장치의 발광셀 배열 및 연결과 유사한 것으로 이해할 수 있다.
도4a에 도시된 반도체 발광장치(40)는, 도3a에 도시된 구조와 유사하게, 기판(41)과 상기 기판(41) 상에 형성된 반도체 다층막(42)을 갖는 발광셀을 포함한다. 상기 반도체 다층막(42)은 상기 기판(41) 상에 순차적으로 형성된 제1 도전형 반도체층(42a), 활성층(42c) 및 제2 도전형 반도체층(42b)을 갖는다.
본 실시형태와 같이, 상기 각 발광셀은 투명 전극(43)을 가질 수 있다. 인접한 셀은 서로 연결부(45)에 의해 연결될 수 있다. 상기 연결부(45)은 절연층(44)에 의해 상기 발광셀의 측면과 원하지 않는 접속을 방지할 수 있다.
상기 기판(41)은 사파이어 기판과 같은 광투과성 기판일 수 있다. 이러한 기판의 배면에 요철부(P2)를 적용한다. 본 실시형태와 같이 광방출면이 반도체 다층막(42)이 형성된 면인 경우에, 상기 기판 배면에 적용된 요철부(P2)는 도시된 바와 같이 경사진 측벽(S)을 갖는 홈부 형태로 제공될 수 있다.
이러한 경사진 측벽(S)을 갖는 요철부(P2)는 기판 내에 갇히거나 측면으로 향해 진행되어 소실될 수 있는 광(L)을 유효한 방출방향인 상부로 향하도록 안내할 수 있다.
또한, 본 실시형태와 같이, 상기 홈부는 각 셀 사이의 분리영역에 대응되는 영역에 따라 형성될 수 있으나, 이에 한정되지 않는다. 또한, 홈부의 크기 및 간격은 필요에 따라 다양한 조건으로 구현될 수 있다.
도4b에 도시된 반도체 발광장치(50)는, 기판(51)과 기판(51) 상에 형성된 반도체 다층막(52)을 갖는 발광셀을 포함한다. 상기 반도체 다층막(52)은 상기 기판(51) 상에 순차적으로 형성된 제1 도전형 반도체층(52a), 활성층(52c) 및 제2 도전형 반도체층(52b)을 갖는다.
본 실시형태와 같이, 상기 각 발광셀은 각각 투명 전극(53)을 가질 수 있다. 인접한 셀은 서로 연결부(55)에 의해 연결될 수 있다. 상기 연결부(55)와 상기 발광셀의 측면 사이에는 절연층(54)이 형성된다.
도4a에 도시된 형태와 유사하게, 상기 기판(51)의 배면에 홈 형상의 요철부(P2)를 적용한다. 다만, 본 실시형태에서는 추가적으로 기판 배면에 추가적인 반사구조가 제공된다. 상기 추가 반사구조는 반사금속층(57)과 그 반사금속층(57) 및 기판(51) 사이에 위치한 유전체층(56)을 포함할 수 있다.
상기 반사금속층(57)은 Ag, Al, Rh, Cr, Pd, Ni에서 선택된 금속으로 이루어진 단일막 또는 Ti/Ag, Ti/Al, Ni/Ag, Ni/A, Pt/Rh 등과 같은 다층막 또는 AgAl, AlCuSi, Ni/AgAl, Ti/AgCu 등과 같은 합금막 또는 합금함유 다층막일 수 있다.
상기 유전체층(56)은 상기 기판(51)보다 굴절률이 낮은 물질을 사용할 수 있다. 이 경우에, 반사금속층(57)에서의 흡수에 의한 손실을 최소화할 수 있으며, 반사금속층(57) 자체만을 사용하는 경우보다 반사율을 크게 향상시킬 수 있다.
도5는 도4b에 도시된 멀티셀 어레이 반도체 발광장치에 채용된 반사구조의 바람직한 조건 및 효과를 설명하기 위한 개략도이다.
도5를 참조하면, 하면에 순차적으로 형성된 유전체층인 SiO2 막(76)와 Al 반사금속층(77)을 갖는 사파이어 기판(71)이 도시되어 있다.
Al 반사금속층(77)의 두께가 2000Å이라 할 때에, SiO2막(76)의 두께에 따라 반사율의 차이를 측정하였다.
도6은 각 막두께 조건에서 입사각에 따른 반사율의 변화를 나타낸다. 도6에서 나타난 입사각에 따른 반사율을 기초하여 SiO2막(76)의 두께 변화에 따른 평균반사율을 산출하였으며, 그 결과를 아래 표1과 같이 나타내었다.
SiO2막 두께(Å) 평균반사율(%)
없음 88.14
767 88.46
1534 88.81
2302 90.93
3069 91.30
3837 92.78
4604 92.75
5000 92.98
5372 93.36
6139 92.91
본 실험결과, 반사금속층과 기판 사이에 개재된 유전체층의 두께는 약 2000Å 이상일 때에 대체로 90% 이상의 반사율을 나타냈다. 사파이어 기판일 때에, 반사금속막으로 알루미늄만을 사용할 경우에 반사율은 약 88.14%이지만, 약 5372Å 정도의 SiO2를 알루미늄층과 사파이어 기판 사이에 개재시킴으로써 반사율을 약 93.36%까지 향상시킬 수 있다.
도7에 도시된 실시형태는 도1에 설명된 분리영역 사이의 요철부(P1)과 함께 상술된 기판 배면의 요철구조(반사구조 포함)를 결합한 형태이다. 도7에 도시된 형태는 도1에서 A2-A2'의 영역에 해당되는 부분으로 이해할 수 있다.
도4c을 참조하면, 반도체 발광장치(60)는 기판(61)과 상기 기판(61) 상에 형성된 반도체 다층막(62)을 갖는 발광셀을 포함한다. 상기 반도체 다층막(62)은 상기 기판(61) 상에 순차적으로 형성된 제1 도전형 반도체층(62a), 활성층(62c) 및 제2 도전형 반도체층(62b)을 갖는다.
본 실시형태에서는, 발광셀 사이의 분리영역에 노출된 기판(61) 표면에는 요철(P1)이 형성되어 있다. 또한, 기판(61) 배면에는 홈형상의 요철구조(P2)와 함께 기판(61) 배면에는 반사금속층(67)이 형성되어 있다.
상기 반사금속층(67)은 Ag, Al, Rh, Cr, Pd, Ni에서 선택된 금속으로 이루어진 단일막 또는 Ti/Ag, Ti/Al, Ni/Ag, Ni/A, Pt/Rh 등과 같은 다층막 또는 AgAl, AlCuSi, Ni/AgAl, Ti/AgCu 등과 같은 합금막 또는 합금 함유 다층막일 수 있다.
도7에 개략적으로 도시된 바와 같이, 셀의 분리영역에 제공된 요철(P1)에 의해 빛(L1)은 산란되어 효과적으로 추출될 수 있으며, 기판 배면에 형성된 요철(P2)과 반사금속층(67)에 의해 빛(L2)은 유효한 상부 방향으로 향해 효과적으로 안내될 수 있다.
이와 같이, 멀티셀 어레이 반도체 발광장치(60)에서 분리영역과 함께 기판(61) 배면을 효과적으로 이용하여 원하는 방향으로 빛을 효과적으로 추출시켜 실질적인 광효율을 크게 향상시킬 수 있다.
도8a 및 도8b는 각각 본 발명의 제2 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다양한 예(셀간 완전분리)를 나타내는 단면도이다. 도3a 및 도3b에 도시된 실시형태와 달리, 본 실시형태는 분리영역에 반사부재를 적용하는 방안을 제공한다.
도8a에 도시된 부분은 도1과 유사한 배열을 갖는 멀티셀 어레이 반도체 발광장치에서 A2-A2'의 영역에 해당되는 부분과 유사한 영역으로 이해할 수 있다.
본 실시형태에 따른 반도체 발광장치(80)는, 기판(81)과 상기 기판(81) 상에 형성된 반도체 다층막(82)을 갖는 발광셀을 포함한다.
상기 반도체 다층막(82)은 상기 기판(81) 상에 순차적으로 형성된 제1 도전형 반도체층(82a), 활성층(82c) 및 제2 도전형 반도체층(82b)을 갖는다.
도8a에 도시된 바와 같이, 발광셀 사이의 분리영역에 반사부재가 제공될 수 있다. 본 실시형태에 채용된 반사부재는 반사금속층(87)일 수 있다. 도시되지 않았으나, 셀을 서로 연결하는 연결부도 Al, Ag과 같은 반사금속으로 형성하여 반사효율 향상에 기여할 수도 있다.
반사금속층(87)과 같은 전도성 반사부재를 사용할 경우에, 연결부와 원하지 않는 접속이 방지되도록 제공되는 것이 바람직하다.
예를 들어, 본 실시형태와 같이, 전기적인 절연이 보장되도록 연결부와 이격될 수 있는 위치에 형성할 수 있다. 이와 달리, 상기 연결부 상에 추가적인 절연부재를 적용한 후에 반사금속층(87)을 적용할 수도 있다.
본 실시형태에 채용된 반사금속층(87)은 발광셀 사이의 분리영역으로 진행되는 광을 효과적으로 상부로 방출시켜 실질적인 광효율 향상에 기여할 수 있다.
다른 광방출면을 사용하는 형태에서, 예를 들어, 기판(81) 배면이 광방출면으로 제공되는 플립칩 구조에서도 상기 반사금속층은 광효율 향상에 보다 크게 기여할 수 있을 것이다.
도8b에 도시된 반도체 발광장치(90)은 기판(91)과 상기 기판(91) 상에 순차적으로 형성된 제1 도전형 반도체층(92a), 활성층(92c) 및 제2 도전형 반도체층(92b)을 갖는 발광셀을 포함한다.
본 실시형태는 앞선 실시형태와 다르게 인접한 셀의 동일한 도전형 반도체층(92b)을 연결하는 연결부(95)를 포함하는 형태로 예시되어 있다. 이러한 연결형태는 병렬연결을 채용하는 구조에서 채용될 수 있다. 상기 연결부(95)는 발광셀의 측면과는 절연층(94)에 의해 전기적으로 절연될 수 있다.
도8b에 도시된 바와 같이, 발광셀 사이의 분리영역에는 반사부재(97)가 적용된다. 본 실시형태에 채용된 반사부재(97)는 고반사성 분말(97a)이 분산된 수지(97b)를 포함한다.
상기 고반사성 분말(97a)은 TiO2, Al2O3, MgO 또는 그 혼합물과 같은 세라믹 분말일 수 있다. 또한, 상기 수지(97b)는 절연성 수지일 수 있다.
이와 같이, 상기 반사부재(97)를 절연성 부재로 구현된 경우에, 도8b에 도시된 바와 같이, 상기 반사부재(97)를 연결부(95)과 직접 접촉하도록 적용할 수 있으므로, 연결부(95)의 위치와 관계없이 발광셀 사이의 분리영역에 전체적으로 적용될 수 있다.
상술된 실시형태에서 셀간의 분리를 완전분리, 즉 기판 표면까지 노출되도록 반도체 다층막을 모두 제거한 형태로 예시하였으나, 이에 한정되지 아니하며, 부분분리(예, 메사에칭)을 통해 분리된 셀간의 제1 도전형 반도체층을 공유하는 구조로 구현될 수도 있다. 이 경우에도 상기 제1 실시형태에서 도시되어 설명된 요철부(P1)가 유용하게 적용될 수 있다.
도9는 본 발명의 제1 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 또 다른 예(셀간 부분분리)를 나타내는 평면도이며, 도10은 도9에 도시된 반도체 발광장치의 각 셀의 연결을 나타내는 등가회로도이다.
도11a 및 도11b는 각각 도9에 도시된 반도체 발광장치를 B1-B1'선, B2-B2' 및 B3-B3'선을 따라 절개해 본 측단면도이다.
도11a 및 도11b와 함께, 도9를 참조하면, 본 실시형태에 따른 반도체 발광장치(100)는, 기판(101)과, 상기 기판(101) 상면에 6×6으로 배열된 복수의 발광셀(C)을 포함한다.
상기 복수의 발광셀(C)은 상기 기판(101) 상면에 순차적으로 형성된 제1 도전형 반도체층(102a), 활성층(102c) 및 제2 도전형 반도체층(102b)을 갖는 반도체 다층막(102)을 분리하여 얻어질 수 있다.
본 실시형태에서, 가장자리에 인접한 상면에 패드(109a,109b)를 형성하기 위한 영역을 마련하기 위해서 반도체 다층막(102)을 완전 제거하여 기판을 노출시킨 것 외에, 부분 분리공정, 즉, 메사 에칭을 통해 제1 도전형 반도체층(102a)을 노출시키는 방식으로 발광셀을 분리시킨 형태이다.
본 메사 에칭에 의한 셀 분리는 원하는 연결방식에 따라 채용될 수 있다. 즉, 제1 도전형 반도체층(102a)과 그 위에 배치되는 제1 극성에 해당되는 라인의 공유가 가능한 회로에서는 적절히 채용될 수 있다.
도9에 도시된 바와 같이, 도1에 채용된 아이솔레이션 공정에 의한 완전 분리에 의해 얻어진 라인은 "IL"로 표시되며, 메사 에칭에 의해 얻어진 부분 분리된 라인은 "ML"로 표시될 수 있다.
본 실시형태에서는 도9 및 도11a와 도11b에 도시된 바와 같이, 상기 제1 도전형 반도체층의 노출된 상면과 상기 제2 도전형 반도체층(102b) 상면에는 각각 제1 및 제2 전극(103a,103b)이 형성될 수 있다. 상기 제1 및 제2 전극(103a,103b)은 라인 형상을 가지며, 전체 면적에 걸쳐 균일한 전류분산을 위해서 일정한 간격으로 평행하게 배열되도록 형성된다.
본 실시형태에 채용된 연결부는, 도10에 도시된 등가회로도와 같이 각 발광셀이 모두 병렬로 연결되도록 제1 및 제2 연결부(108a,108b)와 상호 연결부(105)를 포함한다. 상기 제1 및 제2 연결부(108a,108b)는 각각 제1 및 제2 패드(109a,109b)로부터 연장되며, 각각 상기 제1 및 제2 전극(103a,103b)에 상호 연결부(105)에 의해 접속될 수 있다.
상기 제1 및 제2 연결부(108a,108b)와 상기 상호연결부(105)는 도11a 및 도11b에 도시된 바와 같이, 상기 발광셀(C)과 원하지 않는 접속을 방지하기 위해서 절연층(104) 상에 형성될 수 있다.
상기 제1 및 제2 전극(103a,103b)을 제1 및 제2 연결부(108a,108b) 및 상호연결부(105)와 서로 다른 전극물질 및/또는 서로 다른 공정을 통해서 형성될 수도 있으나, 하나의 공정을 통해서 동일한 전극물질로 형성될 수 있다. 즉, 각 셀에 대한 별도의 전극 없이 직접 연결부와 동일한 형태로 형성될 수 있다.
다만, 본 실시형태와 같이, 각 발광셀에서 균일한 전류분산을 도모하여 효율을 향상시키기 위해서, 제2 전극(103b)과 같이 제1 연결부(108a)와 마주하면서 평행하게 배열시킬 수 있다. 본 실시형태에서는, 상기 제1 및 제2 연결부(108a,108b)를 인접한 열의 발광셀 사이에 배치되어 공유되도록 형성함으로써 배선구조를 단순화시킬 수 있다.
도9 및 도11c에 도시된 바와 같이, 메사에칭을 통해 얻어진 제1 도전형 반도체층(102b)의 표면에는 요철(P1)이 형성될 수 있다. 이러한 요철(P1)은 메사에칭과 함께, 또는 별도의 에칭 공정 또는 추가적인 리소그래피 공정을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
본 실시형태에 채용된 요철(P1)은 기판(101) 및 잔류한 제1 도전형 반도체층(102a)에 갇히거나 그 측면들로 진행되어 소실되는 빛(L)을 효과적으로 상부를 향해 추출시킬 수 있다.
한편, 도9에 도시된 반도체 발광장치(100)에서, 제1 및 제2 연결부(108a,108b)과 연결되는 제1 및 제2 본딩패드(109a,109b)는 반도체 다층막(102)이 제거된 영역에 배치된다.
이와 같이, 특정 셀과 직접 형성되지 않고, 반도체 다층막(102)이 제거된 영역에 패드를 형성함으로써 직접 연결된 발광셀(C)에 비교적 전류를 균일하게 제공하여 전류집중을 방지함으로써 광효율을 향상시킬 수 있다.
특히, 패드(109a,109b)가 형성되는 영역이 제1 및 제2 연결부(108a,109b)이 형성된 인접한 모서리영역에 형성된다. 즉, 연결부(108a,109b)을 형성하기 위해서 발광에 가담하지 않는 반도체 다층막 영역을 활용하여 제1 및 제2 본딩패드(109a,109b)를 배치하므로, 이로 인해 기판 면적 대비의 발광셀의 전체 유효발광면적에 큰 영향을 주지 않을 수 있다.
이와 같이, 패드의 위치와 그 구조를 개선함으로써 전류분산효율을 향상시켜 광효율을 개선할 수 있다. 이러한 실시형태는 도12에 도시된 형태를 참조하여 보다 상세히 설명한다.
도12에 도시된 반도체 발광장치(120)는, 기판(121)과, 상기 기판(121) 상면에 6×6으로 배열된 복수의 발광셀(C)을 포함한다.
상기 복수의 발광셀(C)은 상기 기판(121) 상면에 순차적으로 형성된 제1 도전형 반도체층(122a), 활성층(122c) 및 제2 도전형 반도체층(122b)을 갖는 반도체 다층막(122)을 분리하여 얻어질 수 있다.
본 실시형태에서는, 본 분리공정은 반도체 다층막(122)을 완전 제거하여 기판(121) 표면을 노출시키는 완전분리(아이솔레이션 공정)으로 진행된다. 또한, 부분분리(메사에칭)을 통해 제1 도전형 반도체층(122a)을 노출시킬 수 있다. 상기 각 셀의 제1 도전형 반도체층과 제2 도전형 반도체층(122a.122b)에는 제1 및 제2 전극(123a,123b)이 형성될 수 있다. 상기 제1 및 제2 전극(123a,123b)은 서로 평행하면서 일정한 간격을 갖도록 형성되어 각 셀에서 균일한 전류분산을 도모할 수 있다.
도12에 도시된 바와 같이, 각 열에 속하는 6개의 발광셀(C)이 각각 그룹을 이룬다고 볼 때에, 도13의 등가회로도에 나타난 바와 같이, 각 그룹의 LED 셀은 서로 직렬로 연결되고, 직렬로 연결된 각 그룹이 서로 병렬로 연결되는 구조를 갖는다.
이러한 연결구조에서는, 전압규격에 적합하게 직렬로 연결되는 발광셀의 개수로 선택할 수 있다. 즉, 각 그룹에서 직렬로 연결되는 셀의 수를 결정하여 원하는 정압규격을 만족시키고, 병렬로 연결되는 각 그룹의 수를 조정하여 원하는 출력을 제공할 수 있다. 이 경우에, 상기 각 그룹의 발광셀은 동일한 수일 수 있다.
본 실시형태에 채용되는 연결부는, 상기 동일한 그룹의 발광셀(C)을 서로 직렬로 연결하도록 인접한 발광셀 사이에 형성된 복수의 상호연결부(125)과, 상기 각 그룹의 일단에 위치한 발광셀의 제1 도전형 반도체층(122a)에 연결된 적어도 하나의 제1 연결부(128a)와, 상기 각 그룹의 타단에 위치한 발광셀의 제2 도전형 반도체층(122b)에 연결된 적어도 하나의 제2 연결부(128b)를 포함할 수 있다.
본 실시형태에서, 상기 제1 및 제2 연결부(128a,128b)는 상기 상호 연결부(125)를 통해서 발광셀의 제1 및 제2 전극(123a,123b)에 각각 접속된 구조로 예시되어 있다. 이와 달리, 필요한 경우에, 각 셀에 별도의 전극을 형성하지 않고, 상호연결부와 같은 배선라인을 통해 발광셀의 원하는 도전형 반도체층 부분에 접속시킬 수도 있다.
도14a 및 도14b는 각각 도12에 도시된 반도체 발광장치에서 Y1-Y1' 및 Y2-Y2' 부분을 절개해 본 측단면도이다.
도14a와 함께 도14b를 참조하면, 상기 제1 및 제2 연결부(128a,128b)과 연결되는 제1 및 제2 본딩패드(129a,129b)는 반도체 다층막(122)이 제거된 영역에 배치된다.
이와 같이, 특정 셀과 직접 형성되지 않고, 반도체 다층막(122)이 제거된 영역에 본딩패드(129a,129b)를 형성함으로써 직접 연결된 발광셀(C)에 비교적 전류를 균일하게 제공하여 전류집중을 방지함으로써 광효율을 향상시킬 수 있다.
특히, 본딩패드(129a,129b)가 형성되는 영역이 제1 및 제2 연결부(128a,128b)이 형성된 인접한 모서리영역에 형성된다. 즉, 제1 및 제2 연결부(128a,128b)을 형성하기 위해서 발광에 가담하지 않는 영역을 활용하여 본딩패드(129a,129b)를 배치하므로, 이로 인해 기판 면적 대비의 발광셀의 전체 유효발광면적에 큰 영향을 주지 않을 수 있다.
본 실시형태에서는, 본딩패드(129a,129b)를 상기 제1 및 제2 연결부(128a,128b)와 상기 상호연결부(125)와 다른 금속으로 형성한 형태로 예시하였다. 즉, 본딩패드(129a,129b)는 Cr/Au와 같은 통상의 금속층으로 구성될 수 있으며, 배선을 위한 제1 및 제2 연결부(128a,128b)와 상호연결부(125)는 반사율이 우수하면서 전도성이 좋은 Al, Ag와 같은 금속으로 형성할 수 있다.
하지만, 이와 달리, 단일한 패턴형성공정을 통해, 본딩패드(129a,129b)와 상기 제1 및 제2 연결부(128a,128b)와 상기 상호연결부(125)를 모두 동일한 금속으로 형성할 수 있다. 예를 들어, Cr/Au로 형성할 수 있다.
본 실시형태와 달리, 패드의 형성위치를 발광에 가담하는 반도체 다층막인 발광셀과 직접 연결하지 않도록 배치하는 것이 필요하므로, 다른 분리된 반도체 다층막 상에 패드를 배치하는 형태로 실시될 수도 있다.
즉, 도15에 도시된 부분은, 다른 실시형태로서 도14b에 도시된 형태와 유사한 구조에서 Y2-Y2'에 해당하는 부분은 절개한 단면부분을 나타낸다.
도15에 도시된 바와 같이, 본 실시형태에서는 앞선 실시형태와 달리, 본딩패드(139)가 형성되는 영역을 반도체 다층막(132)이 모두 제거된 영역에 제공하지 않고, 발광에 직접 가담하지 않는 반도체 다층막 상에 형성될 수 있다. 이 경우에도 직접 발광셀 상에 형성되지 아니하므로, 특정 셀에 전류가 집중되는 문제를 개선할 수 있다.
도16은 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 다른 예를 나타내는 평면도이다.
도16에 도시된 반도체 발광장치(140)는, 기판(141)과, 상기 기판(141) 상면에 4×4로 배열된 복수의 발광셀을 포함한다.
본 실시형태에서는, 발광셀의 분리영역은 반도체 다층막을 완전 제거하여 기판(141) 표면을 노출시키는 영역으로 제공된다. 또한, 부분 분리(메사 에칭)을 통해 제1 도전형 반도체층을 노출시킬 수 있다. 상기 각 셀의 제1 도전형 반도체층(142a)과 제2 도전형 반도체층(142b)에는 제1 및 제2 전극(143a,143b)이 형성될 수 있다.
본 실시형태에 채용되는 직렬 및 병렬이 조합된 연결형태는, 도8과 유사하며 각 그룹에 4개의 발광셀(C)을 직렬로 연결한 형태이다. 본 실시형태에 채용되는 연결부는, 상기 동일한 그룹의 발광셀(C)을 서로 직렬로 연결하도록 인접한 발광셀 사이에 형성된 복수의 상호연결부(145)과, 상기 각 그룹의 일단에 위치한 발광셀의 제1 도전형 반도체층(142a)에 연결된 적어도 하나의 제1 연결부(148a)과, 상기 각 그룹의 타단에 위치한 발광셀의 제2 도전형 반도체층(142b)에 연결된 적어도 하나의 제2 연결부(148b)을 포함할 수 있다.
본 멀티셀 어레이 반도체 발광장치에 채용된 복수의 발광셀은 특정 셀에 전압이 집중되는 것을 방지하기 위해서 동일한 유효발광면적을 갖는 것이 바람직하다. 이러한 유효발광면적은 주되게 발광이 가담하는 활성층 면적에 의해 결정된다.
본 실시형태에서, 제1 본딩패드(149a) 형성을 위해서 메사에칭되는 면적을 크게 하더라도, 일 모서리에 위치한 특정 발광셀(Cb)은 다른 발광셀(Ca)의 셀 면적보다 큰 면적을 갖도록 형성함으로써 실질적으로 다른 발광셀의 발광면적(Sa)과 동일한 발광면적(Sb)을 갖도록 할 수 있다.
한편, 도시된 바와 같이, 제2 본딩패드(149b)는 불가피하게 그 형성위치가 발광면적을 가리게 되므로, 앞선 실시형태와 같이 반도체 다층막이 제거된 기판 상면영역이나 상기 발광셀로부터 분리된 반도체 다층막 영역 상에 형성하는 것이 바람직하다.
도17은 본 발명의 제3 실시형태에 따른 멀티셀 어레이 반도체 발광장치의 또 다른 예를 나타내는 평면도이며, 도18은 도17에 도시된 멀티셀 어레이 반도체 발광장치의 등가회로도이다.
또한, 도19a 및 19b는 도17에 도시된 반도체 발광장치에서 X1-X1' 및 X2-X2' 부분을 절개해 본 측단면도이다.
도19a 및 도19b와 함께, 도17를 참조하면, 본 실시형태에 따른 반도체 발광장치(150)는, 기판(151)과, 상기 기판(151) 상면에 3×4로 배열된 복수의 발광셀(C)을 포함한다.
상기 복수의 발광셀(C)은 상기 기판(151) 상면에 순차적으로 형성된 제1 도전형 반도체층(152a), 활성층(152c) 및 제2 도전형 반도체층(152b)을 갖는 반도체 다층막(152)을 분리하여 얻어질 수 있다.
본 실시형태에 채용된 기판(151)은 상면에 요철부(P1)를 갖는다. 본 실시형태에 채용된 요철부(P1)는 도1 및 도3b에 도시된 형태와 같이, 분리영역 사이에 한정되어 제공되지 않고, 셀(C)이 형성된 영역도 포함되도록 거의 전체 상면에 걸쳐 형성된 형태이다. 이 경우에도 셀 사이의 분리영역을 통해 광추출효율 향상을 위한 구조로 제공될 수 있다.
상기 요철부(P1)는 도19a와 도19b에 도시된 바와 같이, 곡면을 갖는 볼록부로 예시되어 있으나, 오목부는 물론 각진 형태의 볼록부 및/또는 오목부 등 다양한 형태의 요철부가 채용될 수 있다.
본 실시형태에서, 가장자리에 인접한 상면에 패드(159a,159b)를 형성하기 위한 영역과 함께 셀을 분리하기 위해서 반도체 다층막(152)을 완전 제거하여 기판을 노출시킨다. 또한, 메사에칭을 통해 제1 도전형 반도체층(102a)을 노출시켜 전극형성영역을 확보할 수 있다.
본 메사에칭에 의한 셀 분리는 원하는 연결방식에 따라 채용될 수 있다. 즉, 제1 도전형 반도체층(152a)과 그 위에 배치되는 제1 극성에 해당되는 라인의 공유가 가능한 회로에서는 적절히 채용될 수 있다.
도17에 도시된 바와 같이, 도17에 채용된 아이솔레이션 공정에 의해 얻어진 라인은 "IL"로 표시되며, 메사에칭에 의해 얻어진 라인은 "ML"로 표시될 수 있다.
상기 제1 도전형 반도체층의 노출된 상면과 상기 제2 도전형 반도체층(152b) 상면에는 각각 제1 및 제2 전극(153a,153b)이 형성될 수 있다. 도17 및 도19a와 도19b에 도시된 바와 같이, 상기 제1 및 제2 전극(153a,153b)은 라인 형상을 가지며, 전체 면적에 걸쳐 균일한 전류분산을 위해서 일정한 간격으로 평행하게 배열되도록 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시형태에 채용된 연결부는, 도18에 도시된 등가회로도와 같이 각 발광셀이 모두 병렬로 연결되도록 제1 및 제2 연결부(158a,158b)와 상호연결부(155)를 포함한다. 상기 제1 및 제2 연결부(158a,158b)는 각각 제1 및 제2 패드(159a,159b)로부터 연장되며, 각각 상기 제1 및 제2 전극(153a,153b)에 상기 상호연결부(155)에 의해 접속될 수 있다.
도19a 및 도19b에 도시된 바와 같이, 상기 제1 및 제2 연결부(158a,158b)는 상기 기판(151)의 절연성 기판인 경우에 직접 기판 상면에 형성될 수도 있다. 또한, 상호연결부(155)는 상기 발광셀(C)과 원하지 않는 접속을 방지하기 위해서 절연층(154) 상에 형성될 수 있다.
본 실시형태에서, 각 발광셀(C)에서 균일한 전류분산을 도모하여 효율을 향상시키기 위해서, 제2 전극(153b)과 같이 제1 연결부(158a)와 마주하면서 평행하게 배열시킬 수 있다. 본 실시형태에서는, 상기 제1 및 제2 연결부(158a,158b)를 인접한 발광셀(C)의 행 사이에 배치되어 공유되도록 형성함으로써 배선구조를 단순화시킬 수 있다.
도17에 도시된 반도체 발광장치(100)에서, 제1 및 제2 연결부(158a,158b)과 연결되는 제1 및 제2 본딩패드(159a,159b)는 반도체 다층막(152)이 제거된 영역에 배치될 수 있다.
본 실시형태에서 상기 본딩패드(159a,159b)는 각 극성에 1개씩만 예시되어 있으나, 해당 연결부의 라인을 따라 적정한 간격으로 복수개의 본딩패드를 형성할 수 있다.
이와 같이, 특정 셀과 직접 형성되지 않고, 반도체 다층막(152)이 제거된 영역에 패드를 형성함으로써 직접 연결된 발광셀(C)에 비교적 전류를 균일하게 제공하여 전류 집중을 방지함으로써 광효율을 향상시킬 수 있다.
특히, 상기 본딩 패드(159a,159b)가 형성되는 영역이 제1 및 제2 연결부(158a,159b)이 형성된 인접한 모서리영역에 형성된다. 즉, 제1 및 제2 연결부(158a,159b)을 형성하기 위해서 발광에 가담하지 않는 반도체 다층막 영역을 활용하여 본딩패드(159a,159b)를 배치하므로, 이로 인해 기판 면적 대비의 발광셀의 전체 유효발광면적에 큰 영향을 주지 않을 수 있다.
상술된 바와 같이, 균일한 전류분산을 위한 패드의 형성위치에 관련된 사항과 함께 분리영역의 요철부를 제공하는 형태를 결합되어 구현될 수 있다. 이와 유사한 방식으로, 상술된 다양한 실시형태는 구체적으로 예시되어 있지 않더라도 필요에 따라 상호 결합되어 다양한 실시형태로 구현될 수 있다.
도20a 내지 도20f은 본 발명에 채용가능한 멀티셀 어레이 반도체 발광장치의 제조공정의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도20a에 도시된 바와 같이, 기판(201) 상면에 발광을 위한 반도체 다층막(202)을 형성한다. 즉, 상기 기판(201) 상면에 순차적으로 제1 도전형 반도체층(202a), 활성층(202c) 및 제2 도전형 반도체층(202b)을 형성한다.
상기 기판(201)은 사파이어 기판과 같은 절연 기판일 수 있으나, 이에 한정되지 않고, 도전성 기판일 수 있다. 도전성 기판인 경우에 발광셀의 일측 극성은 도전성 기판에 의해 연결되므로, 다른 측 극성의 배선만이 셀 상면에 형성함으로써 배선연결을 완성할 수 있다는 장점이 있다. 도17 및 도19의 실시형태의 경우에, 본 단계에 사용되는 기판은 미리 요철부를 갖는 기판일 수 있다.
이어, 도20b에 도시된 바와 같이, 1차 분리를 위한 메사 에칭을 실시하여 제2 도전형 반도체층(202b), 활성층(202c) 및 일부 제1 도전형 반도체층(202a)을 선택적으로 제거함으로써 제1 도전형 반도체층 영역을 노출시킨다.
본 공정에서 메사 에칭되는 영역(ME)은 아이솔레이션 영역(IE)과 제1 전극이 형성될 영역을 포함한다.
다음으로, 필요한 경우에 도20c에 도시된 바와 같이, 제2 도전형 반도체층(202b) 상면에 투명전극(203)을 형성할 수 있다. 이어, 도20d에 도시된 바와 같이, 복수의 발광셀을 얻기 위해서, 기판(201)까지 노출되는 아이솔레이션 영역(IE)을 형성하는 완전 분리 공정을 실시한다.
도20b 내지 도20d에서 설명된 공정은 다양하게 변경되어 실시될 수 있다. 예를 들어, 메사에칭공정 후에 완전분리를 위한 아이솔레이션 공정이 진행되는 것으로 예시되어 있으나, 이와 달리, 아이솔레이션 공정을 먼저 수행하고 메사에칭 공정을 별도로 수행할 수 있다.
또한, 투명전극 형성공정은 생략할 수 있으며, 실시하는 경우에도 다른 공정과 순서가 변경되어 실행될 수 있다. 예를 들어, 아이솔레이션 공정 후에 투명전극을 형성할 수도 있다.
다음으로, 도18e에 도시된 바와 같이, 절연층(204)을 형성하고, 연결부에 연결하기 위해서 제1 및 제2 도전형 반도체층(202a,202b) 상면을 선택적으로 노출된 시킨 오픈영역(ON,OP)을 형성한다.
이어, 도20f에 도시된 바와 같이, 배선을 위한 연결부(205)를 형성한다. 본 실시형태와 같이 직렬 연결을 위한 경우에는, 인접한 발광셀의 제1 도전형 반도체층(202a)과 제2 도전형 반도체층(202b)이 서로 연결되도록 연결부(205)를 형성할 수 있다.
본 발명의 다양한 실시형태에 따른 멀티칩 어레이 반도체 발광장치는 인쇄회로기판과 같이 전극부를 갖는 기재를 포함하는 다양한 형태의 모듈에서 칩으로 유용하게 사용될 수 있다. 또한, 상술된 다양한 발광장치 및 발광 모듈은 구동부를 포함한 조명장치로 구현될 수 있다.
도21a 및 도21b에는 본 발명에 따른 조명장치의 일 예로서 벌브형 램프가 예시되어 있다. 도21a는 조명장치의 구성에 대한 이해가 용이하도록 각 구성요소를 분해한 상태의 사시도이며, 도21b는 도21a에서 분해된 구성요소가 조립된 상태(볼록렌즈형 커버의 결합 제외)를 나타내는 사시도이다.
도21a 및 도21b를 참조하면, 상기 조명장치(300)는 발광모듈(350)과 구동부(330)와 외부접속부(310)를 포함한다. 또한, 외부 및 내부 하우징(340,320)과 커버부(360)와 같은 외형구조물을 추가적으로 포함할 수 있다.
상기 발광모듈(350)은 상술된 멀티칩 어레이 발광장치(355)와 그 발광장치(355)가 탑재된 회로기판(351)을 가질 수 있다. 본 실시형태에서는, 1개의 멀티칩 어레이 발광장치(355)가 상기 회로기판(351) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수개로 장착될 수 있다.
본 실시형태에 따른 조명장치(300)에서는, 상기 발광모듈(350)은 열방출부로 작용하는 외부 하우징(340)을 포함할 수 있다. 상기 외부 하우징(340)은 상기 발광모듈(350)과 직접 접속하여 방열효과를 향상시키는 열방출판(345)을 포함할 수 있다. 또한, 상기 조명장치(300)는 발광모듈(350) 상에 장착되며 볼록한 렌즈형상을 갖는 커버부(360)를 포함할 수 있다.
본 실시형태와 같이, 상기 구동부(330)는 내부 하우징(320)에 장착되어 소켓구조와 같은 외부접속부(310)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다.
또한, 상기 구동부(330)는 발광모듈(350)의 멀티칩 어레이 발광장치(355)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(330)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
이와 같이, 상술된 발광장치와 발광모듈은 램프와 같은 다양한 실내 조명장치, 가로등, 간판, 표지등과 같은 실외조명장치, 자동차, 항공기 및 선박용 헤드램프, 후방등과 같은 교동수단용 조명장치 등 다양하게 구현될 수 있다. 또한, 조명장치는 추가적으로 방열부재 및/또는 반사판 등의 구조를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 따라 한정되는 것이 아니고, 첨부된 청구범위에 따라 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

Claims (36)

  1. 기판;
    상기 기판 상면에 배열되며, 각각 상기 기판 상면에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀;
    상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합로 연결되도록 형성된 연결부; 및
    상기 복수의 발광셀 사이의 분리영역 상면 및 상기 기판 하면 중 적어도 일 면에 형성된 요철부를 포함하는 반도체 발광장치.
  2. 제1항에 있어서,
    상기 분리영역은 상기 기판이 노출된 영역을 포함하며,
    상기 요철부는 상기 기판의 노출영역에 형성된 것을 특징으로 하는 반도체 발광장치.
  3. 제1항에 있어서,
    상기 분리영역은 상기 제1 도전형 반도체층이 노출된 영역을 포함하며,
    상기 요철부는 상기 제1 도전형 반도체층의 노출영역에 형성된 것을 특징으로 하는 반도체 발광장치.
  4. 제3항에 있어서,
    상기 요철부는 상기 기판 상면의 거의 전체 영역에 형성되는 것을 특징으로 하는 것을 특징으로 하는 반도체 발광장치.
  5. 제1항에 있어서,
    상기 요철부는 상기 기판의 하면에 형성된 것을 특징으로 하는 반도체 발광장치.
  6. 제1항에 있어서,
    상기 요철부는 경사진 측면을 갖는 홈부에 의해 형성되는 것을 특징으로 반도체 발광장치.
  7. 제5항에 있어서,
    상기 기판의 하면에 형성된 반사금속층을 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  8. 제7항에 있어서,
    상기 반사금속층과 상기 기판 배면 사이에 형성되며, 상기 기판의 굴절률보다 낮은 굴절률을 갖는 유전체층을 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  9. 제1항에 있어서,
    상기 요철부는 상기 분리영역 상면에 형성된 제1 요철부와 상기 기판 하면에 형성된 제2 요철부를 포함하는 것을 특징으로 하는 반도체 발광장치.
  10. 제1항에 있어서,
    상기 복수의 발광셀은 각각 2 이상의 발광셀로 구분되는 복수의 그룹을 포함하며,
    상기 연결부는, 상기 동일한 그룹의 발광셀을 서로 직렬로 연결하도록 인접한 발광셀 사이에 형성된 복수의 상호연결부와, 상기 각 그룹의 일단에 위치한 발광셀의 제1 도전형 반도체층에 연결된 적어도 하나의 제1 연결부와, 상기 각 그룹의 타단에 위치한 발광셀의 제2 도전형 반도체층에 연결된 적어도 하나의 제2 연결부를 포함하는 것을 특징으로 하는 반도체 발광장치.
  11. 제10항에 있어서,
    상기 각 그룹의 발광셀은 동일한 수인 것을 특징으로 하는 반도체 발광장치.
  12. 제1항에 있어서,
    상기 연결부는, 상기 복수의 발광셀의 제1 도전형 반도체층에 연결된 적어도 하나의 제1 연결부와, 상기 복수의 발광셀의 제2 도전형 반도체층에 연결된 적어도 하나의 제2 연결부를 포함하는 것을 특징으로 하는 반도체 발광장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 연결부에 각각 연결된 적어도 하나의 제1 및 제2 본딩 패드를 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 본딩패드 중 적어도 하나는 상기 기판 상면 중 일 모서리에 인접한 영역에 위치하며, 상기 제1 또는 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 연결부가 형성되는 것을 특징으로 하는 반도체 발광장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 본딩패드 중 적어도 하나는, 상기 기판 상면의 일 모서리에 인접한 영역에 위치하며 발광에 가담하지 않는 반도체 다층막 부분에 형성된 것을 특징으로 하는 반도체 발광장치.
  16. 제12항에 있어서,
    상기 복수의 발광셀은 거의 동일한 활성층 면적을 갖는 것을 특징으로 하는 반도체 발광장치.
  17. 제16항에 있어서,
    특정 발광셀은 다른 발광셀의 제1 도전형 반도체층 노출영역의 면적보다 큰 면적의 제1 도전형 반도체 노출영역을 가지며,
    상기 제1 본딩패드는 상기 특정 발광셀의 제1 도전형 반도체 노출영역 상에 형성된 것을 특징으로 하는 반도체 발광장치.
  18. 제17항에 있어서,
    상기 제2 본딩패드는 상기 기판 상면 중 일 모서리에 인접한 영역에 위치하며, 상기 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 연결부가 형성된 것을 특징으로 하는 반도체 발광장치.
  19. 제17항에 있어서,
    상기 제2 본딩패드는, 상기 기판 상면의 일 모서리에 위치하며 발광에 가담하지 않는 반도체 다층막 부분 상에 형성된 것을 특징으로 하는 반도체 발광장치.
  20. 기판;
    상기 기판 상에 배열되며, 각각 상기 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 갖는 복수의 발광셀;
    상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성된 연결부; 및
    상기 복수의 발광셀 사이의 분리영역 사이에 제공된 반사부재를 포함하는 반도체 발광장치.
  21. 제20항에 있어서,
    상기 분리영역은 상기 기판이 노출된 영역을 포함하며,
    상기 반사부재는 상기 기판의 노출영역에 형성된 것을 특징으로 하는 반도체 발광장치.
  22. 제20항에 있어서,
    상기 분리영역은 상기 제1 도전형 반도체층이 노출된 영역을 포함하며,
    상기 반사부재는 상기 제1 도전형 반도체층의 노출영역에 형성된 것을 특징으로 하는 반도체 발광장치.
  23. 제20항에 있어서,
    상기 반사부재는 상기 연결부와 전기적으로 절연되도록 형성된 반사금속층인 것을 특징으로 하는 반도체 발광장치.
  24. 제23항에 있어서,
    상기 반사금속층은 상기 분리영역 상면에서 상기 연결부와 이격된 영역에 위치하도록 형성된 것을 특징으로 하는 반도체 발광장치.
  25. 제23항에 있어서,
    상기 반사금속층은 상기 연결부 상에 형성되며, 상기 반사금속층과 상기 연결부 사이에 형성된 절연부재를 더 포함하는 것을 특징으로 하는 반도체 발광장치.
  26. 제20항에 있어서,
    상기 반사부재는 고반사성 분말이 함유된 절연성 수지를 포함하는 것을 특징으로 하는 반도체 발광장치.
  27. 제26항에 있어서,
    상기 고반사성 분말은 세라믹 분말인 것을 특징으로 하는 반도체 발광장치.
  28. 기판;
    각각 상기 기판 상면에 순차적으로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 가지며, 적어도 활성층이 제거되어 형성된 분리영역에 의해 구분되는 복수의 발광셀;
    상기 복수의 발광셀을 직렬, 병렬 또는 직렬 및 병렬의 조합으로 연결되도록 형성되며, 상기 발광셀의 제1 및 제2 도전형 반도체층에 각각 전기적으로 연결된 적어도 하나의 제1 및 제2 연결부; 및
    상기 기판 상면의 일 모서리 인접영역 또는 발광에 가담하지 않는 반도체 다층막 부분 상에 형성되며, 상기 제1 및 제2 연결부에 각각 연결된 적어도 하나의 제1 및 제2 본딩패드를 포함하는 반도체 발광장치.
  29. 제28항 있어서,
    상기 제1 또는 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 제1 또는 제2 연결부가 형성된 것을 특징으로 하는 반도체 발광장치.
  30. 제28항에 있어서,
    상기 복수의 발광셀은 거의 동일한 활성층 면적을 갖는 것을 특징으로 하는 반도체 발광장치.
  31. 제30항에 있어서,
    특정 발광셀은 다른 발광셀의 제1 도전형 반도체층 노출영역의 면적보다 큰 면적의 제1 도전형 반도체층 노출영역을 가지며,
    상기 제1 본딩패드는 상기 특정 발광셀의 제1 도전형 반도체층 노출영역에 형성된 것을 특징으로 하는 반도체 발광장치.
  32. 제31항에 있어서,
    상기 제2 본딩패드는 상기 기판 상면 중 일 모서리에 인접한 영역에 위치하며, 상기 제2 본딩패드가 형성된 상기 모서리에 인접한 상면 영역에는 상기 제1 또는 제2 연결부가 형성된 것을 특징으로 하는 반도체 발광장치.
  33. 제31항에 있어서,
    상기 제2 본딩패드는, 상기 기판 상면의 일 모서리에 위치하며, 발광에 가담하지 않는 반도체 다층막 부분 상에 형성된 것을 특징으로 하는 반도체 발광장치.
  34. 제1항 내지 제33항 중 어느 한 항에 기재된 적어도 하나의 반도체 발광장치를 포함하는 발광 모듈
  35. 제34항에 기재된 발광모듈을 포함하는 조명 장치.
  36. 제1항 내지 제33항 중 어느 한 항에 기재된 적어도 하나의 반도체 발광장치를 포함하는 조명장치.
KR1020100015422A 2010-02-19 2010-02-19 멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치 KR101601624B1 (ko)

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