WO2007126092A1 - 集積型半導体発光装置およびその製造方法 - Google Patents

集積型半導体発光装置およびその製造方法 Download PDF

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WO2007126092A1
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light emitting
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light
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Hideyoshi Horie
Original Assignee
Mitsubishi Chemical Corporation
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    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Definitions

  • the present invention relates to an integrated compound semiconductor light emitting device, and more particularly to a light emitting diode (LED) using a GaN-based material.
  • LED light emitting diode
  • the expression “light emitting diode” or “LED” is used as a term including general light emitting elements including a laser diode, a super luminescent diode, and the like.
  • LEDs light emitting diodes
  • LD laser diodes
  • semiconductor lasers are known, and these have been used as display devices, communication devices, light source devices for high-density optical recording, high-precision optical devices, and medical devices. .
  • a white LED When an ultraviolet or blue LED is used as an excitation light source and integrated with a phosphor, a white LED can be realized. Since white LEDs can be used as next-generation lighting devices, the industrial significance of increasing the output and efficiency of ultraviolet or blue LEDs that serve as excitation light sources is extremely large. Currently, with the aim of lighting applications, it is necessary to detect high efficiency and high output of blue or ultraviolet LEDs. Debate is being made vigorously.
  • an element that is sufficiently large compared to a normal LED as a point light source exhibits light emission characteristics as a surface light source, and is particularly suitable for lighting applications.
  • an element in which the area of a normal small LED is simply increased in a similar manner generally has a problem that the uniformity of the light emission intensity of the entire element cannot be obtained. Therefore, it is conceivable to arrange a plurality of elements on the substrate. For example, techniques for forming a plurality of LEDs on the same substrate are disclosed in JP-A-11-150303 (Patent Document 1), JP-A-2001-156331 (Patent Document 2), and JP-A-2002-26384. Patent Document 3) and Japanese Patent Laid-Open No. 2003-115611 (Patent Document 4).
  • Patent Document 1 JP-A-11-150303 discloses an integrated light-emitting component in which a plurality of LEDs are connected in series on a substrate.
  • a Ni light mask is used to etch the GaN layer until the insulating substrate is exposed in order to electrically completely isolate the part having a pair of pn junctions that are a single light emitting unit.
  • the method of dry etching a GaN-based material using a metal mask such as Ni does not necessarily have a high resistance to the metal mask. As a result, there is a problem in the shape control of each of the light emitting units, and the light emitting units must be largely separated from each other.
  • each light emitting unit is simply an individual LED formed on the same substrate.
  • a sufficiently thick buffer layer necessary for manufacturing a light-emitting element with good crystallinity cannot be used.
  • the GaN-based material cannot be etched to a sufficient depth with a metal mask, the noffer layer becomes a thin film in order to produce the structure of Patent Document 1 with the metal mask.
  • the light emitting device described in Patent Document 1 is a light emitting device having a single light emitting unit on a substrate. It is not a surface light source with high uniformity of light emission intensity, which is essentially the same as one in which a plurality of elements are arranged apart. As shown in FIG. 6 of Patent Document 1, it is shown that there is no light emission in the separation groove portion separating each light emitting unit. In addition, in such a configuration, when one of the light emitting units in the integrated element deteriorates, there is a problem that the light emission intensity drops only at that portion. Furthermore, the restrictive force in the manufacturing method and the light emitting layer portion could not be of good crystallinity.
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2001-156331
  • Patent Document 2 also describes an integrated device in which a plurality of light emitting units are formed on the same substrate.
  • the light emitting units including a pair of pn junctions are completely separated from each other by separation grooves, and become individual LEDs on the same substrate.
  • the width of the separation groove portion that separates the light emitting unit (the manufacturing method must be disclosed) must be increased, so the distance of the portion that does not emit light is increased. Uniformity of light emission intensity over the large surface light source cannot be ensured. Therefore, even when one light emitting unit in the integrated element deteriorates, only the portion of the light emitting unit is extremely lowered in light emission intensity.
  • the GaN-based material cannot be etched to a sufficient depth, so that a light-emitting element with good crystallinity can be manufactured.
  • the required sufficiently thick buffer layer cannot be used.
  • Patent Document 3 discloses an LED integration method for the purpose of providing an integrated nitride semiconductor light emitting device having a large area and good luminous efficiency.
  • the separation groove between the light emitting unit and the other light emitting unit portions is made to reach the sapphire substrate using SiO as a mask.
  • SiO is used as an etching mask (oxide mask, nitriding
  • the resistance of the material mask is not necessarily high), and when etching a GaN-based material, the selectivity cannot be taken, and there is a problem in the etching shape control, and the width of the separation groove portion must be increased. Therefore, as in Patent Documents 1 and 2, where the distance of the part that does not emit light is large, the surface light source Uniformity of light emission intensity as a whole cannot be ensured. Therefore, when one of the light emitting units in the integrated device is deteriorated, the light emission intensity is extremely reduced only at that portion. In addition, since the resistance of the SiO mask is low, it is necessary to produce a light-emitting element with good crystallinity.
  • the n-GaN layer 1.5 m (undoped GaN layer) is only formed on the substrate as a buffer layer, and the crystallinity of the device structure formed on it There was a problem that had to be sacrificed.
  • Patent Document 4 discloses a light-emitting device in which LEDs are integrated for the purpose of use as a surface-emitting light source or a display.
  • This document describes two types of devices, one of which is a device in which light emitting units including a pair of pn junctions are electrically separated from each other (claim 4). Fig. 10 (b) etc.). This separation is formed by dicing (Fig. 10).
  • the light emission intensity is greatly reduced at the separation groove between the light emitting units, so that uniformity over the entire surface light source cannot be ensured.
  • the second type of device described in this document is a device in which a light emitting unit including a pair of pn junctions is electrically coupled to each other (claim 5, FIG. 10 (a )etc).
  • the n-type semiconductor layer is common to the entire light emitting device (Fig. 10 (a)). In such a case, not only does the current flow into the closest p-side electrode, such as the n-side electrode, but also the current flows into one p-side electrode of any n-side electrode, and the entire light emitting device The current injection efficiency is not high.
  • Patent Document 1 Japanese Patent Laid-Open No. 11 150303
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-156331
  • Patent Document 3 JP 2002-26384 A
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2003-115611
  • an object of the present invention is to provide a structure of an integrated compound semiconductor light emitting device suitable for light emission as a large area surface light source and a method for manufacturing the same.
  • the present invention is an integrated compound semiconductor light-emitting device having a substrate transparent to the emission wavelength and a plurality of light-emitting units formed on the substrate,
  • the light emitting unit has a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer on the substrate.
  • the main light extraction direction is the substrate side, and the first conductivity type side electrode and the second conductivity type side electrode are formed on the opposite side to the main light extraction direction, and the substrate and the first A buffer layer provided between the plurality of light emitting units in common between the conductive semiconductor layers;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing from the surface of the thin film crystal growth layer to the interface of the buffer layer or a part of the buffer layer. Be electrically separated by the separation groove
  • the present invention is an integrated compound semiconductor light emitting device having a substrate transparent to the emission wavelength and a plurality of light emitting units formed on the substrate,
  • the light emitting unit has a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer on the substrate.
  • the main light extraction direction is the substrate side, and the first conductivity type side electrode and the second conductivity type side electrode are formed on the opposite side to the main light extraction direction, and the substrate and the first A buffer layer provided between the plurality of light emitting units in common between the conductive semiconductor layers;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing from the surface of the thin film crystal growth layer to the interface of the buffer layer or a part of the buffer layer. It is electrically separated by the separation groove,
  • one light emitting unit there are a plurality of light emitting points including the active layer structure, the second conductive type semiconductor layer, and the second conductive type side electrode, and at least one first conductive type side electrode. And the inside of one light emitting unit is electrically connected by the first conductive type semiconductor layer.
  • the present invention is an integrated compound semiconductor light emitting device having a plurality of light emitting units
  • the light emitting unit includes a first conductive semiconductor layer including a first conductive cladding layer, an active layer structure, and a compound semiconductor thin film crystal layer including a second conductive semiconductor layer including a second conductive cladding layer, At least a two-conductivity-type side electrode and a first-conductivity-type-side electrode, wherein the main light extraction direction is the first-conductivity-type semiconductor layer-side direction when viewed from the active layer structure, A side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction;
  • a buffer layer provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive semiconductor layer;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing the light emitting unit separation grooves from the surface of the thin film crystal layer to the interface of the buffer layer or a part of the buffer layer.
  • the present invention relates to an integrated compound semiconductor light emitting device characterized in that it is electrically separated by the above.
  • the present invention is an integrated compound semiconductor light emitting device having a plurality of light emitting units.
  • the light emitting unit includes a first conductive semiconductor layer including a first conductive cladding layer, an active layer structure, and a compound semiconductor thin film crystal layer including a second conductive semiconductor layer including a second conductive cladding layer, At least a two-conductivity-type side electrode and a first-conductivity-type-side electrode, wherein the main light extraction direction is the first-conductivity-type semiconductor layer-side direction when viewed from the active layer structure, A side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction;
  • a buffer layer provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive semiconductor layer;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing the light emitting unit separation grooves from the surface of the thin film crystal layer to the interface of the buffer layer or a part of the buffer layer. Is electrically separated by
  • one light emitting unit there are a plurality of light emitting points including the active layer structure, the second conductive type semiconductor layer, and the second conductive type side electrode, and at least one first conductive type side electrode. And the inside of one light emitting unit is electrically connected by the first conductive type semiconductor layer.
  • an integrated compound semiconductor light emitting device having a structure suitable for large area surface light emission and a method for manufacturing the same.
  • the present invention even when the area of the light emitting device exceeds several cm 2 , it is possible to emit surface blue or ultraviolet light with high uniformity of light emission intensity. Further, since the present invention is a flip chip type and can be mounted on a submount, sufficient heat dissipation and high light extraction efficiency can be ensured.
  • the present invention not all layers including the light emitting unit separating groove force noffer layer are removed, so that adjacent light emitting units are brought close to each other while being electrically separated. be able to. Therefore, it is very advantageous for improving the integration density and emitting light as a surface light source. In addition, since deterioration at one location does not affect the entire device, it is reliable. Excellent from a viewpoint. Furthermore, since it is only necessary to form the separation groove between the light emitting units up to a part of the buffer layer which is common between the light emitting units and has a sufficiently high resistance, it must be etched deep enough to reach the substrate, etc.
  • ⁇ 1-1] is a diagram showing an example of the light emitting device of the invention disclosed in Part A.
  • FIG. 1 A diagram showing a structure before completion of an example of the light emitting device of the invention disclosed in Part A ⁇ 1-3] A diagram showing an example of the light emitting device of the invention disclosed in Part A is there.
  • ⁇ 1-4] is a view showing a structure before completion of an example of the light emitting device of the invention disclosed in Part A.
  • ⁇ 1-5] is a view schematically showing an active layer structure.
  • FIG. 1-6 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 1-7 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 1-8 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 1-9 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 10 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 11 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 12] is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 13] is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 14 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • ⁇ 1-15 It is a view showing a light emitting device manufactured in Example A-1.
  • ⁇ 1-16 A diagram showing a light-emitting device manufactured in Example A-2.
  • FIG. 17 is a diagram showing an example of the light emitting device of the invention disclosed in Part A.
  • FIG. 18 is a diagram showing an example of the light emitting device of the invention disclosed in Part A.
  • FIG. 19 A diagram showing an example of the light emitting device of the invention disclosed in Part A.
  • FIG. 20 is a diagram showing an example of the light emitting device of the invention disclosed in Part A.
  • FIG. 21 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part A.
  • FIG. 2 is a diagram showing an example of the light emitting device of the invention disclosed in Part B.
  • FIG. 1 A diagram showing a structure before completion of one example of the light emitting device of the invention disclosed in Part B ⁇ 2-3] A diagram showing an example of the light emitting device of the invention disclosed in Part B is there.
  • ⁇ 2-4 A diagram showing a structure before completion of an example of the light emitting device of the invention disclosed in Part B.
  • ⁇ 2-6 One embodiment of the manufacturing method of the invention disclosed in Part B will be described. It is process sectional drawing.
  • FIG. 10 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part B.
  • FIG. 11 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part B.
  • FIG. 12 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part B.
  • FIG. 13 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part B.
  • IV-2-15 A diagram showing a light-emitting device manufactured in Example B-1.
  • ⁇ 2-16 This is a view showing a light emitting device manufactured in Example B-2.
  • ⁇ 2-17] is a diagram showing an example of the light emitting device of the invention disclosed in Part B.
  • FIG. 20 A diagram showing an example of the light-emitting device of the invention disclosed in Part B.
  • FIG. 21 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part B.
  • FIG. 3 is a diagram showing an example of the light-emitting device of the invention disclosed in Part C.
  • ⁇ 3-2 A diagram showing a structure before completion of an example of the light emitting device of the invention disclosed in Part C.
  • ⁇ 3-4] One embodiment of the manufacturing method of the invention disclosed in Part C will be described. It is process sectional drawing.
  • FIG. 6 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part C.
  • FIG. 7 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part C.
  • IV-3-11 A diagram showing a light emitting device manufactured in Example C-1.
  • IV-3-12 A diagram showing a light emitting device manufactured in Example C-2.
  • FIG. 13 is a diagram showing an example of the light emitting device of the invention disclosed in Part C.
  • FIG. 17 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part C.
  • FIG. 4 is a diagram showing an example of the light emitting device of the invention disclosed in Part D.
  • Part D - ⁇ 4-2] ⁇ 4 is a diagram showing a structure before completion of an example of a light-emitting device of the invention disclosed in Part D It is process sectional drawing.
  • FIG. 4-5 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part D.
  • FIG. 4D is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part D.
  • FIG. 4-10 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part D.
  • FIG. 4-11 is a view showing a light-emitting device produced in Example D-1.
  • FIG. 4-12 is a view showing a light-emitting device produced in Example D-2.
  • FIG. 4-13 is a diagram showing an example of the light-emitting device of the invention disclosed in Part D.
  • FIG. 4-14 is a diagram showing an example of the light emitting device of the invention disclosed in Part D.
  • FIG. 4-15 is a diagram showing an example of the light emitting device of the invention disclosed in Part D.
  • FIG. 4-16 is a diagram showing an example of the light emitting device of the invention disclosed in Part D.
  • FIG. 4-17 is a process cross-sectional view illustrating one embodiment of the manufacturing method of the invention disclosed in Part D.
  • the expression “laminated” or “overlapping” means that in addition to a state in which the objects are in direct contact with each other, one does not contact each other without departing from the spirit of the present invention. It may also refer to a spatially overlapping state when projected.
  • the expression “above (below)” is not limited to the state in which objects are in direct contact and one is placed above (below) the other, so long as it does not depart from the spirit of the present invention. Even if they are not in contact with each other, they may be used when one is placed above (below) the other.
  • the expression “after (before, before)” means that if an event occurs immediately after (before) another event, a third event is Even if it occurs after pinching (front), it is used for both.
  • the expression “in contact with” means “when the object and the object are in direct contact”, and as long as it conforms to the gist of the present invention, “the object and the object are not in direct contact with each other”. Even if it is in indirect contact via a third member '', ⁇ The object is in direct contact with the part that is in direct contact with the V, and the third member! , If there are mixed parts, etc. " May also be referred to.
  • thin film crystal growth refers to so-called MOCVD (Metal Organic and Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), Pfuzuma, Nst MBE, PLD (Pulsed
  • amorphous layers, microcrystals, polycrystals, single crystals, or their laminated structures in crystal growth equipment such as the (Phase Epitaxy) method, by subsequent thermal treatment, plasma treatment, etc. It is described as thin-film crystal growth, including carrier activity treatment.
  • the present invention will be described in parts A to D.
  • the “present invention” generally means an invention related to the structure or method described in the other part in addition to the invention related to the structure or method described in the part.
  • the structure or Means only a method invention if it is clear from the context that it means an invention related to the structure or method described in that part, and if there is a contradiction with the invention of another part, the structure or Means only a method invention.
  • the invention disclosed in this part relates to the following matters.
  • An integrated compound semiconductor light emitting device comprising a substrate transparent to an emission wavelength and a plurality of light emitting units formed on the substrate,
  • the light emitting unit has a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer on the substrate.
  • a main light extraction direction is the substrate side, and the first conductivity type side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction, and the substrate and the first A buffer layer provided between the plurality of light emitting units in common between the conductive semiconductor layers;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing from the surface of the thin film crystal growth layer to the interface of the buffer layer or a part of the buffer layer. Be electrically separated by the separation groove
  • An integrated compound semiconductor light emitting device An integrated compound semiconductor light emitting device.
  • the light emitting device is divided by a scribing region force in an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is provided in the middle of the buffer layer. 7.
  • the light-emitting device according to any one of 1 to 6 above, wherein
  • the light-emitting device is divided into a scribing region cover in an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove extends to the substrate.
  • the light-emitting device according to any one of 1 to 6 above, wherein the light-emitting device has been formed.
  • the light emitting device is divided by a scribing region force in an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is a part of the substrate. 7.
  • At least the first conductivity type semiconductor layer, the active layer structure, and the second conductivity among the layers covering the entire bottom surface and side surfaces in the separation groove between the light emitting units and exposed on the side surfaces of the light emitting device. Covering the side surface of the first-conductivity-type side electrode, contacting a part of the first-conductivity-type-side electrode on the main light-extraction direction side, and covering a part of the second-conductivity-type-side electrode opposite to the main light-extraction direction. Any one of the above 1 to 9, characterized by having an insulating layer Light-emitting device.
  • the insulating layer is not formed on the bottom surface of the groove in the inter-device separation groove, and among the layers exposed on the side surface of the inter-device separation groove, the insulating layer is conductive from the groove bottom surface side. 11. The light emitting device according to 10 above, wherein the light emitting device is formed up to at least a part of the layer.
  • the active layer structure is composed of a quantum well layer and a barrier layer, and the number of barrier layers is represented by B and the number of quantum well layers is represented by W, B and W are
  • the substrate is made of sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGa.
  • the light emitting device The light emitting device.
  • the insulating layer is a dielectric multilayer film including a plurality of layers.
  • a reflectance at which light having a light emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer from the first conductivity type semiconductor layer side is reflected by the buffer layer is represented by R2, and the second insulating layer is formed on the insulating layer.
  • R12 is a reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident from the two-conductivity type semiconductor layer side is reflected by the insulating layer, and the light emitting device is perpendicularly incident on the insulating layer from the first conductive type semiconductor layer side
  • R11 is the reflectance at which the light having the emission wavelength is reflected by the insulating layer, and the reflectance at which the light having the emission wavelength of the light emitting device that is perpendicularly incident on the insulating layer from the active layer structure side is reflected by the insulating layer.
  • the insulating layer is configured to satisfy all of the above conditions,
  • the light emitting device according to any one of 10 to 13 and 17,!
  • V a light emitting device according to any of the above.
  • R3 is a reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident on the substrate side from the buffer layer is reflected by the substrate, and is perpendicularly incident on the light extraction side space from the substrate.
  • R4 is the reflectance at which the light of the emission wavelength is reflected at the interface with the space.
  • a low reflection optical film is provided on the light extraction side of the substrate so as to satisfy the above 1)
  • the light-emitting device in any one of -19.
  • the light-emitting device according to any one of 20.
  • the first conductive type side electrode and the second conductive type side electrode are joined to a submount having a metal surface by soldering, Light-emitting device.
  • a thin film crystal growth layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer;
  • a step of forming a second conductivity type electrode on the surface of the second conductivity type semiconductor layer a first etching step of exposing a part of the first conductivity type semiconductor layer to the surface, and an exposure by the first etching step.
  • Forming a first conductivity type electrode on the surface of the first conductivity type semiconductor layer In order to form an isolation groove between the light emitting units for electrically separating the light emitting units from each other, the surface force of the thin film crystal growth layer is extended to the interface of the buffer layer or from the surface of the thin film crystal growth layer to one of the buffer layers.
  • a second etching step to remove up to a portion
  • a third etching step for removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer to form an inter-device separation groove for separating into a plurality of light emitting devices;
  • a method for manufacturing an integrated compound semiconductor light emitting device comprising:
  • the buffer layer is formed as a stacked structure of a plurality of layers.
  • the third etching step is performed simultaneously with or separately from the second etching step, from the surface of the thin film crystal growth layer to the interface of the buffer layer, or the surface force of the thin film crystal growth layer.
  • the method as described in any one of 23 to 27 above, wherein etching is carried out until a part is removed.
  • Second and third etching process forces CI, BC1, SiCl, CC1, and the like
  • the metal fluoride layer contains SrF, A1F, MgF, BaF, CaF and their
  • step of forming the second conductivity type electrode, the first etching step, and the step of forming the first conductivity type electrode are performed in this order, and the first conductivity type electrode is formed.
  • step of forming the second conductivity type electrode, the first etching step, and the step of forming the first conductivity type electrode are performed in this order, and the first conductivity type electrode is formed.
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • All of the insulating layer deposited on the bottom of the groove in the inter-device separation groove, and the inter-device separation The method according to any one of 23 to 27, further comprising: removing a part of the insulating layer formed on the side wall of the groove on the groove bottom surface side.
  • the method includes a step of separating the light-emitting devices into a plurality of light-emitting devices, and a step of bonding the first conductive type electrode and the second conductive type electrode to a metal layer on a submount. 40. The method according to 23 to 39 above.
  • the invention disclosed in this part is a flip chip type and can be mounted on a submount, sufficient heat dissipation and high light extraction efficiency can be ensured.
  • the light emitting unit separation groove is not formed by removing all layers including the nother layer, the adjacent light emitting units are electrically connected to each other. Can be brought close together while being separated. Therefore, it is very advantageous for improvement of integration density and surface light emission. In addition, since deterioration at one location does not affect the entire device, it is excellent in terms of reliability. Furthermore, since it is only necessary to form the separation groove between the light emitting units up to a part of the buffer layer which is common between the light emitting units and has a sufficiently high resistance, it must be etched deep enough to reach the substrate, etc.
  • FIG. 11 shows an example of an integrated compound semiconductor light emitting device (hereinafter simply referred to as a light emitting device) of the invention disclosed in this part.
  • a light emitting device an integrated compound semiconductor light emitting device of the invention disclosed in this part.
  • the structure will be described with reference to FIG.
  • FIGS. 1-1 and 1-2 an example is shown in which one light-emitting device 10 is constituted by three light-emitting units 11, but the number of integrations is not particularly limited.
  • An appropriate number can be set in one board. For example, two or more than 500 may be accumulated.
  • the number is preferably 25 to 200, and it is also preferable that they are two-dimensionally arranged.
  • one light emitting unit includes at least a first conductive type semiconductor layer including a first conductive type cladding layer 24, a second conductive type on a substrate 21, as shown in the figure.
  • a compound semiconductor thin film crystal growth layer having an active layer structure 25 sandwiched between the second conductivity type semiconductor layer including the type cladding layer 26, and the first and second conductivity type semiconductor layers, a second conductivity type side electrode 27 And a first conductivity type side electrode 28.
  • the separation groove 12 between the light emitting units partitions the light emitting unit 11 in the integrated compound semiconductor light emitting device 10, but the substrate 21 and the buffer layer 22 are provided in common between the light emitting units.
  • the second conductivity type side electrode 27 is disposed on a part of the surface of the second conductivity type clad layer 26, and the second conductivity type clad layer 26 and the second conductivity type side electrode 27 are in contact with each other. This is the second current injection region 35. Further, the second conductivity type cladding layer, a part of the active layer structure, and a part of the first conductivity type cladding layer are removed, and in contact with the first conductivity type cladding layer 24 exposed at the removed portion. By arranging the first conductivity type side electrode 28, the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are configured to be arranged on the same side with respect to the substrate.
  • the light emitting units 11 are electrically separated from each other by the light emitting unit separating grooves 12. That is, the light-emitting unit separation groove 12 divides a highly conductive layer in the thin film crystal growth layer, and preferably at least up to the buffer layer 22. As shown in Fig. 1-1, there is no substantial electrical coupling between the light emitting units because the buffer layer has been removed halfway. Although details will be described later, at least a portion of the buffer layer that is in direct contact with the first conductive type semiconductor layer (the first conductive type cladding layer 24 in the figure) is substantially insulative. In the invention disclosed in this part, there is one light emitting point (independent light emitting unit) in one light emitting unit.
  • the width of the separation groove between the light emitting units is preferably 2 to 300 ⁇ m, more preferably 5 to 50 ⁇ m, and most preferably 8 to 15 ⁇ m. .
  • the width of the separation groove between the light emitting units can be shortened particularly in combination with the manufacturing method described later, and an integrated light source suitable for a surface light source becomes possible.
  • the crystallinity of a layer (a pn junction, a pin junction, a metal / semiconductor junction, etc.) that electrically constitutes the element structure formed thereon is further improved. Therefore, the total thickness of the buffer layer is preferably 4 to 20 111, more preferably 4.5 to 10 ⁇ m, and most preferably 5 to 8 ⁇ m.
  • FIG. 12 also shows a part of another light-emitting device adjacent to the central light-emitting device 10 on the same substrate.
  • Each light-emitting device 10 is separated by an inter-device separation groove 13.
  • the scribe region 14 in the inter-device separation groove 13 is scribed and braked to separate each light emitting device, and the second conductivity type electrode 27 is connected to the metal surface 41 on the submount 40 via the metal solder 42.
  • the inter-device separation groove is formed by removing the thin film crystal growth layer until it reaches the substrate, and is one of the preferred forms.
  • a configuration in which the inter-device separation groove is formed partway through the buffer layer is preferable, and a configuration in which a part of the substrate is removed is also possible.
  • the insulating layer can be easily formed on the side wall of the highly conductive layer on the active layer structure side of the nofer layer. In either case, the light is divided into individual light-emitting devices by dividing at the scribe area in the device separation groove.
  • the insulating layer 30 covers most of the exposed portion including the surface, side walls and the like of the thin film crystal growth layers 22 to 26.
  • the side wall of the light-emitting device that is, the light-emitting device is separated!
  • the shape of the insulating layer in the separation groove 13 can take several forms. In any form, it is preferable that before the light emitting device is separated, a portion where no insulating layer is present exists in the inter-device separation groove 13 that partitions the light emitting device. And it is preferable to isolate
  • the insulating layer 30 does not cover the entire surface in the groove of the inter-device separation groove 13 (ie, the substrate surface (that is, The insulating layer 30 is formed in a portion that is in contact with the bottom surface of the groove, and the scribe region 14 is formed. For this reason, it is preferable that the thin film crystal growth layer is not damaged during the separation between devices and the insulating layer is not peeled off. In the resulting light emitting device, the insulating layer 30 does not reach the end of the substrate, as shown in part A of FIG. 1-1. As a result of ensuring that the insulating layer is not peeled off, the device having this shape can be a highly reliable device without impairing the function of the light emitting device even if the solder sneak force S is present.
  • the insulating layer 30 is formed of a substrate surface (that is, a groove bottom surface) and a groove sidewall portion adjacent to the substrate. There is no insulating layer non-formed part 15. This structure is also preferable because the insulating layer does not peel off during device separation. In the obtained light emitting device, as shown in part B of FIG. 1-3, there is an insulating layer non-formed part 15 where the insulating layer 30 does not reach the substrate surface.
  • the force at which a part of the wall surface of the buffer layer 22 is exposed is preferably an undoped layer, where the exposed portion is driven.
  • the inter-device separation groove is formed by etching up to a part of the substrate, only the substrate portion of the wall surface of the groove is exposed, and the noffer layer may be covered with an insulating layer.
  • the buffer layer 22 exists up to the end of the light emitting device, and the buffer layer has a step based on the bottom surface of the inter-device separation groove.
  • the sidewall of the noffer layer has a portion that is not covered with the insulating layer (device end portion) and a side wall portion in which the light emitting device end force also enters inside (side wall of the inter-device separation groove).
  • the edge of the buffer layer 22 may enter the inside of the board 21 or the outside of the board 21 in FIGS.
  • the insulating layer 30 is separated from the position of the bottom surface of the groove away from the end of the buffer layer 22 from the position of the bottom surface of the separation layer and the separation groove as shown by C portion in FIG. Covers the side wall.
  • This corresponds to a form in which the inter-device isolation groove is stopped in the middle of the buffer layer 22 in FIGS. 1-1 and 1-2.
  • the example of FIG. 118 corresponds to the form in which the inter-device separation groove is stopped in the middle of the buffer layer 22 in FIGS. 13 and 14, and as shown in the D part of FIG.
  • the side wall portion side wall of the inter-device separation groove
  • the depth of the inter-device separation groove can be set at an arbitrary position in the middle of the buffer layer.
  • Figures 1-19 and 1-20 show examples of changing the depth of the inter-device separation groove in Figures 1-17 and 1-18, respectively.
  • the shape of the E part in Figure 1 19 and the F part in Figure 1-20 is the same as the C part in Figure 1-17 and D part in Figure 1-18, respectively.
  • the insulating layer covering the side wall has a shape that does not reach the end of the light-emitting device.
  • the device is guaranteed to have no peeling of the insulating layer, and the exposed layer is made of a highly insulating material, so that it is as reliable as the light emitting device in the form of Fig. 11 and Fig. 13 It becomes a device.
  • the insulating layer 30 is in contact with a part of the first conductivity type side electrode 28 on the main light extraction direction side, as shown in FIG. 1-1.
  • an insulating layer is interposed around the outside of the contour between the conductive side electrode 28 and the first conductive type semiconductor layer (first conductive type cladding layer 24 in the figure), and the second conductive type side electrode 27 covers the part opposite to the main light extraction direction, that is, between the second conductivity type side electrode 27 and the second conductivity type semiconductor layer (second conductivity type clad layer 26 in the figure). It is preferable that there is a portion covering the periphery of the second conductivity type side electrode 27 without an insulating layer.
  • the insulating layer 30 is formed after the second conductivity type side electrode 27 is formed, and the insulating layer 30 is formed. After that, it means that the first conductivity type side electrode 28 was formed. A manufacturing method based on such an order will be described later. However, since the second conductive type semiconductor layer such as the second conductive type clad layer 26 is less damaged and the first conductive type side electrode is less damaged, the manufacturing method is high. An efficient light-emitting device can be obtained. That is, the light emitting device having such a structure means high efficiency.
  • the size of the second conductivity type side electrode 27 is the same as that of the second current injection region 35, but the exposed surface 37 (second conductivity type side electrode exposed portion) of the second conductivity type side electrode is The second current injection area 35 is preferably smaller than the size. Furthermore, an opening for the first conductivity type side electrode 28 to contact the first conductivity type cladding layer 24 is provided in a part of the insulating layer 30 covering the surface of the first conductivity type cladding layer 24. The first current injection region 36 is formed. It is preferable to make the area of the first conductivity type side electrode 28 larger than that of the first current injection region.
  • the second conductivity type side electrode and the first conductivity type side electrode do not have spatial overlap.
  • the material of the substrate 21 is not particularly limited as long as it is optically approximately transparent to the emission wavelength of the element.
  • substantially transparent means that there is no absorption for the emission wavelength, or even if there is absorption, the light output is not reduced by more than 50% due to absorption of the substrate.
  • the substrate is an electrically insulating substrate.
  • Specific materials may be selected from sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGaO, and MgO, for example, for growing an InAlGaN-based light-emitting material or InAlBGaN-based material on a thin film crystal.
  • Sapphire, GaN, and ZnO substrates are particularly desirable.
  • a GaN substrate if the doping concentration of Si is used an undoped substrate is desirably a gesture et desired 3 X 10 17 cm_ 3 of S i concentration less is 1 X 10 17 cm_ 3 below
  • the viewpoints of electrical resistance and crystallinity are desirable.
  • the substrate used in the invention disclosed in this part is a so-called off-substrate (miss substrate) from the viewpoint of controlling crystallinity during thin film crystal growth, which is not only a just substrate that is completely determined by a so-called plane index. oriented substrate).
  • the off-substrate has the effect of promoting good crystal growth in the step flow mode, and is therefore effective in improving the morphology of the device, and is widely used as a substrate.
  • a sapphire c + surface substrate is used as a crystal growth substrate for an InAlGaN-based material
  • those having a slight inclination of about 0.1 to 0.2 degree are widely used force.
  • InA IGaN-based material formed on sapphire In order to cancel the electric field due to the piezoelectric effect applied to the quantum well layer, which is the emission point, a relatively large off angle can be set.
  • the substrate may be subjected to chemical etching, heat treatment, or the like in order to manufacture an integrated compound semiconductor light-emitting device using a crystal growth technique such as MOCVD or MBE.
  • a crystal growth technique such as MOCVD or MBE.
  • it is processed into a substrate with intentional irregularities in relation to the buffer layer, which will be described later, and as a result, a threading transition occurring at the interface between the thin film crystal growth layer and the substrate is caused to occur in the light emitting element or It is also possible not to introduce it in the vicinity of the active layer of the light emitting unit described later.
  • the thickness of the substrate according to one aspect of the invention disclosed in this part is usually about 250 to 700 / ⁇ ⁇ at the initial stage of device fabrication. Usually, the mechanical strength in the manufacturing process is ensured. In order to make it easy to separate each element after growing a thin film crystal growth layer using this, it is appropriately thinned during the process by a polishing process, and finally becomes about 100 ⁇ m or less as a light emitting device. It is desirable that The thickness is usually 30 ⁇ m or more.
  • the thickness of the substrate may be different from the conventional one, and is about 350 ⁇ m, further about 400 ⁇ m, or about 500 ⁇ m. There may be.
  • a so-called low reflection coating layer is provided on the surface in the main light extraction direction of the substrate. It is desirable that a low reflection optical film is formed. It is possible to suppress reflection due to the difference in refractive index at the substrate-air interface, increase the output, and increase the efficiency of the device.
  • the reflectance at which the light of the emission wavelength of the light emitting device that is perpendicularly incident on the substrate side from the buffer layer is reflected by the substrate is R3, and the light of the emission wavelength of the light emitting device that is perpendicularly incident on the light extraction side space from the substrate.
  • a low-reflection optical film is provided on the light extraction side of the substrate so that the reflectance R4 with respect to the emission wavelength of the element satisfies R4 ⁇ R3. It is desirable to do.
  • the substrate is sapphire, it is desirable to use MgF or the like as the low reflection coating film.
  • the refractive index power fn of the low reflection coating film is close to sapphire s
  • the surface force in the main light extraction direction of the substrate is not flat, but is a surface or a rough surface. This makes it possible to extract light emitted in the quantum well layer with high efficiency, which is desirable from the viewpoint of increasing the output and efficiency of the device. If the light emission wavelength of the device is defined as (nm), the roughness of the rough surface is determined by the average roughness Ra (nm).
  • the buffer layer 22 suppresses transitions during growth of a thin film crystal on the substrate, mitigates incompleteness of the substrate crystal, and reduces various mismatches between the substrate crystal and a desired thin film crystal growth layer.
  • the nofer layer is formed by thin film crystal growth, and is a desirable form in the invention disclosed in this part.
  • the substrate is not necessarily The noffer layer is particularly important because the lattice constant matching with is not ensured.
  • MOVPE method metal organic vapor phase epitaxy
  • a low-temperature growth A1N layer near 600 ° C is used as a buffer layer, or it is formed near 500 ° C.
  • Low temperature growth GaN layer can also be used.
  • A1N, GaN, AlGaN, InAlGaN, InAlBGaN, etc. grown at a high temperature of about 800 ° C to 1000 ° C can also be used. These layers are generally thin and about 5-40 nm.
  • the nother layer 22 does not necessarily need to be a single layer, but grows on a GaN buffer layer grown at a low temperature at a temperature of about 1000 ° C without doping to improve crystallinity. Even if the GaN layer has about several / zm, it does not matter. In practice, it is usual to have such a thick film buffer layer, and the thickness is about 0.5 to 7 / ⁇ ⁇ . In the invention disclosed in this part, since the buffer layer exists in common between the light emitting units in the compound semiconductor light emitting device, it is preferable that the buffer layer does not have a doped layer.
  • an AND layer is further formed so that the electric current between the light emitting units is increased. It is essential to ensure complete insulation. It is also possible to stack a doping layer and an AND layer in the buffer layer.
  • a low-temperature buffer layer in which a thin film crystal is grown at a low temperature of about 350 ° C to less than 650 ° C in contact with the substrate, and a thin film crystal is grown at a high temperature of about 650 ° C to 1050 ° C. It has a two-layer structure with a high temperature buffer layer.
  • the total thickness of the buffer layer is preferably 4 to 20 ⁇ m, more preferably 4.5 to 10 ⁇ m, and most preferably 5 to 8 m. It is preferable because the quality of the thin film crystal layer that is the main layer of the light emitting unit formed in the above is improved.
  • lateral growth technology which is a kind of so-called microchannel epitaxy, can also be used, and this occurs between a substrate such as sapphire and an InAlGaN-based material. It is also possible to significantly reduce the density of threading transitions. Furthermore, even when using a processed substrate in which the surface of the substrate is processed to have unevenness, it is possible to eliminate some of the dislocations during lateral growth. It is preferable to apply the buffer layer combination to the invention disclosed in this part. The Further, in this case, the unevenness formed on the substrate has an effect of improving the light extraction efficiency, which is preferable.
  • the effect is not limited to a decrease in luminous intensity of the deteriorated light-emitting units. It appears as a change in the current injection path in the entire integrated compound semiconductor light emitting device. For this reason, the deterioration of one light-emitting unit appears greatly as a characteristic variation of the light-emitting device.
  • the buffer layer only needs to be substantially insulative to such an extent that a change such as deterioration in one light-emitting unit does not affect other units. It is preferable that (0 ′ «11) is 0.5 ( ⁇ -cm) or more. More preferably, 1.0 (oc
  • the noffer layer be undoped, but in the case where the noffer layer also has multiple layer forces, even if there is a partially doped layer, this is not between the undoped layers. If the light emitting units are not electrically coupled, there is no problem. In this case, the layer adjacent to the first conductivity type semiconductor layer (for example, the first conductivity type cladding layer) should have the above specific resistance.
  • the buffer layer may be an exposed portion of the inter-device separation groove.
  • the exposed portion is particularly preferably an undoped portion, and it is possible to suppress insulation failure caused by solder or the like during device assembly.
  • FIG. 1-1 there is a first conductivity type cladding layer 24 in contact with the buffer layer 22 and divided between the light emitting units.
  • the first conductivity type cladding layer 24 functions together with the second conductivity type cladding layer 26 described later with respect to the active layer structure 25 described later.
  • it has a function for efficiently injecting carriers, suppressing overflow from the active layer structure, and realizing light emission in the quantum well layer with high efficiency. It also contributes to the confinement of light near the active layer structure, and has the function of realizing light emission in the quantum well layer with high efficiency.
  • the first conductivity type semiconductor layer is a layer doped with the first conductivity type in order to improve the function of the device, such as a contact layer, or for manufacturing reasons, in addition to the layer having the above cladding function. Is included.
  • the entire first-conductivity-type semiconductor layer may be considered as the first-conductivity-type cladding layer. In that case, the outer contour layer and the like can be regarded as a part of the first-conductivity-type cladding layer.
  • the first conductivity type cladding layer is made of a material having a refractive index smaller than the average refractive index of the active layer structure described later, and a material larger than the average band gap of the active layer structure described later. Preferably, it is configured. Furthermore, the first conductivity type cladding layer is generally made of a material that forms a so-called type I band lineup, particularly in relation to the noria layer in the active layer structure. Under such guidelines, the material of the first conductivity type cladding layer can be appropriately selected in view of the substrate, the noffer layer, the active layer structure, etc. prepared to realize the desired emission wavelength. .
  • GaN-based material as the first conductivity type cladding layer, AlGaN-based materials, AlGalnN-based materials, InAlBGaN-based materials, or multilayer structures thereof can be used.
  • the lower limit of the carrier concentration of the first conductivity type cladding layer is preferably 1 X 10 17 cm_ 3 or more, more preferably 5 X 10 17 cm_ 3 or more, and most preferably 1 X 10 18 cm_ 3 or more. preferable. Most preferably 5 X 10 19 cm_ 3 or less preferably instrument l X 10 19 cm_ 3 or less, more preferably tool 7 X 10 18 cm- 3 or less as an upper limit.
  • Si is most desirable as a dopant.
  • the structure of the first conductivity type cladding layer is a force indicating a first conductivity type cladding layer consisting of a single layer in the example of FIG. 11.
  • the first conductivity type cladding layer has a layer force of two or more layers. It may be.
  • a GaN-based material, an AlGaN-based material, an InAlGaN-based material, or a ⁇ GaN-based material can be used.
  • dissimilar materials for the entire first conductivity type cladding layer A superlattice structure can also be used as a laminated structure of the materials. Furthermore, it is possible to change the carrier concentration described above in the first conductivity type cladding layer.
  • the carrier concentration is intentionally increased to reduce the contact resistance with the electrode. It is also possible to reduce.
  • a part of the first conductivity type cladding layer is etched, and exposed side walls, etched portions, etc. of the first conductivity type cladding layer are in contact with the first conductivity type side electrode described later. It is desirable to have a structure that is completely covered with an insulating layer except for the first current injection region.
  • a different layer force S may be present as necessary as the first conductivity type semiconductor layer.
  • a contact layer for facilitating carrier injection may be included in the connection portion with the electrode.
  • Each layer may be divided into a plurality of layers having different compositions or formation conditions.
  • An active layer structure 25 is formed on the first conductivity type cladding layer 24.
  • the active layer structure is a layer that emits light by recombination of electrons and holes (or holes and electrons) injected from the first conductivity type cladding layer and the second conductivity type cladding layer described later.
  • W is the number of quantum well layers in the active layer structure
  • the relationship between the cladding layer and the entire layer of the active layer structure is formed as “first conductivity type cladding layer, active layer structure, second conductivity type cladding layer”, and the active layer structure is defined as “barrier layer, quantum well. It is desirable for high output to be formed as “layer, barrier layer” or “barrier layer, quantum well layer, barrier layer, quantum well layer, barrier layer”.
  • Figure 15 schematically shows a structure in which five quantum well layers and six barrier layers are stacked.
  • the layer thickness is as thin as the de Broglie wavelength in order to develop the quantum size effect and increase the luminous efficiency.
  • a plurality of quantum well layers are provided in addition to a single quantum well layer. It is desirable to separate active layers into an active layer structure. At this time, the layer that separates while controlling the coupling between the quantum well layers is the noria layer.
  • the barrier layer exists for separation of the cladding layer and the quantum well layer. For example, if the cladding layer also has AlGaN force and the quantum well layer also has InGaN force, it would be desirable to have a barrier layer that also has GaN force.
  • the viewpoint power of thin film crystal growth is also desirable.
  • the cladding layer force is made of InAlGaN having the widest band gap and the quantum well layer is made of the narrowest band gap and InAlGaN
  • InAlGaN having an intermediate band gap can be used for the barrier layer.
  • the difference in the band gap between the cladding layer and the quantum well layer is larger than the difference in the band gap between the barrier layer and the quantum well layer. It is desirable that the quantum well layer should not be directly adjacent to the cladding layer.
  • the quantum well layer should not be intentionally doped.
  • the noria layer is preferably doped with an n-type dopant, particularly Si. This is because Mg, a p-type dopant, diffuses within the device, and it is important to suppress Mg diffusion during high power operation.
  • Si is effective, and it is desirable that the noria layer be doped with Si. However, it is better not to perform dubbing at the interface between the quantum well layer and the barrier layer!
  • the active layer structure side wall of one element is preferably covered with an insulating layer 30 as shown in Fig. 1-1.
  • an insulating layer 30 as shown in Fig. 1-1.
  • the light emitted from the quantum well layers in each light emitting unit has substantially the same emission spectrum. This is for realizing uniform light emission as a surface light source as a compound semiconductor light emitting device.
  • the second conductivity type cladding layer 26 efficiently injects carriers into the above-described active layer structure 25 together with the above-described first conductivity type cladding layer 24 and overflows from the active layer structure. It has a function for suppressing light emission and realizing light emission in the quantum well layer with high efficiency. In addition, it contributes to the confinement of light near the active layer structure, and has a function to realize light emission in the quantum well layer with high efficiency.
  • the second conductivity type semiconductor layer is a layer doped to the second conductivity type in order to improve the function of the device like a contact layer, or for manufacturing reasons, in addition to the layer having the cladding function described above. Is included. In a broad sense, the entire second conductivity type semiconductor layer may be considered as the second conductivity type cladding layer. In that case, the contact layer or the like can be regarded as a part of the second conductivity type cladding layer.
  • the second conductivity type cladding layer is a material having a refractive index smaller than the average refractive index of the active layer structure described above, and larger than the average band gap of the active layer structure described above. Composed of materials.
  • the second-conductivity-type cladding layer is generally made of a material that forms a so-called type I band lineup, particularly in relation to the noria layer in the active layer structure. Under such guidelines, the second conductivity type cladding layer material may be selected as appropriate in view of the substrate, the noffer layer, the active layer structure, etc. prepared to achieve the desired emission wavelength. it can.
  • GaN-based material GaN-based material, A1G aN-based material, AlGalnN-based material, AlGaBInN-based material, etc. as the second conductivity type cladding layer
  • the first conductivity type cladding layer and the second conductivity type cladding layer can be made of the same material.
  • the lower limit of the carrier concentration of the second conductivity type cladding layer is preferably 1 X 10 17 cm_ 3 or more, more preferably 4 X 10 17 cm_ 3 or more, and more preferably 5 X 10 17 cm_ 3 or more.
  • 7 X 10 17 cm_ 3 or more preferably is most preferred.
  • the 7 X 10 18 cm_ 3 or less preferably fixture 3 X 10 1 8 cm_ 3 or less, more preferably tool is 2 X 10 18 cm_ 3 or less and most preferred upper limit.
  • Mg is the most desirable dopant when the second conductivity type is p-type.
  • the structure of the second conductivity type cladding layer shows an example in which a single layer is formed in the example of Fig. 1-1, but the second conductivity type cladding layer has a layer strength of two or more layers. It may be. In this case, for example, GaN-based materials and AlGaN-based materials can be used. Also, the entire second conductivity type cladding layer can be a superlattice structure consisting of a laminated structure of different materials. Further, the above carrier concentration is changed in the second conductivity type cladding layer. It is also possible.
  • the n-type dopant is Si and the p-type dopant is Mg
  • the crystallinity of p-type GaN, p-type AlGaN, and p-type AlInGaN Is less than n-type GaN, n-type AlGaN, and n-type AlInGaN. Therefore, in device fabrication, it is desirable to implement a p-type cladding layer with poor crystallinity after crystal growth of the active layer structure. From this viewpoint, the first conductivity type is n-type, and the second conductivity type force is reduced. The type is desirable.
  • the thickness of the p-type cladding layer (which corresponds to the desired U, second conductivity type cladding layer in the form) having poor crystallinity is somewhat thin. This is because in the invention disclosed in this part that performs flip-chip bonding, the substrate side is the main light extraction direction, so that the extraction of light from the second-conductivity-type side electrode described later is considered. It is possible to form a thick film electrode having a large area that is not necessary.
  • the thickness of the second-conductivity-type cladding layer which is not required to expect current diffusion in the lateral direction in the second-conductivity-type cladding layer, to a certain extent, as in the case of the face-up mounting. Is also advantageous. However, when the thickness is extremely thin, the carrier injection efficiency decreases, so there is an optimum value.
  • the thickness of the second conductivity type cladding layer can be selected as appropriate. The force is 0.05 m force or 0.3 m force, 0.1 m force or 0.2 m force is most desirable.
  • the carrier concentration can be intentionally increased to reduce the contact resistance with the electrode. is there.
  • the exposed sidewall of the second conductivity type cladding layer has a structure in which it is entirely covered with an insulating layer except for a second current injection region that realizes contact with the second conductivity type side electrode described later. It is desirable to be.
  • a different layer may be present as necessary as the second conductivity type semiconductor layer.
  • a contact layer for facilitating carrier injection may be included in a portion in contact with the electrode.
  • Each layer may be divided into a plurality of layers having different compositions or formation conditions.
  • the thin film crystal layer may be formed if necessary and not fall into the above category! /.
  • the second-conductivity-type side electrode achieves a good ohmic contact with the second-conductivity-type nitride compound semiconductor, and when it is flip-chip mounted, it becomes a reflection mirror in a good emission wavelength band.
  • flip-chip mounting it achieves good adhesion to submounts with solder materials.
  • the material can be appropriately selected, and the second conductivity type side electrode may be a single layer or a plurality of layers. In general, in order to achieve a plurality of purposes required for an electrode, it is usual to take a plurality of layer structures.
  • the second conductivity type is p-type and the second conductivity type side electrode side of the second conductivity type cladding layer is GaN, Ni, Pt, Pd as constituent elements of the second conductivity type side electrode It is desirable to include any of Mo, Au.
  • the first layer on the p-side cladding layer side of the second conductivity type side electrode is Ni.
  • the surface of the second conductivity type side electrode opposite to the p-side cladding layer side is Au. It is desirable. This is convenient for p-type materials where the absolute value of the work function of Ni is large, and Au is preferred as the outermost surface material in view of the resistance to process damage described later and the convenience of mounting.
  • the second conductivity type side electrode may be in contact with any layer of the thin film crystal growth layer as long as the second conductivity type carrier can be injected. For example, when the second conductivity type side contact layer is provided. It is formed in contact with it.
  • the first-conductivity-type side electrode achieves good ohmic contact with the first-conductivity-type nitride compound semiconductor, and when it is flip-chip mounted, it becomes a reflection mirror in a good emission wavelength band. When flip-chip mounting is performed, good adhesion to a submount using a solder material or the like is realized. For this purpose, a material can be selected as appropriate.
  • the first conductivity type side electrode may be a single layer or a plurality of layers. In general, in order to achieve a plurality of purposes required for an electrode, it is usual to take a plurality of layer structures.
  • the n-side electrode desirably includes a material selected from Ti, Al, and Mo, or all as a constituent element. This is these gold This is because the absolute value of the work function of the genus is small.
  • A1 is usually exposed in the direction facing the main light extraction direction of the n-side electrode.
  • the first conductivity type side electrode is formed in an area larger than the size of the first current injection region, and the first conductivity type side electrode and the second conductivity type side electrode are spatially separated. It is desirable that there is no overlap. This is because, when the light emitting device is flip-chip mounted with a substrate, a second conductive type side electrode and the first conductive layer are secured while securing a sufficient area to ensure sufficient adhesion with the submount. This is important to ensure a sufficient distance to prevent unintentional short-circuiting due to solder material etc. between the mold side electrode.
  • the width of the narrowest portion of the portions where the first conductivity type side electrode is in contact with the insulating layer is 15 ⁇ m or more. This is because a margin is required in the process of forming the first conductivity type side electrode, which is preferably formed by a photolithography process and a lift-off method.
  • the first conductivity type side electrode may be in contact with any layer of the thin film crystal growth layer as long as the first conductivity type carrier can be injected. For example, when the first conductivity type side contact layer is provided. It is formed in contact with it.
  • the insulating layer 30 is made of a mounting solder, a conductive paste material, etc. "between the second conductivity type side electrode and the first conductivity type side electrode", “thin film with active layer structure, etc. This is to prevent unintentional short-circuits from occurring around the “side wall of the crystal growth layer” and “anywhere between different light emitting units”.
  • the insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation. For example, single-layer oxides, nitrides, fluorides, and the like are preferable.
  • the insulating layer 30 may be a multilayer film of an insulator. Since this is a dielectric multilayer film, by appropriately adjusting the refractive index of the dielectric in the insulating layer, so-called high reflection having a relatively high optical reflectivity with respect to the light generated in the light emitting device.
  • the coating function can also be expressed. For example, within the emission wavelength of the device If the median value is low, high reflection characteristics should be realized by laminating SiO and TiO to optical thicknesses of ⁇ ⁇ 4 ⁇ (where n is the refractive index of each material at wavelength ⁇ ). Is possible.
  • the reflectance with which the light of the emission wavelength of the light emitting device perpendicularly incident on the buffer layer from the first conductivity type semiconductor layer side including the first conductivity type cladding layer is reflected by the buffer layer is represented by R2.
  • the reflectance of the light emitting device that is perpendicularly incident from the second conductive type semiconductor layer side including the second conductive type clad layer in the insulating layer is reflected by the insulating layer as R12, and the insulating layer
  • the reflectance of light emitted from the light emitting device that is perpendicularly incident from the first conductive type semiconductor layer side including the first conductive type cladding layer is reflected by the insulating layer, and the quantum well layer is formed on the insulating layer.
  • the insulating layer is configured so as to satisfy at least one of the above conditions, in particular, all the conditions of Formulas 1 to 3.
  • the dielectric film contains fluoride, and specifically, any of A1F, BaF, CaF, SrF, and MgF. Is preferably included.
  • the submount 40 has a metal layer and has both functions of current injection and heat dissipation to the flip chip mounted device.
  • the base material for the submount is preferably metal, A1N, SiC, diamond, BN, or CuW. These materials are desirable because they have excellent heat dissipation and can efficiently suppress the problem of heat generation that is unavoidable for high-power light-emitting elements. Ma Al O, Si, glass, etc. are also inexpensive and are widely used as submount base materials.
  • the metal force of the submount base material it is desirable to cover the periphery with a dielectric material having etching resistance.
  • a dielectric material having etching resistance As the metal base material, Al, Ag, or the like, which is desirable for a material having high reflectivity at the emission wavelength of the light emitting element, is desirable.
  • SiNx, SiO, etc. formed by various CVD methods are desirable when covering with a dielectric or the like.
  • the light-emitting device is bonded to the metal surface on the submount by various types of materials, solder materials, and paste materials.
  • solder materials In order to ensure sufficient heat dissipation for high output operation and high efficiency light emission of the element, it is particularly desirable to join with metal solder.
  • the metal solder include In, InAg, PbSn, SnAg, AuSn, AuGe, and AuSi. These solders are stable and can be appropriately selected in light of the operating temperature environment.
  • the integrated compound semiconductor light emitting device of the invention disclosed in this part allows each light emitting unit in one light emitting device to be connected in parallel by freely changing the metal wiring on the submount. It is also possible to connect them in series or to mix them.
  • a substrate 21 is prepared, and a buffer layer 22, a first conductivity type cladding layer 24, an active layer are formed on the surface thereof.
  • the layer structure 25 and the second conductivity type cladding layer 26 are sequentially formed by thin film crystal growth.
  • the MOCVD method is preferably used to form these thin film crystal growth layers.
  • MBE, PLD, and PED methods can also be used to form all thin-film crystal growth layers, or some thin-film crystal growth layers. These layer configurations can be appropriately changed in accordance with the purpose of the element.
  • various treatments cannot be performed.
  • the term “thin film crystal growth” includes the heat treatment after the growth of the thin film crystal growth layer.
  • the side electrode 27 is preferably formed. That is, the second current injection region 35 for the second The formation of the two-conductivity-type side electrode 27 is performed more quickly than the formation of the first-conductivity-type electrode 28 than the formation of the insulating layer 30 and the formation of the first current injection region 36.
  • the p-side electrode is formed after various processes are performed on the surface of the p-type cladding layer exposed on the surface in the case of the second conductivity type force-type, as a desirable form, This is because the hole concentration in the p-GaN cladding layer, which has a relatively low activity ratio, is reduced by process damage. For example, if the step of forming the insulating layer by p-CVD is performed before the formation of the second conductivity type side electrode, plasma damage remains on the surface.
  • the formation of the second conductivity type side electrode is another process step (for example, a first etching step, a second etching step, a third etching step, or an insulating layer forming step described later). It is desirable that the second conductive type side electrode exposed portion forming step, the first current injection region forming step, the first conductive type side electrode forming step, and the like be performed prior to this.
  • the second conductivity type is p-type, as described above, the case where the surface of the second conductivity type side electrode is Au is assumed as a typical example. If the exposed surface is made of a relatively stable metal such as Au, the possibility of process damage is low even after the subsequent process. Also from this point of view, in the present invention, it is desirable that the formation of the second conductivity type side electrode is performed prior to other process steps after the thin film crystal growth.
  • the process damage to the second conductivity type semiconductor layer is similarly reduced. It can be done.
  • Various film formation techniques such as sputtering and vacuum deposition can be applied to the formation of the second conductivity type side electrode 27.
  • a lift-off method using a photolithography technique A place selective vapor deposition using a metal mask or the like can be used as appropriate.
  • the second conductivity type side electrode 27 is formed, a part of the first conductivity type cladding layer 24 is exposed as shown in FIG. In this step, it is preferable that the second conductivity type cladding layer 26, the active layer structure 25, and a part of the first conductivity type cladding layer 24 are removed by etching (first etching step).
  • first etching step the first conductivity type side electrode, which will be described later, is intended to expose a semiconductor layer that injects carriers of the first conductivity type. If the crystal growth layer is composed of other layers, for example, a clad layer consisting of two layers, or if there is a contact layer, the etching including that layer will not affect.
  • a well-known dry etching method using the etching method can be used. However, it is also desirable to perform dry etching using a metal fluoride mask as will be described in detail in the second etching process and the third etching process described later.
  • Etching is preferably performed by ching. Furthermore, as a dry etching method,
  • ICP type dry etching which can generate high-density plasma, is optimal.
  • the second conductivity type side electrode 27 has a history of the formation of the SiN mask formed by plasma CVD or the like, or the SiN mask removal process performed after the first etching process. If a new metal is formed on the surface, the process damage received by the second conductivity type side electrode is reduced.
  • the light emitting unit separation grooves 12 are formed by the second etching step.
  • the second etching step it is necessary to etch the GaN-based material deeper than in the first etching step.
  • the total sum of the layers etched by the first etching process is generally about 0.5 m.
  • all of the first conductivity type cladding layer 24 and the noffer layer 22 Since it is necessary to etch up to a part, it is often 1 ⁇ m or more, for example, in the range of 1 to 5 ⁇ m, or in the range of 3 ⁇ or more, for example, in the range of 3 to 7 ⁇ m. Sometimes.
  • the width of the light emitting unit separation groove 12 can be made short and wide as described above.
  • metal masks such as SiN, oxide masks such as SiO, etc.
  • Selectivity for the GaN-based material that shows etching resistance to plasma is about 5, and the second etching process that requires etching of the GaN-based material is performed.
  • a relatively thick SiNx film is required.
  • a SiN mask exceeding 0.8 m is required.
  • the SiN mask is also etched during dry etching, and not only the vertical thickness but also the horizontal shape changes, and only the desired GaN-based material portion is changed. Cannot be selectively etched.
  • the separation groove between light emitting units in the second etching step dry etching using a mask including a metal fluoride layer is preferable.
  • the material constituting the metal fluoride layer is preferably MgF, CaF, SrF, BaF, or A1F, considering the balance between dry etching resistance and wet etching property, and SrF is most preferable.
  • the metal fluoride film is sufficiently resistant to dry etching performed in the first, second, and third etching steps, while being resistant to etching for patterning (preferably wet etching). Therefore, it is required to be easily etched and have a patterning shape, in particular, good side wall linearity.
  • etching for patterning preferably wet etching
  • the film forming temperature is preferably 250 ° C. or higher, more preferably 300 ° C. or higher, and most preferably 350 ° C. or higher.
  • a metal fluoride layer formed at 350 ° C or higher is excellent in adhesion to all bases, becomes a dense film, and exhibits high dry etching resistance. This is the most preferred as an etching mask, because it is extremely excellent in performance and can control the width of the opening.
  • the film has excellent adhesion to the substrate and becomes a dense film, and exhibits high dry etching resistance, and also controls the linearity of the sidewall portion and the width of the opening portion of the patterning shape.
  • the film forming temperature is too high, hydrochloric acid or the like that is preferably used when patterning a metal fluoride is used.
  • the resistance to wet etching is more than necessary, and the removal becomes difficult.
  • a mask such as SrF is used as a dry layer for semiconductor layers.
  • the mask layer When exposed to plasma such as chlorine during the etching, the mask layer is removed afterwards.
  • the etching rate tends to be lower than that before exposure to plasma such as chlorine. For this reason, the film formation of metal fluoride at an excessively high temperature is preferable in view of its patterning and final removal.
  • the etching rate for etchants such as hydrochloric acid is larger and the etching proceeds faster as the layer is deposited at a lower temperature. The higher the value, the lower the etching rate and the slower the etching progress.
  • the film formation temperature is 300 ° C or higher, the etching rate decreases more conspicuously than the film with a film formation temperature of about 250 ° C.
  • the 350 ° C force is about 450 ° C. Is in range.
  • the film forming temperature force exceeds S480 ° C
  • the absolute value of the etching rate becomes unnecessarily small, and excessive time is required for the patterning of the metal fluoride, and the resist mask layer does not peel off. It may be difficult to put pattern on condition.
  • the metal fluoride after being exposed to the plasma during dry etching of the semiconductor layer has a property that the wet etching rate with respect to hydrochloric acid or the like at the time of removal is reduced, and excessive high-temperature growth is caused by the metal fluoride. It makes removal difficult.
  • the deposition temperature of the metal fluoride layer is preferably 480 ° C or lower, more preferably 470 ° C or lower, and particularly preferably 460 ° C or lower.
  • Dry etching is performed using a mask patterned in consideration of the above (which may be laminated with SiN, SiO or the like so that the metal fluoride layer becomes a surface layer). Dora
  • Etching gas types include CI, BC1, SiCl, CC1, and combinations of these
  • the selection ratio exceeds 100, etching of thick GaN-based materials can be performed easily and with high accuracy. Furthermore, the most suitable dry etching method is ICP type dry etching that can generate high-density plasma.
  • SiN, SiO, etc. are metal fluoride mask layers
  • SiN x , SiO, etc. mask 51 may not be present all over the lower part of the metal fluoride mask layer 52, as shown in FIG. 1-21, for example. ,
  • the inter-device separation groove 13 is formed by a third etching step.
  • the thickness of the GaN-based material to be etched needs to be completely etched, so it is much deeper than the second etching step. It can be / zm and can exceed 10 m. Therefore, as described in the second etching process, dry etching using a mask including a metal fluoride layer is preferable. The preferable conditions and the like (including the laminated mask) are as described for the second etching step.
  • the inter-device separation groove needs to be formed by dividing at least the first conductivity type cladding layer.
  • the inter-device separation groove 13 is formed so as to reach the substrate 21 as shown in FIG.
  • the GaN-based material on the sapphire substrate is also used when diamond scribing is performed from the side where the thin film crystal growth layer is formed in a process such as scribing or breaking to separate the devices. It is possible to suppress peeling. Also, laser scribing has the advantage that the thin film crystal growth layer is not damaged. Furthermore, it is also preferable to etch part of the sapphire substrate (the same applies to other substrates such as GaN) to form an inter-device separation groove.
  • the inter-device separation groove reaches the substrate! /, And the form is also preferred.
  • an insulating layer can be formed on the side wall of the first conductivity type cladding layer, and insulation against wraparound of solder or the like can be maintained. (Refer to Fig. 1-17 to Fig. 1-20 for the form after the light emitting device is completed.) 0
  • the layer that is not covered with the insulating layer and that also exposes the side wall force must have high insulating properties. Is preferred.
  • the second etching process and the third etching process can be performed simultaneously, so that the process can be simplified. There is.
  • first etching step, the second etching step, and the third etching step may be performed either in advance or later. In order to simplify the process, it is also preferable to perform the first etching step first, and then perform the second etching and Z or the third etching step with V without removing the etching mask at that time. . As shown in Fig. 21, first, an acid-resistant material such as SiN or SiO (preferably SiN) is used.
  • the first etching mask 51 is formed, and etching is performed so that the first conductivity type cladding layer 24 appears, and the second and / or third etching mask 52 with the metal fluoride layer is formed without removing the mask 51. . Then, after performing the second and / or third etching step, it is preferable to remove the mask 52 with an acid and then remove the mask 51 as appropriate. Even when the second etching step and the third etching step are separately performed, the first etching mask 51 can be present until both etchings are completed.
  • WSPT1 When element isolation is performed by WSPT1 King, it is desirable that it is 20 ⁇ m or more, for example, 30 ⁇ m or more. When performing dicing, etc., L should be 300 ⁇ m or more.
  • L is usually 2000 ⁇ m because it is useless if it is too large
  • an insulating layer 30 is formed as shown in FIGS. 1-10.
  • the insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation, and details are as described above.
  • a film forming method a known method such as a plasma CVD method may be used.
  • a predetermined portion of the insulating layer 30 is removed, and the second conductivity type side electrode exposed portion 37, in which the insulating layer is removed on the second conductivity type side electrode 27, the first A first current injection region 36 from which the insulating layer has been removed is formed on the one-conductivity-type cladding layer, and a scribe region 14 from which the insulating layer has been removed is formed in the inter-device isolation trench 13.
  • the removal of the insulating layer 30 on the second conductivity type side electrode 27 is preferably carried out so that the peripheral portion of the second conductivity type side electrode is covered with the insulating layer! That is, the surface area of the exposed portion of the second conductivity type side electrode is the second current injection region.
  • 2w is usually 2000 ⁇ m or less, preferably 750 ⁇ m or less.
  • an etching method such as dry etching or wet etching can be selected depending on the selected material.
  • dry etching using a gas such as SF or wet etching using a hydrofluoric acid-based etchant is used.
  • Etching is also possible. Further, when the insulating layer is a dielectric multilayer film made of SiO and TiO, it is possible to remove the multilayer film at a desired portion by Ar ion milling.
  • the second-conductivity-type-side electrode exposed portion 37, the first current injection region 36, and the scribe region 14 may be formed separately, but are usually formed simultaneously by etching. If the width of the sliver region 14 (Fig. 1-2) is 2L, 2L is preferably 30 m or more. Moreover, since it is useless even if it is too large, 2L is usually 300 ⁇ m or less, preferably 200 ⁇ m or less.
  • the side wall portion in the vicinity of the substrate in the inter-device separation groove This insulating layer is also removed, and an insulating layer non-forming portion 15 is provided.
  • the simultaneous removal of a part of the insulating layer on the side wall of the groove can be formed by the following process.
  • a resist mask having an opening approximately equal to or slightly smaller than the area of the inter-device separation groove 13 is formed by photolithography, and then wet etching is performed using an etchant capable of etching the insulating layer.
  • the removal of the insulating layer on the substrate surface in the separation groove proceeds.
  • the insulating layer covering the substrate side of the groove sidewall is removed with a wet etchant.
  • the substrate side of the inter-device separation groove is removed.
  • the side wall of the thin film crystal growth layer without the insulating layer be the side wall of the undoped layer. This is because, when flip chip mounting is performed, even if solder for bonding with the submount adheres to the side wall, an intended electrical short circuit does not occur.
  • the invention disclosed in this part can prevent an unintentional electrical short circuit or the like at the time of mounting in any of the forms shown in FIGS. 1-11 and 1-12.
  • FIG. 111 it is sufficient to form a scribe region 14 where no insulating layer exists on the substrate. Even when the inter-device separation groove is formed up to the middle of the notch layer, when the insulating film is deposited by the above process, it is deposited on the bottom surface of the groove but not on the substrate surface. Can be adopted.
  • FIGS. 1-13 and 1-14 show structures in which a first conductivity type side electrode 28 is formed with respect to the structures of FIGS. 1-11 and 1-12, respectively.
  • the electrode material may include any material selected from Ti, A1, and Mo, or all of them as constituent elements. desirable.
  • A1 is normally exposed in the direction facing the main light extraction direction of the n-side electrode.
  • Various film formation technologies such as sputtering and vacuum deposition can be applied to the film formation of the electrode material.
  • a lift-off method using a photolithography technique, a metal mask, or the like is used.
  • the site-selective vapor deposition or the like that has been used can be used as appropriate.
  • the width of the narrowest part of the first conductivity type side electrode is in contact with the insulating layer! More than m
  • Is preferably 9 ⁇ m or more.
  • L is usually 500 ⁇ m or less, preferably 100 ⁇ m
  • the first conductivity type side electrode is formed so that a part thereof is in contact with the first conductivity type cladding layer, but when the first conductivity type side contact layer is formed, it is in contact with the first conductivity type side electrode. Can be formed.
  • the first conductivity type side electrode is produced at the final stage of forming the laminated structure, which is advantageous from the viewpoint of reducing process damage.
  • the n-side electrode is formed with A1 on the surface of the electrode material in a preferred embodiment.
  • the surface of the n-side electrode that is, the A1 metal
  • wet etching using a hydrofluoric acid-based etchant, etc. is simple for etching the insulating layer.
  • A1 has a low resistance to various etchants including hydrofluoric acid. Damage to the electrode itself.
  • A1 is relatively reactive and damage including acid and soot may be introduced. Therefore, in the present invention, the formation of the first conductivity type side electrode after the formation of the insulating layer and after the removal of the unnecessary portion scheduled for the insulating layer is effective in reducing damage to the electrodes.
  • each integrated compound semiconductor light-emitting device is one by one.
  • the inter-device separation groove is used to damage the substrate by diamond scribing and ablation of a part of the substrate material by laser scribing.
  • the inter-device separation groove may be formed to the middle of the buffer layer (for example, at the same depth as the light-emitting unit separation groove). Using the interstitial groove, the substrate is damaged by diamond scribe, and a portion of the substrate material is abraded by laser scribe.
  • the integrated compound semiconductor light-emitting device is divided into devices in the braking process, and is preferably mounted on the submount with a solder material or the like. [0184] Further, if necessary, each light emitting unit in the light emitting device is appropriately connected by metal wiring.
  • the integrated compound semiconductor light emitting device shown in FIGS. 11 and 13 is completed.
  • the light emitting device has a structure in which the second conductivity type side electrode, the insulating layer, and the first conductivity type side electrode are laminated in this order. That is, the second conductivity type side electrode is in contact with the second conductivity type cladding layer (or other second conductivity type thin film crystal growth layer) without an insulating layer interposed therebetween, There is a portion covered with an insulating layer, and an insulating layer is provided between the first conductivity type side electrode and the first conductivity type cladding layer (or other first conductivity type thin film crystal growth layer) around the electrode. There is a part where is interposed.
  • the invention disclosed in Part B relates to the following matters.
  • An integrated compound semiconductor light emitting device having a substrate transparent to an emission wavelength and a plurality of light emitting units formed on the substrate,
  • the light emitting unit has a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer on the substrate.
  • a main light extraction direction is the substrate side, and the first conductivity type side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction, and the substrate and the first Common between the plurality of light emitting units between the conductive semiconductor layers.
  • a buffer layer provided,
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing from the surface of the thin film crystal growth layer to the interface of the buffer layer or a part of the buffer layer. It is electrically separated by the separation groove,
  • one light emitting unit there are a plurality of light emitting points including the active layer structure, the second conductive type semiconductor layer, and the second conductive type side electrode, and at least one first conductive type side electrode. And the inside of one light emitting unit is electrically connected by the first conductive type semiconductor layer.
  • An integrated compound semiconductor light emitting device An integrated compound semiconductor light emitting device.
  • the light-emitting device is divided by a scribing region force in an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is provided in the middle of the buffer layer. 7.
  • the light-emitting device according to any one of 1 to 6 above, wherein
  • the light-emitting device is divided into a sliver region in an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove extends to the substrate.
  • the light-emitting device according to any one of 1 to 6 above, wherein the light-emitting device has been formed.
  • the light emitting device is divided by a scribing region force in an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is a part of the substrate. 7.
  • 10. At least the first conductivity type semiconductor layer, the active layer structure, and the second conductivity among the layers that cover the entire bottom surface and side surfaces in the separation groove between the light emitting units and are exposed on the side surfaces of the light emitting device.
  • the insulating layer is not formed on the bottom surface of the groove in the inter-device separation groove, and among the layers exposed on the side surface of the inter-device separation groove, the insulating layer is conductive from the groove bottom surface side. 11. The light emitting device according to 10 above, wherein the light emitting device is formed up to at least a part of the layer.
  • the thin-film crystal growth layer also has a V-group compound semiconductor power including a nitrogen atom as a V group.
  • the active layer structure is composed of a quantum well layer and a barrier layer, where B is the number of barrier layers, and W is the number of quantum well layers,
  • the substrate is made of sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGa.
  • the light emitting device The light emitting device.
  • a reflectance at which light having a light emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer from the first conductivity type semiconductor layer side is reflected by the buffer layer is represented by R2, and the second insulating layer is formed on the insulating layer.
  • Light of the emission wavelength of the light emitting device that is perpendicularly incident from the two-conductivity type semiconductor layer side R12 is the reflectance reflected by the insulating layer
  • R11 is the reflectance by which the light having the emission wavelength of the light emitting device perpendicularly incident on the insulating layer from the first conductivity type semiconductor layer side is reflected by the insulating layer.
  • the insulating layer is configured to satisfy all of the above conditions,
  • the light emitting device according to any one of 10 to 13 and 17,!
  • V a light emitting device according to any of the above.
  • R3 is a reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident on the substrate side from the buffer layer is reflected by the substrate, and is perpendicularly incident on the light extraction side space from the substrate.
  • R4 is the reflectance at which the light of the emission wavelength is reflected at the interface with the space.
  • a low reflection optical film is provided on the light extraction side of the substrate so as to satisfy the above 1)
  • the light-emitting device in any one of -19.
  • the light-emitting device according to any one of 20.
  • the first conductivity-type side electrode and the second conductivity-type side electrode are joined to a submount having a metal surface by soldering. Light-emitting device.
  • a thin film crystal growth layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer is formed. Forming a film;
  • the surface force of the thin film crystal growth layer is extended to the interface of the buffer layer or from the surface of the thin film crystal growth layer to one of the buffer layers.
  • a third etching step for removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer to form an inter-device separation groove for separating into a plurality of light emitting devices;
  • a method for manufacturing an integrated compound semiconductor light emitting device comprising:
  • the third etching step is performed simultaneously with or separately from the second etching step, from the surface of the thin film crystal growth layer to the interface of the buffer layer, or the thin film crystal growth layer surface force. Etching until part is removed The method according to any one of 23 to 27 above.
  • Second and third etching process forces CI, BC1, SiCl, CC1, and the like
  • the metal fluoride layer contains SrF, A1F, MgF, BaF, CaF and their
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • the method includes a step of separating into a plurality of light emitting devices, and a step of bonding the first conductivity type electrode and the second conductivity type electrode to a metal layer on a submount. 40. The method according to 23 to 39 above.
  • the invention disclosed in this part is a flip chip type and can be mounted on a submount, sufficient heat dissipation and high light extraction efficiency can be ensured.
  • the light-emitting unit separation grooves are not formed by removing all layers including the nother layer. Specifically, they can be brought close together while being separated. Therefore, it is very advantageous for improvement of integration density and surface light emission. In addition, since deterioration at one location does not affect the entire device, it is excellent in terms of reliability. Furthermore, since it is only necessary to form the separation groove between the light emitting units up to a part of the buffer layer which is common between the light emitting units and has a sufficiently high resistance, it must be etched deep enough to reach the substrate, etc.
  • the light emitting device according to the invention disclosed in this part is not an integration of only electrically coupled light emitting points, but an appropriate number of light emitting points in an electrically separated light emitting unit. It is characterized by having That is, when the entire light emitting device is formed only by the light emitting points that are electrically coupled, the deterioration of one light emitting point changes the current injection path of the entire device, and the light emission intensity of the entire light emitting device. This will affect the uniformity of the image. However, when an appropriate number of light emitting points are included in one light emitting unit, the electrical influence of the deterioration is limited to the light emitting unit, which is desirable.
  • Fig. 2-1 shows an example of the integrated compound semiconductor light emitting device of the invention disclosed in this part (hereinafter simply referred to as the light emitting device).
  • the structure will be described with reference to FIG.
  • Fig. 2-1 and Fig. 2-2 there are three light emitting points 17 in one light emitting unit 11, and one light emitting device 10 is configured by four light emitting units 11. Show me! /
  • the number of light emitting points existing in one light emitting unit 11 and the number of integrated light emitting units are not particularly limited, and the number can be appropriately set within one provided substrate.
  • the number of light emitting units can be two, for example, or more than 500 can be stacked.
  • the number is preferably 25 to 200, and it is also preferable that they are two-dimensionally arranged.
  • the number may be two, or more than 500 may be accumulated.
  • the number is preferably 5 to 100, more preferably 10 to 50, and it is also preferable that they are two-dimensionally arranged.
  • one light emitting unit includes, on the substrate 21, a first conductive type semiconductor layer including at least a first conductive type cladding layer 24, a second conductive type, as shown in the figure.
  • a compound semiconductor thin film crystal growth layer having an active layer structure 25 sandwiched between the second conductivity type semiconductor layer including the type cladding layer 26, and the first and second conductivity type semiconductor layers, a second conductivity type side electrode 27 And a first conductivity type side electrode 28.
  • the separation groove 12 between the light emitting units partitions the light emitting unit 11 in the integrated compound semiconductor light emitting device 10, but the substrate 21 and the buffer layer 22 are provided in common between the light emitting units.
  • the second conductivity type side electrode 27 is disposed on a part of the surface of the second conductivity type clad layer 26, and the second conductivity type clad layer 26 and the second conductivity type side electrode 27 are in contact with each other. This is the second current injection region 35. Further, the second conductivity type cladding layer, a part of the active layer structure, and a part of the first conductivity type cladding layer are removed, and in contact with the first conductivity type cladding layer 24 exposed at the removed portion. By arranging the first conductivity type side electrode 28, the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are configured to be arranged on the same side with respect to the substrate.
  • the active layer structure 25 and the second conductive type semiconductor layer are divided and independent from each other.
  • the light emitting point 17 that can emit light is configured, and the first conductive semiconductor layer is commonly present in the light emitting unit.
  • One second-conductivity-type-side electrode 27 is provided at each light emitting point 17.
  • the first conductivity type side electrode 28 may be provided corresponding to the number of light emitting points as long as at least one is present in one light emitting unit. Further, the number of first conductivity type side electrodes 28 may be larger than the number of light emitting points in one light emitting unit.
  • the number or area of the second conductivity type side electrodes is the first conductivity type, particularly when the second conductivity type side electrode to be implemented is a p-type electrode. It is desirable that the number is larger or larger than the number or area of the mold side electrodes. This is the part that contributes to substantial light emission in one light-emitting unit. This is because it is a quantum well layer in the active layer structure that exists under the second conductivity type side electrode (or above depending on the way of view). Therefore, it is preferable that the number or area of the second conductivity type side electrodes in one light emitting unit is relatively larger or wider than the number or area of the first conductivity type side electrodes. Further, in relation to the current injection regions described later, the number or area force of the second current injection regions is preferably larger or wider than the number or area of the first current injection regions. Also, it is most desirable that both the electrode relationship and the current injection region relationship satisfy the above.
  • the light emitting point 17 is electrically connected to the first conductive semiconductor layer in the light emitting unit 11, and the light emitting units 11 are separated from each other between the light emitting units. Is electrically separated. That is, the separation groove 12 between the light emitting units divides the highly conductive layer in the thin film crystal growth layer, and at least up to the buffer layer 22, preferably in the middle of the buffer layer as shown in FIG. Therefore, there is no substantial electrical coupling between the light emitting units.
  • the details of the force buffer layer which will be described later, are at least a portion that is in direct contact with the first conductivity type semiconductor layer (the first conductivity type cladding layer 24 in the figure).
  • the width of the separation groove between the light emitting units is preferably 2 to 300 ⁇ m, more preferably 5 to 50 ⁇ m, and most preferably 8 to 15 ⁇ m. .
  • the width of the separation groove between the light emitting units can be shortened particularly in combination with the manufacturing method described later, and an integrated light source suitable for a surface light source becomes possible.
  • the crystallinity of the layers (forming pn junctions, pin junctions, metal / semiconductor junctions, etc.) that electrically constitute the device structure formed thereon is improved. Therefore, the total thickness of the buffer layer is preferably 4 to 20 111, more preferably 4.5 to 10 ⁇ m, and most preferably 5 to 8 ⁇ m.
  • FIG. 2-2 also shows a part of another light emitting device adjacent to the central light emitting device 10 on the same substrate, and each light emitting device 10 is separated by an inter-device separation groove 13. ing.
  • the scribe region 14 in the inter-device separation groove 13 is scribed and braked to separate each light emitting device, and the second conductivity type electrode 27 is connected to the metal surface 41 on the submount 40 via the metal solder 42.
  • the first conductivity type electrode 28 are connected to each other as shown in Fig. 2-1. A light emitting device is obtained.
  • the inter-device separation groove is formed by removing the thin film crystal growth layer until it reaches the substrate, and is one of the preferred forms.
  • a configuration in which the inter-device separation groove is formed partway through the buffer layer is preferable, and a configuration in which a part of the substrate is removed is also possible.
  • the insulating layer can be easily formed on the side wall of the highly conductive layer on the active layer structure side of the nofer layer. In either case, the light is divided into individual light-emitting devices by dividing at the scribe area in the device separation groove.
  • the insulating layer 30 covers most of the exposed portion including the surface, side walls and the like of the thin film crystal growth layers 22 to 26.
  • the shape of the insulating layer in the inter-device separation groove 13 in the state of FIG. 2-2 in which the light-emitting device is not separated, that is, the light-emitting device is not separated, can take several forms. In any form, it is preferable that before the light emitting device is separated, a portion where no insulating layer is present exists in the inter-device separation groove 13 that partitions the light emitting device. And it is preferable to isolate
  • the insulating substrate 30 does not cover the entire surface of the inter-device separation groove 13 (ie, the substrate surface (ie The insulating layer 30 is formed in a portion that is in contact with the bottom surface of the groove, and the scribe region 14 is formed. For this reason, it is preferable that the thin film crystal growth layer is not damaged during the separation between devices and the insulating layer is not peeled off. In the resulting light emitting device, the insulating layer 30 does not reach the end of the substrate, as shown in part A of FIG. 2-1. As a result of ensuring that the insulating layer is not peeled off, the device having this shape can be a highly reliable device without impairing the function of the light emitting device even if the solder sneak force S is present.
  • the insulating layer 30 is formed by the substrate surface (ie, the groove bottom) and the groove sidewall portion adjacent to the substrate. There is an insulating layer non-formed portion 15 that is not formed. This structure is also preferable because the insulating layer does not peel off during device separation. The resulting light-emitting device is shown in part B of Figure 2-3. Thus, there is an insulating layer non-formed portion 15 where the insulating layer 30 does not reach the substrate surface.
  • the force at which a part of the wall surface of the buffer layer 22 is exposed is preferably an undoped layer, where the exposed portion is driven.
  • the inter-device separation groove is formed by etching up to a part of the substrate, only the substrate portion of the wall surface of the groove is exposed, and the noffer layer may be covered with an insulating layer.
  • the buffer layer 22 exists up to the light emitting device end, and the buffer layer has a level difference based on the bottom surface of the inter-device separation groove.
  • the side wall of the layer has a portion not covered with the insulating layer (device end portion) and a side wall portion (side wall of the inter-device separation groove) in which the light emitting device end force also enters.
  • the edge of the buffer layer 22 may enter inside the substrate 21 or exit outside the substrate 21 in FIGS. 2-17 and 2-18, depending on the force separation method that coincides with the substrate edge. .
  • the insulating layer 30 is separated from the position of the bottom surface of the groove away from the end of the buffer layer 22 from the position of the bottom surface of the groove and the separation groove as shown by C portion in FIG. 2-17. Covers the side wall.
  • This corresponds to a form in which the inter-device separation groove is stopped in the middle of the buffer layer 22 in FIGS. 2-1 and 2-2.
  • the example of FIG. 2-18 corresponds to the form in which the inter-device separation groove is stopped in the middle of the buffer layer 22 in FIGS. 2-3 and 2-4, as shown in the D part of FIG. 2-18.
  • the side wall portion side wall of the inter-device separation groove
  • the depth of the inter-device separation groove can be set at an arbitrary position in the middle of the buffer layer.
  • Figures 2-19 and 2-20 show examples of changing the depth of the inter-device separation groove in Figures 2-17 and 2-18, respectively.
  • the shapes of the E part in Figure 2-19 and the F part in Figure 2-20 are the same as the C part in Figure 2-17 and the D part in Figure 2-18, respectively.
  • the insulating layer covering the side wall is formed so as not to reach the end of the light-emitting device.
  • the device guarantees that the insulating layer will not peel off, and the exposed layer is a highly insulating material With this configuration, it becomes a highly reliable device similar to the light emitting device shown in Figs. 2-1 and 2-3.
  • the insulating layer 30 is in contact with a part on the main light extraction direction side of the first conductivity type side electrode 28, that is, the first There is a portion where an insulating layer is interposed around the outside of the contour between the conductive side electrode 28 and the first conductive type semiconductor layer (first conductive type cladding layer 24 in the figure), and the second conductive type side electrode 27 covers the part opposite to the main light extraction direction, that is, between the second conductivity type side electrode 27 and the second conductivity type semiconductor layer (second conductivity type clad layer 26 in the figure). It is preferable that there is a portion covering the periphery of the second conductivity type side electrode 27 without an insulating layer.
  • This form means that the insulating layer 30 is formed after the second conductivity type side electrode 27 is formed, and the first conductivity type side electrode 28 is formed after the insulating layer 30 is formed.
  • a manufacturing method based on such an order will be described later.
  • the manufacturing method is high. An efficient light-emitting device can be obtained. That is, the light emitting device having such a structure means high efficiency.
  • the size of the second conductivity type side electrode 27 is the same as that of the second current injection region 35, but the exposed surface 37 (second conductivity type side electrode exposed portion) of the second conductivity type side electrode is The second current injection area 35 is preferably smaller than the size. Furthermore, an opening for the first conductivity type side electrode 28 to contact the first conductivity type cladding layer 24 is provided in a part of the insulating layer 30 covering the surface of the first conductivity type cladding layer 24. The first current injection region 36 is formed. It is preferable to make the area of the first conductivity type side electrode 28 larger than that of the first current injection region.
  • the second conductivity type side electrode and the first conductivity type side electrode do not overlap in space.
  • the substrate employed in the invention according to this part is the same as that described in Part A.
  • the buffer layer employed in the invention according to this part is the same as that described in Part A. is there.
  • the first conductivity type semiconductor layer and the first conductivity type cladding layer employed in the invention according to this part are the same as those described in Part A.
  • the active layer structure employed in the invention according to this part is the same as that described in Part A.
  • the second conductivity type semiconductor layer and the second conductivity type cladding layer employed in the invention according to this part are the same as those described in Part A.
  • the second conductivity type side electrode employed in the invention according to this part is the same as that described in Part A.
  • the first conductivity type side electrode employed in the invention according to this part is the same as that described in Part A.
  • the submount used in the invention of this part is the same as that described in Part A.
  • a substrate 21 is prepared, and a buffer layer 22, a first conductivity type cladding layer 24,
  • the active layer structure 25 and the second conductivity type cladding layer 26 are sequentially formed by thin film crystal growth.
  • the MOCVD method is desirably used for forming the crystal growth layer.
  • MBE, PLD, and PED methods can also be used to form all thin-film crystal growth layers, or some thin-film crystal growth layers. These layer configurations can be appropriately changed in accordance with the purpose of the element.
  • various treatments cannot be performed.
  • the term “thin film crystal growth” includes the heat treatment after the growth of the thin film crystal growth layer.
  • the two conductivity type side electrode 27 After the growth of the thin film crystal growth layer, in order to realize the shape shown in FIGS. 2-1 and 2-2 in the invention disclosed in this part, as shown in FIG. It is preferable to form the two conductivity type side electrode 27. That is, the formation of the second-conductivity-type side electrode 27 with respect to the planned second current injection region 35 is more effective than the formation of the insulating layer 30 and the formation of the first current injection region 36. It is desirable that this is performed earlier than the formation of the first conductivity type electrode 28.
  • the formation of the second conductivity type side electrode is another process step (for example, a first etching step, a second etching step, a third etching step, or an insulating layer forming step described later). It is desirable that the second conductive type side electrode exposed portion forming step, the first current injection region forming step, the first conductive type side electrode forming step, and the like be performed prior to this.
  • the surface of the second conductivity type side electrode is assumed to be Au. If the exposed surface is made of a relatively stable metal such as Au, the possibility of process damage is low even after the subsequent process. Also from this point of view, in the present invention, it is desirable that the formation of the second conductivity type side electrode is performed prior to other process steps after the thin film crystal growth.
  • the process damage to the second conductivity type semiconductor layer is similarly reduced. You It can be done.
  • Various film formation techniques such as sputtering and vacuum deposition can be applied to the formation of the second conductivity type side electrode 27.
  • a lift-off method using a photolithography technique A place selective vapor deposition using a metal mask or the like can be used as appropriate.
  • the second conductivity type side electrode 27 After forming the second conductivity type side electrode 27, as shown in FIG. 2-7, a part of the first conductivity type clad layer 24 is exposed. In this step, it is preferable that the second conductivity type cladding layer 26, the active layer structure 25, and a part of the first conductivity type cladding layer 24 are removed by etching (first etching step). In this step, the second conductivity type semiconductor layer (second conductivity type cladding layer 26) and the active layer structure 25 are separated, and the active layer structure 25, second conductivity type semiconductor layer (second conductivity type cladding layer 26) are separated. ) And the second light emitting point 17 having the second conductivity type side electrode 27 are formed.
  • the first conductivity type side electrode described later is also intended to expose the semiconductor layer that injects carriers of the first conductivity type. If the layer has a two-layer force, or if there is a contact layer, etching will not affect the layer.
  • a well-known dry etching method using the etching method can be used. However, it is also desirable to perform dry etching using a metal fluoride mask as will be described in detail in the second etching process and the third etching process described later.
  • Etching is preferably performed by ching. Furthermore, as a dry etching method,
  • ICP type dry etching which can generate high-density plasma, is optimal.
  • the second conductivity type side electrode 27 has a history of formation of a SiN mask formed by plasma CVD or the like, or a history of removal of the SiN mask performed after the first etching step. If a new metal is formed on the surface, the process damage received by the second conductivity type side electrode is reduced.
  • the separation groove 12 between the light emitting units is formed by the second etching process.
  • the second etching step it is necessary to etch the GaN-based material deeper than in the first etching step.
  • the total sum of the layers etched by the first etching process is generally about 0.5 m.
  • all of the first conductivity type cladding layer 24 and the noffer layer 22 Since it is necessary to etch up to a part, it is often 1 ⁇ m or more, for example, in the range of 1 to 5 ⁇ m, or in the range of 3 ⁇ or more, for example, in the range of 3 to 7 ⁇ m. Sometimes.
  • the width of the light emitting unit separation groove 12 can be made short and wide as described above.
  • metal masks such as SiN
  • oxide masks such as SiO
  • Selectivity for the GaN-based material that exhibits etching resistance to plasma is about 5, and a relatively thick SiNx film is needed to perform the second etching process that requires etching the GaN-based material. Will be necessary.
  • a SiN mask exceeding 0.8 m is required.
  • the SiN mask is also etched during dry etching, and not only the vertical thickness but also the horizontal shape changes, and only the desired GaN-based material portion is changed. Cannot be selectively etched.
  • the separation groove between light emitting units in the second etching step dry etching using a mask including a metal fluoride layer is preferable.
  • the material constituting the metal fluoride layer is preferably MgF, CaF, SrF, BaF, or A1F, considering the balance between dry etching resistance and wet etching property, and SrF is most preferable.
  • the metal fluoride film is sufficiently resistant to dry etching performed in the first, second, and third etching steps, while it is resistant to etching for patterning (preferably wet etching). Therefore, it is required to be easily etched and have a patterning shape, in particular, good side wall linearity.
  • etching for patterning preferably wet etching
  • a dense film with excellent adhesion to the substrate is formed, and after patterning by etching, the linearity of the mask sidewalls is achieved. Also excellent.
  • Deposition temperature is preferable Is 250 ° C or higher, more preferably 300 ° C or higher, most preferably 350 ° C or higher.
  • a metal fluoride layer formed at 350 ° C or higher is excellent in adhesion to all bases, becomes a dense film, and exhibits high dry etching resistance. This is the most preferred as an etching mask, because it is extremely excellent in performance and can control the width of the opening.
  • the film has excellent adhesion to the substrate and becomes a dense film, and exhibits high dry etching resistance.
  • the patterning shape also controls the linearity of the side wall and the width of the opening.
  • the film forming temperature is too high, hydrochloric acid or the like that is preferably used when patterning a metal fluoride is used.
  • the resistance to wet etching is more than necessary, and the removal becomes difficult.
  • a mask such as SrF is used as a dry layer for semiconductor layers.
  • the etching rate at the subsequent removal of the mask layer tends to be lower than before exposure to plasma of chlorine or the like. For this reason, the film formation of metal fluoride at an excessively high temperature is preferable in view of its patterning and final removal.
  • the etching rate for etchants such as hydrochloric acid is larger and the etching proceeds faster as the layer is deposited at a lower temperature. The higher the value, the lower the etching rate and the slower the etching progress.
  • the film formation temperature is 300 ° C or higher, the etching rate decreases more conspicuously than the film with a film formation temperature of about 250 ° C.
  • the 350 ° C force is about 450 ° C. Is in range.
  • the film forming temperature force exceeds S480 ° C
  • the absolute value of the etching rate becomes unnecessarily small, and excessive time is required for the patterning of the metal fluoride, and the resist mask layer does not peel off. It may be difficult to put pattern on condition.
  • the metal fluoride after being exposed to the plasma during dry etching of the semiconductor layer has a property that the wet etching rate with respect to hydrochloric acid or the like at the time of removal is reduced, and excessive high-temperature growth is caused by the metal fluoride. It makes removal difficult.
  • the deposition temperature of the metal fluoride layer is preferably 480 ° C or lower, More preferably, it is 470 ° C or less, and particularly preferably 460 ° C or less.
  • Dry etching is performed using a mask patterned in consideration of the above (which may be laminated with SiN, SiO, or the like so that the metal fluoride layer becomes a surface layer). Dora
  • Etching gas types include CI, BC1, SiCl, CC1, and combinations of these
  • the selection ratio exceeds 100, etching of thick GaN-based materials can be performed easily and with high accuracy. Furthermore, the most suitable dry etching method is ICP type dry etching that can generate high-density plasma.
  • the electrode material is an acid. If it is weak, it may be a laminated mask with SiN, SiO x 2 or the like so that the metal fluoride layer becomes the surface layer. In this case, SiN, SiO, etc. are metal fluoride mask layers
  • the mask 51 such as SiN, SiO, etc. may not exist in the entire lower part of the metal fluoride mask layer 52 as shown in FIG.
  • the inter-device separation groove 13 is formed by a third etching step.
  • the thickness of the GaN-based material to be etched needs to be completely etched, so it is much deeper than the second etching step. It can be / zm and can exceed 10 m. Therefore, as described in the second etching process, dry etching using a mask including a metal fluoride layer is preferable. The preferable conditions and the like (including the laminated mask) are as described for the second etching step.
  • the inter-device separation groove needs to be formed by dividing at least the first conductivity type cladding layer.
  • the inter-device separation groove 13 is formed so as to reach the substrate 21 as shown in FIG. 2-9.
  • the thin film crystal growth layer is used in a process such as scribing or breaking. Even when diamond scribing is performed from the side on which the sapphire is formed, it is possible to suppress peeling of the GaN-based material on the sapphire substrate. Also, laser scribing has the advantage that the thin film crystal growth layer is not damaged. Furthermore, it is also preferable to etch part of the sapphire substrate (the same applies to other substrates such as GaN) to form an inter-device separation groove.
  • the inter-device separation groove reaches the substrate! /, And the form is also preferred.
  • an insulating layer can be formed on the side wall of the first conductivity type cladding layer, and insulation against wraparound of solder or the like can be maintained. (See Fig. 2-17 to Fig. 2-20 for the form after the light emitting device is completed;).
  • the layer that is not covered with the insulating layer and that also exposes the side wall force preferably has high insulating properties.
  • the second etching step and the third etching step can be performed simultaneously, and there is an advantage that the process can be simplified.
  • first etching step, the second etching step, and the third etching step may be performed either first or later.
  • the first etching mask 51 is formed, and etching is performed so that the first conductivity type cladding layer 24 appears, and the second and / or third etching mask 52 with the metal fluoride layer is formed without removing the mask 51. . Then, after performing the second and / or third etching step, it is preferable to remove the mask 52 with an acid and then remove the mask 51 as appropriate. Even when the second etching step and the third etching step are separately performed, the first etching mask 51 can be present until both etchings are completed.
  • WSPT1 WSPT1 When element isolation is performed by one king, it is desirable to be 20 ⁇ m or more, for example, 30 ⁇ m or more. When performing dicing, etc., L should be 300 ⁇ m or more.
  • L is usually 2000 ⁇ m because it is useless if it is too large
  • WSPT1 It is as follows. This is because it is necessary for the margin of the device manufacturing process and further for securing the scribe region.
  • an insulating layer 30 is formed.
  • the insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation, and details are as described above.
  • a film forming method a known method such as a plasma CVD method may be used.
  • a predetermined portion of the insulating layer 30 is removed, and the second conductivity type side electrode exposed portion 37 from which the insulating layer is removed on the second conductivity type side electrode 27,
  • a first current injection region 36 from which the insulating layer has been removed is formed on the first conductivity type cladding layer, and a scribe region 14 from which the insulating layer has been removed in the inter-device isolation trench 13 is formed.
  • the removal of the insulating layer 30 on the second conductivity type side electrode 27 is preferably carried out so that the peripheral portion of the second conductivity type side electrode is covered with the insulating layer! That is, the surface area of the exposed portion of the second conductivity type side electrode is preferably smaller than the area of the second current injection region.
  • the width covered by the insulating layer from the periphery of the second conductivity type side electrode of these is preferably 15 m or more, where L is the width of the narrowest portion. More preferably 3
  • 2w is usually 2000 ⁇ m or less, preferably 750 ⁇ m or less.
  • an etching method such as dry etching or wet etching can be selected depending on the selected material.
  • dry etching using a gas such as SF or wet etching using a hydrofluoric acid-based etchant is used.
  • Etching is also possible. Further, when the insulating layer is a dielectric multilayer film made of SiO and TiO, it is possible to remove the multilayer film at a desired portion by Ar ion milling.
  • the second conductivity type side electrode exposed portion 37, the first current injection region 36, and the scribe region 14 may be formed separately, but are usually formed by etching at the same time.
  • 2L is preferably 30 m or more.
  • 2L is usually 300 ⁇ m or less, preferably 200 ⁇ m or less.
  • the side wall near the substrate in the inter-device separation groove is used.
  • Part of the insulating layer is also removed, and an insulating layer non-forming portion 15 is provided.
  • the simultaneous removal of a part of the insulating layer on the side wall of the groove can be formed by the following process.
  • a resist mask having an opening approximately equal to or slightly smaller than the area of the inter-device separation groove 13 is formed by photolithography, and then wet etching is performed using an etchant capable of etching the insulating layer.
  • the removal of the insulating layer on the substrate surface in the separation groove proceeds.
  • the substrate side of the inter-device separation groove is removed.
  • a shape can be obtained without an insulating layer.
  • the side wall of the thin film crystal growth layer without the insulating layer be the side wall of the undoped layer. This is because, when flip chip mounting is performed, even if solder for bonding with the submount adheres to the side wall, an intended electrical short circuit does not occur.
  • FIGS. 2-11 and 2-12 In the invention disclosed in this part, unintended electrical short-circuiting or the like during mounting can be prevented in both forms of FIGS. 2-11 and 2-12.
  • Fig. 2-11 it is sufficient to form a scribe region 14 on which no insulating layer exists on the substrate. Even when the inter-device separation groove is formed up to the middle of the notch layer, when the insulating film is deposited by the above process, it is deposited on the bottom surface of the groove but not on the substrate surface. Can be adopted.
  • FIGS. 2-13 and 2-14 show structures in which the first conductivity type side electrode 28 is formed with respect to the structures of FIGS. 2-11 and 2-12, respectively.
  • the electrode material may include any material selected from Ti, A1, and Mo, or all of them as constituent elements. desirable.
  • the main light extraction of the n-side electrode Al is usually exposed in the opposite direction.
  • Various film formation techniques such as sputtering and vacuum deposition can be applied to the film formation of the electrode material.
  • a lift-off method using a photolithography technique, a metal mask, or the like is used.
  • the site-selective vapor deposition or the like that has been used can be used as appropriate.
  • the width of the narrowest part of the first conductivity type side electrode is in contact with the insulating layer! More than m
  • Is preferably 9 ⁇ m or more.
  • L is usually 500 ⁇ m or less, preferably 100 ⁇ m
  • the first conductivity type side electrode is formed such that a part thereof is in contact with the first conductivity type cladding layer, but when the first conductivity type side contact layer is formed, it is in contact with the first conductivity type side electrode. Can be formed.
  • the first conductivity type side electrode is produced at the final stage of forming the laminated structure, it is advantageous from the viewpoint of reducing process damage.
  • the n-side electrode is formed with A1 on the surface of the electrode material in a preferred embodiment.
  • the surface of the n-side electrode, that is, the A1 metal will history the etching process of the insulating layer. become.
  • wet etching using a hydrofluoric acid-based etchant, etc. is simple for etching the insulating layer.
  • A1 has a low resistance to various etchants including hydrofluoric acid. Damage to the electrode itself. In addition, even if dry etching is performed, A1 is relatively reactive and damage including acid and soot may be introduced. Therefore, in the present invention, the formation of the first conductivity type side electrode after the formation of the insulating layer and after the removal of the unnecessary portion scheduled for the insulating layer is effective in reducing damage to the electrodes.
  • each integrated compound semiconductor light-emitting device is one by one.
  • the inter-device separation groove is used to damage the substrate by diamond scribing and ablation of a part of the substrate material by laser scribing.
  • the thin film crystal growth layer There is no introduction of process damage.
  • Fig. 2-13 and Fig. 2-14 when there is no insulating layer in the scribe area, there is no possibility of peeling of the insulating layer during scribing.
  • the inter-device separation groove may be formed to the middle of the buffer layer (for example, at the same depth as the light-emitting unit separation groove). Using the interstitial groove, the substrate is damaged by diamond scribe, and a portion of the substrate material is abraded by laser scribe.
  • the integrated compound semiconductor light-emitting device is divided into devices in the braking process, and is preferably mounted on the submount by solder material or the like.
  • each light emitting unit in the light emitting device is appropriately connected by metal wiring.
  • the shape of the device is a reflection of the process flow. That is, the light emitting device has a structure in which the second conductivity type side electrode, the insulating layer, and the first conductivity type side electrode are laminated in this order. That is, the second conductivity type side electrode is in contact with the second conductivity type cladding layer (or other second conductivity type thin film crystal growth layer) without an insulating layer interposed therebetween, Has a portion covered with an insulating layer, the first conductivity type side electrode and the first conductivity type cladding layer (or other first conductivity type thin film crystal structure). Between the long layer), there is a portion where an insulating layer is interposed around the electrode.
  • the invention disclosed in Part C relates to the following matters.
  • the light emitting unit includes a first conductive semiconductor layer including a first conductive cladding layer, an active layer structure, and a compound semiconductor thin film crystal layer including a second conductive semiconductor layer including a second conductive cladding layer, At least a two-conductivity-type side electrode and a first-conductivity-type-side electrode, wherein the main light extraction direction is the first-conductivity-type semiconductor layer-side direction when viewed from the active layer structure, A side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction;
  • a buffer layer provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive semiconductor layer;
  • the light emitting units are provided between adjacent light emitting units, and are formed by removing the light emitting unit separation grooves from the surface of the thin film crystal layer to the interface of the buffer layer or a part of the buffer layer.
  • An integrated compound semiconductor light emitting device characterized in that it is electrically separated by
  • the light-emitting device is divided from an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is formed partway through the buffer layer.
  • the light-emitting device according to any one of 1 to 6 above.
  • the light emitting device is divided from an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is formed by removing the buffer layer.
  • the light-emitting device according to any one of 1 to 6 above, wherein
  • the light-emitting device according to any one of 1 to 8 above, wherein the light-emitting device includes an insulating layer that covers the insulating layer.
  • An insulating layer non-formation region in which the insulating layer is not formed is present on the side surface of the light emitting device from the main light extraction direction, and the insulating layer is at least the first conductive semiconductor layer. 10. The light emitting device according to 9, wherein the active layer structure and a side wall of the second conductivity type semiconductor layer are covered.
  • the active layer structure is composed of a quantum well layer and a barrier layer, where B is the number of barrier layers, and W is the number of quantum well layers.
  • the above insulating layer is a dielectric multilayer film comprising a plurality of layers.
  • the light emitting device according to 9 or 10.
  • R2 The reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer from the first conductivity type semiconductor layer side is reflected by the buffer layer
  • R12 is a reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident from the two-conductivity type semiconductor layer side is reflected by the insulating layer, and the light emitting device is perpendicularly incident on the insulating layer from the first conductive type semiconductor layer side
  • R11 is the reflectance at which the light of the emission wavelength is reflected by the insulating layer, and the emission wave of the light emitting device that is vertically incident on the insulating layer from the active layer structure side
  • the insulating layer is configured to satisfy all of the above conditions,
  • the light-emitting device according to any one of 9, 10, and 13.
  • Optical power of the light emitting wavelength of the light emitting device that is perpendicularly incident on the buffer layer side from the first conductive semiconductor layer R3 is the reflectance reflected by the S buffer layer, R3 is the light extraction side R4 is the reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident on the space is reflected at the interface with the space.
  • the base material of the support is A1N, Al 2 O, Si, glass, SiC, diamond, BN and
  • the light emitting device as described in 18 or 19 above which is selected from the group consisting of CuW and CuW.
  • a thin film crystal layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer;
  • the thin film crystal layer surface force is extended to the interface of the buffer layer, or the thin film crystal layer surface force is extended to a part of the buffer layer. And removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer in order to form an inter-device isolation groove for separating into a plurality of light emitting devices.
  • a method for manufacturing an integrated compound semiconductor light emitting device comprising:
  • the buffer layer is formed as a stacked structure of a plurality of layers.
  • the third etching step is performed simultaneously with or separately from the second etching step, and the surface force of the thin film crystal layer reaches the interface of the buffer layer or the surface force of the thin film crystal layer. Etching is performed until the portion is removed, 2 above
  • Second and third etching process forces CI, BC1, SiCl, CC1, and the like
  • the metal fluoride layer comprises SrF, A1F, MgF, BaF, CaF and their
  • the step of forming the second conductivity type side electrode, the first etching step, and the step of forming the first conductivity type side electrode are performed in this order, and the first conductivity type side electrode is 2 above, further comprising a step of forming an insulating layer before the step of forming.
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed to form the inter-device separation groove
  • the first conductivity type side electrode is formed A step of further forming an insulating layer before the step of performing,
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • the buffer layer is irradiated with light having a wavelength that is transparent to the substrate and is absorbed to the buffer layer. 40.
  • the base material of the support is metal, A1N, Al 2 O, Si, glass, SiC, diamond,
  • the substrate is made of sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGa.
  • Any of the above 22 to 42 characterized in that it is selected from the group consisting of O and MgO forces
  • the invention disclosed in this part is a flip chip type and can be mounted on a submount, sufficient heat dissipation and high light extraction efficiency can be ensured.
  • the substrate disclosed in this part does not have a substrate in the main light extraction direction, it can have the following advantages.
  • GaN-based material, InGaN-based material, AlGaN-based material, InAlGaN-based material, InAlGaBN-type material, etc. formed by a general MOCVD method on a C + sapphire substrate!
  • the sapphire substrate surface side of these materials is usually a nitrogen surface, and the growth direction of these materials is usually a Ga surface.
  • the Ga surface is generally difficult to chemically etch, and it is difficult to roughen the surface to improve light extraction efficiency, but the nitrogen surface can be chemically etched relatively easily.
  • Fig. 3-1 shows an example of an integrated compound semiconductor light emitting device (hereinafter simply referred to as a light emitting device) of the invention disclosed in this part. Further, in order to explain the structure of the light emitting device in FIG. 3A in detail, the structure will be described with reference to FIG.
  • FIGS. 3-1 and 3-2 an example is shown in which one light-emitting device 10 is configured by three light-emitting units 11, but the number of integrations is not particularly limited. An appropriate number can be set in one board. For example, even two pieces are acceptable, and it is not necessary to accumulate more than 500 pieces.
  • the number is preferably 25 to 200, and it is also preferable that they are two-dimensionally arranged.
  • one light emitting unit includes at least a first conductivity type semiconductor layer including a first conductivity type cladding layer 24, a second conductivity type cladding layer. 26, a compound semiconductor thin film crystal layer having an active layer structure 25 sandwiched between the first and second conductivity type semiconductor layers, a second conductivity type side electrode 27, and One conductivity type side electrode 28 is provided.
  • the separation groove 12 between the light emitting units partitions the light emitting unit 11 in the integrated compound semiconductor light emitting device 10, but the nother layer 22 is provided in common between the light emitting units. .
  • the second conductivity type side electrode 27 is disposed on a part of the surface of the second conductivity type clad layer 26, and the second conductivity type clad layer 26 and the second conductivity type side electrode 27 are in contact with each other. This is the second current injection region 35. Further, the second conductivity type cladding layer, a part of the active layer structure, and a part of the first conductivity type cladding layer are removed, and in contact with the first conductivity type cladding layer 24 exposed at the removed portion. Thus, by arranging the first conductivity type side electrode 28, the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are arranged on the same side with respect to the substrate. It is configured.
  • the light emitting units 11 are electrically separated from each other by the light emitting unit separating grooves 12. That is, the light emitting unit separation groove 12 divides the highly conductive layer in the thin film crystal layer and is removed at least up to the buffer layer 22, preferably halfway through the noffer layer as shown in FIG. 3-1. Therefore, there is no practical electrical coupling between the light emitting units.
  • the buffer layer that is in direct contact with the first conductive semiconductor layer is substantially insulative.
  • the width of the separation groove between the light emitting units is preferably 2 to 300 ⁇ m, more preferably 5 to 50 ⁇ m, and most preferably 8 to 15 ⁇ m. .
  • the width of the separation groove between the light emitting units can be shortened particularly in combination with the manufacturing method described later, and an integrated light source suitable for a surface light source becomes possible.
  • FIG. 3-2 also shows a part of another light-emitting device adjacent to the central light-emitting device 10.
  • the light emitting devices 10 are formed on the same substrate 21 by being separated by the device separation grooves 13 in this manner.
  • the one light emitting device 10 in FIG. 3-2 is connected to the metal surface 41 on the support 40 via the metal solder 42 and the second conductivity type side electrode 27 and This corresponds to a structure in which the first conductivity type side electrodes 28 are connected to each other.
  • An example of the manufacturing method will be described later.
  • the inter-device separation groove 13 is formed by removing the thin film crystal layer until it reaches the substrate, which is one of the preferred embodiments.
  • a mode in which the inter-device separation groove is formed up to the middle of the noffer layer is also preferable.
  • the insulating layer can be easily formed on the side wall of the conductive ridge layer on the active layer structure side of the nota layer.
  • the insulating layer 30 covers most of the exposed portion including the surface and sidewalls of the thin-film crystal layers 22 to 26.
  • the shape of the insulating layer in the inter-device separation groove 13 in the side wall portion of the light-emitting device that is, the state shown in FIG. In any form, The edge layer does not come into contact with the substrate, and before separating the light emitting device, it is preferable that a portion where the insulating layer does not exist exists in the inter-device separation groove 13 that partitions the light emitting device. Then, it is preferable that the light emitting devices are separated from a portion where the insulating film is not present.
  • the insulating layer covering the side wall reaches the light extraction surface side interface of the nofer layer. Specific examples of preference and form of the insulating layer are as follows.
  • the insulating layer 30 does not cover the entire surface of the inter-device separation groove 13. There is an insulating layer non-formed portion 15 that is not formed by the substrate surface (that is, the groove bottom surface) and the groove sidewall portion adjacent to the substrate.
  • the insulating layer 30 since there is no insulating layer 30 adhering to the substrate 21, when the substrate 21 is removed, for example, by peeling, there is no possibility that the insulating layer peels off, which is most preferable.
  • the insulating layer 30 reaches the substrate surface, and there is an insulating layer non-formed part 15 present.
  • the device having this shape can be a highly reliable device even if solder wraps around without impairing the function of the light emitting device.
  • the force at which a part of the wall surface of the nota layer 22 is exposed is preferably an undoped undoped layer. If the exposed material is highly insulating and material, the device is highly reliable.
  • the buffer layer 22 exists up to the light emitting device end, and the buffer layer has a level difference based on the bottom surface of the inter-device separation groove.
  • the side wall of the layer has a portion not covered with the insulating layer (device end portion) and a side wall portion (side wall of the inter-device separation groove) in which the light emitting device end force also enters.
  • the insulating layer device end portion
  • side wall portion side wall of the inter-device separation groove
  • the insulating layer 30 is separated from the position of the bottom surface of the groove away from the end of the buffer layer 22 from the position of the bottom surface of the groove, as shown by C portion in FIG. Covers the side wall.
  • the device separation groove is stopped in the middle of the buffer layer 22 in FIG. 3-2, and a part of the insulating layer deposited on the groove bottom surface of the noffer layer is removed to form a scribe region.
  • the example of Fig. 3-14 is shown in Fig. 3-1. And in Fig. 3-2, this corresponds to the configuration in which the inter-device separation groove is stopped in the middle of the buffer layer 22, and as shown in D portion of Fig. 3-14, the side wall portion (inside the device) Of the side wall of the separation groove, there is a portion that is covered with an insulating layer on the main light extraction direction side.
  • the depth of the inter-device separation groove can be set at an arbitrary position in the middle of the buffer layer.
  • Figures 3-15 and 3-16 show examples of changing the depth of the inter-device separation groove in Figures 3-13 and 3-14, respectively.
  • the shapes of the E part in Figure 3-15 and the part in Figure 3-16 are the same as the C part in Figure 3-13 and the D part in Figure 3-14, respectively.
  • the insulating layer covering the side wall is formed so as not to reach the end of the light-emitting device.
  • the device is guaranteed to have no peeling of the insulating layer, and the exposed layer is made of a highly insulating material, so that the device is as reliable as the light emitting device of the form shown in Fig. 3-1. .
  • the insulating layer 30 is in contact with a part on the main light extraction direction side of the first conductivity type side electrode 28, that is, the first There is a portion where an insulating layer is interposed around the outside of the contour between the conductive side electrode 28 and the first conductive type semiconductor layer (first conductive type cladding layer 24 in the figure), and the second conductive type side electrode 27 covers the part opposite to the main light extraction direction, that is, between the second conductivity type side electrode 27 and the second conductivity type semiconductor layer (second conductivity type clad layer 26 in the figure). It is preferable that there is a portion covering the periphery of the second conductivity type side electrode 27 without an insulating layer.
  • This form means that the insulating layer 30 is formed after the second conductivity type side electrode 27 is formed, and the first conductivity type side electrode 28 is formed after the insulating layer 30 is formed.
  • a manufacturing method based on such an order will be described later.
  • the manufacturing method is high. An efficient light-emitting device can be obtained. That is, the light emitting device having such a structure means high efficiency.
  • the size of the second conductivity type side electrode 27 is the same as that of the second current injection region 35, but the exposed surface 37 (second conductivity type side electrode exposed portion) of the second conductivity type side electrode is The second current injection area 35 is preferably smaller than the size.
  • the surface of the first conductivity type cladding layer 24 is An opening for the first conductivity type side electrode 28 to contact the first conductivity type clad layer 24 is provided in a part of the insulating layer 30 to cover, and this becomes the first current injection region 36. It is preferable to make the area of the first conductivity type side electrode 28 larger than that of the first current injection region.
  • the second conductivity type side electrode and the first conductivity type side electrode have no spatial overlap.
  • a substrate on which a semiconductor layer can be grown is selected, and a substrate that can be finally removed is used.
  • the substrate does not have to be transparent, but it is preferable to transmit laser light having a specific wavelength when the substrate is peeled off by laser debonding described later in the manufacturing process.
  • it is preferably an electrically insulating substrate. This is because, in the manufacturing process, when the substrate is peeled off similarly by the laser debonding method, the substrate peeling method is adopted for the conductive substrate due to absorption by free electrons. is there.
  • Specific examples of materials include sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGaO, and InAlGaN-based light-emitting materials or InAlBGaN-based materials.
  • the Si doping concentration is preferably 3 X 10 17 cm_ 3 or less, more preferably l X 10 17 cm_ 3 or less when using an undoped substrate.
  • the viewpoint of electrical resistance and the viewpoint of crystallinity are also desirable.
  • ZnO that can be easily removed with hydrochloric acid or the like is desirable.
  • the substrate used in the invention disclosed in Part C is not only a just substrate that is completely determined by a so-called plane index, but also a viewpoint power for controlling crystallinity during thin film crystal growth, a so-called off-substrate ( miss oriented substrate).
  • the off-substrate has an effect of promoting good crystal growth in the step flow mode, and thus has an effect on improving the morphology of the device, and is widely used as a substrate.
  • a sapphire c + surface substrate as a substrate for crystal growth of InAlGaN-based materials, it is 0 in the m + direction. It is preferable to use a surface inclined by about 2 degrees.
  • the substrate may be subjected to chemical etching, heat treatment, or the like in order to produce an integrated compound semiconductor light-emitting device using a crystal growth technique such as MOCVD or MBE.
  • a crystal growth technique such as MOCVD or MBE.
  • the substrate is intentionally provided with unevenness, whereby a threading transition occurring at the interface between the thin film crystal layer and the substrate is caused by the light emitting element or the light emitting unit described later. It is also possible not to introduce it in the vicinity of the active layer.
  • the thickness of the substrate is usually about 250 to 700 / ⁇ ⁇ at the initial stage of device fabrication. Usually, the mechanical strength in the manufacturing process is ensured. After the necessary semiconductor layer is grown using the substrate, the substrate is removed by polishing, etching, laser debonding, or the like.
  • the buffer layer 22 is mainly used for growth of a thin film crystal on the substrate, such as suppression of transition, mitigation of incompleteness of the substrate crystal, and reduction of various mismatches between the substrate crystal and a desired thin film crystal growth layer. Formed for the purpose of thin film crystal growth. Furthermore, it is necessary to have a thickness that allows the separation groove between the light emitting units to be stopped halfway through the buffer layer, and an insulation property that allows electrical separation between the light emitting units.
  • the nofer layer is formed by thin-film crystal growth, and the InAlGaN-based material, InAlBGaN-based material, InGaN-based material, AlGaN-based material, GaN-based material, etc., which are desirable forms of the invention disclosed in this part, are used as a substrate.
  • the matching of the lattice constant with the substrate is not necessarily ensured, so the nofer layer is particularly important.
  • MOVPE method metal organic vapor phase epitaxy
  • a low-temperature growth A1N layer near 600 ° C is used as a buffer layer, or it is formed near 500 ° C.
  • Low temperature growth GaN layer can also be used. In addition, it is as high as 800 ° C to 1000 ° C.
  • A1N, GaN, AlGaN, InAlGaN, InAlBGaN, etc. grown at a high temperature can also be used. These layers are generally thin and about 5-40 nm.
  • the nota layer 22 does not necessarily need to be a single layer, but grows on a GaN buffer layer grown at a low temperature at a temperature of about 1000 ° C without doping in order to improve crystallinity. Even if the GaN layer has about several / zm, it does not matter. In practice, it is usual to have such a thick film buffer layer, and the thickness is about 0.5 to 7 / ⁇ ⁇ . In the invention disclosed in this part, since the buffer layer exists in common between the light emitting units in the compound semiconductor light emitting device, it is preferable that the buffer layer does not have a doped layer.
  • an AND layer is further formed so that the electric current between the light emitting units is increased. It is essential to ensure complete insulation. It is also possible to stack a doping layer and an AND layer in the buffer layer.
  • a low-temperature buffer layer that is in contact with the substrate and grown at a low temperature of about 350 ° C to less than 650 ° C, and a thin-film crystal grown at a high temperature of about 650 ° C to 1050 ° C. It has a two-layer structure with a high temperature buffer layer.
  • the total thickness of the buffer layer is preferably 4 to 20 ⁇ m, more preferably 4.5 to 10 ⁇ m, and most preferably 5 to 8 m. It is preferable because the quality of the thin film crystal layer that is the main layer of the light emitting unit formed in the above is improved.
  • lateral growth technology which is a kind of so-called microchannel epitaxy, can also be used, and this occurs between a substrate such as sapphire and InAlGaN-based material. It is also possible to significantly reduce the density of threading transitions. Furthermore, even when using a processed substrate in which the surface of the substrate is processed to have unevenness, it is possible to eliminate some of the dislocations during lateral growth. It is preferable to apply the buffer layer combination to the invention disclosed in this part. Further, in this case, the unevenness formed on the substrate has an effect of improving the light extraction efficiency, which is preferable.
  • the nota layer exists in common in each light emitting unit, and therefore, the material is selected so as not to hinder electrical insulation between the light emitting units. And are essential. If, for example, all the light-emitting units in the light-emitting device are electrically coupled, when one of the light-emitting units (a pair of pn junctions) deteriorates, the effect is a decrease in the luminous intensity of the deteriorated light-emitting unit. Instead, it appears as a change in the current injection path throughout the integrated compound semiconductor light-emitting device. For this reason, the deterioration of one light-emitting unit appears greatly as a characteristic variation of the light-emitting device.
  • the buffer layer it is extremely preferable to select a material for the buffer layer so as to ensure electrical insulation between the light emitting units. Even if the light emitting unit in operation is deteriorated by being electrically insulated, the deterioration is only one problem with the light emitting unit.
  • the buffer layer only needs to be substantially insulative to such an extent that changes such as deterioration in one light-emitting unit do not affect other units. It is preferable that (0 ′ «11) is 0.5 ( ⁇ -cm) or more. More preferably, 1.0 (
  • the noffer layer be undoped, but in the case where the noffer layer also has multiple layer forces, even if there is a partially doped layer, this is not between the undoped layers. If the light emitting units are not electrically coupled, there is no problem. In this case, the layer adjacent to the first conductivity type semiconductor layer (for example, the first conductivity type cladding layer) should have the above specific resistance.
  • the notch layer removes the substrate during the manufacturing process, the surface becomes the main light extraction surface in one embodiment of the invention disclosed in this part.
  • a part of the buffer layer is optically disassembled by using light that is transparent to the substrate and absorbs the notch layer, and the substrate is peeled off. The method of doing is mentioned.
  • a material suitable for the method is selected. For example, when the substrate is sapphire and the buffer layer is GaN, an excimer laser having an oscillation wavelength of 248 nm is grown into a thin film crystal, and light is irradiated from the substrate side, and the GaN in the buffer layer is changed. It is also possible to perform laser debonding that decomposes into metal Ga and nitrogen, and as a result peels off the substrate.
  • R3 is a reflectance at which light of the emission wavelength of the light emitting device that is perpendicularly incident on the buffer layer side from the first conductivity type semiconductor layer, which will be described later, is reflected by the buffer layer, and is perpendicular to the space from the buffer layer to the light extraction side.
  • the buffer layer is GaN, AlO or the like is used as a low reflection coating film.
  • the refractive index power fn of the low-reflection coating film be close to the refractive index bf of GaN.
  • the surface force in the main light extraction direction of the koffa layer is preferably a non-flat surface or a rough surface. This makes it possible to extract light emitted in the quantum well layer with high efficiency, which is desirable from the viewpoint of increasing the output and efficiency of the device.
  • the light emission wavelength of the device is (nm)
  • the roughness of the notch layer is as follows.
  • the buffer layer may be an exposed portion of the inter-device separation groove.
  • the exposed portion is particularly preferably an undoped portion, and it is possible to suppress insulation failure caused by solder or the like during device assembly.
  • the first conductivity type semiconductor layer and the first conductivity type cladding layer employed in the invention according to this part are the same as those described in Part A.
  • the second conductivity type semiconductor layer and the second conductivity type cladding layer employed in the invention according to this part are the same as those described in Part A.
  • the second conductivity type side electrode employed in the invention according to this part is the same as that described in Part A.
  • the first conductivity type side electrode employed in the invention according to this part is the same as that described in Part A.
  • the support 40 can serve as a support for the thin film crystal layer when the substrate is peeled off
  • the support 40 also has functions of current introduction and heat dissipation after the device is completed. Highly desirable.
  • the base material of the support is selected from the group consisting of metal, A1N, SiC, diamond, BN, and CuW. These materials are preferable in that they have excellent heat dissipation and can efficiently suppress the problem of heat generation that is unavoidable for high-power light-emitting elements.
  • Al O, Si, glass, etc. are also inexpensive and have a wide range of applications as supports.
  • the support is preferably made of a material that is not etched. Furthermore, it is possible to wet-etch the substrate itself, and it is desirable that the support be made of a material that is not etched.
  • the base material of the support is selected from metal, it is desirable to cover the periphery with a dielectric material having etching resistance.
  • the metal base material a material having high reflectivity at the light emission wavelength of the light emitting element is desired. g etc. are desirable.
  • SiN, SiO x 2 or the like formed by various CVD methods is desirable for covering with a dielectric or the like.
  • the support further has functions of current introduction and heat dissipation after completion of the element, it is desirable that the support has electrode wiring for current introduction on the base material. It is desirable that the portion where the device is mounted has an adhesive layer for joining the light emitting device and the support as appropriate.
  • the adhesive layer is preferably made of metal solder from the viewpoint of heat dissipation. Metal solder can achieve a flip chip mount that is overwhelmingly superior in heat dissipation compared to paste materials and metal bumps containing Ag.
  • examples of the metal solder include In, InAg, InSn, SnAg, PbSn, AuSn, AuGe, and AuSi.
  • high melting point solders such as AuSn, AuSi, and AuGe are more desirable. This is because when a large current is injected in order to operate the light emitting device at an ultra-high output, the temperature in the vicinity of the device rises to about 200 ° C, and the melting point of the solder material is higher than the device temperature during driving.
  • a metal solder having the following is more preferable.
  • the integrated compound semiconductor light emitting device of the invention disclosed in this part also allows the light emitting units in one light emitting device to be connected in parallel by freely changing the metal wiring on the support. It is also possible to connect them in series or to mix them.
  • a substrate 21 is prepared, and a buffer layer 22, a first conductivity type cladding layer 24,
  • the active layer structure 25 and the second conductivity type cladding layer 26 are sequentially formed by thin film crystal growth.
  • the MOCVD method is preferably used to form these thin film crystal layers.
  • the MBE method, the PLD method, etc. can be used to form the whole thin film crystal layer or a part of the thin film crystal layer. These layer configurations can be appropriately changed according to the purpose of the element.
  • various treatments can be performed. In this specification, “thin film crystal growth” is included, including heat treatment after the growth of the thin film crystal layer.
  • the p-type electrode is formed after various processes are performed on the surface of the p-type cladding layer exposed on the surface in the case of the second conductivity type force-type as a desirable form, it is compared with the GaN-based material. This is because the hole concentration in the p-GaN cladding layer, which has a low active activity ratio, is reduced by process damage. For example, if the formation process of the insulating layer by p-CVD is performed before the formation of the second conductivity type side electrode, plasma damage remains on the surface.
  • the formation of the second conductivity type side electrode is another process step (for example, the first etching step, the second etching step, the third etching step described later, or the formation of the insulating layer). It is desirable that the first conductive type side electrode exposed part forming step, the first current injection region forming step, the first conductive type side electrode forming step, and the like be performed prior to the step.
  • the surface of the second conductivity type side electrode is assumed to be Au. If the exposed surface is made of a relatively stable metal such as Au, the possibility of process damage is low even after the subsequent process. Also from this point of view, in the present invention, it is desirable that the formation of the second conductivity type side electrode is performed prior to other process steps after the thin film crystal growth.
  • the process damage to the second conductivity type semiconductor layer is similarly reduced. It can be done.
  • Various film formation techniques such as sputtering and vacuum deposition can be applied to the formation of the second conductivity type side electrode 27.
  • sputtering and vacuum deposition can be applied to the formation of the second conductivity type side electrode 27.
  • lift-off using a photolithography technique is possible. It is possible to appropriately use a method, place selective vapor deposition using a metal mask or the like.
  • the second conductivity type side electrode 27 After forming the second conductivity type side electrode 27, as shown in FIG. 3-5, a part of the first conductivity type cladding layer 24 is exposed. In this step, it is preferable that the second conductivity type cladding layer 26, the active layer structure 25, and a part of the first conductivity type cladding layer 24 are removed by etching (first etching step).
  • first etching step the first conductivity type side electrode, which will be described later, is intended to expose the semiconductor layer in which the first conductivity type carriers are injected, so that another layer, for example, a cladding layer is formed on the thin film crystal layer. If there is a two-layer force, or if there is a contact layer, even if that layer is included in the etching, it does not matter.
  • a well-known dry etching method using the etching method can be used. However, it is also desirable to perform dry etching using a metal fluoride mask as will be described in detail in the second etching process and the third etching process described later.
  • Etching is preferably performed by ching. Furthermore, as a dry etching method,
  • ICP type dry etching which can generate high-density plasma, is optimal.
  • the second conductivity type side electrode 27 has a history of the formation of the SiN mask formed by plasma CVD or the like, or the history of the SiN mask removal process performed after the first etching process. If a new metal is formed on the surface, the process damage received by the second conductivity type side electrode is reduced.
  • the light emitting unit separation grooves 12 are formed by the second etching step.
  • the second etching step it is necessary to etch the GaN-based material deeper than in the first etching step.
  • the total sum of the layers etched by the first etching process is generally about 0.5 m.
  • all of the first conductivity type cladding layer 24 and the noffer layer 22 Since it is necessary to etch a part, it is often 1 ⁇ m or more, for example, in the range of 1 to 5 ⁇ m, or in the range of 3 ⁇ or more, for example, in the range of 3 to 7 ⁇ m. Sometimes.
  • the width of the light emitting unit separation groove 12 can be made short and wide as described above.
  • metal masks such as SiN
  • oxide masks such as SiO
  • Selectivity for the GaN-based material that exhibits etching resistance to plasma is about 5, and a relatively thick SiNx film is needed to perform the second etching process that requires etching the GaN-based material. Will be necessary.
  • a SiN mask exceeding 0.8 m is required.
  • the SiN mask is also etched during dry etching, and not only the vertical thickness but also the horizontal shape changes, and only the desired GaN-based material portion is changed. Cannot be selectively etched.
  • the material constituting the metal fluoride layer is preferably MgF, CaF, SrF, BaF, or A1F, considering the balance between dry etching resistance and wet etching property, and SrF is most preferable.
  • the metal fluoride film is sufficiently resistant to dry etching performed in the first, second, and third etching steps, while it is resistant to etching for patterning (preferably wet etching). Therefore, it is required to be easily etched and have a patterning shape, in particular, good side wall linearity.
  • etching for patterning preferably wet etching
  • the film forming temperature is preferably 250 ° C. or higher, more preferably 300 ° C. or higher, and most preferably 350 ° C. or higher.
  • a metal fluoride layer formed at 350 ° C or higher is excellent in adhesion to all bases, becomes a dense film, and exhibits high dry etching resistance. This is the most preferred as an etching mask, because it is extremely excellent in performance and can control the width of the opening.
  • the film has excellent adhesion to the substrate and becomes a dense film with high dry etching resistance.
  • the film forming temperature is too high, the resistance to wet etching with respect to hydrochloric acid or the like, which is preferably performed when patterning the metal fluoride, becomes more than necessary, and the removal becomes difficult.
  • a mask such as SrF is used as a dry layer for a semiconductor layer.
  • the etching rate at the subsequent removal of the mask layer tends to be lower than before exposure to plasma of chlorine or the like. For this reason, the film formation of metal fluoride at an excessively high temperature is preferable in view of its patterning and final removal.
  • the etching rate for etchants such as hydrochloric acid is larger and the etching proceeds faster as the layer is deposited at a lower temperature. The higher the value, the lower the etching rate and the slower the etching progress.
  • the film formation temperature is 300 ° C or higher, the etching rate decreases more conspicuously than the film with a film formation temperature of about 250 ° C.
  • the 350 ° C force is about 450 ° C. Is in range.
  • the film forming temperature force exceeds S480 ° C
  • the absolute value of the etching rate becomes unnecessarily small, and excessive time is required for the patterning of the metal fluoride, and the resist mask layer does not peel off. It may be difficult to put pattern on condition.
  • the metal fluoride after being exposed to the plasma during dry etching of the semiconductor layer has a property that the wet etching rate with respect to hydrochloric acid or the like at the time of removal is reduced, and excessive high-temperature growth is caused by the metal fluoride. It makes removal difficult.
  • the deposition temperature of the metal fluoride layer is preferably 480 ° C or lower, more preferably 470 ° C or lower, and particularly preferably 460 ° C or lower.
  • Dry etching is performed using a mask patterned in consideration of the above (which may be laminated with SiN, SiO or the like so that the metal fluoride layer becomes a surface layer). Dora
  • Etching gas types include CI, BC1, SiCl, CC1, and combinations of these
  • the selectivity to the film exceeds 100, it is easy to etch thick GaN-based materials. It can be performed with high accuracy. Furthermore, the most suitable dry etching method is ICP type dry etching that can generate high-density plasma.
  • the electrode material may be an acid. If it is weak, it may be a laminated mask with SiN, SiO x 2 or the like so that the metal fluoride layer becomes the surface layer. In this case, SiN, SiO, etc. are metal fluoride mask layers
  • the mask 51 such as SiN, SiO, etc. may not exist in the entire lower part of the metal fluoride mask layer 52 as shown in FIG.
  • an inter-device separation groove 13 is formed by a third etching step.
  • the thickness of the GaN-based material to be etched needs to be completely etched, so it is much deeper than the second etching step. It can be / zm and can exceed 10 m. Therefore, as described in the second etching process, dry etching using a mask including a metal fluoride layer is preferable. The preferable conditions and the like (including the laminated mask) are as described for the second etching step.
  • the inter-device separation groove needs to be formed by dividing at least the first conductivity type cladding layer.
  • the inter-device separation groove 13 is formed so as to reach the substrate 21 as shown in FIGS. 3-7. In this case, it is easy to separate the devices. Also, etch up to a part of the substrate to form an inter-device separation groove.
  • the inter-device separation groove reaches the substrate! /
  • the form is also preferred.
  • an insulating layer can be formed on the side wall of the first conductivity type cladding layer, and insulation against wraparound of solder or the like can be maintained. (See Fig. 3-13 to Fig. 3-16 for the form after the light emitting device is completed;).
  • the layer which is not covered with the insulating layer and also exposes the side wall force preferably has high insulating properties.
  • the second etching step and the third etching step can be performed simultaneously, and there is an advantage that the process can be simplified.
  • first etching step, the second etching step, and the third etching step can be performed either first or later. In order to simplify the process, it is also preferable to perform the first etching step first, and then perform the second etching and Z or the third etching step with V without removing the etching mask at that time. . As shown in Fig. 3-17, first use an acid-resistant material such as SiN or SiO (preferably SiN).
  • the first etching mask 51 is formed, and etching is performed so that the first conductivity type cladding layer 24 appears, and the second and / or third etching mask 52 with the metal fluoride layer is formed without removing the mask 51. . Then, after performing the second and / or third etching step, it is preferable to remove the mask 52 with an acid and then remove the mask 51 as appropriate. Even when the second etching step and the third etching step are separately performed, the first etching mask 51 can be present until both etchings are completed.
  • WSPT1 When element isolation is performed by WSPT1 King, it is desirable that it is 20 ⁇ m or more, for example, 30 ⁇ m or more. When performing dicing, etc., L should be 300 ⁇ m or more.
  • L is usually 2000 ⁇ m because it is useless if it is too large
  • an insulating layer 30 is formed as shown in FIGS. 3-8.
  • the insulating layer can be appropriately selected as long as it is a material that can ensure electrical insulation, and details are as described above.
  • a film forming method a known method such as a plasma CVD method may be used.
  • Second conductivity type side electrode 2 It is desirable to carry out the removal of the insulating layer 30 on the 7 so that the peripheral portion of the second conductivity type side electrode is covered with the insulating layer.
  • the surface area of the exposed portion of the second conductivity type side electrode is preferably smaller than the area of the second current injection region.
  • the peripheral force of the second conductivity type side electrode is also covered with an insulating layer in order to prevent the occurrence of unintentional short-circuits due to the margin of the photolithography process, especially the photolithography process, or the solder material.
  • L is preferably 15 m or more.
  • L is usually 2000 ⁇ m or less, preferably 750 ⁇ m or less.
  • an etching method such as dry etching or wet etching can be selected depending on the selected material.
  • dry etching using a gas such as SF or wet etching using a hydrofluoric acid-based etchant is used.
  • Etching is also possible. Further, when the insulating layer is a dielectric multilayer film made of SiO and TiO, it is possible to remove the multilayer film at a desired portion by Ar ion milling.
  • the second conductive type side electrode exposed portion 37, the first current injection region 36, and the insulating layer non-formed portion 15 may be formed separately, but are usually formed by etching at the same time.
  • Simultaneous removal of a part of the insulating layer on the side wall of the groove when the insulating layer non-forming portion 15 is provided can be formed by the following process, for example.
  • a resist mask having an opening that is approximately the same as or slightly smaller than the area of the inter-device separation groove 13 is formed by photolithography, and then wet etching is performed using an etchant that can etch the insulating layer.
  • the removal of the insulating layer on the substrate surface in the inter-groove groove proceeds. After that, when etching is continued for a longer time, side etching occurs, and the insulating layer covering the substrate side of the groove sidewall is removed by wet etchant, and as shown in FIG.
  • a shape without an insulating layer is obtained.
  • the side wall of the thin film crystal layer without the insulating layer is the side wall of the undoped layer. This is because, when flip chip mounting is performed, solder for bonding to the support is not recommended. This is because an unintended electrical short circuit does not occur even if it adheres to the wall.
  • Such a removal shape of the insulating layer is particularly suitable for removing the substrate during the manufacturing process of the light emitting device. , Desired, shape.
  • an insulating layer is formed on the main light extraction direction side of the side wall portion (side wall of the inter-device separation groove) that enters from the end of the light emitting device.
  • the insulating film when depositing the insulating film by the above process, it is deposited not on the substrate surface but on the groove bottom surface. Forces that differ in the same process can be adopted.
  • the insulating layer covers a part of the bottom surface of the separation groove and the side wall of the separation groove (for example, when the structure shown in FIGS. 3-13 and 3-15 is manufactured), the above process is used.
  • a suitable etching mask shape should be prepared by photolithography suitable for the formed shape, and a part of the insulating layer deposited on the bottom of the groove may be removed to form a scribe region without performing side etching. .
  • the first conductivity type side electrode 28 is formed.
  • the first conductivity type is n-type as described above, it is desirable to include a material selected from any of Ti, A1, and Mo, or all as constituent elements.
  • A1 is normally exposed in the direction facing the main light extraction direction of the n-side electrode.
  • Various film formation techniques such as sputtering and vacuum deposition can be applied to the film formation of the electrode material.
  • a lift-off method using a photolithography technique or a metal mask is used.
  • the site-selective vapor deposition or the like that has been used can be used as appropriate.
  • the width of the narrowest part of the first conductivity type side electrode is in contact with the insulating layer! More than m
  • Is preferably 9 ⁇ m or more.
  • L is usually 500 ⁇ m or less, preferably 100 ⁇ m
  • the first-conductivity-type-side electrode is formed in contact with a part of the first-conductivity-type cladding layer. To form It can be done.
  • the first conductivity type side electrode is manufactured at the final stage of forming the laminated structure, it is advantageous from the viewpoint of reducing process damage.
  • the n-side electrode is formed with A1 on the surface of the electrode material in a preferred embodiment.
  • the surface of the n-side electrode, that is, the A1 metal will history the etching process of the insulating layer. become.
  • wet etching using a hydrofluoric acid-based etchant, etc. is simple for etching the insulating layer.
  • A1 has a low resistance to various etchants including hydrofluoric acid. Damage to the electrode itself. In addition, even if dry etching is performed, A1 is relatively reactive and damage including acid and soot may be introduced. Therefore, in the present invention, the formation of the first conductivity type side electrode after the formation of the insulating layer and after the removal of the unnecessary portion scheduled for the insulating layer is effective in reducing damage to the electrodes.
  • FIGS. 3 to 10 are bonded to the support 40 as a whole wafer or a part thereof. This is because the thickness of the thin film crystal layer as a whole is about 15 ⁇ m at the maximum, so if the substrate is peeled off, the mechanical strength becomes insufficient and it can stand alone and undergo subsequent processes. It is also a difficult force.
  • the material of the support is as described above. For example, the metal surface 41 (electrode wiring, etc.) on the support is connected by metal solder 42 and mounted.
  • the second conductivity type side electrode 27 and the first conductivity type side electrode 28 are arranged so as not to spatially overlap each other, and the first conductivity type side electrode Since the electrode also has a sufficient area larger than the first current injection region, it is desirable to prevent unintentional short circuit and ensure high heat dissipation.
  • the sidewalls of the other thin film crystal layers are also protected by the insulating layer except for a part of the nofer layer, especially the undoped portion. There will be no short circuit.
  • the substrate is peeled off.
  • polishing Any method such as touching or laser debonding can be used.
  • an abrasive such as diamond.
  • the substrate by dry etching.
  • sapphire substrate transmits from the sapphire substrate side, and is absorbed by, for example, GaN used for the buffer layer.
  • laser debonding using an excimer laser having an oscillation wavelength of 248 nm to decompose part of the GaN layer into Ga and nitrogen and peel off the substrate.
  • the light emitting device is separated together with the support in the separation region corresponding to the location where the inter-device separation groove exists, to obtain a single light emitting device.
  • the integrated compound semiconductor light-emitting device of the invention disclosed in this part allows the light-emitting units in one light-emitting device to be connected in parallel or in series by freely changing the metal wiring on the support. It is also possible to make these wirings mixed.
  • the inter-device separation groove is formed partway through the buffer layer (for example, when the groove is formed halfway through the buffer layer at the same depth as the light-emitting unit separation groove), Separation between light emitting devices in the thin film crystal growth layer can be easily performed by using the device separation grooves to damage the diamond scribes and to ablate part of the buffer layer by laser scribe. It is feasible. Thereafter, the support can be separated into each light emitting device by dicing. In some cases, the separation between the light emitting devices may be a thin film crystal growth layer and a support. Can be simultaneously separated by dicing.
  • the light emitting device has a structure in which the second conductivity type side electrode, the insulating layer, and the first conductivity type side electrode are laminated in this order. That is, the second conductivity type side electrode is in contact with the second conductivity type clad layer (or other second conductivity type thin film crystal layer) without an insulating layer interposed, There is a portion covered with an insulating layer, and an insulating layer is interposed between the first conductivity type side electrode and the first conductivity type cladding layer (or other first conductivity type thin film crystal layer) around the electrode. There is a part to be.
  • the invention disclosed in Part D relates to the following matters.
  • the light emitting unit includes a first conductive semiconductor layer including a first conductive cladding layer, an active layer structure, and a compound semiconductor thin film crystal layer including a second conductive semiconductor layer including a second conductive cladding layer, At least a two-conductivity-type side electrode and a first-conductivity-type-side electrode, wherein the main light extraction direction is the first-conductivity-type semiconductor layer-side direction when viewed from the active layer structure, A side electrode and the second conductivity type side electrode are formed on a side opposite to the main light extraction direction;
  • a buffer layer provided in common between the plurality of light emitting units on the main light extraction direction side from the first conductive semiconductor layer;
  • the light emitting units are provided between adjacent light emitting units, and the thin film crystal layer From the surface of the buffer layer to the interface of the buffer layer, or part of the buffer layer is electrically separated by a separation groove formed between the light emitting units,
  • one light emitting unit there are a plurality of light emitting points including the active layer structure, the second conductive type semiconductor layer, and the second conductive type side electrode, and at least one first conductive type side electrode. And the inside of one light emitting unit is electrically connected by the first conductive type semiconductor layer.
  • An integrated compound semiconductor light emitting device An integrated compound semiconductor light emitting device.
  • the light-emitting device is divided from an inter-device separation groove provided between a plurality of light-emitting devices, and the inter-device separation groove is formed partway through the buffer layer. 7.
  • the light-emitting device according to any one of 1 to 6 above.
  • the light emitting device is divided from an inter-device separation groove provided between a plurality of light emitting devices, and the inter-device separation groove is formed by removing the buffer layer.
  • the light-emitting device according to any one of 1 to 6 above, wherein
  • the insulating layer according to any one of 1 to 8 above, wherein the insulating layer is covered. Light emitting device.
  • An insulating layer non-formation region where the insulating layer is not formed is present on the side surface of the light emitting device from the main light extraction direction, and the insulating layer is at least the first conductive semiconductor layer. 10. The light emitting device according to 9, wherein the active layer structure and a side wall of the second conductivity type semiconductor layer are covered.
  • the thin-film crystal layer is made of a III-V group compound semiconductor containing a nitrogen atom as a V group.
  • the active layer structure is composed of a quantum well layer and a barrier layer, and when B represents the number of barrier layers and W represents the number of quantum well layers,
  • the above insulating layer is a dielectric multilayer film composed of a plurality of layers.
  • the light emitting device according to 9 or 10.
  • the reflectance at which light having the emission wavelength of the light emitting element that is perpendicularly incident on the buffer layer from the first conductivity type semiconductor layer side is reflected by the buffer layer is represented by R2, and the second insulating layer is reflected on the insulating layer.
  • R12 is a reflectance at which the light having the emission wavelength of the light emitting element that is perpendicularly incident from the two-conductivity type semiconductor layer side is reflected by the insulating layer, and the light emitting element is perpendicularly incident on the insulating layer from the first conductive type semiconductor layer side
  • R11 is the reflectance at which the light having the emission wavelength is reflected by the insulating layer, and the reflectance at which the light having the emission wavelength of the light emitting element that is perpendicularly incident on the insulating layer from the active layer structure side is reflected by the insulating layer.
  • Rlq Are represented by Rlq respectively.
  • the insulating layer is configured to satisfy all of the above conditions,
  • the light-emitting device according to any one of 9, 10, and 13.
  • the base material of the support is A1N, Al 2 O, Si, glass, SiC, diamond, BN and
  • the light emitting device as described in 18 or 19 above which is selected from the group consisting of CuW and CuW.
  • a thin film crystal layer having at least a first conductivity type semiconductor layer including a first conductivity type cladding layer, an active layer structure, and a second conductivity type semiconductor layer including a second conductivity type cladding layer;
  • the second conductivity type semiconductor layer and the active layer structure are divided into a plurality of regions.
  • the thin film crystal layer surface force is extended to the interface of the buffer layer, or the thin film crystal layer surface force is extended to a part of the buffer layer. And removing at least the first conductive semiconductor layer, the active layer structure, and the second conductive semiconductor layer in order to form an inter-device isolation groove for separating into a plurality of light emitting devices.
  • a method for manufacturing an integrated compound semiconductor light emitting device comprising:
  • the above-mentioned buffer layer is formed as a stacked structure of a plurality of layers.
  • the third etching step is performed simultaneously with or separately from the second etching step, and the surface force of the thin film crystal layer reaches the interface of the buffer layer or the surface of the thin film crystal layer.
  • Surface force Etching is performed until a part of the buffer layer is removed.
  • Second and third etching process forces CI, BC1, SiCl, CC1, and the like
  • the metal fluoride layer contains SrF, A1F, MgF, BaF, CaF and their
  • step of forming the second conductivity type side electrode, the first etching step, and the step of forming the first conductivity type side electrode are performed in this order, and the first conductivity type side electrode is formed. 2 above, further comprising a step of forming an insulating layer before the step of forming.
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed to form the inter-device separation groove
  • etching is performed at a depth from the surface until at least a part of the buffer layer is removed or at least reaches the substrate to form the inter-device separation groove,
  • the buffer layer is irradiated with light having a wavelength that is transparent to the substrate and is absorbed by the buffer layer. 40.
  • the base material of the support is metal, A1N, Al 2 O, Si, glass, SiC, diamond,
  • the substrate is made of sapphire, SiC, GaN, LiGaO, ZnO, ScAlMgO, NdGa.
  • Any of the above 22 to 42 characterized in that it is selected from the group consisting of O and MgO forces
  • the invention disclosed in this part it is possible to provide an integrated compound semiconductor light emitting device having a structure suitable for large area surface light emission and a method for manufacturing the same. [0475] In particular, even when the area of the light-emitting device exceeds several cm 2 , it is possible to emit surface blue or ultraviolet light with high uniformity of light emission intensity. Further, since the invention disclosed in this part is a flip chip type and can be mounted on a submount, sufficient heat dissipation and high light extraction efficiency can be ensured.
  • the light emitting unit separation grooves are not formed by removing all layers including the nother layer. Can be brought close together while being separated. Therefore, it is very advantageous for improvement of integration density and surface light emission. In addition, since deterioration at one location does not affect the entire device, it is excellent in terms of reliability. Furthermore, since it is only necessary to form the separation groove between the light emitting units up to a part of the buffer layer that is common between the light emitting units and has a sufficiently high resistance, it is sufficient to consider the etching depth without considering the restriction. It is also possible to use a thick buffer layer. For this reason, it is possible to improve the crystallinity of the light emitting element portion, which is desirable from the viewpoint of increasing the output of the light emitting device. It is also desirable from the standpoint that the etching time is short.
  • the substrate disclosed in this part does not have a substrate in the main light extraction direction, it can have the following advantages.
  • it may be a semiconductor light emitting device made of GaN-based material, InGaN-based material, AlGaN-based material, InAlGaN-based material, InAlGaBN-type material, etc., formed on a C + sapphire substrate by a general MOCVD method.
  • the sapphire substrate surface side of these materials is a nitrogen surface, and the growth direction of these materials is usually a Ga surface.
  • the Ga surface is difficult to perform chemical etching, and it is difficult to roughen the surface to improve the light extraction efficiency, but the nitrogen surface can be chemically etched relatively easily.
  • the light-emitting device in the invention disclosed in this part is an electrically coupled light-emitting device. It is characterized by having an appropriate number of light emitting points in an electrically separated light emitting unit rather than integrating only light points. That is, when the entire light emitting device is formed only by the light emitting points that are electrically coupled, the deterioration of one light emitting point changes the current injection path of the entire device, and the light emission intensity of the entire light emitting device. This will affect the uniformity of the image. However, when an appropriate number of light emitting points are included in one light emitting unit, the electrical influence of the deterioration is limited to the light emitting unit, which is desirable.
  • FIG. 41 shows an example of an integrated compound semiconductor light emitting device (hereinafter simply referred to as a light emitting device) of the invention disclosed in this part.
  • a light emitting device an integrated compound semiconductor light emitting device of the invention disclosed in this part.
  • the structure will be described with reference to FIG.
  • Fig. 4-1 and Fig. 4-2 there are three light emitting points 17 in one light emitting unit 11, and one light emitting device 10 is configured by four light emitting units 11. Show me! /
  • the number of light emitting points existing in one light emitting unit 11 and the number of integrated light emitting units are not particularly limited, and the number can be appropriately set within one provided substrate.
  • the number of light emitting units can be two, for example, or more than 500 can be stacked.
  • the number is preferably 25 to 200, and it is also preferable that they are two-dimensionally arranged.
  • the number of light emitting points present in one light emitting unit is not particularly limited, for example, two or more than 500 may be accumulated.
  • the number is preferably 5 to 100, more preferably 10 to 50, and it is also preferable that they are two-dimensionally arranged.
  • one light emitting unit includes at least a first conductivity type semiconductor layer including a first conductivity type cladding layer 24, a second conductivity type cladding layer. 26, a compound semiconductor thin film crystal layer having an active layer structure 25 sandwiched between the first and second conductivity type semiconductor layers, a second conductivity type side electrode 27, and One conductivity type side electrode 28 is provided.
  • the separation groove 12 between the light emitting units partitions the light emitting unit 11 in the integrated compound semiconductor light emitting device 10.
  • the layer 22 is provided in common between the light emitting units.

Abstract

　大面積の面光源的発光に適した集積型化合物半導体発光装置の構造、およびその製造方法が開示される。この発光装置は、透明な基板２１上に形成された複数の発光ユニット１１を有し、前記発光ユニットが、薄膜結晶成長層２４、２５、２６、第一および第二導電型側電極２７、２８を有し、光取り出し方向が基板側で、第一および第二導電型側電極が光取り出し方向と反対側に形成され、発光ユニット同士が、薄膜結晶成長層の表面から前記バッファ層２２の一部までを除去して形成された発光ユニット間分離溝１２により電気的に分離されている。

Description

明 細 書
集積型半導体発光装置およびその製造方法
技術分野
[0001] 本発明は集積型の化合物半導体発光装置に関するものであり、特に、 GaN系材料 を用いた発光ダイオード (LED)に関するものである。なお、本明細書中において、 発光ダイオードまたは LEDとの表現は、レーザダイオード、スーパールミネッセントダ ィオード等を含んだ発光素子一般を含む言葉として使用する。
背景技術
[0002] 従来より III V族化合物半導体を用いた電子デバイスおよび発光デバイスが知ら れている。特に発光デバイスとしては、 GaAs基板上に形成された AlGaAs系材料や AlGalnP系材料による赤色発光、 GaP基板上に形成された GaAsP系材料による橙 色または黄色発光等が実現されてきている。また、 InP基板上では InGaAsP系材料 を用いた赤外発光デバイスも知られて ヽる。
[0003] これらデバイスの形態としては、自然放出光を利用する発光ダイオード (light emi tting diode : LED)、さらに誘導放出光を取り出すための光学的帰還機能を内在 させたレーザダイオード (laser diode : LD)、および半導体レーザが知られており 、これらは表示デバイス、通信用デバイス、高密度光記録用光源デバイス、高精度光 加ェ用デバイス、さらには医療用デバイスなどとして用 ヽられてきて 、る。
[0004] 1990年代以降において、 V族元素として窒素を含有する In Al Ga N系 III
χ y (l-x-y)
V族化合物半導体 (0≤x≤l、 0≤y≤l、 0≤x+y≤l)の研究開発が進み、これ を用いたデバイスの発光効率が飛躍的に改善され、高効率な青色 LED、緑色 LED が実現されている。その後の研究開発によって、紫外領域においても高効率な LED が実現され、現在では、青色 LDも市販されるに至っている。
[0005] 紫外または青色 LEDを励起光源として蛍光体と一体ィヒすると白色 LEDが実現でき る。白色 LEDは、次世代の照明デバイスとしての利用可能性があるために、励起光 源となる紫外または青色 LEDの高出力化、高効率ィ匕の産業的な意義は極めて大き い。現在、照明用途を念頭にした、青色または紫外 LEDの高効率化、高出力化の検 討が精力的になされている。
[0006] 素子の高出力化、すなわち、全放射束を向上させるためには、素子の大型化と大 きな投入電力に対する耐性の確保は必須である。また、通常の LEDが点光源である のに対して十分な大型化がなされた素子は、面光源としての発光特性を示す様にな り、特に照明用途には好適となる。
[0007] しかし、通常の小型 LEDの面積を単に相似形的に大きくしただけの素子では、一 般に素子全体の発光強度の均一性が得られないという問題がある。そこで、基板上 に複数の素子を並べることが考えうる。例えば、同一基板上に複数の LEDを形成す る技術が、特開平 11— 150303号公報 (特許文献 1)、特開 2001— 156331号公報 (特許文献 2)、特開 2002— 26384号公報 (特許文献 3)および特開 2003— 11561 1号公報 (特許文献 4)に記載されて ヽる。
[0008] 特開平 11— 150303号公報 (特許文献 1)には、基板上で複数の LEDが直列接続 された集積型の発光部品が開示されている。この文献では、単一の発光ユニットであ る 1対の pn接合を有する部分を電気的に完全に分離するために、 Niマスクを使用し て、絶縁性基板が露出するまで GaN層をエッチングしている（段落 0027参照)。しか し、 Ni等の金属マスクを使用して GaN系材料をドライエッチングする方法は、金属マ スクの耐性が必ずしも高くないため、 GaN系材料をエッチングする際に、選択比がと れずに、エッチングの形状制御に問題があり、結果として発光ユニット間は、大きく離 れざるを得ないため、各発光ユニットは単に同一基板上に離間して形成された個別 の LEDとなっているだけである。また、金属マスクの耐性が低いことから、良好な結晶 性の発光素子を作製するために必要な、十分に厚いバッファ層を用いることができな い。すなわち、金属マスクでは GaN系材料を十分な深さだけエッチングすることはで きないため、特許文献 1の構造を金属マスクで作製するためには、ノ ッファ層は薄膜 となってしまう。特許文献 1の実施例では 0019段落記載のとおり、基板上に n— GaN 層 3. O /z m diGaNノッファ層）と発光層 0. 1 m、 p— GaN層 0. の計 3. 6 μ mをエッチングするだけである。その上に形成される素子構造部分の結晶性を犠牲 にしなければならない問題があった。
[0009] 即ち、特許文献 1記載の発光装置は、基板上に単一の発光ユニットを有する発光 素子を、複数個離間して並べたものと本質的に差異がなぐ発光強度の均一性の高 い面光源ではない。この特許文献 1の図 6に示されているように、各発光ユニットを分 離している分離溝部分では発光がないことが示されている。また、このような形態では 、集積ィ匕した素子の中の発光ユニットの 1つが劣化した際には、その箇所のみが極 端に発光強度が落ちてしまう問題がある。さらに、その製造法上の制約力 発光層部 分も良質な結晶'性に出来なかった。
[0010] 特開 2001— 156331号公報 (特許文献 2)にも同一基板上に複数の発光ユニット を形成した集積型装置が記載されている。しかしこの文献でも、その図 2に示されて いるように、 1対の pn接合部分を含む発光ユニットは、互いに分離溝で完全に分離さ れており、同一基板上で個別の LEDとなっているだけである。従来の製造方法で形 成したものは、発光ユニットを分離して ヽる分離溝部分 (作製方法は開示されて ヽな い)の幅を大きく取らざるを得ないため、発光しない部分の距離が大きぐ面光源全 体での発光強度の均一性は確保できない。従って、集積化した素子中の 1つの発光 ユニットが劣化した場合にも、その箇所のみが極端に発光強度が落ちてしまう。
[0011] また、従来の製造方法のマスクでは、選択比が十分でないため、 GaN系材料を十 分な深さだけエッチングすることはできないため、良好な結晶性の発光素子を作製す るために必要な、十分に厚いバッファ層を用いることができない。特許文献 2には層 構成のすべては開示されていないが、 0012段落記載のとおり、ノ ッファ層はその低 温部分が約 20nmであることのみ示されて!/、る。
[0012] 特開 2002— 26384号公報 (特許文献 3)には、大面積で発光効率の良い集積型 窒化物半導体発光素子を提供する目的で、 LEDの集積方法が開示されている。し かし、その図 2、図 3および段落 0038段落に記載されている通り、発光ユニットと他の 発光ユニット部分の間の分離溝は、 SiOをマスクとしてサファイア基板に到達するま
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で RIE法によって半導体層をエッチングすることで形成されて ヽる。この分離溝形成 プロセスでは、 SiOをエッチングマスクとして使用しているため（酸化物マスク、窒化
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物マスクの耐性は必ずしも高くない）、 GaN系材料をエッチングする際に、選択比が とれずに、エッチングの形状制御に問題があり、分離溝部分の幅が大きくならざるを 得ない。そのため、発光しない部分の距離が大きぐ特許文献 1、 2と同様に、面光源 全体での発光強度の均一性は確保できない。従って、集積化した素子中の発光ュ ニットの 1つが劣化した際には、その箇所のみが極端に発光強度が落ちてしまう。ま た、 SiOマスクの耐性が低いことから、良好な結晶性の発光素子を作製するために
2
必要な、十分に厚いバッファ層を用いることができない。すなわち、 SiOマスクでは G
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aN系材料を十分な深さだけエッチングすることはできな 、ため、特許文献 3の構造を SiOマスクで作製するためには、ノ ッファ層は薄膜となってしまう。当該明細書の実
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施例では 19段落記載のとおり、基板上に n—GaN層 1. 5 m (アンドープ GaN層） をバッファ層として形成しているだけであって、その上に形成される素子構造部分の 結晶性を犠牲にしなければならかい問題があった。
また、特開 2003— 115611号公報 (特許文献 4)には、面発光光源またはディスプ レイとして利用する目的で、 LEDを集積ィ匕した発光装置が開示されている。この文献 には、 2つのタイプの装置が記載されており、そのうちの 1つタイプは、 1対の pn接合 部分を含む発光ユニットが、互いに電気的に分離されている装置である (請求項 4、 図 10 (b)等)。そして、この分離はダイシングによって形成されている（図 10)。このタ イブでは、前記の 3つの文献と同様に、発光ユニット間の分離溝部分で発光強度が 大きく低下するために、面光源全体での均一性が確保できない。また、発光ユニット の 1つが劣化した場合に、その近傍のみが極端に発光強度が落ちてしまうという問題 も同様にある。この文献に記載されている装置の 2つ目のタイプは、 1対の pn接合部 分を含む発光ユニットが、互いに電気的に結合されている装置である（請求項 5、図 1 0 (a)等)。このタイプでは、 n型半導体層が発光装置全体で共通となっている（図 10 ( a) )。このような場合には、 n側電極カゝら最も近接する p側電極に電流が流れ込むだ けでなく、 1つの n側電極力 あらゆる p側電極に電流が流れ込むことになり、発光装 置全体としてみたときの電流注入効率は高くない。また、すべての p側電極とすべて の n側電極が電気的に結合しているため、 1箇所の劣化が、装置全体の劣化となって しまう。よって、このタイプの装置は、面光源を目指した大面積ィ匕には、本質的に不向 きである。
特許文献 1：特開平 11 150303号公報
特許文献 2 :特開 2001— 156331号公報 特許文献 3：特開 2002 - 26384号公報
特許文献 4：特開 2003— 115611号公報
発明の開示
発明が解決しょうとする課題
[0014] 以上のように、従来から同一基板上に複数の発光ユニットを形成する提案はあった 力 面光源を目的とした集積化のために適した構造ではなカゝつた。
[0015] 即ち、本発明は、大面積の面光源的発光に適した集積型化合物半導体発光装置 の構造、およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0016] 本発明は、発光波長に対して透明な基板と、この基板上に形成された複数の発光 ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、
主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されていること
を特徴とする集積型化合物半導体発光装置に関する。
[0017] また本発明は、発光波長に対して透明な基板と、この基板上に形成された複数の 発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、
主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置に関する。
[0018] さらに本発明は、複数の発光ユニットを有する集積型化合物半導体発光装置であ つて、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されていることを特徴とする集 積型化合物半導体発光装置に関する。
[0019] さらに本発明は、複数の発光ユニットを有する集積型化合物半導体発光装置であ つて、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置に関する。
発明の効果
[0020] 本発明によれば、大面積の面光源的発光に適した構造を有する集積型化合物半 導体発光装置およびその製造方法を提供することができる。
[0021] 特に本発明によれば、発光装置の面積が数 cm2を越える場合であっても、発光強 度の均一性の高い面的な青色または紫外発光が可能である。また、本発明は、フリツ プチップ型であって、サブマウントに搭載できるために、十分な放熱性と高い光取出 し効率を確保することができる。
[0022] 本発明では、発光ユニット間分離溝力 ノ ッファ層を含めた全ての層が除去されて 形成されているのではないので、隣接発光ユニット同士を、電気的には分離しながら 近接させることができる。そのため、集積密度の向上および面光源的発光に非常に 有利である。また、 1箇所の劣化が、装置全体に影響を及ぶことがないので信頼性の 観点でも優れる。さらに、発光ユニット間に共通する、電気的に十分高抵抗なバッフ ァ層の一部まで発光ユニット間分離溝を形成するだけでよいため、基板に到達する ほど深くエッチングしなければならな 、などの制約を考慮することなしに、十分に厚 、 バッファ層を用いることも可能であって、このために発光素子部分の結晶性をより良 好にすることも可能で、発光装置の高出力化の観点で望ましい。また、エッチング時 間も短時間ですむなどの観点でも望まし 、。
図面の簡単な説明
圆 1-1]パート Aで開示される発明の発光装置の 1例を示す図である。
圆 1-2]パート Aで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 1-3]パート Aで開示される発明の発光装置の 1例を示す図である。
圆 1-4]パート Aで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 1-5]活性層構造を模式的に示す図である。
圆 1-6]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 1-7]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 1-8]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 1-9]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆ト 10]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆ト 11]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆ト 12]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。 圆ト 13]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆ト 14]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 1-15]実施例 A— 1で製造した発光装置を示す図である。
圆 1-16]実施例 A— 2で製造した発光装置を示す図である。
圆ト 17]パート Aで開示される発明の発光装置の 1例を示す図である。
圆ト 18]パート Aで開示される発明の発光装置の 1例を示す図である。
圆ト 19]パート Aで開示される発明の発光装置の 1例を示す図である。
圆 1-20]パート Aで開示される発明の発光装置の 1例を示す図である。
圆ト 21]パート Aで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-1]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2-2]パート Bで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 2-3]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2-4]パート Bで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 2-6]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-7]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-8]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-9]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2- 10]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。 圆 2-11]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2- 12]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2- 13]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-14]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 2-15]実施例 B— 1で製造した発光装置を示す図である。
圆 2-16]実施例 B— 2で製造した発光装置を示す図である。
圆 2-17]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2- 18]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2- 19]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2- 20]パート Bで開示される発明の発光装置の 1例を示す図である。
圆 2- 21]パート Bで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3-1]パート Cで開示される発明の発光装置の 1例を示す図である。
圆 3-2]パート Cで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 3- 4]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 5]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 6]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 7]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 8]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 9]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3- 10]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 3-11]実施例 C—1で製造した発光装置を示す図である。
圆 3-12]実施例 C— 2で製造した発光装置を示す図である。
圆 3- 13]パート Cで開示される発明の発光装置の 1例を示す図である。
圆 3-14]パート Cで開示される発明の発光装置の 1例を示す図である。
圆 3- 15]パート Cで開示される発明の発光装置の 1例を示す図である。
圆 3- 16]パート Cで開示される発明の発光装置の 1例を示す図である。
圆 3- 17]パート Cで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 4-1]パート Dで開示される発明の発光装置の 1例を示す図である。
圆 4-2]パート Dで開示される発明の発光装置の 1例の完成前の構造を示す図である 圆 4-4]パート Dで開示される発明の製造方法の i実施形態を説明する工程断面図 である。
圆 4-5]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 4-6]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 4-7]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 4-8]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
圆 4-9]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。 [図 4-10]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
[図 4-11]実施例 D—1で製造した発光装置を示す図である。
[図 4-12]実施例 D— 2で製造した発光装置を示す図である。
[図 4-13]パート Dで開示される発明の発光装置の 1例を示す図である。
[図 4-14]パート Dで開示される発明の発光装置の 1例を示す図である。
[図 4-15]パート Dで開示される発明の発光装置の 1例を示す図である。
[図 4-16]パート Dで開示される発明の発光装置の 1例を示す図である。
[図 4-17]パート Dで開示される発明の製造方法の 1実施形態を説明する工程断面図 である。
符号の説明
10 発光装置
11 発光ユニット
12 発光ユニット間分離溝
13 装置間分離溝
14 スクライブ領域
15 絶縁層非形成部分
17 発光ポイント
21 基板
22 バッファ層
22a 第 1のバッファ層
22b 第 2のバッファ層
24 第一導電型クラッド層
24a 第一導電型第一クラッド層
24b 第一導電型第二クラッド層
24c 第一導電型 (n型)コンタクト層
25 活性層構造
26 第二導電型クラッド層 26a 第二導電型第一クラッド層
26b 第二導電型第二クラッド層
26c 第二導電型 (p型)コンタクト層
27 第二導電型電極
28 第一導電型電極
30 絶縁層
35 第二電流注入領域
36 第一電流注入領域
37 第二導電型側電極露出部分
40 サブマウント（パート Aおよび B中）、支持体 (パート Cおよび D中）
41 金属面
42 金属ハンダ
45 低反射光学膜
51 第一エッチングマスク（SiN等）
52 第二および Zまたは第三エッチングマスク (金属フッ化物マスク）
発明を実施するための最良の形態
本明細書において、「積層」または「重なる」の表現は、もの同士が直接接触してい る状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくても 、一方を他方に投影した際に空間的に重なる状態をも指す場合がある。また、「〜の 上 (〜の下)」の表現も、もの同士が直接接触して一方が他方の上（下）に配置されて いる状態に加え、本発明の趣旨を逸脱しない限りにおいて、互いに接触していなくて も、一方が他方の上（下）に配置されている状態にも使用する場合がある。さらに、「 〜の後（前、先)」との表現は、ある事象が別の事象の直後（前）に発生する場合にも 、ある事象が別の事象との間に第三の事象を挟んだ後（前)発生する場合にも、どち らにも使用する。また、「接する」の表現は、「物と物が直接的に接触している場合」に カロえて、本発明の趣旨に適合する限りにおいて、「物と物が直接的には接触していな くても、第三の部材を介して間接的に接している場合」、「物と物が直接的に接触して V、る部分と、第三の部材を介して間接的に接して!、る部分が混在して 、る場合」など を指す場合もある。
[0026] さらに、本発明において、「薄膜結晶成長」とは、いわゆる、 MOCVD (Metal Organ icし hemical Vapor Deposition)、 MBE (Molecular Beam Epitaxy)、プフズマ,ンスト MBE、 PLD(Pulsed
Laser Deposition)^ PED(Pulsed Electron Deposition入 VPE(Vapor Phase Epitaxy入 LPE(Liquid
Phase Epitaxy)法等の結晶成長装置内における薄膜層、アモルファス層、微結晶、多 結晶、単結晶、あるいはそれらの積層構造の形成に加えて、その後の薄膜層の熱処 理、プラズマ処理等によるキャリアの活性ィヒ処理等も含めて薄膜結晶成長と記載す る。
[0027] 本発明をパート A〜パート Dに分けて説明する。各パートの記載において、「本発 明」とは、一般にそのパート中に記載された構造または方法に係る発明に加え、他の パートにおいて記載された構造または方法に係る発明も意味する。しかし、文脈より そのパートに記載された構造または方法に係る発明を意味することが明確である場 合、および他のパートの発明と矛盾がある場合には、そのパートで記載された構造ま たは方法に係る発明のみを意味する。
< <パート A> >
このパートで開示される発明は、以下の事項に関する。
[0028] 1. 発光波長に対して透明な基板と、この基板上に形成された複数の発光ユニット を有する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、
主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、 前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されていること
を特徴とする集積型化合物半導体発光装置。
[0029] 2. 前記バッファ層が、薄膜結晶成長により形成された層であることを特徴とする 上記 1記載の発光装置。
[0030] 3. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比 抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 1または 2記載の発光装置。
[0031] 4. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする上 記 1〜3のいずれかに記載の発光装置。
[0032] 5. 前記バッファ層が複数の層の積層構造であることを特徴とする上記 1〜4のい ずれかに記載の発光装置。
[0033] 6. 前記発光ユニット間分離溝の幅力 2〜300 /ζ πιの範囲である上記 1〜5のい ずれかに記載の発光装置。
[0034] 7. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域力 分割されたものであって、この装置間分離溝が、前記バッファ層の途中 まで形成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0035] 8. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域カゝら分割されたものであって、この装置間分離溝が、前記基板まで達して形 成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0036] 9. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域力 分割されたものであって、この装置間分離溝が、前記基板の一部を除 去して形成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0037] 10. 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、前記発光 装置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造 および第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取 り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対 側の一部を覆っている絶縁層を有することを特徴とする上記 1〜9のいずれかに記載 の発光装置。
[0038] 11. 前記絶縁層が、前記装置間分離溝の側面に露出した層のすべてを被覆して いることを特徴とする上記 10記載の発光装置。
[0039] 12. 前記スクライブ領域として、前記装置間分離溝内の溝底面に、前記絶縁層で 覆われて 、な 、領域が設けられて 、る上記 11記載の発光装置。
[0040] 13. 前記絶縁層が、前記装置間分離溝内の前記溝底面には形成されておらず、 かつ前記装置間分離溝の側面に露出した層のうち、前記溝底面側から導電性を有 さな 、層の少なくとも一部までには形成されて 、な 、ことを特徴とする上記 10記載の 発光装置。
[0041] 14. 前記薄膜結晶成長層が、 V族として窒素原子を含む ΠΙ— V族化合物半導体 力もなることを特徴とする上記 1〜13のいずれかに記載の発光装置。
[0042] 15. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数を B、量子 井戸層の数を Wで表したとき、 Bと Wが、
B=W+ 1
を満たすことを特徴とする上記 1〜14のいずれかに記載の発光装置。
[0043] 16. 前記基板が、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGa
2 4
Oおよび MgO力もなる群より選ばれることを特徴とする上記 1〜15のいずれかに記
3
載の発光装置。
[0044] 17. 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする上記 10〜 13のいずれかに記載の発光装置。
[0045] 18. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光 装置の発光波長の光が前記バッファ層で反射される反射率を R2で表し、前記絶縁 層に前記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光 が前記絶縁層で反射される反射率を R12、前記絶縁層に第一導電型半導体層側か ら垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率を R11、前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波 長の光が前記絶縁層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12 (式 2) R2<R11
(式 3) R2<Rlq
のすベての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記
10〜 13および 17の!、ずれかに記載の発光装置。
[0046] 19. 前記基板の光取り出し側の表面が平坦でないことを特徴とする上記 1〜18の
V、ずれかに記載の発光装置。
[0047] 20. 前記バッファ層から基板側に垂直入射する当該発光装置の発光波長の光が 基板で反射される反射率を R3、前記基板から光取り出し側の空間に垂直入射する 当該発光装置の発光波長の光が空間との界面で反射される反射率を R4で表したと さ、
R4<R3
を満たすように基板の光取り出し側に低反射光学膜を有することを特徴とする上記 1
〜 19のいずれかに記載の発光装置。
[0048] 21. 第一導電型が n型であり、第二導電型力 ¾型であることを特徴とする上記 1〜
20の 、ずれかに記載の発光装置。
[0049] 22. 前記第一導電型側電極および前記第二導電型側電極が、ハンダによって金 属面を有するサブマウントに接合されていることを特徴とする上記 1〜21のいずれか に記載の発光装置。
[0050] 23. 複数の発光ユニットを同一基板上に有する集積型化合物半導体発光装置の 製造方法であって、
発光波長に対して透明な基板上に、バッファ層を成膜する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶成長層を成 膜する工程と、
前記第二導電型半導体層の表面に第二導電型電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、 前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型 電極を形成する工程と、 前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶成長層表面力 前記バッファ層の界面まで、または前記 薄膜結晶成長層表面から前記バッファ層の一部までを除去する第二エッチング工程 と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[0051] 24. 前記バッファ層の成膜工程を、前記薄膜結晶成長層の成膜工程の一部とし て、かつ前記第一導電型半導体層の形成に先立って行うことを特徴とする上記 23記 載の方法。
[0052] 25. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の 比抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 23または 24記載の方法。
[0053] 26. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする 上記 23〜25の!、ずれかに記載の方法。
[0054] 27. 前記バッファ層を、複数の層の積層構造として成膜することを特徴とする上記
23〜26の!、ずれかに記載の方法。
[0055] 28. 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行 い、前記薄膜結晶成長層表面から前記バッファ層の界面まで、または前記薄膜結晶 成長層表面力 前記バッファ層の一部を除去するまでエッチングを行うことを特徴と する上記 23〜27の!ヽずれかに記載の方法。
[0056] 29. 前記第三エッチング工程において、前記基板表面に達するまでエッチングを 行うことを特徴とする上記 23〜27のいずれかに記載の方法。
[0057] 30. 前記第三エッチング工程において、前記基板の一部も除去するようにエッチ ングを行うことを特徴とする上記 23〜27のいずれかに記載の方法。
[0058] 31. 前記第二および第三エッチング工程力 CI、 BC1、 SiCl、 CC1およびそれ
2 3 4 4 らの 2種以上の組み合わせ力もなる群より選ばれるガス種を用いたドライエッチングで 行われることを特徴とする上記 23〜30のいずれかに記載の方法。 [0059] 32. エッチングマスクとして、パターユングされた金属フッ化物層を用いることを特 徴とする上記 31記載の方法。
[0060] 33. 前記金属フッ化物層が、 SrF、 A1F、 MgF、 BaF、 CaFおよびそれらの
2 3 2 2 2
組み合わせ力もなる群より選ばれることを特徴とする上記 32記載の方法。
[0061] 34. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行!ヽ、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程を有することを特徴とする上記 23〜33 のいずれかに記載の方法。
[0062] 35. 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われる ことを特徴とする上記 34記載の方法。
[0063] 36. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領 域を形成する工程
を有することを特徴とする上記 23〜27のいずれかに記載の方法。
[0064] 37. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離 溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と を有することを特徴とする上記 23〜27のいずれかに記載の方法。
[0065] 38. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで 、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 36記載の方法。
[0066] 39. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで 、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 37記載の方法。
[0067] 40. さらに、複数の発光装置に分離する工程と、前記第一導電型電極および第 二導電型電極を、サブマウント上の金属層に接合する工程とを有することを特徴とす る上記 23〜39記載の方法。
[0068] 41. 前記接合をノ、ンダで行うことを特徴とする上記 40記載の方法。
[0069] このパートで開示される発明によれば、大面積の面光源的発光に適した構造を有 する集積型化合物半導体発光装置およびその製造方法を提供することができる。
[0070] 特に、発光装置の面積が数 cm2を越える場合であっても、発光強度の均一性の高 い面的な青色または紫外発光が可能である。また、このパートで開示される発明は、 フリップチップ型であって、サブマウントに搭載できるために、十分な放熱性と高い光 取出し効率を確保することができる。
[0071] このパートで開示される発明では、発光ユニット間分離溝が、ノ ッファ層を含めた全 ての層が除去されて形成されているのではないので、隣接発光ユニット同士を、電気 的には分離しながら近接させることができる。そのため、集積密度の向上および面光 源的発光に非常に有利である。また、 1箇所の劣化が、装置全体に影響を及ぶこと がないので信頼性の観点でも優れる。さらに、発光ユニット間に共通する、電気的に 十分高抵抗なバッファ層の一部まで発光ユニット間分離溝を形成するだけでよいた め、基板に到達するほど深くエッチングしなければならな 、などの制約を考慮するこ となしに、十分に厚いバッファ層を用いることも可能であって、このために発光素子部 分の結晶性をより良好にすることも可能で、発光装置の高出力化の観点で望ましい。 また、エッチング時間も短時間ですむなどの観点でも望ま 、。 [0072] 〔パート Aの発明の実施形態の説明〕
以下、このパートに係る発明をさらに詳細に説明する。
[0073] 図 1 1に、このパートで開示される発明の集積型化合物半導体発光装置 (以下、 単に発光装置という）の 1例を示す。また、図 1 1の発光装置の構造を詳細に説明 するために、作製途中の形状を示す図 1—2も参照しながら説明する。ここでは、図 1 —1、図 1—2に示すように、 3つの発光ユニット 11によって 1つの発光装置 10を構成 する例を示しているが、集積の個数は特に限定はなぐ提供される一つの基板内で 適宜個数を設定可能である。例えば 2個でもよぐまた、 500個を越える個数を集積し てもかまわない。ここで、好ましくは 25〜200個であり、また 2次元的に配列されてい ることも好まし 、。
[0074] このパートで開示される発明において、 1つの発光ユニットは、図に示すように基板 21上に、少なくとも、第一導電型クラッド層 24を含む第一導電型半導体層、第二導 電型クラッド層 26を含む第二導電型半導体層、および前記第一および第二導電型 半導体層の間に挟まれた活性層構造 25を有する化合物半導体薄膜結晶成長層、 第二導電型側電極 27、並びに第一導電型側電極 28を有する。図のように発光ュニ ット間分離溝 12は、集積型化合物半導体発光装置 10内の発光ユニット 11を区画し ているが、基板 21およびバッファ層 22は、発光ユニット間に共通して設けられている
[0075] この例では、第二導電型クラッド層 26の表面の一部に、第二導電型側電極 27が配 置され、第二導電型クラッド層 26と第二導電型側電極 27の接触している部分が第二 電流注入領域 35となっている。また、第二導電型クラッド層、活性層構造の一部、第 一導電型クラッド層の一部が除去された構成となっており、除去した箇所に露出する 第一導電型クラッド層 24に接して、第一導電型側電極 28が配置されることで、第二 導電型側電極 27と第一導電型側電極 28が、基板に対して同じ側に配置されるよう に構成されている。
[0076] このパートで開示される発明では、発光ユニット 11は、互いに発光ユニット間分離 溝 12により電気的には分離されている。即ち、発光ユニット間分離溝 12は、薄膜結 晶成長層中の導電性の高い層を分断しており、少なくともバッファ層 22まで、好ましく は図 1—1に示すようにバッファ層の途中まで除去されているために、発光ユニット間 で実質的な電気的結合はない。詳細は後述するが、バッファ層のうちで少なくとも第 一導電型半導体層（図では第一導電型クラッド層 24)に直接接触している部分は実 質的に絶縁性である。尚、このパートで開示される発明において、 1つの発光ユニット 内の発光ポイント (独立した発光部）は 1つである。
[0077] また、このパートで開示される発明では、発光ユニット間分離溝の幅が、好ましくは 2 〜300 μ m、さらに好ましくは 5〜50 μ m、最も好ましくは 8〜 15 μ mである。このノ ートで開示される発明では、特に後述する製造方法とあいまって、発光ユニット間分 離溝の幅を短くすることが可能であり、面光源に適した集積ィ匕が可能になる。
[0078] さらにこのパートで開示される発明では、その上に形成される素子構造を電気的に 構成する層 (pn接合や pin接合、金属 ·半導体接合等を形成)の結晶性をより良好に するために、バッファ層の全厚みは、好ましくは4〜20 111、さらに好ましくは 4. 5〜 10 μ m、最も好ましくは 5〜8 μ mである。
[0079] 図 1 2には、同一基板上に、中央の発光装置 10に隣接する別の発光装置も一部 図示されており、それぞれの発光装置 10は、装置間分離溝 13によって分離されてい る。装置間分離溝 13の中のスクライブ領域 14で、スクライブしブレーキングして、各 発光装置を分離して、サブマウント 40上の金属面 41に、金属ハンダ 42を介して第二 導電型電極 27および第一導電型電極 28をそれぞれ接続して、図 1 1に示すような 発光装置が得られる。
[0080] 装置間分離溝は、この例では、基板に達するまで薄膜結晶成長層を除去して形成 されており、好ましい形態の 1つである。しかし、装置間分離溝が、バッファ層の途中 まで形成されている形態も好ましぐまた、基板の一部を除去して形成されている形 態も可能である。これらの場合のいずれも、ノ ッファ層よりも活性層構造側にある導電 性の高い層の側壁に絶縁層を容易に形成できる。いずれの場合も、装置分離溝内 のスクライブ領域にて分割して、 1つ 1つの発光装置に分離される。
[0081] このパートで開示される発明の発光装置では、絶縁層 30は、薄膜結晶成長層 22 〜26の表面、側壁等を含んだ露出部分の大部分を覆っているが、図 1—1の発光装 置の側壁部分、即ち発光装置が分離されて!、ない図 1 2の状態における装置間分 離溝 13中の絶縁層形状は、いくつかの形態が可能である。いずれの形態において も、発光装置を分離する前に、発光装置を区画する装置間分離溝 13中に、絶縁層 が存在しない部分が存在することが好ましい。そして、絶縁膜が存在しない部分から 、発光装置間を分離することが好ましい。その結果、このパートで開示される発明の 発光装置の好ましい形状では、側壁を覆う絶縁層が、発光装置の端まで達していな い。絶縁層の好ましい形態の具体例を次に示す。
[0082] このパートで開示される発明の 1形態においては、図 1 2に示すように、絶縁層 30 が装置間分離溝 13の溝内の表面の全てを覆うのではなぐ基板面 (即ち、溝底面)と 接して 、る部分に絶縁層 30が形成されて 、な 、スクライブ領域 14が形成されて 、る 。このため装置間分離の際に薄膜結晶成長層にダメージを与えることがなぐまた絶 縁層の剥がれ等が生じないので好ましい。その結果得られる発光装置では、図 1—1 の A部分に示すように、絶縁層 30が基板末端まで達していない。この形状ができて いる装置では、絶縁層の剥がれがないことが保証される結果、仮にハンダの回り込み 力 Sあっても、発光装置の機能が損なわれることがなく信頼性の高い装置となる。
[0083] また、このパートで開示される発明の異なる形態においては、図 1 4に示すように 、絶縁層 30が基板面 (即ち、溝底面)と基板に近接する溝側壁部分で形成されてい ない絶縁層非形成部分 15が存在する。この構造も、装置間分離の際に絶縁層の剥 がれ等が生じないので好ましい。得られる発光装置では、図 1—3の B部分に示すよ うに、絶縁層 30が基板面まで達していない絶縁層非形成部分 15が存在する。この 図では、バッファ層 22の壁面の一部までが露出している力 露出している部分は、ド 一ビングされて 、な 、アンドープ層であることが好まし 、。この形状ができて 、る装置 では、絶縁層の剥がれがないことが保証され、また露出しているのが絶縁性の高い 材料であれば、図 1—1の形態の発光装置と同じく信頼性の高い装置となる。また、 基板の一部までエッチングして装置間分離溝を形成した場合には、溝の壁面のうち 、基板部分のみが露出し、ノッファ層が絶縁層で被覆されている場合がある。
[0084] また、装置間分離溝が、バッファ層の途中まで形成されている場合には、次のような 形状の発光装置が得られる。例えば図 1 17および図 1 18に示すように、発光装 置端までバッファ層 22が存在し、バッファ層には、装置間分離溝の底面に基づく段 差が存在しており、ノ ッファ層の側壁は、絶縁層で覆われていない部分 (装置端部分 )と、発光装置端力も内側に入った側壁部分 (装置間分離溝の側壁)とを有する。バッ ファ層 22の端は、図 1— 17および図 1— 18では、基板端面と一致している力 分離 方法によっては、基板 21より内側に入ることも、基板 21より外側に出ることもある。絶 縁層 30は、図 1— 17の例では、図 1— 17中に C部分で示すように、バッファ層 22の 端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆し ている。これは、図 1—1および図 1—2において、装置間分離溝をバッファ層 22の途 中でとめた形態に対応する。また、図 1 18の例は、図 1 3および図 1 4において 、装置間分離溝をバッファ層 22の途中で止めた形態に対応し、図 1— 18の D部分に 示すように、発光装置端力 内側に入った側壁部分 (装置間分離溝の側壁)のうち、 主たる光取り出し方向側に絶縁層で覆われて 、な 、部分が存在する。
[0085] また、装置間分離溝の深さは、バッファ層の途中の任意の位置に設定することが可 能である。図 1— 17および図 1— 18において、装置間分離溝の深さを変更した例を 、それぞれ図 1— 19および図 1— 20に示す。図 1 19中の E部分、図 1— 20中の F 部分の形状は、それぞれ図 1—17の C部分、図 1— 18の D部分と同じである。
[0086] これらの例のように、装置間分離溝が、ノ ッファ層の途中まで形成されている場合 にも、側壁を覆う絶縁層が、発光装置の端まで達していない形状ができている装置は 、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料 で構成することにより、図 1 1、図 1 3の形態の発光装置と同じく信頼性の高い装 置となる。
[0087] さらに、本発明の発光装置では、絶縁層 30が図 1—1のように、第一導電型側電極 28の主たる光取り出し方向側の一部に接していること、即ち、第一導電型側電極 28 と第一導電型半導体層（図では第一導電型クラッド層 24)とのコンタ外部分の周囲 に絶縁層が介在している部分があること、および第二導電型側電極 27の主たる光取 り出し方向と反対側の一部を覆っていること、即ち、第二導電型側電極 27と第二導 電型半導体層（図では第二導電型クラッド層 26)の間には絶縁層が存在せずに第二 導電型側電極 27の周囲に被覆している部分があることが好ましい。この形態は、第 二導電型側電極 27が形成された後に絶縁層 30が形成され、絶縁層 30が形成され た後に第一導電型側電極 28が形成されたことを意味する。このような順序による製 造方法は、後述するが、第二導電型クラッド層 26等の第二導電型半導体層にダメー ジが少なぐまた第一導電型側電極のダメージが少ないために、高効率の発光装置 が得られる。即ち、このような構造を有する発光装置は、高効率を示すことを意味す る。
[0088] さらに、第二導電型側電極 27の大きさは、第二電流注入領域 35と同じであるが、 第二導電型側電極の露出面 37 (第二導電型側電極露出部分)は、第二電流注入領 域 35の大きさよりも小さいことが好ましい。さらに、第一導電型クラッド層 24の表面を 覆う絶縁層 30の一部に、第一導電型側電極 28が第一導電型クラッド層 24と接触す るための開口が設けられ、それが、第一電流注入領域 36となる。第一導電型側電極 28の面積を、第一電流注入領域よりも大きくすることが好ま 、。
[0089] また、第二導電型側電極と第一導電型側電極は、空間的に重なりを有さないことも 望ましい。
[0090] 以下に、装置を構成する各部材と構造についてさらに詳細に説明する。
[0091] <基板 >
基板 21は、光学的に素子の発光波長に対しておおよそ透明であれば、材料等は 特に限定されない。ここでおおよそ透明とは、発光波長に対する吸収が無いか、ある いは、吸収が存在しても、その基板の吸収によって光出力が 50%以上低減しないも のである。
[0092] 基板は、電気的には絶縁性基板であることが好ま U、。これは、フリップチップマウ ントをした際に、たとえハンダ材などが基板周辺に付着しても、発光装置への電流注 入には影響を与えないからである。具体的な材料としては、例えば InAlGaN系発光 材料または InAlBGaN系材料をその上に薄膜結晶成長させるためは、サファイア、 S iC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGaO、および MgOから選ばれることが
2 4 3
望ましぐ特にサファイア、 GaN、 ZnO基板が好ましい。特に GaN基板を用いる際に は、その Siのドーピング濃度はアンドープ基板を用いる場合には、 3 X 1017cm_3の S i濃度以下が望ましぐさらに望ましくは 1 X 1017cm_3以下であることが、電気抵抗の 観点と結晶性の観点力 が望ま 、。 [0093] このパートで開示される発明で使用される基板は、いわゆる面指数によって完全に 確定されるジャスト基板だけではなぐ薄膜結晶成長の際の結晶性を制御する観点 から、いわゆるオフ基板（miss oriented substrate)であることもできる。オフ基板 は、ステップフローモードでの良好な結晶成長を促進する効果を有するため、素子の モフォロジ改善にも効果があり、基板として広く使用される。たとえば、サファイアの c +面基板を InAlGaN系材料の結晶成長用基板として使用する際には、 m+方向に 0. 2度程度傾いた面を使用することが好ましい。オフ基板としては、 0. 1〜0. 2度程 度の微傾斜を持つものが広く一般的に用いられる力 サファイア上に形成された InA IGaN系材料にぉ 、ては、活性層構造内の発光ポイントである量子井戸層にかかる 圧電効果による電界を打ち消すために、比較的大きなオフ角度をつけることも可能で ある。
[0094] 基板は、 MOCVDや MBE等の結晶成長技術を利用して集積型化合物半導体発 光装置を製造するために、あら力じめ化学エッチングや熱処理等を施してぉ 、てもよ い。また、後述するバッファ層との関係で、意図的に凹凸をつけた基板に加工してお き、これによつて、薄膜結晶成長層と基板との界面で発生する貫通転移を発光素子 あるいは、後述する発光ユニットの活性層近傍に導入しな 、ようにすることも可能であ る。
[0095] 基板の厚みとしては、このパートで開示される発明の 1形態においては、装置作成 初期においては、通常 250〜700 /ζ πι程度のものであり、半導体発光装置の結晶成 長、素子作製プロセスにおける機械的強度が確保されるようにしておくのが普通であ る。これを用いて薄膜結晶成長層を成長した後に、各々の素子に分離しやすくする ために、適宜、研磨工程によってプロセス途中で薄くし、最終的に発光装置としては 100 μ m厚程度以下となっていることが望ましい。また、通常 30 μ m以上の厚みであ る。
[0096] さらにこのパートで開示される発明の異なる形態では、基板の厚さは、従来とは異 なり厚いものでもよく、 350 μ m程度、さらには 400 μ m、または 500 μ m程度の厚み があってもよい。
[0097] さらに、基板の主たる光取り出し方向の面に、いわゆる低反射コーティング層あるい は低反射光学膜が形成されていることが望ましい。基板一空気界面の屈折率差によ る反射を抑制し、高出力化、素子の高効率ィ匕を図ることができる。ここでバッファ層か ら基板側に垂直入射する当該発光装置の発光波長の光が基板で反射される反射率 を R3、基板から光取り出し側の空間に垂直入射する当該発光装置の発光波長の光 が空間との界面で反射される反射率を R4で表したとき、基板の光取り出し側に、素 子の発光波長に対する反射率 R4が R4が R4<R3を満たすような低反射光学膜を有 することが望ましい。たとえば基板がサファイアである場合には、低反射コーティング 膜として MgF等を用いることが望ましい。発光波長における基板の屈折率 nに対し
2 s て、低反射コーティング膜の屈折率力 fnに近いことが望ましいので、サファイアの s
屈折率の平方根に対して、 MgFの屈折率が近いからである。
2
[0098] このパートで開示される発明においては、基板の主たる光取り出し方向の面力 平 坦でな 、面または粗面であることも好ま 、。これにより量子井戸層内で発光した光 を高効率で取り出すことが可能になり、素子の高出力化、高効率化の観点で望まし い。また、素子の発光波長をえ（nm)とすると、その粗面の程度は、平均粗さ Ra (nm )が
λ /5 (nm) <Ra (nm) < 10 Χ λ (nm)
を満たすことが望ましぐ
λ /2 (nm) < Ra (nm) < 2 X λ (nm)
を満たすことがより望ましい。
[0099] くノッファ層〉
バッファ層 22は、基板上に薄膜結晶成長する上で、転移の抑制、基板結晶の不完 全性の緩和、基板結晶と所望の薄膜結晶成長層との各種の相互不整合の軽減など
、主に薄膜結晶成長のための目的のために形成される。さらに、発光ユニット間分離 溝をバッファ層の途中までで止められる程度の厚さと、発光ユニット間の電気的分離 ができる程度の絶縁性が必要である。
[0100] ノ ッファ層は、薄膜結晶成長で成膜され、このパートで開示される発明で望ましい 形態である InAlGaN系材料、 InAlBGaN系材料、 InGaN系材料、 AlGaN系材料、
GaN系材料などを基板上に異種基板上に薄膜結晶成長する際には、必ずしも基板 との格子定数のマッチングが確保されないので、ノ ッファ層は特に重要である。たと えば、薄膜結晶成長層を有機金属気相成長法 (MOVPE法)で成長する際には、 6 00°C近傍の低温成長 A1N層をバッファ層に用いたり、あるいは 500°C近傍で形成し た低温成長 GaN層を用いたりすることも出来る。また、 800°Cから 1000°C程度の高 温で成長した A1N、 GaN、 AlGaN、 InAlGaN, InAlBGaNなども使用可能である。 これらの層は一般に薄く 5〜40nm程度である。
[0101] ノ ッファ層 22は必ずしも単一の層である必要はなぐ低温で成長した GaNバッファ 層の上に、結晶性をより改善するために、ドーピングを施さない 1000°C程度の温度 で成長した GaN層を数/ z m程度有するようにしても力まわない。実際には、このような 厚膜バッファ層を有することが普通であって、その厚みは 0. 5〜7 /ζ πι程度である。こ のパートで開示される発明においては、バッファ層は、化合物半導体発光装置内の 発光ユニット間に共通して存在することから、ドーピングされた層を有さないことが望 ましい。しかし、ノ ッファ層内に結晶性等の観点でドーピングされた層を有するように する際には、ドーピング層を成長した後に、さらにアンド一プ層を形成し、発光ュ-ッ ト間の電気的絶縁が完全に確保できるようにすることが必須である。また、バッファ層 内にドーピング層とアンド一プ層を積層して形成することも可能である。
[0102] 特に好ましい形態では、基板に接して 350°C〜650°C未満程度の低温で薄膜結 晶成長させた低温バッファ層と、 650°C〜1050°C程度の高温で薄膜結晶成長させ た高温バッファ層の 2層構造のものである。
[0103] さらに、バッファ層の全厚は、好ましくは 4〜20 μ m、さらに好ましくは 4. 5〜10 μ m、最も好ましくは 5〜8 mであって、厚膜バッファ層は、その上に形成される発光 ユニットの主要層となる薄膜結晶層の品質が向上するために好ましい。
[0104] また、バッファ層の形成に関しては、いわゆるマイクロチャネルエピタキシーの一種 である横方向成長技術 (ELO)も使用可能であり、これによつてサファイア等の基板と InAlGaN系材料の間で発生する貫通転移の密度を大幅に低減することも可能であ る。さらに基板の表面に凹凸の加工を施したような加工基板を使用する際にも、横方 向成長をさせる際に転位の一部を消滅させることが可能であって、このような基板と ノ ッファ層の組み合わせをこのパートで開示される発明に適応する事は好ましい。さ らに、この際には基板上に形成された凹凸によって光取り出し効率が向上する効果 もあって、好ましい。
[0105] 本発明においては、ノ ッファ層は、各発光ユニットに共通して存在するため、各発 光ユニット間の電気的絶縁を阻害しな 、ように材料選択をすることが必須である。もし
、例えば発光装置内のすべての発光ユニットが電気的に結合しているとすると、発光 ユニット (一対の pn接合)の 1つが劣化した際に、その影響は劣化した発光ユニットの 光度低下にとどまらずに、集積型化合物半導体発光装置内全体の電流注入経路の 変化として現れる。そのため、 1発光ユニットの劣化が発光装置の特性変動として大 きく現れてしまう。本発明においては、ノ ッファ層は、各発光ユニット間の電気的絶縁 を確保できるように材料選択をすることが極めて好まし ヽ。電気的に絶縁されて 、るこ とで、駆動中にある発光ユニットが劣化したとしても、その劣化は、発光ユニット 1つの 問題で済む。
[0106] ここで、バッファ層は、 1つの発光ユニットにおける劣化等の変化が他のユニットに 影響を及ぼさない程度に実質的に絶縁性を有していればよぐ例えば層全体の比抵 抗 （0 ' «11)が0. 5 ( Ω -cm)以上であることが好ましい。さらに好ましくは、 1. 0 ( oc
Ω -cm)以上であり、さらに好ましくは 1. 5 ( Ω 'cm)以上、最も好ましくは 5 ( Ω 'cm) 以上である。比抵抗が高いためには、ノ ッファ層はアンドープであることが望ましいが 、ノッファ層が複数の層力もなる場合などにおいては、一部ドーピングされている層 があっても、これがアンドープ層の間にあり、発光ユニット間が電気的に結合していな いのであれば問題はない。この場合、第一導電型半導体層（例えば第一導電型クラ ッド層）に隣接する層が上記の比抵抗を有して ヽればよ ヽ。
[0107] また、バッファ層は装置間分離溝の露出部分になってもよい。露出する部分は、特 にアンドープ部分であることが好ましぐ装置組み立て時のハンダ等による絶縁不良 を抑制することができる。
[0108] <第一導電型半導体層および第一導電型クラッド層 >
本発明の代表的形態では、図 1—1に示すようにバッファ層 22に接して、発光ュ- ット間で分断された第一導電型クラッド層 24が存在する。第一導電型クラッド層 24は 、後述する活性層構造 25に対して、後述する第二導電型クラッド層 26と共に機能し て、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフローも抑制し、量 子井戸層における発光を高効率で実現するための機能を有している。また、あわせ て活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層における発光を高効 率で実現するための機能を有している。第一導電型半導体層は、上記のクラッド機 能を有する層にカ卩えて、コンタクト層のように装置の機能向上のため、または製造上 の理由により、第一導電型にドープされた層を含むものである。広義には、第一導電 型半導体層の全体を第一導電型クラッド層と考えてもよぐその場合にはコンタ外層 等は、第一導電型クラッド層の一部と見ることもできる。
[0109] 一般的に第一導電型クラッド層は、後述する活性層構造の平均屈折率より小さな 屈折率を有する材料で、かつ、後述する活性層構造の平均的なバンドギャップよりも 大きな材料で構成されることが好ましい。さらに、第一導電型クラッド層は、活性層構 造内の特にノリア層との関係において、いわゆるタイプ I型のバンドラインナップとなる 材料で構成されるのが一般的である。このような指針の元で、第一導電型クラッド層 材料としては、所望の発光波長を実現するために準備される基板、ノ ッファ層、活性 層構造等に鑑みて、適宜選択することができる。
[0110] 例えば、基板として C +面サファイアを使用し、ノッファ層として低温成長した GaN と高温成長したアンドープ GaNの積層構造を使用する場合には、第一導電型クラッ ド層として GaN系材料、 AlGaN系材料、 AlGalnN系材料、 InAlBGaN系材料、もし くはその多層構造を用いることができる。
[0111] 第一導電型クラッド層のキャリア濃度としては、下限としては 1 X 1017cm_3以上が 好ましぐ 5 X 1017cm_3以上がより好ましぐ 1 X 1018cm_3以上が最も好ましい。上 限としては 5 X 1019cm_3以下が好ましぐ l X 1019cm_3以下がより好ましぐ 7 X 1018 cm—3以下が最も好ましい。また、ここでは、第一導電型が n型の場合、ドーパントとし ては、 Siが最も望ましい。
[0112] 第一導電型クラッド層の構造は、図 1 1の一例では単一の層からなる第一導電型 クラッド層を示す力 第一導電型クラッド層は、 2層以上の層力 なるものであってもよ い。この場合には、たとえば GaN系材料と AlGaN系材料、 InAlGaN系材料、 ΙηΑΙΒ GaN系材料を使用することも可能である。また第一導電型クラッド層の全体を異種材 料の積層構造として超格子構造とすることもできる。さらに、第一導電型クラッド層内 にお 、て、前述のキャリア濃度を変化させることも可能である。
[0113] 第一導電型クラッド層の第一導電型側電極と接触して!/、る部分にぉ 、ては、そのキ ャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。
[0114] 第一導電型クラッド層の一部はエッチングされており、かつ、第一導電型クラッド層 の露出した側壁、エッチングされた部分などは、後述する第一導電型側電極との接 触を実現する第一電流注入領域を除 、て、すべて絶縁層で覆われて!/、る構造が望 ましい。
[0115] 第一導電型クラッド層に加えて、第一導電型半導体層として、必要によりさらに異な る層力 S存在してもよい。例えば、電極との接続部にキャリアの注入を容易にするため のコンタクト層が含まれていてもよい。また、各層を、組成または形成条件等の異なる 複数の層に分けて構成してもよ 、。
[0116] <活性層構造 >
第一導電型クラッド層 24の上には、活性層構造 25が形成されている。活性層構造 とは、前述の第一導電型クラッド層と、後述する第二導電型クラッド層から注入される 、電子と正孔 (あるいは正孔と電子）が再結合して発光する層である量子井戸層を含 み、かつ、量子井戸層に隣接して配置される、あるいは、量子井戸層とクラッド層間に 配置されるバリア層をも含む構造を指す。ここで、本発明のひとつの目的である高出 力化、高効率ィ匕を実現するためには、活性層構造中の量子井戸層の層数を W、バリ ァ層の層数を Bとすると、 B=W+ 1を満たすことが望ましい。すなわち、クラッド層と 活性層構造の全体の層の関係は、「第一導電型クラッド層、活性層構造、第二導電 型クラッド層」と形成され、活性層構造は、「バリア層、量子井戸層、バリア層」、あるい は、「バリア層、量子井戸層、バリア層、量子井戸層、バリア層」のように形成されるこ と力 高出力化のために望ましい。図 1 5に、 5層の量子井戸層と、 6層のバリア層 が積層された構造を模式的に示す。
[0117] ここで、量子井戸層においては量子サイズ効果を発現させて、発光効率を高めるた めに、その層厚はド 'ブロイ波長と同程度にうすい層である。このため、高出力化を実 現するためには、単層の量子井戸層のみではなぐ複数の量子井戸層を設けてこれ を分離して活性層構造とすることが望ましい。この際に各量子井戸層間の結合を制 御しつつ分離する層がノ リア層である。また、バリア層は、クラッド層と量子井戸層の 分離のためにも存在することが望ましい。たとえば、クラッド層が AlGaN力もなり、量 子井戸層が InGaN力もなる場合には、この間に GaN力もなるバリア層が存在する形 態が望ま 、。これは結晶成長の最適温度が異なる場合の変更も容易にできるので 、薄膜結晶成長の観点力もも望ましい。また、クラッド層力 最もバンドギャップの広い InAlGaNからなり、量子井戸層が最もバンドギャップの狭 、InAlGaNからなる場合 は、バリア層にその中間のバンドギャップを有する InAlGaNを用いることも可能であ る。さらに、一般にクラッド層と量子井戸層との間のバンドギャップの差は、バリア層と 量子井戸層の間のバンドギャップの差よりも大きぐ量子井戸層へのキャリアの注入 効率を考えても、量子井戸層はクラッド層に直接隣接しな ヽことが望ま ヽ。
[0118] 量子井戸層は意図的なドーピングは実施しないほうが望ましい。一方、ノリア層に は、ドーピングを施して、系全体の抵抗を下げるなどのことを実施するのが望ましい。 特に、ノリア層には n型のドーパント、特に Siをドーピングするのが望ましい。これは、 p型のドーパントである Mgはデバイス内では拡散しやすぐ高出力動作時において は、 Mgの拡散を抑制することが重要となる。このために、 Siは有効であって、ノリア 層には Siがドーピングされて 、ることが望ま U、。但し量子井戸層とバリア層との界面 にお 、ては、ド ビングを実施しな 、ほうが望まし!/、。
[0119] 1つの素子の活性層構造側壁は、図 1—1に示される通り、絶縁層 30で覆われてい ることが望ましい。このようにすると、このパートで開示される発明で作製された素子を フリップボンドする際には、活性層構造の側壁におけるハンダ等による短絡が発生し ない利点がある。
[0120] 本発明においては、各発光ユニット内の量子井戸層から発せされる光は、ほぼ同じ 発光スペクトルを有することが望ましい。これは、化合物半導体発光装置として、面光 源的で、かつ、均一な発光を実現するためである。
[0121] <第二導電型半導体層および第二導電型クラッド層 >
第二導電型クラッド層 26は、前述の活性層構造 25に対して、前述の第一導電型ク ラッド層 24と共に、キャリアを効率よく注入し、かつ、活性層構造からのオーバーフロ 一も抑制し、量子井戸層における発光を高効率で実現するための機能を有している 。また、あわせて活性層構造近傍への光の閉じ込めにも寄与し、量子井戸層におけ る発光を高効率で実現するための機能を有している。第二導電型半導体層は、上記 のクラッド機能を有する層にカ卩えて、コンタクト層のように装置の機能向上のため、ま たは製造上の理由により、第二導電型にドープされた層を含むものである。広義には 、第二導電型半導体層の全体を第二導電型クラッド層と考えてもよぐその場合には コンタクト層等は、第二導電型クラッド層の一部と見ることもできる。
[0122] 一般的に第二導電型クラッド層は、前述の活性層構造の平均屈折率より小さな屈 折率を有する材料で、かつ、前述の活性層構造の平均的なバンドギャップよりも大き な材料で構成される。さら〖こ、第二導電型クラッド層は、活性層構造内の特にノリア 層との関係において、いわゆるタイプ I型のバンドラインナップとなる材料で構成され るのが一般的である。このような指針の元で、第二導電型クラッド層材料としては、所 望の発光波長を実現するために準備される基板、ノ ッファ層、活性層構造等に鑑み て、適宜選択することができる。例えば、基板として C +面サファイアを使用し、ノ ッフ ァ層として GaNを使用する場合には、第二導電型クラッド層として GaN系材料、 A1G aN系材料、 AlGalnN系材料、 AlGaBInN系材料等を用いることができる。また、上 記材料の積層構造であっても力まわない。また、第一導電型クラッド層と第二導電型 クラッド層は同じ材料で構成することも可能である。
[0123] 第二導電型クラッド層のキャリア濃度としては、下限としては 1 X 1017cm_3以上が 好ましぐ 4 X 1017cm_3以上がより好ましぐ 5 X 1017cm_3以上がさらに好ましく 7 X 1017cm_3以上が最も好ましい。上限としては 7 X 1018cm_3以下が好ましぐ 3 X 101 8cm_3以下がより好ましぐ 2 X 1018cm_3以下が最も好ましい。また、ここでは、第二 導電型が p型の場合ドーパントとしては、 Mgが最も望ま 、。
[0124] 第二導電型クラッド層の構造は、図 1—1の一例では単一の層で形成された例を示 しているが、第二導電型クラッド層は、 2層以上の層力 なるものであってもよい。この 場合には、たとえば GaN系材料と AlGaN系材料を使用することも可能である。また 第二導電型クラッド層の全体を異種材料の積層構造カゝらなる超格子構造とすることも できる。さらに、第二導電型クラッド層内において、前述のキャリア濃度を変化させる ことも可能である。
[0125] 一般に、 GaN系材料にお!、ては n型ドーパントが Siであって、かつ、 p型ドーパント が Mgである場合には、 p型 GaN、 p型 AlGaN、 p型 AlInGaNの結晶性は、 n型 GaN 、 n型 AlGaN、 n型 AlInGaNにはそれぞれ及ばない。このため、素子作製において は、結晶性の劣る p型クラッド層を活性層構造の結晶成長後に実施することが望まし ぐこの観点で、第一導電型が n型で、第二導電型力 ¾型である場合が望ましい。
[0126] また、結晶性の劣る p型クラッド層（これは、望ま U、形態をとつた場合の第二導電 型クラッド層に相当する）の厚みは、ある程度薄いほうが望ましい。これは、フリツプチ ップボンディングを実施するこのパートで開示される発明にお 、ては、基板側が主た る光の取り出し方向となるため、後述する第二導電型側電極側からの光の取り出しを 考慮する必要がなぐ大面積の厚膜電極を形成することが可能である。このため、フ ェイスアップマウントを実施する際のように、第二導電型クラッド層における横方向へ の電流拡散を期待する必要がなぐ第二導電型クラッド層は、ある程度薄くすることが 素子構造からも有利である。但し、極端に薄い場合には、キャリアの注入効率が低下 してしまうため、最適値が存在する。第二導電型クラッド層の厚みは、適宜選択可能 である力 0. 05 m力ら 0. 3 m力望ましく、 0. 1 m力ら 0. 2 m力最も望ましい
[0127] 第二導電型クラッド層の第二導電型側電極と接触している部分においては、そのキ ャリア濃度を意図的に高くして、当該電極との接触抵抗を低減することも可能である。
[0128] 第二導電型クラッド層の露出した側壁は、後述する第二導電型側電極との接触を 実現した第二電流注入領域を除 ヽて、すべて絶縁層で覆われて ヽる構造であること が望ましい。
[0129] さらに、第二導電型クラッド層に加えて、第二導電型半導体層として、必要によりさ らに異なる層が存在してもよい。例えば、電極と接する部分にキャリアの注入を容易 にするためのコンタクト層が含まれていてもよい。また、各層を、組成または形成条件 等の異なる複数の層に分けて構成してもよ 、。
[0130] 尚、本発明の要旨に反しない限り、薄膜結晶層として、必要により上述のカテゴリに 入らな!/、層を形成してもよ 、。 [0131] <第二導電型側電極 >
第二導電型側電極は、第二導電型の窒化物化合物半導体と良好なオーム性接触 を実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における 反射ミラーとなり、また、フリップチップマウントした際に、ハンダ材などによるサブマウ ントなどとの良好な接着を実現するものである。本目的のためには、適宜材料選択が 可能であり、第二導電型側電極は単一の層であっても、複数の層からなる場合でも かまわない。一般には、電極に要請される複数の目的を達するために、複数の層構 成をとるのが普通である。
[0132] また、第二導電型が p型で第二導電型クラッド層の第二導電型側電極側が GaNで ある場合には、第二導電型側電極の構成元素として、 Ni、 Pt、 Pd、 Mo、 Auのいず れかを含むことが望ましい。特に、第二導電型側電極の p側クラッド層側の第一層目 は Niであることが望ましぐ第二導電型側電極の p側クラッド層側と反対側の表面は A uであることが望ましい。これは、 Niの仕事関数の絶対値が大きぐ p型材料にとって 都合がよぐまた、 Auは、後述するプロセスダメージに対する耐性、マウントの都合な どを考えると最表面の材料として好まし 、。
[0133] 第二導電型側電極は、第二導電型のキャリアを注入可能であれば、薄膜結晶成長 層のどの層と接してもよぐ例えば第二導電型側コンタクト層が設けられるときは、そ れに接するように形成される。
[0134] <第一導電型側電極 >
第一導電型側電極は第一導電型の窒化物化合物半導体と良好なオーム性接触を 実現し、かつ、フリップチップマウントをした際には、良好な発光波長帯域における反 射ミラーとなり、また、フリップチップマウントした際に、ハンダ材等によるサブマウント などとの良好な接着を実現するものであって、本目的のためには、適宜材料選択が 可能である。第一導電型側電極は単一の層であっても、複数の層からなる場合でも かまわない。一般には、電極に要請される複数の目的を達するために、複数の層構 成をとるのが普通である。
[0135] 第一導電型が n型であるとすると、 n側電極は、 Ti、 Al、 Moのいずれかから選択さ れる材料、もしくはすべてを構成元素として含むことが望ましい。これは、これらの金 属の仕事関数の絶対値が小さいためである。また、 n側電極の主たる光取り出し方向 とあい対する向きには、 A1が露出するのが普通である。
[0136] 本発明においては、第一導電型側電極は第一電流注入領域の大きさよりも大きな 面積に形成され、かつ、第一導電型側電極と第二導電型側電極は、空間的に重なり を有さないことが望ましい。これは、発光装置をノ、ンダなどでフリップチップマウントし た際に、サブマウントなどとの十分な密着性を確保するに十分な面積を確保しつつ、 第二導電型側電極と第一導電型側電極との間のハンダ材等による意図しない短絡 を防止するのに十分な間隔を確保するために重要である。
[0137] ここで、第一導電型側電極が絶縁層に接している部分の幅の中で、最も狭い部分 の幅は 15 μ m以上であることが望ましい。これはフォトリソグラフィー工程とリフトオフ 法によって形成することが好ましい第一導電型側電極の形成プロセスにおけるマー ジンが必要であるからである。
[0138] 第一導電型側電極は、第一導電型のキャリアを注入可能であれば、薄膜結晶成長 層のどの層と接してもよぐ例えば第一導電型側コンタクト層が設けられるときは、そ れに接するように形成される。
[0139] <絶縁層 >
絶縁層 30は、フリップチップマウントを実施した際に、マウント用のハンダ、導電性 ペースト材等が「第二導電型側電極と第一導電型側電極の間」、「活性層構造などの 薄膜結晶成長層の側壁」、「異なる発光ユニット間のあらゆる場所」に回りこんで、意 図しない短絡が発生しないようにするためのものである。絶縁層は、電気的に絶縁が 確保できる材料であれば、材料は適宜選択することができる。例えば、単層の酸化物 、窒化物、フッ化物等が好ましく、具体的には、 SiO、 AIO、 TiO、 TaO、 HfO、 Z rO、 SiN、 A1N、 A1F、 BaF、 CaF、 SrF、 MgF等から選ばれることが好ましい 。これらは、長期に渡って安定に絶縁性を確保できる。
[0140] 一方、絶縁層 30を絶縁物の多層膜とすることも可能である。これは、誘電体多層膜 となるので、絶縁層内の誘電体の屈折率を適宜調整することによって、発光装置内 で発生した光に対して光学的に比較的高い反射率を有するいわゆる高反射コーティ ングの機能もあわせて発現させることが可能である。たとえば、素子の発光波長の中 心値がえであった場合には、 SiOと TiOをそれぞれ光学厚みで λ Ζ4η (ここで nは 波長 λにおけるそれぞれの材料の屈折率）に積層することなどで高い反射特性を実 現することが可能である。このようにすると、素子をフリップチップボンドした際には、 主たる取り出し方向側への光の取り出し効率を上げることが可能となり素子の高出力 ィ匕、高効率ィ匕の観点とハンダ材等による意図しない短絡等を防止することが両立で きることとなり非常に望ましい。
[0141] 具体的には、第一導電型クラッド層を含む第一導電型半導体層側からバッファ層 へ垂直入射する当該発光装置の発光波長の光がバッファ層で反射される反射率を R2で表し、絶縁層に第二導電型クラッド層を含む第二導電型半導体層側カゝら垂直 入射する当該発光装置の発光波長の光が、絶縁層で反射される反射率を R12、絶 縁層に第一導電型クラッド層を含む第一導電型半導体層側から垂直入射する当該 発光装置の発光波長の光が、絶縁層で反射される反射率を Rl l、絶縁層に量子井 戸層を含む活性層構造側から垂直入射する当該発光装置の発光波長の光が、絶縁 層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12
(式 2) R2<R11
(式 3) R2<Rlq
の少なくとも 1つの条件、特に式 1〜3のすベての条件を満たすように、絶縁層が構成 されることが好ましい。
[0142] これらは、誘電体多層膜で形成された絶縁層が光学的な反射ミラーとして効率よく 機能するために望ましい範囲である。また、その材料の安定性、屈折率の範囲から 考えて、誘電体膜中に、フッ化物が含まれることは望ましぐかつ、具体的には A1F、 BaF、 CaF、 SrF、 MgFのいずれかが含まれることが望ましい。
[0143] <サブマウント >
サブマウント 40は、金属層を有し、フリップチップマウントをした素子への電流注入 と放熱の機能を併せ持つものである。サブマウントの母材は、金属、 A1N、 SiC、ダイ ャモンド、 BN、 CuWのいずれかであることが望ましい。これら材料は、放熱性に優れ 、高出力の発光素子に不可避である発熱の問題を効率よく抑制できて望ましい。ま た Al O、 Si、ガラス等も安価であってサブマウントの母材として利用範囲が広く好ま
2 3
しい。尚、サブマウントの母材を金属力も選択する際には、その周りを耐エッチング性 のある誘電体等で覆う事が望ましい。金属の母材としては、発光素子の発光波長に おける反射率の高い材料が望ましぐ Al、 Ag等が望ましい。また、誘電体等で覆う際 には、各種 CVD法で形成した SiNx、 SiO等が望ましい。
2
[0144] 発光装置は各種ノ、ンダ材、ペースト材によってサブマウント上の金属面に接合され る。素子の高出力動作と高効率な発光のために放熱性を十分に確保するためには、 特に金属ハンダによって接合されることが望ましい。金属ハンダとしては、 In、 InAg, PbSn、 SnAg、 AuSn、 AuGeおよび AuSi等を挙げることができる。これらハンダは 安定であって、使用温度環境等に照らして適宜選択可能である。
[0145] また、このパートで開示される発明の集積型化合物半導体発光装置は、サブマウン ト上の金属配線を自在に変化させることで、 1つの発光装置内の各発光ユニットを並 列接続にも、直列接続にも、またはこれらを混在させることも可能である。
[0146] 〔パート Aで開示される発光装置の製造方法〕
次に、このパートで開示される発明の集積型化合物半導体発光装置の製造方法に ついて説明する。
[0147] このパートで開示される発明の製造方法の 1例では、図 1 6に示すように、まず基 板 21を用意し、その表面にバッファ層 22、第一導電型クラッド層 24、活性層構造 25 および第二導電型クラッド層 26を薄膜結晶成長により順次成膜する。これらの薄膜 結晶成長層の形成には、 MOCVD法が望ましく用いられる。しかし、 MBE法、 PLD 法、 PED法なども全部の薄膜結晶成長層、あるいは一部の薄膜結晶成長層を形成 するために用いることが可能である。これらの層構成は、素子の目的等に合わせて適 宜変更が可能である。また、薄膜結晶成長層の形成後には、各種の処理を実施して も力まわない。なお、本明細書では、薄膜結晶成長層の成長後の熱処理等も含めて 、「薄膜結晶成長」と記載している。
[0148] 薄膜結晶成長層成長の後、このパートで開示される発明において図 1 1、図 1 2に示された形状を実現するためには、図 1 6に示すように、第二導電型側電極 27 を形成することが好ましい。即ち、予定されている第二電流注入領域 35に対する第 二導電型側電極 27の形成が、絶縁層 30の形成よりも、また、第一電流注入領域 36 の形成よりも、さら〖こは、第一導電型電極 28の形成よりも、早く実施されることが望ま しい。これは、望ましい形態として第二導電型力 ¾型である場合において、表面に露 出している p型クラッド層の表面に対して各種プロセスを経た後に p側電極を形成する と、 GaN系材料では比較的活性ィ匕率の劣る p— GaNクラッド層中の正孔濃度をプロ セスダメージによって低下させてしまうからである。たとえば p— CVDによる絶縁層の 形成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメ ージが残存してしまう。このため、本発明では薄膜結晶成長の後には第二導電型側 電極の形成が他のプロセス工程 (たとえば後述する第一エッチング工程、第二エッチ ング工程、第三エッチング工程、あるいは絶縁層形成工程、第二導電型側電極露出 部分形成工程、第一電流注入領域形成工程や第一導電型側電極形成工程など)よ りも先に実施されることが望まし 、。
[0149] また、本発明においては、第二導電型が p型である場合には、前述のとおり、第二 導電型側電極の表面が Auである場合が代表的な例として想定されるが、露出面が Auなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセス ダメージを受ける可能性が低い。この観点からも本発明では薄膜結晶成長の後には 第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。
[0150] なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層 である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減す ることがでさる。
[0151] 第二導電型側電極 27の形成には、スパッタ、真空蒸着等種々の成膜技術を適応 可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ 法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。
[0152] 第二導電型側電極 27を形成した後、図 1 7に示すように、第一導電型クラッド層 2 4の一部を露出させる。この工程は、第二導電型クラッド層 26、活性層構造 25、さら には第一導電型クラッド層 24の一部をエッチングにより除去することが好ましい（第一 エッチング工程)。第一エッチング工程においては、後述する第一導電型側電極が 第一導電型のキャリアを注入する半導体層を露出することが目的であるので、薄膜 結晶成長層に他の層、たとえば、クラッド層が 2層からなる場合や、あるいはコンタクト 層がある場合には、その層を含んでエッチングしても力まわない。
[0153] 第一エッチング工程では、エッチング精度があまり要求されないので、 SiNのような 窒化物や SiO等の酸化物をエッチングマスクとして C1等を用いたプラズマエツチン
2
グ法による公知のドライエッチングを使用することができる。しかし、後述する第二エツ チング工程、第三エッチング工程で詳細に説明するような金属フッ化物マスクを用い たドライエッチングを実施することも望ましい。特に、 SrF、 A1F、 MgF、 BaF、 Ca
2 3 2 2
Fおよびそれらの組み合わせ力 なる群より選ばれる金属フッ化物層を含むエツチン
2
グマスクを用いて、 CI、 SiCl、 BC1、 SiCl等のガスを用いたプラズマ励起ドライエツ
2 4 3 4
チングによりエッチングを行うことが好ましい。さらに、ドライエッチングの方法としては
、高密度プラズマを生成可能な ICP型のドライエッチングが最適である。
[0154] ここで第二導電型側電極 27はプラズマ CVD等によって形成される SiNマスクの形 成履歴、あるいは第一エッチング工程後に実施される該 SiNマスク除去工程を履歴 するが、 Auなどの安定な金属が表面に形成されている場合には、第二導電型側電 極が受けるプロセスダメージは少なくなる。
[0155] 次に図 1—8に示すように、発光ユニット間分離溝 12を、第二エッチング工程により 形成する。第二エッチング工程は、第一エッチング工程と比較して、さらに深く GaN 系材料をエッチングすることが必要となる。一般に、第一エッチング工程によってエツ チングされる層の総和は、 0. 5 m程度が普通である力 第二エッチング工程にお いては、第一導電型クラッド層 24のすべてと、ノッファ層 22の一部までをエッチング することが必要なことから、 1 μ m以上となることが多ぐ例えば 1〜5 μ mの範囲、また は 3 μ以上の範囲、例えば 3〜7 μ mの範囲となることがある。場合によっては、 3〜1 0 μ mの範囲、さらには 10 μ mを越えることもある。し力し、基板に達するまでエツチン グする場合に比べ、エッチング深さを短くできる利点がある。そのため、発光ユニット 間分離溝 12の幅を、前述のように短 、幅にすることができる。
[0156] 一般に、金属マスク、 SiN等の窒化物マスク、 SiO等の酸化物マスク等は、 C1系
2 プラズマに対するエッチング耐性を示す GaN系材料に対する選択比は 5程度であつ て、膜厚の厚 、GaN系材料をエッチングする必要のある第二エッチング工程を実施 するには、比較的厚めの SiNx膜が必要となってしまう。たとえば第二ドライエツチン グ工程で 4 μ mの GaN系材料をエッチングする最には、 0. 8 mを越える SiNマス クが必要となってしまう。しかし、この程度の厚みの SiNマスクになると、ドライエッチ ング実施中に SiNマスクもエッチングされてしまい、その縦方向の厚みのみではなく 水平方向の形状も変ってしまい、所望の GaN系材料部分のみを選択的にエッチング することができなくなってしまう。
[0157] そこで、第二エッチング工程において発光ユニット間分離溝を形成する際には、金 属フッ化物層を含むマスクを用いたドライエッチングが好ましい。金属フッ化物層を構 成する材料は、ドライエッチング耐性とウエットエッチング性のバランスを考慮すると、 MgF、 CaF、 SrF、 BaF、 A1Fが好ましぐこの中でも SrFが最も好ましい。
2 2 2 2 3 2
[0158] 金属フッ化物膜は、第一、第二、第三エッチング工程で行うドライエッチングに対し ては十分な耐性があり、一方でパターユングのためのエッチング (好ましくはウエット エッチング）に対しては、容易にエッチング可能でかつパターユング形状、特に側壁 部分の直線性の良いものが求められる。金属フッ化物層の成膜温度を 150°C以上に することで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによつ てパター-ングした後に、マスク側壁の直線性にも優れている。成膜温度は、好ましく は 250°C以上、さらに好ましくは 300°C以上、最も好ましくは 350°C以上である。特に 350°C以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、 緻密な膜となり、高いドライエッチング耐性を示しつつ、パターユング形状についても 、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、ェ ツチングマスクとして最も好まし 、。
[0159] このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐 性を示しつつ、パターユング形状についても、側壁部分の直線性と開口部の幅の制 御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好まし いが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく 実施される塩酸等に対するウエットエッチングに対する耐性が必要以上になり、その 除去が容易でなくなる。特に、後述するように SrF等のマスクは半導体層のドライエ
2
ツチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時 のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を 有している。このため、金属フッ化物の過剰な高温での成膜はそのパターユングと最 終除去の観点力 好ましくな 、。
[0160] まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあつ ては、低温成膜した層ほど塩酸等のエツチャントに対するエッチングレートが大きくェ ツチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エツチン グの進行が遅くなる。成膜温度が 300°C以上になると、成膜温度が 250°C程度の膜 よりエッチングレートの低下が目立ってくる力 350°C力も 450°C程度では、非常に都 合の良いエッチング速度の範囲にある。しかし、成膜温度力 S480°Cを超えるとエッチ ング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過 剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパター ユングが困難になる事もある。さらに、半導体層のドライエッチング時のプラズマにさ らされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチング レートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にして しまう。
[0161] このような観点から、金属フッ化物層の成膜温度は、好ましくは 480°C以下であり、 さらに好ましくは 470°C以下、特に好ましくは 460°C以下である。
[0162] このようなことに配慮してパターニングされたマスク (金属フッ化物層が表面層にな るように SiN , SiOなどと積層されていてよい）を用いて、ドライエッチングを行う。ドラ
2
ィエッチングのガス種としては、 CI、 BC1、 SiCl、 CC1およびこれらの組み合わせ
2 3 4 4
力も選ばれるものが望ましい。ドライエッチングの際に、 SrFマスクの GaN系材料に
2
対する選択比は 100を越えるため、厚膜 GaN系材料のエッチングが容易に、かつ、 高精度に行うことができる。さらに、ドライエッチングの方法としては、高密度プラズマ を生成可能な ICP型のドライエッチングが最適である。
[0163] エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエツチャントで 除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電 極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにして SiN、 SiO
x 2 などとの積層マスクとしてもよい。この場合、 SiN、 SiO等は、金属フッ化物マスク層
2 の下部の全体に存在していてもよいし、または例えば図 1— 21に示すように、 SiNx、 SiO等マスク 51は、金属フッ化物マスク層 52の下部の全体に存在していなくても、
2
少なくとも酸に弱 、材料上に形成されて ヽればよ!/ヽ。
[0164] このような第二エッチング工程により、図 1 8に示すように、発光ユニット間分離溝 が形成される。
[0165] 次に、図 1—9に示すように、装置間分離溝 13を、第三エッチング工程により形成 する。第三エッチング工程では、エッチングすべき GaN系材料の厚みは、バッファ層 をすベてエッチングすることが必要なことから、第二エッチング工程と比較しても、極 めて深ぐ 5〜： LO /z mとなること力あり、また 10 mを超えることもある。そのため、第 二エッチング工程で説明したと同様に、金属フッ化物層を含むマスクを用 ヽたドライ エッチングが好ましい。その好ましい条件等 (積層マスク等も含む）は、第二エツチン グ工程について説明したとおりである。
[0166] 装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが 必要である。このパートで開示される発明の好ましい形態の 1つでは、図 1 9に示す ように、装置間分離溝 13が基板 21に到達するように形成される。この場合には、装 置を分離するために、スクライブ、ブレーキング等の工程において、薄膜結晶成長層 が形成されて ヽる側からダイヤモンドスクライブを実施した際にも、サファイア基板上 の GaN系材料の剥離を抑制することが可能である。またレーザスクライブを実施した 場合にも、薄膜結晶成長層にダメージが入らない利点がある。さらに、サファイア基 板 (GaN等の他の基板でも同じ)の一部までエッチングして装置間分離溝を形成す ることも同様に好ましい。
[0167] 一方、装置間分離溝が、基板に達して!/、な 、形態も好ま 、形態である。例えば、 装置間分離溝が、バッファ層の途中まで形成されていれば、第一導電型クラッド層の 側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つこ とができる (発光装置完成後の形態は、図 1— 17〜図 1— 20を参照。 )0この場合、 絶縁層で被覆されずに側壁力も露出する層は、高い絶縁性を有することが好ましい 。装置間分離溝を、バッファ層の途中まで形成する形態では、第二エッチング工程と 第三エッチング工程を同時実施することも可能になるので、工程を簡略ィ匕できる利点 がある。
[0168] なお、第一エッチング工程、第二エッチング工程および第三エッチング工程は、 ヽ ずれの工程を先に実施しても、後に実施しても力まわない。また、プロセスを簡略に するため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しな V、で、第二エッチングおよび Zまたは第三エッチング工程を実施することも好まし 、。 図 1 21に示すように、まず SiN、 SiO等の酸に強い材料 (好ましくは SiN )により
2
第一エッチングマスク 51を形成し、第一導電型クラッド層 24が現れるようにエツチン グし、マスク 51を除去しないで、金属フッ化物層による第二および/または第三エツ チングマスク 52を形成する。そして、第二および/または第三エッチング工程を実施 した後、マスク 52を酸により除去し、その後、マスク 51を適宜除去することが好ましい 。第一エッチングマスク 51は、第二エッチング工程と第三エッチング工程が別々に実 施される場合にも、両方のエッチングが終了するまで存在させることもできる。
[0169] 形成される装置分離溝間の最も狭い部分の幅を 2L とすると、 L はブレー
WSPT1 WSPT1 キングによって素子分離を行う際には、 20 μ m以上、例えば 30 μ m以上であること が望ましい。また、ダイシング等によって実施する際には、 L は 300 μ m以上で
WSPT1
あることが望まし 、。また、大きすぎても無駄であるので、 L は通常は 2000 μ m
WSPT1
以下である。これは、素子作製プロセスのマージンと、さらには、スクライブ領域の確 保のために必要であるからである。
[0170] 第三エッチング工程の後には、図 1— 10に示すように、絶縁層 30を形成する。絶縁 層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は 前述のとおりである。成膜方法は、プラズマ CVD法等の公知の方法を用いればよい
[0171] 次に、図 1 11に示すように、絶縁層 30の所定部分を除去し、第二導電型側電極 27上で絶縁層が除去された第二導電型側電極露出部分 37、第一導電型クラッド層 上で絶縁層が除去された第一電流注入領域 36、装置間分離溝 13内で絶縁層が除 去されたスクライブ領域 14を形成する。第二導電型側電極 27上の絶縁層 30の除去 は、第二導電型側電極の周辺部分が絶縁層によって覆われて!/、るように実施するこ とが望ま 、。すなわち第二導電型側電極露出部分の表面積は第二電流注入領域 の面積よりも小さいことが望ましい。ここで、素子作製プロセス、特にフォトリソグラフィ 一工程のマージン、あるいは、ハンダ材による意図しない短絡等の発生を防止する ためには、第二導電型側電極の周辺から絶縁層で覆われている幅の中で、最も狭い 部分の幅を L とすると、 L は 15 m以上であることが好ましい。さらに好ましくは 3
2W 2W
0 m以上、特に好ましくは 100 /z m以上である。絶縁層によって第二導電型側電極 の面積の多くが覆われることによって、特に、金属ハンダ材によるたとえば第一導電 型側電極等の他の部分との意図しない短絡を低減することができる。また、 L
2wは、通 常 2000 μ m以下であり、好ましくは 750 μ m以下である。
[0172] 絶縁層の除去は、選択された材質によってドライエッチング、ウエットエッチング等の エッチング手法が選択可能である。たとえば、絶縁層が SiN単層である場合には、 S F等のガスを用いたドライエッチングも、あるいはフッ酸系のエツチャントを用いたゥェ
6
ットエッチングも可能である。また、絶縁層が SiOと TiOからなる誘電体多層膜であ る場合には、 Arイオンミリングによって所望の部分の多層膜を除去することも可能で ある。
[0173] また、第二導電型側電極露出部分 37、第一電流注入領域 36、およびスクライブ領 域 14の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。スクラ イブ領域 14 (図 1— 2)の幅を 2L とすると、 2L は 30 m以上が好ましい。また、大 きすぎても無駄であるので、 2L は、通常 300 μ m以下、好ましくは 200 μ m以下で ある。
[0174] 尚、このパートで開示される発明の異なる形態（図 1— 3、図 1—4に対応する）では 、図 1 12に示すように、装置間分離溝内の基板近傍の側壁部分の絶縁層をも除去 し、絶縁層非形成部分 15を設ける。この溝側壁の絶縁層の一部の同時除去は、たと えば、以下の様なプロセスで形成が可能である。装置間分離溝 13の面積とほぼ同等 か少し小さめの開口を有するレジストマスクをフォトリソグラフィ一によつて形成し、次 に、絶縁層をエッチング可能なエツチャントを用いてウエットエッチングを実施すると、 装置間分離溝内の基板面上の絶縁層の除去が進む。その後、さらに長時間エッチ ングを継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層が ウエットエツチャントで除去され、図 1— 12に示したように装置間分離溝の基板側に 絶縁層が存在しな 、形状が得られる。このように絶縁層を除去する場合にぉ 、ては、 絶縁層が存在しない薄膜結晶成長層の側壁は、アンドープ層の側壁であることが望 ましい。これは、フリップチップマウントを実施する際に、万が一、サブマウントとの接 合用ハンダ等が側壁に付着しても、意図しな ヽ電気的短絡が発生しな ヽためである
[0175] このパートで開示される発明では、図 1— 11および図 1— 12のどちらの形態でも、 マウント時の意図しない電気的短絡等を防止できる。通常は、図 1 11のように、基 板上で絶縁層が存在しないスクライブ領域 14を形成する形態で十分である。尚、装 置間分離溝が、ノ ッファ層の途中まで形成される場合にも、上記のプロセスで絶縁膜 を堆積するときに、基板面でなく溝底面に堆積される点が異なるが、同一のプロセス を採用することができる。
[0176] 次に、図 1— 13、図 1— 14に示すように、第一導電型側電極 28を形成する。図 1— 13および図 1— 14は、それぞれ図 1— 11および図 1— 12の構造に対して、第一導 電型側電極 28を形成した構造を示す。電極材料としては、すでに説明したとおり、第 一導電型が n型であるとすると、 Ti、 A1および Moのいずれカゝから選択される材料、ま たはすベてを構成元素として含むことが望ましい。また、 n側電極の主たる光取り出し 方向とあい対する向きには、 A1が露出するのが普通である。
[0177] 電極材料の成膜には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、 電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマ スク等を用いた場所選択的な蒸着等を適宜使用可能である。ここで、形成プロセスに おけるマージンをある程度見込むために、第一導電型側電極が絶縁層に接して!/、る 部分の幅の中で、最も狭い部分の幅を L とすると、 L は 7 m以上が好ましぐ特
lw lw
に 9 μ m以上が好ましい。また、 L は、通常 500 μ m以下であり、好ましくは 100 μ m
lw
以下である。通常、 5 m以上があれば、フォトリソグラフィー工程とリフトオフ法による プロセスマージンは確保できる。
[0178] 第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形 成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成す ることがでさる。 [0179] 本発明の製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製 造されること〖こより、プロセスダメージ低減の観点でも有利である。第一導電型が n型 である場合には、 n側電極は、好ましい形態では、 A1がその電極材の表面に形成さ れる。この場合に、 n側電極が第二導電型側電極のように絶縁層の形成よりも前にな されると、 n側電極表面、すなわち A1金属は、絶縁層のエッチングプロセスを履歴す ることになる。絶縁層のエッチングには、前述のとおりフッ酸系のエツチャントを用いた ウエットエッチング等が簡便である力 A1はフッ酸を含めた各種エツチャントに対する 耐性が低ぐこのようなプロセスを実効的に実施すると電極そのものにダメージが入つ てしまう。また、ドライエッチングを実施しても A1は比較的反応性が高く酸ィ匕を含めた ダメージが導入される可能性がある。従って、本発明においては、第一導電型側電 極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行 われることは、電極に対するダメージの低減に効果がある。
[0180] このようにして、図 1— 13 (図 1— 2)または図 1— 14 (図 1— 4)の構造が形成された 後には、各集積型化合物半導体発光装置を 1つ 1つ分離するために、装置間分離溝 を使用して、基板対してダイヤモンドスクライブによる傷いれ、レーザスクライブによる 基板材料の一部のアブレーシヨンが実施される。
[0181] 装置間分離工程の際に、装置間分離溝に一切の薄膜結晶成長層がない場合 (図 1— 13および図 1— 14の構造がこれに相当する）には、薄膜結晶成長層へのプロセ スダメージの導入がない。また、図 1— 13および図 1— 14のように、スクライブ領域に 絶縁層も存在しない場合には、スクライブ時に、絶縁層の剥離等が生じる可能性もな い。
[0182] また、装置間分離溝は、バッファ層の途中まで溝が形成されている場合 (例えば、 発光ユ ット間分離溝と同等の深さで)もあるが、この場合にも、装置間分離溝を使 用して、基板に対してのダイヤモンドスクライブによる傷いれ、レーザスクライブによる 基板材料の一部のアブレーシヨンが実施される。
[0183] 傷入れ (スクライブ）が終了した後には、集積型化合物半導体発光装置はブレーキ ング工程において、 1装置ずつに分割され、好ましくはハンダ材料等によってサブマ ゥントに搭載する。 [0184] さらに必要により、発光装置内の各発光ユニットの接続を金属配線により適宜行う。
[0185] 以上のようにして、図 1 1および図 1 3に示した集積型化合物半導体発光装置 が完成する
このパートで開示される発明の製造方法では、面光源的な発光に有利な構造を効 果的に製造できることに加えて、説明のとおり薄膜結晶成長層の形成、第二導電型 側電極の形成、エッチング工程 (第一エッチング工程、第二エッチング工程、第三ェ ツチング工程)、絶縁層の形成、絶縁層の除去 (第二導電型側電極露出部分および 第一電流注入領域の形成や装置間分離溝近傍の絶縁層の除去)、第一導電型側 電極の形成は、この順に実施されることが望ましぐこの工程順により、第二導電型側 電極直下の薄膜結晶成長層のダメージがなぐまた第一導電型側電極にもダメージ のない発光装置を得ることができる。そして、装置形状はプロセスフローを反映したも のとなつている。即ち、発光装置は、第二導電型側電極、絶縁層、第一導電型側電 極がこの順番に積層された構造を内在している。つまり、第二導電型側電極は、第二 導電型クラッド層（またはその他の第二導電型薄膜結晶成長層）に絶縁層を介在しな いで接しており、第二導電型側電極の上部周辺には絶縁層で覆われた部分があり、 第一導電型側電極と第一導電型クラッド層（またはその他の第一導電型薄膜結晶成 長層）の間には、電極周囲部分に絶縁層が介在している部分が存在している。
< <パート B> >
パート Bで開示される発明は、以下の事項に関する。
[0186] 1. 発光波長に対して透明な基板と、この基板上に形成された複数の発光ユニット を有する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、
主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置。
[0187] 2. 前記バッファ層が、薄膜結晶成長により形成された層であることを特徴とする 上記 1記載の発光装置。
[0188] 3. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比 抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 1または 2記載の発光装置。
[0189] 4. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする上 記 1〜3のいずれかに記載の発光装置。
[0190] 5. 前記バッファ層が複数の層の積層構造であることを特徴とする上記 1〜4のい ずれかに記載の発光装置。
[0191] 6. 前記発光ユニット間分離溝の幅力 2〜300 /ζ πιの範囲である上記 1〜5のい ずれかに記載の発光装置。
[0192] 7. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域力 分割されたものであって、この装置間分離溝が、前記バッファ層の途中 まで形成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0193] 8. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域カゝら分割されたものであって、この装置間分離溝が、前記基板まで達して形 成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0194] 9. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクラ イブ領域力 分割されたものであって、この装置間分離溝が、前記基板の一部を除 去して形成されたことを特徴とする上記 1〜6のいずれかに記載の発光装置。 [0195] 10. 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、前記発光 装置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造 および第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取 り出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対 側の一部を覆っている絶縁層を有することを特徴とする上記 1〜9のいずれかに記載 の発光装置。
[0196] 11. 前記絶縁層が、前記装置間分離溝の側面に露出した層のすべてを被覆して いることを特徴とする上記 10記載の発光装置。
[0197] 12. 前記スクライブ領域として、前記装置間分離溝内の溝底面に、前記絶縁層で 覆われて 、な 、領域が設けられて 、る上記 11記載の発光装置。
[0198] 13. 前記絶縁層が、前記装置間分離溝内の前記溝底面には形成されておらず、 かつ前記装置間分離溝の側面に露出した層のうち、前記溝底面側から導電性を有 さな 、層の少なくとも一部までには形成されて 、な 、ことを特徴とする上記 10記載の 発光装置。
[0199] 14. 前記薄膜結晶成長層が、 V族として窒素原子を含む ΠΙ— V族化合物半導体 力もなることを特徴とする上記 1〜13のいずれかに記載の発光装置。
[0200] 15. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数を B、量子 井戸層の数を Wで表したとき、 Bと Wが、
B=W+ 1
を満たすことを特徴とする上記 1〜14のいずれかに記載の発光装置。
[0201] 16. 前記基板が、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGa
2 4
Oおよび MgO力もなる群より選ばれることを特徴とする上記 1〜15のいずれかに記
3
載の発光装置。
[0202] 17. 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする上記 10〜 13のいずれかに記載の発光装置。
[0203] 18. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光 装置の発光波長の光が前記バッファ層で反射される反射率を R2で表し、前記絶縁 層に前記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光 が前記絶縁層で反射される反射率を R12、前記絶縁層に第一導電型半導体層側か ら垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率を R11、前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波 長の光が前記絶縁層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12
(式 2) R2<R11
(式 3) R2<Rlq
のすベての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記
10〜 13および 17の!、ずれかに記載の発光装置。
[0204] 19. 前記基板の光取り出し側の表面が平坦でないことを特徴とする上記 1〜18の
V、ずれかに記載の発光装置。
[0205] 20. 前記バッファ層から基板側に垂直入射する当該発光装置の発光波長の光が 基板で反射される反射率を R3、前記基板から光取り出し側の空間に垂直入射する 当該発光装置の発光波長の光が空間との界面で反射される反射率を R4で表したと さ、
R4<R3
を満たすように基板の光取り出し側に低反射光学膜を有することを特徴とする上記 1
〜 19のいずれかに記載の発光装置。
[0206] 21. 第一導電型が n型であり、第二導電型力 ¾型であることを特徴とする上記 1〜
20の 、ずれかに記載の発光装置。
[0207] 22. 前記第一導電型側電極および前記第二導電型側電極が、ハンダによって金 属面を有するサブマウントに接合されていることを特徴とする上記 1〜21のいずれか に記載の発光装置。
[0208] 23. 複数の発光ユニットを同一基板上に有する集積型化合物半導体発光装置の 製造方法であって、
発光波長に対して透明な基板上に、バッファ層を成膜する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶成長層を成 膜する工程と、
前記第二導電型半導体層の表面に第二導電型電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させるとともに、前記活性層構造、 前記第二導電型半導体層および前記第二導電型側電極を含む発光ポイントを複数 個形成するために、前記第二導電型半導体層および前記活性層構造を複数の領域 に分断する第一エッチング工程と、
前記第一エッチング工程により露出した第一導電型半導体層の面に、少なくとも 1 個の第一導電型電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶成長層表面力 前記バッファ層の界面まで、または前記 薄膜結晶成長層表面から前記バッファ層の一部までを除去する第二エッチング工程 と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[0209] 24. 前記バッファ層の成膜工程を、前記薄膜結晶成長層の成膜工程の一部とし て、かつ前記第一導電型半導体層の形成に先立って行うことを特徴とする上記 23記 載の方法。
[0210] 25. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の 比抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 23または 24記載の方法。
[0211] 26. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする 上記 23〜25の!、ずれかに記載の方法。
[0212] 27. 前記バッファ層を、複数の層の積層構造として成膜することを特徴とする上記 23〜26の!、ずれかに記載の方法。
[0213] 28. 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行 い、前記薄膜結晶成長層表面から前記バッファ層の界面まで、または前記薄膜結晶 成長層表面力 前記バッファ層の一部を除去するまでエッチングを行うことを特徴と する上記 23〜27の!ヽずれかに記載の方法。
[0214] 29. 前記第三エッチング工程において、前記基板表面に達するまでエッチングを 行うことを特徴とする上記 23〜27のいずれかに記載の方法。
[0215] 30. 前記第三エッチング工程において、前記基板の一部も除去するようにエッチ ングを行うことを特徴とする上記 23〜27のいずれかに記載の方法。
[0216] 31. 前記第二および第三エッチング工程力 CI、 BC1、 SiCl、 CC1およびそれ
2 3 4 4 らの 2種以上の組み合わせ力もなる群より選ばれるガス種を用いたドライエッチングで 行われることを特徴とする上記 23〜30のいずれかに記載の方法。
[0217] 32. エッチングマスクとして、パターユングされた金属フッ化物層を用いることを特 徴とする上記 31記載の方法。
[0218] 33. 前記金属フッ化物層が、 SrF、 A1F、 MgF、 BaF、 CaFおよびそれらの
2 3 2 2 2
組み合わせ力もなる群より選ばれることを特徴とする上記 32記載の方法。
[0219] 34. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行!ヽ、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程を有することを特徴とする上記 23〜33 のいずれかに記載の方法。
[0220] 35. 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われる ことを特徴とする上記 34記載の方法。
[0221] 36. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領 域を形成する工程
を有することを特徴とする上記 23〜27のいずれかに記載の方法。 [0222] 37. 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記 第一導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離 溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と を有することを特徴とする上記 23〜27のいずれかに記載の方法。
[0223] 38. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 36記載の方法。
[0224] 39. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 37記載の方法。
[0225] 40. さらに、複数の発光装置に分離する工程と、前記第一導電型電極および第 二導電型電極を、サブマウント上の金属層に接合する工程とを有することを特徴とす る上記 23〜39記載の方法。
[0226] 41. 前記接合をノ、ンダで行うことを特徴とする上記 40記載の方法。
[0227] このパートで開示される発明によれば、大面積の面光源的発光に適した構造を有 する集積型化合物半導体発光装置およびその製造方法を提供することができる。
[0228] 特に、発光装置の面積が数 cm2を越える場合であっても、発光強度の均一性の高 い面的な青色または紫外発光が可能である。また、このパートで開示される発明は、 フリップチップ型であって、サブマウントに搭載できるために、十分な放熱性と高い光 取出し効率を確保することができる。
[0229] このパートで開示される発明では、発光ユニット間分離溝が、ノ ッファ層を含めた全 ての層が除去されて形成されているのではないので、隣接発光ユニット同士を、電気 的には分離しながら近接させることができる。そのため、集積密度の向上および面光 源的発光に非常に有利である。また、 1箇所の劣化が、装置全体に影響を及ぶこと がないので信頼性の観点でも優れる。さらに、発光ユニット間に共通する、電気的に 十分高抵抗なバッファ層の一部まで発光ユニット間分離溝を形成するだけでよいた め、基板に到達するほど深くエッチングしなければならな 、などの制約を考慮するこ となしに、十分に厚いバッファ層を用いることも可能であって、このために発光素子部 分の結晶性をより良好にすることも可能であって、発光装置の高出力化の観点で望 ましい。また、エッチング時間も短時間ですむなどの観点でも望ましい。
[0230] また、このパートで開示される発明における発光装置は、電気的に結合している発 光ポイントのみの集積ではなぐ電気的には分離された発光ユニットの中に適切な数 の発光ポイントを有する点に特徴がある。すなわち、発光装置全体が電気的に結合 している発光ポイントのみによって形成されている場合には、 1つの発光ポイントの劣 化は、装置全体の電流注入経路を変化させ、発光装置全体の発光強度の均一性な どにその影響が出てしまう。しかし、 1つの発光ユニット内に適切な数の複数の発光 ポイントを有する際には、その劣化の電気的影響は、当該発光ユニット内に限定され るため望ましい。
[0231] 〔パート Bの発明の実施形態の説明〕
以下、このパートに係る発明をさらに詳細に説明する。
[0232] 図 2— 1に、このパートで開示される発明の集積型化合物半導体発光装置 (以下、 単に発光装置という）の 1例を示す。また、図 2— 1の発光装置の構造を詳細に説明 するために、作製途中の形状を示す図 2— 2も参照しながら説明する。ここでは、図 2 —1、図 2— 2に示すように、 1つの発光ユニット 11の中に 3つの発光ポイント 17が存 在し、 4つの発光ユニット 11によって 1つの発光装置 10を構成する例を示して!/、る。 しかし、 1つの発光ユニット 11の中に存在する発光ポイントの個数および発光ユニット の集積の個数は特に限定はなぐ提供される一つの基板内で適宜個数を設定可能 である。発光ユニットの集積の個数は、例えば 2個でもよぐまた、 500個を越える個 数を集積しても力まわない。ここで、好ましくは 25〜200個であり、また 2次元的に配 列されていることも好ましい。また、一つの発光ユニット内に存在する発光ポイントの 数にも特に限定はなぐ例えば 2個でもよぐまた、 500個を越える個数を集積しても かまわない。ここで、好ましくは 5〜 100個であり、さらに好ましくは 10個〜 50個であり 、 2次元的に配列されていることも好ましい。
[0233] このパートで開示される発明において、 1つの発光ユニットは、図に示すように基板 21上に、少なくとも、第一導電型クラッド層 24を含む第一導電型半導体層、第二導 電型クラッド層 26を含む第二導電型半導体層、および前記第一および第二導電型 半導体層の間に挟まれた活性層構造 25を有する化合物半導体薄膜結晶成長層、 第二導電型側電極 27、並びに第一導電型側電極 28を有する。図のように発光ュニ ット間分離溝 12は、集積型化合物半導体発光装置 10内の発光ユニット 11を区画し ているが、基板 21およびバッファ層 22は、発光ユニット間に共通して設けられている
[0234] この例では、第二導電型クラッド層 26の表面の一部に、第二導電型側電極 27が配 置され、第二導電型クラッド層 26と第二導電型側電極 27の接触している部分が第二 電流注入領域 35となっている。また、第二導電型クラッド層、活性層構造の一部、第 一導電型クラッド層の一部が除去された構成となっており、除去した箇所に露出する 第一導電型クラッド層 24に接して、第一導電型側電極 28が配置されることで、第二 導電型側電極 27と第一導電型側電極 28が、基板に対して同じ側に配置されるよう に構成されている。その際、このパートで開示される発明では、 1つの発光ユニットの 中で、活性層構造 25および第二導電型半導体層（第二導電型クラッド層 26を含む） は分断されて、それぞれ独立して発光できる発光ポイント 17を構成しており、第一導 電型半導体層は発光ユニット中で共通して存在する。第二導電型側電極 27は、発 光ポイント 17に 1個ずつ設けられている。また、第一導電型側電極 28は、 1つの発光 ユニットの中に少なくとも 1つが存在すればょ 、が、発光ポイントの数に対応して設け てもよい。また、第一導電型側電極 28の数は、 1つの発光ユニット内の発光ポイントよ りも多く存在してもかまわない。しかし、このパートで開示される発明においては、特 にこのましく実施される第二導電型側電極が p型電極である場合に、第二導電型側 電極の数または面積が、第一導電型側電極の数または面積よりも、多いかまたは広 いことが望ましい。これは、 1つの発光ユニットの中で、実質的な発光に寄与する部分 が第二導電型側電極の下 (あるいは見方によっては上）に存在する活性層構造内の 量子井戸層だからである。従って、 1つの発光ユニット内における第二導電型側電極 の数または面積が第一導電型側電極の数または面積よりも、相対的に多いかまたは 広いほうが好ましい。また、後述する電流注入領域での関係では、第二電流注入領 域の数または面積力 第一電流注入領域の数または面積よりも多 、かまたは広!、こ とが望ましい。また、電極の関係、電流注入領域の関係のいずれも上記を満たすこと が最も望ましい。
[0235] このパートで開示される発明では、発光ポイント 17は、発光ユニット 11内で第一導 電型半導体層で電気的に導通しており、発光ユニット 11は、互いに発光ユニット間 分離溝 12により電気的には分離されている。即ち、発光ユニット間分離溝 12は、薄 膜結晶成長層中の導電性の高い層を分断しており、少なくともバッファ層 22まで、好 ましくは図 2— 1に示すようにバッファ層の途中まで除去されて 、るために、発光ュ- ット間で実質的な電気的結合はない。詳細は後述する力 バッファ層のうちで少なく とも第一導電型半導体層（図では第一導電型クラッド層 24)に直接接触している部分 は実質的に絶縁性である。
[0236] また、このパートで開示される発明では、発光ユニット間分離溝の幅が、好ましくは 2 〜300 μ m、さらに好ましくは 5〜50 μ m、最も好ましくは 8〜 15 μ mである。このノ ートで開示される発明では、特に後述する製造方法とあいまって、発光ユニット間分 離溝の幅を短くすることが可能であり、面光源に適した集積ィ匕が可能になる。
[0237] さらにこのパートで開示される発明では、その上に形成される素子構造を電気的に 構成する層 (pn接合や pin接合、金属 ·半導体接合等を形成)の結晶性をより良好に するために、バッファ層の全厚みは、好ましくは4〜20 111、さらに好ましくは 4. 5〜 10 μ m、最も好ましくは 5〜8 μ mである。
[0238] 図 2— 2には、同一基板上に、中央の発光装置 10に隣接する別の発光装置も一部 図示されており、それぞれの発光装置 10は、装置間分離溝 13によって分離されてい る。装置間分離溝 13の中のスクライブ領域 14で、スクライブしブレーキングして、各 発光装置を分離して、サブマウント 40上の金属面 41に、金属ハンダ 42を介して第二 導電型電極 27および第一導電型電極 28をそれぞれ接続して、図 2— 1に示すような 発光装置が得られる。
[0239] 装置間分離溝は、この例では、基板に達するまで薄膜結晶成長層を除去して形成 されており、好ましい形態の 1つである。しかし、装置間分離溝が、バッファ層の途中 まで形成されている形態も好ましぐまた、基板の一部を除去して形成されている形 態も可能である。これらの場合のいずれも、ノ ッファ層よりも活性層構造側にある導電 性の高い層の側壁に絶縁層を容易に形成できる。いずれの場合も、装置分離溝内 のスクライブ領域にて分割して、 1つ 1つの発光装置に分離される。
[0240] このパートで開示される発明の発光装置では、絶縁層 30は、薄膜結晶成長層 22 〜26の表面、側壁等を含んだ露出部分の大部分を覆っているが、図 2—1の発光装 置の側壁部分、即ち発光装置が分離されていない図 2— 2の状態における装置間分 離溝 13中の絶縁層形状は、いくつかの形態が可能である。いずれの形態において も、発光装置を分離する前に、発光装置を区画する装置間分離溝 13中に、絶縁層 が存在しない部分が存在することが好ましい。そして、絶縁膜が存在しない部分から 、発光装置間を分離することが好ましい。その結果、このパートで開示される発明の 発光装置の好ましい形状では、側壁を覆う絶縁層が、発光装置の端まで達していな い。絶縁層の好ましい形態の具体例を次に示す。
[0241] このパートで開示される発明の 1形態においては、図 2— 2に示すように、絶縁層 30 が装置間分離溝 13の溝内の表面の全てを覆うのではなぐ基板面 (即ち、溝底面)と 接して 、る部分に絶縁層 30が形成されて 、な 、スクライブ領域 14が形成されて 、る 。このため装置間分離の際に薄膜結晶成長層にダメージを与えることがなぐまた絶 縁層の剥がれ等が生じないので好ましい。その結果得られる発光装置では、図 2—1 の A部分に示すように、絶縁層 30が基板末端まで達していない。この形状ができて いる装置では、絶縁層の剥がれがないことが保証される結果、仮にハンダの回り込み 力 Sあっても、発光装置の機能が損なわれることがなく信頼性の高い装置となる。
[0242] また、このパートで開示される発明の異なる形態においては、図 2— 4に示すように 、絶縁層 30が基板面面 (即ち、溝底面)と基板に近接する溝側壁部分で形成されて いない絶縁層非形成部分 15が存在する。この構造も、装置間分離の際に絶縁層の 剥がれ等が生じないので好ましい。得られる発光装置では、図 2— 3の B部分に示す ように、絶縁層 30が基板面まで達していない絶縁層非形成部分 15が存在する。この 図では、バッファ層 22の壁面の一部までが露出している力 露出している部分は、ド 一ビングされて 、な 、アンドープ層であることが好まし 、。この形状ができて 、る装置 では、絶縁層の剥がれがないことが保証され、また露出しているのが絶縁性の高い 材料であれば、図 2— 1の形態の発光装置と同じく信頼性の高い装置となる。また、 基板の一部までエッチングして装置間分離溝を形成した場合には、溝の壁面のうち 、基板部分のみが露出し、ノッファ層が絶縁層で被覆されている場合がある。
[0243] また、装置間分離溝が、バッファ層の途中まで形成されている場合には、次のような 形状の発光装置が得られる。例えば図 2— 17および図 2— 18に示すように、発光装 置端までバッファ層 22が存在し、バッファ層には、装置間分離溝の底面に基づく段 差が存在しており、ノ ッファ層の側壁は、絶縁層で覆われていない部分 (装置端部分 )と、発光装置端力も内側に入った側壁部分 (装置間分離溝の側壁)とを有する。バッ ファ層 22の端は、図 2— 17および図 2— 18では、基板端面と一致している力 分離 方法によっては、基板 21より内側に入ることも、基板 21より外側に出ることもある。絶 縁層 30は、図 2—17の例では、図 2— 17中に C部分で示すように、バッファ層 22の 端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆し ている。これは、図 2—1および図 2— 2において、装置間分離溝をバッファ層 22の途 中でとめた形態に対応する。また、図 2— 18の例は、図 2— 3および図 2— 4において 、装置間分離溝をバッファ層 22の途中で止めた形態に対応し、図 2—18の D部分に 示すように、発光装置端力 内側に入った側壁部分 (装置間分離溝の側壁)のうち、 主たる光取り出し方向側に絶縁層で覆われて 、な 、部分が存在する。
[0244] また、装置間分離溝の深さは、バッファ層の途中の任意の位置に設定することが可 能である。図 2— 17および図 2— 18において、装置間分離溝の深さを変更した例を 、それぞれ図 2— 19および図 2— 20に示す。図 2— 19中の E部分、図 2— 20中の F 部分の形状は、それぞれ図 2—17の C部分、図 2—18の D部分と同じである。
[0245] これらの例のように、装置間分離溝が、ノ ッファ層の途中まで形成されている場合 にも、側壁を覆う絶縁層が、発光装置の端まで達していない形状ができている装置は 、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料 で構成することにより、図 2— 1、図 2— 3の形態の発光装置と同じく信頼性の高い装 置となる。
[0246] さらに、本発明の発光装置では、絶縁層 30が図 2—1のように、第一導電型側電極 28の主たる光取り出し方向側の一部に接していること、即ち、第一導電型側電極 28 と第一導電型半導体層（図では第一導電型クラッド層 24)とのコンタ外部分の周囲 に絶縁層が介在している部分があること、および第二導電型側電極 27の主たる光取 り出し方向と反対側の一部を覆っていること、即ち、第二導電型側電極 27と第二導 電型半導体層（図では第二導電型クラッド層 26)の間には絶縁層が存在せずに第二 導電型側電極 27の周囲に被覆している部分があることが好ましい。この形態は、第 二導電型側電極 27が形成された後に絶縁層 30が形成され、絶縁層 30が形成され た後に第一導電型側電極 28が形成されたことを意味する。このような順序による製 造方法は、後述するが、第二導電型クラッド層 26等の第二導電型半導体層にダメー ジが少なぐまた第一導電型側電極のダメージが少ないために、高効率の発光装置 が得られる。即ち、このような構造を有する発光装置は、高効率を示すことを意味す る。
[0247] さらに、第二導電型側電極 27の大きさは、第二電流注入領域 35と同じであるが、 第二導電型側電極の露出面 37 (第二導電型側電極露出部分)は、第二電流注入領 域 35の大きさよりも小さいことが好ましい。さらに、第一導電型クラッド層 24の表面を 覆う絶縁層 30の一部に、第一導電型側電極 28が第一導電型クラッド層 24と接触す るための開口が設けられ、それが、第一電流注入領域 36となる。第一導電型側電極 28の面積を、第一電流注入領域よりも大きくすることが好ま 、。
[0248] また、第二導電型側電極と第一導電型側電極は、空間的に重なりを有さないことも 望ましい。
[0249] 以下に、装置を構成する各部材と構造についてさらに詳細に説明する。
[0250] く基板〉
このパートに係る発明に採用される基板は、パート Aで記載したものと同一である。
[0251] くノッファ層〉
このパートに係る発明に採用されるバッファ層は、パート Aで記載したものと同一で ある。
[0252] <第一導電型半導体層および第一導電型クラッド層 >
このパートに係る発明に採用される第一導電型半導体層および第一導電型クラッド 層は、パート Aで記載したものと同一である。
[0253] <活性層構造 >
このパートに係る発明に採用される活性層構造は、パート Aで記載したものと同一 である。
[0254] <第二導電型半導体層および第二導電型クラッド層 >
このパートに係る発明に採用される第二導電型半導体層および第二導電型クラッド 層は、パート Aで記載したものと同一である。
[0255] <第二導電型側電極 >
このパートに係る発明に採用される第二導電型側電極は、パート Aで記載したもの と同一である。
[0256] <第一導電型側電極 >
このパートに係る発明に採用される第一導電型側電極は、パート Aで記載したもの と同一である。
[0257] <絶縁層 >
このパートに係る発明に採用される絶縁層は、パート Aで記載したものと同一である
[0258] <サブマウント >
このパートに係る発明に採用されるサブマウントは、パート Aで記載したものと同一 である。
[0259] 〔パート Bで開示される発光装置の製造方法〕
次に、このパートで開示される発明の集積型化合物半導体発光装置の製造方法に ついて説明する。
[0260] このパートで開示される発明の製造方法の 1例では、図 2— 6に示すように、まず基 板 21を用意し、その表面にバッファ層 22、第一導電型クラッド層 24、活性層構造 25 および第二導電型クラッド層 26を薄膜結晶成長により順次成膜する。これらの薄膜 結晶成長層の形成には、 MOCVD法が望ましく用いられる。しかし、 MBE法、 PLD 法、 PED法なども全部の薄膜結晶成長層、あるいは一部の薄膜結晶成長層を形成 するために用いることが可能である。これらの層構成は、素子の目的等に合わせて適 宜変更が可能である。また、薄膜結晶成長層の形成後には、各種の処理を実施して も力まわない。なお、本明細書では、薄膜結晶成長層の成長後の熱処理等も含めて 、「薄膜結晶成長」と記載している。
[0261] 薄膜結晶成長層成長の後、このパートで開示される発明において図 2— 1、図 2— 2に示された形状を実現するためには、図 2— 6に示すように、第二導電型側電極 27 を形成することが好ましい。即ち、予定されている第二電流注入領域 35に対する第 二導電型側電極 27の形成が、絶縁層 30の形成よりも、また、第一電流注入領域 36 の形成よりも、さら〖こは、第一導電型電極 28の形成よりも、早く実施されることが望ま しい。これは、望ましい形態として第二導電型力 ¾型である場合において、表面に露 出している p型クラッド層の表面に対して各種プロセスを経た後に p側電極を形成する と、 GaN系材料では比較的活性ィ匕率の劣る p— GaNクラッド層中の正孔濃度をプロ セスダメージによって低下させてしまうからである。たとえば p— CVDによる絶縁層の 形成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメ ージが残存してしまう。このため、本発明では薄膜結晶成長の後には第二導電型側 電極の形成が他のプロセス工程 (たとえば後述する第一エッチング工程、第二エッチ ング工程、第三エッチング工程、あるいは絶縁層形成工程、第二導電型側電極露出 部分形成工程、第一電流注入領域形成工程や第一導電型側電極形成工程など)よ りも先に実施されることが望まし 、。
[0262] また、本発明においては、第二導電型が p型である場合には、前述のとおり、第二 導電型側電極の表面が Auである場合が代表的な例として想定されるが、露出面が Auなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセス ダメージを受ける可能性が低い。この観点からも本発明では薄膜結晶成長の後には 第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。
[0263] なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層 である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減す ることがでさる。
[0264] 第二導電型側電極 27の形成には、スパッタ、真空蒸着等種々の成膜技術を適応 可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ 法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。
[0265] 第二導電型側電極 27を形成した後、図 2— 7に示すように、第一導電型クラッド層 2 4の一部を露出させる。この工程は、第二導電型クラッド層 26、活性層構造 25、さら には第一導電型クラッド層 24の一部をエッチングにより除去することが好ましい（第一 エッチング工程)。この工程で、第二導電型半導体層（第二導電型クラッド層 26)およ び活性層構造 25が分断されて、活性層構造 25、第二導電型半導体層 (第二導電型 クラッド層 26)および第二導電型側電極 27を有する独立した発光ポイント 17の形状 が形成される。第一エッチング工程においては、後述する第一導電型側電極が第一 導電型のキャリアを注入する半導体層を露出することも目的であるので、薄膜結晶成 長層に他の層、たとえば、クラッド層が 2層力 なる場合や、あるいはコンタクト層があ る場合には、その層を含んでエッチングしても力まわない。
[0266] 第一エッチング工程では、エッチング精度があまり要求されないので、 SiNのような 窒化物や SiO等の酸化物をエッチングマスクとして C1等を用いたプラズマエツチン
2
グ法による公知のドライエッチングを使用することができる。しかし、後述する第二エツ チング工程、第三エッチング工程で詳細に説明するような金属フッ化物マスクを用い たドライエッチングを実施することも望ましい。特に、 SrF、 A1F、 MgF、 BaF、 Ca
2 3 2 2
Fおよびそれらの組み合わせ力 なる群より選ばれる金属フッ化物層を含むエツチン
2
グマスクを用いて、 CI、 SiCl、 BC1、 SiCl等のガスを用いたプラズマ励起ドライエツ
2 4 3 4
チングによりエッチングを行うことが好ましい。さらに、ドライエッチングの方法としては
、高密度プラズマを生成可能な ICP型のドライエッチングが最適である。
[0267] ここで第二導電型側電極 27はプラズマ CVD等によって形成される SiNマスクの形 成履歴、あるいは第一エッチング工程後に実施される該 SiNマスク除去工程を履歴 するが、 Auなどの安定な金属が表面に形成されている場合には、第二導電型側電 極が受けるプロセスダメージは少なくなる。
[0268] 次に図 2— 8に示すように、発光ユニット間分離溝 12を、第二エッチング工程により 形成する。第二エッチング工程は、第一エッチング工程と比較して、さらに深く GaN 系材料をエッチングすることが必要となる。一般に、第一エッチング工程によってエツ チングされる層の総和は、 0. 5 m程度が普通である力 第二エッチング工程にお いては、第一導電型クラッド層 24のすべてと、ノッファ層 22の一部までをエッチング することが必要なことから、 1 μ m以上となることが多ぐ例えば 1〜5 μ mの範囲、また は 3 μ以上の範囲、例えば 3〜7 μ mの範囲となることがある。場合によっては、 3〜1 0 μ mの範囲、さらには 10 μ mを越えることもある。し力し、基板に達するまでエツチン グする場合に比べ、エッチング深さを短くできる利点がある。そのため、発光ユニット 間分離溝 12の幅を、前述のように短 、幅にすることができる。
[0269] 一般に、金属マスク、 SiN等の窒化物マスク、 SiO等の酸化物マスク等は、 C1系
2 プラズマに対するエッチング耐性を示す GaN系材料に対する選択比は 5程度であつ て、膜厚の厚 、GaN系材料をエッチングする必要のある第二エッチング工程を実施 するには、比較的厚めの SiNx膜が必要となってしまう。たとえば第二ドライエツチン グ工程で 4 μ mの GaN系材料をエッチングする最には、 0. 8 mを越える SiNマス クが必要となってしまう。しかし、この程度の厚みの SiNマスクになると、ドライエッチ ング実施中に SiNマスクもエッチングされてしまい、その縦方向の厚みのみではなく 水平方向の形状も変ってしまい、所望の GaN系材料部分のみを選択的にエッチング することができなくなってしまう。
[0270] そこで、第二エッチング工程において発光ユニット間分離溝を形成する際には、金 属フッ化物層を含むマスクを用いたドライエッチングが好ましい。金属フッ化物層を構 成する材料は、ドライエッチング耐性とウエットエッチング性のバランスを考慮すると、 MgF、 CaF、 SrF、 BaF、 A1Fが好ましぐこの中でも SrFが最も好ましい。
2 2 2 2 3 2
[0271] 金属フッ化物膜は、第一、第二、第三エッチング工程で行うドライエッチングに対し ては十分な耐性があり、一方でパターユングのためのエッチング (好ましくはウエット エッチング）に対しては、容易にエッチング可能でかつパターユング形状、特に側壁 部分の直線性の良いものが求められる。金属フッ化物層の成膜温度を 150°C以上に することで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによつ てパター-ングした後に、マスク側壁の直線性にも優れている。成膜温度は、好ましく は 250°C以上、さらに好ましくは 300°C以上、最も好ましくは 350°C以上である。特に 350°C以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、 緻密な膜となり、高いドライエッチング耐性を示しつつ、パターユング形状についても 、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、ェ ツチングマスクとして最も好まし 、。
[0272] このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐 性を示しつつ、パターユング形状についても、側壁部分の直線性と開口部の幅の制 御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好まし いが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく 実施される塩酸等に対するウエットエッチングに対する耐性が必要以上になり、その 除去が容易でなくなる。特に、後述するように SrF等のマスクは半導体層のドライエ
2
ツチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時 のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を 有している。このため、金属フッ化物の過剰な高温での成膜はそのパターユングと最 終除去の観点力 好ましくな 、。
[0273] まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあつ ては、低温成膜した層ほど塩酸等のエツチャントに対するエッチングレートが大きくェ ツチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エツチン グの進行が遅くなる。成膜温度が 300°C以上になると、成膜温度が 250°C程度の膜 よりエッチングレートの低下が目立ってくる力 350°C力も 450°C程度では、非常に都 合の良いエッチング速度の範囲にある。しかし、成膜温度力 S480°Cを超えるとエッチ ング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過 剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパター ユングが困難になる事もある。さらに、半導体層のドライエッチング時のプラズマにさ らされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチング レートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にして しまう。
[0274] このような観点から、金属フッ化物層の成膜温度は、好ましくは 480°C以下であり、 さらに好ましくは 470°C以下、特に好ましくは 460°C以下である。
[0275] このようなことに配慮してパターニングされたマスク (金属フッ化物層が表面層にな るように SiN , SiOなどと積層されていてよい）を用いて、ドライエッチングを行う。ドラ
2
ィエッチングのガス種としては、 CI、 BC1、 SiCl、 CC1およびこれらの組み合わせ
2 3 4 4
力も選ばれるものが望ましい。ドライエッチングの際に、 SrFマスクの GaN系材料に
2
対する選択比は 100を越えるため、厚膜 GaN系材料のエッチングが容易に、かつ、 高精度に行うことができる。さらに、ドライエッチングの方法としては、高密度プラズマ を生成可能な ICP型のドライエッチングが最適である。
[0276] エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエツチャントで 除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電 極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにして SiN、 SiO x 2 などとの積層マスクとしてもよい。この場合、 SiN、 SiO等は、金属フッ化物マスク層
2
の下部の全体に存在していてもよいし、または例えば図 2— 21に示すように、 SiN、 SiO等マスク 51は、金属フッ化物マスク層 52の下部の全体に存在していなくても、
2
少なくとも酸に弱 、材料上に形成されて ヽればよ!/ヽ。
[0277] このような第二エッチング工程により、図 2— 8に示すように、発光ユニット間分離溝 が形成される。
[0278] 次に、図 2— 9に示すように、装置間分離溝 13を、第三エッチング工程により形成 する。第三エッチング工程では、エッチングすべき GaN系材料の厚みは、バッファ層 をすベてエッチングすることが必要なことから、第二エッチング工程と比較しても、極 めて深ぐ 5〜： LO /z mとなること力あり、また 10 mを超えることもある。そのため、第 二エッチング工程で説明したと同様に、金属フッ化物層を含むマスクを用 ヽたドライ エッチングが好ましい。その好ましい条件等 (積層マスク等も含む）は、第二エツチン グ工程について説明したとおりである。
[0279] 装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが 必要である。このパートで開示される発明の好ましい形態の 1つでは、図 2— 9に示す ように、装置間分離溝 13が基板 21に到達するように形成される。この場合には、装 置を分離するために、スクライブ、ブレーキング等の工程において、薄膜結晶成長層 が形成されて ヽる側からダイヤモンドスクライブを実施した際にも、サファイア基板上 の GaN系材料の剥離を抑制することが可能である。またレーザスクライブを実施した 場合にも、薄膜結晶成長層にダメージが入らない利点がある。さらに、サファイア基 板 (GaN等の他の基板でも同じ)の一部までエッチングして装置間分離溝を形成す ることも同様に好ましい。
[0280] 一方、装置間分離溝が、基板に達して!/、な 、形態も好ま 、形態である。例えば、 装置間分離溝が、バッファ層の途中まで形成されていれば、第一導電型クラッド層の 側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つこ とができる (発光装置完成後の形態は、図 2— 17〜図 2— 20を参照。；)。この場合、 絶縁層で被覆されずに側壁力も露出する層は、高い絶縁性を有することが好ましい 。装置間分離溝を、バッファ層の途中まで形成する形態では、第二エッチング工程と 第三エッチング工程を同時実施することも可能になるので、工程を簡略ィ匕できる利点 がある。
[0281] なお、第一エッチング工程、第二エッチング工程および第三エッチング工程は、 ヽ ずれの工程を先に実施しても、後に実施しても力まわない。また、プロセスを簡略に するため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しな V、で、第二エッチングおよび Zまたは第三エッチング工程を実施することも好まし 、。 図 2— 21に示すように、まず SiN、 SiO等の酸に強い材料 (好ましくは SiN )により
2
第一エッチングマスク 51を形成し、第一導電型クラッド層 24が現れるようにエツチン グし、マスク 51を除去しないで、金属フッ化物層による第二および/または第三エツ チングマスク 52を形成する。そして、第二および/または第三エッチング工程を実施 した後、マスク 52を酸により除去し、その後、マスク 51を適宜除去することが好ましい 。第一エッチングマスク 51は、第二エッチング工程と第三エッチング工程が別々に実 施される場合にも、両方のエッチングが終了するまで存在させることもできる。
[0282] 形成される装置間分離溝間の最も狭い部分の幅を 2L とすると、 L はブレ
WSPT1 WSPT1 一キングによって素子分離を行う際には、 20 μ m以上、例えば 30 μ m以上であるこ とが望ましい。また、ダイシング等によって実施する際には、 L は 300 μ m以上で
WSPT1
あることが望まし 、。また、大きすぎても無駄であるので、 L は通常は 2000 μ m
WSPT1 以下である。これは、素子作製プロセスのマージンと、さらには、スクライブ領域の確 保のために必要であるからである。
[0283] 第三エッチング工程の後には、図 2—10に示すように、絶縁層 30を形成する。絶縁 層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は 前述のとおりである。成膜方法は、プラズマ CVD法等の公知の方法を用いればよい
[0284] 次に、図 2— 11に示すように、絶縁層 30の所定部分を除去し、第二導電型側電極 27上で絶縁層が除去された第二導電型側電極露出部分 37、第一導電型クラッド層 上で絶縁層が除去された第一電流注入領域 36、装置間分離溝 13内で絶縁層が除 去されたスクライブ領域 14を形成する。第二導電型側電極 27上の絶縁層 30の除去 は、第二導電型側電極の周辺部分が絶縁層によって覆われて!/、るように実施するこ とが望ま 、。すなわち第二導電型側電極露出部分の表面積は第二電流注入領域 の面積よりも小さいことが望ましい。ここで、素子作製プロセス、特にフォトリソグラフィ 一工程のマージン、あるいは、ハンダ材による意図しない短絡等の発生を防止する ためには、第二導電型側電極の周辺から絶縁層で覆われている幅の中で、最も狭い 部分の幅を L とすると、 L は 15 m以上であることが好ましい。さらに好ましくは 3
2W 2W
0 m以上、特に好ましくは 100 /z m以上である。絶縁層によって第二導電型側電極 の面積の多くが覆われることによって、特に、金属ハンダ材によるたとえば第一導電 型側電極等の他の部分との意図しない短絡を低減することができる。また、 L
2wは、通 常 2000 μ m以下であり、好ましくは 750 μ m以下である。
[0285] 絶縁層の除去は、選択された材質によってドライエッチング、ウエットエッチング等の エッチング手法が選択可能である。たとえば、絶縁層が SiN単層である場合には、 S F等のガスを用いたドライエッチングも、あるいはフッ酸系のエツチャントを用いたゥェ
6
ットエッチングも可能である。また、絶縁層が SiOと TiOからなる誘電体多層膜であ る場合には、 Arイオンミリングによって所望の部分の多層膜を除去することも可能で ある。
[0286] また、第二導電型側電極露出部分 37、第一電流注入領域 36、およびスクライブ領 域 14の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。スクラ イブ領域 14 (図 2— 2)の幅を 2L とすると、 2L は 30 m以上が好ましい。また、大 きすぎても無駄であるので、 2L は、通常 300 μ m以下、好ましくは 200 μ m以下で ある。
[0287] 尚、このパートで開示される発明の異なる形態（図 2— 3、図 2— 4に対応する）では 、図 2— 12に示すように、装置間分離溝内の基板近傍の側壁部分の絶縁層をも除去 し、絶縁層非形成部分 15を設ける。この溝側壁の絶縁層の一部の同時除去は、たと えば、以下の様なプロセスで形成が可能である。装置間分離溝 13の面積とほぼ同等 か少し小さめの開口を有するレジストマスクをフォトリソグラフィ一によつて形成し、次 に、絶縁層をエッチング可能なエツチャントを用いてウエットエッチングを実施すると、 装置間分離溝内の基板面上の絶縁層の除去が進む。その後、さらに長時間エッチ ングを継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層が ウエットエツチャントで除去され、図 2— 12に示したように装置間分離溝の基板側に 絶縁層が存在しな 、形状が得られる。このように絶縁層を除去する場合にぉ 、ては、 絶縁層が存在しない薄膜結晶成長層の側壁は、アンドープ層の側壁であることが望 ましい。これは、フリップチップマウントを実施する際に、万が一、サブマウントとの接 合用ハンダ等が側壁に付着しても、意図しな ヽ電気的短絡が発生しな ヽためである
[0288] このパートで開示される発明では、図 2— 11および図 2— 12のどちらの形態でも、 マウント時の意図しない電気的短絡等を防止できる。通常は、図 2— 11のように、基 板上で絶縁層が存在しないスクライブ領域 14を形成する形態で十分である。尚、装 置間分離溝が、ノ ッファ層の途中まで形成される場合にも、上記のプロセスで絶縁膜 を堆積するときに、基板面でなく溝底面に堆積される点が異なるが、同一のプロセス を採用することができる。
[0289] 次に、図 2— 13、図 2— 14に示すように、第一導電型側電極 28を形成する。図 2— 13および図 2— 14は、それぞれ図 2— 11および図 2— 12の構造に対して、第一導 電型側電極 28を形成した構造を示す。電極材料としては、すでに説明したとおり、第 一導電型が n型であるとすると、 Ti、 A1および Moのいずれカゝから選択される材料、ま たはすベてを構成元素として含むことが望ましい。また、 n側電極の主たる光取り出し 方向とあい対する向きには、 Alが露出するのが普通である。
[0290] 電極材料の成膜には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、 電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマ スク等を用いた場所選択的な蒸着等を適宜使用可能である。ここで、形成プロセスに おけるマージンをある程度見込むために、第一導電型側電極が絶縁層に接して!/、る 部分の幅の中で、最も狭い部分の幅を L とすると、 L は 7 m以上が好ましぐ特
lw lw
に 9 μ m以上が好ましい。また、 L は、通常 500 μ m以下であり、好ましくは 100 μ m
lw
以下である。通常、 5 m以上があれば、フォトリソグラフィー工程とリフトオフ法による プロセスマージンは確保できる。
[0291] 第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形 成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成す ることがでさる。
[0292] 本発明の製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製 造されること〖こより、プロセスダメージ低減の観点でも有利である。第一導電型が n型 である場合には、 n側電極は、好ましい形態では、 A1がその電極材の表面に形成さ れる。この場合に、 n側電極が第二導電型側電極のように絶縁層の形成よりも前にな されると、 n側電極表面、すなわち A1金属は、絶縁層のエッチングプロセスを履歴す ることになる。絶縁層のエッチングには、前述のとおりフッ酸系のエツチャントを用いた ウエットエッチング等が簡便である力 A1はフッ酸を含めた各種エツチャントに対する 耐性が低ぐこのようなプロセスを実効的に実施すると電極そのものにダメージが入つ てしまう。また、ドライエッチングを実施しても A1は比較的反応性が高く酸ィ匕を含めた ダメージが導入される可能性がある。従って、本発明においては、第一導電型側電 極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行 われることは、電極に対するダメージの低減に効果がある。
[0293] このようにして、図 2—13 (図 2— 2)または図 2—14 (図 2— 4)の構造が形成された 後には、各集積型化合物半導体発光装置を 1つ 1つ分離するために、装置間分離溝 を使用して、基板対してダイヤモンドスクライブによる傷いれ、レーザスクライブによる 基板材料の一部のアブレーシヨンが実施される。 [0294] 装置間分離工程の際に、装置間分離溝に一切の薄膜結晶成長層がない場合 (図 2—13および図 2—14の構造がこれに相当する）には、薄膜結晶成長層へのプロセ スダメージの導入がない。また、図 2— 13および図 2— 14のように、スクライブ領域に 絶縁層も存在しない場合には、スクライブ時に、絶縁層の剥離等が生じる可能性もな い。
[0295] また、装置間分離溝は、バッファ層の途中まで溝が形成されている場合 (例えば、 発光ユ ット間分離溝と同等の深さで)もあるが、この場合にも、装置間分離溝を使 用して、基板に対してのダイヤモンドスクライブによる傷いれ、レーザスクライブによる 基板材料の一部のアブレーシヨンが実施される。
[0296] 傷入れ (スクライブ）が終了した後には、集積型化合物半導体発光装置はブレーキ ング工程において、 1装置ずつに分割され、好ましくはハンダ材料等によってサブマ ゥントに搭載する。
[0297] さらに必要により、発光装置内の各発光ユニットの接続を金属配線により適宜行う。
[0298] 以上のようにして、図 2— 1および図 2— 3に示した集積型化合物半導体発光装置 が完成する。
[0299] このパートで開示される発明の製造方法では、面光源的な発光に有利な構造を効 果的に製造できることに加えて、説明のとおり薄膜結晶成長層の形成、第二導電型 側電極の形成、エッチング工程 (第一エッチング工程、第二エッチング工程、第三ェ ツチング工程)、絶縁層の形成、絶縁層の除去 (第二導電型側電極露出部分および 第一電流注入領域の形成や装置間分離溝近傍の絶縁層の除去)、第一導電型側 電極の形成は、この順に実施されることが望ましぐこの工程順により、第二導電型側 電極直下の薄膜結晶成長層のダメージがなぐまた第一導電型側電極にもダメージ のない発光装置を得ることができる。そして、装置形状はプロセスフローを反映したも のとなつている。即ち、発光装置は、第二導電型側電極、絶縁層、第一導電型側電 極がこの順番に積層された構造を内在している。つまり、第二導電型側電極は、第二 導電型クラッド層（またはその他の第二導電型薄膜結晶成長層）に絶縁層を介在しな いで接しており、第二導電型側電極の上部周辺には絶縁層で覆われた部分があり、 第一導電型側電極と第一導電型クラッド層（またはその他の第一導電型薄膜結晶成 長層）の間には、電極周囲部分に絶縁層が介在している部分が存在している。
< <パート c> >
パート Cで開示される発明は、以下の事項に関する。
[0300] 1. 複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されていることを特徴とする集 積型化合物半導体発光装置。
[0301] 2. 前記バッファ層が、薄膜結晶成長により形成された層であることを特徴とする 上記 1記載の発光装置。
[0302] 3. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比 抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 1または 2記載の発光装置。
[0303] 4. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする上 記 1〜3のいずれかに記載の発光装置。
[0304] 5. 前記バッファ層が複数の層の積層構造であることを特徴とする上記 1〜4のい ずれかに記載の発光装置。
[0305] 6. 前記発光ユニット間分離溝の幅力 2〜300 /ζ πιの範囲である上記 1〜5のい ずれかに記載の発光装置。
[0306] 7. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割 されたものであって、この装置間分離溝が、前記バッファ層の途中まで形成されたこ とを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0307] 8. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割 されたものであって、この装置間分離溝が、前記バッファ層を除去して形成されたこと を特徴とする上記 1〜6のいずれかに記載の発光装置。
[0308] 9. 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、この発光装 置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造お よび第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取り 出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側 の一部を覆っている絶縁層を有することを特徴とする上記 1〜8のいずれかに記載の 発光装置。
[0309] 10. この発光装置の側面に、前記主たる光取り出し方向から、前記絶縁層が形成 されていない絶縁層非形成領域が存在し、かつ、前記絶縁層が少なくとも前記第一 導電型半導体層、前記活性層構造、および前記第二導電型半導体層の側壁を覆つ て 、ることを特徴とする上記 9記載の発光装置。
[0310] 11. 前記薄膜結晶層が、 V族として窒素原子を含む III V族化合物半導体から なることを特徴とする上記 1〜： L0のいずれかに記載の発光装置。
[0311] 12. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数を B、量子 井戸層の数を Wで表したとき、 Bと Wが、
B=W+ 1
を満たすことを特徴とする上記 1〜11のいずれかに記載の発光装置。
[0312] 13. 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする上記
9または 10記載の発光装置。
[0313] 14. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光 装置の発光波長の光が前記バッファ層で反射される反射率を R2で表し、前記絶縁 層に前記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光 が前記絶縁層で反射される反射率を R12、前記絶縁層に第一導電型半導体層側か ら垂直入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率を R11、前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波 長の光が前記絶縁層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12
(式 2) R2<R11
(式 3) R2<Rlq
のすベての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記
9、 10および 13のいずれかに記載の発光装置。
[0314] 15. 前記バッファ層の主たる光取り出し方向の表面が平坦でないことを特徴とす る上記 1〜14のいずれかに記載の発光装置。
[0315] 16. 前記第一導電型半導体層からバッファ層側に垂直入射する当該発光装置の 発光波長の光力 Sバッファ層で反射される反射率を R3、前記バッファ層から光取り出 し側の空間に垂直入射する当該発光装置の発光波長の光が空間との界面で反射さ れる反射率を R4で表したとき
R4<R3
を満たすようにバッファ層の光取り出し側に低反射光学膜を有することを特徴とする 上記 1〜 15のいずれかに記載の発光装置。
[0316] 17. 第一導電型が n型であり、第二導電型力 ¾型であることを特徴とする上記 1〜
16の 、ずれかに記載の発光装置。
[0317] 18. 前記第一導電型側電極および前記第二導電型側電極が、金属ハンダによ つて金属面を有する支持体に接合されていることを特徴とする上記 1〜17のいずれ かに記載の発光装置。
[0318] 19. 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金 属面との接合力 金属ハンダのみ、または金属ハンダと金属バンプによってなされて いることを特徴とする上記 18記載の発光装置。
[0319] 20. 前記支持体の母材が A1N、 Al O、 Si、ガラス、 SiC、ダイヤモンド、 BNおよ
2 3
び CuWからなる群より選ばれることを特徴とする上記 18または 19記載の発光装置。
[0320] 21. 前記支持体の発光装置間の分離部分に、金属層が形成されていないことを 特徴とする上記 18〜20のいずれかに記載の発光装置。
[0321] 22. 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製 造方法であって、
基板上に、バッファ層を形成する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜す る工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、 前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型 側電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶層表面力 前記バッファ層の界面まで、または前記薄膜 結晶層表面力 前記バッファ層の一部までを除去する第二エッチング工程と、 複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[0322] 23. 前記の基板を除去する工程の前に、前記第一導電型側電極および第二導 電型側電極を、支持体上の金属面に接合して前記支持体に搭載する工程を有する ことを特徴とする上記 22記載の方法。
[0323] 24. 前記の基板を除去する工程の後、複数の発光装置に分離する工程を有する ことを特徴とする上記 23記載の方法。
[0324] 25. 前記バッファ層の成膜工程を、前記薄膜結晶層の成膜工程の一部として、か つ前記第一導電型半導体層の形成に先立って行うことを特徴とする上記 22〜24の いずれかに記載の方法。
[0325] 26. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の 比抵抗が、 0. 5 ( Ω ' cm)以上であることを特徴とする上記 22〜25のいずれかに記 載の方法。 [0326] 27. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする 上記 22〜26の!、ずれかに記載の方法。
[0327] 28. 前記バッファ層を、複数の層の積層構造として成膜することを特徴とする上記
22〜27の!、ずれかに記載の方法。
[0328] 29. 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行 い、前記薄膜結晶層表面力も前記バッファ層の界面まで、または前記薄膜結晶層表 面力 前記バッファ層の一部を除去するまでエッチングを行うことを特徴とする上記 2
2〜28の!、ずれかに記載の方法。
[0329] 30. 前記第三エッチング工程において、少なくとも前記基板表面に達するまでェ ツチングを行うことを特徴とする上記 22〜28のいずれかに記載の方法。
[0330] 31. 前記第二および第三エッチング工程力 CI、 BC1、 SiCl、 CC1およびそれ
2 3 4 4 らの 2種以上の組み合わせ力もなる群より選ばれるガス種を用いたドライエッチングで 行われることを特徴とする上記 22〜30のいずれかに記載の方法。
[0331] 32. エッチングマスクとして、パターユングされた金属フッ化物層を用いることを特 徴とする上記 31記載の方法。
[0332] 33. 前記金属フッ化物層が、 SrF、 A1F、 MgF、 BaF、 CaFおよびそれらの
2 3 2 2 2
組み合わせ力もなる群より選ばれることを特徴とする上記 32記載の方法。
[0333] 34. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行 ヽ、前記第一導電型側電極を 形成する工程の前に、さらに絶縁層を形成する工程を有することを特徴とする上記 2
2〜33のいずれかに記載の方法。
[0334] 35. 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われる ことを特徴とする上記 34記載の方法。
[0335] 36. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成 する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領 域を形成する工程と
を有することを特徴とする上記 22〜28のいずれかに記載の方法。
[0336] 37. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成 する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離 溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と を有することを特徴とする上記 22〜28のいずれかに記載の方法。
[0337] 38. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 36記載の方法。
[0338] 39. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 37記載の方法。
[0339] 40. 前記の基板を除去する工程を、前記基板に対しては透明であって、前記バッ ファ層に対しては吸収される波長の光を前記基板側力 照射して、前記バッファ層の 一部を分解して、前記基板と前記バッファ層の界面での剥離を生じさせることで行う ことを特徴とする上記 22〜39のいずれかに記載の方法。
[0340] 41. 前記第一導電型側電極および第二導電型側電極と前記支持体上の金属面 との接合を、金属ハンダで行うことを特徴とする上記 23記載の方法。
[0341] 42. 前記支持体の母材が、金属、 A1N、 Al O、 Si、ガラス、 SiC、ダイヤモンド、
2 3
BNおよび CuWからなる群より選ばれることを特徴とする上記 23または 41記載の方 法。
[0342] 43. 前記基板が、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGa
2 4
Oおよび MgO力もなる群より選ばれることを特徴とする上記 22〜42のいずれかに
3
記載の方法。
[0343] このパートで開示される発明によれば、大面積の面光源的発光に適した構造を有 する集積型化合物半導体発光装置およびその製造方法を提供することができる。
[0344] 特に、発光装置の面積が数 cm2を越える場合であっても、発光強度の均一性の高 い面的な青色または紫外発光が可能である。また、このパートで開示される発明は、 フリップチップ型であって、サブマウントに搭載できるために、十分な放熱性と高い光 取出し効率を確保することができる。
[0345] このパートで開示される発明では、発光ユニット間分離溝力 ノ ッファ層を含めた全 ての層が除去されて形成されているのではないので、隣接発光ユニット同士を、電気 的には分離しながら近接させることができる。そのため、集積密度の向上および面光 源的発光に非常に有利である。また、 1箇所の劣化が、装置全体に影響を及ぶこと がないので信頼性の観点でも優れる。さらに、発光ユニット間に共通する、電気的に 十分高抵抗なバッファ層の一部まで発光ユニット間分離溝を形成するだけでよいた め、エッチング深さの制約を考慮することなしに、十分に厚いバッファ層を用いること も可能であって、このために発光素子部分の結晶性をより良好にすることも可能であ つて、発光装置の高出力化の観点で望ましい。また、エッチング時間も短時間ですむ などの観点でも望ましい。
[0346] また、このパートで開示される発明では主たる光取り出し方向に基板が存在しない ため、以下のような利点を併せ持つことが出来る。たとえば C +サファイア基板上に一 般的な MOCVD法で形成された、 GaN系材料、 InGaN系材料、 AlGaN系材料、 In AlGaN系材料、 InAlGaBN形材料などの材料!/ヽずれかの材料で構成された半導 体発光素子であれば、これら材料のサファイア基板面側は窒素面となり、これら材料 の成長方向は Ga面となるのが普通である。ここで、一般的に Ga面はケミカルエッチ ング等のしにくい面であって、光取り出し効率を向上させるための粗面化などは実施 しにくいが、窒素面は比較的容易にケミカルエッチングが可能であって、これによつ て粗面化などが可能である。これに対して、基板が存在する場合、代表的なサフアイ ァ等の基板ではケミカルエッチングがほとんど不可能である。従って、このパートで開 示される発明では、サファイア基板等を剥離し、その後に露出した窒素面をケミカル エッチングすることで、容易に粗面化が可能になり、その結果、発光装置の発光効率 等を容易に向上することができる。
[0347] 〔パート Cの発明の実施形態の説明〕
以下、このパートに係る発明をさらに詳細に説明する。
[0348] 図 3— 1に、このパートで開示される発明の集積型化合物半導体発光装置 (以下、 単に発光装置という）の 1例を示す。また、図 3— 1の発光装置の構造を詳細に説明す るために、作製途中の形状を示す図 3— 2も参照しながら説明する。ここでは、図 3— 1、図 3— 2に示すように、 3つの発光ユニット 11によって 1つの発光装置 10を構成す る例を示しているが、集積の個数は特に限定はなぐ提供される一つの基板内で適 宜個数を設定可能である。例えば 2個でもよぐまた、 500個を越える個数を集積して も力まわない。ここで、好ましくは 25〜200個であり、また 2次元的に配列されている ことも好まし 、。
[0349] このパートで開示される発明において、 1つの発光ユニットは、図に示すように、少 なくとも、第一導電型クラッド層 24を含む第一導電型半導体層、第二導電型クラッド 層 26を含む第二導電型半導体層、および前記第一および第二導電型半導体層の 間に挟まれた活性層構造 25を有する化合物半導体薄膜結晶層、第二導電型側電 極 27、並びに第一導電型側電極 28を有する。図のように発光ユニット間分離溝 12 は、集積型化合物半導体発光装置 10内の発光ユニット 11を区画しているが、ノ ッフ ァ層 22は、発光ユニット間に共通して設けられている。
[0350] この例では、第二導電型クラッド層 26の表面の一部に、第二導電型側電極 27が配 置され、第二導電型クラッド層 26と第二導電型側電極 27の接触している部分が第二 電流注入領域 35となっている。また、第二導電型クラッド層、活性層構造の一部、第 一導電型クラッド層の一部が除去された構成となっており、除去した箇所に露出する 第一導電型クラッド層 24に接して、第一導電型側電極 28が配置されることで、第二 導電型側電極 27と第一導電型側電極 28が、基板に対して同じ側に配置されるよう に構成されている。
[0351] このパートで開示される発明では、発光ユニット 11は、互いに発光ユニット間分離 溝 12により電気的には分離されている。即ち、発光ユニット間分離溝 12は、薄膜結 晶層中の導電性の高い層を分断しており、少なくともバッファ層 22まで、好ましくは図 3- 1に示すようにノッファ層の途中まで除去されて 、るために、発光ユニット間で実 質的な電気的結合はない。
そして、詳細は後述するが、バッファ層のうちで少なくとも第一導電型半導体層（図で は第一導電型クラッド層 24)に直接接触している部分は実質的に絶縁性である。尚、 このパートで開示される発明において、 1つの発光ユニット内の発光ポイント (独立し た発光部）は 1つである。
[0352] また、このパートで開示される発明では、発光ユニット間分離溝の幅が、好ましくは 2 〜300 μ m、さらに好ましくは 5〜50 μ m、最も好ましくは 8〜 15 μ mである。このノ ートで開示される発明では、特に後述する製造方法とあいまって、発光ユニット間分 離溝の幅を短くすることが可能であり、面光源に適した集積ィ匕が可能になる。
[0353] 図 3— 2には、中央の発光装置 10に隣接する別の発光装置も一部図示されている 。製造過程ではこのように、同一基板 21上に、それぞれの発光装置 10が、装置間分 離溝 13によって分離されて形成される。図 3— 1に示す完成した発光装置は、図 3— 2の中の 1つの発光装置 10を、支持体 40上の金属面 41に、金属ハンダ 42を介して 第二導電型側電極 27および第一導電型側電極 28をそれぞれ接続した構造に相当 する。製造方法の 1例は、後述する。
[0354] 装置間分離溝 13は、図 3— 2の例では、基板に達するまで薄膜結晶層を除去して 形成されており、好ましい形態の 1つである。一方、装置間分離溝が、ノ ッファ層の途 中まで形成されている形態も好ましい。これらの場合のいずれも、ノ ッファ層よりも活 性層構造側にある導電性の高 ヽ層の側壁に絶縁層を容易に形成できる。
[0355] このパートで開示される発明の発光装置では、絶縁層 30は、薄膜結晶層 22〜26 の表面、側壁等を含んだ露出部分の大部分を覆っているが、図 3— 1の発光装置の 側壁部分、即ち発光装置が分離されていない図 3— 2の状態における装置間分離溝 13中の絶縁層形状は、いくつかの形態が可能である。いずれの形態においても、絶 縁層は基板に接触せず、発光装置を分離する前に、発光装置を区画する装置間分 離溝 13中に、絶縁層が存在しない部分が存在することが好ましい。そして、絶縁膜 が存在しない部分から、発光装置間が分離されることが好ましい。その結果、このパ ートで開示される発明の発光装置の好ましい形状では、側壁を覆う絶縁層は、ノ ッフ ァ層の光取り出し面側界面まで達して 、な 、。絶縁層の好ま 、形態の具体例を次 に示す。
[0356] パート Cで開示される発明の 1形態においては、図 3— 2に示すように、絶縁層 30が 装置間分離溝 13の溝内の表面の全てを覆うのではなぐ絶縁層 30が基板面 (即ち、 溝底面)と基板に近接する溝側壁部分で形成されていない絶縁層非形成部分 15が 存在する。この構造では、基板 21に付着している絶縁層 30がないので、基板 21を 例えば剥離により除去するときに、絶縁層の剥がれ等が生じる可能性がないので最 も好ましい。得られる発光装置では、図 3—1の B部分に示すように、絶縁層 30が基 板面まで達して 、な 、絶縁層非形成部分 15が存在する。この形状ができて 、る装置 では、絶縁層の剥がれがないことが保証される結果、仮にハンダの回り込みがあって も、発光装置の機能が損なわれることがなく信頼性の高い装置となる。
[0357] この図 3—1では、ノ ッファ層 22の壁面の一部までが露出している力 露出している 部分は、ドーピングされていないアンドープ層であることが好ましい。露出しているの が絶縁性の高 、材料であれば、信頼性の高 、装置となる。
[0358] また、装置間分離溝が、バッファ層の途中まで形成されている場合には、次のような 形状の発光装置が得られる。例えば図 3— 13および図 3— 14に示すように、発光装 置端までバッファ層 22が存在し、バッファ層には、装置間分離溝の底面に基づく段 差が存在しており、ノ ッファ層の側壁は、絶縁層で覆われていない部分 (装置端部分 )と、発光装置端力も内側に入った側壁部分 (装置間分離溝の側壁)とを有する。絶 縁層 30は、図 3— 13の例では、図 3— 13中に C部分で示すように、バッファ層 22の 端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆し ている。この形態は、図 3— 2において、装置間分離溝をバッファ層 22の途中で止め 、 ノッファ層の溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成し、 スクライブ領域から装置を分離した形状に対応する。また、図 3— 14の例は、図 3— 1 および図 3— 2において、装置間分離溝をバッファ層 22の途中で止めた形態に対応 し、図 3— 14の D部分に示すように、発光装置端から内側に入った側壁部分 (装置間 分離溝の側壁）のうち、主たる光取り出し方向側に絶縁層で覆われて 、な 、部分が 存在する。
[0359] また、装置間分離溝の深さは、バッファ層の途中の任意の位置に設定することが可 能である。図 3— 13および図 3— 14において、装置間分離溝の深さを変更した例を 、それぞれ図 3— 15および図 3— 16に示す。図 3— 15中の E部分、図 3— 16中の 部分の形状は、それぞれ図 3— 13の C部分、図 3— 14の D部分と同じである。
[0360] これらの例のように、装置間分離溝が、ノ ッファ層の途中まで形成されている場合 にも、側壁を覆う絶縁層が、発光装置の端まで達していない形状ができている装置は 、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料 で構成することにより、図 3— 1の形態の発光装置と同じく信頼性の高い装置となる。
[0361] さらに、本発明の発光装置では、絶縁層 30が図 3—1のように、第一導電型側電極 28の主たる光取り出し方向側の一部に接していること、即ち、第一導電型側電極 28 と第一導電型半導体層（図では第一導電型クラッド層 24)とのコンタ外部分の周囲 に絶縁層が介在している部分があること、および第二導電型側電極 27の主たる光取 り出し方向と反対側の一部を覆っていること、即ち、第二導電型側電極 27と第二導 電型半導体層（図では第二導電型クラッド層 26)の間には絶縁層が存在せずに第二 導電型側電極 27の周囲に被覆している部分があることが好ましい。この形態は、第 二導電型側電極 27が形成された後に絶縁層 30が形成され、絶縁層 30が形成され た後に第一導電型側電極 28が形成されたことを意味する。このような順序による製 造方法は、後述するが、第二導電型クラッド層 26等の第二導電型半導体層にダメー ジが少なぐまた第一導電型側電極のダメージが少ないために、高効率の発光装置 が得られる。即ち、このような構造を有する発光装置は、高効率を示すことを意味す る。
[0362] さらに、第二導電型側電極 27の大きさは、第二電流注入領域 35と同じであるが、 第二導電型側電極の露出面 37 (第二導電型側電極露出部分)は、第二電流注入領 域 35の大きさよりも小さいことが好ましい。さらに、第一導電型クラッド層 24の表面を 覆う絶縁層 30の一部に、第一導電型側電極 28が第一導電型クラッド層 24と接触す るための開口が設けられ、それが、第一電流注入領域 36となる。第一導電型側電極 28の面積を、第一電流注入領域よりも大きくすることが好ま 、。
[0363] また、第二導電型側電極と第一導電型側電極は、空間的に重なりを有さないことも 望ましい。
[0364] 以下に、装置を構成する各部材と構造についてさらに詳細に説明する。
[0365] <基板 >
パート Cで開示される発明では、基板はその上に半導体層を成長させることが可能 なものが選ばれ、また最終的に除去できるものが用いられる。基板は、透明である必 要はないが、製造工程で、基板を後述するレーザディボンディングにより剥離すると きには、その特定の波長のレーザ光を透過することが好ましい。また、電気的には絶 縁性基板である事が好ましい。これは、製造工程で、同様にレーザディボンディング 法によって基板を剥離する際に、導電性基板ではその自由電子による吸収等によつ て、このような基板剥離方法を採用しに《なるからである。具体的な材料としては、 例えば InAlGaN系発光材料または InAlBGaN系材料をその上に薄膜結晶成長さ せるためは、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGaO、およ
2 4 3 び MgO力 選ばれることが望ましぐ特にサファイア、 GaN、 ZnO基板が好ましい。 特に GaN基板を用いる際には、その Siのドーピング濃度はアンドープ基板を用いる 場合には、 3 X 1017cm_3の Si濃度以下が望ましぐさらに望ましくは l X 1017cm_3以 下であることが、電気抵抗の観点と結晶性の観点力もが望ましい。一方、基板を除去 する際にケミカルエッチングを前提とする際には、塩酸等で容易に除去可能な ZnO が望ましい。
[0366] パート Cで開示される発明で使用される基板は、いわゆる面指数によって完全に確 定されるジャスト基板だけではなぐ薄膜結晶成長の際の結晶性を制御する観点力 、いわゆるオフ基板（miss oriented substrate)であることもできる。オフ基板は、 ステップフローモードでの良好な結晶成長を促進する効果を有するため、素子のモ フォロジ改善にも効果があり、基板として広く使用される。たとえば、サファイアの c + 面基板を InAlGaN系材料の結晶成長用基板として使用する際には、 m+方向に 0. 2度程度傾いた面を使用することが好ましい。オフ基板としては、 0. 1〜0. 2度程度 の微傾斜を持つものが広く一般的に用いられる力 サファイア上に形成された InAlG aN系材料にぉ 、ては、活性層構造内の発光ポイントである量子井戸層に力かる圧 電効果による電界を打ち消すために、比較的大きなオフ角度をつけることも可能であ る。
[0367] 基板は、 MOCVDや MBE等の結晶成長技術を利用して集積型化合物半導体発 光装置を製造するために、あら力じめ化学エッチングや熱処理等を施してぉ 、てもよ い。また、後述するバッファ層との関係で、意図的に凹凸をつけた基板にしておき、こ れによって、薄膜結晶層と基板との界面で発生する貫通転移を発光素子あるいは、 後述する発光ユニットの活性層近傍に導入しな 、ようにすることも可能である。
[0368] 基板の厚みとしては、このパートで開示される発明の 1形態においては、装置作成 初期においては、通常 250〜700 /ζ πι程度のものであり、半導体発光装置の結晶成 長、素子作製プロセスにおける機械的強度が確保されるようにしておくのが普通であ る。基板を用いて必要な半導体層を成長した後に、基板は、例えば研磨、エッチング 、またはレーザディボンディング等により除去される。
[0369] くノッファ層〉
バッファ層 22は、基板上に薄膜結晶成長する上で、転移の抑制、基板結晶の不完 全性の緩和、基板結晶と所望の薄膜結晶成長層との各種の相互不整合の軽減など 、主に薄膜結晶成長のための目的のために形成される。さらに、発光ユニット間分離 溝をバッファ層の途中までで止められる程度の厚さと、発光ユニット間の電気的分離 ができる程度の絶縁性が必要である。
[0370] ノ ッファ層は、薄膜結晶成長で成膜され、このパートで開示される発明で望ましい 形態である InAlGaN系材料、 InAlBGaN系材料、 InGaN系材料、 AlGaN系材料、 GaN系材料などを基板上に異種基板上に薄膜結晶成長する際には、必ずしも基板 との格子定数のマッチングが確保されないので、ノ ッファ層は特に重要である。たと えば、薄膜結晶成長層を有機金属気相成長法 (MOVPE法)で成長する際には、 6 00°C近傍の低温成長 A1N層をバッファ層に用いたり、あるいは 500°C近傍で形成し た低温成長 GaN層を用いたりすることも出来る。また、 800°Cから 1000°C程度の高 温で成長した A1N、 GaN、 AlGaN、 InAlGaN, InAlBGaNなども使用可能である。 これらの層は一般に薄く 5〜40nm程度である。
[0371] ノ ッファ層 22は必ずしも単一の層である必要はなぐ低温で成長した GaNバッファ 層の上に、結晶性をより改善するために、ドーピングを施さない 1000°C程度の温度 で成長した GaN層を数/ z m程度有するようにしても力まわない。実際には、このような 厚膜バッファ層を有することが普通であって、その厚みは 0. 5〜7 /ζ πι程度である。こ のパートで開示される発明においては、バッファ層は、化合物半導体発光装置内の 発光ユニット間に共通して存在することから、ドーピングされた層を有さないことが望 ましい。しかし、ノ ッファ層内に結晶性等の観点でドーピングされた層を有するように する際には、ドーピング層を成長した後に、さらにアンド一プ層を形成し、発光ュ-ッ ト間の電気的絶縁が完全に確保できるようにすることが必須である。また、バッファ層 内にドーピング層とアンド一プ層を積層して形成することも可能である。
[0372] 特に好ましい形態では、基板に接して 350°C〜650°C未満程度の低温で薄膜結 晶成長させた低温バッファ層と、 650°C〜1050°C程度の高温で薄膜結晶成長させ た高温バッファ層の 2層構造のものである。
[0373] さらに、バッファ層の全厚は、好ましくは 4〜20 μ m、さらに好ましくは 4. 5〜10 μ m、最も好ましくは 5〜8 mであって、厚膜バッファ層は、その上に形成される発光 ユニットの主要層となる薄膜結晶層の品質が向上するために好ましい。
[0374] また、バッファ層の形成に関しては、いわゆるマイクロチャネルエピタキシーの一種 である横方向成長技術 (ELO)も使用可能であり、これによつてサファイア等の基板と InAlGaN系材料の間で発生する貫通転移の密度を大幅に低減することも可能であ る。さらに基板の表面に凹凸の加工を施したような加工基板を使用する際にも、横方 向成長をさせる際に転位の一部を消滅させることが可能であって、このような基板と ノ ッファ層の組み合わせをこのパートで開示される発明に適応する事は好ましい。さ らに、この際には基板上に形成された凹凸によって光取り出し効率が向上する効果 もあって、好ましい。
[0375] このパートで開示される発明においては、ノ ッファ層は、各発光ユニットに共通して 存在するため、各発光ユニット間の電気的絶縁を阻害しないように材料選択をするこ とが必須である。もし、例えば発光装置内のすべての発光ユニットが電気的に結合し ているとすると、発光ユニット（一対の pn接合)の 1つが劣化した際に、その影響は劣 化した発光ユニットの光度低下にとどまらずに、集積型化合物半導体発光装置内全 体の電流注入経路の変化として現れる。そのため、 1発光ユニットの劣化が発光装置 の特性変動として大きく現れてしまう。このパートで開示される発明においては、バッ ファ層は、各発光ユニット間の電気的絶縁を確保できるように材料選択をすることが 極めて好ましい。電気的に絶縁されていることで、駆動中にある発光ユニットが劣化 したとしても、その劣化は、発光ユニット 1つの問題で済む。
[0376] ここで、バッファ層は、 1つの発光ユニットにおける劣化等の変化が他のユニットに 影響を及ぼさない程度に実質的に絶縁性を有していればよぐ例えば層全体の比抵 抗 （0 ' «11)が0. 5 ( Ω -cm)以上であることが好ましい。さらに好ましくは、 1. 0 (
Ω -cm)以上であり、さらに好ましくは 1. 5 ( Ω 'cm)以上、最も好ましくは 5 ( Ω 'cm) 以上である。比抵抗が高いためには、ノ ッファ層はアンドープであることが望ましいが 、ノッファ層が複数の層力もなる場合などにおいては、一部ドーピングされている層 があっても、これがアンドープ層の間にあり、発光ユニット間が電気的に結合していな いのであれば問題はない。この場合、第一導電型半導体層（例えば第一導電型クラ ッド層）に隣接する層が上記の比抵抗を有して ヽればよ ヽ。
[0377] さらに、ノ ッファ層は、基板を製造工程中に除去するので、このパートで開示される 発明の 1形態においてはその表面が主たる光取り出し面になる。後述するように基板 の剥離の 1つ方法として、基板に対して透明で、ノ ッファ層に対して吸収のある光を 用いて、バッファ層の一部を光学的に分解して、基板を剥離する方法が挙げられる。 そのような方法を採用する場合には、その方法に適合した材料が選択される。たとえ ば、基板がサファイアで、バッファ層が GaNである場合には、 248nmの発振波長を 有するエキシマレーザを薄膜結晶成長がされて 、な 、基板側から光を照射し、バッ ファ層の GaNを金属 Gaと窒素に分解して、その結果、基板を剥離するレーザディボ ンデイングを実施することも可能である。
このパートで開示される発明では、主たる光取り出し方向に基板が存在しな 、ので 、ノッファ層の主たる光取り出し方向の面に、いわゆる低反射コーティング層あるいは 低反射光学膜が形成されることが望ましい。ノ ッファ層—空気界面での屈折率差に よる反射を抑制し、高出力化、素子の高効率ィ匕を図ることができる。ここで、後述する 第一導電型半導体層からバッファ層側に垂直入射する当該発光装置の発光波長の 光がバッファ層で反射される反射率を R3、前記バッファ層から光取り出し側の空間に 垂直入射する当該発光装置の発光波長の光が空間との界面で反射される反射率を R4で表したとき、
R4<R3
を満たすようにバッファ層の光取り出し側に低反射光学膜を有する事は望ま 、。た とえばバッファ層が GaNである場合には、低反射コーティング膜として Al O等を用
2 3 いることが望ましい。これは素子の発光波長におけるノッファ層の屈折率 n に対して bf
、低反射コーティング膜の屈折率力 fn に近いことが望ましいので、 GaNの屈折 bf
率の平方根に対して、 Al O
2 3の屈折率が近いからである。
[0378] このパートで開示される発明においては、ノッファ層の主たる光取り出し方向の面 力 平坦でない面あるいは粗面であることも好ましい。これにより量子井戸層内で発 光した光を高効率で取り出すことが可能になり、素子の高出力化、高効率化の観点 で望ましい。ここで、素子の発光波長をえ（nm)とすると、ノ ッファ層の粗面の程度は
、平均粗さ Ra (nm)が
λ /5 (nm) <Ra (nm) < 10 Χ λ (nm)
を満たすことが望ましぐ
λ /2 (nm) < Ra (nm) < 2 X λ (nm)
を満たすことがより望ましい。
[0379] また、バッファ層は装置間分離溝の露出部分になってもよい。露出する部分は、特 にアンドープ部分であることが好ましぐ装置組み立て時のハンダ等による絶縁不良 を抑制することができる。
[0380] <第一導電型半導体層および第一導電型クラッド層 >
このパートに係る発明に採用される第一導電型半導体層および第一導電型クラッド 層は、パート Aで記載したものと同一である。
[0381] <活性層構造 > このパートに係る発明に採用される活性層構造は、パート Aで記載したものと同一 である。
[0382] <第二導電型半導体層および第二導電型クラッド層 >
このパートに係る発明に採用される第二導電型半導体層および第二導電型クラッド 層は、パート Aで記載したものと同一である。
[0383] <第二導電型側電極 >
このパートに係る発明に採用される第二導電型側電極は、パート Aで記載したもの と同一である。
[0384] <第一導電型側電極 >
このパートに係る発明に採用される第一導電型側電極は、パート Aで記載したもの と同一である。
[0385] <絶縁層 >
このパートに係る発明に採用される絶縁層は、パート Aで記載したものと同一である
[0386] <支持体 >
支持体 40は、基板剥離の際の薄膜結晶層の支持体としての役割を果たせることが 必須であるが、さらに、本支持体は、素子完成後の電流導入と放熱の機能をあわせ 持つことも非常に望ましい。この観点で、支持体の母材は、金属、 A1N、 SiC、ダイヤ モンド、 BNおよび CuWからなる群より選ばれることがことが望ましい。これら材料は、 放熱性に優れ、高出力の発光素子に不可避である発熱の問題を効率よく抑制できる 点で好ましい。また Al O、 Si、ガラス等も安価であって支持体として利用範囲が広く
2 3
好ましい。また、後述する基板除去時にレーザ照射によって薄膜結晶層の一部を金 属 Gaと窒素に分解した際には、金属 Gaを除去する際にウエットエッチングを実施す る事が望ましいが、この際も、支持体はエッチングされない材質であることが望ましい 。さらに、基板そのものをウエットエッチングすることも可能であって、この際にも支持 体はエッチングされない材質であることが望ましい。尚、支持体の母材を金属から選 択する際には、その周りを耐エッチング性のある誘電体等で覆う事が望ましい。金属 の母材としては、発光素子の発光波長における反射率の高い材料が望ましぐ Al、 A g等が望ましい。また、誘電体等で覆う最には、各種 CVD法で形成した SiN、 SiO x 2 等が望ましい。
[0387] 支持体は、さらに素子完成後の電流導入と放熱の機能をあわせ持つとの観点では 、母材の上に、電流導入用の電極配線を有することが望ましぐまた、この電極配線 上で装置を搭載する部分には、適宜発光装置と支持体の接合用の接着層を有する ことが望ましい。ここで、接着層は、 Agを含んだペースト、金属バンプ等を使用するこ とも可能ではあるが、金属ハンダで構成されていることが、放熱性の観点で非常に望 ましい。金属ハンダは Agを含んだペースト材、金属バンプなどと比較して圧倒的に 放熱性に優れたフリップチップマウントが実現可能である。ここで、金属ハンダとして は、 In、 InAg、 InSn、 SnAg、 PbSn、 AuSn、 AuGeおよび AuSi等を挙げることが できる。特に、 AuSn、 AuSi、 AuGe等の高融点ハンダがより望ましい。これは、発光 素子を超高出力動作させるために大電流を注入すると、素子近傍の温度が 200°C 程度に上昇するためであって、ハンダ材の融点として駆動時の素子温度よりも高い 融点を有する金属ハンダがより好ましい。また、場合によっては、フリップチップマウン ト時の素子の段差を打ち消すために、バンプを用い、さらに、金属ハンダ材でその周 りを埋めながら接合する事も望ましい。
[0388] また、このパートで開示される発明の集積型化合物半導体発光装置は、支持体上 の金属配線を自在に変化させることで、 1つの発光装置内の各発光ユニットを並列接 続にも、直列接続にも、またはこれらを混在させることも可能である。
[0389] 〔パート Cで開示される発光装置の製造方法〕
次に、このパートで開示される発明の集積型化合物半導体発光装置の製造方法に ついて説明する。
[0390] このパートで開示される発明の製造方法の 1例では、図 3— 4に示すように、まず基 板 21を用意し、その表面にバッファ層 22、第一導電型クラッド層 24、活性層構造 25 および第二導電型クラッド層 26を薄膜結晶成長により順次成膜する。これらの薄膜 結晶層の形成には、 MOCVD法が望ましく用いられる。し力し、 MBE法、 PLD法な ども全部の薄膜結晶層、あるいは一部の薄膜結晶層を形成するために用いることが 可能である。これらの層構成は、素子の目的等に合わせて適宜変更が可能である。 また、薄膜結晶層の形成後には、各種の処理を実施しても力まわない。なお、本明 細書では、薄膜結晶層の成長後の熱処理等も含めて、「薄膜結晶成長」と記載して いる。
[0391] 薄膜結晶層成長の後、このパートで開示される発明において図 3— 1、図 3— 2に示 された形状を実現するためには、図 3—4に示すように、第二導電型側電極 27を形 成することが好ましい。即ち、予定されている第二電流注入領域 35に対する第二導 電型側電極 27の形成が、絶縁層 30の形成よりも、また、第一電流注入領域 36の形 成よりも、さら〖こは、第一導電型側電極 28の形成よりも、早く実施されることが望まし い。これは、望ましい形態として第二導電型力 ¾型である場合において、表面に露出 している p型クラッド層の表面に対して各種プロセスを経た後に p側電極を形成すると 、 GaN系材料では比較的活性ィ匕率の劣る p— GaNクラッド層中の正孔濃度をプロセ スダメージによって低下させてしまうからである。たとえば p— CVDによる絶縁層の形 成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメー ジが残存してしまう。このため、本発明では薄膜結晶成長の後には第二導電型側電 極の形成が他のプロセス工程 (たとえば後述する第一エッチング工程、第二エツチン グ工程、第三エッチング工程、あるいは絶縁層形成工程、第二導電型側電極露出部 分形成工程、第一電流注入領域形成工程や第一導電型側電極形成工程など)より も先に実施されることが望まし 、。
[0392] また、本発明においては、第二導電型が p型である場合には、前述のとおり、第二 導電型側電極の表面が Auである場合が代表的な例として想定されるが、露出面が Auなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセス ダメージを受ける可能性が低い。この観点からも本発明では薄膜結晶成長の後には 第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。
[0393] なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層 である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減す ることがでさる。
[0394] 第二導電型側電極 27の形成には、スパッタ、真空蒸着等種々の成膜技術を適応 可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ 法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。
[0395] 第二導電型側電極 27を形成した後、図 3— 5に示すように、第一導電型クラッド層 2 4の一部を露出させる。この工程は、第二導電型クラッド層 26、活性層構造 25、さら には第一導電型クラッド層 24の一部をエッチングにより除去することが好ましい（第一 エッチング工程)。第一エッチング工程においては、後述する第一導電型側電極が 第一導電型のキャリアを注入する半導体層を露出することが目的であるので、薄膜 結晶層に他の層、たとえば、クラッド層が 2層力 なる場合や、あるいはコンタクト層が ある場合には、その層を含んでエッチングしても力まわない。
[0396] 第一エッチング工程では、エッチング精度があまり要求されないので、 SiNのような 窒化物や SiO等の酸化物をエッチングマスクとして C1等を用いたプラズマエツチン
2
グ法による公知のドライエッチングを使用することができる。しかし、後述する第二エツ チング工程、第三エッチング工程で詳細に説明するような金属フッ化物マスクを用い たドライエッチングを実施することも望ましい。特に、 SrF、 A1F、 MgF、 BaF、 Ca
2 3 2 2
Fおよびそれらの組み合わせ力 なる群より選ばれる金属フッ化物層を含むエツチン
2
グマスクを用いて、 CI、 SiCl、 BC1、 SiCl等のガスを用いたプラズマ励起ドライエツ
2 4 3 4
チングによりエッチングを行うことが好ましい。さらに、ドライエッチングの方法としては
、高密度プラズマを生成可能な ICP型のドライエッチングが最適である。
[0397] ここで第二導電型側電極 27はプラズマ CVD等によって形成される SiNマスクの形 成履歴、あるいは第一エッチング工程後に実施される該 SiNマスク除去工程を履歴 するが、 Auなどの安定な金属が表面に形成されている場合には、第二導電型側電 極が受けるプロセスダメージは少なくなる。
[0398] 次に図 3— 6に示すように、発光ユニット間分離溝 12を、第二エッチング工程により 形成する。第二エッチング工程は、第一エッチング工程と比較して、さらに深く GaN 系材料をエッチングすることが必要となる。一般に、第一エッチング工程によってエツ チングされる層の総和は、 0. 5 m程度が普通である力 第二エッチング工程にお いては、第一導電型クラッド層 24のすべてと、ノッファ層 22の一部までをエッチング することが必要なことから、 1 μ m以上となることが多ぐ例えば 1〜5 μ mの範囲、また は 3 μ以上の範囲、例えば 3〜7 μ mの範囲となることがある。場合によっては、 3〜1 0 μ mの範囲、さらには 10 μ mを越えることもある。し力し、基板に達するまでエツチン グする場合に比べ、エッチング深さを短くできる利点がある。そのため、発光ユニット 間分離溝 12の幅を、前述のように短 、幅にすることができる。
[0399] 一般に、金属マスク、 SiN等の窒化物マスク、 SiO等の酸化物マスク等は、 C1系
2 プラズマに対するエッチング耐性を示す GaN系材料に対する選択比は 5程度であつ て、膜厚の厚 、GaN系材料をエッチングする必要のある第二エッチング工程を実施 するには、比較的厚めの SiNx膜が必要となってしまう。たとえば第二ドライエツチン グ工程で 4 μ mの GaN系材料をエッチングする最には、 0. 8 mを越える SiNマス クが必要となってしまう。しかし、この程度の厚みの SiNマスクになると、ドライエッチ ング実施中に SiNマスクもエッチングされてしまい、その縦方向の厚みのみではなく 水平方向の形状も変ってしまい、所望の GaN系材料部分のみを選択的にエッチング することができなくなってしまう。
[0400] そこで、第二エッチング工程において発光ユニット間分離溝を形成する際には、金 属フッ化物層を含むマスクを用いたドライエッチングが好ましい。金属フッ化物層を構 成する材料は、ドライエッチング耐性とウエットエッチング性のバランスを考慮すると、 MgF、 CaF、 SrF、 BaF、 A1Fが好ましぐこの中でも SrFが最も好ましい。
2 2 2 2 3 2
[0401] 金属フッ化物膜は、第一、第二、第三エッチング工程で行うドライエッチングに対し ては十分な耐性があり、一方でパターユングのためのエッチング (好ましくはウエット エッチング）に対しては、容易にエッチング可能でかつパターユング形状、特に側壁 部分の直線性の良いものが求められる。金属フッ化物層の成膜温度を 150°C以上に することで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによつ てパター-ングした後に、マスク側壁の直線性にも優れている。成膜温度は、好ましく は 250°C以上、さらに好ましくは 300°C以上、最も好ましくは 350°C以上である。特に 350°C以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、 緻密な膜となり、高いドライエッチング耐性を示しつつ、パターユング形状についても 、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、ェ ツチングマスクとして最も好まし 、。
[0402] このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐 性を示しつつ、パターユング形状についても、側壁部分の直線性と開口部の幅の制 御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好まし いが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく 実施される塩酸等に対するウエットエッチングに対する耐性が必要以上になり、その 除去が容易でなくなる。特に、後述するように SrF等のマスクは半導体層のドライエ
2
ツチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時 のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を 有している。このため、金属フッ化物の過剰な高温での成膜はそのパターユングと最 終除去の観点力 好ましくな 、。
[0403] まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあつ ては、低温成膜した層ほど塩酸等のエツチャントに対するエッチングレートが大きくェ ツチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エツチン グの進行が遅くなる。成膜温度が 300°C以上になると、成膜温度が 250°C程度の膜 よりエッチングレートの低下が目立ってくる力 350°C力も 450°C程度では、非常に都 合の良いエッチング速度の範囲にある。しかし、成膜温度力 S480°Cを超えるとエッチ ング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過 剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパター ユングが困難になる事もある。さらに、半導体層のドライエッチング時のプラズマにさ らされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチング レートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にして しまう。
[0404] このような観点から、金属フッ化物層の成膜温度は、好ましくは 480°C以下であり、 さらに好ましくは 470°C以下、特に好ましくは 460°C以下である。
[0405] このようなことに配慮してパターニングされたマスク (金属フッ化物層が表面層にな るように SiN , SiOなどと積層されていてよい）を用いて、ドライエッチングを行う。ドラ
2
ィエッチングのガス種としては、 CI、 BC1、 SiCl、 CC1およびこれらの組み合わせ
2 3 4 4
力も選ばれるものが望ましい。ドライエッチングの際に、 SrFマスクの GaN系材料に
2
対する選択比は 100を越えるため、厚膜 GaN系材料のエッチングが容易に、かつ、 高精度に行うことができる。さらに、ドライエッチングの方法としては、高密度プラズマ を生成可能な ICP型のドライエッチングが最適である。
[0406] エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエツチャントで 除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電 極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにして SiN、 SiO x 2 などとの積層マスクとしてもよい。この場合、 SiN、 SiO等は、金属フッ化物マスク層
2
の下部の全体に存在していてもよいし、または例えば図 3— 17に示すように、 SiN、 SiO等マスク 51は、金属フッ化物マスク層 52の下部の全体に存在していなくても、
2
少なくとも酸に弱 、材料上に形成されて ヽればよ!/ヽ。
[0407] このような第二エッチング工程により、図 3— 6に示すように、発光ユニット間分離溝 が形成される。
[0408] 次に、図 3— 7に示すように、装置間分離溝 13を、第三エッチング工程により形成 する。第三エッチング工程では、エッチングすべき GaN系材料の厚みは、バッファ層 をすベてエッチングすることが必要なことから、第二エッチング工程と比較しても、極 めて深ぐ 5〜： LO /z mとなること力あり、また 10 mを超えることもある。そのため、第 二エッチング工程で説明したと同様に、金属フッ化物層を含むマスクを用 ヽたドライ エッチングが好ましい。その好ましい条件等 (積層マスク等も含む）は、第二エツチン グ工程について説明したとおりである。
[0409] 装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが 必要である。このパートで開示される発明の好ましい形態の 1つでは、図 3— 7に示す ように、装置間分離溝 13が基板 21に到達するように形成される。この場合には、装 置の分離が容易である。また、基板の一部までをエッチングして装置間分離溝を形 成してちょい。
[0410] 一方、装置間分離溝が、基板に達して!/、な 、形態も好ま 、形態である。例えば、 装置間分離溝が、バッファ層の途中まで形成されていれば、第一導電型クラッド層の 側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つこ とができる (発光装置完成後の形態は、図 3— 13〜図 3— 16を参照。；)。この場合、 絶縁層で被覆されずに側壁力も露出する層は、高い絶縁性を有することが好ましい 。装置間分離溝を、バッファ層の途中まで形成する形態では、第二エッチング工程と 第三エッチング工程を同時実施することも可能になるので、工程を簡略ィ匕できる利点 がある。
[0411] なお、第一エッチング工程、第二エッチング工程および第三エッチング工程は、い ずれの工程を先に実施しても、後に実施しても力まわない。また、プロセスを簡略に するため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しな V、で、第二エッチングおよび Zまたは第三エッチング工程を実施することも好まし 、。 図 3— 17に示すように、まず SiN、 SiO等の酸に強い材料 (好ましくは SiN )により
2
第一エッチングマスク 51を形成し、第一導電型クラッド層 24が現れるようにエツチン グし、マスク 51を除去しないで、金属フッ化物層による第二および/または第三エツ チングマスク 52を形成する。そして、第二および/または第三エッチング工程を実施 した後、マスク 52を酸により除去し、その後、マスク 51を適宜除去することが好ましい 。第一エッチングマスク 51は、第二エッチング工程と第三エッチング工程が別々に実 施される場合にも、両方のエッチングが終了するまで存在させることもできる。
[0412] 形成される装置分離溝間の最も狭い部分の幅を 2L とすると、 L はブレー
WSPT1 WSPT1 キングによって素子分離を行う際には、 20 μ m以上、例えば 30 μ m以上であること が望ましい。また、ダイシング等によって実施する際には、 L は 300 μ m以上で
WSPT1
あることが望まし 、。また、大きすぎても無駄であるので、 L は通常は 2000 μ m
WSPT1
以下である。これは、素子作製プロセスのマージンと、さらには、スクライブ領域の確 保のために必要であるからである。
[0413] 第三エッチング工程の後には、図 3— 8に示すように、絶縁層 30を形成する。絶縁 層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は 前述のとおりである。成膜方法は、プラズマ CVD法等の公知の方法を用いればよい
[0414] 次に、図 3— 9に示すように、絶縁層 30の所定部分を除去し、第二導電型側電極 2 7上で絶縁層が除去された第二導電型側電極露出部分 37、第一導電型クラッド層 上で絶縁層が除去された第一電流注入領域 36、装置間分離溝 13内で基板面と側 壁カゝら絶縁層が除去された絶縁層非形成部分 15を形成する。第二導電型側電極 2 7上の絶縁層 30の除去は、第二導電型側電極の周辺部分が絶縁層によって覆われ て 、るように実施することが望ま U、。すなわち第二導電型側電極露出部分の表面 積は第二電流注入領域の面積よりも小さいことが望ましい。ここで、素子作製プロセ ス、特にフォトリソグラフィー工程のマージン、あるいは、ハンダ材による意図しない短 絡等の発生を防止するためには、第二導電型側電極の周辺力も絶縁層で覆われて いる幅の中で、最も狭い部分の幅を L とすると、 L は 15 m以上であることが好ま
2W 2W
しい。さらに好ましくは 30 /z m以上、特に好ましくは 100 /z m以上である。絶縁層によ つて第二導電型側電極の面積の多くが覆われることによって、特に、金属ハンダ材に よるたとえば第一導電型側電極等の他の部分との意図しない短絡を低減することが できる。また、 L は、通常 2000 μ m以下であり、好ましくは 750 μ m以下である。
2w
[0415] 絶縁層の除去は、選択された材質によってドライエッチング、ウエットエッチング等の エッチング手法が選択可能である。たとえば、絶縁層が SiN単層である場合には、 S F等のガスを用いたドライエッチングも、あるいはフッ酸系のエツチャントを用いたゥェ
6
ットエッチングも可能である。また、絶縁層が SiOと TiOからなる誘電体多層膜であ る場合には、 Arイオンミリングによって所望の部分の多層膜を除去することも可能で ある。
[0416] また、第二導電型側電極露出部分 37、第一電流注入領域 36、および絶縁層非形 成部分 15の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。
[0417] 絶縁層非形成部分 15を設ける際の溝側壁の絶縁層の一部の同時除去は、たとえ ば、以下の様なプロセスで形成が可能である。装置間分離溝 13の面積とほぼ同等か 少し小さめの開口を有するレジストマスクをフォトリソグラフィ一によつて形成し、次に、 絶縁層をエッチング可能なエツチャントを用いてウエットエッチングを実施すると、装 置間分離溝内の基板面上の絶縁層の除去が進む。その後、さらに長時間エッチング を継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層がゥェ ットエツチャントで除去され、図 3— 9に示したように装置間分離溝の基板側に絶縁層 が存在しない形状が得られる。このように絶縁層を除去する場合においては、絶縁層 が存在しない薄膜結晶層の側壁は、アンドープ層の側壁であることが望ましい。これ は、フリップチップマウントを実施する際に、万が一、支持体との接合用ハンダ等が側 壁に付着しても、意図しない電気的短絡が発生しないためである。このような絶縁層 の除去形状は、特に発光装置の製造工程中に、基板を除去する際には、これに付 随して絶縁層の剥離など意図しな 、不具合が発生しな!、ため、望ま 、形状である。 尚、装置間分離溝が、バッファ層の途中まで形成される場合にも、発光装置端から内 側に入った側壁部分 (装置間分離溝の側壁)のうち、主たる光取り出し方向側に絶縁 層で覆われていない部分が存在する形態 (例えば図 3— 14、図 3— 16の構造を作製 する場合)では、上記のプロセスで絶縁膜を堆積するときに、基板面でなく溝底面に 堆積される点が異なる力 同一のプロセスを採用することができる。また、絶縁層が、 分離溝底面の一部と分離溝の側壁部分とを被覆する形態 (例えば図 3— 13、図 3— 15の構造を作製する場合）には、上記のプロセスで、予定した形状に適したフォトリソ グラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行 わずに、溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成すればよ い。
[0418] 次に、図 3— 10に示すように、第一導電型側電極 28を形成する。電極材料として は、すでに説明したとおり、第一導電型が n型であるとすると、 Ti、 A1および Moのい ずれ力から選択される材料、またはすベてを構成元素として含むことが望ましい。ま た、 n側電極の主たる光取り出し方向とあい対する向きには、 A1が露出するのが普通 である。
[0419] 電極材料の成膜には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、 電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマ スク等を用いた場所選択的な蒸着等を適宜使用可能である。ここで、形成プロセスに おけるマージンをある程度見込むために、第一導電型側電極が絶縁層に接して!/、る 部分の幅の中で、最も狭い部分の幅を L とすると、 L は 7 m以上が好ましぐ特
lw lw
に 9 μ m以上が好ましい。また、 L は、通常 500 μ m以下であり、好ましくは 100 μ m
lw
以下である。通常、 5 m以上があれば、フォトリソグラフィー工程とリフトオフ法による プロセスマージンは確保できる。
[0420] 第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形 成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成す ることがでさる。
[0421] 本発明の製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製 造されること〖こより、プロセスダメージ低減の観点でも有利である。第一導電型が n型 である場合には、 n側電極は、好ましい形態では、 A1がその電極材の表面に形成さ れる。この場合に、 n側電極が第二導電型側電極のように絶縁層の形成よりも前にな されると、 n側電極表面、すなわち A1金属は、絶縁層のエッチングプロセスを履歴す ることになる。絶縁層のエッチングには、前述のとおりフッ酸系のエツチャントを用いた ウエットエッチング等が簡便である力 A1はフッ酸を含めた各種エツチャントに対する 耐性が低ぐこのようなプロセスを実効的に実施すると電極そのものにダメージが入つ てしまう。また、ドライエッチングを実施しても A1は比較的反応性が高く酸ィ匕を含めた ダメージが導入される可能性がある。従って、本発明においては、第一導電型側電 極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行 われることは、電極に対するダメージの低減に効果がある。
[0422] このようにして、図 3— 10 (図 3— 2)の構造が形成された後には、基板除去するため の前準備をする。通常、図 3— 10に示された構造を、ウェハー全体として、あるいは その一部を、先ず、支持体 40に接合する。これは、薄膜結晶層全体としても高々 15 μ m程度の厚みであるので、基板を剥離してしまうと、機械的強度が不十分になりそ れだけで自立してその後のプロセスを受けることが困難になる力もである。支持体の 材料等については前述のとおりであり、支持体上の金属面 41 (電極配線等）に例え ば金属ハンダ 42で接続して搭載する。
[0423] このとき、本発明の発光装置では、第二導電型側電極 27と第一導電型側電極 28 は、お互いが空間的に重ならない配置となっており、かつ、第一導電型側電極が第 一電流注入領域よりも大きぐ十分な面積も有しているため、意図しない短絡の防止 と高い放熱性の確保が両立しており望ましい。また、他の薄膜結晶層の側壁もノッフ ァ層の一部、特にアンドープ部分を除いて絶縁層で保護されるため、ハンダの染み 出し等があっても薄膜結晶層内、たとえば活性層構造側壁における短絡等も発生す ることがない。
[0424] 次に、支持体に素子を接合した後に、基板を剥離する。基板の剥離には、研磨、ェ ツチング、レーザディボンディング等のあらゆる方法を用いる事が可能である。サファ ィァ基板を研磨する場合には、ダイヤモンド等の研磨材を使用して基板を除去するこ とが可能である。また、ドライエッチングによって基板を除去することも可能である。さ らには、たとえばサファイアが基板で InAlGaN系材料によって薄膜結晶成長部分が 形成されている場合には、サファイア基板側から、サファイア基板は透過し、たとえば バッファ層に使用される GaNには吸収される 248nmの発振波長を有するエキシマレ 一ザを用いて、ノ ッファ層の一部の GaNを金属 Gaと窒素に分解し、基板を剥離する レーザディボンディングを実施する事も可能である。
[0425] また ZnOおよび ScAlMgO等を基板として使用する場合には、 HC1等のエツチヤ
4
ントを用いて基板をウエットエッチングで除去することも可能である。
[0426] ここで、このパートで開示される発明の好ましい形態では、基板上には絶縁層が接 している部分がないため、基板剥離を実施した際に副次的に絶縁層の剥離等が発 生することがない。
[0427] その後、装置間分離溝が存在する箇所に対応する分離領域において、支持体と共 に発光装置を分離して単体の発光装置を得る。ここで、支持体の分離領域には、金 属配線が存在しないことが望ましい。ここに金属配線が存在すると装置間の分離が 実施しにくいからである。このパートで開示される発明の集積型化合物半導体発光 装置は、支持体上の金属配線を自在に変化させることで、 1つの発光装置内の各発 光ユニットを並列接続にも、直列接続にも、これらを混合した配線にする事も可能で ある。
[0428] 支持体の分離領域部分の切断には、母材によって、ダイシング、スクライビングとブ レーキングなど適宜プロセスを選択可能である。また、装置間分離溝が、バッファ層 の途中まで形成されている場合 (例えば、発光ユニット間分離溝と同等の深さで、バ ッファ層の途中まで溝が形成されている場合)には、装置間分離溝を使用して、ダイ ャモンドスクライブによる傷いれ、レーザスクライブによるバッファ層の一部のアブレ一 シヨン等を実施する事で、薄膜結晶成長層部分における発光装置間の分離は容易 に実現可能である。その後、支持体はダイシングによって、各発光装置に分離するこ とが可能である。場合によっては、発光装置間の分離は、薄膜結晶成長層と支持体 をダイシングによって同時に分離することも可能である。
[0429] このようにして、図 3— 1に示された発光装置が完成する。
[0430] このパートで開示される発明の製造方法では、面光源的発光に有利な構造を効果 的に製造できることに加えて、説明のとおり薄膜結晶層の形成、第二導電型側電極 の形成、エッチング工程 (第一エッチング工程、第二エッチング工程、第三エツチン グ工程)、絶縁層の形成、絶縁層の除去 (第二導電型側電極露出部分および第一電 流注入領域の形成や装置間分離溝近傍の絶縁層の除去)、第一導電型側電極の形 成は、この順に実施されることが望ましぐこの工程順により、第二導電型側電極直下 の薄膜結晶層のダメージがなぐまた第一導電型側電極にもダメージのない発光装 置を得ることができる。そして、装置形状はプロセスフローを反映したものとなっている 。即ち、発光装置は、第二導電型側電極、絶縁層、第一導電型側電極がこの順番に 積層された構造を内在している。つまり、第二導電型側電極は、第二導電型クラッド 層（またはその他の第二導電型薄膜結晶層）に絶縁層を介在しないで接しており、第 二導電型側電極の上部周辺には絶縁層で覆われた部分があり、第一導電型側電極 と第一導電型クラッド層（またはその他の第一導電型薄膜結晶層）の間には、電極周 囲部分に絶縁層が介在して 、る部分が存在して 、る。
< <パート D> >
パート Dで開示される発明は、以下の事項に関する。
[0431] 1. 複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置。
[0432] 2. 前記バッファ層が、薄膜結晶成長により形成された層であることを特徴とする 上記 1記載の発光装置。
[0433] 3. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比 抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 1または 2記載の発光装置。
[0434] 4. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする上 記 1〜3のいずれかに記載の発光装置。
[0435] 5. 前記バッファ層が複数の層の積層構造であることを特徴とする上記 1〜4のい ずれかに記載の発光装置。
[0436] 6. 前記発光ユニット間分離溝の幅力 2〜300 /ζ πιの範囲である上記 1〜5のい ずれかに記載の発光装置。
[0437] 7. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割 されたものであって、この装置間分離溝が、前記バッファ層の途中まで形成されたこ とを特徴とする上記 1〜6のいずれかに記載の発光装置。
[0438] 8. 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝から分割 されたものであって、この装置間分離溝が、前記バッファ層を除去して形成されたこと を特徴とする上記 1〜6のいずれかに記載の発光装置。
[0439] 9. 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、この発光装 置の側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造お よび第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取り 出し方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側 の一部を覆っている絶縁層を有することを特徴とする上記 1〜8のいずれかに記載の 発光装置。
[0440] 10. この発光装置の側面に、前記主たる光取り出し方向から、前記絶縁層が形成 されていない絶縁層非形成領域が存在し、かつ、前記絶縁層が少なくとも前記第一 導電型半導体層、前記活性層構造、および前記第二導電型半導体層の側壁を覆つ て 、ることを特徴とする上記 9記載の発光装置。
[0441] 11. 前記薄膜結晶層が、 V族として窒素原子を含む III V族化合物半導体から なることを特徴とする上記 1〜： LOのいずれかに記載の発光装置。
[0442] 12. 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数を B、量子 井戸層の数を Wで表したとき、 Bと Wが、
B=W+ 1
を満たすことを特徴とする上記 1〜11のいずれかに記載の発光装置。
[0443] 13. 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする上記
9または 10記載の発光装置。
[0444] 14. 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光 素子の発光波長の光が前記バッファ層で反射される反射率を R2で表し、前記絶縁 層に前記第二導電型半導体層側から垂直入射する当該発光素子の発光波長の光 が前記絶縁層で反射される反射率を R12、前記絶縁層に第一導電型半導体層側か ら垂直入射する当該発光素子の発光波長の光が前記絶縁層で反射される反射率を R11、前記絶縁層に前記活性層構造側から垂直入射する当該発光素子の発光波 長の光が前記絶縁層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12
(式 2) R2<R11
(式 3) R2<Rlq
のすベての条件を満たすように、前記絶縁層が構成されていることを特徴とする上記
9、 10および 13のいずれかに記載の発光装置。
[0445] 15. 前記バッファ層の主たる光取り出し方向の表面が平坦でないことを特徴とす る上記 1〜14のいずれかに記載の発光装置。
[0446] 16. 前記第一導電型半導体層からバッファ層側に垂直入射する当該発光素子の 発光波長の光力 Sバッファ層で反射される反射率を R3、前記バッファ層から光取り出 し側の空間に垂直入射する当該発光素子の発光波長の光が空間との界面で反射さ れる反射率を R4で表したとき
R4<R3
を満たすようにバッファ層の光取り出し側に低反射光学膜を有することを特徴とする 上記 1〜 15のいずれかに記載の発光装置。
[0447] 17. 第一導電型が n型であり、第二導電型力 ¾型であることを特徴とする上記 1〜
16の 、ずれかに記載の発光装置。
[0448] 18. 前記第一導電型側電極および前記第二導電型側電極が、金属ハンダによ つて金属面を有する支持体に接合されていることを特徴とする上記 1〜17のいずれ かに記載の発光装置。
[0449] 19. 前記第一導電型側電極および前記第二導電型側電極と、前記支持体の金 属面との接合力 金属ハンダのみ、または金属ハンダと金属バンプによってなされて いることを特徴とする上記 18記載の発光装置。
[0450] 20. 前記支持体の母材が A1N、 Al O、 Si、ガラス、 SiC、ダイヤモンド、 BNおよ
2 3
び CuWからなる群より選ばれることを特徴とする上記 18または 19記載の発光装置。
[0451] 21. 前記支持体の発光装置間の分離部分に、金属層が形成されていないことを 特徴とする上記 18〜20のいずれかに記載の発光装置。
[0452] 22. 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製 造方法であって、
基板上に、バッファ層を形成する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜す る工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させるとともに、前記活性層構造、 前記第二導電型半導体層および前記第二導電型側電極を含む発光ポイントを複数 個形成するために、前記第二導電型半導体層および前記活性層構造を複数の領域 に分断する第一エッチング工程と、
前記第一エッチング工程により露出した第一導電型半導体層の面に、少なくとも 1 個の第一導電型側電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶層表面力 前記バッファ層の界面まで、または前記薄膜 結晶層表面力 前記バッファ層の一部までを除去する第二エッチング工程と、 複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[0453] 23. 前記の基板を除去する工程の前に、前記第一導電型側電極および第二導 電型側電極を、支持体上の金属面に接合して前記支持体に搭載する工程を有する ことを特徴とする上記 22記載の方法。
[0454] 24. 前記の基板を除去する工程の後、複数の発光装置に分離する工程を有する ことを特徴とする上記 23記載の方法。
[0455] 25. 前記バッファ層の成膜工程を、前記薄膜結晶層の成膜工程の一部として、か つ前記第一導電型半導体層の形成に先立って行うことを特徴とする上記 22〜24の いずれかに記載の方法。
[0456] 26. 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の 比抵抗が、 0. 5 ( Ω 'cm)以上であることを特徴とする上記 22〜25のいずれかに記 載の方法。
[0457] 27. 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする 上記 22〜26の!、ずれかに記載の方法。
[0458] 28. 前記バッファ層を、複数の層の積層構造として成膜することを特徴とする上記
22〜27の!、ずれかに記載の方法。
[0459] 29. 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行 い、前記薄膜結晶層表面力も前記バッファ層の界面まで、または前記薄膜結晶層表 面力 前記バッファ層の一部を除去するまでエッチングを行うことを特徴とする上記 2
2〜28の!、ずれかに記載の方法。
[0460] 30. 前記第三エッチング工程において、少なくとも前記基板表面に達するまでェ ツチングを行うことを特徴とする上記 22〜28のいずれかに記載の方法。
[0461] 31. 前記第二および第三エッチング工程力 CI、 BC1、 SiCl、 CC1およびそれ
2 3 4 4 らの 2種以上の組み合わせ力もなる群より選ばれるガス種を用いたドライエッチングで 行われることを特徴とする上記 22〜30のいずれかに記載の方法。
[0462] 32. エッチングマスクとして、パターユングされた金属フッ化物層を用いることを特 徴とする上記 31記載の方法。
[0463] 33. 前記金属フッ化物層が、 SrF、 A1F、 MgF、 BaF、 CaFおよびそれらの
2 3 2 2 2
組み合わせ力もなる群より選ばれることを特徴とする上記 32記載の方法。
[0464] 34. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行 ヽ、前記第一導電型側電極を 形成する工程の前に、さらに絶縁層を形成する工程を有することを特徴とする上記 2
2〜33のいずれかに記載の方法。
[0465] 35. 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われる ことを特徴とする上記 34記載の方法。
[0466] 36. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行い、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまでの深さでエッチングを行って前記装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成 する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領 域を形成する工程と
を有することを特徴とする上記 22〜28のいずれかに記載の方法。
[0467] 37. 前記第二導電型側電極を形成する工程、前記第一エッチング工程および前 記第一導電型側電極を形成する工程をこの順番に行い、 前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型側電極を形成 する工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離 溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と を有することを特徴とする上記 22〜28のいずれかに記載の方法。
[0468] 38. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 36記載の方法。
[0469] 39. 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで
、または、ノ ッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を 形成することを特徴とする上記 37記載の方法。
[0470] 40. 前記の基板を除去する工程を、前記基板に対しては透明であって、前記バッ ファ層に対しては吸収される波長の光を前記基板側力 照射して、前記バッファ層の 一部を分解して、前記基板と前記バッファ層の界面での剥離を生じさせることで行う ことを特徴とする上記 22〜39のいずれかに記載の方法。
[0471] 41. 前記第一導電型側電極および第二導電型側電極と前記支持体上の金属面 との接合を、金属ハンダで行うことを特徴とする上記 23記載の方法。
[0472] 42. 前記支持体の母材が、金属、 A1N、 Al O、 Si、ガラス、 SiC、ダイヤモンド、
2 3
BNおよび CuWからなる群より選ばれることを特徴とする上記 23または 41記載の方 法。
[0473] 43. 前記基板が、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGa
2 4
Oおよび MgO力もなる群より選ばれることを特徴とする上記 22〜42のいずれかに
3
記載の方法。
[0474] このパートで開示される発明によれば、大面積の面光源的発光に適した構造を有 する集積型化合物半導体発光装置およびその製造方法を提供することができる。 [0475] 特に、発光装置の面積が数 cm2を越える場合であっても、発光強度の均一性の高 い面的な青色または紫外発光が可能である。また、このパートで開示される発明は、 フリップチップ型であって、サブマウントに搭載できるために、十分な放熱性と高い光 取出し効率を確保することができる。
[0476] このパートで開示される発明では、発光ユニット間分離溝が、ノ ッファ層を含めた全 ての層が除去されて形成されているのではないので、隣接発光ユニット同士を、電気 的には分離しながら近接させることができる。そのため、集積密度の向上および面光 源的発光に非常に有利である。また、 1箇所の劣化が、装置全体に影響を及ぶこと がないので信頼性の観点でも優れる。さらに、発光ユニット間に共通する、電気的に 十分高抵抗なバッファ層の一部まで発光ユニット間分離溝を形成するだけでよいた め、エッチング深さの制約を考慮することなしに、十分に厚いバッファ層を用いること も可能であって、このために発光素子部分の結晶性をより良好にすることも可能であ つて、発光装置の高出力化の観点で望ましい。また、エッチング時間も短時間ですむ などの観点でも望ましい。
[0477] また、このパートで開示される発明では主たる光取り出し方向に基板が存在しない ため、以下のような利点を併せ持つことが出来る。たとえば C +サファイア基板上に一 般的な MOCVD法で形成された、 GaN系材料、 InGaN系材料、 AlGaN系材料、 In AlGaN系材料、 InAlGaBN形材料などの材料で構成された半導体発光素子であれ ば、これら材料のサファイア基板面側は窒素面となり、これら材料の成長方向は Ga面 となるのが普通である。ここで、一般的に Ga面はケミカルエッチング等のしにくい面で あって、光取り出し効率を向上させるための粗面化などは実施しにくいが、窒素面は 比較的容易にケミカルエッチングが可能であって、これによつて粗面化などが可能で ある。これに対して、基板が存在する場合、代表的なサファイア等の基板ではケミカ ルエッチングがほとんど不可能である。従って、このパートで開示される発明では、サ ファイア基板等を剥離し、その後に露出した窒素面をケミカルエッチングすることで、 容易に粗面化が可能になり、その結果、発光装置の発光効率等を容易に向上するこ とがでさる。
[0478] また、このパートで開示される発明における発光装置は、電気的に結合している発 光ポイントのみの集積ではなぐ電気的には分離された発光ユニットの中に適切な数 の発光ポイントを有する点に特徴がある。すなわち、発光装置全体が電気的に結合 している発光ポイントのみによって形成されている場合には、 1つの発光ポイントの劣 化は、装置全体の電流注入経路を変化させ、発光装置全体の発光強度の均一性な どにその影響が出てしまう。しかし、 1つの発光ユニット内に適切な数の複数の発光 ポイントを有する際には、その劣化の電気的影響は、当該発光ユニット内に限定され るため望ましい。
[0479] 〔パート Dの発明の実施形態の説明〕
以下、このパートに係る発明をさらに詳細に説明する。
[0480] 図 4 1に、このパートで開示される発明の集積型化合物半導体発光装置 (以下、 単に発光装置という）の 1例を示す。また、図 4 1の発光装置の構造を詳細に説明 するために、作製途中の形状を示す図 4— 2も参照しながら説明する。ここでは、図 4 —1、図 4— 2に示すように、 1つの発光ユニット 11の中に 3つの発光ポイント 17が存 在し、 4つの発光ユニット 11によって 1つの発光装置 10を構成する例を示して!/、る。 しかし、 1つの発光ユニット 11の中に存在する発光ポイントの個数および発光ユニット の集積の個数は特に限定はなぐ提供される一つの基板内で適宜個数を設定可能 である。発光ユニットの集積の個数は、例えば 2個でもよぐまた、 500個を越える個 数を集積しても力まわない。ここで、好ましくは 25〜200個であり、また 2次元的に配 列されていることも好ましい。また、一つの発光ユニット内に存在する発光ポイントの 数にも特に限定はなぐ例えば 2個でもよぐまた、 500個を越える個数を集積しても かまわない。ここで、好ましくは 5〜 100個であり、さらに好ましくは 10個〜 50個であり 、 2次元的に配列されていることも好ましい。
[0481] このパートで開示される発明において、 1つの発光ユニットは、図に示すように、少 なくとも、第一導電型クラッド層 24を含む第一導電型半導体層、第二導電型クラッド 層 26を含む第二導電型半導体層、および前記第一および第二導電型半導体層の 間に挟まれた活性層構造 25を有する化合物半導体薄膜結晶層、第二導電型側電 極 27、並びに第一導電型側電極 28を有する。図のように発光ユニット間分離溝 12 は、集積型化合物半導体発光装置 10内の発光ユニット 11を区画しているが、ノ ッフ ァ層 22は、発光ユニット間に共通して設けられている。
[0482] この例では、第二導電型クラッド層 26の表面の一部に、第二導電型側電極 27が配 置され、第二導電型クラッド層 26と第二導電型側電極 27の接触している部分が第二 電流注入領域 35となっている。また、第二導電型クラッド層、活性層構造の一部、第 一導電型クラッド層の一部が除去された構成となっており、除去した箇所に露出する 第一導電型クラッド層 24に接して、第一導電型側電極 28が配置されることで、第二 導電型側電極 27と第一導電型側電極 28が、基板に対して同じ側に配置されるよう に構成されている。その際、このパートで開示される発明では、 1つの発光ユニットの 中で、活性層構造 25および第二導電型半導体層（第二導電型クラッド層 26を含む） は分断されて、それぞれ独立して発光できる発光ポイント 17を構成しており、第一導 電型半導体層は発光ユニット中で共通して存在する。第二導電型側電極 27は、発 光ポイント 17に 1個づっ設けられている。また、第一導電型側電極 28は、 1つの発光 ユニットの中に少なくとも 1つが存在すればょ 、が、発光ポイントの数に対応して設け てもよい。また、第一導電型側電極 28の数は、 1つの発光ユニット内の発光ポイントよ りも多く存在してもかまわない。しかし、このパートで開示される発明においては、特 にこのましく実施される第二導電型側電極が p型電極である場合に、第二導電型側 電極の数または面積が、第一導電型側電極の数または面積よりも、多いかまたは広 いことが望ましい。これは、 1つの発光ユニットの中で、実質的な発光に寄与する部分 が第二導電型側電極の下 (あるいは見方によっては上）に存在する活性層構造内の 量子井戸層だからである。従って、 1つの発光ユニット内における第二導電型側電極 の数または面積が第一導電型側電極の数または面積よりも、相対的に多いかまたは 広いほうが好ましい。また、後述する電流注入領域での関係では、第二電流注入領 域の数または面積力 第一電流注入領域の数または面積よりも多 、かまたは広!、こ とが望ましい。また、電極の関係、電流注入領域の関係のいずれも上記を満たすこと が最も望ましい。
[0483] このパートで開示される発明では、発光ポイント 17は、発光ユニット 11内で第一導 電型半導体層で電気的に導通しており、発光ユニット 11は、互いに発光ユニット間 分離溝 12により電気的には分離されている。即ち、発光ユニット間分離溝 12は、薄 膜結晶層中の導電性の高い層を分断しており、少なくともバッファ層 22まで、好ましく は図 4— 1に示すようにバッファ層の途中まで除去されているために、発光ユニット間 で実質的な電気的結合はな 、。
そして、詳細は後述するが、バッファ層のうちで少なくとも第一導電型半導体層（図で は第一導電型クラッド層 24)に直接接触している部分は実質的に絶縁性である。
[0484] また、このパートで開示される発明では、発光ユニット間分離溝の幅力 好ましくは 2 〜300 μ m、さらに好ましくは 5〜50 μ m、最も好ましくは 8〜 15 μ mである。このノ ートで開示される発明では、特に後述する製造方法とあいまって、発光ユニット間分 離溝の幅を短くすることが可能であり、面光源に適した集積ィ匕が可能になる。
[0485] 図 4 2には、中央の発光装置 10に隣接する別の発光装置も一部図示されている 。製造過程ではこのように、同一基板 21上に、それぞれの発光装置 10が、装置間分 離溝 13によって分離されて形成される。図 4 1に示す完成した発光装置は、図 4 2の中の 1つの発光装置 10を、支持体 40上の金属面 41に、金属ハンダ 42を介して 第二導電型側電極 27および第一導電型側電極 28をそれぞれ接続した構造に相当 する。製造方法の 1例は、後述する。
[0486] 装置間分離溝 13は、図 4— 2の例では、基板に達するまで薄膜結晶層を除去して 形成されており、好ましい形態の 1つである。一方、装置間分離溝が、ノ ッファ層の途 中まで形成されている形態も好ましい。これらの場合のいずれも、ノ ッファ層よりも活 性層構造側にある導電性の高 ヽ層の側壁に絶縁層を容易に形成できる。
[0487] このパートで開示される発明の発光装置では、絶縁層 30は、薄膜結晶層 22〜26 の表面、側壁等を含んだ露出部分の大部分を覆っているが、図 4 1の発光装置の 側壁部分、即ち発光装置が分離されていない図 4 2の状態における装置間分離溝 13中の絶縁層形状は、いくつかの形態が可能である。いずれの形態においても、絶 縁層は基板に接触せず、発光装置を分離する前に、発光装置を区画する装置間分 離溝 13中に、絶縁層が存在しない部分が存在することが好ましい。そして、絶縁膜 が存在しない部分から、発光装置間が分離されることが好ましい。その結果、このパ ートで開示される発明の発光装置の好ましい形状では、側壁を覆う絶縁層は、ノ ッフ ァ層の光取り出し面側界面まで達して 、な 、。絶縁層の好ま 、形態の具体例を次 に示す。
[0488] このパートで開示される発明の 1形態においては、図 4 2に示すように、絶縁層 30 が装置間分離溝 13の溝内の表面の全てを覆うのではなぐ絶縁層 30が基板面 (即 ち、溝底面)と基板に近接する溝側壁部分で形成されていない絶縁層非形成部分 1 5が存在する。この構造では、基板 21に付着している絶縁層 30がないので、基板 21 を例えば剥離により除去するときに、絶縁層の剥がれ等が生じる可能性がないので 最も好ましい。得られる発光装置では、図 4—1の B部分に示すように、絶縁層 30が 基板面まで達して 、な 、絶縁層非形成部分 15が存在する。この形状ができて 、る装 置では、絶縁層の剥がれがないことが保証される結果、仮にハンダの回り込みがあつ ても、発光装置の機能が損なわれることがなく信頼性の高 、装置となる。
[0489] この図 4—1では、ノ ッファ層 22の壁面の一部までが露出している力 露出している 部分は、ドーピングされていないアンドープ層であることが好ましい。露出しているの が絶縁性の高 、材料であれば、信頼性の高 、装置となる。
[0490] また、装置間分離溝が、バッファ層の途中まで形成されている場合には、次のような 形状の発光装置が得られる。例えば図 4 13および図 4 14に示すように、発光装 置端までバッファ層 22が存在し、バッファ層には、装置間分離溝の底面に基づく段 差が存在しており、ノ ッファ層の側壁は、絶縁層で覆われていない部分 (装置端部分 )と、発光装置端力も内側に入った側壁部分 (装置間分離溝の側壁)とを有する。絶 縁層 30は、図 4—13の例では、図 4 13中に C部分で示すように、バッファ層 22の 端から離れた溝底面の位置から、分離溝底面部分と、分離溝の側壁部分とを被覆し ている。この形態は、図 4— 2において、装置間分離溝をバッファ層 22の途中で止め 、ノッファ層の溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成し、 スクライブ領域から装置を分離した形状に対応する。また、図 4 14の例は、図 4 1 および図 4— 2において、装置間分離溝をバッファ層 22の途中で止めた形態に対応 し、図 4 14の D部分に示すように、発光装置端から内側に入った側壁部分 (装置間 分離溝の側壁）のうち、主たる光取り出し方向側に絶縁層で覆われて 、な 、部分が 存在する。
[0491] また、装置間分離溝の深さは、バッファ層の途中の任意の位置に設定することが可 能である。図 4— 13および図 4— 14において、装置間分離溝の深さを変更した例を 、それぞれ図 4—15および図 4—16に示す。図 4 15中の E部分、図 4 16中の 部分の形状は、それぞれ図 4—13の C部分、図 4—14の D部分と同じである。
[0492] これらの例のように、装置間分離溝が、ノ ッファ層の途中まで形成されている場合 にも、側壁を覆う絶縁層が、発光装置の端まで達していない形状ができている装置は 、絶縁層の剥がれがないことが保証され、また露出している層を絶縁性の高い材料 で構成することにより、図 4 1の形態の発光装置と同じく信頼性の高い装置となる。
[0493] さらに、このパートで開示される発明の発光装置では、絶縁層 30が図 4 1のように 、第一導電型側電極 28の主たる光取り出し方向側の一部に接していること、即ち、 第一導電型側電極 28と第一導電型半導体層（図では第一導電型クラッド層 24)との コンタクト部分の周囲に絶縁層が介在している部分があること、および第二導電型側 電極 27の主たる光取り出し方向と反対側の一部を覆っていること、即ち、第二導電 型側電極 27と第二導電型半導体層（図では第二導電型クラッド層 26)の間には絶縁 層が存在せずに第二導電型側電極 27の周囲に被覆している部分があることが好ま しい。この形態は、第二導電型側電極 27が形成された後に絶縁層 30が形成され、 絶縁層 30が形成された後に第一導電型側電極 28が形成されたことを意味する。こ のような順序による製造方法は、後述するが、第二導電型クラッド層 26等の第二導電 型半導体層にダメージが少なく、また第一導電型側電極のダメージが少な 、ために 、高効率の発光装置が得られる。即ち、このような構造を有する発光装置は、高効率 を示すことを意味する。
[0494] さらに、第二導電型側電極 27の大きさは、第二電流注入領域 35と同じであるが、 第二導電型側電極の露出面 37 (第二導電型側電極露出部分)は、第二電流注入領 域 35の大きさよりも小さいことが好ましい。さらに、第一導電型クラッド層 24の表面を 覆う絶縁層 30の一部に、第一導電型側電極 28が第一導電型クラッド層 24と接触す るための開口が設けられ、それが、第一電流注入領域 36となる。第一導電型側電極 28の面積を、第一電流注入領域よりも大きくすることが好ま 、。
[0495] また、第二導電型側電極と第一導電型側電極は、空間的に重なりを有さないことも 望ましい。 [0496] 以下に、装置を構成する各部材と構造についてさらに詳細に説明する。
[0497] <基板 >
このパートに係る発明に採用される基板は、パート Cで記載したものと同一である。
[0498] くノ ッファ層 >
このパートに係る発明に採用されるバッファ層は、パート Cで記載したものと同一で ある。
[0499] <第一導電型半導体層および第一導電型クラッド層 >
このパートに係る発明に採用される第一導電型半導体層および第一導電型クラッド 層は、パート Cで記載したものと同一である。
[0500] <活性層構造 >
このパートに係る発明に採用される活性層構造は、パート Cで記載したものと同一 である。
[0501] <第二導電型半導体層および第二導電型クラッド層 >
このパートに係る発明に採用される第二導電型半導体層および第二導電型クラッド 層は、パート Cで記載したものと同一である。
[0502] <第二導電型側電極 >
このパートに係る発明に採用される第二導電型側電極は、パート Cで記載したもの と同一である。
[0503] <第一導電型側電極 >
このパートに係る発明に採用される第一導電型側電極は、パート Cで記載したもの と同一である。
[0504] <絶縁層 >
このパートに係る発明に採用される絶縁層は、パート Cで記載したものと同一である
[0505] <支持体 >
このパートに係る発明に採用される支持体は、パート Cで記載したものと同一である
[0506] 〔パート Dで開示される発光装置の製造方法〕 次に、このパートで開示される発明の集積型化合物半導体発光装置の製造方法に ついて説明する。
[0507] このパートで開示される発明の製造方法の 1例では、図 4 4に示すように、まず基 板 21を用意し、その表面にバッファ層 22、第一導電型クラッド層 24、活性層構造 25 および第二導電型クラッド層 26を薄膜結晶成長により順次成膜する。これらの薄膜 結晶層の形成には、 MOCVD法が望ましく用いられる。し力し、 MBE法、 PLD法な ども全部の薄膜結晶層、あるいは一部の薄膜結晶層を形成するために用いることが 可能である。これらの層構成は、素子の目的等に合わせて適宜変更が可能である。 また、薄膜結晶層の形成後には、各種の処理を実施しても力まわない。なお、本明 細書では、薄膜結晶層の成長後の熱処理等も含めて、「薄膜結晶成長」と記載して いる。
[0508] 薄膜結晶層成長の後、このパートで開示される発明において図 4 1、図 4 2に示 された形状を実現するためには、図 4—4に示すように、第二導電型側電極 27を形 成することが好ましい。即ち、予定されている第二電流注入領域 35に対する第二導 電型側電極 27の形成が、絶縁層 30の形成よりも、また、第一電流注入領域 36の形 成よりも、さら〖こは、第一導電型側電極 28の形成よりも、早く実施されることが望まし い。これは、望ましい形態として第二導電型力 ¾型である場合において、表面に露出 している p型クラッド層の表面に対して各種プロセスを経た後に p側電極を形成すると 、 GaN系材料では比較的活性ィ匕率の劣る p— GaNクラッド層中の正孔濃度をプロセ スダメージによって低下させてしまうからである。たとえば p— CVDによる絶縁層の形 成工程を第二導電型側電極の形成より前に実施すれば、その表面にプラズマダメー ジが残存してしまう。このため、このパートで開示される発明では薄膜結晶成長の後 には第二導電型側電極の形成が他のプロセス工程 (たとえば後述する第一エツチン グ工程、第二エッチング工程、第三エッチング工程、あるいは絶縁層形成工程、第二 導電型側電極露出部分形成工程、第一電流注入領域形成工程や第一導電型側電 極形成工程など)よりも先に実施されることが望ましい。
[0509] また、本発明においては、第二導電型が p型である場合には、前述のとおり、第二 導電型側電極の表面が Auである場合が代表的な例として想定されるが、露出面が Auなどの比較的安定な金属である場合には、その後のプロセスを経ても、プロセス ダメージを受ける可能性が低い。この観点からも本発明では薄膜結晶成長の後には 第二導電型側電極の形成が他のプロセス工程よりも先に実施されることが望ましい。
[0510] なお、本発明では、第二導電型側電極が形成される層が、第二導電型コンタクト層 である場合にも同様に、第二導電型半導体層に対してのプロセスダメージを低減す ることがでさる。
[0511] 第二導電型側電極 27の形成には、スパッタ、真空蒸着等種々の成膜技術を適応 可能であり、所望の形状とするためには、フォトリソグラフィー技術を用いたリフトオフ 法や、メタルマスク等を用いた場所選択的な蒸着等を適宜使用可能である。
[0512] 第二導電型側電極 27を形成した後、図 4 5に示すように、第一導電型クラッド層 2 4の一部を露出させる。この工程は、第二導電型クラッド層 26、活性層構造 25、さら には第一導電型クラッド層 24の一部をエッチングにより除去することが好ましい（第一 エッチング工程)。この工程で、第二導電型半導体層（第二導電型クラッド層 26)およ び活性層構造 25が分断されて、活性層構造 25、第二導電型半導体層 (第二導電型 クラッド層 26)および第二導電型側電極 27を有する独立した発光ポイント 17の形状 が形成される。第一エッチング工程においては、後述する第一導電型側電極が第一 導電型のキャリアを注入する半導体層を露出することも目的であるので、薄膜結晶層 に他の層、たとえば、クラッド層が 2層力 なる場合や、あるいはコンタクト層がある場 合には、その層を含んでエッチングしてもかまわない。
[0513] 第一エッチング工程では、エッチング精度があまり要求されないので、 SiNのような 窒化物や SiO等の酸化物をエッチングマスクとして C1等を用いたプラズマエツチン
2
グ法による公知のドライエッチングを使用することができる。しかし、後述する第二エツ チング工程、第三エッチング工程で詳細に説明するような金属フッ化物マスクを用い たドライエッチングを実施することも望ましい。特に、 SrF、 A1F、 MgF、 BaF、 Ca
2 3 2 2
Fおよびそれらの組み合わせ力 なる群より選ばれる金属フッ化物層を含むエツチン
2
グマスクを用いて、 CI、 SiCl、 BC1、 SiCl等のガスを用いたプラズマ励起ドライエツ
2 4 3 4
チングによりエッチングを行うことが好ましい。さらに、ドライエッチングの方法としては
、高密度プラズマを生成可能な ICP型のドライエッチングが最適である。 [0514] ここで第二導電型側電極 27はプラズマ CVD等によって形成される SiNxマスクの形 成履歴、あるいは第一エッチング工程後に実施される該 SiNxマスク除去工程を履歴 するが、 Auなどの安定な金属が表面に形成されている場合には、第二導電型側電 極が受けるプロセスダメージは少なくなる。
[0515] 次に図 4— 6に示すように、発光ユニット間分離溝 12を、第二エッチング工程により 形成する。第二エッチング工程は、第一エッチング工程と比較して、さらに深く GaN 系材料をエッチングすることが必要となる。一般に、第一エッチング工程によってエツ チングされる層の総和は、 0. 5 m程度が普通である力 第二エッチング工程にお いては、第一導電型クラッド層 24のすべてと、ノッファ層 22の一部までをエッチング することが必要なことから、 1 μ m以上となることが多ぐ例えば 1〜5 μ mの範囲、また は 3 μ以上の範囲、例えば 3〜7 μ mの範囲となることがある。場合によっては、 3〜1 0 μ mの範囲、さらには 10 μ mを越えることもある。し力し、基板に達するまでエツチン グする場合に比べ、エッチング深さを短くできる利点がある。そのため、発光ユニット 間分離溝 12の幅を、前述のように短 、幅にすることができる。
[0516] 一般に、金属マスク、 SiN等の窒化物マスク、 SiO等の酸化物マスク等は、 C1系
2 プラズマに対するエッチング耐性を示す GaN系材料に対する選択比は 5程度であつ て、膜厚の厚 、GaN系材料をエッチングする必要のある第二エッチング工程を実施 するには、比較的厚めの SiNx膜が必要となってしまう。たとえば第二ドライエツチン グ工程で 4 μ mの GaN系材料をエッチングする最には、 0. 8 mを越える SiNマス クが必要となってしまう。しかし、この程度の厚みの SiNマスクになると、ドライエッチ ング実施中に SiNマスクもエッチングされてしまい、その縦方向の厚みのみではなく 水平方向の形状も変ってしまい、所望の GaN系材料部分のみを選択的にエッチング することができなくなってしまう。
[0517] そこで、第二エッチング工程において発光ユニット間分離溝を形成する際には、金 属フッ化物層を含むマスクを用いたドライエッチングが好ましい。金属フッ化物層を構 成する材料は、ドライエッチング耐性とウエットエッチング性のバランスを考慮すると、 MgF、 CaF、 SrF、 BaF、 A1Fが好ましぐこの中でも SrFが最も好ましい。
2 2 2 2 3 2
[0518] 金属フッ化物膜は、第一、第二、第三エッチング工程で行うドライエッチングに対し ては十分な耐性があり、一方でパターユングのためのエッチング (好ましくはウエット エッチング）に対しては、容易にエッチング可能でかつパターユング形状、特に側壁 部分の直線性の良いものが求められる。金属フッ化物層の成膜温度を 150°C以上に することで、下地との密着性に優れ、緻密な膜が形成され、同時にエッチングによつ てパター-ングした後に、マスク側壁の直線性にも優れている。成膜温度は、好ましく は 250°C以上、さらに好ましくは 300°C以上、最も好ましくは 350°C以上である。特に 350°C以上で成膜された金属フッ化物層は、あらゆる下地との密着性に優れ、かつ、 緻密な膜となり、高いドライエッチング耐性を示しつつ、パターユング形状についても 、側壁部分の直線性に非常に優れ、開口部の幅の制御性も確保されるようになり、ェ ツチングマスクとして最も好まし 、。
[0519] このように、下地との密着性に優れ、かつ、緻密な膜となり、高いドライエッチング耐 性を示しつつ、パターユング形状についても、側壁部分の直線性と開口部の幅の制 御性に非常に優れたエッチングマスクとするためには、高温で成膜することが好まし いが、一方、成膜温度が高すぎると、金属フッ化物をパターニングする際に好ましく 実施される塩酸等に対するウエットエッチングに対する耐性が必要以上になり、その 除去が容易でなくなる。特に、後述するように SrF等のマスクは半導体層のドライエ
2
ツチング時に塩素等のプラズマにさらされると、その後に実施するマスク層の除去時 のエッチングレートが、塩素等のプラズマにさらされる前に比較して低下する傾向を 有している。このため、金属フッ化物の過剰な高温での成膜はそのパターユングと最 終除去の観点力 好ましくな 、。
[0520] まず半導体層のドライエッチング時のプラズマにさらされる前の金属フッ化物にあつ ては、低温成膜した層ほど塩酸等のエツチャントに対するエッチングレートが大きくェ ツチングが速く進行し、成膜温度を高くするほどエッチングレートが低下し、エツチン グの進行が遅くなる。成膜温度が 300°C以上になると、成膜温度が 250°C程度の膜 よりエッチングレートの低下が目立ってくる力 350°C力も 450°C程度では、非常に都 合の良いエッチング速度の範囲にある。しかし、成膜温度力 S480°Cを超えるとエッチ ング速度の絶対値が必要以上に小さくなり、当該金属フッ化物のパターニングに過 剰な時間を費やすこととなり、また、レジストマスク層等が剥離しない条件でのパター ユングが困難になる事もある。さらに、半導体層のドライエッチング時のプラズマにさ らされた後の金属フッ化物にあっては、除去時の塩酸等に対するウエットエッチング レートは低下する性質があり、過剰な高温成長は金属フッ化物の除去を困難にして しまう。
[0521] このような観点から、金属フッ化物層の成膜温度は、好ましくは 480°C以下であり、 さらに好ましくは 470°C以下、特に好ましくは 460°C以下である。
[0522] このようなことに配慮してパターニングされたマスク (金属フッ化物層が表面層にな るように SiN , SiOなどと積層されていてよい）を用いて、ドライエッチングを行う。ドラ
2
ィエッチングのガス種としては、 CI、 BC1、 SiCl、 CC1およびこれらの組み合わせ
2 3 4 4
力も選ばれるものが望ましい。ドライエッチングの際に、 SrFマスクの GaN系材料に
2
対する選択比は 100を越えるため、厚膜 GaN系材料のエッチングが容易に、かつ、 高精度に行うことができる。さらに、ドライエッチングの方法としては、高密度プラズマ を生成可能な ICP型のドライエッチングが最適である。
[0523] エッチング後に、不要となった金属フッ化物層のマスクを、塩酸等のエツチャントで 除去する際に、金属フッ化物マスクの下に酸に弱い材料が存在する場合、例えば電 極材料が酸に弱い場合には、金属フッ化物層が表面層になるようにして SiN、 SiO x 2 などとの積層マスクとしてもよい。この場合、 SiN、 SiO等は、金属フッ化物マスク層
2
の下部の全体に存在していてもよいし、または例えば図 4— 17に示すように、 SiN、 SiO等マスク 51は、金属フッ化物マスク層 52の下部の全体に存在していなくても、
2
少なくとも酸に弱 、材料上に形成されて ヽればよ!/ヽ。
[0524] このような第二エッチング工程により、図 4 6に示すように、発光ユニット間分離溝 が形成される。
[0525] 次に、図 4— 7に示すように、装置間分離溝 13を、第三エッチング工程により形成 する。第三エッチング工程では、エッチングすべき GaN系材料の厚みは、バッファ層 をすベてエッチングすることが必要なことから、第二エッチング工程と比較しても、極 めて深ぐ 5〜： LO /z mとなること力あり、また 10 mを超えることもある。そのため、第 二エッチング工程で説明したと同様に、金属フッ化物層を含むマスクを用 ヽたドライ エッチングが好ましい。その好ましい条件等 (積層マスク等も含む）は、第二エツチン グ工程について説明したとおりである。
[0526] 装置間分離溝は、少なくとも第一導電型クラッド層を分断して形成されていることが 必要である。このパートで開示される発明の好ましい形態の 1つでは、図 4 7に示す ように、装置間分離溝 13が基板 21に到達するように形成される。この場合には、装 置の分離が容易である。また、基板の一部までをエッチングして装置間分離溝を形 成してちょい。
[0527] 一方、装置間分離溝が、基板に達して!/、な 、形態も好ま 、形態である。例えば、 装置間分離溝が、バッファ層の途中まで形成されていれば、第一導電型クラッド層の 側壁に絶縁層を形成することができて、ハンダ等の回りこみに対して絶縁性を保つこ とができる (発光装置完成後の形態は、図 4— 13〜図 4— 16を参照。；)。この場合、 絶縁層で被覆されずに側壁力も露出する層は、高い絶縁性を有することが好ましい 。装置間分離溝を、バッファ層の途中まで形成する形態では、第二エッチング工程と 第三エッチング工程を同時実施することも可能になるので、工程を簡略ィ匕できる利点 がある。
[0528] なお、第一エッチング工程、第二エッチング工程および第三エッチング工程は、 Vヽ ずれの工程を先に実施しても、後に実施しても力まわない。また、プロセスを簡略に するため、第一エッチング工程を先に実施し、その際のエッチングマスクを除去しな V、で、第二エッチングおよび Zまたは第三エッチング工程を実施することも好まし 、。 図 4— 17に示すように、まず SiN、 SiO等の酸に強い材料 (好ましくは SiN )により
2
第一エッチングマスク 51を形成し、第一導電型クラッド層 24が現れるようにエツチン グし、マスク 51を除去しないで、金属フッ化物層による第二および/または第三エツ チングマスク 52を形成する。そして、第二および/または第三エッチング工程を実施 した後、マスク 52を酸により除去し、その後、マスク 51を適宜除去することが好ましい 。第一エッチングマスク 51は、第二エッチング工程と第三エッチング工程が別々に実 施される場合にも、両方のエッチングが終了するまで存在させることもできる。
[0529] 形成される装置間分離溝間の最も狭い部分の幅を 2L とすると、 L はブレ
WSPT1 WSPT1 一キングによって素子分離を行う際には、 20 μ m以上、例えば 30 μ m以上であるこ とが望ましい。また、ダイシング等によって実施する際には、 L は 300 μ m以上で
WSPT1 あることが望まし 、。また、大きすぎても無駄であるので、 L は通常は 2000 μ m
WSPT1
以下である。
[0530] 第三エッチング工程の後には、図 4 8に示すように、絶縁層 30を形成する。絶縁 層は、電気的に絶縁が確保できる材料であれば、適宜選択することができ、詳細は 前述のとおりである。成膜方法は、プラズマ CVD法等の公知の方法を用いればよい
[0531] 次に、図 4 9に示すように、絶縁層 30の所定部分を除去し、第二導電型側電極 2 7上で絶縁層が除去された第二導電型側電極露出部分 37、第一導電型クラッド層 上で絶縁層が除去された第一電流注入領域 36、装置間分離溝 13内で基板面と側 壁カゝら絶縁層が除去された絶縁層非形成部分 15を形成する。第二導電型側電極 2 7上の絶縁層 30の除去は、第二導電型側電極の周辺部分が絶縁層によって覆われ て 、るように実施することが望ま U、。すなわち第二導電型側電極露出部分の表面 積は第二電流注入領域の面積よりも小さいことが望ましい。ここで、素子作製プロセ ス、特にフォトリソグラフィー工程のマージン、あるいは、ハンダ材による意図しない短 絡等の発生を防止するためには、第二導電型側電極の周辺力も絶縁層で覆われて いる幅の中で、最も狭い部分の幅を L とすると、 L は 15 m以上であることが好ま
2W 2W
しい。さらに好ましくは 30 /z m以上、特に好ましくは 100 /z m以上である。絶縁層によ つて第二導電型側電極の面積の多くが覆われることによって、特に、金属ハンダ材に よるたとえば第一導電型側電極等の他の部分との意図しない短絡を低減することが できる。また、 L は、通常 2000 μ m以下であり、好ましくは 750 μ m以下である。
2w
[0532] 絶縁層の除去は、選択された材質によってドライエッチング、ウエットエッチング等の エッチング手法が選択可能である。たとえば、絶縁層が SiN単層である場合には、 S F等のガスを用いたドライエッチングも、あるいはフッ酸系のエツチャントを用いたゥェ
6
ットエッチングも可能である。また、絶縁層が SiOと TiOからなる誘電体多層膜であ る場合には、 Arイオンミリングによって所望の部分の多層膜を除去することも可能で ある。
[0533] また、第二導電型側電極露出部分 37、第一電流注入領域 36、および絶縁層非形 成部分 15の形成は、別々に行ってもよいが、通常は同時にエッチングで形成する。 [0534] 絶縁層非形成部分 15を設ける際の溝側壁の絶縁層の一部の同時除去は、たとえ ば、以下の様なプロセスで形成が可能である。装置間分離溝 13の面積とほぼ同等か 少し小さめの開口を有するレジストマスクをフォトリソグラフィ一によつて形成し、次に、 絶縁層をエッチング可能なエツチャントを用いてウエットエッチングを実施すると、装 置間分離溝内の基板面上の絶縁層の除去が進む。その後、さらに長時間エッチング を継続するとサイドエッチングが起こり、溝側壁の基板側を覆っていた絶縁層がゥェ ットエツチャントで除去され、図 4— 9に示したように装置間分離溝の基板側に絶縁層 が存在しない形状が得られる。このように絶縁層を除去する場合においては、絶縁層 が存在しない薄膜結晶層の側壁は、アンドープ層の側壁であることが望ましい。これ は、フリップチップマウントを実施する際に、万が一、支持体との接合用ハンダ等が側 壁に付着しても、意図しない電気的短絡が発生しないためである。このような絶縁層 の除去形状は、特に発光装置の製造工程中に、基板を除去する際には、これに付 随して絶縁層の剥離など意図しな 、不具合が発生しな!、ため、望ま 、形状である。 尚、装置間分離溝が、バッファ層の途中まで形成される場合にも、発光装置端から内 側に入った側壁部分 (装置間分離溝の側壁)のうち、主たる光取り出し方向側に絶縁 層で覆われていない部分が存在する形態 (例えば図 4 14、図 4 16の構造を作製 する場合)では、上記のプロセスで絶縁膜を堆積するときに、基板面でなく溝底面に 堆積される点が異なる力 同一のプロセスを採用することができる。また、絶縁層が、 分離溝底面の一部と分離溝の側壁部分とを被覆する形態 (例えば図 4 13、図 4 15の構造を作製する場合）には、上記のプロセスで、予定した形状に適したフォトリソ グラフィによって、適切なエッチングマスク形状を準備し、かつ、サイドエッチングを行 わずに、溝底面に堆積した絶縁層の一部を除去してスクライブ領域を形成すればよ い。
[0535] 次に、図 4— 10に示すように、第一導電型側電極 28を形成する。電極材料として は、すでに説明したとおり、第一導電型が n型であるとすると、 Ti、 A1および Moのい ずれ力から選択される材料、またはすベてを構成元素として含むことが望ましい。ま た、 n側電極の主たる光取り出し方向とあい対する向きには、 A1が露出するのが普通 である。 [0536] 電極材料の成膜には、スパッタ、真空蒸着等種々の成膜技術を適応可能であり、 電極形状とするためには、フォトリソグラフィー技術を用いたリフトオフ法や、メタルマ スク等を用いた場所選択的な蒸着等を適宜使用可能である。ここで、形成プロセスに おけるマージンをある程度見込むために、第一導電型側電極が絶縁層に接して!/、る 部分の幅の中で、最も狭い部分の幅を L とすると、 L は 7 m以上が好ましぐ特
lw lw
に 9 μ m以上が好ましい。また、 L は、通常 500 μ m以下であり、好ましくは 100 μ m
lw
以下である。通常、 5 m以上があれば、フォトリソグラフィー工程とリフトオフ法による プロセスマージンは確保できる。
[0537] 第一導電型側電極は、この例では、第一導電型クラッド層にその一部が接して形 成されるが、第一導電型側コンタクト層が形成されるときはそれに接するように形成す ることがでさる。
[0538] 本発明の製造方法では、第一導電型側電極が、積層構造形成の最終段階にて製 造されること〖こより、プロセスダメージ低減の観点でも有利である。第一導電型が n型 である場合には、 n側電極は、好ましい形態では、 A1がその電極材の表面に形成さ れる。この場合に、 n側電極が第二導電型側電極のように絶縁層の形成よりも前にな されると、 n側電極表面、すなわち A1金属は、絶縁層のエッチングプロセスを履歴す ることになる。絶縁層のエッチングには、前述のとおりフッ酸系のエツチャントを用いた ウエットエッチング等が簡便である力 A1はフッ酸を含めた各種エツチャントに対する 耐性が低ぐこのようなプロセスを実効的に実施すると電極そのものにダメージが入つ てしまう。また、ドライエッチングを実施しても A1は比較的反応性が高く酸ィ匕を含めた ダメージが導入される可能性がある。従って、本発明においては、第一導電型側電 極の形成が絶縁層の形成後かつ絶縁層の予定されている不要部分の除去後に行 われることは、電極に対するダメージの低減に効果がある。
[0539] このようにして、図 4— 10 (図 4— 2)の構造が形成された後には、基板除去するため の前準備をする。通常、図 4— 10に示された構造を、ウェハー全体として、あるいは その一部を、先ず、支持体 40に接合する。これは、薄膜結晶層全体としても高々 15 μ m程度の厚みであるので、基板を剥離してしまうと、機械的強度が不十分になりそ れだけで自立してその後のプロセスを受けることが困難になる力もである。支持体の 材料等については前述のとおりであり、支持体上の金属面 41 (電極配線等）に例え ば金属ハンダ 42で接続して搭載する。
[0540] このとき、本発明の発光装置では、第二導電型側電極 27と第一導電型側電極 28 は、お互いが空間的に重ならない配置となっており、かつ、第一導電型側電極が第 一電流注入領域よりも大きぐ十分な面積も有しているため、意図しない短絡の防止 と高い放熱性の確保が両立しており望ましい。また、他の薄膜結晶層の側壁もノッフ ァ層の一部、特にアンドープ部分を除いて絶縁層で保護されるため、ハンダの染み 出し等があっても薄膜結晶層内、たとえば活性層構造側壁における短絡等も発生す ることがない。
[0541] 次に、支持体に素子を接合した後に、基板を剥離する。基板の剥離には、研磨、ェ ツチング、レーザディボンディング等のあらゆる方法を用いる事が可能である。サファ ィァ基板を研磨する場合には、ダイヤモンド等の研磨材を使用して基板を除去するこ とが可能である。また、ドライエッチングによって基板を除去することも可能である。さ らには、たとえばサファイアが基板で InAlGaN系材料によって薄膜結晶成長部分が 形成されている場合には、サファイア基板側から、サファイア基板は透過し、たとえば バッファ層に使用される GaNには吸収される 248nmの発振波長を有するエキシマレ 一ザを用いて、ノ ッファ層の一部の GaNを金属 Gaと窒素に分解し、基板を剥離する レーザディボンディングを実施する事も可能である。
[0542] また ZnOおよび ScAlMgO等を基板として使用する場合には、 HC1等のエツチヤ
4
ントを用いて基板をウエットエッチングで除去することも可能である。
[0543] ここで、このパートで開示される発明の好ましい形態では、基板上には絶縁層が接 している部分がないため、基板剥離を実施した際に副次的に絶縁層の剥離等が発 生することがない。
[0544] その後、装置間分離溝が存在する箇所に対応する分離領域において、支持体と共 に発光装置を分離して単体の発光装置を得る。ここで、支持体の分離領域には、金 属配線が存在しないことが望ましい。ここに金属配線が存在すると装置間の分離が 実施しにくいからである。このパートで開示される発明の集積型化合物半導体発光 装置は、支持体上の金属配線を自在に変化させることで、 1つの発光装置内の各発 光ユニットを並列接続にも、直列接続にも、これらを混合した配線にする事も可能で ある。
[0545] 支持体の分離領域部分の切断には、母材によって、ダイシング、スクライビングとブ レーキングなど適宜プロセスを選択可能である。また、装置間分離溝が、バッファ層 の途中まで形成されている場合 (例えば、発光ユニット間分離溝と同等の深さで、バ ッファ層の途中まで溝が形成されている場合)には、装置間分離溝を使用して、ダイ ャモンドスクライブによる傷いれ、レーザスクライブによるバッファ層の一部のアブレ一 シヨン等を実施する事で、薄膜結晶成長層部分における発光装置間の分離は容易 に実現可能である。その後、支持体はダイシングによって、各発光装置に分離するこ とが可能である。場合によっては、発光装置間の分離は、薄膜結晶成長層と支持体 をダイシングによって同時に分離することも可能である。
[0546] このようにして、図 4 1に示された発光装置が完成する。
[0547] このパートで開示される発明の製造方法では、面光源的発光に有利な構造を効果 的に製造できることに加えて、説明のとおり薄膜結晶層の形成、第二導電型側電極 の形成、エッチング工程 (第一エッチング工程、第二エッチング工程、第三エツチン グ工程)、絶縁層の形成、絶縁層の除去 (第二導電型側電極露出部分および第一電 流注入領域の形成や装置間分離溝近傍の絶縁層の除去)、第一導電型側電極の形 成は、この順に実施されることが望ましぐこの工程順により、第二導電型側電極直下 の薄膜結晶層のダメージがなぐまた第一導電型側電極にもダメージのない発光装 置を得ることができる。そして、装置形状はプロセスフローを反映したものとなっている 。即ち、発光装置は、第二導電型側電極、絶縁層、第一導電型側電極がこの順番に 積層された構造を内在している。つまり、第二導電型側電極は、第二導電型クラッド 層（またはその他の第二導電型薄膜結晶層）に絶縁層を介在しないで接しており、第 二導電型側電極の上部周辺には絶縁層で覆われた部分があり、第一導電型側電極 と第一導電型クラッド層（またはその他の第一導電型薄膜結晶層）の間には、電極周 囲部分に絶縁層が介在して 、る部分が存在して 、る。
実施例
[0548] 以下に実施例を挙げて本発明の特徴をさらに具体的に説明する。以下の実施例に 示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限 り適宜変更することができる。したがって、本発明の範囲は以下に示す具体例により 限定的に解釈されるべきものではない。また、以下の実施例において参照している 図面は、構造を把握しやすくするために敢えて寸法を変えている部分があるが、実際 の寸法は以下の文中に記載されるとおりである。
[0549] <パート Aに係る発明の実施例 >
(実施例 A - 1)
図 1— 15に示した半導体発光装置を以下の手順で作製した。関連する工程図とし て、図 1 6〜10、 12および 14を参照する。
[0550] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み lOnmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 4 μ mのアンドープ GaN層を 104 0°Cで形成した。
[0551] さらに、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm"3 )の GaN層を 2 μ m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (S i濃度 3 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一 クラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85
mの厚さで形成した。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚 さに成膜したアンドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜した アンドープ In Ga N層とを、量子井戸層が全部で 5層で両側がノリア層となるよう
0. 1 0. 9
に交互に成膜した。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド 層 26aとして Mgドープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さ
0. 15 0. 85
に形成した。さらに連続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ（ Mg濃度 5 X 1019cm_3) GaN層を 0. 07 mの厚さに形成した。最後に第二導電型（ p型）コンタクト層 26cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 03 m の厚さに形成した。
[0552] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。 [0553] 薄膜結晶成長が終了したウェハーに対して p側電極を形成するために、フォトリソグ ラフィ一法を用いて p側電極 27をリフトオフ法でパターユングする準備をしてレジスト パターンを形成した。ここで p側電極として Ni (20nm厚） /Au (500nm厚）を真空蒸 着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで 、その後熱処理を実施して p側電極を完成させた。ここまでの工程で完成した構造は 、概ね図 1 6に対応する。尚、ここまでの工程では、 p側電極直下の p側電流注入領 域には、プラズマプロセス等のダメージが入るような工程はなかった。
[0554] 次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施 した。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ゥ ェハー全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVD による SiN成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソグフィ 一工程を実施して SiNxマスクをパターユングし、 SiNxエッチングマスクを作製した。 この際には、 SiNx膜の不要部分のエッチングは RIE法を用いて SFプラズマを用い
6
て実施し、後述する第一エッチング工程において薄膜結晶成長層のエッチングを行 わな 、部分はマスクを残し、かつ予定されて 、る薄膜結晶成長層のエッチング部分 に相当する部分の SiN膜を除去した。
[0555] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n—AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層 24cを露出させた。
[0556] ICPプラズマエッチング終了後は、 SiNマスクをバッファフッ酸を用いてすべて除 去した。ここにおいても p側電極表面には Auが露出していたため、 p— CVDによる Si
N成膜プロセスによっても、 p側電極はまったく変質しなかった。ここまでの工程で完 成した構造は、概ね図 1 7に対応する。
[0557] 次いで、各発光装置内にある発光ユニット間分離溝 12を形成する第二エッチング 工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に形成し
2
た。次いで、発光ユニット間分離溝を形成する領域の SrF膜を除去し、薄膜結晶成 長層の発光ユニット間分離溝形成用マスク、すなわち、第二エッチング工程用 SrF
2 マスクを形成した。
[0558] 次いで第二エッチング工程として、発光ユニット間分離溝に相当する部分の、 p-G aNコンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 In GaN量子井戸層と GaNバリア層力 なる活性層構造 25、n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッフ ァ層 22の一部までの薄膜結晶成長層を、 C1ガスを用いた ICPエッチングした。この
2
第二エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。発光ュ
2
ニット間分離溝 12の幅は、マスクの幅どおり、 10 mで形成できた。
[0559] 第二エッチング工程によって発光ユニット間分離溝 12を形成後は、不要となった Sr Fマスクを除去した。ここにおいても p側電極表面には Auが露出していたため、まつ
2
たく変質しなかった。ここまでの工程で完成した構造は、概ね図 1—8に対応する。
[0560] 次いで、各々の化合物半導体発光装置間の装置間分離溝 13を形成する第三エツ チング工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に
2
形成した。次いで、装置間分離溝を形成する領域部分の SrF膜を除去し、薄膜結晶
2
成長層の装置間分離溝形成用マスク、すなわち、第三エッチング工程用 SrFマスク
2 を形成した。
[0561] 次いで、第三エッチング工程として、装置間分離溝に相当する部分の、 p— GaNコ ンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN 量子井戸層と GaNノリア層力もなる活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッファ層 2 2 (22a, 22b)と薄膜結晶成長層のすべてを、 C1ガスを用いた ICPエッチングした。
2
当該第三エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。こ
2
の工程により、幅 50 mの装置間分離溝を形成した。
[0562] 第三エッチング工程によって装置間分離溝 13を形成後は、不要となった SrFマス
2 クを除去した。ここにおいても p側電極 27表面には Auが露出していたため、まったく 変質しな力つた。ここまでの工程で完成した構造は、概ね図 1—9に対応する。
[0563] 次いで、ウェハー全面に p— CVD法によって SiOと SiNをこの順に形成し、誘電 体多層膜とした。この際には、 SiNxと SiOxはそれぞれ素子の発光波長に対して光学 波長として 1Z4となるような厚みで 1層ずつ形成し、発光波長に対して比較的高い反 射率を有するようにした。ここまでの工程で完成した構造は、概ね図 1— 10に対応す る。
[0564] 次 、で、 Ni—Au力もなる p側電極 27上への p側電極露出部分の形成、 n側コンタク ト層 24c上への n側電流注入領域（36)の形成、装置間分離溝内のアンドープバッフ ァ層の側壁の一部に残存する絶縁層の除去を、同時に実施するために、フォトリソグ ラフィー技術を用いてレジストマスクを形成した。次 、でフッ酸系のエツチャントでレジ ストマスクを形成しなカゝつた誘電体多層膜 (絶縁層）を除去した。さらに、フッ酸による サイドエッチングの効果によって、アンドープバッファ層の側壁の一部の誘電体多層 膜 (絶縁層）も除去した。ここでは、 p側電極 27の周辺は SiOと SiNからなる絶縁層 に 150 m覆われて!/、るようにした。
[0565] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 p— CVDによる SiN成膜プロセスによってもまったく変質しなかった。ここま での工程で完成した構造は、概ね図 1— 12に対応する。
[0566] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti(20nm厚） ZAl (300nm厚）を真空蒸着法でウェハー全面に形成し、ァセト ン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n 側電極を完成させた。 n側電極は、その面積が n側電流注入領域よりも大きくなるよう に、絶縁層にその周辺が 30 mほど接するようにし、かつ、 p側電極 27との重なりを 有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ 放熱性等にも配慮した。尚、別の製作例では、 10 mほど接するようにして作製し、 この実施例と同等の性能の発光素子が得られた。 A1電極は、プラズマプロセス等に より変質しやすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの 最後に n側電極の形成を行ったことから、まったくダメージを受けな力つた。ここまでの 工程で完成した構造は、概ね図 1— 14に対応する。 [0567] 次いで、サファイア基板の裏面側に、 MgFからなる低反射光学膜 45を真空蒸着
2
法によって形成した。この際には、 MgFは素子の発光波長に対して低反射コーティ
2
ングとなるように、光学膜厚の 1Z4を成膜した。
[0568] 次いで、ウェハー上に形成された 1つ 1つの発光装置を分割するために、レーザス クライバーを用いて薄膜結晶成長側から装置間分離溝 13内にスクライブラインを形 成した。さらにこのスクライブラインにそってサファイア基板と MgF低反射光学膜の
2
みをブレーキングし、 1つ 1つの集積型化合物半導体発光装置を完成させた。この際 に、薄膜結晶成長層へのダメージ導入はなぐまた、誘電体膜の剥離等も発生しなか つた o
[0569] 次いで、この素子を金属ハンダ 42を用いてサブマウント 40の金属面 41と接合し、 図 1 15に示す発光装置を完成させた。この際には、素子の意図しない短絡等は発 生しなかった。
[0570] (実施例 A— 2)
実施例 A— 1において、バッファ層 22を成膜した後の薄膜結晶層の成膜を次のよう に行った以外は実施例 A—1を繰り返した。即ち、実施例 A— 1で、第 2のバッファ層 22bとして厚み のアンドープ GaNを 1040°Cで形成した後、さらに、第一導電 型 (n型）第二クラッド層 24bとして Siドープ（Si濃度 5 X 1018cm"3)の GaN層を 4 μ m 厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (Si濃度 8 X 1018cm_ 3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一クラッド層 24aとし て Siドープ（Si濃度 5. 0 X 1018cm"3)の Al Ga N層を 0. 1 μ mの厚さで形成し
0. 10 0. 90
た。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚さに成膜したアン ドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜したアンドープ In
0. 1
Ga N層とを、量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜し
0. 9
た。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mg ドープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに
0. 10 0. 90
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaNを 0. 07 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26c として Mgドープ（Mg濃度 l X 102°cm_3) GaNを 0. 03 mの厚さに形成した。その 後は、実施例 A— 1と同様にして、図 1—15に示す発光装置を完成させた。この際に は、素子の意図しない短絡等は発生しな力つた。
[0571] 尚、実施例 A— 1、 2のプロセスでは、第一エッチング工程後に SiNマスクを除去し たが、 SiNマスクを除去せずに、第二エッチング工程後に除去してもよいし、さらに は第三エッチング工程後に除去することも好ま 、。
[0572] さらに、第三エッチング工程でのエッチングを、バッファ層の途中で止めることで、 図 1— 18および 20に示す発光装置を製作することができる（但し、絶縁膜は多層誘 電体膜)。また、その際に、予定した形状に適したフォトリソグラフィによって、適切な エッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図 1— 17お よび図 1— 19に示す発光装置が得られる。
[0573] (実施例 A— 3)
図 1— 16に示した半導体発光装置を以下の手順で作製した。
[0574] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 20nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 3. のアンドープ GaN層を 1
040°Cで形成した。
[0575] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm" 3)の GaN層を 2 /z m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 2 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85 μ mの厚さで形成した。
[0576] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 3層で両側がノリア層となるように交互に成膜した。
[0577] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さに形成した。さらに
0. 15 0. 85
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaN層を 0. 05 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 2 6cとして Mgドープ（Mg濃度 1 X 102Gcm_3) GaN層を 0. 02 mの厚さに形成した。
[0578] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0579] 薄膜結晶成長が終了したウェハーに対して p側電極 27を形成するために、フォトリ ソグラフィ一法を用いて P側電極をリフトオフ法でパターニングする準備をしてレジスト パターンを形成した。ここで p側電極として Pd (20nm厚） ZAu(1000nm厚）を真空 蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次い で、その後熱処理を実施して p側電極 27を完成させた。尚、ここまでの工程では、 p 側電極直下の P側電流注入領域には、プラズマプロセス等のダメージが入るようなェ 程はなかった。
[0580] 次 、で、発光ユニット間分離溝を形成する第二エッチング工程と、装置間分離溝を 形成する第三エッチング工程を同時に実施するために、真空蒸着法を用いて、 SrF
2 マスクをウェハー全面に形成した。次いで、発光ユニット間分離溝の形成領域と装置 間分離溝の形成領域にある SrF膜を除去し、薄膜結晶成長層の分離エッチングマ
2
スク、すなわち、第二エッチング工程と第三エッチング工程を同時に実施するための エッチングマスクを形成した。
[0581] 次いで、同時に実施する第二、第三エッチング工程として、発光ユニット間分離溝と 装置間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN 第二クラッド層 24b、アンドープ GaNバッファ層 22の一部までの薄膜結晶成長層を、 C1ガスを用いた ICPエッチングした。第二'第三同時エッチング工程中には、 SrFマ
2 2 スクはほとんどエッチングされな力つた。また、発光ユニット間分離溝 12は、マスクの 幅のとおり 6 μ mで形成できた。
[0582] 第二 ·第三エッチング工程を同時に実施し、発光ユニット間分離溝と装置間分離溝 を形成後は、不要となった SrFマスクを除去した。ここにおいても p側電極表面には
2
Auが露出して 、たためまったく変質しな力つた。
[0583] 次いで、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出 させる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した
。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ウェハ 一全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVDによ る SiNx成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソダフィー 工程を実施して SiN層をパターユングし、 SiNエッチングマスクを作製した。この際 には、 SiN膜の不要部分のエッチングは RIE法を用いて SFプラズマを用いて実施
6
し、後述する第一エッチング工程にお!、て薄膜結晶成長層のエッチングを行わな ヽ 部分は残し、かつ予定されている薄膜結晶成長層のエッチング部分に相当する部分 の SiN膜は除去した。
[0584] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n—AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層を露出させた。
[0585] ICPプラズマエッチング終了後は、 SiNマスクを SFガスを用いた RIE法によりすベ
6
て除去した。ここにおいても p側電極表面には Auが露出していたため、このプロセス によってもまったく変質しな力つた。
[0586] 次いで、ウェハー全面に p— CVD法によって絶縁層 30として SiNを 125nm厚だ けウェハー全面に形成した。次いで、 Pd— Auからなる p側電極 27の上に p側電極露 出部分を形成し、 n側コンタクト層上には n側電流注入領域を形成し、さら〖こ、装置間 分離溝に存在する絶縁層の一部の除去を、同時に実施するために、フォトリソグラフ ィー技術を用いてレジストマスクを形成し、次いで SFガスの RIEプラズマを用いてレ
6
ジストマスクを形成しなカゝつた部分、すなわち、 p側電極露出部分の形成と、 n側コン タクト層 24c上の n側電流注入領域の形成と、さらに、装置間分離溝に存在する絶縁 層の一部の除去を実施した。ここでは、 p側電極の周辺は SiN絶縁層に覆われてい るようにした。また、 n側電流注入領域を除いて薄膜結晶成長層の側壁なども絶縁層 に覆われているようにした。また、例えば実施例 A— 1、 2で説明したように、予定した 形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ 、絶縁層のサイドエッチングを進めることで図 1— 18の形状（図 1— 16は、この形状を 示した。）の形成も、あるいは、予定した形状に適したフォトリソグラフィによって、適切 なエッチングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めないことで 図 1— 17の形状も可能である。
[0587] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、まったく変質しな力つた。
[0588] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti(20nm厚） ZAl (1500nm厚）を真空蒸着法でウェハー全面に形成し、ァセ トン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n側電極を完成させた。 n側電極は、その面積が n側電流注入領域よりも大きぐかつ 、 p側電極との重なりを有さないように形成し、金属ハンダによるフリップチップボンデ イングが容易で、かつ放熱性等にも配慮した。 A1電極は、プラズマプロセス等により 変質しやすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの最 後に n側電極の形成を行ったことから、まったくダメージを受けなカゝつた。
[0589] 次いで、この素子を金属ハンダ 42を用いてサブマウント 40の金属面 41と接合し、 発光装置を完成させた。この際には、素子の意図しない短絡等は発生しな力つた。
[0590] (実施例 A— 4)
実施例 A— 3において、基板および薄膜結晶層の構成を次のように変更した以外 は、実施例 A— 3と同様にして発光装置を作製した。
[0591] まず、厚みが 300 /z mの c +面 GaN基板 21 (31濃度1 1017«11_ 3) )を用意し、こ の上に、まず MOCVD法を用いてバッファ層 22として厚み 6 μ mのアンドープ GaN を 1040°Cで形成した。
[0592] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 5 X 1018cm_ 3)の GaN層を 4 /z m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 7 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 5 X 1018cm_3)の Al Ga N層を 0. 1 mの厚さで形成した。
[0593] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜した。
[0594] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに連
0. 10 0. 90
続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ (Mg濃度 5 X 1019cm" 3) GaNを 0. 05 /z mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26cとし て Mgドープ（Mg濃度 1 X 102°cm_3) GaNを 0. 02 mの厚さに形成した。
[0595] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0596] この後は、実施例 A— 3と同様にして発光装置を完成した、この際には、素子の意 図しな 、短絡等は発生しな力つた。
[0597] 尚、実施例 A— 3、 4では、第二および第三エッチング工程を同時に行い、その後 第一エッチング工程を実施したが、第一エッチング工程を先に実施し、その後第二' 第三エッチング工程を同時に実施してもよい。その場合に、第一エッチング工程で使 用した SiNマスクを除去することなぐ第二'第三エッチング工程を実施することも好 ましい。
<パート Bに係る発明の実施例 >
(実施例 B - 1)
図 2— 15に示した半導体発光装置を以下の手順で作製した。関連する工程図とし て、図 2— 6〜10、 12および 14を参照する。
[0598] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 10nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 4 μ mのアンドープ GaN層を 104 0°Cで形成した。
[0599] さらに、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm"3 )の GaN層を 2 μ m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (S i濃度 3 X 10 cm の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一 クラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85
mの厚さで形成した。さらに活性層構造 25として、ノ リア層として 850°Cで 13nmの厚 さに成膜したアンドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜した アンドープ In Ga N層とを、量子井戸層が全部で 5層で両側がノ リア層となるよう
0. 1 0. 9
に交互に成膜した。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド 層 26aとして Mgドープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さ
0. 15 0. 85
に形成した。さらに連続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ（ Mg濃度 5 X 1019cm_3) GaN層を 0. 07 mの厚さに形成した。最後に第二導電型（ p型）コンタクト層 26cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 03 m の厚さに形成した。
[0600] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0601] 薄膜結晶成長が終了したウェハーに対して p側電極を形成するために、フォトリソグ ラフィ一法を用いて p側電極 27をリフトオフ法でパターユングする準備をしてレジスト パターンを形成した。ここで p側電極として Ni (20nm厚） /Au (500nm厚）を真空蒸 着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで 、その後熱処理を実施して p側電極を完成させた。ここまでの工程で完成した構造は 、概ね図 2— 6に対応する。尚、ここまでの工程では、 p側電極直下の p側電流注入領 域には、プラズマプロセス等のダメージが入るような工程はなかった。
[0602] 次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施 した。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ゥ ェハー全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVD による SiN成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソグフィ 一工程を実施して SiNxマスクをパターユングし、 SiNxエッチングマスクを作製した。 この際には、 SiNx膜の不要部分のエッチングは RIE法を用いて SFプラズマを用い
6
て実施し、後述する第一エッチング工程において薄膜結晶成長層のエッチングを行 わな 、部分はマスクを残し、かつ予定されて 、る薄膜結晶成長層のエッチング部分 に相当する部分の SiNx膜を除去した。
[0603] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n—AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層 24cを露出させ、同時に複数の発光ポイントの形状を形成した。
[0604] ICPプラズマエッチング終了後は、 SiNマスクをバッファフッ酸を用いてすべて除 去した。ここにおいても p側電極表面には Auが露出していたため、 p— CVDによる Si
N成膜プロセスによっても、 p側電極はまったく変質しなかった。ここまでの工程で完 成した構造は、概ね図 2— 7に対応する。
[0605] 次いで、各発光装置内にある発光ユニット間分離溝 12を形成する第二エッチング 工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に形成し
2
た。次いで、発光ユニット間分離溝を形成する領域の SrF膜を除去し、薄膜結晶成
2
長層の発光ユニット間分離溝形成用マスク、すなわち、第二エッチング工程用 SrF
2 マスクを形成した。
[0606] 次いで第二エッチング工程として、発光ユニット間分離溝に相当する部分の、 p-G aNコンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 In GaN量子井戸層と GaNバリア層力 なる活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッフ ァ層 22の一部までの薄膜結晶成長層を、 C1ガスを用いた ICPエッチングした。この
2
第二エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。発光ュ
2
ニット間分離溝 12の幅は、マスクの幅どおり、 10 mで形成できた。
[0607] 第二エッチング工程によって発光ユニット間分離溝 12を形成後は、不要となった Sr Fマスクを除去した。ここにおいても p側電極表面には Auが露出していたため、まつ
2
たく変質しなかった。ここまでの工程で完成した構造は、概ね図 2— 8に対応する。
[0608] 次いで、各々の化合物半導体発光装置間の装置間分離溝 13を形成する第三エツ チング工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に
2
形成した。次いで、装置間分離溝を形成する領域部分の SrF膜を除去し、薄膜結晶 成長層の装置間分離溝形成用マスク、すなわち、第三エッチング工程用 SrFマスク
2 を形成した。
[0609] 次いで、第三エッチング工程として、装置間分離溝に相当する部分の、 p— GaNコ ンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN 量子井戸層と GaNノ リア層力もなる活性層構造 25、n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッファ層 2 2 (22a, 22b)と薄膜結晶成長層のすべてを、 C1ガスを用いた ICPエッチングした。
2
当該第三エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。こ
2
の工程により、幅 50 mの装置間分離溝を形成した。
[0610] 第三エッチング工程によって装置間分離溝 13を形成後は、不要となった SrFマス
2 クを除去した。ここにおいても p側電極 27表面には Auが露出していたため、まったく 変質しな力つた。ここまでの工程で完成した構造は、概ね図 2— 9に対応する。
[0611] 次いで、ウェハー全面に p— CVD法によって SiOと SiNをこの順に形成し、誘電 体多層膜とした。この際には、 SiNと SiOはそれぞれ素子の発光波長に対して光学 波長として 1Z4となるような厚みで 1層ずつ形成し、発光波長に対して比較的高い反 射率を有するようにした。ここまでの工程で完成した構造は、概ね図 2—10に対応す る。
[0612] 次 、で、 Ni—Au力もなる p側電極 27上への p側電極露出部分の形成、 n側コンタク ト層 24c上への n側電流注入領域（36)の形成、装置間分離溝内のアンドープバッフ ァ層の側壁の一部に残存する絶縁層の除去を、同時に実施するために、フォトリソグ ラフィー技術を用いてレジストマスクを形成した。次 、でフッ酸系のエツチャントでレジ ストマスクを形成しなカゝつた誘電体多層膜 (絶縁層）を除去した。さらに、フッ酸による サイドエッチングの効果によって、アンドープバッファ層の側壁の一部の誘電体多層 膜 (絶縁層）も除去した。ここでは、 p側電極 27の周辺は SiOと SiNからなる絶縁層 に 150 m覆われて!/、るようにした。
[0613] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 p— CVDによる SiN成膜プロセスによってもまったく変質しなかった。ここま での工程で完成した構造は、概ね図 2—12に対応する。
[0614] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti(20nm厚） ZAl (300nm厚）を真空蒸着法でウェハー全面に形成し、ァセト ン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n 側電極を完成させた。 n側電極は、その面積が n側電流注入領域よりも大きくなるよう に、絶縁層にその周辺が 30 mほど接するようにし、かつ、 p側電極 27との重なりを 有さないように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ 放熱性等にも配慮した。尚、別の製作例では、 10 mほど接するようにして作製し、 この実施例と同等の性能の発光素子が得られた。 A1電極は、プラズマプロセス等に より変質しやすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの 最後に n側電極の形成を行ったことから、まったくダメージを受けな力つた。ここまでの 工程で完成した構造は、概ね図 2— 14に対応する。
[0615] 次いで、サファイア基板の裏面側に、 MgFからなる低反射光学膜 45を真空蒸着
2
法によって形成した。この際には、 MgFは素子の発光波長に対して低反射コーティ
2
ングとなるように、光学膜厚の 1Z4を成膜した。
[0616] 次いで、ウェハー上に形成された 1つ 1つの発光装置を分割するために、レーザス クライバーを用いて薄膜結晶成長側から装置間分離溝 13内にスクライブラインを形 成した。さらにこのスクライブラインにそってサファイア基板と MgF低反射光学膜の
2
みをブレーキングし、 1つ 1つの集積型化合物半導体発光装置を完成させた。この際 に、薄膜結晶成長層へのダメージ導入はなぐまた、誘電体膜の剥離等も発生しなか つた o
[0617] 次いで、この素子を金属ハンダ 42を用いてサブマウント 40の金属面 41と接合し、 図 2— 15に示す発光装置を完成させた。この際には、素子の意図しない短絡等は発 生しなかった。
[0618] (実施例 B— 2)
実施例 B—1において、バッファ層 22を成膜した後の薄膜結晶層の成膜を次のよう に行った以外は実施例 B—1を繰り返した。即ち、実施例 B— 1で、第 2のバッファ層 2 2bとして厚み 4 mのアンドープ GaNを 1040°Cで形成した後、さらに、第一導電型（ n型）第二クラッド層 24bとして Siドープ（Si濃度 5 X 1018cm_3)の GaN層を 厚 に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (Si濃度 8 X 1018cm_3) の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一クラッド層 24aとして Siドープ（Si濃度 5. 0 X 1018cm_3)の Al Ga N層を 0. 1 mの厚さで形成した
0. 10 0. 90
。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚さに成膜したアンド ープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜したアンドープ In Ga
0. 1
N層とを、量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜した
0. 9
。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに連
0. 10 0. 90
続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ (Mg濃度 5 X 1019cm" 3) GaNを 0. 07 /z mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26cとし て Mgドープ（Mg濃度 l X 102°cm_3) GaNを 0. 03 mの厚さに形成した。その後は 、実施例 B—1と同様にして、図 2— 15に示す発光装置を完成させた。この際には、 素子の意図しな!、短絡等は発生しな力つた。
[0619] 尚、実施例 B— 1、 2のプロセスでは、第一エッチング工程後に SiNマスクを除去し たが、 SiNマスクを除去せずに、第二エッチング工程後に除去してもよいし、さらに は第三エッチング工程後に除去することも好ま 、。
[0620] さらに、第三エッチング工程でのエッチングを、バッファ層の途中で止めることで、 図 2— 18および 20に示す発光装置を製作することができる（但し、絶縁膜は多層誘 電体膜)。また、その際に、予定した形状に適したフォトリソグラフィによって、適切な エッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図 2—17お よび図 2— 19に示す発光装置が得られる。
[0621] (実施例 B— 3)
図 2— 16に示した半導体発光装置を以下の手順で作製した。
[0622] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 20nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 3. 5 /z mのアンドープ GaN層を 1 040°Cで形成した。
[0623] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm" 3)の GaN層を 2 /z m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 2 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85 μ mの厚さで形成した。
[0624] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 3層で両側がノリア層となるように交互に成膜した。
[0625] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さに形成した。さらに
0. 15 0. 85
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaN層を 0. 05 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 2 6cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 02 mの厚さに形成した。
[0626] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0627] 薄膜結晶成長が終了したウェハーに対して p側電極 27を形成するために、フォトリ ソグラフィ一法を用いて P側電極をリフトオフ法でパターニングする準備をしてレジスト パターンを形成した。ここで p側電極として Pd (20nm厚） ZAu(1000nm厚）を真空 蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次い で、その後熱処理を実施して p側電極 27を完成させた。尚、ここまでの工程では、 p 側電極直下の P側電流注入領域には、プラズマプロセス等のダメージが入るようなェ 程はなかった。
[0628] 次 、で、発光ユニット間分離溝を形成する第二エッチング工程と、装置間分離溝を 形成する第三エッチング工程を同時に実施するために、真空蒸着法を用いて、 SrF
2 マスクをウェハー全面に形成した。次いで、発光ユニット間分離溝の形成領域と装置 間分離溝の形成領域にある SrF膜を除去し、薄膜結晶成長層の分離エッチングマ
2
スク、すなわち、第二エッチング工程と第三エッチング工程を同時に実施するための エッチングマスクを形成した。
[0629] 次いで、同時に実施する第二、第三エッチング工程として、発光ユニット間分離溝と 装置間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN 第二クラッド層 24b、アンドープ GaNバッファ層 22の一部までの薄膜結晶成長層を、 C1ガスを用いた ICPエッチングした。第二'第三同時エッチング工程中には、 SrFマ
2 2 スクはほとんどエッチングされな力つた。また、発光ユニット間分離溝 12は、マスクの 幅のとおり 6 μ mで形成できた。
[0630] 第二 ·第三エッチング工程を同時に実施し、発光ユニット間分離溝と装置間分離溝 を形成後は、不要となった SrFマスクを除去した。ここにおいても p側電極表面には
2
Auが露出して 、たためまったく変質しな力つた。
[0631] 次いで、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出 させる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した 。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ウェハ 一全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVDによ る SiNx成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソダフィー 工程を実施して SiN層をパターユングし、 SiNエッチングマスクを作製した。この際 には、 SiN膜の不要部分のエッチングは RIE法を用いて SFプラズマを用いて実施
6
し、後述する第一エッチング工程にお!、て薄膜結晶成長層のエッチングを行わな ヽ 部分は残し、かつ予定されている薄膜結晶成長層のエッチング部分に相当する部分 の SiN膜は除去した。
[0632] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層を露出させ、同時に複数の発光ポイントの形状を形成した。
[0633] ICPプラズマエッチング終了後は、 SiNマスクを SFガスを用いた RIE法によりすベ て除去した。ここにおいても p側電極表面には Auが露出していたため、このプロセス によってもまったく変質しな力つた。
[0634] 次いで、ウェハー全面に p— CVD法によって絶縁層 30として SiNを 125nm厚だ けウェハー全面に形成した。次いで、 Pd— Auからなる p側電極 27の上に p側電極露 出部分を形成し、 n側コンタクト層上には n側電流注入領域を形成し、さら〖こ、装置間 分離溝に存在する絶縁層の一部の除去を、同時に実施するために、フォトリソグラフ ィー技術を用いてレジストマスクを形成し、次いで SFガスの RIEプラズマを用いてレ
6
ジストマスクを形成しなカゝつた部分、すなわち、 p側電極露出部分の形成と、 n側コン タクト層 24c上の n側電流注入領域の形成と、さらに、装置間分離溝に存在する絶縁 層の一部の除去を実施した。ここでは、 p側電極の周辺は SiN絶縁層に覆われてい るようにした。また、 n側電流注入領域を除いて薄膜結晶成長層の側壁なども絶縁層 に覆われているようにした。さらに 1つの発光ユニット内においては、 n側電流注入領 域の数と面積とを、 p側電流注入領域の数と面積よりも少なぐかつ小さくなるように絶 縁層の除去を実施しした。また、例えば実施例 B— 1、 2で説明したように、予定した 形状に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ 、絶縁層のサイドエッチングを進めることで図 2— 18の形状（図 2— 16は、この形状を 示した。）の形成も、あるいは、予定した形状に適したフォトリソグラフィによって、適切 なエッチングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めないことで 図 2— 17の形状も可能である。
[0635] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、まったく変質しな力つた。
[0636] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここでは、発光 ユニット内の n側電極の数と面積とを p側電極の数と面積よりも少なぐかつ小さくなる ようにパターユングした。ここで n側電極として Ti (20nm厚） ZA1 ( 1500nm厚）を真 空蒸着法でウェハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除 去した。次いで、その後熱処理を実施して n側電極を完成させた。 n側電極は、その 面積が n側電流注入領域よりも大きぐかつ、 p側電極との重なりを有さないように形 成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮 した。 A1電極は、プラズマプロセス等により変質しやすぐかつ、フッ酸等によってもェ ツチングされるが、素子作製プロセスの最後に n側電極の形成を行ったことから、まつ たくダメージを受けな力つた。
[0637] 次いで、この素子を金属ハンダ 42を用いてサブマウント 40の金属面 41と接合し、 発光装置を完成させた。この際には、素子の意図しない短絡等は発生しな力つた。
[0638] (実施例 B— 4)
実施例 B— 3にお 、て、基板および薄膜結晶層の構成を次のように変更した以外 は、実施例 B— 3と同様にして発光装置を作製した。
[0639] まず、厚みが 300 /z mの c +面 GaN基板 21 (31濃度1 1017«11_ 3) )を用意し、こ の上に、まず MOCVD法を用いてバッファ層 22として厚み 6 μ mのアンドープ GaN を 1040°Cで形成した。
[0640] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 5 X 1018cm_ 3)の GaN層を 4 /z m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 7 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 10 0. 90
mの厚さで形成した。
[0641] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜した。
[0642] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに連
0. 10 0. 90
続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ (Mg濃度 5 X 1019cm" 3) GaNを 0. 05 /z mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26cとし て Mgドープ（Mg濃度 1 X 102°cm_3) GaNを 0. 02 mの厚さに形成した。
[0643] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。 [0644] この後は、実施例 B— 3と同様にして発光装置を完成した、この際には、素子の意 図しな 、短絡等は発生しな力つた。
[0645] 尚、実施例 B— 3、 4では、第二および第三エッチング工程を同時に行い、その後 第一エッチング工程を実施したが、第一エッチング工程を先に実施し、その後第二' 第三エッチング工程を同時に実施してもよい。その場合に、第一エッチング工程で使 用した SiNマスクを除去することなぐ第二'第三エッチング工程を実施することも好 ましい。
<パート Cに係る発明の実施例 >
(実施例 C 1)
図 3— 15に示した半導体発光装置を以下の手順で作製した。関連する工程図とし て、図 3— 4〜10を参照する。
[0646] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 10nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 4 μ mのアンドープ GaN層を 104 0°Cで形成した。
[0647] さらに、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm"3 )の GaN層を 2 μ m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (S i濃度 3 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一 クラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85
mの厚さで形成した。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚 さに成膜したアンドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜した アンドープ In Ga N層とを、量子井戸層が全部で 5層で両側がノリア層となるよう
0. 1 0. 9
に交互に成膜した。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド 層 26aとして Mgドープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さ
0. 15 0. 85
に形成した。さらに連続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ（ Mg濃度 5 X 1019cm_3) GaN層を 0. 07 mの厚さに形成した。最後に第二導電型（ p型）コンタクト層 26cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 03 m の厚さに形成した。 [0648] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0649] 薄膜結晶成長が終了したウェハーに対して p側電極を形成するために、フォトリソグ ラフィ一法を用いて p側電極 27をリフトオフ法でパターユングする準備をしてレジスト パターンを形成した。ここで p側電極として Ni (20nm厚） /Au (500nm厚）を真空蒸 着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで 、その後熱処理を実施して p側電極を完成させた。ここまでの工程で完成した構造は 、概ね図 3— 4に対応する。尚、ここまでの工程では、 p側電極直下の p側電流注入領 域には、プラズマプロセス等のダメージが入るような工程はなかった。
[0650] 次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施 した。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ゥ ェハー全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVD による SiN成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソグフィ 一工程を実施して SiNxマスクをパターユングし、 SiNxエッチングマスクを作製した。 この際には、 SiNx膜の不要部分のエッチングは RIE法を用いて SFプラズマを用い
6
て実施し、後述する第一エッチング工程において薄膜結晶層のエッチングを行わな い部分はマスクを残し、かつ予定されている薄膜結晶層のエッチング部分に相当す る部分の SiN膜を除去した。
[0651] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n—AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層 24cを露出させた。
[0652] ICPプラズマエッチング終了後は、 SiNマスクをバッファフッ酸を用いてすべて除 去した。ここにおいても p側電極表面には Auが露出していたため、 p— CVDによる Si
N成膜プロセスによっても、 p側電極はまったく変質しなかった。ここまでの工程で完 成した構造は、概ね図 3— 5に対応する。
[0653] 次いで、各発光装置内にある発光ユニット間分離溝 12を形成する第二エッチング 工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に形成し
2
た。次いで、発光ユニット間分離溝を形成する領域の SrF膜を除去し、薄膜結晶層
2
の発光ユニット間分離溝形成用マスク、すなわち、第二エッチング工程用 SrFマスク
2 を形成した。
[0654] 次いで、第二エッチング工程として、発光ユニット間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノリア層力もなる活性層構造 25、n— AlGaN第一クラッド 層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッ ファ層 22の一部までの薄膜結晶層を、 C1ガスを用いた ICPエッチングした。この第
2
二エッチング工程中には、 SrFマスクはほとんどエッチングされなかった。発光ュニ
2
ット間分離溝 12の幅は、マスクの幅どおり、 10 mで形成できた。
[0655] 第二エッチング工程によって発光ユニット間分離溝 12を形成後は、不要となった Sr Fマスクを除去した。ここにおいても p側電極表面には Auが露出していたため、まつ
2
たく変質しなかった。ここまでの工程で完成した構造は、概ね図 3— 6に対応する。
[0656] 次いで、各々の化合物半導体発光装置間の装置間分離溝 13を形成する第三エツ チング工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に
2
形成した。次いで、装置間分離溝を形成する領域部分の SrF膜を除去し、薄膜結晶
2
層の装置間分離溝形成用マスク、すなわち、第三エッチング工程用 SrFマスク
2 を形 成した。
[0657] 次いで、第三エッチング工程として、装置間分離溝に相当する部分の、 p— GaNコ ンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN 量子井戸層と GaNノリア層力もなる活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッファ層 2 2 (22a, 22b)と薄膜結晶層のすべてを、 C1ガスを用いた ICPエッチングした。当該
2
第三エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。このェ
2
程により、幅 50 mの装置間分離溝を形成した。
[0658] 第三エッチング工程によって装置間分離溝 13を形成後は、不要となった SrFマス
2 クを除去した。ここにおいても p側電極 27表面には Auが露出していたため、まったく 変質しな力つた。ここまでの工程で完成した構造は、概ね図 3— 7に対応する。
[0659] 次いで、ウェハー全面に p— CVD法によって SiOと SiNをこの順に形成し、誘電 体多層膜とした。この際には、 SiNと SiOはそれぞれ素子の発光波長に対して光学 波長として 1Z4となるような厚みで 1層ずつ形成し、発光波長に対して比較的高い反 射率を有するようにした。ここまでの工程で完成した構造は、概ね図 3— 8に対応する
[0660] 次 、で、 Ni—Au力もなる p側電極 27上への p側電極露出部分の形成、 n側コンタク ト層 24c上への n側電流注入領域（36)の形成、装置間分離溝内のアンドープバッフ ァ層の側壁の一部に残存する絶縁層の除去を、同時に実施するために、フォトリソグ ラフィー技術を用いてレジストマスクを形成した。次 、でフッ酸系のエツチャントでレジ ストマスクを形成しなカゝつた誘電体多層膜 (絶縁層）を除去した。さらに、フッ酸による サイドエッチングの効果によって、アンドープバッファ層の側壁の一部の誘電体多層 膜 (絶縁層）も除去した。ここでは、 p側電極 27の周辺は SiOと SiNからなる絶縁層 に 150 m覆われて!/、るようにした。
[0661] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 p— CVDによる SiN成膜プロセスによってもまったく変質しなかった。ここま での工程で完成した構造は、概ね図 3— 9に対応する。
[0662] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti20nmZA1300nmを真空蒸着法でウェハー全面に形成し、アセトン中で不 要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n側電極を 完成させた。 n側電極は、その面積が n側電流注入領域よりも大きくなるように、絶縁 層にその周辺が 30 mほど接するようにし、かつ、 p側電極 27との重なりを有さない ように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等 にも配慮した。尚、別の製作例では、 10 mほど接するようにして作製し、この実施 例と同等の性能の発光素子が得られた。 A1電極は、プラズマプロセス等により変質し やすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの最後に n 側電極の形成を行ったことから、まったくダメージを受けなカゝつた。ここまでの工程で 完成した構造は、概ね図 3— 10に対応する。
[0663] 次 ヽで、基板剥離を実施する前準備として、支持体 40として、表面に NiZPtZAu の積層構造の金属配線 (金属層 41)が形成された Si基板を用意した。この支持体に 、発光装置が作りこまれたウェハー (基板 21上の薄膜結晶成長層、電極、絶縁層等) 全体を、 AuSnノヽンダを用いて接合した。接合時には、支持体 40と発光装置が形成 されたウェハーを 300°Cに加熱しして p側電極と n側電極力 それぞれ設計された支 持体上の金属配線に AuSnノ、ンダで融着されるようにした。この際に、素子の意図し な 、短絡等は発生しな力つた。
[0664] 次に、基板剥離を実施するために、エキシマレーザ（248nm)を、薄膜結晶成長を 実施していない基板 21面から照射し、基板を剥離した（レーザディボンディング)。こ の後に、 GaNバッファ層の一部が窒素と金属 Gaに分解されることで発生した Ga金属 をウエットエッチングによって除去した。
[0665] 次いで、支持体 40に金属ハンダ 42で融着されている極薄膜の発光素子のバッファ 層側に、アルミナ力もなる低反射光学膜 45をスパッタ法によって形成した。この際に は、アルミナは素子の発光波長に対して低反射コーティングとなるように、光学膜厚と して発光波長の 1Z4を成膜した。
[0666] 最後に、 1つ 1つの発光装置を分割するために、ダイシングソーを用いて、支持体 内の素子分離領域部分をカットした。ここで、支持体内素子分離領域には、金属配 線等が存在しな力つたことから意図しな 、配線の剥離等は発生しな力つた。このよう にして、図 3— 11に示す集積型の化合物半導体発光素子を完成させた。
[0667] (実施例 C 2)
実施例 C—1において、バッファ層 22を成膜した後の薄膜結晶層の成膜を次のよう に行った以外は実施例 C—1を繰り返した。即ち、実施例 C— 1で、第 2のバッファ層 2 2bとして厚み 4 mのアンドープ GaNを 1040°Cで形成した後、さらに、第一導電型（ n型）第二クラッド層 24bとして Siドープ（Si濃度 5 X 1018cm_3)の GaN層を 4 mi? に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (Si濃度 8 X 1018cm_3) の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一クラッド層 24aとして Siドープ（Si濃度 5. 0 X 10 cm )の Al Ga N層を 0. 1 mの厚さで形成した
0. 10 0. 90
。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚さに成膜したアンド ープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜したアンドープ In Ga
0. 1
N層とを、量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜した
0. 9
。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに連
0. 10 0. 90
続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ (Mg濃度 5 X 1019cm" 3) GaNを 0. 07 /z mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26cとし て Mgドープ（Mg濃度 l X 102°cm_3) GaNを 0. 03 mの厚さに形成した。その後は 、実施例 C—1と同様にして、図 3— 11に示す発光装置を完成させた。この際には、 素子の意図しな!、短絡等は発生しな力つた。
[0668] 尚、実施例 C— 1、 2のプロセスでは、第一エッチング工程後に SiNマスクを除去し たが、 SiNマスクを除去せずに、第二エッチング工程後に除去してもよいし、さらに は第三エッチング工程後に除去することも好ま 、。
[0669] さらに、第三エッチング工程でのエッチングを、バッファ層の途中で止めることで、 図 3— 14、図 3— 16に示す発光装置を製作することができる (但し、絶縁膜は多層誘 電体膜)。また、その際に、予定した形状に適したフォトリソグラフィによって、適切な エッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図 3— 13、 図 3— 15に示す発光装置が得られる。
[0670] (実施例 C 3)
図 3— 12に示す半導体発光装置を以下の手順で作製した。
[0671] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 10nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 3. 5 /z mのアンドープ GaN層を 1 040°Cで形成した。
[0672] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm" 3)の GaN層を 2 m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 2 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 1. 5 X 10 cm )の Al Ga N層を 0. 1
0. 15 0. 85 μ mの厚さで形成した。
[0673] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 3層で両側がノリア層となるように交互に成膜した。
[0674] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さに形成した。さらに
0. 15 0. 85
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaN層を 0. 05 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 2 6cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 02 mの厚さに形成した。
[0675] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0676] 薄膜結晶成長が終了したウェハーに対して p側電極 27を形成するために、フォトリ ソグラフィ一法を用いて P側電極をリフトオフ法でパターニングする準備をしてレジスト パターンを形成した。ここで p側電極として Pd (20nm厚） ZAu(1000nm厚）を真空 蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次い で、その後熱処理を実施して p側電極 27を完成させた。尚、ここまでの工程では、 p 側電極直下の P側電流注入領域には、プラズマプロセス等のダメージが入るようなェ 程はなかった。
[0677] 次 、で、発光ユニット間分離溝を形成する第二エッチング工程と、装置間分離溝を 形成する第三エッチング工程を同時に実施するために、真空蒸着法を用いて、 SrF
2 マスクをウェハー全面に形成した。次いで、発光ユニット間分離溝の形成領域と装置 間分離溝の形成領域にある SrF膜を除去し、薄膜結晶層の分離エッチングマスク、
2
すなわち、第二エッチング工程と第三エッチング工程を同時に実施するためのエッチ ングマスクを形成した。
[0678] 次いで、同時に実施する第二、第三エッチング工程として、発光ユニット間分離溝と 装置間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノリア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN 第二クラッド層 24b、アンドープ GaNバッファ層 22の一部までの薄膜結晶層を、 C1
2 ガスを用いた ICPエッチングした。第二'第三同時エッチング工程中には、 SrFマス
2 クはほとんどエッチングされな力つた。また、発光ユニット間分離溝 12は、マスクの幅 のとおり 6 mで形成できた。
[0679] 第二'第三エッチング工程を同時に実施し、発光ユニット間分離溝と装置間分離溝 を形成後は、不要となった SrFマスクを除去した。ここにおいても p側電極表面には
2
Auが露出して 、たためまったく変質しな力つた。
[0680] 次に、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出さ せる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。 ここでは、真空蒸着法を用いて SrFをウェハー全面に製膜した。次に再度フォトリソ
2
ダフィー工程を実施して SrFマスクをパターユングし、第一エッチング用のマスクを
2
作製した。
[0681] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層を露出させた。
[0682] ICPプラズマエッチング終了後は、 SrFマスクをすベて除去した。ここにおいても p
2
側電極表面には Auが露出していたため、これらのプロセスによってもまったく変質し なかった。
[0683] 次いで、ウェハー全面に p— CVD法によって絶縁層 30として SiNを 125nm厚だ けウェハー全面に形成した。次いで、 Pd— Auからなる p側電極 27の上に p側電極露 出部分を形成し、 n側コンタクト層上には n側電流注入領域を形成し、さら〖こ、装置間 分離溝に存在する絶縁層の一部の除去を、同時に実施するために、フォトリソグラフ ィー技術を用いてレジストマスクを形成し、次いで SFガスの RIEプラズマを用いてレ
6
ジストマスクを形成しなカゝつた部分、すなわち、 p側電極露出部分の形成と、 n側コン タクト層 24c上の n側電流注入領域の形成と、さらに、装置間分離溝に存在する絶縁 層の一部の除去を実施した。ここでは、 p側電極の周辺は SiNx絶縁層に覆われてい るようにした。また、 n側電流注入領域を除いて薄膜結晶層の側壁なども絶縁層に覆 われているようにした。また、例えば実施例 C 1、 2で説明したように、予定した形状 に適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、絶 縁層のサイドエッチングを進めることで図 3— 14の形状（図 3— 12は、この形状を示し た。）の形成も、あるいは、予定した形状に適したフォトリソグラフィによって、適切なェ ツチングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めないことで図 3 13の形状も可能である。
[0684] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 pまったく変質しな力つた。
[0685] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti(20nm厚） ZAl(1500nm厚）を真空蒸着法でウェハー全面に形成し、ァセ トン中で不要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n側電極を完成させた。 n側電極は、その面積が n側電流注入領域よりも大きぐかつ 、 p側電極との重なりを有さないように形成し、金属ハンダによるフリップチップボンデ イングが容易で、かつ放熱性等にも配慮した。 A1電極は、プラズマプロセス等により 変質しやすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの最 後に n側電極の形成を行ったことから、まったくダメージを受けなカゝつた。
[0686] 次 ヽで、基板剥離を実施する前準備として、支持体 40として、表面に TiZPtZAu の積層構造の金属配線 (金属層 41)が形成された A1N基板を用意した。この支持体 に、発光装置が作りこまれたウェハー (基板 21上の薄膜結晶成長層、電極、絶縁層 等)全体を、 AuSnノヽンダを用いて接合した。接合時には、支持体 40と発光装置が 形成されたウェハーを 300°Cに加熱しして p側電極と n側電極が、それぞれ設計され た支持体上の金属配線に AuSnノヽンダで融着されるようにした。この際に、この際に は、素子の意図しない短絡等は発生しな力つた。
[0687] 次に、基板剥離を実施するために、エキシマレーザ（248nm)を、薄膜結晶成長を 実施していない基板 21面から照射し、基板を剥離した（レーザディボンディング)。こ の後に、 GaNバッファ層の一部が窒素と金属 Gaに分解されることで発生した Ga金属 をウエットエッチングによって除去した。
[0688] 最後に、 1つ 1つの発光装置を分割するために、ダイシングソーを用いて、支持体 内の素子分離領域部分を、装置間分離溝底部のバッファ層と共にカットした。ここで 、支持体内素子分離領域には、金属配線等が存在しな力つたことから意図しない配 線の剥離等は発生しな力つた。このようにして、図 3— 11に示す集積型の化合物半 導体発光素子を完成させた。
くパート Dに係る発明の実施例〉
(実施例 D - 1)
図 4— 15に示した半導体発光装置を以下の手順で作製した。関連する工程図とし て、図 4 4〜10を参照する。
[0689] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み lOnmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 4 μ mのアンドープ GaN層を 104 0°Cで形成した。
[0690] さらに、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm"3 )の GaN層を 2 μ m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (S i濃度 3 X 1018cm_3)の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一 クラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85
mの厚さで形成した。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚 さに成膜したアンドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜した アンドープ In Ga N層とを、量子井戸層が全部で 5層で両側がノリア層となるよう
0. 1 0. 9
に交互に成膜した。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド 層 26aとして Mgドープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さ
0. 15 0. 85
に形成した。さらに連続して、第二導電型 (p型)第二クラッド層 26bとして Mgドープ（ Mg濃度 5 X 1019cm_3) GaN層を 0. 07 mの厚さに形成した。最後に第二導電型（ p型）コンタクト層 26cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 03 m の厚さに形成した。
[0691] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0692] 薄膜結晶成長が終了したウェハーに対して p側電極を形成するために、フォトリソグ ラフィ一法を用いて p側電極 27をリフトオフ法でパターユングする準備をしてレジスト パターンを形成した。ここで p側電極として Ni (20nm厚） /Au (500nm厚）を真空蒸 着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次いで 、その後熱処理を実施して p側電極を完成させた。ここまでの工程で完成した構造は 、概ね図 4 4に対応する。尚、ここまでの工程では、 p側電極直下の p側電流注入領 域には、プラズマプロセス等のダメージが入るような工程はなかった。
[0693] 次いで、第一エッチング工程を実施するために、エッチング用マスクの形成を実施 した。ここでは、 p— CVD法を用いて 0. 4 m厚みの SiNを基板温度 400°Cで、ゥ ェハー全面に成膜した。ここで p側電極表面には Auが露出していたため、 p— CVD による SiN成膜プロセスによってもまったく変質しな力つた。次に再度フォトリソグフィ 一工程を実施して SiNxマスクをパターユングし、 SiNxエッチングマスクを作製した。 この際には、 SiNx膜の不要部分のエッチングは RIE法を用いて SFプラズマを用い
6
て実施し、後述する第一エッチング工程において薄膜結晶層のエッチングを行わな い部分はマスクを残し、かつ予定されている薄膜結晶層のエッチング部分に相当す る部分の SiN膜を除去した。
[0694] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n—AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層 24cを露出させ、同時に複数の発光ポイントの形状を形成した。
[0695] ICPプラズマエッチング終了後は、 SiNマスクをバッファフッ酸を用いてすべて除 去した。ここにおいても p側電極表面には Auが露出していたため、 p— CVDによる Si N成膜プロセスによっても、 p側電極はまったく変質しなかった。ここまでの工程で完 成した構造は、概ね図 4 5に対応する。 [0696] 次いで、各発光装置内にある発光ユニット間分離溝 12を形成する第二エッチング 工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に形成し
2
た。次いで、発光ユニット間分離溝を形成する領域の SrF膜を除去し、薄膜結晶層
2
の発光ユニット間分離溝形成用マスク、すなわち、第二エッチング工程用 SrFマスク
2 を形成した。
[0697] 次いで、第二エッチング工程として、発光ユニット間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノリア層力もなる活性層構造 25、n— AlGaN第一クラッド 層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッ ファ層 22の一部までの薄膜結晶層を、 C1ガスを用いた ICPエッチングした。この第
2
二エッチング工程中には、 SrFマスクはほとんどエッチングされなかった。発光ュニ
2
ット間分離溝 12の幅は、マスクの幅どおり、 10 mで形成できた。
[0698] 第二エッチング工程によって発光ユニット間分離溝 12を形成後は、不要となった Sr Fマスクを除去した。ここにおいても p側電極表面には Auが露出していたため、まつ
2
たく変質しなかった。ここまでの工程で完成した構造は、概ね図 4— 6に対応する。
[0699] 次いで、各々の化合物半導体発光装置間の装置間分離溝 13を形成する第三エツ チング工程を実施するために、真空蒸着法を用いて、 SrFマスクをウェハー全面に
2
形成した。次いで、装置間分離溝を形成する領域部分の SrF膜を除去し、薄膜結晶
2
層の装置間分離溝形成用マスク、すなわち、第三エッチング工程用 SrFマスク
2 を形 成した。
[0700] 次いで、第三エッチング工程として、装置間分離溝に相当する部分の、 p— GaNコ ンタクト層 26c、 p— GaN第二クラッド層 26b、 p— AlGaN第一クラッド層 26a、 InGaN 量子井戸層と GaNノリア層力もなる活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN第二クラッド層 24b、アンドープ GaNバッファ層 2 2 (22a, 22b)と薄膜結晶層のすべてを、 C1ガスを用いた ICPエッチングした。当該
2
第三エッチング工程中には、 SrFマスクはほとんどエッチングされな力つた。このェ
2
程により、幅 50 mの装置間分離溝を形成した。
[0701] 第三エッチング工程によって装置間分離溝 13を形成後は、不要となった SrFマス クを除去した。ここにおいても p側電極 27表面には Auが露出していたため、まったく 変質しなカゝつた。ここまでの工程で完成した構造は、概ね図 4— 7に対応する。
[0702] 次いで、ウェハー全面に p— CVD法によって SiOと SiNをこの順に形成し、誘電 体多層膜とした。この際には、 SiNと SiOはそれぞれ素子の発光波長に対して光学 波長として 1Z4となるような厚みで 1層ずつ形成し、発光波長に対して比較的高い反 射率を有するようにした。ここまでの工程で完成した構造は、概ね図 4— 8に対応する
[0703] 次 、で、 Ni—Au力もなる p側電極 27上への p側電極露出部分の形成、 n側コンタク ト層 24c上への n側電流注入領域（36)の形成、装置間分離溝内のアンドープバッフ ァ層の側壁の一部に残存する絶縁層の除去を、同時に実施するために、フォトリソグ ラフィー技術を用いてレジストマスクを形成した。次 、でフッ酸系のエツチャントでレジ ストマスクを形成しなカゝつた誘電体多層膜 (絶縁層）を除去した。さらに、フッ酸による サイドエッチングの効果によって、アンドープバッファ層の側壁の一部の誘電体多層 膜 (絶縁層）も除去した。ここでは、 p側電極 27の周辺は SiOと SiNからなる絶縁層 に 150 m覆われて!/、るようにした。
[0704] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 p— CVDによる SiN成膜プロセスによってもまったく変質しなかった。ここま での工程で完成した構造は、概ね図 4 9に対応する。
[0705] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここで n側電極 として Ti20nmZA1300nmを真空蒸着法でウェハー全面に形成し、アセトン中で不 要部分をリフトオフ法によって除去した。次いで、その後熱処理を実施して n側電極を 完成させた。 n側電極は、その面積が n側電流注入領域よりも大きくなるように、絶縁 層にその周辺が 30 mほど接するようにし、かつ、 p側電極 27との重なりを有さない ように形成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等 にも配慮した。尚、別の製作例では、 10 mほど接するようにして作製し、この実施 例と同等の性能の発光素子が得られた。 A1電極は、プラズマプロセス等により変質し やすぐかつ、フッ酸等によってもエッチングされる力 素子作製プロセスの最後に n 側電極の形成を行ったことから、まったくダメージを受けなカゝつた。ここまでの工程で 完成した構造は、概ね図 4 10に対応する。
[0706] 次 ヽで、基板剥離を実施する前準備として、支持体 40として、表面に NiZPtZAu の積層構造の金属配線 (金属層 41)が形成された Si基板を用意した。この支持体に 、発光装置が作りこまれたウェハー (基板 21上の薄膜結晶成長層、電極、絶縁層等) 全体を、 AuSnノヽンダを用いて接合した。接合時には、支持体 40と発光装置が形成 されたウェハーを 300°Cに加熱しして p側電極と n側電極力 それぞれ設計された支 持体上の金属配線に AuSnノ、ンダで融着されるようにした。この際に、素子の意図し な 、短絡等は発生しな力つた。
[0707] 次に、基板剥離を実施するために、エキシマレーザ（248nm)を、薄膜結晶成長を 実施していない基板 21面から照射し、基板を剥離した（レーザディボンディング)。こ の後に、 GaNバッファ層の一部が窒素と金属 Gaに分解されることで発生した Ga金属 をウエットエッチングによって除去した。
[0708] 次いで、支持体 40に金属ハンダ 42で融着されている極薄膜の発光素子のバッファ 層側に、アルミナ力もなる低反射光学膜 45をスパッタ法によって形成した。この際に は、アルミナは素子の発光波長に対して低反射コーティングとなるように、光学膜厚と して発光波長の 1Z4を成膜した。
[0709] 最後に、 1つ 1つの発光装置を分割するために、ダイシングソーを用いて、支持体 内の素子分離領域部分をカットした。ここで、支持体内素子分離領域には、金属配 線等が存在しな力つたことから意図しな 、配線の剥離等は発生しな力つた。このよう にして、図 4 11に示す集積型の化合物半導体発光素子を完成させた。
[0710] (実施例 D— 2)
実施例 D—1において、バッファ層 22を成膜した後の薄膜結晶層の成膜を次のよう に行った以外は実施例 D—1を繰り返した。即ち、実施例 D— 1で、第 2のバッファ層 22bとして厚み 4 /z mのアンドープ GaNを 1040°Cで形成した後、さらに、第一導電 型 (n型）第二クラッド層 24bとして Siドープ（Si濃度 5 X 1018cm"3)の GaN層を 4 μ m 厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ (Si濃度 8 X 1018cm_ の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第一クラッド層 24aとし て Siドープ（Si濃度 5. 0 X 1018cm"3)の Al Ga N層を 0. 1 μ mの厚さで形成し
0. 10 0. 90
た。さらに活性層構造 25として、ノリア層として 850°Cで 13nmの厚さに成膜したアン ドープ GaN層と、量子井戸層として 720°Cで 2nmの厚さに成膜したアンドープ In
0. 1
Ga N層とを、量子井戸層が全部で 8層で両側がノリア層となるように交互に成膜し
0. 9
た。さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mg ドープ（Mg濃度 5 X 1019cm_3)Al Ga Nを 0. 1 mの厚さに形成した。さらに
0. 10 0. 90
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaNを 0. 07 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 26c として Mgドープ（Mg濃度 l X 102°cm_3) GaNを 0. 03 mの厚さに形成した。その 後は、実施例 D—1と同様にして、図 4— 11に示す発光装置を完成させた。この際に は、素子の意図しない短絡等は発生しな力つた。
[0711] 尚、実施例 D— 1、 2のプロセスでは、第一エッチング工程後に SiNマスクを除去し たが、 SiNマスクを除去せずに、第二エッチング工程後に除去してもよいし、さらに は第三エッチング工程後に除去することも好ま 、。
[0712] さらに、第三エッチング工程でのエッチングを、バッファ層の途中で止めることで、 図 4 14、図 4— 16に示す発光装置を製作することができる (但し、絶縁膜は多層誘 電体膜)。また、その際に、予定した形状に適したフォトリソグラフィによって、適切な エッチングマスク形状を準備し、かつ、サイドエッチングを行わなければ、図 4—13、 図 4 15に示す発光装置が得られる。
[0713] (実施例 D— 3)
図 4 12に示す半導体発光装置を以下の手順で作製した。
[0714] 厚みが 430 μ mの c +面サファイア基板 21を用意し、この上に、まず MOCVD法を 用いて、第 1のバッファ層 22aとして厚み 10nmの低温成長したアンドープの GaN層 を形成し、この後に第 2のバッファ層 22bとして厚み 3. 5 /z mのアンドープ GaN層を 1 040°Cで形成した。
[0715] 次いで、第一導電型 (n型)第二クラッド層 24bとして Siドープ (Si濃度 1 X 1018cm" 3)の GaN層を 2 m厚に形成し、第一導電型 (n型)コンタクト層 24cとして Siドープ（ Si濃度 2 X 10 cm の GaN層を 0. 5 m厚に形成し、さらに第一導電型 (n型)第 ークラッド層 24aとして Siドープ（Si濃度 1. 5 X 1018cm_3)の Al Ga N層を 0. 1
0. 15 0. 85 μ mの厚さで形成した。
[0716] さらに活性層構造 25として、ノリア層として 850°Cで 13nmに成膜したアンドープ G aN層と、量子井戸層として 715°Cで 2nmに成膜したアンドープ In Ga N層を、
0. 13 0. 87 量子井戸層が全部で 3層で両側がノリア層となるように交互に成膜した。
[0717] さらに成長温度を 1025°Cにして、第二導電型 (p型)第一クラッド層 26aとして Mgド ープ（Mg濃度 5 X 1019cm_3)Al Ga N層を 0. 1 mの厚さに形成した。さらに
0. 15 0. 85
連続して、第二導電型 (P型)第二クラッド層26 bとして Mgドープ (Mg濃度 5 X 1019c m_3) GaN層を 0. 05 mの厚さに形成した。最後に第二導電型 (p型)コンタクト層 2 6cとして Mgドープ（Mg濃度 1 X 102°cm_3) GaN層を 0. 02 mの厚さに形成した。
[0718] この後に MOCVD成長炉の中で徐々に温度を下げて、ウェハーを取り出し、薄膜 結晶成長を終了した。
[0719] 薄膜結晶成長が終了したウェハーに対して p側電極 27を形成するために、フォトリ ソグラフィ一法を用いて P側電極をリフトオフ法でパターニングする準備をしてレジスト パターンを形成した。ここで p側電極として Pd (20nm厚） ZAu(1000nm厚）を真空 蒸着法によって形成し、アセトン中で不要部分をリフトオフ法によって除去した。次い で、その後熱処理を実施して p側電極 27を完成させた。尚、ここまでの工程では、 p 側電極直下の P側電流注入領域には、プラズマプロセス等のダメージが入るようなェ 程はなかった。
[0720] 次 、で、発光ユニット間分離溝を形成する第二エッチング工程と、装置間分離溝を 形成する第三エッチング工程を同時に実施するために、真空蒸着法を用いて、 SrF
2 マスクをウェハー全面に形成した。次いで、発光ユニット間分離溝の形成領域と装置 間分離溝の形成領域にある SrF膜を除去し、薄膜結晶層の分離エッチングマスク、
2
すなわち、第二エッチング工程と第三エッチング工程を同時に実施するためのエッチ ングマスクを形成した。
[0721] 次いで、同時に実施する第二、第三エッチング工程として、発光ユニット間分離溝と 装置間分離溝に相当する部分の、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24a、 n— GaNコンタクト層 24c、 n— GaN 第二クラッド層 24b、アンドープ GaNバッファ層 22の一部までの薄膜結晶層を、 C1
2 ガスを用いた ICPエッチングした。第二'第三同時エッチング工程中には、 SrFマス
2 クはほとんどエッチングされな力つた。また、発光ユニット間分離溝 12は、マスクの幅 のとおり 6 mで形成できた。
[0722] 第二 ·第三エッチング工程を同時に実施し、発光ユニット間分離溝と装置間分離溝 を形成後は、不要となった SrFマスクを除去した。ここにおいても p側電極表面には
2
Auが露出して 、たためまったく変質しな力つた。
[0723] 次に、第一導電型側電極を形成する前準備として第一導電型コンタクト層を露出さ せる第一エッチング工程を実施するために、エッチング用マスクの形成を実施した。 ここでは、真空蒸着法を用いて SrFをウェハー全面に製膜した。次に再度フォトリソ
2
ダフィー工程を実施して SrFマスクをパターユングし、第一エッチング用のマスクを
2
作製した。
[0724] 次いで第一エッチング工程として、 p— GaNコンタクト層 26c、 p— GaN第二クラッド 層 26b、 p— AlGaN第一クラッド層 26a、 InGaN量子井戸層と GaNノ リア層力らなる 活性層構造 25、 n— AlGaN第一クラッド層 24aを経て n— GaNコンタクト層 24cの途 中まで、 C1ガスを用いた ICPプラズマエッチングを実施し、 n型キャリアの注入部分と
2
なる n型コンタクト層を露出させ、同時に複数の発光ポイントの形状を形成した。
[0725] ICPプラズマエッチング終了後は、 SrFマスクをすベて除去した。ここにおいても p
2
側電極表面には Auが露出していたため、これらのプロセスによってもまったく変質し なかった。
[0726] 次いで、ウェハー全面に p— CVD法によって絶縁層 30として SiNを 125nm厚だ けウェハー全面に形成した。次いで、 Pd— Auからなる p側電極 27の上に p側電極露 出部分を形成し、 n側コンタクト層上には n側電流注入領域を形成し、さら〖こ、装置間 分離溝に存在する絶縁層の一部の除去を、同時に実施するために、フォトリソグラフ ィー技術を用いてレジストマスクを形成し、次いで SFガスの RIEプラズマを用いてレ
6
ジストマスクを形成しなカゝつた部分、すなわち、 p側電極露出部分の形成と、 n側コン タクト層 24c上の n側電流注入領域の形成と、さらに、装置間分離溝に存在する絶縁 層の一部の除去を実施した。ここでは、 p側電極の周辺は SiN絶縁層に覆われてい るようにした。また、 n側電流注入領域を除いて薄膜結晶層の側壁なども絶縁層に覆 われているようにした。さらに 1つの発光ユニット内においては、 n側電流注入領域の 数と面積とを、 p側電流注入領域の数と面積よりも少なぐかつ小さくなるように絶縁層 の除去を実施した。また、例えば実施例 D— 1、 2で説明したように、予定した形状に 適したフォトリソグラフィによって、適切なエッチングマスク形状を準備し、かつ、絶縁 層のサイドエッチングを進めることで図 4— 14の形状（図 4— 12は、この形状を示した 。）の形成も、あるいは、予定した形状に適したフォトリソグラフィによって、適切なエツ チングマスク形状を準備し、かつ、絶縁層のサイドエッチングを進めないことで図 4 13の形状も可能である。
[0727] この後に、不要となったレジストマスクは、アセトンで除去し、かつ、 RIE法による酸 素プラズマでアツシングし除去した。この際にも、 p側電極表面には Auが露出してい たため、 pまったく変質しな力つた。
[0728] 次 、で、 n側電極 28を形成するために、フォトリソグラフィ一法を用いて n側電極をリ フトオフ法でパターユングする準備をしてレジストパターンを形成した。ここでは、発光 ユニット内の n側電極の数と面積とを p側電極の数と面積よりも少なぐかつ小さくなる ようにパターユングした。ここで n側電極として Ti (20nm厚） ZA1 ( 1500nm厚）を真 空蒸着法でウェハー全面に形成し、アセトン中で不要部分をリフトオフ法によって除 去した。次いで、その後熱処理を実施して n側電極を完成させた。 n側電極は、その 面積が n側電流注入領域よりも大きぐかつ、 p側電極との重なりを有さないように形 成し、金属ハンダによるフリップチップボンディングが容易で、かつ放熱性等にも配慮 した。 A1電極は、プラズマプロセス等により変質しやすぐかつ、フッ酸等によってもェ ツチングされるが、素子作製プロセスの最後に n側電極の形成を行ったことから、まつ たくダメージを受けな力つた。
[0729] 次 ヽで、基板剥離を実施する前準備として、支持体 40として、表面に TiZPtZAu の積層構造の金属配線 (金属層 41)が形成された A1N基板を用意した。この支持体 に、発光装置が作りこまれたウェハー (基板 21上の薄膜結晶成長層、電極、絶縁層 等)全体を、 AuSnノヽンダを用いて接合した。接合時には、支持体 40と発光装置が 形成されたウェハーを 300°Cに加熱しして p側電極と n側電極が、それぞれ設計され た支持体上の金属配線に AuSnノヽンダで融着されるようにした。この際に、この際に は、素子の意図しない短絡等は発生しな力つた。
[0730] 次に、基板剥離を実施するために、エキシマレーザ（248nm)を、薄膜結晶成長を 実施していない基板 21面から照射し、基板を剥離した（レーザディボンディング)。こ の後に、 GaNバッファ層の一部が窒素と金属 Gaに分解されることで発生した Ga金属 をウエットエッチングによって除去した。
[0731] 最後に、 1つ 1つの発光装置を分割するために、ダイシングソーを用いて、支持体 内の素子分離領域部分を、装置間分離溝底部のバッファ層と共にカットした。ここで 、支持体内素子分離領域には、金属配線等が存在しな力つたことから意図しない配 線の剥離等は発生しな力つた。このようにして、図 4—11に示す集積型の化合物半 導体発光素子を完成させた。
産業上の利用可能性
[0732] 本発明の発光装置は、大面積の面光源的発光が可能な半導体発光装置として有 用である。

Claims

請求の範囲
[1] 発光波長に対して透明な基板と、この基板上に形成された複数の発光ユニットを有 する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、
主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されていること
を特徴とする集積型化合物半導体発光装置。
[2] 前記バッファ層が、薄膜結晶成長により形成された層であることを特徴とする請求 項 1記載の発光装置。
[3] 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比抵抗 力 0. 5 ( Ω 'cm)以上であることを特徴とする請求項 1または 2記載の発光装置。
[4] 前記バッファ層全体の比抵抗力、 0. 5 ( Ω 'cm)以上であることを特徴とする請求項 1〜3の 、ずれかに記載の発光装置。
[5] 前記バッファ層が複数の層の積層構造であることを特徴とする請求項 1〜4のいず れかに記載の発光装置。
[6] 前記発光ユニット間分離溝の幅力 2〜300 111の範囲でぁる請求項1〜5のぃず れかに記載の発光装置。
[7] 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクライブ 領域力も分割されたものであって、この装置間分離溝が、前記バッファ層の途中まで 形成されたことを特徴とする請求項 1〜6のいずれかに記載の発光装置。 [8] 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクライブ 領域カゝら分割されたものであって、この装置間分離溝が、前記基板まで達して形成さ れたことを特徴とする請求項 1〜6のいずれかに記載の発光装置。
[9] 前記発光装置は、複数の発光装置の間に設けられた装置間分離溝内のスクライブ 領域力も分割されたものであって、この装置間分離溝が、前記基板の一部を除去し て形成されたことを特徴とする請求項 1〜6のいずれかに記載の発光装置。
[10] 前記発光ユニット間分離溝内の底面および側面の全面を被覆し、前記発光装置の 側面に露出した層のうち、少なくとも前記第一導電型半導体層、活性層構造および 第二導電型半導体層の側面を被覆し、前記第一導電型側電極の主たる光取り出し 方向側の一部に接し、前記第二導電型側電極の主たる光取り出し方向と反対側の 一部を覆っている絶縁層を有することを特徴とする請求項 1〜9のいずれかに記載の 発光装置。
[11] 前記絶縁層が、前記装置間分離溝の側面に露出した層のすべてを被覆しているこ とを特徴とする請求項 10記載の発光装置。
[12] 前記スクライブ領域として、前記装置間分離溝内の溝底面に、前記絶縁層で覆わ れて 、な 、領域が設けられて 、る請求項 11記載の発光装置。
[13] 前記絶縁層が、前記装置間分離溝内の前記溝底面には形成されておらず、かつ 前記装置間分離溝の側面に露出した層のうち、前記溝底面側から導電性を有さない 層の少なくとも一部までには形成されていないことを特徴とする請求項 10記載の発 光装置。
[14] 前記薄膜結晶成長層が、 V族として窒素原子を含む III V族化合物半導体力 な ることを特徴とする請求項 1〜13のいずれかに記載の発光装置。
[15] 前記活性層構造が、量子井戸層とバリア層からなり、バリア層の数を B、量子井戸 層の数を Wで表したとき、 Bと Wが、
B=W+ 1
を満たすことを特徴とする請求項 1〜14のいずれかに記載の発光装置。
[16] 前記基板が、サファイア、 SiC、 GaN、 LiGaO、 ZnO、 ScAlMgO、 NdGaOおよ
2 4 3 び MgO力もなる群より選ばれることを特徴とする請求項 1〜15のいずれかに記載の 発光装置。
[17] 前記絶縁層が、複数の層からなる誘電体多層膜であることを特徴とする請求項 10
〜 13のいずれかに記載の発光装置。
[18] 前記第一導電型半導体層側から前記バッファ層へ垂直入射する当該発光装置の 発光波長の光が前記バッファ層で反射される反射率を R2で表し、前記絶縁層に前 記第二導電型半導体層側から垂直入射する当該発光装置の発光波長の光が前記 絶縁層で反射される反射率を R12、前記絶縁層に第一導電型半導体層側から垂直 入射する当該発光装置の発光波長の光が前記絶縁層で反射される反射率を Rl l、 前記絶縁層に前記活性層構造側から垂直入射する当該発光装置の発光波長の光 が前記絶縁層で反射される反射率を Rlqでそれぞれ表したとき、
(式 1) R2<R12
(式 2) R2<R11
(式 3) R2<Rlq
のすベての条件を満たすように、前記絶縁層が構成されていることを特徴とする請求 項 10〜13および 17のいずれかに記載の発光装置。
[19] 前記基板の光取り出し側の表面が平坦でな 、ことを特徴とする請求項 1〜18の 、 ずれかに記載の発光装置。
[20] 前記バッファ層から基板側に垂直入射する当該発光装置の発光波長の光が基板 で反射される反射率を R3、前記基板力 光取り出し側の空間に垂直入射する当該 発光装置の発光波長の光が空間との界面で反射される反射率を R4で表したとき、 R4<R3
を満たすように基板の光取り出し側に低反射光学膜を有することを特徴とする請求項
1〜19のいずれかに記載の発光装置。
[21] 第一導電型が n型であり、第二導電型が p型であることを特徴とする請求項 1〜20 の!、ずれかに記載の発光装置。
[22] 前記第一導電型側電極および前記第二導電型側電極が、ハンダによって金属面 を有するサブマウントに接合されていることを特徴とする請求項 1〜21のいずれかに 記載の発光装置。 [23] 複数の発光ユニットを同一基板上に有する集積型化合物半導体発光装置の製造 方法であって、
発光波長に対して透明な基板上に、バッファ層を成膜する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶成長層を成 膜する工程と、
前記第二導電型半導体層の表面に第二導電型電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、 前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型 電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶成長層表面力 前記バッファ層の界面まで、または前記 薄膜結晶成長層表面から前記バッファ層の一部までを除去する第二エッチング工程 と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[24] 前記バッファ層の成膜工程を、前記薄膜結晶成長層の成膜工程の一部として、か つ前記第一導電型半導体層の形成に先立って行うことを特徴とする請求項 23記載 の方法。
[25] 前記バッファ層の少なくとも前記第一導電型半導体層に直接接する部分の比抵抗 1S 0. 5 ( Ω ' cm)以上であることを特徴とする請求項 23または 24記載の方法。
[26] 前記バッファ層全体の比抵抗力、 0. 5 ( Ω ' cm)以上であることを特徴とする請求項 23〜25の!、ずれかに記載の方法。
[27] 前記バッファ層を、複数の層の積層構造として成膜することを特徴とする請求項 23 〜26の!ヽずれかに記載の方法。
[28] 前記第三エッチング工程を、前記第二エッチング工程と同時にまたは別に行い、前 記薄膜結晶成長層表面から前記バッファ層の界面まで、または前記薄膜結晶成長 層表面力 前記バッファ層の一部を除去するまでエッチングを行うことを特徴とする 請求項 23〜27の 、ずれかに記載の方法。
[29] 前記第三エッチング工程において、前記基板表面に達するまでエッチングを行うこ とを特徴とする請求項 23〜27のいずれかに記載の方法。
[30] 前記第三エッチング工程にお!、て、前記基板の一部も除去するようにエッチングを 行うことを特徴とする請求項 23〜27のいずれかに記載の方法。
[31] 前記第二および第三エッチング工程力 CI、 BC1、 SiCl、 CC1およびそれらの 2
2 3 4 4
種以上の組み合わせ力もなる群より選ばれるガス種を用いたドライエッチングで行わ れることを特徴とする請求項 23〜30のいずれかに記載の方法。
[32] エッチングマスクとして、パターニングされた金属フッ化物層を用いることを特徴とす る請求項 31記載の方法。
[33] 前記金属フッ化物層が、 SrF、 A1F、 MgF、 BaF、 CaFおよびそれらの組み合
2 3 2 2 2
わせ力もなる群より選ばれることを特徴とする請求項 32記載の方法。
[34] 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記第一 導電型電極を形成する工程をこの順番に行 ヽ、前記第一導電型電極を形成するェ 程の前に、さらに絶縁層を形成する工程を有することを特徴とする請求項 23〜33の いずれかに記載の方法。
[35] 前記絶縁層を形成する工程が、第一〜第三エッチング工程の後に行われることを 特徴とする請求項 34記載の方法。
[36] 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記第一 導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層の一部を除去し、スクライブ領 域を形成する工程
を有することを特徴とする請求項 23〜27のいずれかに記載の方法。
[37] 前記第二導電型電極を形成する工程、前記第一エッチング工程および前記第一 導電型電極を形成する工程をこの順番に行 、、
前記第三エッチング工程では、表面から、前記バッファ層の少なくとも一部を除去 するまで、または少なくとも前記基板に達するまでの深さでエッチングを行って前記 装置間分離溝を形成し、
さらに、第一〜第三エッチング工程の後であって、前記第一導電型電極を形成す る工程の前に、さらに絶縁層を形成する工程と、
前記装置間分離溝内で、溝底面に堆積した絶縁層のすべてと、前記装置間分離 溝の側壁に形成された絶縁層のうち、前記溝底面側の一部を除去する工程と を有することを特徴とする請求項 23〜27のいずれかに記載の方法。
[38] 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで、また は、バッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を形成 することを特徴とする請求項 36記載の方法。
[39] 前記第二、第三エッチング工程を同時に実施し、前記バッファ層の界面まで、また は、バッファ層の一部を除去するまでエッチングを行って前記装置間分離溝を形成 することを特徴とする請求項 37記載の方法。
[40] さらに、複数の発光装置に分離する工程と、前記第一導電型電極および第二導電 型電極を、サブマウント上の金属層に接合する工程とを有することを特徴とする請求 項 23〜39記載の方法。
[41] 前記接合をノ、ンダで行うことを特徴とする請求項 40記載の方法。
[42] 発光波長に対して透明な基板と、この基板上に形成された複数の発光ユニットを有 する集積型化合物半導体発光装置であって、
前記発光ユニットは、前記基板上に、第一導電型クラッド層を含む第一導電型半導 体層、活性層構造、および第二導電型クラッド層を含む第二導電型半導体層を有す る化合物半導体薄膜結晶成長層と、第二導電型側電極と、並びに第一導電型側電 極とを有し、 主たる光取り出し方向が前記基板側であり、前記第一導電型側電極および前記第 二導電型側電極が、前記主たる光取り出し方向とは、反対側に形成されており、 前記基板と前記第一導電型半導体層の間に、前記複数の発光ユニット間に共通し て設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶成 長層の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去 して形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置。
複数の発光ユニットを同一基板上に有する集積型化合物半導体発光装置の製造 方法であって、
発光波長に対して透明な基板上に、バッファ層を成膜する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶成長層を成 膜する工程と、
前記第二導電型半導体層の表面に第二導電型電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させるとともに、前記活性層構造、 前記第二導電型半導体層および前記第二導電型側電極を含む発光ポイントを複数 個形成するために、前記第二導電型半導体層および前記活性層構造を複数の領域 に分断する第一エッチング工程と、
前記第一エッチング工程により露出した第一導電型半導体層の面に、少なくとも 1 個の第一導電型電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶成長層表面力 前記バッファ層の界面まで、または前記 薄膜結晶成長層表面から前記バッファ層の一部までを除去する第二エッチング工程 と、
複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[44] 複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されていることを特徴とする集 積型化合物半導体発光装置。
[45] 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製造方 法であって、
基板上に、バッファ層を形成する工程と、
少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜す る工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させる第一エッチング工程と、 前記第一エッチング工程により、露出した第一導電型半導体層の面に第一導電型 側電極を形成する工程と、 前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶層表面力 前記バッファ層の界面まで、または前記薄膜 結晶層表面力 前記バッファ層の一部までを除去する第二エッチング工程と、 複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
[46] 複数の発光ユニットを有する集積型化合物半導体発光装置であって、
前記発光ユニットは、第一導電型クラッド層を含む第一導電型半導体層、活性層構 造、および第二導電型クラッド層を含む第二導電型半導体層を有する化合物半導体 薄膜結晶層と、第二導電型側電極と、並びに第一導電型側電極とを少なくとも有し、 主たる光取り出し方向が前記活性層構造から見て前記第一導電型半導体層側方 向であり、前記第一導電型側電極および前記第二導電型側電極が、前記主たる光 取り出し方向とは、反対側に形成されており、
前記第一導電型半導体層より前記主たる光取り出し方向側に、前記複数の発光ュ ニット間に共通して設けられたバッファ層を有し、
前記発光ユニット同士は、隣接する発光ユニットの間に設けられ、前記薄膜結晶層 の表面から前記バッファ層の界面まで、または前記バッファ層の一部までを除去して 形成された発光ユニット間分離溝により電気的に分離されており、
1つの発光ユニット内には、前記活性層構造、前記第二導電型半導体層および前 記第二導電型側電極を含む複数個の発光ポイントと、少なくとも 1個の前記第一導電 型側電極とが設けられ、 1つの発光ユニット内は前記第一導電型半導体層で電気的 に導通していること
を特徴とする集積型化合物半導体発光装置。
[47] 複数の発光ユニットを支持体上に有する集積型化合物半導体発光装置の製造方 法であって、
基板上に、バッファ層を形成する工程と、 少なくとも、第一導電型クラッド層を含む第一導電型半導体層、活性層構造、およ び第二導電型クラッド層を含む第二導電型半導体層を有する薄膜結晶層を成膜す る工程と、
前記第二導電型半導体層の表面に第二導電型側電極を形成する工程と、 前記第一導電型半導体層の一部を表面に露出させるとともに、前記活性層構造、 前記第二導電型半導体層および前記第二導電型側電極を含む発光ポイントを複数 個形成するために、前記第二導電型半導体層および前記活性層構造を複数の領域 に分断する第一エッチング工程と、
前記第一エッチング工程により露出した第一導電型半導体層の面に、少なくとも 1 個の第一導電型側電極を形成する工程と、
前記発光ユニットを互いに電気的に分離するための発光ユニット間分離溝を形成 するために、前記薄膜結晶層表面力 前記バッファ層の界面まで、または前記薄膜 結晶層表面力 前記バッファ層の一部までを除去する第二エッチング工程と、 複数の発光装置に分離するための装置間分離溝を形成するために、少なくとも前 記第一導電型半導体層、活性層構造および第二導電型半導体層を除去する第三 エッチング工程と、
前記基板を除去する工程と
を有することを特徴とする集積型化合物半導体発光装置の製造方法。
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