WO2010011057A2 - 반도체 발광소자 및 그 제조방법 - Google Patents

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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a semiconductor light emitting device and a method of manufacturing the same.
  • III-V nitride semiconductors include optical devices including blue / green light emitting diodes (LEDs), high-speed switching devices such as metal semiconductor field effect transistors (MOSFETs) and hetero junction field effect transistors (HEMTs), and light sources for lighting or display devices. It has been applied to a variety of applications.
  • the light emitting device using the group III nitride semiconductor has a direct transition band gap corresponding to the region from visible light to ultraviolet light, and high efficiency light emission can be realized.
  • the nitride semiconductor is mainly used as a light emitting diode (LED) or a laser diode (LD), and research for improving a manufacturing process or light efficiency has been continued.
  • LED light emitting diode
  • LD laser diode
  • the embodiment provides a semiconductor light emitting device including a light emitting unit including a plurality of compound semiconductor layers and an electrostatic protection unit, and a method of manufacturing the same.
  • the embodiment provides a semiconductor light emitting device and a method of manufacturing the same, wherein the light emitting unit and the electrostatic protection unit have the same semiconductor layer structure.
  • the embodiment provides a semiconductor light emitting device capable of enhancing the electrostatic discharge (ESD) resistance of a light emitting unit and a method of manufacturing the same.
  • ESD electrostatic discharge
  • a semiconductor light emitting device includes a second electrode layer; A light emitting part including a plurality of compound semiconductor layers on one lower side of the second electrode layer; A first insulating layer on the other side under the second electrode layer; An electrostatic protection unit including a plurality of compound semiconductor layers under the first insulating layer; A first electrode layer electrically connecting between the light emitting unit and the electrostatic protection unit; And a wiring layer electrically connecting the electrostatic protection unit and the second electrode layer.
  • a semiconductor light emitting device may include a second electrode layer including a reflective metal; A first insulating layer around an outer circumference of a bottom surface of the second electrode layer; A light emitting part including a plurality of compound semiconductor layers under the inner side of the second electrode layer; An electrostatic protection unit including a plurality of compound semiconductor layers under the first insulating layer; A first electrode layer electrically connecting between the light emitting unit and the electrostatic protection unit; And a wiring layer electrically connecting the electrostatic protection unit and the second electrode layer.
  • a method of manufacturing a semiconductor light emitting device includes: forming a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a substrate; Forming a first contact layer and a second contact layer on an inner side and an outer side of the second conductive semiconductor layer; Forming a first insulating layer around an outer circumference of the second conductive semiconductor layer; Forming a second electrode layer on the first contact layer and the first insulating layer; Separating the substrate; Etching the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer to separate the light emitting part and the electrostatic protection part; Connecting the light emitting unit and the electrostatic protection unit in parallel to the second electrode layer.
  • the embodiment can provide a semiconductor light emitting device having strong ESD resistance.
  • the embodiment can provide a vertical semiconductor light emitting device having an electrostatic protection unit.
  • the embodiment can improve the electrical reliability of the vertical semiconductor light emitting device.
  • FIG. 1 is a side cross-sectional view showing a semiconductor light emitting device according to the embodiment.
  • FIG. 2 is a graph illustrating operating characteristics of the light emitting device and the protection device of FIG. 1.
  • 3 to 12 are views illustrating a process of manufacturing a semiconductor light emitting device according to the embodiment.
  • each layer, region, pattern, or structure is described as being formed “on” or “under” a substrate, each layer (film), region, pad, or pattern. Where “on” and “under” include both “directly” and “indirectly”.
  • FIG. 1 is a side cross-sectional view illustrating a semiconductor light emitting device according to an embodiment
  • FIG. 2 is a graph showing operating characteristics of FIG. 1.
  • the semiconductor light emitting device 100 may include a light emitting unit 101, an electrostatic protection unit 103, a second electrode layer 160, a conductive support member 170, a first electrode layer 180, and a wiring layer 182. ).
  • the semiconductor light emitting device 100 may include an LED using a group III-V compound semiconductor, and the LED may be a colored LED or an ultra violet (UV) LED that emits light such as blue, green, or red.
  • the emission light of the LED may be implemented in various ways within the technical scope of the embodiment.
  • the light emitting unit 101 and the electrostatic protection unit 103 include a plurality of semiconductor layers using a group III-V compound semiconductor. In addition, the light emitting unit 101 and the electrostatic protection unit 103 are formed in the same semiconductor layer structure.
  • the light emitting unit 101 includes a first conductive semiconductor layer 110, a first active layer 120, and a second conductive semiconductor layer 130.
  • the static electricity protection unit 103 includes a third conductive semiconductor layer 112, a second active layer 122, and a fourth conductive semiconductor layer 132.
  • the first conductive semiconductor layer 110 is formed of the same semiconductor material as the third conductive semiconductor layer 112.
  • the first active layer 120 is formed of the same semiconductor material as the second active layer 122.
  • the second conductive semiconductor layer 130 is formed of the same semiconductor material as the fourth conductive semiconductor layer 132.
  • the first conductive semiconductor layer 110 and the third conductive semiconductor layer 112 may be a compound semiconductor of a Group III-V group element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN. , InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like.
  • the first conductive type is an N type semiconductor layer
  • the first conductive type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 110 and the third conductive semiconductor layer 112 may be formed in a single layer or multiple layers, but are not limited thereto.
  • a roughness pattern may be formed on a bottom surface of the first conductive semiconductor layer 110.
  • the first active layer 120 is formed on the first conductive semiconductor layer 110, and the second active layer 122 is formed on the third conductive semiconductor layer 112.
  • the first active layer 120 and the second active layer 122 may be formed in a single quantum well structure or a multiple quantum well structure.
  • the first and second active layers 120 and 122 may be formed using a compound semiconductor material of Group III-V elements, such as a period of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer, an InGaN well layer / InGaN barrier layer. At least one of a cycle of an InGaN well layer / AlGaN barrier layer, and an AlGaN well layer / AlGaN barrier layer.
  • a conductive clad layer may be formed on or under the first active layer 120 and the second active layer 122, and the conductive clad layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 130 is formed on the first active layer 120, and the fourth conductive semiconductor layer 132 is formed on the second active layer 120.
  • the second conductive semiconductor layer 130 and the fourth conductive semiconductor layer 132 may be a compound semiconductor of a Group III-V group element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN. , InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like.
  • the second conductive type is a P type semiconductor layer
  • the second conductive type dopant includes a P type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 130 and the fourth conductive semiconductor layer 132 may be formed in a single layer or multiple layers, but are not limited thereto.
  • Another conductive semiconductor layer for example, an N-type semiconductor layer or a P-type semiconductor layer, may be formed on the second conductive semiconductor layer 130.
  • Another conductive semiconductor layer for example, an N-type semiconductor layer or a P-type semiconductor layer, may be formed on the fourth conductive semiconductor layer 132.
  • the first and third conductive semiconductor layers 110 and 112 may be P-type semiconductors, and the second and fourth conductive semiconductor layers 130 and 132 may be N-type semiconductors. Accordingly, the light emitting unit 101 and the static electricity protection unit 103 may include at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.
  • a first electrode layer 180 is formed under the first conductive semiconductor layer 110.
  • the first electrode layer 180 may be formed in a predetermined pattern, but is not limited thereto.
  • One end 180A of the first electrode layer 180 is connected to the bottom of the first conductive semiconductor layer 110, and the other end 180B of the first electrode layer 180 is connected to the second contact layer 152 of the electrostatic protection unit 103. Is connected to.
  • a wiring layer 182 may be formed under the third conductive semiconductor layer 112, and the wiring layer 182 may be formed as a predetermined wiring pattern having an electrode pattern or a line pattern of a conductive material.
  • One end 182A of the wiring layer 182 is connected to the bottom of the third conductive semiconductor layer 112, and the other end 182B is connected to the second electrode layer 160 or / and the conductive support member 170. Contacted directly or indirectly.
  • the second electrode layer 160 is formed on the light emitting part 101 and the static electricity protection part 103, and the conductive support member 170 is formed on the second electrode layer 160.
  • the second electrode layer 160 may be formed of at least one or an alloy or the like of metal, Al, Ag, Pd, Rh, Pt or the like having a reflectance of 50% or more, and the conductive support member 170 may include copper (Cu), It may be implemented with gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and a carrier wafer (eg, Si, Ge, GaAs, ZnO, Sic, etc.).
  • the conductive support member 160 may be formed by an electroplating method, but is not limited thereto.
  • the second electrode layer 160 and the conductive support member 170 may be defined as a second electrode portion for supplying a second polarity power, and the second electrode portion may be formed of a single layer or a multilayer electrode material, or may be formed of an adhesive. Can be attached.
  • the first insulating layer 140 is formed on the outer circumference of the bottom surface of the second electrode layer 160.
  • the first insulating layer 140 may be formed in any one of a ring shape, a ring shape, and a frame shape.
  • the first insulating layer 140 may space the gap between the second electrode layer 160 and the light emitting unit 101.
  • the first insulating layer 140 may be formed of an insulating material such as SiO 2 , Si 3 N 4 , Al 2 O 3 , TiO 2, or the like.
  • the static electricity protection unit 103 may be disposed under the other side of the first insulating layer 140.
  • a first contact layer 150 is formed between the second electrode layer 160 and the second conductive semiconductor layer 130 of the light emitting unit 101, and the first insulating layer 140 and the electrostatic protection unit are formed.
  • a second contact layer 152 may be formed between the fourth conductive semiconductor layers 132 of 103.
  • the first contact layer 150 and the second contact layer 152 include ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), IrOx, RuOx, Ni / IrOx / Au, Ni / IrOx / Au / ITO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Metal It may optionally be formed from materials consisting of oxides and optional combinations thereof.
  • the first contact layer 150 and the second contact layer 152 may be formed with ohmic contact characteristics, thereby improving electrical characteristics.
  • the first contact layer 150 and / or the second contact layer 152 may be formed in a layer or a plurality of patterns, and may be variously changed within the technical scope of the embodiment. In addition, the first contact layer 150 may not be formed.
  • the first insulating layer 140 is formed on the second contact layer 152 to electrically open with the second electrode layer 160.
  • the first electrode layer 180 electrically connects the first conductive semiconductor layer 110 of the light emitting unit 101 to the second contact layer 152.
  • the second insulating layer 125 prevents the short circuit between the light emitting units 101.
  • the second insulating layer 125 is formed between the first electrode layer 180 and each of the layers 110, 120, and 130 of the light emitting unit 101, so that the light emitting unit 101 may be formed by the first electrode layer 180. Prevents short circuit between floors.
  • the wiring layer 182 electrically connects between the third conductive semiconductor layer 112 of the static electricity protection unit 103 and the second electrode layer 160.
  • the third insulating layer 127 prevents the short circuit between the static electricity protection units 103.
  • the third insulating layer 127 is formed between the layers 112, 122, and 132 of the static electricity protection part 103 to prevent the short circuit between the static electricity protection parts 103 by the wiring layer 182.
  • Each of the first insulating layer 140, the second insulating layer 125, and the third insulating layer 127 may have a thickness of about 0.1 ⁇ m to about 2 ⁇ m, but is not limited thereto.
  • the electrostatic protection unit 103 may be connected to the light emitting unit 101 in parallel with respect to the second electrode layer 160 to protect the light emitting unit 101 in a circuit manner.
  • the static electricity protection unit 103 may be formed in the semiconductor light emitting device 100 with a size of less than 50%.
  • the light emitting unit 101 and the electrostatic protection unit 103 may be spaced apart from each other and integrated in the semiconductor light emitting device 100 to protect the light emitting unit 101 from ESD.
  • the semiconductor light emitting device 100 When the forward bias is supplied through the first electrode layer 180 and the conductive support member 170, the semiconductor light emitting device 100 operates in the LED region as shown in FIG. 2.
  • the electrostatic protection unit 103 operates in the zener region as shown in FIG. 2 to protect the light emitting unit 101.
  • the size of the static electricity protection unit 103 increases, the protection characteristic of the zener region is moved in the M1 direction, and the light emitting unit 101 may be protected from ESD of 5 KV or more.
  • the embodiment can provide a vertical semiconductor light emitting device 100 having an electrostatic protection and strong ESD resistance, thereby improving electrical reliability of the vertical semiconductor light emitting device.
  • 3 to 12 are diagrams illustrating a process of fabricating a semiconductor light emitting device according to an embodiment.
  • the substrate 105 is loaded with growth equipment.
  • the growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like, and the like is not limited to such equipment.
  • the substrate 105 may be formed of a plurality of semiconductor layers using group 2 to group 6 compound semiconductors.
  • a first conductive semiconductor layer 110 is formed on the substrate 105, a first active layer 120 is formed on the first conductive semiconductor layer 110, and a second second conductive layer 120 is formed on the first active layer 120.
  • the conductive semiconductor layer 130 is formed.
  • the substrate 105 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , an insulating substrate, a conductive substrate, and GaAs.
  • An uneven pattern may be formed on the upper surface of the substrate 105.
  • a layer using a group 2 to 6 compound semiconductor, such as a buffer layer and / or an undoped semiconductor layer, may be formed on the substrate 105.
  • the first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected.
  • the first conductive type is an N type semiconductor layer
  • the first conductive type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first active layer 120 may be formed on the first conductive semiconductor layer 110, and the first active layer 120 may be formed as a single quantum well structure or a multi quantum well structure.
  • the first active layer 120 may be formed in a cycle of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer, using a compound semiconductor material of Group III-V elements.
  • a conductive clad layer may be formed on or under the first active layer 120, and the conductive clad layer may be formed of an AlGaN-based semiconductor.
  • the second conductive semiconductor layer 130 is formed on the first active layer 120, and the second conductive semiconductor layer 130 is a compound semiconductor of a group III-V group element doped with a second conductive dopant.
  • a second conductive dopant may be selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like.
  • the second conductive type is a P type semiconductor layer
  • the second conductive type dopant includes a P type dopant such as Mg and Ze.
  • the second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.
  • Another conductive semiconductor layer for example, an N-type semiconductor layer or a P-type semiconductor layer, may be formed on the second conductive semiconductor layer 130.
  • the first conductive semiconductor layer 110 may be a P-type semiconductor
  • the second conductive semiconductor layer 130 may be formed of an N-type semiconductor. Accordingly, at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure may be formed on the substrate 105.
  • the first contact layer 150 and the second contact layer 152 are formed on the second conductive semiconductor layer 130 using a mask pattern.
  • the first contact layer 150 is formed in one region on the second conductive semiconductor layer 130, and the second contact layer 152 is formed in the other region.
  • the first contact layer 150 may not be formed.
  • the first and second contact layers 150 and 152 may include ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO). , IrOx, RuOx, Ni / IrOx / Au, Ni / IrOx / Au / ITO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf and optional combinations thereof It may optionally be formed among the materials.
  • the first contact layer 150 and the second contact layer 152 may be formed with ohmic contact characteristics, thereby improving electrical characteristics.
  • the first contact layer 150 and / or the second contact layer 152 may be formed as a layer or a pattern, and may be variously changed within the technical scope of the embodiment. In addition, the first contact layer 150 may not be formed.
  • a first insulating layer 140 is formed around an outer circumference of an upper surface of the second conductive semiconductor layer 130.
  • the first insulating layer 140 may be formed of an insulating material such as SiO 2 , Si 3 N 4 , Al 2 O 3 , TiO 2 , and the like, and may have a thickness of about 0.1 ⁇ m to about 2 ⁇ m.
  • the first insulating layer 140 may be formed in a predetermined region using a mask pattern.
  • the first insulating layer 140 is formed in a region other than the first contact layer 150 to seal the second contact layer 152.
  • a second electrode layer 160 is formed on the first insulating layer 140 and the first contact layer 150.
  • the second electrode layer 160 may be formed of at least one of Al, Ag, Pd, Rh, Pt, a metal having a reflectance of 50% or more, or an alloy.
  • a conductive support member 170 is formed on the second electrode layer 160, and the conductive support member 170 includes copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper- Tungsten (Cu-W), a carrier wafer (eg, Si, Ge, GaAs, ZnO, Sic, etc.) may be implemented.
  • a carrier wafer eg, Si, Ge, GaAs, ZnO, Sic, etc.
  • the removal method of the substrate 105 may remove a physical or chemical method.
  • the physical method removes the substrate 105 by a laser lift off (LLO) process. That is, the substrate 105 is separated by a method of irradiating a laser having a predetermined wavelength to the substrate 105 (LLO: Laser Lift Off).
  • LLO Laser Lift Off
  • the buffer layer may be removed using a wet etching technique to separate the substrate. It may be.
  • the surface of the first conductive semiconductor layer 110 from which the substrate 105 is removed may be polished by an inductively coupled plasma / reactive ion etching (ICP / RIE) method.
  • ICP / RIE inductively coupled plasma / reactive ion etching
  • a roughness pattern may be formed on the bottom surface of the first conductive semiconductor layer 110, but is not limited thereto.
  • the first contact layer 150 strengthens the adhesive force between the second conductive semiconductor layer 130 and the conductive support member 170 to protect the semiconductor light emitting device from external impact. Accordingly, the electrical reliability of the semiconductor light emitting device can be improved.
  • the light emitting part electrically separated from the first conductive semiconductor layer 110 by the second conductive semiconductor layer 130 is etched ( 101 and the static electricity protection unit 103 is formed. That is, the first conductive semiconductor layer 110 and the first active layer 120 are etched by etching the boundary area between the light emitting unit 101 and the electrostatic protection unit 103 and the chip circumference through a wet or dry etching process. And the structure of the second conductive semiconductor layer 130 into two regions.
  • the third conductive semiconductor layer 112 is separated from the first conductive semiconductor layer 110, the second active layer 122 is separated from the first active layer 120, and the fourth conductive semiconductor is separated.
  • the layer 132 is separated from the second conductive semiconductor layer 130.
  • the second contact layer 152 is disposed on the fourth conductive semiconductor layer 132 of the static electricity protection unit 103.
  • a wiring groove 145 is formed through which a portion of the reflective electrode layer 160 or the conductive support member 170 is exposed from a bottom surface of the first insulating layer 140.
  • the wiring groove 145 is formed at the other side of the static electricity protection unit 103 and is spaced apart from the second contact layer 152.
  • the second insulating layer 125 is formed on the other side of each of the layers 110, 120, and 130 of the light emitting unit 101.
  • the second insulating layer 125 is formed outside the light emitting part 101 to prevent a short between the layers 110, 120, and 130 of the light emitting part 101.
  • the third insulating layer 127 is formed on the other side of the layers 112, 122, and 132 of the static electricity protection unit 103.
  • the third insulating layer 127 may be formed outside the static electricity protection part 103 to prevent a short between the layers 112, 122, and 132 of the static electricity protection part 103.
  • the second insulating layer 125 and the third insulating layer 127 may selectively use a material of the first insulating layer 140, and may have a thickness of about 0.1 ⁇ m to about 2 ⁇ m.
  • the second insulating layer 125 and the third insulating layer 127 may be formed in a predetermined region using a mask pattern.
  • the first electrode layer 180 electrically connects the light emitting unit 101 and the static electricity protection unit 103
  • the wiring layer 182 electrically connects the static electricity protection unit 103 and the conductive support member 170. give.
  • the first electrode layer 180 and the wiring layer 182 are formed in a predetermined region using a mask pattern.
  • One end 180A of the first electrode layer 180 is connected to the first conductive semiconductor layer 110, and the other end 180B is connected to the second contact layer 152 of the static electricity protection unit 103.
  • One end 182A of the wiring layer 182 is connected to the third conductive semiconductor layer 112, and the other end 182B is connected to the second electrode layer 160 or / and the conductive support member 170.
  • the second insulating layer 125 is disposed under the first electrode layer 180, and the third insulating layer 127 is disposed under the wiring layer 182.
  • a light emitting unit 101 is formed at one side of the semiconductor light emitting device 100, and an electrostatic protection unit 103 is disposed at the other side.
  • the electrostatic protection unit 103 is connected to the light emitting unit 101 in parallel with respect to the second electrode layer 160.
  • the light emitting unit 101 and the electrostatic protection unit 103 are commonly connected to the first electrode layer 180, and the electrostatic protection unit 103 is connected to the conductive support member 170 through the wiring layer 182. Commonly connected. Accordingly, power may be supplied through the first electrode layer 180 and the conductive support member 180.
  • the light emitting unit 101 may be protected.
  • a semiconductor light emitting device may include a second electrode layer including a reflective metal; A first insulating layer around an outer circumference of a bottom surface of the second electrode layer; A light emitting part including a plurality of compound semiconductor layers under the second electrode layer; An electrostatic protection unit including a plurality of compound semiconductor layers under the first insulating layer; A second contact layer between the static electricity protection unit and the first insulating layer; A first electrode layer electrically connecting the light emitting unit and the second contact layer; And a wiring layer electrically connecting the electrostatic protection unit and the second electrode layer.
  • the embodiment can provide a vertical semiconductor light emitting device having an electrostatic protection unit and having strong ESD resistance, thereby improving electrical reliability of the vertical semiconductor light emitting device.
  • the embodiment can provide a semiconductor light emitting device such as an LED.
  • the embodiment can improve the electrical reliability of the semiconductor light emitting device.
  • the embodiment can improve the light efficiency of the semiconductor light emitting device.
  • the embodiment may be applied to a light source packaging a semiconductor light emitting device in an illumination field, an indication field, a display field, and the like.

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다. 실시 예에 따른 반도체 발광소자는 제2전극층; 상기 제2전극층의 아래 일측에 복수의 화합물 반도체층을 포함하는 발광부; 상기 제2전극층의 아래 타측에 제1절연층; 상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부; 상기 발광부 및 상기 정전기 보호부 사이를 전기적으로 연결하는 제1전극층; 상기 정전기 보호부와 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함한다.

Description

반도체 발광소자 및 그 제조방법
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-V족 질화물 반도체는 청색/녹색 발광 다이오드(LED)를 비롯한 광 소자, MOSFET(Metal Semiconductor Field Effect Transistor), HEMT(Hetero junction Field Effect Transistors) 등의 고속 스위칭 소자, 조명 또는 표시 장치의 광원 등으로 다양하게 응용되고 있다. 특히 Ⅲ족 질화물 반도체를 이용한 발광소자는 가시광선에서 자외선까지의 영역에 대응하는 직접 천이형 밴드 갭을 갖고, 고효율 광 방출을 실현할 수 있다.
상기 질화물 반도체는 주로 LED(Light Emitting Diode) 또는 레이저 다이오드(LD)로 활용되고 있으며, 제조 공정이나 광 효율을 개선하기 위한 연구가 지속되고 있다.
실시 예는 복수의 화합물 반도체층을 포함하는 발광부와 정전기 보호부를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광부와 정전기 보호부가 동일한 반도체층 구조를 포함하는 반도체 발광소자와 그 제조방법을 제공한다.
실시 예는 발광부의 ESD(electrostatic discharge) 내성을 강화시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 제2전극층; 상기 제2전극층의 아래 일측에 복수의 화합물 반도체층을 포함하는 발광부; 상기 제2전극층의 아래 타측에 제1절연층; 상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부; 상기 발광부 및 상기 정전기 보호부 사이를 전기적으로 연결하는 제1전극층; 상기 정전기 보호부와 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함한다.
실시 예에 따른 반도체 발광소자는, 반사 금속을 포함하는 제2전극층; 상기 제2전극층의 아랫면 외측 둘레에 제1절연층; 상기 제2전극층의 내측 아래에 복수의 화합물 반도체층을 포함하는 발광부; 상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부; 상기 발광부 및 상기 정전기 보호부 사이를 전기적으로 연결하는 제1전극층; 및 상기 정전기 보호부 및 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 형성하는 단계; 상기 제2도전형 반도체층 위의 내측 및 외측에 제1접촉층 및 제2접촉층을 형성하는 단계; 상기 제2도전형 반도체층 위의 외측 둘레에 제1절연층을 형성하는 단계; 상기 제1접촉층 및 상기 제1절연층의 위에 제2전극층을 형성하는 단계; 상기 기판을 분리하는 단계; 상기 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 에칭하여 발광부와 정전기 보호부로 분리하는 단계; 상기 제2전극층에 상기 발광부와 상기 정전기 보호부를 병렬로 연결하는 단계를 포함한다.
실시 예는 ESD 내성이 강한 반도체 발광소자를 제공할 수 있다.
실시 예는 정전기 보호부를 갖는 수직형 반도체 발광소자를 제공할 수 있다.
실시 예는 수직형 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 2는 도 1의 발광 소자와 보호 소자의 동작 특성을 나타낸 그래프.
도 3 내지 도 12은 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면.
실시 예에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
이하, 실시 예에 따른 반도체 발광소자에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 기준은 도면을 참조하여 설명될 수 있으며, 또한 각 층의 두께는 일 예로 설명된 것이며, 도면의 두께로 한정되지는 않는다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이고, 도 2는 도 1의 동작 특성을 나타낸 그래프이다.
도 1을 참조하면, 반도체 발광소자(100)는 발광부(101), 정전기 보호부(103), 제2전극층(160), 전도성 지지부재(170), 제1전극층(180) 및 배선층(182)를 포함한다.
상기 반도체 발광소자(100)는 3족-5족 화합물 반도체를 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV(ultra violet) LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 발광부(101) 및 상기 정전기 보호부(103)은 3족-5족 화합물 반도체를 이용한 복수의 반도체층을 포함한다. 또한 상기 발광부(101) 및 상기 정전기 보호부(103)는 동일한 반도체층 구조로 형성된다.
상기 발광부(101)는 제 1도전형 반도체층(110), 제1활성층(120), 및 제 2도전형 반도체층(130)을 포함한다. 상기 정전기 보호부(103)는 제3도전형 반도체층(112), 제2활성층(122), 제4 도전형 반도체층(132)을 포함한다.
상기 제1도전형 반도체층(110)은 상기 제3도전형 반도체층(112)와 동일한 반도체 재료로 형성된다. 상기 제1활성층(120)은 상기 제2활성층(122)와 동일한 반도체 재료로 형성된다. 상기 제2도전형 반도체층(130)은 상기 제4도전형 반도체층(132)와 동일한 반도체 재료로 형성된다.
상기 제 1도전형 반도체층(110) 및 상기 제3 도전형 반도체층(112)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110) 및 상기 제3도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 아래 면은 러프니스 패턴이 형성될 수 있다.
상기 제1도전형 반도체층(110) 위에는 상기 제1활성층(120)이 형성되며, 상기 제3도전형 반도체층(112) 위에는 상기 제2활성층(122)이 형성된다.
상기 제1활성층(120) 및 상기 제2활성층(122)는 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제1 및 제2활성층(120,122)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층, InGaN 우물층/InGaN 장벽층, InGaN 우물층/AlGaN 장벽층, and AlGaN 우물층/AlGaN 장벽층의 주기 중 적어도 하나를 포함할 수 있다.
상기 제1활성층(120) 및 상기 제2활성층(122)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제1활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제2활성층(120) 위에는 제4도전형 반도체층(132)이 형성된다.
상기 제 2도전형 반도체층(130) 및 상기 제4도전형 반도체층(132)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130) 및 상기 제4 도전형 반도체층(132)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(130) 위에는 다른 도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 상기 제4도전형 반도체층(132) 위에는 다른 도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다.
여기서, 상기 제1 및 제3도전형 반도체층(110,112)는 P형 반도체이고, 상기 제2 및 제4도전형 반도체층(130,132)은 N형 반도체로 형성될 수 있다. 이에 따라 상기 발광부(101) 및 상기 정전기 보호부(103)는 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
한편, 상기 제 1도전형 반도체층(110)의 아래에는 제 1전극층(180)이 형성된다. 상기 제1전극층(180)은 소정의 패턴으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극층(180)의 일단(180A)은 상기 제1도전형 반도체층(110)의 아래에 연결되며, 그 타단(180B)은 상기 정전기 보호부(103)의 제2접촉층(152)에 연결된다.
상기 제3도전형 반도체층(112)의 아래에는 배선층(182)이 형성되며, 상기 배선층(182)은 전극 패턴이나 전도성 물질의 라인 패턴을 갖는 소정의 배선 패턴으로 형성될 수 있다.
상기 배선층(182)의 일단(182A)은 상기 제3도전형 반도체층(112)의 아래에 연결되며, 그 타단(182B)은 상기 제2전극층(160) 또는/및 상기 전도성 지지부재(170)에 직접 또는 간접으로 접촉된다.
상기 발광부(101) 및 상기 정전기 보호부(103) 위에는 상기 제2전극층(160)이 형성되며, 상기 제2전극층(160) 위에는 상기 전도성 지지부재(170)가 형성된다.
상기 제2전극층(160)은 반사율이 50% 이상의 금속, Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 합금 등으로 형성될 수 있으며, 상기 전도성 지지부재(170)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(160)는 전해 도금 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극층(160) 및 상기 전도성 지지부재(170)는 제2극성의 전원을 공급하는 제2전극부로 정의될 수 있으며, 상기 제2전극부는 단층 또는 다층의 전극 재료로 형성되거나, 접착제로 부착될 수 있다.
상기 제2전극층(160) 아래면 외측 둘레에는 제1절연층(140)이 형성된다. 상기 제1절연층(140)은 고리 형상, 링 형상, 및 틀 형상 중 어느 한 형상으로 형성될 수 있다. 상기 제1절연층(140)은 상기 제2전극층(160)과 상기 발광부(101) 사이의 간격을 이격시켜 줄 수 있다. 상기 제1절연층(140)은 SiO2, Si3N4, Al2O3, TiO2 등의 절연 물질 중에서 형성될 수 있다. 상기 제1절연층(140)의 타측 아래에는 상기 정전기 보호부(103)가 배치될 수 있다.
상기 제2전극층(160)과 상기 발광부(101)의 제2도전형 반도체층(130) 사이에는 제1접촉층(150)이 형성되며, 상기 제1절연층(140)과 상기 정전기 보호부(103)의 제4도전형 반도체층(132) 사이에는 제2접촉층(152)이 형성될 수 있다.
상기 제1접촉층(150) 및 상기 제2접촉층(152)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, 금속 산화물 및 이들의 선택적인 조합으로 구성된 물질 중에서 선택적으로 형성될 수 있다. 상기 제1접촉층(150) 및 상기 제2접촉층(152)은 오믹 접촉 특성으로 형성되어, 전기적인 특성을 개선시켜 줄 수 있다.
상기 제1접촉층(150) 및/또는 상기 제2접촉층(152)은 층 또는 복수의 패턴으로 형성될 수 있으며, 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다. 또한 상기 제1접촉층(150)은 형성하지 않을 수 있다.
상기 제2접촉층(152)의 위에는 상기 제1절연층(140)이 형성되어 제2전극층(160)과 전기적으로 오픈시켜 준다.
상기 제1전극층(180)은 상기 발광부(101)의 제1도전형 반도체층(110)과 상기 제2접촉층(152) 사이를 전기적으로 연결시켜 준다. 이 경우, 제2절연층(125)은 상기 발광부(101)의 층간 쇼트를 방지하게 된다. 상기 제2절연층(125)은 상기 제1전극층(180)과 상기 발광부(101)의 각 층(110,120,130) 사이에 형성되어, 상기 제1전극층(180)에 의한 상기 발광부(101)의 층간 쇼트를 방지하게 된다.
상기 배선층(182)은 상기 정전기 보호부(103)의 제3도전형 반도체층(112)와 상기 제2전극층(160) 사이를 전기적으로 연결시켜 준다. 이 경우, 제3절연층(127)은 상기 정전기 보호부(103)의 층간 쇼트를 방지하게 된다. 상기 제3절연층(127)은 상기 정전기 보호부(103)의 각 층(112,122,132) 사이에 형성되어, 상기 배선층(182)에 의한 상기 정전기 보호부(103)의 층간 쇼트를 방지시켜 준다.
상기 제1절연층(140), 제2절연층(125), 제3절연층(127)의 각 두께는 0.1~2um 정도로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 정전기 보호부(103)는 상기 제2전극층(160)을 기준으로 상기 발광부(101)에 병렬로 연결되어, 상기 발광부(101)를 회로적으로 보호할 수 있다. 여기서, 상기 정전기 보호부(103)는 상기 반도체 발광소자(100) 내에서 50% 미만의 크기로 형성될 수 있다.
상기 반도체 발광소자(100)에는 상기 발광부(101)와 상기 정전기 보호부(103)가 서로 이격되어 집적됨으로써, ESD로부터 상기 발광부(101)를 보호할 수 있다.
상기 제1전극층(180)과 상기 전도성 지지부재(170)를 통해 순 방향 바이어스를 공급하면, 상기 반도체 발광소자(100)는 도 2와 같이 LED 영역에서 동작하게 된다. 또한 ESD와 같은 비정상적인 전압이 인가되면 상기 정전기 보호부(103)가 도 2와 같이 제너 영역에서 동작하여 상기 발광부(101)를 보호하게 된다. 여기서, 상기 정전기 보호부(103)의 크기가 증가하면 제너 영역의 보호 특성은 M1 방향으로 이동되며, 5KV 이상의 ESD로부터 상기 발광부(101)를 보호할 수 있다.
실시 예는 정전기 보호부를 갖고 ESD 내성이 강한 수직형 반도체 발광소자(100)를 제공할 수 있어, 수직형 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 3내지 도 12는 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 기판(105)이 성장 장비로 로딩된다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(105) 위에는 2족 내지 6족 화합물 반도체를 이용하여 복수의 반도체층으로 형성될 수 있다.
상기 기판(105) 위에는 제 1도전형 반도체층(110)이 형성하고, 상기 제 1도전형 반도체층(110) 위에는 제1활성층(120)이 형성되며, 상기 제1활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 절연기판, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(105)의 상면에는 요철 패턴이 형성될 수 있다. 또한 상기 기판(105) 위에는 2족 내지 6족 화합물 반도체를 이용한 층 예컨대, 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 제1활성층(120)이 형성되며, 상기 제1활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제1활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 제1활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제1활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(130) 위에는 다른 도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다.
여기서, 상기 제1도전형 반도체층(110)는 P형 반도체이고, 상기 제2도전형 반도체층(130)은 N형 반도체로 형성될 수 있다. 이에 따라 기판(105) 위에는 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
상기 제2도전형 반도체층(130) 위에는 마스크 패턴을 이용하여 제1접촉층(150) 및 제2접촉층(152)이 형성된다.
상기 제2도전형 반도체층(130) 위의 일측 영역에는 제1접촉층(150)이 형성되며, 타측 영역에는 제2접촉층(152)이 형성된다. 상기 제1접촉층(150)은 형성하지 않을 수도 있다.
상기 제1 및 제2접촉층(150,152)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 선택적으로 형성될 수 있다. 상기 제1접촉층(150) 및 상기 제2접촉층(152)은 오믹 접촉 특성으로 형성되어, 전기적인 특성을 개선시켜 줄 수 있다.
상기 제1접촉층(150) 및/또는 상기 제2접촉층(152)은 층 또는 패턴으로 형성될 수 있으며, 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있다. 또한 상기 제1접촉층(150)은 형성하지 않을 수 있다.
도 5를 참조하면, 상기 제2도전형 반도체층(130)의 윗면 외측 둘레에는 제1절연층(140)이 형성된다. 상기 제1절연층(140)은 SiO2, Si3N4, Al2O3, TiO2 등의 절연 물질 중에서 형성될 수 있으며, 0.1~2um 정도의 두께로 형성될 수 있다. 상기 제1절연층(140)은 마스크 패턴을 이용하여 미리 설정된 영역에 형성될 수 있다.
상기 제1절연층(140)은 상기 제1접촉층(150) 이외의 영역에 형성되어, 상기 제2접촉층(152)를 밀봉하게 된다.
도 6 및 도 7을 참조하면, 상기 제1절연층(140) 및 상기 제1접촉층(150)의 위에는 제2전극층(160)이 형성된다. 상기 제2전극층(160)은 Al, Ag, Pd, Rh, Pt, 반사율이 50% 이상의 금속 등 중에서 적어도 하나 또는 합금 등으로 형성될 수 있다.
상기 제2전극층(160) 위에는 전도성 지지부재(170)가 형성되며, 상기 전도성 지지부재(170)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다.
도 7 및 도 8을 참조하면, 상기 전도성 지지부재(170)을 베이스에 위치시킨 후, 상기 기판(105)을 제거하게 된다. 상기 기판(105)의 제거 방법은 물리적 또는/및 화학적 방법을 제거할 수 있다. 상기 물리적 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 상기 기판(105)를 제거하게 된다. 즉, 상기 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(105)을 분리하게 된다. 상기 화학적 방법은 상기 기판(105)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 기술을 이용하여 상기 버퍼층을 제거하여, 상기 기판을 분리할 수도 있다. 상기 기판(105)이 제거된 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
상기 제1도전형 반도체층(110)의 아래면에는 러프니스 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1접촉층(150)은 상기 제 2도전형 반도체층(130) 및 상기 전도성 지지부재(170) 사이의 접착력을 강화시켜 주어, 외부 충격으로부터 반도체 발광소자를 보호하게 된다. 이에 따라 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 9를 참조하면, 상기 전도성 지지부재(170)을 베이스에 위치시킨 후, 상기 제1도전형 반도체층(110)에서 제2도전형 반도체층(130)까지 에칭하여 전기적으로 분리된 발광부(101)와 정전기 보호부(103)를 형성시켜 준다. 즉, 상기 발광부(101)과 정전기 보호부(103)의 경계 영역과 칩 둘레를 습식 또는/및 건식 식각 공정을 통해 에칭하여 상기 제1도전형 반도체층(110), 제1활성층(120) 및 제2도전형 반도체층(130)의 구조를 두 영역으로 분리하게 된다.
이에 따라 제3도전형 반도체층(112)은 상기 제1도전형 반도체층(110)으로부터 분리되고, 제2활성층(122)은 상기 제1활성층(120)으로부터 분리되고, 상기 제4도전형 반도체층(132)은 상기 제2도전형 반도체층(130)으로부터 분리된다. 상기 정전기 보호부(103)의 제4 도전형 반도체층(132) 위에는 상기 제2접촉층(152)이 배치된다.
도 10을 참조하면, 상기 제1절연층(140)의 아래면부터 상기 반사전극층(160) 또는 상기 전도성 지지부재(170)의 일부가 노출되는 배선 홈(145)이 형성된다. 상기 배선 홈(145)은 상기 정전기 보호부(103)의 타측에 형성되어, 상기 제2접촉층(152)와는 이격되게 형성된다.
도 11 및 도 12를 참조하면, 제2절연층(125)은 상기 발광부(101)의 각 층(110,120,130)의 타측에 형성된다. 상기 제2절연층(125)은 상기 발광부(101)의 외측에 형성되어, 상기 발광부(101)의 층(110,120,130)간 쇼트를 방지하게 된다.
제3절연층(127)은 상기 정전기 보호부(103)의 각 층(112,122,132)의 타측에 형성된다. 상기 제3절연층(127)은 상기 정전기 보호부(103)의 외측에 형성되어, 상기 정전기 보호부(103)의 층(112,122,132)간 쇼트를 방지할 수 있다.
상기 제2절연층(125) 및 제3절연층(127)은 상기 제1절연층(140)의 재료를 선택적으로 이용할 수 있으며, 그 두께는 0.1~2um 정도로 형성될 수 있다. 상기 제2절연층(125) 및 상기 제3절연층(127)은 마스크 패턴을 이용하여 미리 설정된 영역에 형성될 수 있다.
제1전극층(180)은 상기 발광부(101)와 정전기 보호부(103)를 전기적으로 연결해 주며, 상기 배선층(182)은 상기 정전기 보호부(103)와 전도성 지지부재(170)를 전기적으로 연결해 준다. 상기 제1전극층(180)과 상기 배선층(182)은 마스크 패턴을 이용하여 미리 설정된 영역에 형성된다.
상기 제1전극층(180)의 일단(180A)은 상기 제1도전형 반도체층(110)에 연결되며, 그 타단(180B)은 정전기 보호부(103)의 제2접촉층(152)에 연결된다. 상기 배선층(182)의 일단(182A)은 상기 제3도전형 반도체층(112)에 연결되며, 타단(182B)은 제2전극층(160) 또는/및 전도성 지지부재(170)에 연결된다. 상기 제1전극층(180)의 아래에는 상기 제2절연층(125)이 배치되며, 상기 배선층(182)의 아래에는 상기 제3절연층(127)이 배치된다.
도 12와 같이, 반도체 발광소자(100)의 일측에는 발광부(101)가 형성되며, 타측에는 정전기 보호부(103)가 배치된다. 상기 정전기 보호부(103)는 상기 제2전극층(160)을 기준으로 상기 발광부(101)과 병렬로 연결된다.
상기 발광부(101)와 정전기 보호부(103)는 상기 제1전극층(180)에 공통으로 연결되고, 상기 정전기 보호부(103)는 상기 배선층(182)을 통해 상기 전도성 지지부재(170)에 공통으로 연결된다. 이에 따라 상기 제1전극층(180) 및 상기 전도성 지지부재(180)를 통해 전원이 공급될 수 있다.
또한 비정상적인 전압 예컨대, ESD는 상기 정전기 보호부(103)로 통과하게 되므로, 상기 발광부(101)를 보호할 수 있게 된다.
실시 예에 따른 반도체 발광소자는, 반사 금속을 포함하는 제2전극층; 상기 제2전극층의 아랫면 외측 둘레에 제1절연층; 상기 제2전극층 아래에 복수의 화합물 반도체층을 포함하는 발광부; 상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부; 상기 정전기 보호부와 상기 제1절연층 사이에 제2접촉층; 상기 발광부 및 상기 제2접촉층 사이를 전기적으로 연결하는 제1전극층; 및 상기 정전기 보호부 및 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함한다.
실시 예는 정전기 보호부를 갖고 ESD 내성이 강한 수직형 반도체 발광소자를 제공할 수 있어, 수직형 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 LED와 같은 반도체 발광소자를 제공할 수 있다.
실시 예는 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 광 효율을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자를 패키징한 광원을 조명 분야, 지시 분야, 표시 분야 등에 적용될 수 있다.

Claims (15)

  1. 제2전극층;
    상기 제2전극층의 아래 일측에 복수의 화합물 반도체층을 포함하는 발광부;
    상기 제2전극층의 아래 타측에 제1절연층;
    상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부;
    상기 발광부 및 상기 정전기 보호부 사이를 전기적으로 연결하는 제1전극층;
    상기 정전기 보호부와 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함하는 반도체 발광소자.
  2. 제 1항에 있어서, 상기 제2전극층 위에 전도성 지지부재를 포함하는 반도체 발광소자.
  3. 제 1항에 있어서, 상기 발광부는 상기 제2전극층 아래에 제2도전형 반도체층; 상기 제2도전형 반도체층 아래에 제1활성층; 및 상기 활성층 아래에 제1도전형 반도체층을 포함하는 반도체 발광소자.
  4. 제3항에 있어서, 상기 정전기 보호부는 상기 제1절연층 아래에 제4도전형 반도체층; 상기 제2도전형 반도체층 아래에 제2활성층; 및 상기 활성층 아래에 제3도전형 반도체층을 포함하는 반도체 발광소자.
  5. 제4항에 있어서, 상기 제1전극층은 상기 발광부의 제1도전형 반도체층과 상기 정전기 보호부의 제2도전형 반도체층 사이에 전기적으로 연결되는 반도체 발광소자.
  6. 제5항에 있어서, 상기 배선층은 상기 정전기 보호부의 제1도전형 반도체층과 상기 제2전극층 사이에 전기적으로 연결되는 반도체 발광소자.
  7. 제5항에 있어서, 상기 제1전극층과 상기 발광부의 반도체층들의 사이에 제2절연층; 및 상기 배선층과 상기 정전기 보호부의 반도체층들의 사이에 제3절연층을 포함하는 반도체 발광소자.
  8. 제1항에 있어서, 상기 전극층은 반사 특성이 50% 이상인 반도체 발광소자.
  9. 제4항에 있어서, 상기 발광부의 제2도전형 반도체층과 상기 제2전극층 사이에 제1 접촉층, 및 상기 정전기 보호부의 제2도전형 반도체층 아래에 상기 제1전극층과 전기적으로 연결된 제2접촉층을 포함하는 반도체 발광소자.
  10. 반사 금속을 포함하는 제2전극층;
    상기 제2전극층의 아랫면 외측 둘레에 제1절연층;
    상기 제2전극층의 내측 아래에 복수의 화합물 반도체층을 포함하는 발광부;
    상기 제1절연층의 아래에 복수의 화합물 반도체층을 포함하는 정전기 보호부;
    상기 발광부 및 상기 정전기 보호부 사이를 전기적으로 연결하는 제1전극층; 및
    상기 정전기 보호부 및 상기 제2전극층 사이를 전기적으로 연결하는 배선층을 포함하는 반도체 발광소자.
  11. 제10항에 있어서, 상기 발광부 및 상기 정전기 보호부는 P형 반도체층, 상기 P형 반도체층 아래에 활성층 및 상기 활성층 아래에 N형 반도체층을 포함하는 반도체 발광소자.
  12. 제11항에 있어서, 상기 제1전극층은 상기 발광부의 N형 반도체층과 상기 정전기 보호부의 P형 반도체층을 연결해 주며,
    상기 배선층은 상기 정전기 보호부의 N형 반도체층과 상기 제2전극층을 연결해 주는 반도체 발광소자.
  13. 제11항에 있어서, 상기 정전기 보호부는 상기 제2전극층의 아래 면적 대비 50% 미만의 크기로 형성되는 반도체 발광소자.
  14. 제11항에 있어서, 상기 발광부와 상기 제2전극층 사이에 제1접촉층; 상기 정전기 보호부와 상기 제1절연층 사이에 제2접촉층을 포함하며,
    상기 제1접촉층 및 상기 제2접촉층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되는 반도체 발광소자.
  15. 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 형성하는 단계;
    상기 제2도전형 반도체층 위의 내측 및 외측에 제1접촉층 및 제2접촉층을 형성하는 단계;
    상기 제2도전형 반도체층 위의 외측 둘레에 제1절연층을 형성하는 단계;
    상기 제1접촉층 및 상기 제1절연층의 위에 제2전극층을 형성하는 단계;
    상기 기판을 분리하는 단계;
    상기 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 에칭하여 발광부와 정전기 보호부로 분리하는 단계; 및
    상기 제2전극층에 상기 발광부와 상기 정전기 보호부를 병렬로 연결하는 단계를 포함하는 반도체 발광소자 제조방법.
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