KR100999688B1 - 반도체 발광소자 및 그 제조방법 - Google Patents
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Abstract
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 전극층; 상기 전극층 위에 발광 구조물; 상기 발광 구조물 위에 제1전극; 상기 발광 구조물과 상기 전극층의 외측 사이에 형성된 제1절연층; 상기 제1전극에 일단이 연결되며, 타단이 상기 전극층에 대향되게 상기 제1절연층 위에 형성되는 금속층을 포함한다.
반도체, 발광소자
Description
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 캐패시터 구조를 갖는 수직형 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물의 제1전극과 전극층 사이에 병렬로 연결된 금속층을 형성해 줌으로써, ESD 특성을 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물의 외측을 전기적으로 오픈시키고, 그 외측에 캐패시터를 구현할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 전극층; 상기 전극층 위에 발광 구조물; 상기 발광 구조물 위에 제1전극; 상기 발광 구조물과 상기 전극층의 외측 사이에 형성된 제1절연층; 상기 제1전극에 일단이 연결되며, 타단이 상기 전극층에 대향되게 상기 제1절연층 위에 형성되는 금속층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 화합물 반도체를 이용한 발광 구조물을 형성하는 단계; 상기 발광 구조물의 외측 영역에 제1절연층을 형성하는 단계; 상기 제1절연층과 상기 발광 구조물의 아래에 전극층을 형성하는 단계; 상기 발광 구조물 위에 제1전극을 형성하는 단계; 상기 발광 구조물의 제1전극에 일단이 연결되고, 타단이 상기 전극층과 대향되는 상기 제1절연층 위에 형성된 금속층을 포함한다.
실시 예는 캐패시터를 내장한 수직형 반도체 발광소자를 제공할 수 있다.
실시 예는 ESD에 강한 수직형 반도체 발광소자를 제공할 수 있다.
실시 예는 발광 구조물의 외측을 오픈시켜 줌으로써, 습기에 강한 발광소자를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 평면도이며, 도 3은 도 1의 회로 구성도이다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 발광 구조물(135), 제1절연층(140), 전극층(150) 및 전도성 지지부재(160), 제2절연층(180) 및 금속층(190)을 포함한다.
상기 발광 구조물(135)은 제 1도전형 반도체층(110), 활성층(120), 제 2도전형 반도체층(130)을 포함하며, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체로 구현된다.
상기 제 1도전형 반도체층(110)은 n형 반도체층으로 구현될 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
상기 제 1도전형 반도체층(110)의 위에는 제 1전극(171)이 소정의 패턴으로 형성될 수 있으며, 본딩 패드로 작용한다.
상기 제 1도전형 반도체층(110) 아래에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 발광 재료에 따라 양자 우물층 및 양자 장벽층의 재료가 달라질 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(120)의 위 또는/및 아래에는 클래드층이 형성될 수도 있다.
상기 활성층(120) 아래에는 제 2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 p형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 상기 p형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 p형 도펀트는 Mg, Be, Zn 등의 원소계열을 포함한다.
또는 상기 발광 구조물(135)은 상기 제 1도전형 반도체층(110)이 p형 반도체층이고, 상기 제 2도전형 반도체층(130)이 n형 반도체층으로 구현될 수도 있다. 여기서 상기 제2도전형 반도체층(130) 아래에 제 3도전형 반도체층이 형성될 수 있으며, 상기 제3도전형 반도층은 제 2도전형 반도체층이 n형 반도체층인 경우 p형 반도체층으로 형성되며, p형 반도체층인 경우 n형 반도체층으로 구현될 수 있다. 즉,상기 발광 구조물(135)은 np 접합, pn 접합, npn 접합, pnp 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 아래에는 제1절연층(140) 및 전극층(150)이 형성된다.
상기 제1절연층(140)은 상기 제2도전형 반도체층(130) 아래의 외측에 형성되며, 상기 전극층(150)은 상기 제2도전형 반도체층(130) 아래의 내측에 형성된다. 또한 상기 전극층(150)은 상기 제1절연층(140)의 아래에도 연장되어 형성될 수 있다.
상기 제1절연층(140)은 절연 물질 예컨대, SiO2, SiOx, SiOxNy , Si3N4 등에서 적어도 하나를 이용할 수 있으며, 또한 소정의 유전율을 갖는 재료로 선택될 수 있다. 여기서, 상기 제1절연층(140)이 산화막 계열인 경우, 상기 제2도전형 반도체층(130)과 전극층(150) 사이의 접착력을 개선시켜 줄 수 있다.
상기 전극층(150)은 상기 제2도전형 반도체층(130) 및 상기 제1절연층(140) 아래에 형성될 수 있다. 상기 전극층(150)은 Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있다. 또한 상기 전극층(150)은 오믹 특성, 반사 특성 및 씨드 금속 특성을 갖는 전극 재료로 형성될 수 있다.
상기 전극층(150) 아래에는 전도성 지지부재(160)가 형성된다. 상기 전도성 지지부재(160)는 베이스 기판으로서, 구리, 금, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)등과 같은 물질로 형성될 수 있다. 상기 발광 구조물(135)의 외측에는 제2절연층(180)이 형성된다. 상기 제2절연층(180)은 상기 제1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)의 외측을 따라 형성되며, 일 단(181)이 상기 제1전극(171)에 연결되고 타단이 제1절연층(140)에 연결된다.
상기 금속층(190)은 상기 제2절연층(180) 위에 형성되며, 일단(191)이 상기 제1전극(171)에 연결되고 타단(193)이 상기 제1절연층(140) 위을 따라 형성된다. 상기 금속층(190)의 타단(193)은 상기 제1절연층(140) 위에서 상기 전극층(150)과 대향되는 형태로 형성된다.
상기 금속층(190)은 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 적어도 하나 또는 합금으로 단층 또는 다층으로 형성될 수 있다.
상기 금속층(190)은 상기 발광 구조물(135)의 제1전극(171)과 상기 전극층(150)과 병렬로 연결된 구조이다. 즉, 도 3에 도시된 바와 같이 상기 금속층(190)과 상기 전극층(150)은 상기 제1절연층(140)을 사이에 두고 캐패시터(100B)로 구현되며, 상기 캐패시터(100B)는 발광 소자(100A)와 병렬로 연결된다.
상기 캐패시터(100B)는 상기 발광 구조물(100)로 인가되는 ESD 전압을 충, 방전하는 루프의 경로로 내보내게 되기 때문에, 발광 구조물(100)을 보호할 수 있다. 즉, 상기 캐패시터를 내장하여 ESD 특성에 강화된 소자를 제공할 수 있다.
상기 캐패시터(100B)의 캐패시턴스는 상기 금속층(190)의 배선 폭 및 두께로 조절할 수 있는 데, 이때 상기 발광 구조물(100)의 전기적인 특성도 고려하여 조절할 수 있다.
도 4 내지 도 10은 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 기판(101) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 요철 패턴을 포함할 수 있다. 이러한 기판(101) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있으며, 박막 성장 후 제거될 수도 있다.
상기 기판(101) 위에는 발광 구조물(135)이 형성된다. 상기 발광 구조물(135)은 제 1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)을 포함하며, 상기 제 1도전형 반도체층(110)은 상기 기판(101) 위에 형성되며, 상기 제1도전형 반도체층(110) 위에 상기 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제 1도전형 반도체층(110)은 n형 반도체층으로, 상기 제 2도전형 반도체층(130)은 p형 반도체층으로 구현할 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다. 상기 p형 반도체층은 Mg와 같은 p형 도펀트가 도핑되며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체 층(130)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 구조물(135)은 np 접합, pn 접합, npn 접합, pnp 접합 구조 중 적어도 하나를 포함할 수 있다.
칩 단위의 상기 제2도전형 반도체층(130)의 외측 둘레에는 제1절연층(140)이 형성된다. 상기 제1절연층(140) 예컨대, SiO2, SiOx, SiOxNy, Si3N4 등에서 적어도 하나로 형성할 수 있으며, 소정의 유전율을 갖는 재료로 선택될 수 있으며, 이러한 물질로 한정하지는 않는다. 상기 제1절연층(140)은 발광 구조물(135)의 외측에서 틀 형태 또는 소정 폭을 갖는 띠 형태로 형성될 수 있다.
도 6 및 도 7을 참조하면, 상기 제2도전형 반도체층(130) 및 상기 제1절연층(140) 위에는 전극층(150)이 형성된다.
상기 전극층(150)은 예컨대, Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있다.
상기 전극층(150) 위에는 전도성 지지부재(160)가 형성되며, 상기 전도성 지지부재(160)는 구리, 금, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)등과 같은 물질로 형성될 수 있으며, 베이스 기판으로 기능하게 된다. 상기 전극층(150) 및 전도성 지지부재(160)는 하나의 금속막 예컨대, 반사 전극 지지부재로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 7 및 도 8을 참조하면, 상기 기판(101)을 제거하게 된다. 상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식 (LLO : Laser Lift Off)으로 상기 기판(101)을 분리시켜 준다. 또는 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 액을 주입하여 상기 버퍼층을 제거하여, 상기 기판(101)을 분리할 수도 있다. 상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 9를 참조하면, 발광 구조물(135)의 칩과 칩 경계 영역(즉, 채널 영역)은 메사 에칭(예: ICP 장비 이용)을 통해 제거한다. 상기 메사 에칭 영역(105)은 칩 경계 영역에서 상기 제1절연층(140)이 노출되는 정도로 형성할 수 있으며, 이에 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 아래에는 제1전극(171)을 형성하게 된다. 상기 제1전극(171)은 소정의 패턴으로 형성되며, 본딩 패드로 기능하게 된다. 상기 제1전극(171) 재료는 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 어느 하나 또는 이들의 합금으로 단층 또는 다층으로 형성될 수 있다.
상기 발광 구조물(135)의 측면 및 하면을 따라 제2절연층(180)을 형성하게 된다. 상기 제2절연층(180)은 제2도전형 반도체층, 활성층 및 제1도전형 반도체층의 일부 측면과 상기 제1도전형 반도체층의 하면에 형성되어 상기 제1전극(171) 위에 부분 형성된다. 여기서, 상기 제2절연층(180)은 일단(181)이 상기 제1전극(171)에 형성되고, 타단이 상기 제1절연층(140)에 접촉되는 구조로 형성된다. 상기 제2절연층(180)은 SiO2, SiOx, SiOxNy, Si3N4 등 중에서 어느 하나로 형성될 수 있으며, 또는 상기 제1절연층(140)과 동일하거나 다른 재료로 형성될 수 있다.
상기 제2절연층(180) 및 제1절연층(140) 위에는 금속층(190)이 형성된다. 상기 금속층(190)은 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 어느 하나 또는 이들의 합금으로 단층 또는 다층으로 형성될 수 있다.
상기 금속층(190)은 일단(191)이 상기 제1전극(171)에 연결되는 구조로 형성되고, 타단이 상기 제1절연층(140) 위에 형성된다. 상기 금속층(190)과 일단(191)과 타단(193) 사이에는 상기 제2절연층(180) 위에 형성되므로, 상기 금속층(190)은 상기 발광 구조물(135)와는 전기적으로 분리된다.
상기 금속층(190)의 타단(193)은 상기 제1절연층(140) 위에 소정 폭을 갖는 띠 형태 즉, 도 2와 같은 구조로 형성될 수 있다. 이때 상기 금속층(190)의 타단(193)은 상기 제1절연층(140)을 사이에 두고 상기 전극층(150) 및 전도성 지지부재(160)의 외측 부분과 대향되는 구조로 배치되며, 이들 구조는 캐패시터로 작용한다. 상기 캐패시터는 상기 발광 구조물(135)과 병렬로 연결된 구조이기 때문에, 발광 소자로 인가되는 비 정상적인 전원(예: ESD) 효과적으로 차단시켜 줄 수 있다.
도 9 및 도 10을 참조하면, 상기 칩 경계 영역(105)을 따라 칩 단위로 분리하게 된다. 이때 칩 분리 방식은 레이저로 이용할 수도 있다. 그리고 칩 단위로 분리되면, 상기 전도성 지지부재(160)를 베이스에 위치시키면 도 10과 같은 구조가 된다.
도 11은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 발광소자(100A)는 발광 구조물(135)의 내측 영역(A1)과 외측 영역(A2)이 전기적으로 분리된 구조이며, 상기 발광 구조물(135)의 외측 영역(A2)에 위치한 층들은 전기적으로 오픈된다.
상기 제1절연층(140A)은 상기 발광 구조물(135)의 내측 영역(A1)으로부터 상기 외측 영역(A2)을 전기적으로 분리시켜 준다.
상기 제1절연층(140A)에는 영역 분리 돌기(145)가 돌출되며, 상기 영역 분리 돌기(145)는 소정 형태의 띠 형상이 폐 루프로 형성되거나 다각 틀 형태로 형성될 수 있다. 또한 제1절연층(140A)의 영역 분리 돌기(145)는 상기 발광 구조물(135)의 외벽부터 안쪽까지의 거리(D)는 예컨대, 1~5㎛ 범위로 형성되거나, 상기 발광 구조물(135)의 외벽에 형성될 수도 있다. 상기 영역 분리 돌기(145)의 폭은 1~10㎛로 형성될 수도 있으며, 이는 발광 구조물(145)의 내측 영역(A1)과 외측 영역(A2)의 반도체층 사이를 전기적으로 간섭되지 않는 간격이다. 상기 발광 구조물(135)에서의 상기 영역 분리 돌기(145)의 형성 위치나 형성 폭은 칩의 크기에 따라 변경될 수 있다. 상기 영역 분리 돌기(145)의 두께는 상기 제2도전형 반도체층(130)에서 상기 제1도전형 반도체층(110)의 일부가 노출되는 정도로 형성될 수 있다.
상기 제1절연층(140A)의 영역 분리 돌기(145)를 이용하여 상기 발광 구조물(135)의 내측 영역(A1)으로부터 외측 영역(A2)을 전기적으로 분리시켜 줌으로써, 상기 발광 구조물(135)에 형성된 제2절연층(도 1의 180)은 형성하지 않아도 된다.
그리고 금속층(190)은 상기 발광 구조물(135)의 측면과 상면에 형성되어, 일 단(191)이 제1전극(171)에 연결되고 타단(193)이 상기 발광 구조물(145)의 측면을 따라 상기 제1절연층(140A) 위에 형성된다. 상기 금속층(190)의 타단(193)은 상기 발광 구조물(145)의 측면에 형성되거나 소정 거리를 두고 형성될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 영역 분리 돌기(145)의 단면 형상은 반구형상, 반 타원형상, 역 뿔 형상 , 기둥 형상, 사각형이나 마름모 또는 사다리꼴 형상 등의 다각형 형상으로 형성될 수 있으며, 이러한 형상은 변경할 수 있다. 상기 영역 분리 돌기(145)는 복수개로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)의 내측 영역(A1)은 활성화되고, 상기 외측 영역(A2)은 전기적으로 오픈되므로 활성화되지 못하게 된다. 또한 상기 발광 구조물(135)의 외측이 전기적으로 오픈됨으로써, 상기 발광 구조물(135)의 외벽에서의 습기로 인한 쇼트 문제로부터 상기 내측 영역(A1)을 보호할 수 있다. 또한 상기 발광 구조물(135)의 외벽에 습기 문제를 해결하기 위해 별도의 절연층을 형성하지 않아도 되는 효과가 있다.
상기 제1실시 예와 제2실시 예는 각 실시 예를 중심으로 설명하였으나, 상기 제1실시 예를 제2실시 예와 혼합하여 적용할 수 있고, 상기 제2실시 예를 상기 제1실시 예와 혼합하여 적용할 수 있는 것으로, 각 실시 예의 특징으로 한정하지는 않는다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형 성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 2는 도 2의 평면도.
도 3은 도 1의 회로 구성도.
도 4 내지 도 10은 도 1의 반도체 발광소자의 제조과정을 나타낸 도면.
도 11은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
Claims (14)
- 전극층;상기 전극층 위에 발광 구조물;상기 발광 구조물 위에 제1전극;상기 발광 구조물과 상기 전극층의 외측 사이에 형성된 제1절연층;상기 제1전극에 일단이 연결되며, 타단이 상기 전극층에 대향되게 상기 제1절연층 위에 형성되는 금속층을 포함하는 반도체 발광소자.
- 제1항에 있어서,상기 금속층과 상기 발광 구조물 사이에 형성된 제2절연층을 포함하는 반도체 발광소자.
- 제1항에 있어서,상기 제1절연층은 상기 발광 구조물의 외측 영역을 상기 발광 구조물의 내측 영역으로부터 전기적으로 분리시켜 주는 영역 분리 돌기를 포함하는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 금속층과 상기 전극층은 상기 제1절연층 사이에서 커패시터로 동작하는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 발광 구조물은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖고, 상기 전극층 및 상기 제1절연층 위에 형성된 제2도전형 반도체층; 상기 제2도전형 반도체층 위에 형성된 활성층; 상기 활성층과 상기 제1전극 사이에 형성된 제1도전형 반도체층을 포함하는 반도체 발광소자.
- 제5항에 있어서,상기 발광 구조물은 상기 전극층과 상기 제2도전형 반도체층 사이에 형성된 제3도전형 반도체층을 포함하는 반도체 발광소자.
- 제3항에 있어서,상기 제1절연층의 영역 분리 돌기는 상기 발광구조물의 외벽에서 5㎛ 이내에 폐 루프 형태로 형성되는 반도체 발광소자.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 전극층 아래에 형성된 전도성 지지부재를 포함하는 반도체 발광소자.
- 제 1항 내지 제3항 중 어느 한 항에 있어서,상기 제1절연층은 산화막 계열의 물질을 포함하는 반도체 발광소자.
- 복수의 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계;상기 발광 구조물의 외측 영역에 제1절연층을 형성하는 단계;상기 제1절연층과 상기 발광 구조물의 아래에 전극층을 형성하는 단계;상기 발광 구조물 위에 제1전극을 형성하는 단계;상기 발광 구조물의 제1전극에 일단이 연결되고, 타단이 상기 전극층과 대향되는 상기 제1절연층 위에 형성된 금속층을 포함하는 반도체 발광소자 제조방법.
- 제10항에 있어서,상기 발광 구조물의 외측과 상기 금속층 사이에 형성된 제2절연층을 포함하는 반도체 발광소자 제조방법.
- 제10항에 있어서,상기 제1절연층은 상기 발광 구조물의 내측 영역과 외측 영역 사이에 영역 분리 돌기를 형성시켜 주어, 상기 발광 구조물의 외측 영역을 상기 내측 영역으로부터 전기적으로 분리시켜 주는 반도체 발광소자 제조방법.
- 제10항 내지 제12항 중 어느 한 항에 있어서,상기 금속층은 상기 발광 구조물의 제1전극과 상기 전극층에 대해 병렬로 연 결되는 반도체 발광소자 제조방법.
- 제10항 내지 제12항 중 어느 한 항에 있어서,상기 발광 구조물은 상기 제1전극이 형성된 n형 반도체층, 상기 n형 반도체층 아래에 활성층; 상기 활성층과 상기 전극층 사이에 형성된 p형 반도체층을 포함하며,기판 위에 상기 n형 반도체층이 형성되며, 상기 전극층 위에 전도성 지지부재를 형성한 후 상기 기판을 제거되는 반도체 발광소자 제조방법.
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