KR102475924B1 - 반도체 소자 및 이를 포함하는 헤드 램프 - Google Patents

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Abstract

실시 예는, 기판; 상기 기판의 중심부에 배치되는 복수의 반도체 구조물; 상기 기판의 테두리부에 배치되는 제1 패드 및 제2 패드; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제1 패드를 전기적으로 연결하는 제 1 배선라인; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제2패드를 전기적으로 연결하는 제 2 배선라인; 및 상기 복수의 반도체 구조물 상에 배치되는 파장변환층을 포함하고, 상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고, 상기 제1 방향과 제2 방향은 서로 교차하고, 상기 복수 개의 반도체 구조물 사이의 이격 거리는 5㎛ 내지 40㎛이고, 상기 파장변환층의 두께는 1㎛ 이상 50㎛이하인 반도체 소자 및 이를 포함하는 헤드 램프를 개시한다.

Description

반도체 소자 및 이를 포함하는 헤드 램프{SEMICONDUCTOR DEVICE AND HEAD LAMP INCLUDING THE SAME}
실시예는 반도체 소자 및 이를 포함하는 헤드 램프에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 램프 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 램프의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 램프에 대한 관심이 높아지고 있는 추세이다. 이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 쇼트 등의 문제가 발생할 수 있다.
그러나, 칩 간격을 너무 좁히는 경우 저하되어 일부 칩을 오프시켜도 이웃한 칩에서 출사된 광에 의해 오프된 영역이 구별되지 않는 문제가 있다. 즉, 칩 간격이 좁아지는 경우 콘트라스트가 저하되는 문제가 있다. 특히, 칩 위에 파장변환층이 배치된 경우 이러한 콘트라스트 문제는 더 악화될 수 있다.
실시예는 복수 개의 발광 구조물의 콘트라스트가 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 기판; 상기 기판의 중심부에 배치되는 복수의 반도체 구조물; 상기 기판의 테두리부에 배치되는 제1 패드 및 제2 패드; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제1 패드를 전기적으로 연결하는 제 1 배선라인; 상기 복수의 반도체 구조물 중 적어도 하나 및 상기 제2패드를 전기적으로 연결하는 제 2 배선라인; 및 상기 복수의 반도체 구조물 상에 배치되는 파장변환층을 포함하고, 상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고, 상기 제1 방향과 제2 방향은 서로 교차하고, 상기 복수 개의 반도체 구조물 사이의 이격 거리는 5㎛ 내지 40㎛이고, 상기 파장변환층의 두께는 1㎛ 이상 50㎛이하이다.
실시예에 따르면, 복수 개의 반도체 구조물의 콘트라스트를 개선할 수 있다.
하나의 기판에 다수의 반도체 소자를 배치함으로써 발광 영역이 확대될 수 있다.
실시예에 따르면, 하나의 기판에 다수의 반도체 소자를 동시에 형성함으로써 공정성이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 측면도이다.
도 3은 1개의 반도체 구조물을 오프한 경우 콘트라스트를 측정한 도면이다.
도 4 a 내지 도 10f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
도 5는 2개의 반도체 구조물을 오프한 경우 콘트라스트를 측정한 도면이다.
도 6a 내지 도 6f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 개념도이다.
도 8a는 도 2의 Ⅱ 영역의 단면도이다.
도 8b는 도 2의 Ⅲ 영역의 단면도이다.
도 8c는 도 2의 제 1 배선라인 및 제 2 배선라인의 연결 구조를 도시한 평면도이다.
도 9a는 도 2의 제 1 배선라인을 구체적으로 도시한 것이다.
도 9b는 도 2의 제 2 배선라인을 구체적으로 도시한 것이다.
도 9c는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 것이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 2는 본 발명의 실시 예에 따른 반도체 소자의 측면도이다.
도 1을 참조하면, 실시 예에 따른 반도체 소자는 기판(170), 기판(170)의 중심부(C1)에 배치되는 복수의 반도체 구조물(100A), 기판(170)의 테두리부(P1)에 배치되는 제1, 제 2 패드(181-n, 182-n), 복수의 반도체 구조물(100A) 중 적어도 하나와 제 1 패드(181-n)를 전기적으로 연결하는 제 1 배선라인(151), 복수의 반도체 구조물(100A) 중 적어도 하나와 제 2 패드(182-n)를 전기적으로 연결하는 제 2 배선라인(152), 및 복수의 반도체 구조물(100A) 상에 배치되는 파장변환층(190)을 포함한다.
기판(170)은 반도체 소자를 지지하는 역할을 할 수 있다. 기판(170)은 세라믹 기판일 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 특히, 기판(170)에 의하여 반도체 소자의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 소자의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
기판(170)은 평면상에서 중심을 포함하는 중심부(C1) 및 중심부(C1)를 포위하는 테두리부(P1)를 포함할 수 있다.
복수의 반도체 구조물(100A)은 기판(170)의 중심부(C1)에 배치될 수 있다. 복수 개의 반도체 구조물(100A)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격 배치될 수 있다. 제1 방향과 제2 방향은 서로 수직할 수 있으나 반드시 이에 한정하지 않는다.
복수의 반도체 구조물(100A)은 기판(170)의 중앙부(C1)에 배치될 수 있다. 기판(170)의 중앙부에 배치된 복수의 반도체 구조물(100A)은 발광부를 형성할 수 있다. 여기서는 반도체 구조물(100A)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 각각의 반도체 구조물(100A)의 크기는 500×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물(100A)의 크기는 300×300㎛, 250×250㎛, 110×110㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
복수 개의 반도체 구조물(100A)은 하나의 반도체 구조층을 성장시킨 후 복수 개로 분할하여 제작할 수 있으나 반드시 이에 한정하지 않는다. 이때, 복수 개의 반도체 구조물(100A)의 간격은 매우 좁으므로 외부에서는 복수 개의 반도체 구조물(100A)에서 출력된 광을 하나의 광원에서 출력된 광으로 인식될 수 있다.
복수 개의 반도체 구조물(100A)은 가시광 파장대의 광을 출력할 수 있다. 복수 개의 반도체 구조물(100A)은 동일 파장대의 광을 출력할 수 있으나 반드시 이에 한정되는 것은 아니고 성장 방식에 따라 다른 파장대의 광을 출력할 수도 있다. 또는 후술하는 파장변환층(190)을 조절하여 다른 파장대의 광으로 변환할 수도 있다. 이 경우 복수 개의 반도체 구조물(100A)은 특정 문자나 이미지를 연출할 수도 있다.
복수 개의 제 1 패드(181-n) 및 제 2 패드(182-n)는 기판(170)의 테두리부(P1)에 배치될 수 있다. 실시 예에 따르면, 복수 개의 반도체 구조물(100A)과 연결되는 제 1 패드(181-n) 및 제 2 패드(182-n)가 테두리부(P1)에 배치되므로 와이어 배선이 용이해질 수 있다.
절연층(163)은 기판의 테두리부(P1) 및 반도체 구조물(100A)상에 배치될 수 있다. 이때, 반도체 구조물(100A)의 하부에는 복수 개의 제 1 배선라인(151)과 제 2 배선라인(152)이 배치될 수 있다. 각각의 제 1 배선라인(151)은 적어도 하나의 반도체 구조물(100A)을 제 1 패드(181-n)와 전기적으로 연결할 수 있다. 또한, 각각의 제 2 배선라인(152)은 적어도 하나의 반도체 구조물(100A)을 제 2 패드(182-n)와 전기적으로 연결할 수 있다.
실시 예에서, 제 1 패드(181-n) 및 제 2 패드(182-n)가 배치된 테두리부(P1)는 반도체 구조물(100A)이 제거된 영역일 수 있다. 즉, 기판(170) 상에 배선라인(151, 152) 및 반도체 구조물(100A)을 배치한 후, 테두리부(P1)에 배치된 반도체 구조물(100A)을 제거할 수 있다. 이때, 증심부(C1)에 배치된 반도체 구조물(100A)은 복수 개로 분할할 수 있다.
그러나, 반도체 구조물(100A)의 하부에 배치된 제 1 배선라인(151)과 제 2 배선라인(152)은 제거되지 않으므로, 제 1 배선라인(151)과 제 2 배선라인(152)은 테두리 영역까지 연장 배치될 수 있다.
따라서, 제 1 패드(181-n) 및 제 2 패드(182-n)는 테두리부(P1) 상에 배치되는 절연층(163)을 관통하여 제 1 배선라인(151) 및 제 2 배선라인(152)과 전기적으로 연결될 수 있다.
파장변환층(190)은 반도체 구조물(100A)의 상부에 배치될 수 있다. 파장변환층(190)은 반도체 구조물(100A)에서 출사된 광을 백색광으로 변환할 수 있다. 파장변환층(190)은 반도체 구조물(100A)에서 출사되는 광을 백색광으로 변환할 수 있는 다양한 형광 입자를 포함할 수 있다. 예시적으로 반도체 구조물(100A)에서 출사된 광이 청색광인 경우 파장변환층(190)은 YAG 형광체를 포함할 수도 있다. 그러나, 반드시 이에 한정하는 것은 아니고 각 형광체의 특성을 고려하여 적절한 형광체로 변경할 수도 있다.
도 2를 참조하면, 기판(170) 상에는 제 1, 제 2 배선라인이 배치될 수 있으며, 제 1, 제 2 배선 라인 상에는 복수 개의 반도체 구조물(100A)이 배치될 수 있다. 또한, 파장변환층(190)은 복수 개의 반도체 구조물(100A) 상에 배치될 수 있다.
이때, 반도체 구조물(100A)의 이격 거리(d1)는 5㎛ 내지 100㎛, 또는 5㎛ 내지 40㎛일 수 있다. 이격거리(d1)가 5㎛ 이상인 경우 각 반도체 구조물(100A) 간의 쇼트를 방지할 수 있으며 이격 거리(d1)가 100㎛ 이하인 경우 외부에서 복수 개의 반도체 구조물(100A)에서 출사된 광을 하나의 광원에서 출사된 광으로 인식할 수 있다.
파장변환층(190)의 두께(d2)는 1㎛ 이상 50㎛이하일 수 있다. 파장변환층(190)의 두께가 1㎛ 이상인 경우 반도체 구조물(100A)에서 출사된 광을 백색광으로 변환할 수 있으며, 두께(d2)가 50㎛이하인 경우 일부 반도체 구조물(100A)이 오프된 경우 비발광 영역이 선명하게 인식될 수 있다. 즉, 명암비(콘트라스트)가 개선될 수 있다.
파장변환층(190)의 두께(d2)는 반도체 구조물(100A)의 두께(d4)보다 두꺼울 수 있다. 실시 예에 따르면, 반도체 구조물(100A)은 일반 발광소자와 달리 마이크로 사이즈이므로 파장변환층(190)의 두께보다 작을 수도 있다.
예시적으로 실시 예에 따른 반도체 구조물(100A)의 두께(d4)는 약 1㎛ 이상 30㎛이하일 수 있다. 이에 반해, 파장변환층(190)은 충분한 백색광을 구현하기 위해 두께가 약 10㎛일 수 있다.
반도체 구조물(100A)의 제1 방향 폭(d3)과 복수 개의 반도체 구조물(100A) 사이의 이격 거리(d4)의 비(d3:d4)는 1:8 내지 6:1일 수 있다. 즉, 반도체 구조물(100A)의 제1 방향 폭이 더 클 수 있고, 반도체 구조물(100A)의 이격 거리가 더 클 수도 있다. 예시적으로, 반도체 구조물(100A)의 제1 방향 폭은 5㎛ 내지 100㎛일 수 있다.
도 3은 1개의 반도체 구조물(100A)을 오프한 경우 콘트라스트를 측정한 도면이고, 도 4 a 내지 도 6f는 각 실시 예에 따른 콘트라스트를 측정한 사진이고, 도 5는 2개의 반도체 구조물(100A)을 오프한 경우 콘트라스트를 측정한 도면이고, 도 6a 내지 도 6f는 각 실시 예에 따른 콘트라스트를 측정한 사진이다.
하기 표 1 및 도 3 내지 도 4f를 참조하면, 형광체의 코팅 방법, 두께, 평균 입경을 다르게 제작하고, 1개의 발광 구조물을 오프시켜 발광영역(P1)과 비발광영역(P2)을 측정하였다.
코팅 방법 두께(um) 평균 입경
(D50)		 콘트라스트
(면내 Min/면내 Max)
실험예 1 형광체 플레이트 120 20 0.233
실험예 2 컨포멀 코팅 60 20 0.046
실험예 3 정전 도포(2회) 40 20 0.015
실험예 4 정전 도포(4회) 30 5 0.011
실험예 5 임팩트 펄스 30 20 0.043
실험예 6 임팩트 펄스 50 5 0.033
도 3 및 도 4a를 참조하면, 실험 예 1의 경우 비발광 영역(P2)이 대부분 발광한 것으로 측정된 것을 확인할 수 있다. 이는 파장변환층(190)의 두께가 너무 두꺼워 이웃한 반도체 구조물(100A)에서 출사된 광이 비발광 영역에 유입되었기 때문이다.
도 3 및 도 4b를 참조하면, 실험예 2의 경우 실험 예 1에 비해 비발광영역(P2)이 관찰되어 콘트라스트가 개선되었음을 알 수 있다. 따라서, 파장변환층(190)의 두께가 얇아질수록 콘트라스트는 개선됨을 확인할 수 있다.
도 3 및 도 4c를 참조하면, 형광체의 두께가 더 얇아져 발광 영역(P1)과 비발광 영역(P2)의 명암비가 개선된 것을 확인할 수 있다. 따라서, 파장변환층의 두께가 40㎛인 경우 콘트라스트가 개선되었음을 확인할 수 있다.
도 3 및 도 4d를 참조하면, 실험예 3의 형광체보다 작은 크기의 형광체를 이용하여 파장변환층(190)을 형성한 경우 상대적으로 콘트라스트가 개선되었음을 확인할 수 있다. 따라서, 형광 입자의 평균 입경이 20㎛보다 작은 경우 콘트라스트를 개선할 수 있음을 확인할 수 있다.
도 4e 및 도 4f의 경우 임팩트 펄스 방식으로 파장변환층(190)을 형성한 경우 실험예 3 및 4에 비해 콘트라스트가 저하되었음을 확인할 수 있다. 따라서, 코팅 방식은 임팩트 펄스 방식(Impact pulse coating)보다 정전 도포 방식(정전 스프레이)을 이용하는 경우 콘트라스트를 개선할 수 있음을 확인할 수 있다. 임팩트 펄스 방식(Impact pulse coating)은 박막 도포는 가능하지만 수지 성분이 많아 콘트라스트가 좋지 않은 것으로 판단된다.
하기 표 2 및 도 5 내지 도 10f를 참조하면, 형광체의 코팅 방법, 두께, 평균 입경을 다르게 제작하고, 2개의 발광 구조물을 오프시켜 비발광영역(P2)을 형성하고 콘트라스트를 측정하였다. 이때, 비발광 영역을 넓혀 실험한 것 이외에는 표 1과 동일하게 측정하였다. 그 결과, 비발광 영역이 넓어져 전체적으로 콘트라스트는 감소하였으나 표 1과 동일한 경향을 갖는 것을 확인할 수 있다.
코팅 방법 두께(um) 평균 입경
(D50)		 콘트라스트
(면내 Min/면내 Max)
실험예 7 형광체 플레이트 120 20 0.203
실험예 8 컨포멀 코팅 60 20 0.020
실험예 9 정전 도포(2회) 40 20 0.0041
실험예 10 정전 도포(4회) 30 5 0.0036
실험예 11 임팩트 펄스 30 20 0.010
실험예 12 임팩트 펄스 50 5 0.0097
도 7은 본 발명의 실시예에 따른 반도체 소자의 개념도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100A)는 반도체 구조물(120), 채널층(130), 전극(141, 142), 제1, 제2 배선라인(151, 152), 절연층(161, 162, 163) 및 패드(181, 182)를 포함할 수 있다. 또한, 반도체 소자(100A)는 기판(170) 상에 배치될 수 있다.
한편, 도 7에서는 설명의 편의를 위하여 2개의 패드(181, 182) 사이에 하나의 반도체 구조물(120)이 배치되도록 도시되었다. 그러나, 실질적으로는 도 1에 도시된 바와 같이 다수의 반도체 구조물(120)이 기판(170) 상에 소정 간격 이격되어 배치되고, 다수의 패드(181, 182)들이 기판(170)의 테두리부를 둘러싸도록 배치될 수 있다. 또한, 도 7은 도 1의 V형상의 Ⅰ 라인의 단면도일 수 있다. 도 8에 대해서는 후술하도록 한다.
기판(170)은 반도체 소자(100A)를 지지하는 역할을 할 수 있다. 기판(170)은 세라믹 기판일 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 특히, 기판(170)에 의하여 반도체 소자(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 이와 연결된 하부 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제 1 도전형 반도체층(121), 제 2 도전형 반도체층(122) 및 제 1 도전형 반도체층(121)과 제 2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제 1 도전형 반도체층(121)이 상부를 향하고, 제 2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이것으로 본 발명을 한정하지는 않는다.
제 1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 1 도전형 반도체층(121)에는 제 1 도펀트가 도핑될 수 있다. 제 1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제 1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제 1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제 2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제 2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도전형 반도체층(122)에는 제 2 도펀트가 도핑될 수 있다. 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제 2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제 1 도전형 반도체층(121) 및 제 2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제 1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제 1 홀(H1)을 포함할 수 있다. 구체적으로, 제 1 홀(H1)은 제 2 도전형 반도체층(122)으로부터 제 1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 제 1 홀(H1)은 기판(170)과 마주보는 방향으로 배치될 수 있다. 제 1 홀(H1)을 통해 제 1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 후술할 제 1 전극(141) 및 제 1 배선라인(151)이 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
채널층(130)은 반도체 구조물(120)의 일부 영역에 배치될 수 있다. 또한, 채널층(130)은 반도체 구조물(120)의 측면으로부터 더 돌출되도록 배치될 수 있다. 이 때, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 채널층(130)은 제 1 홀(H1) 및 그 주변부의 제 2 도전형 반도체층(122)을 덮을 수 있다. 이 때, 채널층(130)은 제 1 홀(H1) 내에서 제 1 도전형 반도체층(121)의 일부가 노출되도록 배치될 수 있다. 또한, 채널층(130)은 제 2 도전형 반도체층(122)의 일부를 덮을 수 있다. 따라서, 채널층(130)은 제 2 홀(H2, 도 5c 참조)을 통해 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
채널층(130)은 반도체 구조물(120)을 타 영역으로부터 전기적으로 절연시킬 수 있다. 즉, 채널층(130)에 의하여 노출된 제 1, 2 도전형 반도체층(121, 122)은 서로 전기적으로 절연될 수 있다. 또한, 채널층(130)은 후술할 반도체 구조물(120)의 식각 시, 채널층(130) 하부의 구성들을 보호할 수 있다. 더불어, 반도체 소자(100)를 안정감있게 지지하여 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(121) 상에 배치되고, 제 2 전극(142)은 제 2 도전형 반도체층(122) 상에 배치될 수 있다.
구체적으로, 제 1 전극(141)은 채널층(130)에 의하여 노출된 제 1 도전형 반도체층(121) 상에 배치될 수 있다. 즉, 제 1 전극(141)은 제 1 홀(H1) 내에 배치될 수 있다. 제 2 전극(142)은 채널층(130)에 의하여 노출된 제 2 도전형 반도체층(122) 상에 배치될 수 있다. 즉, 제 2 전극(142)은 제 2 홀(H2, 도 5c 참조)에 배치될 수 있다.
제 1, 2 전극(141, 142)은 반사율이 높은 물질로 형성될 수 있다. 예를 들어, 제 1, 2 전극(141, 142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 상부(제 1 도전형 반도체층(121) 방향)를 향하여 출사될 수 있다. 따라서, 반도체 소자(100A)의 광추출 효율이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제 1, 2 전극(141, 142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
배선라인(151, 152)은 제 1 배선라인(151) 및 제 2 배선라인(152)을 포함할 수 있다. 제 1 배선라인(151)은 제 1 전극(141)과 전기적으로 연결되고, 제 2 배선라인(152)은 제 2 전극(142)과 전기적으로 연결될 수 있다.
절연층(161, 162, 163)은 제 1 절연층(161), 제 2 절연층(162), 및 제 3 절연층(163)을 포함할 수 있다. 절연층(161, 162, 163)은 반도체 소자(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 절연층(161, 162, 163)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 절연층(161, 162, 163)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
구체적으로, 제 2 배선라인(152)은 반도체 구조물(120)과 기판(170)의 사이에서 제 2 전극(142) 상에 배치될 수 있다. 제 2 배선라인(152)은 제 2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 특히, 제 2 배선라인(152)은 반도체 구조물(120)의 외측면의 연장선보다 더 돌출되는 제 2 끝단부(152c)를 포함할 수 있다. 한편, 도면에서는 제 2 배선라인(152)이 일측 및 타측에 하나씩 배치된 것으로 도시되었으나, 실질적으로 이들은 서로 연결된 구성이다. 즉, 제 2 배선라인의 중앙에 홀이 형성되어, 단면도 상에서 서로 이격된 것으로 도시될 수 있다. 이는 제 2 전극의 경우에도 동일할 수 있다.
다시 말해서, 제 2 배선라인(152)의 일단부는 제 2 전극(142)과 연결될 수 있다. 그리고 제 2 배선라인(152)의 제 2 끝단부(152c)는 제 2 배선라인(152)의 일단부로부터 기판(170)의 테두리부 방향으로 연장될 수 있다. 또한, 제 2 끝단부(152c)는 후술할 제 2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제 2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 따라서, 제 2 배선라인(152) 은 반도체 구조물(120)의 측부에 배치된 제 2 패드(182)와 용이하게 연결될 수 있다.
즉, 도 1에 도시된 바와 같이, 제 2 배선라인(152)의 제 2 끝단부(152c)는 기판(170)의 테두리부를 향하여 반도체 구조물(120)의 테두리부보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중심부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 테두리부에 배치된 제 2 끝단부(152c)를 노출시킬 수 있다. 제 2 패드(182)는 채널층(130)을 관통하여 제 2 패드(182)와 전기적으로 연결될 수 있다. 따라서, 제 2 배선라인(152), 채널층(130) 및 제 2 패드(182)는 기판(170)의 테두리부에서 기판(170)의 두께 방향으로 서로 중첩될 수 있다.
제 1 절연층(161)은 채널층(130), 전극(141, 142) 및 제 2 배선라인(152)을 덮도록 배치될 수 있다. 따라서, 제 1 절연층(161)에 의하여 제 2 배선라인(152) 및 제 1 배선라인(151)이 서로 이격되어 전기적으로 절연될 수 있다. 또한, 제 1 절연층(161)은 반사층으로 작용할 수도 있다. 이러한 경우, 제 1 절연층(161)에 의하여 하부로 출사된 광이 상부로 반사되어 광 추출 효율이 향상될 수 있다. 한편, 제 1 절연층(161)은 제 1 배선라인(151)이 관통되는 홀을 포함할 수 있다.
제 1 배선라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제 1 전극(141) 상에 배치될 수 있다. 또한, 제 1 배선라인(151)은 제 1 전극(141)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 제 1 배선라인(151)은 제 1 관통부(151a), 제 1 연결부(151b) 및 제 1 끝단부(151c)를 포함할 수 있다. 제 1 배선라인(151)은 제 1 절연층(161)에 의해 제 2 배선라인(152)과 이격될 수 있다.
제 1 관통부(151a)는 활성층(123), 제 2 도전형 반도체층(122) 및 제 1 절연층(161)을 관통할 수 있다. 제 1 관통부(151a)의 일단은 제 1 전극(141)과 연결될 수 있다. 제 1 관통부(151a)는 제 1 전극(141)으로부터 기판(170)을 향하여 연장될 수 있다. 제 1 관통부(151a)의 타단은 제 1 연결부(151b)의 일단과 연결될 수 있다.
제 1 연결부(151b)는 그 일단으로부터 제 1 절연층(161)의 일면을 따라 연장될 수 있다. 제 1 관통부(151b)의 타단은 제 1 끝단부(151c)와 연결될 수 있다.
제 1 끝단부(151c)는 반도체 구조물(120)의 외측면의 연장선보다 더 돌출될 수 있다. 즉, 제 1 끝단부(151c)는 기판(170)의 테두리부 방향으로 연장될 수 있다. 따라서, 제 1 배선라인(151)은 반도체 구조물(120)의 측부에 배치된 제 1 패드(181)와 용이하게 연결될 수 있다.
즉, 도 1에 도시된 바와 같이, 제 1 배선라인(151)의 제 1 끝단부(151c)는 기판(170)의 테두리부를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제 1 배선라인(151), 채널층(130) 및 제 1 패드(181)는 기판(170)의 테두리부에서 기판(170)과 수직인 방향으로 서로 중첩될 수 있다.
제 2 절연층(162)은 기판(170)과 제 1 절연층(161) 사이에 배치될 수 있다. 제 2 절연층(162)은 제 1 절연층(161) 및 제 1 배선라인(151)의 하부를 덮도록 배치될 수 있다. 따라서, 제 2 절연층(162)에 의하여 제 1 배선라인(151)의 절연 및 보호가 이루어질 수 있다. 또한, 제 2 절연층(162)은 반사층으로 작용할 수도 있다. 이러한 경우, 제 2 절연층(162)에 의하여 하부로 출사된 광이 상부로 반사되어 광 추출 효율이 향상될 수 있다.
제 3 절연층(163)은 반도체 소자의 상부를 덮을 수 있다. 구체적으로, 제 3 절연층(163)은 반도체 구조물(120) 및 채널층(130)을 덮을 수 있다. 제 3 절연층(163)에 의하여 반도체 구조물(120)의 측면에서 노출된 제 1, 2 도전형 반도체층(121, 122) 및 활성층(123)이 패드(181, 182)와 전기적으로 절연될 수 있다. 또한, 제 3 절연층(163)의 상면은 제 1 도전형 반도체층(121)과 마찬가지로 요철 구조를 포함할 수 있다.
패드(181, 182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 패드(181, 182)는 반도체 구조물(120)의 측부 또는 기판(170)의 테두리부에서 반도체 구조물(120)을 감싸도록 배치될 수 있다.
패드(181, 182)는 제 1 패드(181) 및 제 2 패드(182)를 포함할 수 있다. 제 1 패드(181)는 제 1 배선라인(151) 및 제 1 전극(141)을 통해 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제 2 패드(182)는 제 2 배선라인(152) 및 제 2 전극(142)을 통해 제 2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제 1 패드(181)는 제 1 영역(181a) 및 제 2 영역(181b)을 포함할 수 있다. 제 1 영역(181a)은 일단이 제 1 끝단부(151c)와 연결될 수 있다. 그리고 제 1 영역(181a)은 제 1 절연층(161), 채널층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 영역(181b)은 제 3 절연층(163)으로부터 돌출되도록 배치될 수 있다. 제 1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제 1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 제 3 절연층(163)과 이격되어 배치될 수 있다.
제 2 패드(182)는 제 1 영역(182a) 및 제 2 영역(182b)을 포함할 수 있다. 제 2 영역(182a)은 일단이 제 2 끝단부(152c)와 연결될 수 있다. 그리고 제 1 영역(182a)은 채널층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 영역(182b)은 제 3 절연층(163)으로부터 돌출되도록 배치될 수 있다. 제 2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제 2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 제 3 절연층(163)과 이격되어 배치될 수 있다.
도 8a는 도 1의 Ⅱ 영역의 단면도이다. 도 8b는 도 1의 Ⅲ 영역의 단면도이다. 도 8c는 도 1의 제 1 배선라인 및 제 2 배선라인의 연결 구조를 도시한 평면도이다. 도 9a는 도 1의 제 1 배선라인을 구체적으로 도시한 것이다. 도 9b는 도 1의 제 2 배선라인을 구체적으로 도시한 것이다.
도 1, 및 도 8a 내지 도 9b를 참조하면, 본 발명에 따른 반도체 소자(100)는 하나의 기판(170)에 복수의 반도체 소자(100A)가 배치될 수 있다. 구체적으로, 하나의 기판(170) 상에 복수의 반도체 구조물(120, 도 1 참조), 복수의 배선라인(151-n, 152-n), 복수의 패드(181-n, 182-n)가 포함될 수 있다. 즉, 도 1에서는 설명의 편의를 위하여 반도체 구조물(120), 제 1, 2 배선라인(151, 152) 및 제 1, 2 패드(181, 182)가 하나씩 도시되었으나, 실질적으로 이들 구성은 복수 개로 구비될 수 있다.
구체적으로, 기판(170) 상에 복수의 반도체 구조물(120)이 이격되어 배치되고, 그 둘레로 복수의 패드(181-n, 182-n)가 배치될 수 있다. 그리고 반도체 구조물(120)과 기판(170)의 사이 및 패드(181-n, 182-n)와 기판(170)의 사이에는 복수의 배선라인(151-n, 152-n)이 형성되어 반도체 구조물(120)과 패드(181-n, 182-n)를 전기적으로 연결할 수 있다. 반도체 구조물(120)과 패드(181-n, 182-n)의 접속은 도 7(도 1의 Ⅰ 라인의 단면도)에 도시된 것과 유사하게 이루어질 수 있다. 한편, 도 1에서는 기판(170)의 상하부에 제 1 패드(181-n)가 배치되고, 좌우에 제 2 패드(182-n)가 배치되도록 도시되었다. 그러나, 경우에 따라 패드(181-n, 182-n) 및 배선라인(151-n, 152-n)의 위치 및 배치 구조는 변경될 수 있다. 또한, 반도체 구조물(120), 배선라인(151-n, 152-n) 및 패드(181-n, 182-n)의 개수 또한 경우에 따라 변경될 수 있다.
구체적으로, 도 8a 내지 도 8c를 참조하면, 제 1 끝단부(151c) 및 제 2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 각각의 끝단부(151c, 152c)는 패드(181-n, 182-n)와 전기적으로 연결될 수 있다.
한편, 제 1 배선라인(151-n) 및 제 2 배선라인(152-n)은 복수의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 그 측부로 도 1과 같이 많은 반도체 구조물(120)이 배치될 수 있다.
구체적으로, 제 1 배선라인(151-n) 중 제 1 연결부(151b)는 기판(170)과 복수의 반도체 구조물(120)의 사이에서 제 1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제 1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수의 반도체 구조물(120)과 하나의 제 1 연결부(151b)를 전기적으로 연결할 수 있다.
한편, 제 1 배선라인(151-n)은 하나의 반도체 구조물(120)의 하부로 2개씩 배치될 수 있다. 이에 대해서는 후술하도록 한다.
또한, 하나의 제 2 배선라인(152-n)은 기판(170)과 복수의 반도체 구조물(120) 사이에서 복수의 제 2 전극(142)의 일면을 따라 배치될 수 있다. 도 8b에서는 제 2 배선라인(152-n)이 제 1 배선라인(151-n)을 기준으로 이격된 것으로 도시되었으나, 이는 제 2 배선라인(152-n)에 형성된 홀(H4)을 의미할 수 있다. 즉, 도 8c를 참조하면, 제 2 배선라인(152-n)은 반도체 구조물(120)과 제 1 배선라인(151-n)의 연결을 위하여 일부 영역에 홀(H4)이 형성될 수 있다. 다시 말해서, 도 8b의 단면도 상에서는 제 2 배선라인(152-n)이 이격된 것으로 도시되었으나, 실질적으로는 도 8c와 같이 하나의 제 2 배선라인(152-n)을 의미할 수 있다.
복수의 제 1 배선라인(151-n, n≥1)은 기판(170)의 둘레부 중 제 1, 2 영역(170a, 170b)을 따라 배치될 수 있다. 이 때, 하나의 제 1-n 배선라인(151-n)은 4개의 반도체 소자(100A)과 전기적으로 연결될 수 있다. 제 1-n 배선라인(151-n)은 제 1, 2 영역(170a, 170b) 모두 각각 32개씩 배치될 수 있다. 즉, 하나의 반도체 소자(100A)의 하부로 2개의 제 1-n 배선라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제 1-n 배선라인(151-n)에 연결된 반도체 소자(100A)의 개수 및 하나의 반도체 소자(100A)의 하부에 배치된 제 1-n 배선라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 제 1 영역(170a)에 배치된 제 1-n 배선라인(151-n)을 좌측으로부터 순서대로 제 1-1 배선라인(151-1), 제 1-2 배선라인(151-2), 및 제 1-32 배선라인(151-32)으로 정의하도록 한다.
특히, 도 9a를 함께 참조하면, 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수)은 B 영역까지 연장되어 배치되고, 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수)은 A 영역까지 연장되어 배치될 수 있다. 즉, 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수)은 B 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다. 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수)은 A 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
예를 들어, 제 1-1 배선라인(151-1)은 B 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 1-3 배선라인(151-3)은 B 영역의 좌측 두번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-31 배선라인(151-31)까지 동일하게 적용될 수 있다.
한편, 제 1-n 배선라인(151-n, n은 홀수)은 A 영역에 배치된 반도체 소자(100A)의 하부에도 배치될 수 있다. 그러나, 별도의 구성 등을 통해 제 1-n 배선라인(151-n, n은 홀수)은 A 영역의 반도체 소자(100A)와는 전기적으로 절연될 수 있다. 예를 들어, A 영역의 반도체 소자(100A)와 제 1-n 배선라인(151-n, n은 홀수)이 중첩되는 영역에서는 배선라인의 관통부(151a, 도 1)가 형성되지 않을 수 있다(도 10b 및 도 10c 참조). 따라서, 배선라인과 반도체 소자(100A)는 전기적으로 절연될 수 있다.
제 1-2 배선라인(151-2)은 A 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 1-4 배선라인(151-4)은 A 영역의 좌측 두번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-32 배선라인(151-32)까지 동일하게 적용될 수 있다.
한편, 이는 제 2 영역(170b)에서도 유사하게 적용될 수 있다. 즉, 각각의 제 1-n 배선라인(151-n)들은 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 또한, 홀수 라인에 배치된 제 1-n 배선라인(151-n, n은 홀수)은 C 영역의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 더불어, 짝수 라인에 배치된 제 1-n 배선라인(151-n, n은 짝수)은 D 영역의 반도체 소자(100A)과 전기적으로 연결될 수 있다.
복수의 제 2 배선라인(152-n, n≥1)은 기판(170)의 둘레부 중 제 3, 4 영역(170c, 170d)을 따라 배치될 수 있다. 이 때, 하나의 제 2-n 배선라인(152-n)은 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 제 2-n 배선라인(152-n)은 제 3, 4 영역(170c, 170d) 모두 각각 16개씩 배치될 수 있다. 즉, 제 1-n 배선라인(151-n)과는 다르게, 하나의 반도체 소자(100A)의 하부로 1개의 제 2-n 배선라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제 2-n 배선라인(152-n)에 연결된 반도체 소자(100A)의 개수 및 하나의 반도체 소자(100A)의 하부에 배치된 제 2-n 배선라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 제 3 영역(170c)에 배치된 제 2 배선라인(152-n)을 상부로부터 순서대로 제 2-1 배선라인(152-1), 제 2-2 배선라인(152-2), …, 제 2-16 배선라인(152-16)으로 정의하도록 한다.
특히, 도 9b를 함께 참조하면, 제 2-1 배선라인(152-1)은 E 영역의 상부 첫번째 줄에 배치된 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 또한, 제 2-2 배선라인(152-2)은 E 영역의 상부 두번째 줄에 배치된 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 2-16 배선라인(152-16)까지 동일하게 적용될 수 있다.
한편, 이는 제 4 영역(170d)에서도 유사하게 적용될 수 있다. 즉, 각각의 제 2-n 배선라인(152-n)들은 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 즉, 하나의 제 2-n 배선라인(152-n)은 상부로부터 차례대로 F 영역의 각 라인의 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다.
이처럼, 제 1-n 배선라인(151-n)은 좌측으로부터 순서대로 B 영역과 A 영역(또는 C 영역과 D 영역)을 번갈아가며 하나당 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 여기서, 제 1-n 배선라인(151-n)은 반도체 소자(100A)의 제 1 도전형 반도체층(121, 도 1)과 전기적으로 연결될 수 있다.
또한, 제 2-n 배선라인(152-n)은 상부로부터 순서대로 E 영역(또는 F 영역)의 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 여기서, 제 2-n 배선라인(152-n)은 반도체 소자(100A)의 제 2 도전형 반도체층(122, 도 1)과 전기적으로 연결될 수 있다.
복수의 제 1 패드(181-n, n≥1)는 기판(170)의 둘레부 중 제 1, 2 영역(170a, 170b)을 따라 배치될 수 있다. 이 때, 제 1-n 패드(181-n)는 제 1 배선라인(151-n) 상에 하나씩 배치될 수 있다. 즉, 제 1-n 패드(181-n)는 제 1, 2 영역(170a, 170b) 모두 각각 32개씩 배치될 수 있다. 또한, 하나의 제 1-n 패드(181-n)는 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
구체적으로, 제 1-n 패드(181-n)는 제 1 영역(170a)에 2개의 라인으로 배치될 수 있다. 즉, 제 1-n 패드(181-n)는 제 1 영역(170a)의 상부와 하부에 각각 16개씩 총 32개로 배치될 수 있다. 이하에서는, 설명의 편의를 위하여 하부 라인에 배치된 제 1-n 패드(181-n)의 n을 홀수로, 상부 라인에 배치된 제 1-n 패드(181-n)의 n을 짝수로 정의하도록 한다.
즉, 제 1 영역(170a)의 하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 좌측으로부터 순서대로 제 1-1 패드(181-1), 제 1-3 패드(181-3), …, 제 1-31 패드(181-31)로 정의할 수 있다. 제 1 영역(170a)의 상부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 좌측으로부터 순서대로 제 1-2 패드(181-2), 제 1-4 패드(181-4), …, 제 1-32 패드(181-32)로 정의할 수 있다.
하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수) 상에 배치될 수 있다. 예를 들어, 도 8a를 함께 참조하면, 제 1-1 패드(181-1)는 제 1-1 배선라인(151-1)과 전기적으로 연결될 수 있다. 따라서, 제 1-1 패드(181-1)는 B 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-31패드(181-31)까지 동일하게 적용될 수 있다. 즉, 하부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 B 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
상부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수) 상에 배치될 수 있다. 예를 들어, 제 1-2 패드(181-2)는 제 1-2 배선라인(151-2)과 전기적으로 연결될 수 있다. 따라서, 제 1-2 패드(181-2)는 A 영역의 좌측 첫번째 줄에 배치된 4개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 1-32 패드(181-32)까지 동일하게 적용될 수 있다. 즉, 상부 라인에 배치된 제 1-n 패드(181-n n은 짝수)는 A 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
한편, 이는 제 2 영역(170b)에서도 유사하게 적용될 수 있다. 즉, 상부 라인에 배치된 제 1-n 패드(181-n, n은 홀수)는 홀수 라인의 제 1-n 배선라인(151-n, n은 홀수) 상에 배치될 수 있다. 또한, 제 1-n 패드(181-n, n은 홀수)는 C 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다. 하부 라인에 배치된 제 1-n 패드(181-n, n은 짝수)는 짝수 라인의 제 1-n 배선라인(151-n, n은 짝수) 상에 배치될 수 있다. 또한, 제 1-n 패드(181-n, n은 짝수)는 D 영역에 배치된 반도체 소자(100A)와 전기적으로 연결될 수 있다.
복수의 제 2 패드(182-n, n≥1)는 기판(170)의 둘레부 중 제 3, 4 영역(170c, 170d)을 따라 배치될 수 있다. 이 때, 제 2-n 패드(182-n)는 제 2-n 배선라인(152-n) 상에 하나씩 배치될 수 있다. 즉, 제 2-n 패드(182-n)는 제 3, 4 영역(170c, 170d) 모두 각각 16개씩 배치될 수 있다. 또한, 하나의 제 2-n 패드(182-n)는 8개의 반도체 소자(100A)와 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
제 3 영역(170c)에 배치된 제 2-n 패드(182-n)는 상부로부터 순서대로 제 2-1 패드(182-1), 제 2-2 패드(182-2), …, 제 2-16 패드(182-16)로 정의할 수 있다. 여기서, 제 2-1 패드(182-1)는 제 2-1 배선라인(152-1) 상에 배치될 수 있다. 따라서, 제 2-1 패드(182-1)는 E 영역의 상부 첫번째 줄에 배치된 8개이 반도체 소자(100A)와 전기적으로 연결될 수 있다. 이는 제 2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 제 4 영역(170d)에서도 유사하게 적용될 수 있다.
파장변환층(190)은 복수의 반도체 소자(100A)를 덮도록 배치될 수 있다. 즉, 파장변환층(190) 및 복수의 반도체 소자(100A)는 발광부를 형성할 수 있다. 파장변환층(190)은 복수의 반도체 소자(100A)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 파장변환층(190)은 백색 광을 형성할 수 있다.
상술한 바와 같이, 복수의 패드(181-n, 182-n)는 기판(170)의 테두리부를 따라 배치될 수 있다. 또한, 복수의 반도체 소자(100A)는 복수의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수의 패드(181-n, 182-n)는 복수의 반도체 소자(100A)를 둘러싸도록 배치될 수 있다. 더불어, 복수의 배선라인(151-n, 152-n)은 제 1, 2 도전형 반도체층(121, 122) 또는 제 1, 2 전극(141, 142)으로부터 기판의 테두리부로 연장되어 복수의 패드(181-n, 182-n)와 연결될 수 있다.복수의 반도체 소자(100A)은 개별적으로 형성된 것이 아닌, 제 1, 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다. 한편, 반도체 소자(100)의 제조 공정에 대해서는 후에 보다 상세히 설명하도록 한다.
즉, 차량용 헤드 램프에 적용하기 위하여 개별 칩들을 후술할 패키지 기판에 실장할 경우, 각각의 칩을 지지 기판에 배치하고, 복수의 지지 기판을 패키지 기판에 각각 실장함으로써 공정이 복잡해질 수 있다. 또한, 칩과 지지 기판을 연결하기 위한 패드 및 와이어가 필요하고, 지지 기판과 패키지 기판을 연결하기 위한 패드 및 와이어가 필요함으로써, 칩의 실장에 필요한 면적이 커져 공간 효율이 떨어질 수 있다.
또한, 하나의 광원처럼 보이기 위하여 칩 간격을 최소화하여야 하는데, 쇼트 등의 발생으로 패키지의 소형화가 어려울 수 있다. 더불어, 칩이 실장된 지지 기판과 패키지 기판을 접합하기 위한 솔더의 증가 및 칩의 방열 경로 증가로 인하여 열 저항이 증가될 수 있다.
그러나, 본 발명에서는 복수의 칩들을 한번에 형성하여 하나의 세라믹 기판(지지 기판)과 접합할 수 있다. 그리고 한번에 세라믹 기판만을 패키지 기판에 실장할 수 있다. 따라서, 공정이 간소화되고 공정 시간이 단축될 수 있다. 또한, 개별 칩마다 필요했던 지지 기판 및 와이어 본딩이 생략됨으로써 공간 효율이 향상될 수 있다. 더불어, 개별 지지 기판과 솔더가 생략됨으로써 열저항이 최소화될 수 있다. 또한, 형광체의 두께를 조절하여 콘트라스트를 개선할 수 있다.
또한, 본 발명은 하나의 배선라인 및 패드가 복수의 칩과 연결되고, 배선라인이 칩과 기판 사이에 배치됨으로써 공간 절약이 가능하여 발광 영역이 확대될 수 있다. 이 때, 반도체 구조물의 하부에 배선라인을 형성하므로 여러 회로의 구성이 가능하여 설계의 자유도가 향상될 수 있다.
도 9c는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 9c를 참조하면, 본 발명의 실시예에 따른 반도체 소자 패키지(200)는 패키지 기판(210), 솔더(220), 패드(231, 232), 와이어(241, 242) 및 반도체 소자 패키지(100)를 포함할 수 있다.
반도체 소자(100)는 앞서 설명한 것과 동일한 구조를 가질 수 있다. 도 5에서는 설명의 편의를 위하여 도 1과 동일하게 반도체 소자를 도시하였으나, 실제로 반도체 소자(100)는 도 1에 도시된 것과 같이 복수의 반도체 소자(100A), 복수의 제 1 패드(181) 및 복수의 제 2 패드(182)로 구성될 수 있다.
복수의 반도체 소자를 포함하는 반도체 소자(100)는 기판(170, 도 1, 2)에 의하여 패키지 기판(210) 상에 실장될 수 있다. 즉, 개별 소자가 지지 기판 상에 배치되어 패키지 기판(210)에 각각 실장되는 것이 아닌, 복수의 반도체 소자가 하나의 기판(170)에 의하여 한번에 실장될 수 있다. 따라서, 개별 소자의 실장을 위한 지지 기판, 패드, 와이어 및 솔더가 생략되어 본딩 계면 및 방열 경로가 감소함으로써 열저항이 최소화될 수 있다.
특히, 개별 소자와 지지 기판 사이의 와이어 본딩 및 지지 기판과 패키지 기판 사이의 본딩이 생략될 수 있다. 따라서, 실장에 필요한 공간이 절약될 수 있고, 발광 영역의 확대 및 공정성이 개선될 수 있다.
패키지 기판(210)에는 반도체 소자(100)가 실장될 수 있다. 패키지 기판(210)은 다수의 회로 패턴을 포함할 수 있다. 따라서, 반도체 소자(100)의 다수의 반도체 구조물(120)의 구동을 제어할 수 있다.
솔더(220)는 패키지 기판(210)과 반도체 소자(100) 사이에 배치될 수 있다. 즉, 솔더(220)에 의하여 반도체 소자(100)가 패키지 기판(210) 상에 안정적으로 배치될 수 있다.
패드(231, 232)는 제 1 패드(231) 및 제 2 패드(232)를 포함할 수 있다. 제 1, 2 패드(231, 232)는 패키지 기판(210)의 회로 패턴과 연결될 수 있다.
와이어(241, 242)는 제 1 와이어(241) 및 제 2 와이어(242)를 포함할 수 있다. 제 1 와이어(241)는 패키지 기판(210)의 제 1 패드(231)와 반도체 소자(100)의 제 1 패드를 전기적으로 연결할 수 있다. 제 2 와이어(242)는 패키지 기판(210)의 제 2 패드(232)와 반도체 소자(100)의 제 2 패드를 전기적으로 연결할 수 있다.
한편, 패키지 기판(210)의 제 1, 2 패드(231, 232) 및 제 1, 2 와이어(241, 242)는 반도체 소자(100)의 제 1, 2 패드와 마찬가지로 복수로 구비될 수 있다. 예를 들어, 반도체 소자(100)의 제 1 패드(또는 제 2 패드)는 복수의 반도체 구조물과 연결될 수 있다. 그리고 반도체 소자(100)의 제 1 패드(또는 제 2 패드)는 제 1 와이어(241, 또는 제 2 와이어(242))에 의하여 패키지 기판(210)의 제 1 패드(231, (또는 제 2 패드(232))와 연결될 수 있다.
즉, 패키지 기판(210)의 하나의 패드는 복수의 반도체 구조물과 연결될 수 있다. 따라서, 패드(231, 232)가 하나의 반도체 구조물이 아닌 복수의 반도체 구조물고 연결됨으로써, 공간 절약 및 공정이 간소화될 수 있다.
도 10a 내지 도 10m은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 것이다.
도 10a를 참조하면, 기판(110)을 준비하고, 기판(110) 상에 반도체 구조물(120)을 형성하는 단계가 이루어질 수 있다. 즉, 기판(110) 상에 제 1 도전형 반도체층(121), 활성층(123) 및 제 2 도전형 반도체층(122)을 순차적으로 성장시킬 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
반도체 구조물(120)은 제 1 도전형 반도체층(121), 제 2 도전형 반도체층(122) 및 제 1 도전형 반도체층(121)과 제 2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 반도체 구조물(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
도 10b를 참조하면, 반도체 구조물(120)의 일부를 메사 식각하여 제 1 홀(H1)을 형성하는 단계가 이루어질 수 있다. 제 1 홀(H1)은 제 2 도전형 반도체층(122)으로부터 일정 깊이를 갖도록 형성될 수 있다. 제 1 홀(H1)은 제 1 도전형 반도체층(121)의 일부 영역까지 형성될 수 있다. 즉, 제 2 도전형 반도체층(122), 활성층(123) 및 제 1 도전형 반도체층(121)의 일부가 식각될 수 있다.
도 10c를 참조하면, 반도체 구조물(120) 상에 채널층(130)을 형성하는 단계가 이루어질 수 있다. 이 때, 채널층(130)은 반도체 구조물(120)의 일부 영역에만 형성될 수 있다. 즉, 채널층(130)은 제 1 도전형 반도체층(121) 및 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
구체적으로, 채널층(130)은 제 1 홀(H1)의 내면의 일부를 덮을 수 있다. 채널층(130)은 제 1 홀(H1) 및 제 1 홀(H1)과 인접한 제 2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 채널층(130)은 제 1 홀(H1) 내에서 또 다른 홀(H)을 통해 제 1 도전형 반도체층(121)의 일부를 노출시킬 수 있다. 제 1 홀(H1)에는 후술할 제 1 전극(141)이 배치될 수 있다.
채널층(130)은 제 2 홀(H2)을 통해 제 2 도전형 반도체층(122)의 일부를 노출시킬 수 있다. 즉, 제 2 홀(H2)은 제 2 도전형 반도체층(122) 중 채널층(130)이 형성되지 않은 영역일 수 있다. 제 2 홀(H2)에는 후술할 제 2 전극(142)이 배치될 수 있다.
한편, 홀(H, H2)은 제 2 도전형 반도체층(122) 상에 채널층(130)을 형성한 후, 일부 영역을 식각함으로써 형성될 수 있다. 또는, 홀(H, H2)이 형성될 영역을 마스크 등으로 덮은 후 제 2 도전형 반도체층(122)의 일부 영역에만 채널층(130)을 형성할 수도 있다. 그러나, 이것으로 홀(H, H2) 및 채널층(130)의 형성 방법을 한정하는 것은 아니다.
도 10d를 참조하면, 홀(H1, H2)에 전극(141, 142)을 배치하는 단계가 이루어질 수 있다. 이 때, 전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 홀(H1)에 배치될 수 있다. 구체적으로, 제 1 전극(141)은 제 1 홀(H1)의 채널층(130)을 관통하여 또 다른 홀(H)에 배치될 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제 2 전극(142)은 제 2 홀(H2)에 배치될 수 있다. 제 2 전극(142)은 제 2 홀(H2)을 통해 노출된 제 2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제 2 전극(142)이 서로 이격되어 2개로 구비된 것으로 도시되었으나, 실질적으로 이들은 연결될 수 있다. 즉, 제 2 전극(142) 내부에 홀이 형성됨으로써, 단면도로 볼 때 2개의 제 2 전극이 서로 이격된 것으로 도시된 것일 수 있다.
도 10e를 참조하면, 제 2 전극(142) 상에 제 2 배선라인(152)을 배치하는 단계가 이루어질 수 있다. 제 2 배선라인(152)은 기판(110)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제 2 배선라인(152)의 끝단부는 후술할 패드와 용이하게 접속될 수 있다.
특히, 제 2 배선라인(152)은 기판(110)의 단부에 배치된 채널층(130)의 상부까지 연장되는 제 2 끝단부(152c)를 포함할 수 있다. 즉, 제 2 끝단부(152c)은 기판(110)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제 2 끝단부(152c)에 의하여 제 2 배선라인(152)과 패드가 전기적으로 연결될 수 있다.
도 10f를 참조하면, 채널층(130), 전극(141, 142) 및 제 2 배선라인(152)을 덮도록 제 1 절연층(161)을 배치하는 단계가 이루어질 수 있다. 제 1 절연층(161)에 의하여 제 2 배선라인(152) 및 후술할 제 1 배선라인(151)이 전기적으로 절연될 수 있다.
도 10g를 참조하면, 제 1 절연층(161)을 관통하도록 제 1 배선라인(151)을 형성하고, 제 2 절연층(162)을 배치하는 단계가 이루어질 수 있다. 여기서, 제 1 배선라인(151)은 제 1 관통부(151a), 제 1 연결부(151b) 및 제 1 끝단부(151c) 포함할 수 있다.
제 1 관통부(151a)는 제 1 전극(141)으로부터 제 1 절연층(161)의 일면을 향하여 연장될 수 있다. 제 1 연결부(151b)는 제 1 관통부(151a)로부터 절곡되어 제 1 절연층(161)의 일면을 따라 연장될 수 있다. 제 1 끝단부(151c)는 기판(110)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제 1 배선라인(151)의 제 1 끝단부(151c)는 후술할 패드와 용이하게 접속될 수 있다.
즉, 제 1 관통부(151a)는 제 1 절연층(161)을 관통하도록 배치되고, 제 1 연결부(151b)는 제 1 절연층(161)의 일면 상에 배치될 수 있다. 이 때, 제 1 절연층(161)의 일면으로부터 제 1 전극(141)을 향하여 홀이 형성되고, 홀 내부에 제 1 영역(151a)이 배치될 수 있다.
또한, 제 1 끝단부(151c)는 기판(110)의 단부에 배치된 채널층(130)의 상부까지 연장되도록 배치될 수 있다. 즉, 제 1 끝단부(151c)는 기판(110)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제 1 끝단부(151c)에 의하여 제 1 배선라인(151)과 패드가 전기적으로 연결될 수 있다.
제 1 배선라인(151)의 형성 이후, 제 1 절연층(161)과 제 1 배선라인(151)을 덮도록 제 2 절연층(162)이 배치될 수 있다. 제 2 절연층(162)에 의하여 제 1 배선라인(151)의 절연 및 보호가 이루어질 수 있다.
도 10h를 참조하면, 제 2 절연층(162) 상에 세라믹 기판(170)을 접합하는 단계가 이루어질 수 있다. 이 때, 세라믹 기판(170) 상에는 제 1 접합층(171a)이 배치되고, 제 2 절연층(162) 상에는 제 2 접합층(171b)이 배치될 수 있다. 즉, 제 1, 2 접합층(171a, 171b)의 접합에 의하여 제 2 절연층(162)과 세라믹 기판(170)이 접합될 수 있다.
도 10i를 참조하면, 반도체 구조물(120)로부터 기판(110)을 분리하는 단계가 이루어질 수 있다. 이 때, 기판(110)은 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off; LLO)에 의하여 제거될 수 있다. 구체적으로, 기판(110)을 향하여 기판이 가진 에너지 밴드 갭 이상의 광을 조사하면, 기판(110)이 에너지를 흡수하여 분해될 수 있다. 즉, 기판(110)이 포함하는 물질의 기체 분자가 생성되어 기판(110)과 반도체 구조물(120)의 분리가 이루어질 수 있다.
한편, 기판(110)의 분리 시, 세라믹 기판(170)에 의하여 반도체 구조물(120)이 지지될 수 있다. 또한, 세라믹 기판(170)에 의하여 레이저 리프트 오프 공정에서 발생되는 열을 효과적으로 방출할 수 있다.
도 10j를 참조하면, 반도체 구조물(120)의 측부 둘레가 식각될 수 있다. 구체적으로, 기판(170)의 테두리부와 대응되는 반도체 구조물(120)의 테두리부를 식각할 수 있다.
이 때, 식각은 엔드 포인트 디텍팅 방법에 의해 채널층(130)을 이루는 물질이 감지되면 식각을 멈추도록 이루어질 수 있다. 또한, 노출된 채널층(130)의 하부에는 제 1, 2 배선라인(151, 152)이 배치될 수 있다. 즉, 식각된 영역(S)의 하부에 채널층(130) 및 배선라인(151, 152)의 끝단부(151c, 152c)가 배치되도록 식각 위치를 조절할 수 있다.
채널층(130)에 의하여 반도체 구조물(120)의 식각 시 채널층(130) 하부에 위치한 구성들을 보호하여 제조 공정상 발생할 수 있는 손상을 최소화할 수 있다. 또한, 후술할 제 1, 2 패드(181, 182)가 식각된 영역(S)의 하부에 배치된 제 1, 2 끝단부(151c, 152c)와 용이하게 연결될 수 있다.
도 10j의 단계는, 세라믹 기판(170, 이후 '기판'으로 기재)을 하부에 위치시킴으로써 이루어질 수 있다. 즉, 기판(170)에 의하여 반도체 소자가 지지됨으로써 후술할 공정들이 원활하게 이루어질 수 있다.
한편, 도면에서는 반도체 구조물(120)이 하나로 배치된 것으로 도시되었으나, 실질적으로 반도체 구조물(120)은 복수개로 구비될 수 있다(도 1 내지 도 9b 참조). 즉, 도 10j의 단계에서는 반도체 구조물(120)의 측부의 식각과 더불어 아이솔레이션(isolation) 공정이 이루어질 수 있다. 따라서, 비교적 큰 규모의 하나의 반도체 구조물(120)이 칩 단위의 복수의 반도체 구조물로 아이솔레이션될 수 있다. 이 때, 복수의 반도체 구조물은 소정 간격 이격되어 배치될 수 있다. 더불어, 도면에서는 하나의 제 1, 2 도전형 반도체층(121, 122)과 전기적으로 연결된 하나의 제 1, 2 배선라인(151, 152)만이 도시되었으나, 실질적으로 제 1, 2 배선라인(151, 152)은 복수로 구비될 수 있다. 또한, 각각의 제 1, 2 배선라인(151, 152)은 복수의 반도체 구조물(120)과 전기적으로 연결될 수도 있다. 즉, 도 10e 및 도 10g에서는 제 1, 2 배선라인(151, 152)이 하나씩 형성된 것으로 도시되었으나, 실제로는 복수의 칩 단위의 반도체 구조물과 연결되는 복수개의 제 1, 2 배선라인(151, 152)이 구비될 수 있다.
도 10k를 참조하면, 반도체 구조물(120)에 요철 구조(T)를 형성하는 단계가 이루어질 수 있다. 구체적으로, 제 1 도전형 반도체층(121) 상에 요철 구조(T)를 형성할 수 있다. 요철 구조(T)에 의하여 반도체 소자(100)의 광 추출 효율을 향상시킬 수 있다.
도 10l를 참조하면, 반도체 구조물(120) 및 노출된 채널층(130) 상에 제 3 절연층(163)을 배치하고, 배선라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H3-1, H3-2)을 형성하는 단계가 이루어질 수 있다. 이 때, 홀(H3-1, H3-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.
즉, 제 3 절연층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 제 3 절연층(163) 역시 요철 구조를 포함할 수 있다.
또한, 제 1 끝단부(151c)가 노출되도록 제 3-1 홀(H3-1)을 형성하고, 제 2 끝단부(152c)가 노출되도록 제 3-2 홀(H3-2)을 형성할 수 있다. 즉, 제 3-1 홀(H3-1)은 제 3 절연층(163)으로부터 채널층(130) 및 제 1 절연층(161)을 식각함으로써 형성될 수 있다. 제 3-2 홀(H3-2)은 제 3 절연층(163)으로부터 채널층(130)을 식각함으로써 형성될 수 있다.
도 10m을 참조하면, 반도체 구조물(120)이 식각된 영역에 패드(181, 182)를 배치하는 단계가 이루어질 수 있다. 이 때, 각각의 패드(181, 182)는 제 1 영역(181a, 182a) 및 제 2 영역(181b, 182b)을 포함할 수 있다.
구체적으로, 제 1 영역(181a, 182a)은 각각 제 3-1, 3-2 홀(H3-1, H3-2)에 배치될 수 있다. 즉, 제 2 영역(181b, 182b)은 제 3-1, 3-2 홀(H3-1, H3-2)에 배치된 제 1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다.
제 1 패드(181)의 제 1 영역(181a)은 제 1 배선라인(151)의 제 1 끝단부(151c)와 전기적으로 연결될 수 있다. 제 1 영역(181a)은 제 1 절연층(161), 채널층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 1 패드(181)의 제 2 영역(181b)은 제 3 절연층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
제 2 패드(182)의 제 1 영역(182a)은 제 2 배선라인(152)의 제 2 끝단부(152c)와 전기적으로 연결될 수 있다. 제 1 영역(182a)은 채널층(130) 및 제 3 절연층(163)을 관통할 수 있다. 제 2 패드(182)의 제 2 영역(182b)은 제 3 절연층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
한편, 도면에서는 제 1, 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 배선라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다(도 1 참조). 또한, 반도체 구조물 상에는 파장 변환층을 더 형성할 수 있다.
이와 같이 하여, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 배선라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 패드(181, 182)와 배선라인의 연결이 용이하게 이루어질 수 있다.
즉, 하나의 기판(170)에 복수의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수의 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 패드(181, 182)는 복수의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 배선라인(151, 152)이 형성될 수 있다.
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 기판;
    상기 기판의 중심부에 배치되는 복수의 반도체 구조물;
    상기 기판의 제1 테두리부와 제2 테두리부에 각각 배치되는 제1 패드 및 제2 패드;
    상기 복수의 반도체 구조물 중 적어도 하나와 상기 제1 패드를 전기적으로 연결하는 제1 배선라인;
    상기 복수의 반도체 구조물 중 적어도 하나와 상기 제2 패드를 전기적으로 연결하는 제2 배선라인; 및
    파장 변환 입자를 포함하고, 상기 복수의 반도체 구조물 상에 배치되는 파장 변환층을 포함하며,
    상기 파장 변환층의 두께는 상기 반도체 구조물의 두께보다 두껍고,
    상기 복수의 반도체 구조물은 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 포함하며,
    상기 복수의 반도체 구조물은 제1 방향 및 제2 방향으로 이격 배치되고,
    상기 제1 방향과 제2 방향은 서로 교차하고,
    상기 파장 변환층의 두께는 1㎛ 내지 40㎛이고,
    상기 파장 변환 입자의 평균 직경은 1㎛ 내지 20㎛이며,
    상기 제1 패드, 상기 채널층 및 상기 제1 배선라인의 제1 끝단부는 상기 기판의 제1 테두리부에서 기판과 수직인 방향으로 중첩되고,
    상기 제 2패드, 상기 채널층 및 상기 제2 배선라인의 제2 끝단부는 상기 기판의 제2 테두리부에서 기판과 수직 방향으로 중첩되는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 복수 개의 반도체 구조물은 상기 제1 방향의 폭과 상기 복수 개의 반도체 구조물 사이의 이격 거리의 비는 1:8 내지 6:1이고,
    상기 파장변환층의 두께는 10㎛ 내지 30㎛인 반도체 소자.
  3. 제 1 항에 있어서,
    상기 복수의 반도체 구조물은 상기 제1 배선라인과 상기 제2 배선라인 사이에 배치되는 제1 절연층을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 배선라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 제1 테두리부로 연장되는 제1 끝단부를 포함하고,
    상기 제2 배선라인은, 상기 기판의 제2 테두리부로 연장되는 제2 끝단부를 포함하며,
    상기 제1 패드는, 상기 제1 절연층을 관통하여 상기 제1 끝단부와 전기적으로 연결되는 제1 영역; 및 상기 제1 영역으로부터 연장되어 상기 기판의 제1 테두리부 상에 돌출되는 제2 영역을 포함하고,
    상기 제1 끝단부 및 제2 끝단부는 상기 기판의 제1 테두리부와 제2 테두리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치되고,
    상기 반도체 구조물은 상기 제2 도전형 반도체층으로부터 상기 제1 도전형 반도체층을 향하여 일정 깊이를 갖는 홀을 더 포함하고,
    상기 홀은 상기 기판과 마주보도록 배치되는 반도체 소자.
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