KR102514187B1 - 표시 장치 - Google Patents

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KR102514187B1
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강기만
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시 예는 기판; 상기 기판 상에 매트릭스 타입으로 배치된 복수 개의 반도체 구조물; 상기 반도체 구조물과 전기적으로 연결되고 열로 배치된 복수 개의 제1 배선 전극; 및 상기 반도체 구조물과 전기적으로 연결되고 행으로 배치된 복수 개의 제2 배선 전극;을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하는 표시 장치를 개시한다.

Description

표시 장치{DISPLAY DEVICE}
실시 예는 표시 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 라이트의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 라이트에 대한 관심이 높아지고 있는 추세이다.
이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 쇼트 등의 문제가 발생할 수 있다. 또한, 개별 칩을 와이어 본딩 등에 의하여 기판에 실장하기 때문에, 이를 위한 공간의 필요로 개별 칩 및 패키지의 크기를 소형화하기 어렵다는 문제가 있다.
또한, 광속이 저하되는 문제가 존재한다.
실시 예는 구동이 용이한 표시 장치를 제공한다.
또한, 저항이 감소된 표시 장치를 제공한다.
또한, 전류 스프레딩이 균일한 표시 장치를 제공한다.
또한, 광속이 개선된 표시 장치를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 표시 장치는 기판; 상기 기판 상에 매트릭스 타입으로 배치된 복수 개의 반도체 구조물; 상기 반도체 구조물과 전기적으로 연결되고 열로 배치된 복수 개의 제1 배선 전극; 및 상기 반도체 구조물과 전기적으로 연결되고 행으로 배치된 복수 개의 제2 배선 전극;을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함한다.
상기 복수 개의 제1 배선 라인은 상기 제1 방향으로 연장된 길이가 길수록 상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적도 클 수 있다.
상기 반도체 구조물은, 제1 도전형 반도체층; 데2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함하고, 상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고, 상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.
상기 제1 끝단부 및 제2 끝단부는 상기 기판의 가장자리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치될 수 있다.
상기 반도체 구조물의 제2 방향으로 최대 폭은 상기 반도체 구조물과 제2 방향으로 중첩된 제1 배선 라인의 제2 방향으로 최대 폭과 폭의 비가 1:0.7 내지 1:0.9일 수 있다.
상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함할 수 있다.
상기 제1 전극은 상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되고, 상기 제2 전극은 상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치될 수 있다.
상기 반도체 소자 패키지는,
상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함할 수 있다.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고, 상기 복수 개의 반도체 소자는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.
상기 입력 데이터는 주기가 한 프레임이고, 그룹 스캔 라인은 상기 주기 동안 각 스캔 라인에 분할하여 제2 제어 신호를 제공하고, 상기 그룹 스캔 라인은 하나의 데이터 라인에 연결된 반도체 구조물의 개수와 동일한 개수의 스캔 라인을 포함할 수 있다.
상기 컨트롤러는,
상기 반도체 구조물 전체 온 또는 오프이면 시분할 개수를 1개로 결정할 수 있다.
상기 컨트롤러는, 상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있다면 시분할 개수를 1개로 결정할 수 있다.
상기 컨트롤러는,
상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없다면 시분할 개수를 2개로 결정할 수 있다.
실시 예에 따르면, 구동이 용이한 표시 장치를 구현할 수 있다.
또한, 저항이 감소된 표시 장치를 제작할 수 있다.
또한, 전류 스프레딩이 균일한 표시 장치를 제작할 수 있다.\
또한, 광속이 개선된 표시 장치를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 개념도이고,
도 2는 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 4은 도 3에서 I의 단면도이고,
도 5는 도 3에서 제1 배선 라인을 도시한 도면이고,
도 6는 도 3에서 제2 배선 라인을 도시한 도면이고,
도 7는 도 2에서 F 영역의 확대도이고,
도 8a는 도 5에서 II'으로 절단된 단면도이고,
도 8b는 도 5에서 MM'으로 절단된 단면도이고,
도 9a는 도 5에서 JJ'으로 절단된 단면도이고,
도 9b는 도 5에서 NN'으로 절단된 단면도이고,
도 10a는 도 5에서 KK'으로 절단된 단면도이고,
도 10b는 도 5에서 OO'으로 절단된 단면도이고,
도 11a는 도 5에서 도 LL'으로 절단된 단면도이고,
도 11b는 도 5에서 PP'으로 절단된 단면도이고,
도 12 내지 도 14는 실시예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이고,
도 15는 실시예에 따른 표시 장치의 시분할 결정을 설명하는 도면이고,
도 16은 1시분할의 예를 도시한 도면이고,
도 17은 1시분할의 다른 예를 도시한 도면이고,
도 18은 2시분할의 예를 도시한 도면이고,
도 19는 실시예에 따른 표시 장치의 효과를 설명하는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 개념도이다.
도 1을 참조하면, 실시예에 따른 표시 장치(10)는 복수 개의 반도체 구조물(120)을 포함하는 반도체 소자 패키지(100), 복수 개의 데이터 라인(DL), 복수 개의 스캔 라인(SL), 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400)를 포함할 수 있다.
먼저, 반도체 소자 패키지(100)는 복수 개의 반도체 구조물을 포함할 수 있다. 여기서, 복수 개의 반도체 구조물(120)은 각각은 하나의 화소(PX)일 수 있다.
반도체 소자 패키지(100)에 대한 설명은 이하 도 2 내지 도 11b에서 자세히 설명한다.
복수 개의 데이터 라인(DL)은 복수 개의 반도체 구조물(120)과 연결된 제1 배선 라인과 전기적으로 연결될 수 있다. 복수 개의 데이터 라인(DL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 데이터 라인(DL)은 각각 2개의 반도체 구조물(120)과 연결된 제1 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 데이터 라인(DL)은 제1 배선 라인과 연결 방식이 상이할 수 있다. 예컨대, 4시분할로 구동하는 수동 매트릭스에서, 하나의 데이터 라인(DL)은 4개의 반도체 구조물(120)(화소)와 전기적으로 연결될 수 있다.
이하 도 1 내지 도 11에서 각 데이터 리인(DL)은 2개의 반도체 구조물(120)과 연결된 구조로 설명한다. 또한, 표시 장치(10)도 2시분할(시분할 개수가 2개인 경우) 구동을 기본으로 설명한다.
또한, 복수 개의 데이터 라인(DL)은 제1 구동부(200)로부터 제공되는 신호에 따라 반도체 구조물에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 데이터 라인(DL) 상에 배치되고, 제1 구동부(200)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제1 구동부(200)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)을 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
복수 개의 스캔 라인(SL)은 복수 개의 반도체 구조물(120)과 연결된 제2 배선 라인과 전기적으로 연결될 수 있다. 앞서 설명한 데이터 라인(DL)과 동일하게, 복수 개의 스캔 라인(SL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 스캔 라인(SL)은 각각 2개의 반도체 구조물(120)과 연결된 제2 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 스캔 라인(SL)은 제2 배선 라인과 연결 방식이 상이할 수 있다.
이하 도 1 내지 도 11에서 각 스캔 라인(SL)은 2개의 반도체 구조물(120)과 연결된 구조로 설명한다. 또한, 표시 장치(10)도 2시분할(시분할 개수가 2개인 경우) 구동을 기본으로 설명한다.
또한, 복수 개의 스캔 라인(SL)은 제2 구동부(300)로부터 제공되는 신호에 따라 반도체 구조물(120)에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 스캔 라인(SL) 상에 배치되고, 제2 구동부(300)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제2 구동부(300)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)을 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
구체적으로, 복수 개의 데이터 라인(DL)은 제1 배선 라인을 통해 반도체 구조물(120)의 제1 도전형 반도체층과 전기적으로 연결되고, 복수 개의 스캔 라인(SL)은 제2 배선 라인을 통해 제2 반도체 구조물(120)의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 상기 복수 개의 데이터 라인(DL)과 스캔 라인(SL)은 복수 개의 반도체 구조물(120)에 전류를 주입할 수 있으며, 복수 개의 반도체 구조물(120)은 발광할 수 있다.
즉, 실시예에 따른 표시 장치(10)는 제1 구동부(200)와 제2 구동부(300)를 통해 제1 데이터 라인(DL) 및 제2 데이터 라인(SL)로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)의 발광을 제어할 수 있다.
컨트롤러(400)는 제1 구동부(200)와 제2 구동부(300)로 제어 신호를 제공할 수 있다. 컨트롤러(400)는 한 프레임으로 입력된 영상 데이터에 대해 시분할 개수를 결정하고, 결정된 시분할 개수에 대응하는 제어 신호를 제1 구동부(200) 및 제2 구동부(300)로 제공할 수 있다. 이러한 구성에 의하여, 실시예에 따른 표시 장치(10)는 시분할 개수를 영상 데이터에 따라 변경할 수 있다. 이에 대해서는 이하 도 12 내지 도 18에서 자세히 설명한다.
도 2은 실시 예에 따른 반도체 소자 패키지의 단면도이다.
도 2을 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 기판(170), 접합층(171), 반도체 구조물(120), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 포함할 수 있다. 또한, 반도체 구조물(120)은 기판(170) 상에 배치될 수 있다.
여기서, 도 2은 설명의 편의를 위하여 제1 패드(181)와 제2 패드(182) 사이에 배치된 하나의 반도체 구조물(120)을 도시한 것으로 이하 설명한다. 그러나, 실질적으로는 도 3에 도시된 바와 같이 다수의 반도체 구조물(120, 도 2)이 기판(170) 상에 소정 간격으로 이격 배치되고, 제1 패드(181)와 제2 패드(182)는 기판(170)의 가장자리를 둘러싸도록 배치될 수 있다.
먼저, 기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 특히, 기판(170)에 의하여 반도체 소자 패키지(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)을 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 제1 전극(141) 및 제1 배선 라인(151)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
채널층(130)은 반도체 구조물(120) 하부 일부 영역 배치될 수 있다. 또한, 채널층(130)은 각 반도체 구조물(120) 하부의 가장자리를 둘러싸도록 배치될 수 있다. 그리고 채널층(130)은 제1 리세스(R1) 하에 일부 배치될 수도 있다. 또한, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1) 및 제1 리세스(R1)에 의해 노출된 활성층(123)의 측면, 제1 도전형 반도체층(121)의 일부 및 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 채널층(130)은 제1 리세스(R1) 내에서 제1 도전형 반도체층(121)의 일부가 노출되도록 배치될 수 있다. 마찬가지로, 채널층(130)은 제2 도전형 반도체층(122)의 일부가 노출되도록 배치될 수 있다. 채널층(130)은 인접한 반도체 구조물(120) 사이, 반도체 구조물(120)과 연결된 제1 패드(181) 사이, 반도체 구조물(120)가 연결된 제2 패드(182) 사이에 배치될 수 있다. 또한, 채널층(130)은 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 예컨대, 채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
채널층(130)은 반도체 구조물(120)가 제1 배선 라인(151), 제2 배선 라인(152)을 통해서만 전기적으로 연결되고, 인접한 반도체 구조물(120)간에 구조적 절연을 제공할 수 있다. 또한, 채널층(130)은 채널층(130) 및 반도체 구조물(120) 하부에 배치된 제2 전극(142), 제1 절연층(161), 제2 절연층(162), 접합층(171) 및 기판(170) 등을 외부의 오염 물질 등으로부터 보호할 수 있다. 이로써, 채널층(130)은 반도체 구조물(120)에 대한 지지력이 개선되어, 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
제1 전극(141)은 제1 도전형 반도체층(121) 상에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(122) 상에 배치되어 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전극(141)은 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제1 전극(141)은 제1 리세스(R1)에서 채널층(130)에 의해 노출된 영역에 배치될 수 있다.
제2 전극(142)은 제1 홀(H1)에서 채널층(130)에 의하여 노출된 제2 도전형 반도체층(122) 상에 배치될 수 있다.
제1 전극(141)과 제2 전극(142)은 전기 전도성을 갖는 재질로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 반사율이 높은 물질로 형성될 수 있다. 예를 들어, 제1 전극(141)과 제2 전극(142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 제1 전극(141), 제2 전극(142)에서 반사되어 상부를 향하여 출사될 수 있다. 이로서, 반도체 구조물의 광추출 효율이 향상될 수 있다. 그러나 반드시 이러한 재질에 한정하는 것은 아니다.
또한, 제1 전극(141)과 제2 전극(142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 반사층(143)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(143)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(143)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(143)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(143)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제1 절연층(161)은 반도체 소자 패키지(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 제1 절연층(161)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이러한 재질에 한정되는 것은 아니다. 제1 절연층(161)은 제1 전극(141)을 일부 덮어, 제1 전극(141)의 일부 영역을 노출시킬 수 있다. 그리고 제1 절연층(161)은 제2 전극(142), 채널층(130) 및 제2 배선 라인(152) 하부에 배치되어, 제2 전극(142)과 채널층(130)을 덮을 수 있다. 이러한 구성에 의하여, 제1 절연층(161)은 제1 배선 라인(151)과 제2 배선 라인(152) 사이의 전기적 절연을 제공할 수 있다.
제2 절연층(162)은 제1 절연층(161) 및 제1 배선 라인(151) 하부에 배치될 수 있다. 제2 절연층(162)은 제1 배선 라인(151)과 제1 절연층(161)을 덮을 수 있다. 이러한 구성에 의하여, 제2 절연층(162)은 제1 배선 라인(151)을 외부와 전기적으로 절연하면서, 오염 물질로부터 보호할 수 있다. 이로서, 제2 절연층(162)은 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
패시베이션층(163)은 반도체 소자 패키지 상부에 배치될 수 있다. 즉, 패시베이션층(163)은 반도체 구조물(120)의 상부에 배치될 수 있으며, 구체적으로 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 제1 도전형 반도체층(121)이 요철 구조인 경우에, 제1 도전형 반도체층(121) 상에 배치된 패시베이션층(163)은 제1 도전형 반도체층(121)과 마찬가지로 요철 구조를 가질 수 있다.
패시베이션층(163)은 반도체 소자 패키지(100) 상면에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 패드(181)와 제2 패드(182)는 각각 제2-1 홀(H2-1)과 제2-2 홀(H2-2)을 통해 일부가 패시베이션층(163)보다 상부에 배치될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결되어, 반도체 구조물(120)의 일측으로 연장되어 제1 패드(181)와 연결될 수 있다.
또한, 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결되어, 반도체 구조물(120)의 타측으로 연장되어 제2 패드(182)와 전기적으로 연결될 수 있다.
제1 배선 라인(151)과 제2 배선 라인(152)은 기판(170) 상에서 서로 다른 방향으로 연장될 수 있다. 예컨대, 제1 배선라인(151)과 제2 배선 라인(152)은 연장되는 방향이 서로 수직할 수 있다. 이에 대해서는 이하 도 3에서 자세히 설명하겠다.
그리고 구체적으로, 제2 배선 라인(152)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제2 배선 라인(152)은 제2 전극(142) 상에 배치되어, 제2 전극(142)와 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 반도체 구조물(120)의 외측면보다 더 돌출되도록 연장된 제2 끝단부(152c)를 포함할 수 있다. 다시 말해서, 제2 배선 라인(152)의 일단부는 제2 전극(142)과 연결될 수 있다. 그리고 제2 배선 라인(152)의 제2 끝단부(152c)는 제2 배선 라인(152)의 일단부에서 기판(170)의 가장자리 방향으로 연장될 수 있다. 이로써, 제2 끝단부(152c)는 후술할 제2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 이러한 구성에 의하여, 제2 배선 라인(152)은 반도체 구조물(120)의 측부에 배치된 제2 패드(182)와 용이하게 연결될 수 있다.
즉, 이하의 도 3에 도시된 바와 같이, 제2 배선 라인(152)의 제2 끝단부(152c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 가장자리보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중심부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 가장자리에 배치된 제2 끝단부(152c)를 노출시킬 수 있다. 제2 패드(182)는 채널층(130)을 관통하여 제2 패드(182)와 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 제2 끝단부(152c) 및 제2 패드(182)는 기판(170)의 가장자리에서 기판(170)의 두께 방향으로 서로 중첩될 수 있다.
제1 배선 라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제1 전극(141) 상에 배치될 수 있다. 또한, 제1 배선 라인(151)은 제1 전극(141)으로부터 반도체 구조물(120)의 가장자리를 향하는 방향으로 연장될 수 있다.
그리고 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c)를 포함할 수 있다. 제1 배선 라인(151)은 제1 절연층(161)에 의해 제2 배선 라인(152)과 이격 배치되고, 절연될 수 있다.
제1 관통부(151a)는 활성층(123), 제2 도전형 반도체층(122) 및 제1 절연층(161)을 관통할 수 있다. 또한, 제1 관통부(151a)는 제1 도전형 반도체층(121)을 일부 관통할 수 있다.
그리고 제1 관통부(151a)의 일단은 제1 전극(141)과 연결될 수 있다. 제1 관통부(151a)는 제1 전극(141)에서 기판(170)을 향해 연장될 수 있다. 제1 관통부(151a)의 타단은 제1 연결부(151b)의 일단과 연결될 수 있다.
제1 연결부(151b)는 일단으로부터 제1 절연층(161)의 일면을 따라 기판(170)의 가장자리를 향해 연장될 수 있다. 제1 연결부(151b)의 타단은 제1 끝단부(151c)의 일단과 연결될 수 있다.
제1 끝단부(151c)는 반도체 구조물(120)의 외측면보다 더 돌출될 수 있다. 즉, 제1 끝단부(151c)는 기판(170)의 가장자리를 향해 연장될 수 있다. 이에, 제1 끝단부(151c)는 일부가 기판(170)의 가장자리부(P1)와 두께 방향으로 중첩될 수 있다. 따라서, 제1 배선 라인(151)은 반도체 구조물(120)의 측부에 배치된 제1 패드(181)와 용이하게 연결될 수 있다.
즉, 후술할 도 3에 도시된 바와 같이, 제1 배선 라인(151)의 제1 끝단부(151c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c), 채널층(130) 및 제1 패드(181)는 기판(170)의 가장자리에서 기판(170)과 수직인 방향으로 서로 중첩될 수 있다.
제1 패드(181) 및 제2 패드(182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 제1 패드(181) 및 제2 패드(182)는 반도체 구조물(120)의 측부 또는 기판(170)의 가장자리에서 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
제1 패드(181)는 제1 배선 라인(151) 및 제1 전극(141)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 패드(182)는 제2 배선 라인(152) 및 제2 전극(142)을 통해 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제1 패드(181)는 제1 영역(181a) 및 제2 영역(181b)을 포함할 수 있다.
먼저, 제1 영역(181a)은 일단이 제1 끝단부(151c)의 타단과 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다.
제2 영역(181b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드(182)는 제1 영역(182a) 및 제2 영역(182b)을 포함할 수 있다.
먼저, 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 영역(181a)은 일단이 제2 배선 라인(152)의 제2 끝단부(152c)의 타단과 연결될 수 있다.
제2 영역(182a)은 일단이 제2 끝단부(152c)의 타단과 연결될 수 있다. 제2 영역(182b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있다.
도 3는 실시예에 따른 반도체 소자 패키지의 평면도이고, 도 4은 도 3에서 I의 단면도이고, 도 5는 도 3에서 제1 배선 라인을 도시한 도면이고, 도 6는 도 3에서 제2 배선 라인을 도시한 도이다.
도 3를 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 하나의 기판(170) 상에 배치된 복수 개의 반도체 구조물(120)을 포함할 수 있다.
구체적으로, 반도체 소자 패키지(100)는 기판(170) 상에 복수 개의 반도체 구조물(도 2에서 120), 복수 개의 제1 배선 라인(151-n), 복수 개의 제2 배선 라인(152-n), 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)를 포함할 수 있다.
도 2에서는 설명의 편의를 위하여, 반도체 구조물(120), 제1 배선 라인(151), 제2 배선 라인(152) 및 제1 패드(181) 및 제2 패드(182)가 각각 하나씩 도시하여 설명하였다.
구체적으로, 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 복수 개의 반도체 구조물(120)과 이격되어 배치될 수 있다. 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 기판(170)의 가장자리부에 배치되어 복수 개의 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
그리고 제1 배선 라인(151-n)은 반도체 구조물(120)과 복수 개의 제1 패드(181-n) 사이에 배치되어, 반도체 구조물(120)의 제1 도전형 반도체층과 복수 개의 제1 패드(181-n)를 전기적으로 연결할 수 있다.
마찬가지로, 제2 배선 라인(152-n)은 반도체 구조물(120)과 복수 개의 제2 패드(182-n) 사이에 배치되어, 반도체 구조물(120)의 제2 도전형 반도체층과 복수 개의 제2 패드(182-n)을 전기적으로 연결할 수 있다.
그리고 제1 패드(181-n)는 기판(170)의 가장자리부 중 상하부에 마주보도록 배치될 수 있다. 제2 패드(182-n)는 기판(170)의 가장자리부 중 좌우에 마주보도록 배치될 수 있다. 그러나, 경우에 따라, 제1 패드(181-n)와 제2 패드(182-n)의 위치 및 배치 구조는 변경될 수 있다.
먼저, 기판(170)은 중앙부(A, B, C, D)와 가장자리부(P1)로 구획될 수 있다. 예컨대, 중심부(A, B, C, D)는 기판의 중앙으로 반도체 구조물이 배치되는 영역일 수 있다. 또한, 중앙부(A, B, C, D)는 제1 배선 라인(151-n)과 제2 배선 라인(152-n)이 배치되어, 복수 개의 반도체 구조물과 전기적으로 연결될 수 있다.
그리고 가장자리부(P1)는 중앙부(A, B, C, D) 이외의 영역으로 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)이 배치될 수 있다. 또한, 가장자리부(P1)는 제1 배선 라인(151-n), 제2 배선 라인(152-n)이 일부 배치될 수 있다.
이로써, 제1 배선 라인(151-n)과 제2 배선 라인(152-n)은 가장자리부(P1)에서 각각 제1 패드(181-n)과 제2 패드(182-n)와 전기적으로 연결되며, 두께 방향으로 중첩되는 영역을 포함할 수 있다.
기판(170)에서 복수 개의 반도체 구조물은 중앙부에서 소정 간격 이격되어 배치될 수 있으며, 광을 방출할 수 있다. 여기서는 반도체 구조물(120)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 각각의 반도체 구조물의 크기는 500㎛×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물의 크기는 300㎛×300㎛, 250㎛×250㎛, 110㎛×110㎛일 수 있다. 보다 바람직하게, 개별 반도체 구조물의 가로와 세로 각각의 길이는 70㎛ 내지 80㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
그리고 복수 개의 반도체 구조물에서 기판(170)의 상부에서부터 1-8 라인을 A 영역, 9-16 라인을 B 영역으로 정의한다. 또한, 복수 개의 반도체 구조물에서 좌측에서부터 1-8 라인을 C 영역, 9-16 라인을 D 영역으로 정의한다.
구체적으로, 도 4을 참조하면, 앞서 설명한 바와 같이 제2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 제2 끝단부(152c)는 제2 패드(182-n)와 전기적으로 연결될 수 있다.
한편, 제1 배선 라인(151-n) 및 제2 배선 라인(152-n)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 도 3와 같이 복수 개의 반도체 구조물(120)이 배치될 수 있다.
그리고 제1 배선 라인(151-n) 중 제1 연결부(151b)는 기판(170)과 복수 개의 반도체 구조물(120)의 사이에서 제1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수 개의 반도체 구조물(120)과 하나의 제1 연결부(151b)를 전기적으로 연결할 수 있다.
한편, 제1 배선 라인(151-n)은 최외곽에 배치된 하나의 반도체 구조물(120)의 하부로 4개씩 배치될 수 있다.
또한, 하나의 제2 배선 라인(152-n)은 기판(170)과 복수 개의 반도체 구조물(120) 사이에서 복수 개의 제2 전극(142)의 일면을 따라 배치될 수 있다.
먼저, 도 3를 참조하면, 복수 개의 제1 배선 라인(151-n, n≥1)은 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 하나의 제1-n 배선 라인(151-n)은 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 이에 따라, 제1 배선 라인(151-n)은 기판(170)의 상하부에 각각 64개씩 배치될 수 있다. 즉, 하나의 반도체 구조물(120) 하부에 4개의 제1-n 배선 라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제1-n 배선 라인(151-n)에 연결된 반도체 구조물(120)의 개수 및 하나의 반도체 구조물(120)의 하부에 배치된 제1-n 배선 라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 A 영역의 반도체 구조물(120)과 연결된 제1-n 배선 라인(151-n) 중 좌측으로부터 순서대로 제1-1 배선 라인(151-1), 제1-2 배선 라인(151-2), 및 제1-32 배선 라인(151-32)으로 정의한다.
예컨대, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물(120)와 전기적으로 연결될 수 있다. 여기서, 열은 기판(170)에서 제1 방향(y축 방향)인 세로 줄로 정의되고, 행은 기판(170)에서 제2 방향(x축 방향)인 가로 줄로 정의된다.
도 5 및 도 6를 참조하면, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
또한, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 마찬가지로, 제1-2 배선 라인(151-2)은 A 영역의 좌측 두번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있으며, 이는 제1-32 배선라인(151-32)까지 동일하게 적용될 수 있다. 다만, 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)는 C 영역 및 D 영역의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제2 배선 라인(152-n, n≥1)은 기판(170)의 가장자리부(P1)에서 좌우측에 배치될 수 있다. 이 때, 하나의 제2-n 배선 라인(152-n)은 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
제2-n 배선 라인(152-n)은 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 즉, 제1-n 배선 라인(151-n)과는 다르게, 하나의 반도체 구조물(120)의 하부로 1개의 제2-n 배선 라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제2-n 배선 라인(152-n)에 연결된 반도체 구조물의 개수 및 하나의 반도체 구조물의 하부에 배치된 제2-n 배선 라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 기판(170)의 좌측에 배치된 제2 배선 라인(152-n)을 상부로부터 순서대로 제2-1 배선 라인(152-1), 제2-2 배선 라인(152-2), …, 제2-16 배선 라인(152-16)으로 정의하도록 한다. 마찬가지로, 기판(170)의 우측에 배치된 제2 배선 라인(152-n)은 상부부터 순서대로 제2-17 배선 라인(152-17) 내지 제2-32 배선 라인(152-32)을 포함할 수 있다.
제2-1 배선 라인(152-1)은 C 영역의 상부 첫번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 구체적으로, 제2-1 배선 라인(152-1)은 상부 첫번째 행에 배치된 8개의 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결될 수 있다.
마찬가지로, 제2-2 배선 라인(152-2)은 C 영역의 상부 두번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 배선 라인(152-16)까지 동일하게 적용될 수 있다.
또한, 이는 D 영역에서도 동일하게 적용될 수 있다. 즉, 제2-n 배선 라인(152-n)들은 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 하나의 제2-n 배선 라인(152-n)은 기판(170)의 상부로부터 차례대로 D 영역의 각 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
이처럼, 제1-n 배선 라인(151-n)은 좌측으로부터 순서대로 A 영역과 B 영역(또는 C 영역과 D 영역)에서 하나당 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
또한, 제2-n 배선 라인(152-n)은 상부로부터 순서대로 C 영역과 D 영역의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제1 패드(181-n, n≥1)는 기판(170)의 가장자리부(P1) 중 상하부에 배치될 수 있다. 이 때, 제1-n 패드(181-n)는 제1 배선 라인(151-n) 상에 4개씩 배치될 수 있다. 즉, 제1-n 패드(181-n)는 32개의 제1 배선 라인(151-n)에 대해 총 128개가 배치될 수 있다.
예컨대, 제1-1 패드(181-1)는 기판(170)의 상부에서 좌측으로 순서에 따라 배치되는 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)를 포함할 수 있다. 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)는 각각 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)과 전기적으로 연결될 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 8개의 반도체 구조물 중 인접한 2개의 반도체 구조물의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
또한, 복수 개의 제1-n 패드(181-n)는 기판의 상부에서 좌측으로부터 순서대로 제1-1 패드(181-1), 제1-2 패드(181-2), …, 제1-16 패드(181-16)로 정의할 수 있다. 그리고 복수 개의 제1-n 패드(181-n)는 기판의 하부에서 좌측으로부터 순서대로 제1-17 패드(181-17),… ,제1-32 패드(181-32)로 정의할 수 있다.
따라서, 제1-1 패드(181-1) 내지 제1-16 패드(181-16)는 A 영역에 배치된 제1-1 배선 라인(151-1) 내지 제1-16 배선 라인(151-16)과 전기적으로 연결될 수 있다.
그리고 제1-17 패드(181-17) 내지 제1-32 패드(181-32)는 B 영역에 배치된 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)과 전기적으로 연결될 수 있다.
복수 개의 제2 패드(182-n, n≥1)는 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 제2-n 패드(182-n)는 제2-n 배선 라인(152-n) 상에 하나씩 배치될 수 있다. 그리고 앞서 설명한 바와 같이, 제2-n 패드(182-n)는 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 또한, 하나의 제2-n 패드(182-n)는 동일 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
먼저, 기판(170)의 좌측에 배치된 제2-n 패드(182-n)는 상부로부터 순서대로 제2-1 패드(182-1), 제2-2 패드(182-2),…, 제2-16 패드(182-16)로 정의할 수 있다. 여기서, 제2-1 패드(182-1)는 제2-1 배선 라인(152-1) 상에 배치되어, 전기적으로 연결될 수 있다. 그리고 제2-1 패드(182-1)는 C 영역의 상부 첫번째 줄에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 기판(170)의 우측에 배치된 제2 패드(182-17 내지 182-32)에서도 동일하게 적용될 수 있다.
형광체층(190)은 복수 개의 반도체 구조물(120) 및 패시베이션층(163) 상에 배치되어, 복수 개의 반도체 구조물(120)을 덮도록 배치될 수 있다. 이로써, 형광체층(190)은 복수 개의 반도체 구조물(120)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 형광체층(190)은 백색 광을 형성할 수 있다.
설명한 바와 같이, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 기판(170)의 가장자리부(P1)를 따라 배치될 수 있다. 또한, 복수 개의 반도체 구조물은 복수 개의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 복수 개의 반도체 구조물을 둘러싸도록 배치될 수 있다. 더불어, 복수 개의 제1 배선 라인 및 제2 배선 라인(151-n, 152-n)은 제1 내지 2 도전형 반도체층(121, 122) 또는 제1 내지 2 전극(141, 142)으로부터 기판의 가장자리부로 연장되어 복수 개의 패드(181-n, 182-n)와 연결될 수 있다. 복수 개의 반도체 구조물은 개별적으로 형성된 것이 아닌, 제1 내지 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다.
도 7는 도 3에서 F영역의 확대도이고, 도 8a는 도 7에서 II'으로 절단된 단면도이고, 도 8b는 도 7에서 MM'으로 절단된 단면도이고, 도 9a는 도 7에서 JJ'으로 절단된 단면도이고, 도 9b는 도 7에서 NN'으로 절단된 단면도이고, 도 10a는 도 7에서 KK'으로 절단된 단면도이고, 도 10b는 도 7에서 OO'으로 절단된 단면도이고, 도 11a는 도 7에서 도 LL'으로 절단된 단면도이고, 도 11b는 도 7에서 PP'으로 절단된 단면도이다.
먼저 도 7를 참조하면, 앞서 설명한 바와 같이, 복수 개의 제1 배선 라인(151) 중 제1 방향(y축 방향)으로 연장된 길이가 가장 큰 배선 라인은 연장된 길이가 가장 작은 배선 라인보다 전기적으로 연결된 반도체 구조물과 두께 방향(z축 방향)으로 중첩되는 영역의 면적이 작을 수 있다.
예컨대, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 순서대로 제1 방향(y축 방향)으로 연장된 길이가 클 수 있다. 이에, 제1-1a 배선 라인(151-1a)는 제1 방향(y축 방향)으로 연장된 길이가 가장 큰 배선 라인이며, 제1-7 반도체 구조물(120-7), 제1-8 반도체 구조물(120-8)과 전기적으로 연결될 수 있다. 또한, 제1-1c 배선 라인(151-1c)은 제1 방향(y축 방향)으로 연장된 길이가 가장 작은 배선 라인이며, 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)와 전기적으로 연결될 수 있다.
이 때, 제1-1a 배선 라인(151-1a)과 제1-1c 배선 라인(151-1c)은 제1 방향(y축 방향)으로 연장된 길이 차가 가장 크므로, 전류 주입시 전류 확산에서도 큰 차이를 가질 수 있다. 이에, 실시예에 따른 제1 배선 라인은 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향(z축 방향)으로 중첩되는 영역(S4)의 면적이 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향(z축 방향)으로 중첩되는 영역(S1)의 면적보다 작을 수 있다. 이러한 면적 차이를 갖기 위하여, 연장된 길이가 큰 배선 라인의 제2 방향(x축 방향)으로 폭이 연장된 길이가 작은 배선 라인의 폭보다 커질 수 있다. 이로써, 제1 방향(y축 방향)으로 연장된 길이의 편차가 가장 큰 제1-1a 배선 라인(151-1a)과 제1-1c 배선 라인(151-1c) 간의 저항 차를 줄여 전류 확산 차이를 감소할 수 있다. 또한, 전류 확산 차이에 의해 발생하는 광 출력 차이가 감소할 수 있다.
또한, 실시예에 따른 제1 배선 라인(151)은 제1 방향(y축 방향)으로 연장된 길이가 클수록 전기적으로 연결된 반도체 구조물과 두께 방향으로 중첩되는 영역의 면적도 커질 수 있다.
앞서 설명한 바와 같이, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 순서대로 제1 방향(y축 방향)으로 연장된 길이가 클 수 있다.
구체적으로, 제1-1a 배선 라인(151-1a)은 제1-7 반도체 구조물(120-7), 제1-8 반도체 구조물(120-8)과 전기적으로 연결되고, 제1-1b 배선 라인(151-1b)은 제1-3 반도체 구조물(120-3), 제1-4 반도체 구조물(120-4)과 전기적으로 연결되고, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)와 전기적으로 연결되고, 제1-1d 배선 라인(151-1d)은 제1-5 반도체 구조물(120-5), 제1-6 반도체 구조물(120-6)과 전기적으로 연결될 수 있다.
이에 따라, 제1-1a 배선 라인(151-1a)은 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)을 가질 수 있다. 또한, 제1-1b 배선 라인(151-1b)은 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)을 가질 수 있다. 제1-1c 배선 라인(151-1c)은 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)을 가질 수 있다. 그리고 제1-1d 배선 라인(151-1d)은 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)을 가질 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4), 제1-1d 배선 라인(151-1d)은 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3), 제1-1b 배선 라인(151-1b)은 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2) 및 제1-1c 배선 라인(151-1c)은 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1) 순으로 면적이 작아질 수 있다.
제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적은 반도체 구조물의 사이즈에 따라 변경될 수 있다. 이는 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3), 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2) 및 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 각 면적에도 동일하게 적용될 수 있다.
그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비는 1:3 내지 1:6일 수 있다. 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비가 1:3보다 작은 경우, 전류 확산 차이가 커지는 한계가 존재할 수 있다. 그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비가 1:6보다 큰 경우에는 제1-1c 배선 라인(151-1c)의 폭이 감소하여 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)의 제1 도전형 반도체층과 접촉하는 면적이 감소하는 문제가 존재한다.
그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비는 1:2 내지 1:3 일 수 있다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비가 1:2보다 작은 경우, 1-1c 배선 라인(151-1c)의 광 출력이 감소하는 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비가 1:3보다 큰 경우, 제1-1a 배선 라인(151-1a)의 전기 저항을 최소화하기 어려운 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비는 1:1.05 내지 1:1.5일 수 있다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비가 1:1.05보다 작은 경우, 배선 라인의 저항 감소의 불균형으로 광 출력의 편차가 커지는 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비가 1:1.5보다 큰 경우, 전기적으로 연결된 반도체 구조물과 접촉하기 어려운 한계가 존재한다.
또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)은 각각 제2 방향으로 폭이 증가한 영역을 포함할 수 있다. 그리고 제1-1a 배선 라인(151-1a), 제1-1d 배선 라인(151-1d) 및 제1-1b 배선 라인(151-1b)은 제2 방향으로 폭이 증가한 영역의 제1 방향 길이도 순서대로 작아질 수 있다.
이러한 구성에 의하여, 제1 배선 라인(151)은 제1 방향으로 연장된 길이가 클수록 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 커지도록 제2 방향 폭도 커질 수 있다. 이로써, 제1 방향으로 연장된 길이의 편차에 따라 폭 및 면적을 상이하게 가짐으로써, 각 배선 라인 간의 저항 차이는 감소할 수 있다. 이에 따라, 제1 배선 라인을 통한 전류 확산 차이가 감소할 수 있으며, 전류 확산 차이에 의해 발생하는 광 출력 차이도 감소할 수 있다.
또한, 제1-1 반도체 구조물(120-1)의 제2 방향(x축 방향)으로 폭(W1)은 250㎛ 내지 350㎛일 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)은 50㎛ 내지 70㎛일 수 있다. 그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)은 10㎛ 내지 20㎛일 수 있다.
이 때, 그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)과 폭의 비가 1:3.5 내지 1:7일 수 있다. 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)의 폭의 비가 1:3.5보다 작은 경우에 제1 배선 라인의 폭이 감소하여 저항이 증가하는 한계가 존재한다. 또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)의 폭의 비가 1:7보다 큰 경우에 제1 배선 라인 간의 전기적 단선이 발생하는 문제점이 존재한다.
또한, 제1-1a 배선 라인(151-1a)은 최대 폭(W4)이 120㎛ 내지 150㎛일 수 있다. 또한, 제1-1d 배선 라인(151-1d)은 최대 폭(W5)이 120㎛ 내지 150㎛일 수 있다. 이로써, 앞서 설명한 바와 같이 제1-1a 배선 라인(151-1a)과 제1-1d 배선 라인(151-1d)은 제2 방향 폭이 제1-1a 배선 라인(151-1a)의 최대 폭보다 제1-1a 배선 라인(151-1a)보다 큰 저항 감소를 제공할 수 있다.
또한, 제1-1b 배선 라인(151-1b)이 최대 폭(W4)을 갖는 영역의 제1 방향(y축 방향) 길이(L1)는 180㎛ 내지 220㎛일 수 있다. 이와 달리, 제1-1d 배선 라인(151-1d)이 최대 폭(W5)을 갖는 영역의 제1 방향(y축 방향) 길이(L2)가 550㎛ 내지 600㎛일 수 있다.
이에 따라, 제1 방향(y축 방향)으로 길이가 제1-1b 배선 라인(151-1b)보다 더 길더라도, 제1-1d 배선 라인(151-1d)은 제1-1d 배선 라인(151-1d)에서 최대 폭을 갖는 영역이 제1-1b 배선 라인(151-1b)에서 최대 폭을 갖는 영역보다 커 배선 라인의 저항 차이는 감소할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 좌측에서 순서대로 배치되며 첫번째 열에서 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 중 어느 하나와 전기적으로 연결될 수 있다. 예컨대, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 각각 제1 방향(y축 방향)으로 연속된 반도체 구조물 2개와 전기적으로 연결될 수 있다. 이로써, 실시예에 따른 반도체 패키지는 2시분할 PM(Passive Matrix)으로 복수 개의 반도체 구조물을 구동(발광)할 수 있다.
구체적으로, 제1-1a 배선 라인(151-1a)은 좌측에서 첫번째 열로 배치되어, 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)에 전기적으로 연결될 수 있다. 이를 위해, 제1-1a 배선 라인(151-1a)은 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 하부에 모두 배치될 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 일부가 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8)와 두께 방향(z축 방향)으로 중첩되지 않을 수 있다.
또한, 제1-1a 배선 라인(151-1a)은 하부로 연장되면서 제2 방향(x축 방향) 길이인 폭이 커질 수 있다. 예컨대, 제1-1a 배선 라인(151-1a)은 제1 돌출부(Pa), 제2 돌출부(Pb)를 포함할 수 있다. 제1 돌출부(Pa), 제2 돌출부(Pb)는 제1-1a 배선 라인(151-1a)의 폭을 증가할 수 있다.
예컨대, 제1 돌출부(Pa)는 제3 반도체 구조물(120-3)에서 제1-6 반도체 구조물(120-6)에 배치될 수 있다. 그리고 제2 돌출부(Pb)는 제1-6 반도체 구조물(120-6)에서 제1-8 반도체 구조물(120-8)에 배치될 수 있다. 이러한 구성에 의하여, 제1-1a 배선 라인(151-1a)은 폭이 증가하고, 저항이 감소할 수 있다.
또한, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)의 제1 도전형 반도체 구조물과 전기적으로 연결될 수 있다. 즉, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7) 및 제1-8 반도체 구조물(120-8)의 제1 전극과 두께 방향으로 중첩될 수 있다.
또한, 제1 돌출부(Pa)는 제1 방향(y축 방향)으로 제1-1b 배선 라인(151-1b)과 중첩될 수 있다. 그리고 제2 돌출부(Pb)는 제1 방향(y축 방향)으로 제1-1b 배선 라인(151-1b)의 제3 돌출부(Pc), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd)와 중첩될 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 좌측에서 두번째 열로 배치되어, 제1-5 반도체 구조물(120-5)과 제1-6 반도체 구조물(120-6)에 전기적으로 연결될 수 있다. 이를 위해, 제1-1b 배선 라인(151-1b)은 제1-1 반도체 구조물(120-1) 내지 제1-6 반도체 구조물(120-6) 하부에 배치될 수 있다. 다만, 제1-1b 배선 라인(151-1b)은 제1-7 반도체 구조물(120-7) 내지 제1-8 반도체 구조물(120-8) 하부에 배치되지 않을 수 있다. 이에 따라, 제1-1a 배선 라인(151-1a)은 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 하부에서 제2 돌출부(Pb)를 포함할 수 있으며, 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
제1-1b 배선 라인(151-1b)은 제3 돌출부(Pc)를 포함할 수 있다. 제3 돌출부(Pc)는 제1-3 반도체 구조물(120-3) 및 제1-4 반도체 구조물(120-4)에 배치될 수 있다. 그리고 제3 돌출부(Pc)는 제1-3 반도체 구조물(120-3) 및 제1-4 반도체 구조물(120-4)의 제1 전극과 연결되고 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
또한, 제3 돌출부(Pc)는 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c), 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd) 및 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb)와 중첩될 수 있다.
제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 제1-2 반도체 구조물(120-1)의 하부에 배치될 수 있다. 구체적으로, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 제1-2 반도체 구조물(120-1)의 제1 전극과 전기적으로 연결되고, 두께 방향으로 중첩되도록 배치될 수 있다. 제1-1c 배선 라인(151-1c)은 제1-2 반도체 구조물(120-2)의 중앙에 제1 방향(y축 방향)으로 연장될 수 있다. 이는 제1-1 배선 라인(151-1)이 짝수 개의 배선 라인을 포함하는 경우에 적용될 수 있다. 예컨대, 제1-1 배선 라인(151-1)이 홀수 개의 배선 라인을 포함하는 경우, 홀수 개의 배선 라인은 하나의 배선 라인을 기준으로 대칭으로 반도체 구조물 하에 배치될 수 있다. 다만, 제1-1 배선 라인(151-1)이 짝수 개의 배선 라인을 포함하는 경우 상기 홀수 개의 배선 라인을 포함하는 경우와 다르게 비대칭으로 반도체 구조물 하에 배치될 수 있다.
그리고 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1) 및 제1-2 반도체 구조물(120-1)과 전기적으로 연결되므로, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)에 배치되지 않을 수 있다. 이로써, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)에서 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c)와 중첩되는 영역에 제1-1b 배선 라인(151-1b)의 제3 돌출부(Pc), 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb), 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd)가 배치될 수 있다. 제4 돌출부(Pd)는 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1d)의 제3 돌출부(Pc) 및 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb)와 중첩될 수 있다.
이러한 구성에 의하여, 제1-1 배선 라인(151-1)은 제1 방향(y축 방향)으로 길이가 길어질수록 제2 방향(x축 방향)으로 큰 폭을 가질 수 있다. 이로써, 제1-1 배선 라인(151-1)은 길이에 따라 커지는 저항을 폭의 증가로 상쇄하여 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8)에 비슷한 레벨의 전류가 확산될 수 있다. 이에 따라, 복수 개의 반도체 구조물(120)에서 방출되는 광 출력을 유사한 레벨로 유지할 수 있다.
마지막으로, 제1-1d 배선 라인(151-1d)은 제1-1 반도체 구조물(120-1) 내지 제1-6 반도체 구조물(120-6) 하부에 배치될 수 있다. 그리고 제1-1d 배선 라인(151-1d)는 제1-5 반도체 구조물(120-5) 내지 제1-6 반도체 구조물(120-6)의 제1 전극과 전기적으로 연결되고, 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
그리고 앞서 설명한 바와 같이, 제1-1d 배선 라인(151-1d)은 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1b) 다음으로 제1 방향(y축 방향) 길이가 클 수 있다. 반면, 제1-1d 배선 라인(151-1d)은 제1 방향(y축 방향) 길이가 제1-1a 배선 라인(151-1a)의 길이보다 작을 수 있다.
또한, 제1-1d 배선 라인(151-1d)은 제4 돌출부(Pd)를 포함할 수 있다. 이러한 구성에 의하여, 제1-1d 배선 라인(151-1d)은 제1-1a 배선 라인(151-1a) 다음으로 제1 방향(y축 방향) 길이가 커서 큰 저항을 가지며, 제4 돌출부(Pd)를 통해 길이에 따라 커진 저항을 상쇄할 수 있다.
도 8a를 참조하면, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1c 배선 라인(151-1c)은 도 7에서 설명한 바와 같이 동일 열에서 가장 인접한 제1-1 내지 제1-2 반도체 구조물(120-1 내지 120-2)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1c 배선 라인(151-1c)는 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d) 중에서 제1 방향(y축 방향)으로 길이가 가장 작을 수 있다.
그리고 제1-1c 배선 라인(151-1c)은 앞서 언급한 바와 같이 제1-1c 배선 라인(151-1c)의 제1 끝단부(151c-1c), 제1 연결부(151b-1c), 제1 관통부(151a-1c)를 포함할 수 있다. 또한, 제2-1 배선 라인(152-1)은 제1-1 반도체 구조물(120-1)의 제2 전극(142)의 하부에서 상기 제2 전극(152)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-1 배선 라인(152-1)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
그리고 기판(170), 접합층(171), 제2 절연층(162), 제1 절연층(161), 채널층(130), 제1 전극(141), 제2 전극(142) 및 제1-1 반도체 구조물(120-1) 및 패시베이션층(163)은 상기 도 2에서 설명한 내용이 동일하게 적용될 수 있다. 이는 도 8a 내지 도 11b까지 적용될 수 있다.
도 8b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다. 또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
그리고 제1-1 반도체 구조물(120-1)의 제2 방향(x축 방향)으로 폭과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향) 전체 폭이 폭의 비가 1:0.7 내지 1:0.9일 수 있다. 이는 도 8b 뿐만 아니라, 도 9b, 도 10b 및 도 11b에도 동일하게 적용될 수 있다.
이러한 구성에 의하여, 실시예에 따른 반도체 소자 패키지는 배선 라인의 저항을 최대한 감소하면서 복수 개의 반도체 구조물에 전류를 주입할 수 있다.
또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향) 폭은 전기적으로 연결되는 각 반도체 구조물(120)에서 채널층(130)에 의해 제1 도전형 반도체층(121)이 노출된 영역의 제2 방향(x축 방향)으로 폭과 1:0.6 내지 1:0.9일 수 있다. 이러한 구성에 의하여, 제1 배선 라인(151)을 통해 각 제1 도전형 반도체층(121)으로 전류 주입이 용이할 수 있다.
도 9a를 참조하면, 제1-1b 배선 라인(151-1b)은 제1-3 반도체 구조물(120-3)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1b 배선 라인(151-1b)은 도 7에서 설명한 바와 같이 동일 열에서 제1-3 내지 제1-4 반도체 구조물(120-3 내지 120-4)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-5 반도체 구조물(120-5) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1b 배선 라인(151-1b)은 제1-1c 배선 라인(151-1c)보다 제1 방향(y축 방향)으로 길이가 크고, 제1-1a 배선 라인(151-1a) 및 제1-1d 배선 라인(151-1d)보다 제1 방향(y축 방향)으로 길이가 작을 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 앞서 언급한 바와 같이 제1-1b 배선 라인(151-1b)의 제1 끝단부(151c-1b), 제1 연결부(151b-1b), 제1 관통부(151a-1b)를 포함할 수 있다.
또한, 제2-3 배선 라인(152-3)은 제1-3 반도체 구조물(120-3)의 제2 전극(142)의 하부에서 상기 제2 전극(152)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-3 배선 라인(152-3)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 9b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)는 제1 돌출부(Pa)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 제3 돌출부(Pc)를 통해 제1-3 반도체 구조물(120-3)의 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 10a를 참조하면, 제1-1d 배선 라인(151-1d)은 제1-5 반도체 구조물(120-5)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1d 배선 라인(151-1d)은 도 7에서 설명한 바와 같이 동일 열에서 제1-5 내지 제1-6 반도체 구조물(120-5 내지 120-6)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-7 반도체 구조물(120-7) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1d 배선 라인(151-1d)은 제1-1c 배선 라인(151-1c)과 제1-1b 배선 라인(151-1b)보다 제1 방향(y축 방향)으로 길이가 크고, 제1-1a 배선 라인(151-1a)보다 제1 방향(y축 방향)으로 길이가 작을 수 있다.
그리고 제1-1d 배선 라인(151-1d)은 앞서 언급한 바와 같이 제1-1d 배선 라인(151-1d)의 제1 끝단부(151c-1d), 제1 연결부(151b-1d), 제1 관통부(151a-1d)를 포함할 수 있다.
또한, 제2-5 배선 라인(152-5)은 제1-5 반도체 구조물(120-5)의 제2 전극(142)의 하부에서 상기 제2 전극(152)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-5 배선 라인(152-5)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 10b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)는 제1 돌출부(Pa)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다.
그리고 제1-1d 배선 라인(151-1d)은 제4 돌출부(Pd)를 통해 제1-5 반도체 구조물(120-5)의 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 11a를 참조하면, 제1-1a 배선 라인(151-1a)은 제1-5 반도체 구조물(120-5)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1a 배선 라인(151-1a)은 도 7에서 설명한 바와 같이 동일 열에서 제1-7 내지 제1-8 반도체 구조물(120-7 내지 120-8)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-1b 배선 라인(151-1b) 내지 제1-1c 배선 라인(151-1c) 대비 제1 방향(y축 방향)으로 가장 연장되도록 배치될 수 있다. 이에, 제1-1a 배선 라인(151-1a)은 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)보다 제1 방향(y축 방향)으로 길이가 클 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 앞서 언급한 바와 같이 제1-1a 배선 라인(151-1a)의 제1 끝단부(151c-1a), 제1 연결부(151b-1a), 제1 관통부(151a-1a)를 포함할 수 있다.
또한, 제2-7 배선 라인(152-7)은 제1-7 반도체 구조물(120-7)의 제2 전극(142)의 하부에서 상기 제2 전극(152)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-7 배선 라인(152-7)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 11b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a) 이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)는 제1 돌출부(Pa) 및 제2 돌출부(Pb)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa) 및 제2 돌출부(Pb)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다. 또한, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7)의 제1 전극(141)과 전기적으로 연결될 수 있다. 또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 12 내지 도 14는 실시예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이다.
먼저, 도 12 및 도 13을 참조하면, 제1 구동부는 선택된 데이터 라인(DL)에 제1 제어 신호를 인가 할 있다. 또한, 제2 구동부는 스캔 라인(SL)으로 제2 제어 신호를 인가할 수 있다.
도 12에 도시된 바와 같이, 복수 개의 반도체 구조물(120)은 표시 영역(DP)을 포함할 수 있다. 또한, 앞서 언급한 바와 같이, 표시 영역(DP)은 각 반도체 구조물(120)인 화소(PX)를 포함할 수 있다.
이 때, 표시 영역(DP)은 스캔 라인(SL)에 의한 시분할 개수에 따라 복수 개의 분할 표시 영역(DP1, DP2)으로 구획될 수 있다. 그리고 분할 표시 영역(DP1, DP2)은 각각 반도체 소자 패키지(100)의 구조에 대응하는 시분할 개수와 동일한 스캔 라인(SL)을 포함할 수 있다. 여기서, 반도체 소자 패키지(100)의 구조에 대응하는 시분할 개수는 하나의 데이터 라인(DL)에 연결된 반도체 구조물의 개수일 수 있다. 이에 따라, 스캔 라인(SL)은 시분할 개수와 동일한 개수의 스캔 라인 마다 나뉜 그룹 스캔 라인을 포함할 수 있다. 예컨대, 2시분할에서 제1 그룹 스캔 라인은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL)을 포함할 수 있다.
그리고 분할 표시 영역(DP1, DP2) 내에서 스캔 라인(SL)은 한 프레임(FR) 동안 서로 다른 시구간에서 제2 제어 신호가 인가될 수 있다. 여기서, 한 프레임(FR)은 영상 데이터가 표시 영역(DP)을 통해 표시되는 시간을 의미한다. 일반적으로, 한 프레임(FR)은 60Hz으로, 1/60(s)이나, 이러한 주파수에 한정되는 것은 아니며, 표시 장치에 따라 다양하게 변경될 수 있다.
2시분할의 경우, 제1 분할 표시 영역(DP1)과 제2 분할 표시 영역(DP2)은 각각 2개의 스캔 라인(SL)을 포함할 수 있다. 예를 들어, 제1 분할 표시 영역(DP1)은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)을 포함하고, 제2 분할 표시 영역(DP2)은 제3 스캔 라인(SL3)과 제4 스캔 라인(SL4)을 포함할 수 있다.
이 때, 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 하나의 스캔 라인은 한 프레임(FR) 내 제1 시구간에서 제2 제어 신호가 인가될 수 있다.
또한, 제1 분할 표시 영역(DP1)에서 다른 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 다른 하나의 스캔 라인은 한 프레임(FR) 내 제2 시구간(예컨대, 2시분할의 경우 한 프레임(FR) 내에서 제1 시구간 이외의 시구간)에서 제2 제어 신호가 인가될 수 있다.
그리고 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인에서 제2 제어 신호가 인가되면, 제2 분할 표시 영역(DP2)에서도 하나의 스캔 라인에서 동일한 제2 제어 신호가 인가될 수 있다. 즉, 복수 개의 분할 표시 영역(DP)은 각 시분할마다 하나의 스캔 라인을 통해 제2 제어 신호가 인가될 수 있다.
또한, 분할 표시 영역(DP)마다 스캔 라인은 순차로 제2 제어 신호가 인가될 수 있다. 예컨대, 제1 그룹 스캔 라인(GSL1)의 제1 스캔 라인(SL1), 제3 스캔 라인(SL3)은 제1 시구간에서 제2 제어 신호가 인가되고, 제2 그룹 스캔 라인(GSL2)의 제2 스캔 라인(SL2), 제4 스캔 라인(SL4)은 제2 시구간에서 제2 제어 신호가 인가될 수 있다. 이는 다른 그룹 스캔 라인도 동일하게 적용될 수 있다.
다만, 이러한 순차적인 방식에 한정되는 것은 아니며, 제1 시구간 동안 제1 스캔 라인(SL1)과 제4 스캔 라인(SL4)에서, 제2 시구간 동안 제2 스캔 라인(SL2)과 제3 스캔 라인(SL3)에서 제2 제어 신호가 각각 인가될 수도 있다.
이러한 구성에 의하여, 실시예에 따른 표시 장치는 수동 메트릭스(Passive Matrix) 방식에 의해 인가된 영상 데이터를 반도체 구조물(100)을 통해 표시할 수 있다.
또한, 스캔 라인(SL), 데이터 라인(DL), 표시 영역(DP)은 개수가 앞서 설명한 바와 같이, 반도체 소자 패키지의 반도체 구조물(120)의 개수에 따라 변경될 수 있으며, 시분할 개수에 따라서도 변경될 수 있다.
도 14를 참조하면, 도 14는 실시예에 따른 반도체 소자 패키지의 일부 영역만을 도시한 것으로, 스캔 라인(SL)은 제1 스캔 라인(SL1) 내지 제8 스캔 라인(SL8)을 포함할 수 있다. 또한, 데이터 라인은 16개의 데이터 라인을 포함할 수 있다. 여기서, 이를 기준으로 설명하나, 상기 개수에 한정되는 것은 아니다.
제1 스캔 라인(SL1)은 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)과 반도체 구조물(120)을 통해 각각 전기적으로 연결될 수 있다. 제1-1 데이터 라인(DL1-1)은 앞서 설명한 제1-1a 배선 라인(151-1a)과 전기적으로 연결될 수 있다. 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)은 각각 제1-2a 배선 라인(151-2a). 제1-3a 배선 라인(151-3a) 및 제1-4a 배선 라인(151-4a)과 전기적으로 연결될 수 있다.
제2 스캔 라인(SL2)은 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)과 반도체 구조물(120)을 통해 각각 전기적으로 연결될 수 있다. 앞서 언급한 바와 같이, 제1-1 데이터 라인(DL1-1)은 제1-1a 배선 라인(151-1a)과 전기적으로 연결될 수 있다. 그리고 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)도 앞서 설명한 바와 같이 각각 제1-2a 배선 라인(151-2a). 제1-3a 배선 라인(151-3a) 및 제1-4a 배선 라인(151-4a)와 전기적으로 연결될 수 있다.
이에, 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)은 각각 2개의 스캔 라인(여기서, SL1, SL2)에 연결된 반도체 구조물(120)과 전기적으로 연결될 수 있다.
이러한 구조는 제3 스캔 라인(SL3) 내지 제8 스캔 라인(SL8)에도 동일하게 적용될 수 있다.
즉, 2시분할 구동을 위한 표시 장치(도 3 참조)에서 하나의 데이터 라인은 반도체 구조물을 통해 2개의 스캔 라인과 전기적으로 연결될 수 있다. 그리고 2개의 스캔 라인은 각각 하나의 프레임(FR)에서 서로 다른 시구간에서 제2 제어 신호가 제공될 수 있다.
도 15는 실시예에 따른 표시 장치의 시분할 결정을 설명하는 도면이고, 도 16은 1시분할의 예를 도시한 도면이고, 도 17은 1시분할의 다른 예를 도시한 도면이고, 도 18은 2시분할의 예를 도시한 도면이다.
도 15를 참조하면, 실시예에 따른 표시 장치의 시분할 결정은 데이터를 입력 받는 단계(S510), 입력된 데이터에 따라 시분할을 결정하는 단계(S520)를 포함할 수 있다.
먼저, 표시 장치는 외부 장치로부터 데이터를 입력 받을 수 있다 (S510). 여기서 데이터는 한 프레임의 영상 데이터일 수 있으며, 표시 장치는 영상 데이터에 맞춰 각 화소를 발광할 수 있다.
그리고 컨트롤러는 입력된 데이터에 따라 시분할을 결정할 수 있다(S520). 입력된 데이터가 1시분할이 가능한 경우, 실시예에 따른 표시 장치는 1시분할로 영상 데이터를 표시할 수 있다. 이와 같이, 실시예에 따른 표시 장치는 시분할 개수가 감소하는 반도체 구조물을 발광할 수 있으며, 이에 따라 광속을 개선할 수 있다.
구체적으로, 시분할을 결정하는 단계(S520)는 반도체 구조물 전체 온 또는 오프인지 판단하는 단계(S521), 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는지 판단하는 단계(S523)를 포함할 수 있다.
먼저, 반도체 구조물 전체 온 또는 오프인지 여부를 판단할 수 있다(S521). 반도체 구조물 전체 온 또는 오프인 경우, 컨트롤러는 시분할 개수를 1개로 결정할 수 있다.
도 16(a)을 참조하면, 동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되더라도, 데이터 라인(DL1-1, DL1-2)에 제1 제어 신호가 인가되지 않을 수 있다. 이 경우, 반도체 구조물은 전체 오프(비발광)일 수 있다.
그리고 도 16(b)를 참조하면, 동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되고, 데이터 라인(DL1-1, DL1-2)에 제1 제어 신호가 인가될 수 있다. 이 경우, 반도체 구조물은 전체 온(발광)일 수 있다.
즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되더라도 영상 데이터를 표시할 수 있다. 이에 따라, 전체 점등(온 또는 오프)인 경우, 한 프레임 동안 전 시간으로 모든 스캔 라인에 제2 제어 신호가 인가되어 1시분할 구동이 이루어질 수 있다.
그리고 반도체 구조물 전체 온 또는 오프가 아닌 경우, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는지 판단할 수 있다(S523). 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는 경우, 시분할 개수를 1개로 결정하고, 표시 장치는 해당 프레임 내에서 1시분할 구동할 수 있다(S524).
도 17(a) 및 도 17(b)를 참조하면, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있다.
동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되더라도, 데이터 라인(DL1-1, DL1-2) 중 어느 하나에만 제1 신호가 인가될 수 있다. 즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되더라도 한 프레임 내에서 열로 배치된 반도체 구조물은 발광할 수 있다. 이에 따라, 1시분할 구동이 가능한 바, 컨트롤러는 시분할 개수를 1개로 결정할 수 있다.
이와 달리, 그룹 스캔 라인에 대응한 데이터 라인 신호에 신호가 인가될 수 없는 경우, 컨트롤러는 시분할 개수를 2개로 결정할 수 있다(S525).
도 18(a) 내지 도 18(c)를 참조하면, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없다.
즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되는 경우, 2개의 데이터 라인(DL1-1, DL1-2) 중 어느 하나의 데이터 라인에 제1 제어 신호가 인가되면 인가된 데이터 라인과 연결된 반도체 구조물은 모두 발광할 수 있다. 이에, 한 프레임 동안 영상 데이터를 표시할 때, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없는 경우에 컨트롤러는 시분할 개수를 2개로 결정할 수 있다.
도 19는 실시예에 따른 표시 장치의 효과를 설명하는 도면이다.
도 19를 참조하면, 2시분할(a), 4시분할(b)의 경우 반도체 구조물에 주입된 평균 전류(x축)에 따른 광속(y축)을 도시한다. 여기서, 2시분할(a) 및 4시분할(b)의 경우 반도체 소자 패키지에 주입되는 평균 전류는 동일하나, 2시분할(a)의 경우 4시분할(b)의 경우 대비 피크 전류가 1/2배 일 수 있다. 2시분할의 경우(a)와 4시분할(b)의 경우 하나의 스캔 라인에 한 프레임에서 4개의 시구간 중 하나의 시구간에서 전류가 주입되나, 2시분할(a)의 경우 한 프레임에서 2개의 시구간 중 하나의 구간에서 전류가 주입되므로, 4시 분할(b)의 경우 스캔 라인 당 피크 전류가 2시분할의 경우 스캔 라인 당 피크 전류의 2배일 수 있다. 이로써, 4시분할의 경우 2시분할 대비 동일한 평균 전류가 주입되더라도, 광속이 평균 전류에 비례하여 증가하지 않음을 알 수 있다. 이는 높은 피크 전류가 주입되더라도 전류 스프레딩이 선형적으로 증가하지 않기 때문이다. 이로써, 실시예에 따른 표시 장치는 시분할개수를 경우에 따라 감소시켜, 광속을 증가할 수 있다.
상술한 반도체 소자 패키지는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 기판; 상기 기판 상에 매트릭스 타입으로 배치된 복수 개의 반도체 구조물; 상기 반도체 구조물과 전기적으로 연결되고 열로 배치된 복수 개의 제1 배선 라인 및 상기 반도체 구조물과 전기적으로 연결되고 행으로 배치된 복수 개의 제2 배선 라인;을 포함하는 반도체 소자 패키지;
    상기 복수 개의 제1 배선 라인과 연결된 복수 개의 데이터 라인;
    상기 복수 개의 제2 배선 라인과 연결된 복수 개의 스캔 라인;
    복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부;
    복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및
    입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하고,
    상기 복수 개의 제1 배선 라인은 제1 방향으로 연장된 길이가 길수록 상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적도 큰 표시 장치.
  2. 제1항에 있어서,
    제1 영역과 제2 영역의 면적 비는 1:3 내지 1:6이고,
    상기 제1 영역은 가장 짧은 제1 배선 라인과 상기 가장 짧은 제1 배선 라인과 전기적으로 연결된 반도체 구조물의 중첩 영역이고,
    상기 제2 영역은 가장 긴 제1 배선 라인과 상기 가장 긴 제1 배선 라인과 전기적으로 연결된 반도체 구조물의 중첩 영역인 표시 장치.
  3. 제1항에 있어서,
    상기 반도체 소자 패키지는 상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층을 포함하고,
    상기 반도체 구조물은, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함하고,
    상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
    상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 끝단부 및 제2 끝단부는 상기 기판의 가장자리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치되는 표시 장치.
  5. 제3항에 있어서,
    상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 반도체 구조물의 제2 방향으로 최대 폭은 상기 반도체 구조물과 제2 방향으로 중첩된 제1 배선 라인의 제2 방향으로 최대 폭과 폭의 비가 1:0.7 내지 1:0.9이고,
    상기 제2 방향은 상기 기판의 폭 방향인 표시 장치.
  7. 제5항에 있어서,
    상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되는 제1 전극; 및
    상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치되는 제2 전극;을 더 포함하는 표시 장치.
  8. 제1항에 있어서,
    상기 반도체 소자 패키지는,
    상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층;
    상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및
    상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
    상기 복수 개의 반도체 소자 패키지는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치되는 표시 장치.
  10. 제1항에 있어서,
    상기 입력 데이터는 주기가 한 프레임이고,
    그룹 스캔 라인은 상기 주기 동안 각 스캔 라인에 분할하여 제2 제어 신호를 제공하고,
    상기 그룹 스캔 라인은 하나의 데이터 라인에 연결된 반도체 구조물의 개수와 동일한 개수의 스캔 라인을 포함하는 표시 장치.
  11. 제1항에 있어서,
    상기 컨트롤러는,
    상기 반도체 구조물 전체 온 또는 오프이면 시분할 개수를 1개로 결정하는 표시 장치.
  12. 제10항에 있어서,
    상기 컨트롤러는,
    상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있다면 시분할 개수를 1개로 결정하는 표시 장치.
  13. 제10항에 있어서,
    상기 컨트롤러는,
    상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없다면 시분할 개수를 2개로 결정하는 표시 장치.
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