KR20160107863A - 발광 소자 - Google Patents

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Abstract

실시 예의 발광 소자는 기판과, 제1 및 제2 전극 패드와, 기판 위에 배치되며, 제1 및 제2 전극 패드 사이에서 제1 방향으로 일직선 상에 배열된 복수의 발광 셀 및 복수의 발광 셀을 전기적으로 연결하는 적어도 하나의 연결 배선을 포함하고, 복수의 발광 셀 각각은 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 제1 전극 패드는 첫 번째 발광 셀의 제2 도전형 반도체층과 연결되고, 제2 전극 패드는 마지막 발광 셀의 제1 도전형 반도체층과 연결되고, 연결 배선은 서로 인접하는 발광 셀 중 하나의 제1 도전형 반도체층과 다른 하나의 제2 도전형 반도체층을 전기적으로 연결한다.

Description

발광 소자{Light emitting device}
실시 예는 발광 소자에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 발광 다이오드(LED:Light Emitting Diode)가 개발되었다.
이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율 및 고출력 칩 및 패키징 기술에 의한 고휘도의 구현이다.
고휘도를 구현하기 위해서 광 추출 효율을 높이는 것이 중요하다. 광 추출 효율을 높이기 위하여 플립 칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(PSS:Patterned Sapphire Substrate), 광 결정(photonic crystal) 기술, 및 반사 방지막(anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
기존의 발광 소자 중 하나가 미국 특허 번호 US7,646,031에 개시되어 있다. 개시된 기존의 발광 소자는 전극 패드(32) 사이에서 LED(1)가 지그재그(zigzag) 형태로 배열되며 일직선상에 배열되지 않는다. 이로 인해, 설계의 자유도가 제한되고, 발광 소자의 중앙에서 전류가 국부적으로 과밀(crowding)되는 문제가 발생할 수 있다. 게다가, 이웃하는 LED(1)는 하나의 에어 브릿지 라인(air bridge line)(28)에 의해 연결되므로, 하나의 라인(28)이 단선될 경우 발광 소자 전체가 동작하지 못하여 신뢰성이 저하될 수 있다.
미국 특허 번호 US7,646,031(2010.01.12, 발명의 명칭: LIGHT EMITTING DEVICE HAVING LIGHT EMITTING ELEMENTS)
실시 예는 신뢰선이 개선된 발광 소자를 제공한다.
실시 예에 의한 발광 소자는, 기판; 제1 및 제2 전극 패드; 상기 기판 위에 배치되며, 상기 제1 및 제2 전극 패드 사이에서 제1 방향으로 일직선 상에 배열된 제1 내지 제M(여기서, M은 2 이상의 양의 정수) 발광 셀; 및 상기 제1 내지 제M 발광 셀을 전기적으로 연결하는 제1 내지 제N(여기서, N은 양의 정수로서, 1 ≤ N ≤ M-1) 연결 배선을 포함하고, 상기 제1 내지 제M 발광 셀 각각은 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 전극 패드는 상기 제1 발광 셀의 상기 제2 도전형 반도체층과 연결되고, 상기 제2 전극 패드는 상기 제M 발광 셀의 상기 제1 도전형 반도체층과 연결되고, 제n (여기서, n은 양의 정수로서, 1 ≤ n ≤ N) 연결 배선은 서로 인접하는 제n 발광 셀의 상기 제1 도전형 반도체층과 제n+1 발광 셀의 상기 제2 도전형 반도체층을 전기적으로 연결할 수 있다.
예를 들어, 상기 제n 연결 배선은 상기 제1 방향과 다른 제2 방향으로 전기적으로 서로 이격된 복수의 연결 금속층을 포함할 수 있다.
예를 들어, 상기 발광 소자는, 상기 제1 발광 셀과 상기 제M 발광 셀의 사이에 배치된 임의의 발광 셀의 상기 제1 또는 제2 도전형 반도체층과 연결된 중간 패드를 더 포함할 수 있다.
예를 들어, 상기 제1 내지 제N 연결 배선 중 어느 하나에 포함된 상기 복수의 연결 금속층과 상기 제1 내지 제N 연결 배선 중 다른 하나에 포함된 상기 복수의 연결 금속층은 상기 제1 방향으로 서로 어긋나서 배치될 수 있다.
예를 들어, 제k (여기서, k는 양의 정수로서, 1 ≤ k ≤ N-1) 연결 배선에 포함된 상기 복수의 연결 금속층과 제k+1 연결 배선에 포함된 상기 복수의 연결 금속층은 상기 제1 방향으로 서로 어긋나서 배치될 수 있다.
예를 들어, 제1 전극 패드와 상기 제2 전극 패드는 상기 제1 방향으로 서로 대향하여 배치될 수 있다. 상기 제1 및 제2 전극 패드 각각은 상기 발광 소자의 모서리에 배치될 수 있다.
예를 들어, 상기 제1 내지 제M 발광 셀의 상기 제1 방향으로의 길이는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 가까울수록 감소하고 멀어질수록 증가할 수 있다.
예를 들어, 상기 제1 내지 제N 연결 배선에 포함된 상기 복수의 연결 금속층의 개수는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 근접할수록 증가할 수 있다.
예를 들어, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제M 발광 셀의 활성 영역의 평면 크기는 대칭일 수 있다.
예를 들어, 상기 제1 내지 제M 발광 셀 간의 활성 영역의 평면 넓이 편차는 20% 이내일 수 있다.
예를 들어, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제M 발광 셀의 활성 영역의 평면 모양은 대칭일 수 있다.
예를 들어, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제N 연결 배선에 포함된 상기 복수의 연결 금속층의 개수는 대칭일 수 있다.
예를 들어, 상기 제1 내지 제N 연결 배선 각각에서 상기 복수의 연결 금속층 간의 이격 거리는 상기 발광 소자의 가장 자리로 갈수록 감소할 수 있다.
예를 들어, 상기 제1 내지 제N 연결 배선 각각에서 상기 복수의 연결 금속층 간의 이격 거리는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 근접할수록 증가할 수 있다.
예를 들어, 상기 제1 내지 제M 발광 셀 중 인접하는 발광 셀이 서로 대향하는 면은 곡면인 평면 형상을 가질 수 있다.
예를 들어, 상기 기판은 다각형 평면 형상을 갖고, 상기 제1 방향은 상기 다각형의 대각선 방향일 수 있다.
예를 들어, 상기 제1 내지 제N 연결 배선 중 적어도 2개에 포함된 상기 복수의 연결 금속층의 개수는 서로 동일할 수도 있고, 서로 다를 수도 있다.
실시 예에 따른 발광 소자는 전체적으로 균일한 발광 분포를 갖고, 전류가 과밀하게 흐르는 문제를 해결할 수 있고, 전체적으로 증가된 활성 영역을 가짐으로써 개선된 발광 효율을 갖고, 광 추출 효율을 극대화시킬 수 있고, 주어진 기판의 평면 영역에서 보다 많은 개수의 발광 셀을 가짐으로써 고전압용에 적합할 수 있고, 복수 개의 연결 금속층 중 하나가 단선되더라도, 나머지 연결 금속층을 통해 캐리어가 발광 셀 사이를 이동할 수 있으므로, 개선된 신뢰성을 가질 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자를 I-I'선을 따라 절취한 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자를 Ⅱ-Ⅱ' 선을 따라 절취한 단면도를 나타낸다.
도 4는 도 1에 도시된 발광 소자를 Ⅲ-Ⅲ' 선을 따라 절취한 단면도를 나타낸다.
도 5는 도 1에 도시된 발광 소자의 회로도를 나타낸다.
도 6은 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 7은 또 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 8은 또 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 발광 소자(100A)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100A)를 I-I'선을 따라 절취한 단면도를 나타내고, 도 3은 도 1에 도시된 발광 소자(100A)를 Ⅱ-Ⅱ' 선을 따라 절취한 단면도를 나타내고, 도 4는 도 1에 도시된 발광 소자(100A)를 Ⅲ-Ⅲ' 선을 따라 절취한 단면도를 나타낸다.
도 1 내지 도 4를 참조하면, 발광 소자(100A)는 기판(110), 버퍼층(112), 복수의 발광 셀(P1 내지 PM), 제1 및 제2 전극(132, 134), 절연층(140), 제1 및 제2 전극 패드(152, 154), 중간 패드(156) 및 제1 내지 제N 연결 배선(CE1 내지 CEN)을 포함할 수 있다. 여기서, M과 N 각각은 2 이상의 양의 정수일 수 있으며, N은 1 ≤ N ≤ M-1일 수 있다.
기판(110) 위에 버퍼층(112)이 배치될 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열 전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 또한, 기판(110)은 투광성을 갖는 물질로 이루어질 수도 있으며, 발광 소자(100A)의 전체 질화물 발광 구조물(120)의 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통해 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다. 예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs, Ge 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 요철 패턴 형상을 가질 수 있다. 예를 들어, 비록 도시되지는 않았지만 기판(110)은 PSS(Patterned Sapphire Substrate)일 수 있다.
버퍼층(112)은 기판(110)과 발광 구조물(120) 사이에 배치되며, Ⅲ-Ⅴ족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 버퍼층(112)은 기판(110)과 발광 구조물(120) 사이의 격자 상수의 차이를 줄여주는 역할을 한다. 예를 들어, 버퍼층(112)은 AlN을 포함하거나 언 도프드(undoped) 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 버퍼층(112)은 기판(110)의 종류와 발광 구조물(120)의 종류에 따라 생략될 수도 있다.
경우에 따라, 버퍼층(112)은 생략될 수 있다. 이하, 버퍼층(112)이 생략된 것으로 설명하지만, 버퍼층(112)이 생략되지 않은 경우에도 하기의 설명은 적용될 수 있다.
기판(110) 위에 복수의 발광 셀(P1 내지 PM)이 배치될 수 있다. 복수의 발광 셀(P1 내지 PM)을 순서대로 제1 발광 셀(P1) 내지 제M 발광 셀(PM)이라 한다. 하나의 발광 셀을 이루는 발광 구조물(120)은 경계 영역(S)에 의하여 다른 발광 셀의 발광 구조물(120)과 구분될 수 있다. 경계 영역(S)은 제1 내지 제M 발광 셀(P1 내지 PM) 각각의 둘레에 위치하는 영역일 수 있으며, 기판(110)일 수 있다.
이하, M=6이고 N=5인 것으로 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, M이 6보다 작거나 큰 경우 및 N이 5보다 작거나 큰 경우에도 하기의 설명은 적용될 수 있다.
제1 및 제6 발광 셀(P1 내지 P6)은 제1 전극 패드(152)와 제2 전극 패드(154) 사이에서 제1 방향(예를 들어, z축 방향)으로 일직선 상에 배열될 수 있다. 이때, 제1 내지 제M 발광 셀(P1 내지 PM)은 서로 이격되어 배치될 수 있지만, 실시 예는 이에 국한되지 않는다.
제1 내지 제6 발광 셀(P1 내지 P6) 각각은 기판(110) 위에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다. 즉, 기판(110) 위에 배치된 발광 구조물(120)은 M개의 발광 셀로 나뉘어질 수 있다. 발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 기판(110)과 활성층(124) 사이에 배치되고, 반도체 화합물을 포함할 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현되고, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(122)은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(124)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조를 가질 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다.
제2 도전형 반도체층(126)은 활성층(124)의 상부에 배치되며, 반도체 화합물을 포함할 수 있다. 제2 도전형 반도체층(126)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다.
제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(126)은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(122)은 n형 반도체층이고 제2 도전형 반도체층(126)은 p형 반도체층으로 구현되거나, 제1 도전형 반도체층(122)은 p형 반도체층이고 제2 도전형 반도체층(126)은 n형 반도체층으로 구현될 수 있다. 이에 따라 발광 구조물(120)은 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
또한, 도 1에 도시된 바와 달리, 발광 구조물(120)의 측면은 기판(110)에 대해 경사질 수 있다. 이와 같이, 발광 구조물(120)의 측면을 경사지게 형성하는 이유는, 이웃하는 발광 셀을 전기적으로 연결하는 연결 배선의 끊김을 방지하기 위해서이다.
또한, 각 발광 셀(Pm)에서 제1 전극(132)은 제1 도전형 반도체층(122) 위에 배치될 수 있다. 여기서, m은 양의 정수로서, 1 ≤ m ≤ M일 수 있다. 예를 들어, 도 2를 참조하면 제1 및 제2 발광 셀(P1, P2) 각각에서 제1 전극(132)은 제1 도전형 반도체층(122) 위에 배치된다. 도 3 및 도 4를 참조하면, 제2 내지 제4 발광 셀(P2, P3, P4) 각각에서 제1 전극(132)은 제1 도전형 반도체층(122) 위에 배치된다. 제1 전극(132)을 제1 도전형 반도체층(122) 위에 배치하기 위해, 발광 구조물(120)의 제1 도전형 반도체층(122) 일부가 노출될 수 있다. 즉, 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부가 메사 식각(mesa etching)에 의하여 식각되어 제1 도전형 반도체층(122)의 일부를 노출할 수 있다. 이때, 제1 도전형 반도체층(122)의 노출면은 활성층(124)의 하면보다 낮게 위치할 수 있다. 또한, 제n 발광 셀에서 제1 전극(132)이 제1 도전형 반도체층(122) 위에 별개로 마련되는 대신에, 제1 전극(132)은 제n 연결 배선(CEn)과 일체로 이루어질 수도 있다. 여기서, n은 양의 정수로서 1 ≤ n ≤ N 일 수 있다.
각 발광 셀(Pm)에서, 제2 전극(134)은 제2 도전형 반도체층(126) 위에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 예를 들어, 도 2를 참조하면, 제1 및 제2 발광 셀(P1, P2) 각각에서 제2 전극(134)은 제2 도전형 반도체층(126) 위에 배치되어 있다. 또한, 도 3 및 도 4를 참조하면, 제3 내지 제5 발광 셀(P3, P4, P5) 각각에서 제2 전극(134)은 제2 도전형 반도체층(126) 위에 배치되어 있다. 또는, 제n+1 발광 셀[P(n+1)]에서 제2 전극(134)이 제2 도전형 반도체층(126) 위에 별개로 마련되는 대신에, 제n+1 발광 셀[P(n+1)]의 제2 전극(134)은 제n 연결 배선(CEn)과 일체로 이루어질 수도 있다. 예를 들어, 도 2에 도시된 바와 달리, 제2 발광 셀(P2)의 제2 전극(134)은 제1 연결 배선(CE1)(예를 들어, 제1-2 연결 금속층(CE12))과 일체로 이루어질 수 있다.
또한, 각 발광 셀(Pm)의 제1 및 제2 전극(132, 134) 각각은 접착층(미도시), 배리어층(미도시), 반사층(미도시) 및 본딩층(미도시)이 순차적으로 적층된 구조를 가질 수 있다.
제1 전극(132)의 접착층은 제1 도전형 반도체층(122)과 오믹 접촉하는 물질을 포함하고, 제2 전극(134)의 접착층은 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 예를 들어, 접착층은 Cr, Rd 및 Ti 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
배리어층은 접착층 위에 배치되며, Ni, Cr, Ti 및 Pt 중 적어도 하나를 포함하는 재료로, 단층 또는 다층으로 형성될 수 있다. 예를 들어, 배리어층은 Cr과 Pt의 합금으로 이루어질 수 있다.
또한, 배리어층과 접착층 사이에 Ag 등으로 이루어진 반사층이 개재될 수도 있지만 생략될 수도 있다.
또한, 본딩층은 반사층의 위에 배치되며, Au을 포함할 수 있다.
또한, 제1 내지 제M 발광 셀(P1 내지 PM)의 제1 방향(예를 들어, z축 방향)으로의 길이는 제1 발광 셀(P1)과 제M 발광 셀(PM) 사이를 가로지르는 중심선(CL)에 가까울수록 감소하고 멀어질수록 증가할 수 있다. 예를 들어, 제1 내지 제3 발광 셀(P1 내지 P3)의 제1 방향으로의 각 길이(L1, L2, L3)는 중심선(CL)에 가까울수록 감소할 수 있다. 또한, 제4 내지 제6 발광 셀(P4 내지 P6)의 제1 방향으로의 각 길이(L4, L5, L6)는 중심선(CL)으로부터 멀어질수록 증가할 수 있다.
제1 내지 제6 발광 셀(P1 내지 P6)의 제2 방향으로의 폭은 중심선(CL)으로 갈수록 증가한다. 따라서, 제1 내지 제6 발광 셀(P1 내지 P6)의 제1 방향으로의 길이(L1 내지 L6)를 중심선(CL)에 가까울수록 감소시키고 멀어질수록 증가시킬 경우, 제1 내지 제6 발광 셀(P1 내지 P6)의 활성 영역의 평면 넓이(예를 들어, y축과 z축 상에서의 넓이)는 균일해질 수 있다. 여기서, 활성 영역이란 도 1을 참조하면 경계 영역(S)과 메사 식각에 의해 노출된 제1 도전형 반도체층(122)을 제외한 영역을 의미할 수 있다. 도 2를 참조하면, 활성 영역이란, 활성층(124)의 폭(AA)을 의미할 수 있다.
또한, 제1 내지 제6 발광 셀(P1 내지 P6) 각각의 활성 영역의 평면 넓이가 평균 넓이를 기준으로 20% 이내 예를 들어 2% 내지 3% 정도의 오차(즉, '활성 영역의 넓이 편차') 범위 내에 있을 때, 제1 내지 제6 발광 셀(P1 내지 P6)의 평면 넓이는 균일하다고 할 수 있으나, 실시 예는 이에 국한되지 않는다. 여기서, '평균 넓이'란, 제1 내지 제6 발광 셀(P1 내지 P6)의 활성 영역을 모두 합산한 결과를 발광 셀의 개수로 나눈 값을 의미할 수 있다. 이를 위해, y축 방향으로 발광 소자(100A)의 폭을 고려하면서 z축 방향으로의 길이(L1 내지 L6)가 결정될 수 있다.
이와 같이, 제1 내지 제6 발광 셀(P1 내지 P6)의 활성 영역의 평면 넓이가 서로 동일하지 않더라도, 활성 영역의 넓이 편차가 20% 이내 예를 들면 2% 내지 3% 범위 내에 있을 때, 제1 내지 제6 발광 셀(P1 내지 P6) 중 어느 한 쪽으로 캐리어의 스프레딩이 치우치지 않아 전체적으로 캐리어가 고르게 스프레딩될 수 있고, 전류 밀도가 균일해져서 소자가 파괴될 가능성이 줄어들어 신뢰성이 개선될 수 있으며, 광 추출 효율이 개선될 수 있게 된다.
또한, 중심선(CL)을 기준으로 제1 내지 제M 발광 셀(P1 내지 P6)의 활성 영역의 평면 크기 또는 평면 모양 중 적어도 하나는 대칭일 수 있다. 예를 들어, 중심선(CL)을 기준으로 제1 발광 셀(P1)과 제6 발광 셀(P6)의 평면 크기 또는 평면 모양 중 적어도 하나는 대칭일 수 있다. 중심선(CL)을 기준으로 제2 발광 셀(P2)과 제5 발광 셀(P5)의 평면 크기 또는 평면 모양 중 적어도 하나는 대칭일 수 있다. 중심선(CL)을 기준으로 제3 발광 셀(P3)과 제4 발광 셀(P4)의 평면 크기 또는 평면 모양 중 적어도 하나는 대칭일 수 있다.
이와 같이, 중심선(CL)을 기준으로 제1 내지 제M 발광 셀(P1 내지 PM)의 활성 영역의 평면 크기 또는 평면 모양 중 적어도 하나가 대칭일 경우, 발광 소자(100A)의 전체의 발광 분포가 균일해질 수 있다.
한편, 제1 내지 제N 연결 배선(CE1 내지 CEN)은 제1 내지 제M 발광 셀(P1 내지 PM)을 전기적으로 연결하는 역할을 한다. 즉, 제1 내지 제N 연결 배선은 제1 전극 패드(152)가 위치하는 제1 발광 셀(P1)을 시점으로 하고, 제2 전극 패드(154)가 위치하는 제M 발광 셀(PM)을 종점으로 하여 제1 내지 제M 발광 셀(P1 내지 PM)을 직렬 연결할 수 있다.
제1 내지 제N 연결 배선(CE1 내지 CEN) 각각인 제n 연결 배선(CEn)은 제n 발광 셀(Pn), 제n+1 발광 셀[P(n+1)] 및 그[Pn, P(n+1)] 사이의 경계 영역(S) 상에 위치하여, 서로 인접하는 제n 발광 셀(Pn)의 제1 도전형 반도체층(122)과 제n+1 발광 셀(Pn+1)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다.
예를 들어, 제1 연결 배선(CE1)은 제1 발광 셀(P1)의 제1 도전형 반도체층(122)과 제2 발광 셀(P2)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다. 제2 연결 배선(CE2)은 제2 발광 셀(P2)의 제1 도전형 반도체층(122)과 제3 발광 셀(P3)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다. 제3 연결 배선(CE3)은 제3 발광 셀(P3)의 제1 도전형 반도체층(122)과 제4 발광 셀(P4)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다. 제4 연결 배선(CE4)은 제4 발광 셀(P1)의 제1 도전형 반도체층(122)과 제5 발광 셀(P5)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다. 제5 연결 배선(CE5)은 제5 발광 셀(P5)의 제1 도전형 반도체층(122)과 제6 발광 셀(P6)의 제2 도전형 반도체층(126)을 전기적으로 연결할 수 있다.
또한, 제n 연결 배선(CEn)은 복수의 연결 금속층(EC1 내지 ECQ)을 포함할 수 있다. 복수의 제n1 내지 제nQ 연결 금속층(ECn1 내지 ECnQ)은 제1 방향(예를 들어, z축 방향)과 다른 제2 방향(예를 들어, y축 방향)으로 전기적으로 서로 이격되어 배치될 수 있다. 여기서, Q는 2 이상의 양의 정수일 수 있다.
예를 들어, 제1 연결 배선(CE1)은 제1-1 내지 제1-3 연결 금속층(CE11 내지 CE13)을 포함하고, 제2 연결 배선(CE2)은 제2-1 내지 제2-4 연결 금속층(CE21 내지 CE24)을 포함하고, 제3 연결 배선(CE3)은 제3-1 내지 제3-5 연결 금속층(CE31 내지 CE35)을 포함하고, 제4 연결 배선(CE4)은 제4-1 내지 제4-4 연결 금속층(CE41 내지 CE44)을 포함하고, 제5 연결 배선(CE5)은 제5-1 내지 제5-3 연결 금속층(CE51 내지 CE53)을 포함할 수 있다.
전술한 제1 내지 제N 연결 배선(CE1 내지 CEN) 각각(CEn)에 포함된 복수의 연결 금속층(ECn1 내지 ECnQ) 각각은 제1 및 제2 전극(132, 134) 각각과 동일하거나 서로 다른 물질로 이루어질 수 있다. 만일, 복수의 연결 금속층(ECn1 내지 ECnQ) 각각이 제1 및 제2 전극(132, 134)과 동일한 물질로 이루어질 경우 전술한 바와 같이 복수의 연결 금속층(ECn1 내지 ECnQ)은 제1 또는 제2 전극(132, 134) 중 적어도 하나와 일체형으로 이루어질 수도 있다. 복수의 연결 금속층(ECn1 내지 ECnQ) 각각은 Cr, Rd, Au, Ni, Ti 또는 Pt 중 적어도 하나를 포함할 수 있으나 이에 국한되지 않는다.
또한, 도 1에 도시된 발광 소자(100A)에서 각 연결 배선(ECn)에 포함된 제n1 내지 제nQ 연결 금속층(CEn1 내지 CEnQ) 각각은 사각형 평면 형상을 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 제n1 내지 제nQ 연결 금속층(CEn1 내지 CEnQ)은 다양한 평면 형상을 가질 수 있다.
또한, 제1 내지 제N 연결 배선(CE1 내지 CEN) 중 어느 하나에 포함된 복수의 연결 금속층과 제1 내지 제N 연결 배선(CE1 내지 CEN) 중 다른 하나에 포함된 복수의 연결 금속층은 제1 방향(예를 들어, z축 방향)으로 서로 어긋나서 배치될 수 있다.
예를 들어, 제k 연결 배선(CEk)에 포함된 복수의 연결 금속층(CEk1 내지 CEkQ)과 제k+1 연결 배선(CE(k+1))에 포함된 복수의 연결 금속층[CE(k+1)1 내지 CE(k+1)Q]은 제1 방향으로 서로 어긋나서 배치될 수 있다. 여기서, 1 ≤ k ≤ N-1일 수 있다.
N=5일 경우, 제1 연결 배선(CE1)에 포함된 제1-1 내지 제1-3 연결 금속층(CE11 내지 CE13)과 제2 연결 배선(CE2)에 포함된 제2-1 내지 제2-4 연결 금속층(CE21 내지 CE24)은 제1 방향으로 서로 어긋나서 배치될 수 있다. 제2 연결 배선(CE2)에 포함된 제2-1 내지 제2-4 연결 금속층(CE21 내지 CE24)과 제3 연결 배선(CE3)에 포함된 제3-1 내지 제3-5 연결 금속층(CE31 내지 CE35)은 제1 방향으로 서로 어긋나서 배치될 수 있다. 제3 연결 배선(CE3)에 포함된 제3-1 내지 제3-5 연결 금속층(CE31 내지 CE35)과 제4 연결 배선(CE4)에 포함된 제4-1 내지 제4-4 연결 금속층(CE41 내지 CE44)은 제1 방향으로 서로 어긋나서 배치될 수 있다. 제4 연결 배선(CE4)에 포함된 제4-1 내지 제4-4 연결 금속층(CE41 내지 CE44)과 제5 연결 배선(CE5)에 포함된 제5-1 내지 제5-3 연결 금속층(CE51 내지 CE53)은 제1 방향으로 서로 어긋나서 배치될 수 있다.
전술한 바와 같이 서로 인접한 연결 금속층이 제1 방향으로 서로 어긋나게 배치될 경우, 제1 방향으로 캐리어가 균일하게 스프레딩되어 화살표로 표시한 제1 방향(CP)으로 흐르는 전류가 과밀(crowding)하게 되는 문제가 해결될 수 있다.
또한, 제1 내지 제N 연결 배선(CE1 내지 CEN) 중 적어도 2개에 포함된 복수의 연결 금속층의 개수는 서로 동일할 수도 있고, 서로 다를 수도 있다. 즉, 제1 내지 제N 연결 배선(CE1 내지 CEN)의 Q는 서로 동일할 수도 있고 서로 다를 수도 있다. 제1, 제2, 제3, 제4 또는 제5 연결 배선(CE1, CE2, CE3, CE4 또는 CE5) 중 적어도 2개에 포함된 복수의 연결 금속층의 개수(Q)는 서로 동일할 수도 있고 서로 다를 수도 있다.
예를 들어, 도 1에 예시된 바와 같이, 제1 및 제5 연결 배선(CE1, CE5) 각각에 포함된 연결 금속층의 개수는 3개(Q=3)로서 서로 동일할 수 있다. 제2 및 제4 연결 배선(CE2, CE4) 각각에 포함된 연결 금속층의 개수는 4개(Q=4)로서 서로 동일할 수 있다. 제3 연결 배선(CE3)에 포함된 연결 금속층의 개수는 5개(Q=4)일 수 있다. 제1, 제2 및 제3 연결 배선(CE1, CE2, CE3) 각각에 포함된 연결 금속층의 개수는 서로 다를 수 있다.
또한, 제1 내지 제N 연결 배선(CE1 내지 CEN)에 포함된 복수의 연결 금속층의 개수는 제1 발광 셀(P1)과 제M 발광 셀(PM) 사이를 가로지르는 중심선(CL)에 근접할수록 증가할 수 있다. 예를 들어, 중심선(CL)으로부터 가장 멀리 배치된 제1 및 제5 연결 배선(CE1, CE5)에 포함된 복수의 연결 금속층의 개수는 3개로서 가장 작을 수 있다. 또한, 제1 및 제5 연결 배선(CE1, CE5)보다 중심선(CL)에 가깝게 근접한 제2 및 제4 연결 배선(CE2, CE4)에 포함된 복수의 연결 금속층의 개수는 4개로서 3개보다 1개 증가할 수 있다. 또한, 제2 및 제4 연결 배선(CE2, CE4)보다 중심선(CL)에 보다 가깝게 근접한 제3 연결 배선(CE3)에 포함된 복수의 연결 금속층의 개수는 5개로서 4개보다 1개 증가할 수 있다. 이와 같이, 제1 내지 제3 연결 배선(CE1, CE2, CE3)에 포함된 복수의 연결 금속층의 개수는 중심선(CL)에 근접할수록 증가하고, 제5, 제4 및 제3 연결 배선(CE5, CE4, CE3)에 포함된 복수의 연결 금속층의 개수는 중심선(CL)에 근접할수록 증가할 수 있다.
도 1에 예시된 바와 같이 중심선(CL)에 근접할수록 발광 셀의 폭은 증가하며, 큰 폭을 갖는 발광 셀일수록 캐리어가 균일하게 스프레딩할 필요가 있다. 따라서, 전술한 바와 같이 중심선(CL)에 근접할수록 연결 금속층의 개수가 증가할 경우, 큰 폭을 갖는 발광 셀에서 캐리어가 균일하게 스프레딩될 수 있다.
또한, 중심선(CL)을 기준으로 제1 내지 제N 연결 배선(CE1 내지 CEN)에 포함된 복수의 연결 금속층의 개수는 대칭일 수 있다. 예를 들어, 중심선(CL)을 기준으로 제1 연결 배선(CE1)에 포함된 연결 금속층(CE11, CE12, CE13)의 개수와 제5 연결 배선(CE5)에 포함된 연결 금속층(CE51, CE52, CE53)의 개수는 3개로서 서로 대칭일 수 있다. 중심선(CL)을 기준으로 제2 연결 배선(CE2)에 포함된 연결 금속층(CE21, CE22, CE23, CE24)의 개수와 제4 연결 배선(CE4)에 포함된 연결 금속층(CE41, CE42, CE43, CE44)의 개수는 4개로서 서로 대칭일 수 있다.
전술한 바와 같이 연결 금속층의 개수가 중심선(CL)을 기준으로 대칭일 경우, 활성층(124)에서 방출되는 광의 분포가 균일해질 수 있다.
또한, 제1 내지 제N 연결 배선(CE1 내지 CEN) 각각에서 복수의 연결 금속층 간의 이격 거리는 발광 소자(100)의 제2 방향(예를 들어, y축 방향)에서의 가장 자리로 갈수록 감소할 수 있다.
예를 들어, 제2-1 및 제2-2 연결 금속층(CE21, CE22)은 제2-2 및 제2-3 연결 금속층(CE22, CE23)보다 발광 소자(100A)의 제2 방향에서의 가장 자리에 더 가깝게 배치된다. 이 경우, 제2-1 및 제2-2 연결 금속층(CE21, CE22) 간의 제1 이격 거리(d1)는 제2-2 및 제2-3 연결 금속층(CE22, CE23) 간의 제2 이격 거리(d2)보다 더 작을 수 있다.
제4-1 및 제4-2 연결 금속층(CE41, CE42)은 제4-2 및 제4-3 연결 금속층(CE42, CE43)보다 발광 소자(100A)의 제2 방향에서의 가장 자리에 더 가깝게 배치된다. 이 경우, 제4-1 및 제4-2 연결 금속층(CE41, CE42) 간의 제3 이격 거리(d3)는 제4-2 및 제4-3 연결 금속층(CE42, CE43) 간의 제4 이격 거리(d4)보다 더 작을 수 있다.
제3-1 및 제3-2 연결 금속층(CE31, CE32)은 제3-2 및 제3-3 연결 금속층(CE32, CE33)보다 발광 소자(100A)의 제2 방향에서의 가장 자리에 더 가깝게 배치된다. 이 경우, 제3-1 및 제3-2 연결 금속층(CE31, CE32) 간의 제5 이격 거리(d5)는 제3-2 및 제3-3 연결 금속층(CE32, CE33) 간의 제6 이격 거리(d6)보다 더 작을 수 있다.
또한, 제1 내지 제N 연결 배선(CE1 내지 CEN) 각각에서 복수의 연결 금속층 간의 이격 거리는 중심선(CL)에 근접할수록 증가할 수 있다.
예를 들어, 제3 연결 배선(CE3)이 제2 연결 배선(CE2)보다 중심선(CL)에 더 근접해 있다. 따라서, 제3 연결 배선(CE3)에 포함된 제3-1 및 제3-2 연결 금속층(CE31, CE32) 간의 제5 이격 거리(d5)는 제2 연결 배선(CE2)에 포함된 제2-1 및 제2-2 연결 금속층(CE21, CE22) 간의 제1 이격 거리(d1)보다 더 클 수 있다.
또한, 제3 연결 배선(CE3)이 제4 연결 배선(CE4)보다 중심선(CL)에 더 근접해 있다. 따라서, 제3 연결 배선(CE3)에 포함된 제3-1 및 제3-2 연결 금속층(CE31, CE32) 간의 제5 이격 거리(d5)는 제4 연결 배선(CE4)에 포함된 제4-1 및 제4-2 연결 금속층(CE41, CE42) 간의 제3 이격 거리(d3)보다 더 클 수 있다.
일반적으로 캐리어는 발광 소자(100A)의 제1 방향(예를 들어, z축 방향)에서의 가장자리보다 가운데에서 또는 제2 방향(예를 들어, y축 방향)에서의 가장 자리보다는 가운데에서 과밀될 수 있다.
이를 고려하여, 전술한 바와 같이, 실시 예에 의한 발광 소자(100A)의 제2 방향의 가운데로 갈수록 연결 금속층 간의 이격 거리가 증가할 경우 제2 방향의 가운데로 과밀되는 캐리어가 제2 방향의 가장 자리로 분산될 수 있어, 캐리어가 균일하게 스프레딩될 수 있다. 또한, 발광 소자(100A)의 제1 방향의 가장 자리로부터 가운데로 갈수록 연결 금속층 간의 이격 거리가 증가할 경우 제1 방향의 가운데로 과밀되는 캐리어가 제1 방향의 가장 자리로 분산될 수 있어, 캐리어가 균일하게 스프레딩될 수 있다. 결국, 캐리어가 균일하게 스프레딩될 경우, 발광 소자(100A)의 가운데로 전류가 과밀되는 현상이 개선될 수 있다.
한편, 제1 전극 패드(152)는 제1 발광 셀(M1)의 제2 도전형 반도체층(126)과 전기적으로 연결되고, 제2 전극 패드(154)는 제6 발광 셀(M6)의 제1 도전형 반도체층(122)과 연결될 수 있다.
또한, 제1 전극 패드(152)와 제2 전극 패드(154)는 제1 방향으로 서로 대향하여 배치될 수 있다.
또한, 제1 및 제2 전극 패드(152, 154) 각각은 발광 소자(100A)의 모서리에 배치될 수 있다. 따라서, 발광 소자(100A)의 전체 면적에서 제1 및 제2 전극 패드(152, 154)가 차지하는 영역이 기존보다 더 줄어들 수 있어, 전체적으로 발광 소자(100A)의 활성 영역이 증가함으로써 발광 효율이 개선될 수 있다.
제1 전극 패드(152)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 2를 참조하면 제1 전극 패드(152)는 제1 내지 제M 발광 셀(P1 내지 PM) 중 어느 하나의 발광 셀(예컨대, P1)의 제2 도전형 반도체층(126) 위에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
또한, 제2 전극 패드(154)는 제2 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 1을 참조하면 제2 전극 패드(154)는 제1 내지 제M 발광 셀(P1 내지 PM) 중 다른 하나의 발광 셀(예컨대, P=9)의 제1 도전형 반도체층(122) 위에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 접촉할 수 있다.
또한, 제2 전극(134)과 제2 도전형 반도체층(126) 사이에 전도층(미도시)이 더 배치될 수도 있다. 전도층은 전반사를 감소시킬 뿐만 아니라 투광성이 좋기 때문에 활성층(124)으로부터 방출되어 제2 도전형 반도체층(126)을 거친 빛의 추출 효율을 증가시킬 수 있다. 전도층은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 또는 Ni/IrOx/Au/ITO 중 적어도 하나 이상을 이용하여 단층 또는 다층으로 구현될 수 있다. 경우에 따라서, 도 2 내지 도 4에 예시된 바와 같이, 전도층은 생략될 수도 있다. 제2 도전형 반도체층(126) 위에 배치된 전도층의 면적은 제2 도전형 반도체층(126)의 상부 면적 이하일 수 있다.
또한, 발광 소자(100A)는 적어도 하나의 중간 패드를 더 포함할 수 있다. 여기서, 중간 패드는 제1 발광 셀(P1)과 제M 발광 셀(PM)의 사이에 배치된 임의의 발광 셀의 제1 도전형 반도체층(122) 또는 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 예컨대, 중간 패드는 제1 전극 패드(152) 및 제2 전극 패드(154)가 위치하는 발광 셀(예컨대, P1 및 P9)을 제외한 나머지 발광 셀(예컨대, P2 내지 P5) 중 임의의 발광 셀(예컨대, P2 내지 P9)의 절연층(140) 상에 배치될 수 있다.
예를 들어, 도 1 및 도 4에 예시된 바와 같이, 중간 패드(156)는 제4 발광 셀(P4)의 제2 전극(134) 상에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 만일, 중간 패드(156)가 도 1에 도시된 바와 같이 제2 도전형 반도체층(126)과 연결될 경우 제1 전원을 공급하기 위하여 와이어(미도시)가 본딩되는 영역일 수 있다. 또는, 중간 패드(156)가 도 1에 도시된 바와 달리 제1 도전형 반도체층(122)과 연결될 경우 제2 전원을 공급하기 위하여 와이어(미도시)가 본딩되는 영역일 수 있다.
도 4에 도시된 바와 같이, 중간 패드(156)와 제2 도전형 반도체층(126) 사이에 제2 전극층(134)이 위치하고, 중간 패드(156)는 동일 발광 셀 내에 위치하는 연결 금속층 중 어느 하나와 전기적으로 연결될 수 있다. 예컨대, 제4 발광 셀(P4)의 제2 전극(134) 상에 위치하는 중간 패드(156)는 제3-1 내지 제3-5 연결 금속층(CE31 내지 CE35) 중에서 어느 하나인 제3-1 연결 금속층(CE31)의 일단과 전기적으로 연결될 수 있다.
그러나 다른 실시 예에서는 중간 패드(156)는 동일 발광 셀 내에 위치하는 연결 금속층과 서로 전기적으로 직접 연결되지 않을 수도 있다. 즉, 도 4에 도시된 바와 달리, 중간 패드(156)는 제3-1 연결 금속층(CE31)과 직접 연결되지 않고 분리되어 배치될 수도 있다.
또한, 기판(110)은 다양한 다각형 평면 형상을 가질 수 있다. 예를 들어, 기판(110)은 도 1에 도시된 바와 같이 사각형 평면 형상을 가질 수도 있고 비록 도시되지는 않았지만 오각형, 육각형, 팔각형, 마름모꼴형, 사다리꼴 등 다양한 다각형 평면 형상을 가질 수 있다. 이와 같이, 기판(110)이 다각형 평면 형상을 가질 경우 제1 방향은 다각형의 대각선 방향일 수 있다.
한편, 절연층(140)은 제1 내지 제N 연결 배선과 각 연결 배선에 의해 연결되는 이웃하는 발광 셀 사이에 배치되어, 연결 배선과 발광 셀을 전기적으로 절연시킬 수 있다. 즉, 절연층(140)은 제n 연결 배선(CEn)의 제n-1 내지 제n-Q 연결 금속층(CEn1 내지 CEnQ)과 그 연결 금속층에 의해 연결되는 이웃하는 제n 및 제n+1 발광 셀[Pn, P(n+1)] 사이에 배치되어, 제n 연결 배선(CEn)의 제n-1 내지 제n-Q 연결 금속층(CEn1 내지 CEnQ)과 제n 발광 셀(Pn)을 전기적으로 절연시키고, 제n 연결 배선(CEn)의 제n-1 내지 제n-Q 연결 금속층(CEn1 내지 CEnQ)과 제n+1 발광 셀[P(n+1)]을 전기적으로 절연시킬 수 있다. 예를 들어, 도 2를 참조하면, 절연층(140)은 제1 연결 배선(CE1)의 제1-2 연결 금속층(CE12)과 이웃하는 제1 및 제2 발광 셀(P1, P2) 사이에 배치되어, 제1 연결 배선(CE1)의 제1-2 연결 금속층(CE12)과 제1 및 제2 발광 셀(P1, P2) 각각을 전기적으로 절연시킨다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 절연층(140)은 복수의 발광 셀 및 경계 영역(S) 상에 더 배치될 수도 있다. 즉, 절연층(140)은 복수의 발광 셀의 상면과 측면을 덮고, 경계 영역(S)을 덮을 수도 있다. 예를 들어, 도 2를 참조하면, 절연층(140)은 제1 및 제2 발광 셀(P1, P2) 각각의 상면과 측면을 덮고, 경계 영역(S)을 덮을 수 있다. 절연층(140)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있으나, 실시 예는 절연층(140)의 물질에 국한되지 않는다.
도 5는 도 1에 도시된 발광 소자(100A)의 회로도를 나타낸다.
도 5를 참조하면, 발광 소자(100A)는 2개의 (+) 단자, 예컨대, 하나의 제1 전극 패드(152)와 중간 패드(156)를 가지며, 공통된 하나의 (-) 단자, 예컨대, 하나의 제2 전극 패드(154)를 가질 수 있다. 제1 전극 패드(152)는 제1 발광 셀(P1)의 제2 도전형 반도체층(126)과 전기적으로 연결되고, 제2 전극 패드(154)는 제M 발광 셀(예를 들어, 도 1의 경우 제9 발광 셀(P9))의 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
전술한 바와 같이, 실시 예에 의한 발광 소자(100A)는 복수의 (+) 단자인 제1 전극 패드(152)와 중간 패드(156)를 구비함으로써 다양한 구동 전압을 사용할 수 있고, 다양한 밝기의 발광을 구현하도록 조절할 수 있다.
이와 같이 실시 예는 인가되는 구동 전압에 따라, 중간 패드(156)와 제1 전극 패드(152) 중 어느 하나에 제1 전원을 공급하여, 발광 셀 중 일부 또는 전부를 구동하도록 설계될 수 있다.
도 6은 다른 실시 예에 의한 발광 소자(100B)의 평면도를 나타낸다.
일 실시 예에 의하면, 도 1에 도시된 발광 소자(100A)의 경우, 제1 내지 제M 발광 셀(P1 내지 PM) 중 인접하는 발광 셀이 서로 대향하는 면은 평평한 평면 형상일 수 있다. 예를 들어, 도 1을 참조하면, 서로 인접하는 제1 및 제2 발광 셀(P1, P2)이 서로 대향하는 면(S1, S2)은 평평한 평면 형상을 갖는다.
다른 실시 예에 의하면, 제1 내지 제M 발광 셀(P1 내지 PM) 중 인접하는 발광 셀이 서로 대향하는 면은 곡면인 평면 형상일 수 있다. 예를 들어, 도 6을 참조하면, 서로 인접하는 제1 및 제2 발광 셀(P1, P2)이 서로 대향하는 면(S1, S2)은 곡면인 평면 형상을 갖는다.
또한, 도 1에 도시된 발광 소자(100A)의 활성 영역의 평면 모양 또는 평면 크기 중 적어도 하나는 중심선(CL)을 기준으로 대칭인 반면, 도 6에 발광 소자(100B)의 활성 영역의 평면 모양과 평면 크기는 중심선(CL)을 기준으로 비대칭일 수 있다.
전술한 차이점을 제외하면, 도 6에 도시된 발광 소자(100B)는 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
도 7은 또 다른 실시 예에 의한 발광 소자(100C)의 평면도를 나타낸다.
도 1에 도시된 발광 소자(100A)의 경우 서로 인접하는 발광 셀의 대향하는 면은 평평한 평면 형상을 갖고, 도 6에 도시된 발광 소자(100B)의 경우 서로 인접하는 발광 셀의 대향하는 면은 곡면인 평면 형상을 갖는다. 이와 달리, 도 7에 도시된 발광 소자(100C)의 경우, 서로 인접하는 발광 셀의 서로 대향하는 면은 평평한 평면 형상과 곡면인 평면 형상을 모두 가질 수 있다.
예를 들어, 도 7을 참조하면, 서로 인접하는 제1 및 제2 발광 셀(P1, P2)의 서로 대향하는 면과 제5 및 제6 발광 셀(P5, P6)의 서로 대향하는 면 각각은 곡면인 평면 형상을 갖는다. 반면에, 서로 인접하는 제2 및 제3 발광 셀(P2, P3)의 서로 대향하는 면과 제3 및 제4 발광 셀(P3, P4)의 서로 대향하는 면과 제4 및 제5 발광 셀(P4, P5)의 서로 대향하는 면과 제5 및 제6 발광 셀(P5, P6)의 서로 대향하는 면은 평평한 평면 형상을 가질 수 있다.
전술한 차이점을 제외하면, 도 7에 도시된 발광 소자(100C)는 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
전술한 바와 같이, 이웃하는 발광 셀의 서로 대향하는 면이 곡면인 평면 형상을 가질 경우, 광 추출 효율이 최대화될 수 있다.
도 8은 또 다른 실시 예에 의한 발광 소자(100D)의 평면도를 나타낸다.
전술한 바와 같이, 제1 전극 패드(152)와 제2 전극 패드(154) 사이에서 제1 방향으로 제1 내지 제M 발광 셀(P1 내지 PM)이 일직선 상에 배열될 경우, 제1 내지 제M 발광 셀(P1 내지 PM)이 제1 및 제2 전극 패드(152, 154) 사이에서 지그재그로 배열된 경우보다, 주어진 기판(110)의 평면 영역에서 보다 많은 개수의 발광 셀(P1 내지 PM)이 배치될 수 있다. 따라서, 실시 예에 의한 발광 소자(100D)는 고전압용으로 이용될 수 있다.
도 8의 경우, 발광 소자(100D)는 20개(M=20)의 발광 셀(P1 내지 P20)을 포함하는 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 발광 소자(100D)는 20개보다 더 많은 개수의 발광 셀을 포함할 수도 있다. 도 1의 경우 M=6인 반면에 도 8의 경우 M=20인 것을 제외하면, 도 8에 도시된 발광 소자(100D)는 도 1에 도시된 발광 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
전술한 바와 같이, 실시 예에 의한 발광 소자(100A 내지 100D)에서 서로 인접하는 발광 셀이 복수 개의 연결 금속층에 의해 연결된다. 따라서, 복수 개의 연결 금속층 중 하나가 단선되더라도, 나머지 연결 금속층을 통해 캐리어가 발광 셀 사이를 이동할 수 있으므로, 발광 소자(100A 내지 100D)의 신뢰성이 개선될 수 있다.
실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 복수의 발광 소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C, 100D: 발광 소자 110: 기판
112: 버퍼층 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 132, 134: 전극
140: 절연층 152, 154: 전극 패드
156: 중간 패드

Claims (19)

  1. 기판;
    제1 및 제2 전극 패드;
    상기 기판 위에 배치되며, 상기 제1 및 제2 전극 패드 사이에서 제1 방향으로 일직선 상에 배열된 제1 내지 제M(여기서, M은 2 이상의 양의 정수) 발광 셀; 및
    상기 제1 내지 제M 발광 셀을 전기적으로 연결하는 제1 내지 제N(여기서, N은 양의 정수로서, 1 ≤ N ≤ M-1) 연결 배선을 포함하고,
    상기 제1 내지 제M 발광 셀 각각은 상기 기판 위에 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 제1 전극 패드는 상기 제1 발광 셀의 상기 제2 도전형 반도체층과 연결되고, 상기 제2 전극 패드는 상기 제M 발광 셀의 상기 제1 도전형 반도체층과 연결되고,
    제n (여기서, n은 양의 정수로서, 1 ≤ n ≤ N) 연결 배선은 서로 인접하는 제n 발광 셀의 상기 제1 도전형 반도체층과 제n+1 발광 셀의 상기 제2 도전형 반도체층을 전기적으로 연결하는 발광 소자.
  2. 제1 항에 있어서, 상기 제n 연결 배선은 상기 제1 방향과 다른 제2 방향으로 전기적으로 서로 이격된 복수의 연결 금속층을 포함하는 발광 소자.
  3. 제1 항에 있어서, 상기 제1 발광 셀과 상기 제M 발광 셀의 사이에 배치된 임의의 발광 셀의 상기 제1 또는 제2 도전형 반도체층과 연결된 중간 패드를 더 포함하는 발광 소자.
  4. 제2 항에 있어서, 상기 제1 내지 제N 연결 배선 중 어느 하나에 포함된 상기 복수의 연결 금속층과 상기 제1 내지 제N 연결 배선 중 다른 하나에 포함된 상기 복수의 연결 금속층은 상기 제1 방향으로 서로 어긋나서 배치된 발광 소자.
  5. 제4 항에 있어서, 제k (여기서, k는 양의 정수로서, 1 ≤ k ≤ N-1) 연결 배선에 포함된 상기 복수의 연결 금속층과 제k+1 연결 배선에 포함된 상기 복수의 연결 금속층은 상기 제1 방향으로 서로 어긋나서 배치된 발광 소자.
  6. 제1 항에 있어서, 상기 제1 전극 패드와 상기 제2 전극 패드는 상기 제1 방향으로 서로 대향하여 배치된 발광 소자.
  7. 제1 항에 있어서, 상기 제1 및 제2 전극 패드 각각은 상기 발광 소자의 모서리에 배치되는 발광 소자.
  8. 제1 항에 있어서, 상기 제1 내지 제M 발광 셀의 상기 제1 방향으로의 길이는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 가까울수록 감소하고 멀어질수록 증가하는 발광 소자.
  9. 제2 항에 있어서, 상기 제1 내지 제N 연결 배선에 포함된 상기 복수의 연결 금속층의 개수는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 근접할수록 증가하는 발광 소자.
  10. 제1 항에 있어서, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제M 발광 셀의 활성 영역의 평면 크기는 대칭인 발광 소자.
  11. 제1 항에 있어서, 상기 제1 내지 제M 발광 셀 간의 활성 영역의 평면 넓이 편차는 20% 이내인 발광 소자.
  12. 제1 항에 있어서, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제M 발광 셀의 활성 영역의 평면 모양은 대칭인 발광 소자.
  13. 제2 항에 있어서, 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선을 기준으로 상기 제1 내지 제N 연결 배선에 포함된 상기 복수의 연결 금속층의 개수는 대칭인 발광 소자.
  14. 제2 항에 있어서, 상기 제1 내지 제N 연결 배선 각각에서 상기 복수의 연결 금속층 간의 이격 거리는 상기 발광 소자의 가장 자리로 갈수록 감소하는 발광 소자.
  15. 제2 항에 있어서, 상기 제1 내지 제N 연결 배선 각각에서 상기 복수의 연결 금속층 간의 이격 거리는 상기 제1 발광 셀과 상기 제M 발광 셀 사이를 가로지르는 중심선에 근접할수록 증가하는 발광 소자.
  16. 제1 항에 있어서, 상기 제1 내지 제M 발광 셀 중 인접하는 발광 셀이 서로 대향하는 면은 곡면인 평면 형상을 갖는 발광 소자.
  17. 제1 항에 있어서, 상기 기판은 다각형 평면 형상을 갖고, 상기 제1 방향은 상기 다각형의 대각선 방향인 발광 소자.
  18. 제2 항에 있어서, 상기 제1 내지 제N 연결 배선 중 적어도 2개에 포함된 상기 복수의 연결 금속층의 개수는 서로 동일한 발광 소자.
  19. 제2 항에 있어서, 싱기 제1 내지 제N 연결 배선 중 적어도 2개에 포함된 상기 복수의 연결 금속층의 개수는 서로 다른 발광 소자.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100637652B1 (ko) * 2005-09-29 2006-10-24 서울옵토디바이스주식회사 전원 극성에 관계없이 작동하는 발광다이오드 및 그제조방법
KR20090119862A (ko) * 2007-01-22 2009-11-20 크리 엘이디 라이팅 솔루션즈, 인크. 고장 내성 발광기, 고장 내성 발광기를 포함하는 시스템 및 고장 내성 발광기를 제조하는 방법
KR20100003033A (ko) * 2008-06-30 2010-01-07 삼성전기주식회사 교류 구동 발광 장치
US20110210352A1 (en) * 2010-02-27 2011-09-01 Su Yeol Lee Semiconductor light emitting device having multi-cell array, light emitting module, and illumination apparatus
US20120008204A1 (en) * 2010-07-08 2012-01-12 Sony Corporation Display apparatus
KR20130058303A (ko) * 2011-11-25 2013-06-04 엘지이노텍 주식회사 발광소자
US20130306997A1 (en) * 2012-05-18 2013-11-21 Samsung Electronics Co., Ltd. Semiconductor light emitting device having multi-cell array and manufacturing method thereof, light emitting module, and illumination apparatus
US20150132873A1 (en) * 2009-05-12 2015-05-14 The Board Of Trustees Of The University Of Illinois Printed Assemblies of Ultrathin, Microscale Inorganic Light Emitting Diodes for Deformable and Semitransparent Displays

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6547249B2 (en) 2001-03-29 2003-04-15 Lumileds Lighting U.S., Llc Monolithic series/parallel led arrays formed on highly resistive substrates
EP1787336B1 (en) 2004-06-30 2016-01-20 Seoul Viosys Co., Ltd Light emitting element comprising a plurality of electrically connected light emitting cells and method of manufacturing the same
US8338836B2 (en) 2006-11-21 2012-12-25 Seoul Opto Device Co., Ltd. Light emitting device for AC operation
WO2008111693A1 (en) 2007-03-13 2008-09-18 Seoul Opto Device Co., Ltd. Ac light emitting diode
JP5229034B2 (ja) 2008-03-28 2013-07-03 サンケン電気株式会社 発光装置
KR101205528B1 (ko) 2011-08-04 2012-11-27 서울옵토디바이스주식회사 다수의 셀이 결합된 발광 소자 및 이의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100637652B1 (ko) * 2005-09-29 2006-10-24 서울옵토디바이스주식회사 전원 극성에 관계없이 작동하는 발광다이오드 및 그제조방법
KR20090119862A (ko) * 2007-01-22 2009-11-20 크리 엘이디 라이팅 솔루션즈, 인크. 고장 내성 발광기, 고장 내성 발광기를 포함하는 시스템 및 고장 내성 발광기를 제조하는 방법
KR20100003033A (ko) * 2008-06-30 2010-01-07 삼성전기주식회사 교류 구동 발광 장치
US20150132873A1 (en) * 2009-05-12 2015-05-14 The Board Of Trustees Of The University Of Illinois Printed Assemblies of Ultrathin, Microscale Inorganic Light Emitting Diodes for Deformable and Semitransparent Displays
US20110210352A1 (en) * 2010-02-27 2011-09-01 Su Yeol Lee Semiconductor light emitting device having multi-cell array, light emitting module, and illumination apparatus
KR20110098874A (ko) * 2010-02-27 2011-09-02 삼성엘이디 주식회사 멀티셀 어레이를 갖는 반도체 발광장치, 발광모듈 및 조명장치
US20120008204A1 (en) * 2010-07-08 2012-01-12 Sony Corporation Display apparatus
KR20130058303A (ko) * 2011-11-25 2013-06-04 엘지이노텍 주식회사 발광소자
US20130306997A1 (en) * 2012-05-18 2013-11-21 Samsung Electronics Co., Ltd. Semiconductor light emitting device having multi-cell array and manufacturing method thereof, light emitting module, and illumination apparatus

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국 특허 번호 US7,646,031(2010.01.12, 발명의 명칭: LIGHT EMITTING DEVICE HAVING LIGHT EMITTING ELEMENTS)

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