KR102392866B1 - 반도체 소자 - Google Patents

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Abstract

실시 예는, 일 측에 배치되는 복수 개의 제1 발광부, 및 타 측에 배치되는 복수 개의 제2 발광부를 포함하는 발광구조물; 상기 복수 개의 제1 발광부를 전기적으로 연결하는 복수 개의 제1 연결전극; 상기 복수 개의 제2 발광부를 전기적으로 연결하는 복수 개의 제2 연결전극; 상기 복수 개의 제1 발광부상에 배치되는 제1 패드; 및 상기 복수 개의 제2 발광부상에 배치되는 제2 패드를 포함하고, 상기 제1 연결전극은 이웃한 제1 발광부로 연장되는 제1-2 연결전극을 포함하고, 상기 제2 연결전극은 이웃한 제2 발광부로 연장되는 제2-2 연결전극을 포함하고, 상기 발광구조물은 제1방향으로 배치되어 상기 제1 발광부와 상기 제2 발광부를 구획하는 제1 이격구간, 및 상기 제1 이격구간에서 제2방향으로 연장된 제1 영역을 포함하고, 상기 제1 영역은 상기 제1-2 연결전극과 상기 제2-2 연결전극을 포함하는 최소 영역이고, 상기 제2방향은 상기 제1방향과 수직한 방향이고, 반도체 소자의 상기 제2방향의 최대폭과 상기 제1 영역의 상기 제2방향의 폭의 비는 1:0.25 내지 1:0.5인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
최근에는 발광 구조물을 복수 개로 구획하여 고전력으로 구동 가능한 반도체 소자에 대한 연구가 진행되고 있다.
실시 예는 고전압에서 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
또한, 전류 분산 효율이 향상된 반도체 소자를 제공할 수 있다.
또한, 각 발광 영역의 전류 밀도가 균일한 반도체 소자를 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는, 일 측에 배치되는 복수 개의 제1 발광부, 및 타 측에 배치되는 복수 개의 제2 발광부를 포함하는 발광구조물; 상기 복수 개의 제1 발광부를 전기적으로 연결하는 복수 개의 제1 연결전극; 상기 복수 개의 제2 발광부를 전기적으로 연결하는 복수 개의 제2 연결전극; 상기 복수 개의 제1 발광부상에 배치되는 제1 패드; 및 상기 복수 개의 제2 발광부상에 배치되는 제2 패드를 포함하고, 상기 제1 연결전극은 이웃한 제1 발광부로 연장되는 제1-2 연결전극을 포함하고, 상기 제2 연결전극은 이웃한 제2 발광부로 연장되는 제2-2 연결전극을 포함하고, 상기 발광구조물은 제1방향으로 배치되어 상기 제1 발광부와 상기 제2 발광부를 구획하는 제1 이격구간, 및 상기 제1 이격구간에서 제2방향으로 연장된 제1 영역을 포함하고, 상기 제1 영역은 상기 제1-2 연결전극과 상기 제2-2 연결전극을 포함하는 최소 영역이고, 상기 제2방향은 상기 제1방향과 수직한 방향이고, 반도체 소자의 상기 제2방향의 최대폭과 상기 제1 영역의 상기 제2방향의 폭의 비는 1:0.25 내지 1:0.5를 만족한다.
상기 복수 개의 제1-2 연결전극에서 전류가 흐르는 방향과 상기 복수 개의 제2-2 연결전극에서 전류가 흐르는 방향은 반대 방향일 수 있다.
상기 복수 개의 제1 발광부 중 어느 하나와 상기 복수 개의 제2 발광부 중 어느 하나를 전기적으로 연결하는 제3 연결전극을 포함하고, 상기 복수 개의 제1-2 연결전극, 상기 제3 연결전극, 및 상기 제2-2 연결전극을 순차적으로 흐르는 전류의 흐름은 U자 형상을 가질 수 있다.
상기 복수 개의 제1 발광부는 제1방향으로 이격 배치되고, 상기 복수 개의 제2 발광부는 상기 제1방향으로 이격 배치되고, 상기 복수 개의 제1 발광부와 복수 개의 제2 발광부는 상기 제2방향으로 이격 배치될 수 있다.
상기 제1 패드는 상기 제1방향으로 연장되어 상기 복수 개의 제1 발광부상에 배치되는 제1-1 패드, 및 상기 제2 패드를 향해 연장되는 제1-2 패드를 포함하고, 상기 제2 패드는 상기 복수 개의 상기 제1방향으로 연장되어 제2 발광부상에 배치되는 제2-1 패드, 및 상기 제1 패드를 향해 연장된 제2-2 패드를 포함할 수 있다.
상기 제1 연결전극은 상기 제1 발광부상에 배치되는 제1-1연결전극을 포함하고, 상기 제2 연결전극은 상기 제2 발광부상에 배치되는 제2-1연결전극을 포함할 수 있다.
상기 제1-1연결전극은 상기 복수 개의 제1-2 패드 사이에 배치되는 제2 영역을 포함하고, 상기 제2 영역의 합과 상기 제1 패드의 면적비는 1:0.2 내지 1:0.4일 수 있다.
상기 제1 패드는 상기 복수 개의 제1 발광부 상에 각각 배치되는 복수 개의 제1 서브패드를 포함하고, 상기 제2 패드는 상기 복수 개의 제2 발광부 상에 각각 배치되는 복수 개의 제2 서브패드를 포함할 수 있다.
상기 제1 발광부와 상기 제1 서브패드의 면적비는 1:0.2 내지 1:0.4일 수 있다.
상기 복수 개의 제1, 제2 발광부 사이에 배치되는 중간층을 포함하고, 상기 중간층의 두께는 상기 제1, 2발광부의 돌출높이와 대응되고, 상기 제1-2 연결전극 및 제2-2 연결전극은 상기 중간층상에 배치될 수 있다.
상기 발광구조물은 상기 제2방향과 평행한 한 쌍의 측면을 포함하고, 상기 한 쌍의 측면의 중간 지점을 연장한 제1가상선은 상기 제1 발광부와 교차할 수 있다.
상기 제1 패드의 면적은 상기 제2 패드의 면적보다 클 수 있다.
상기 제2-2 패드의 제1방향 폭은 상기 제1-2 패드의 제1방향 폭보다 크고, 상기 제1-2 패드의 제2방향 폭은 상기 2-2패드의 제2방향 폭보다 클 수 있다.
상기 복수 개의 제1 발광부의 개수는 상기 복수 개의 제2 발광부의 개수보다 많을 수 있다.
상기 제1 발광부의 면적과 상기 제2 발광부의 면적의 비는 1:0.8 내지 1:1.2일 수 있다.
상기 제2 패드와 상기 제2 발광부를 전기적으로 연결하는 제4연결전극을 포함할 수 있다.
실시 예에 따르면, 고전압에 의한 반도체 소자의 파손을 방지할 수 있다.
또한, 연결전극과 패드의 중첩을 회피 설계 하므로 열 스트레스(Thermal stress)에 의한 절연층의 파괴를 억제할 수 있으며, 절연층의 파괴되어 일부 셀(Cell)이 점등되지 않는 문제를 개선할 수 있다.
또한, 각 발광 영역의 전류 밀도가 균일해질 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 도 1의 B-B 방향 단면도이고,
도 4는 도 1의 C-C 방향 단면도이고,
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 전류 흐름을 보여주는 도면이고,
도 6은 패드와 연결 전극의 배치 관계를 설명하기 위한 도면이고,
도 7은 반도체 소자의 반사층을 설명하기 위한 도면이고,
도 8은 제1, 제2발광부 사이에 배치되는 중간층을 설명하기 위한 도면이고,
도 9는 도 1의 변형예이고,
도 10은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이고,
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이고,
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A 방향 단면도이고, 도 3은 도 1의 B-B 방향 단면도이고, 도 4는 도 1의 C-C 방향 단면도이다.
도 1을 참조하면, 실시 예에 따른 반도체 소자는 복수 개의 제1 발광부(120-1) 및 제2 발광부(120-2)를 포함하는 발광구조물, 복수 개의 제1 발광부(120-1)를 전기적으로 연결하는 복수 개의 제1 연결전극(150), 복수 개의 제2 발광부(120-2)를 전기적으로 연결하는 복수 개의 제2 연결전극(170), 복수 개의 제1 발광부(120-1)상에 배치되는 제1 패드(191), 및 복수 개의 제2 발광부(120-2)상에 배치되는 제2 패드(192)를 포함한다.
발광구조물(120-1, 120-2)은 일 측에 배치되는 복수 개의 제1 발광부(120-1), 및 타 측에 배치되는 복수 개의 제2 발광부(120-2)를 포함할 수 있다. 복수 개의 제1 발광부(120-1)와 복수 개의 제2 발광부(120-2)는 식각에 의해 아이솔레이션된 발광셀일 수 있다. 발광부는 독립적으로 활성층을 갖는 영역으로 정의할 수 있다.
제1 발광부(120-1)와 제2 발광부(120-2)는 제1 이격구간(d1)을 기준으로 제2방향(Y축 방향)으로 이격 배치될 수 있다. 복수 개의 제1 발광부(120-1)와 제2 발광부(120-2)는 제1방향(X축 방향)으로 이격 배치될 수 있다. 이하에서 편의상 제1방향(X축 방향)은 수평 방향으로 정의하고, 제2방향(Y축 방향)은 수직 방향으로 정의하나 반드시 이에 한정되지 않는다.
제1 발광부(120-1)의 개수는 제2 발광부(120-2)의 개수보다 많을 수 있다. 제1 발광부(120-1)와 제2 발광부(120-2)의 합은 홀수일 수 있다. 예시적으로 제1 발광부(120-1)은 4개이고 제2 발광부(120-2)는 3개로 구성되어 전체 발광부의 개수는 7개일 수 있으나 반드시 이에 한정하지 않는다.
제1 연결전극(150)은 이웃한 제1 발광부(120-1)를 전기적으로 연결할 수 있다. 제1 연결전극(150)은 복수 개의 제1 발광부(120-1)를 직렬 연결할 수 있다.
제1 연결전극(150)은 어느 하나의 제1 발광부(120-1)상에 배치되는 제1-1 연결전극(151), 및 이웃한 제1 발광부(120-1)로 연장되는 제1-2 연결전극(152)을 포함할 수 있다. 제1-2 연결전극(152)는 제2 이격구간(d2)상에 배치될 수 있다. 제1-1 연결전극(151)은 복수 개의 제2 홀(H2)과 중첩되게 배치될 수 있으며, 제1-2 연결전극(152)은 제3 홀(H3)과 중첩되게 배치될 수 있다.
제2 연결전극(170)은 복수 개의 제2 발광부(120-2)를 전기적으로 연결할 수 있다. 제2 연결전극(170)은 복수 개의 제2 발광부(120-2)를 직렬 연결할 수 있다. 제2 연결전극(170)은 어느 하나의 제2 발광부(120-2)상에 배치되는 제2-1 연결전극(171), 및 이웃한 제2 발광부(120-2)로 연장되는 제2-2 연결전극(172)을 포함할 수 있다. 제2-2 연결전극(172)는 제3 이격구간(d3)상에 배치될 수 있다. 제2-1 연결전극(171)은 복수 개의 제5 홀(H5)과 중첩되게 배치될 수 있으며, 제2-2 연결전극(172)은 제6 홀(H6)과 중첩되게 배치될 수 있다.
제3 연결전극(160)은 복수 개의 제1 발광부(120-1) 중 어느 하나와 복수 개의 제2 발광부(120-2) 중 어느 하나를 전기적으로 연결할 수 있다. 제3 연결전극(160)은 제1 이격구간(d1)상에 배치되어 제1 발광부(120-1)와 제2 발광부(120-2)를 전기적으로 연결할 수 있다.
제4 연결전극(180)은 마지막 제2 발광부(120-2) 상에 배치되어 제2 패드(192)와 전기적으로 연결될 수 있다. 즉, 제4 연결전극(180)은 발광부를 전기적으로 연결하는 전극이 아니라 발광부와 패드를 연결하는 더미전극일 수 있다.
제1 패드(191)는 수평방향으로 연장되어 복수 개의 제1 발광부(120-1)상에 배치되는 제1-1 패드(191a), 및 제1-1 패드(191a)에서 제2 패드(192)를 향해 연장되는 복수 개의 제1-2 패드(191b)를 포함할 수 있다. 제1-1 연결전극(151)은 평면상에서 이웃한 제1-2 패드(191b) 사이에 배치될 수 있다.
제2 패드(192)는 수평방향으로 연장되어 복수 개의 제2 발광부(120-2)상에 배치되는 제2-1 패드(192a), 및 제2-1 패드(192a)에서 제1 패드(191)를 향해 연장된 복수 개의 제2-2 패드(192b)를 포함할 수 있다. 제2-1 연결전극(171)은 평면상에서 이웃한 제2-2 패드(192b) 사이에 배치될 수 있다.
실시 예에 따르면, 제1 패드(191)는 발광구조물의 두께 방향(Z축 방향)으로 제1 연결전극(150)과 중첩되지 않고, 제2 패드(192)는 두께 방향으로 제2 연결전극(170)과 중첩되지 않도록 배치될 수 있다.
제1 패드(191)와 제1 연결전극(150)이 중첩되는 경우 그 사이에 배치되는 절연층에 크랙이 발생하면 해당 발광부로 주입되어야 하는 전류가 누설되므로 해당 발광부는 발광하지 못할 수 있다. 그러나, 실시 예에 따르면, 절연층에 크랙이 발생하여도 제1 패드(191)와 제1 연결전극(150)이 중첩되지 않으므로 전류가 누설되는 것을 개선할 수 있다.
도 2를 참조하면, 제1 도전형 반도체층(121)은 -Ⅴ족, -Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, -Ⅴ족, -Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(123)상에 배치되는 제2 전극(130)은 오믹전극 및/또는 반사전극일 수 있다. 제2 전극(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 절연층(141)은 발광구조물(120-1, 120-2)과 제1 연결전극(150) 사이에 배치될 수 있다. 제2 절연층(142)은 제1 연결전극(150)과 제1 패드(191) 사이에 배치될 수 있다. 제1 절연층(141)과 제2 절연층(142)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제1 절연층(141)과 제2 절연층(142)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(141)과 제2 절연층(142)은 Ag, Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(141)은 다양한 반사 구조를 포함할 수 있다.
제1 절연층(141)이 반사기능을 수행하는 경우, 활성층(122)에서 방출되는 광을 반사시켜 광 추출 효율을 향상시킬 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 별도의 반사층을 더 구비할 수도 있다.
제1 패드(191)는 제2 절연층(142)에 형성된 제1 홀(H1)을 통해 제2 전극(130)과 접촉할 수 있다. 따라서, 제1 패드(191)는 제1 발광부(120-1)의 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
제1 패드(191)와 제2 전극(130) 사이에는 별도의 더미 전극(153)이 배치될 수 있다. 더미 전극(153)은 제1 패드(191)상에 배치되는 솔더가 제1 발광부(120-1)로 확산되는 것을 차단할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 더미 전극(153)은 생략될 수도 있다. 더미 전극은 제1 연결전극(150) 형성시 동시에 형성될 수 있다.
제1 연결전극(150)은 제2 홀(H2)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 따라서, 제1 패드(191)를 통해 주입된 전류는 제1 발광부(120-1)를 통해 제1 연결전극(150)으로 흐를 수 있다.
제1 연결전극(150)은 제2 이격구간(d2)으로 연장되어 이웃한 제1 발광부(120-1)까지 연장될 수 있다. 제2 이격구간(d2)은 복수 개의 제1 발광부(120-1)가 아이솔레이션된 구간일 수 있다. 이웃한 제1 발광부(120-1)로 연장된 제1 연결전극(150)은 제3 홀(H3)을 통해 이웃한 제1 발광부(120-1)의 제2 전극(130) 및 제2 도전형 반도체층(123)과 연결될 수 있다. 따라서, 제1 연결전극(150)은 이웃한 제1 발광부(120-1)를 직렬 연결할 수 있다.
도 1 및 도 3을 참조하면, 제3 연결전극(160)은 복수 개의 제1 발광부(120-1) 중 어느 하나와 복수 개의 제2 발광부(120-2) 중 어느 하나를 전기적으로 연결할 수 있다. 제3 연결전극(160)은 제1 이격구간(d1)상에 배치될 수 있다. 구체적으로 제3 연결전극(160)은 제2 홀(H2)을 통해 제1 발광부(120-1)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제4 홀(H4)을 통해 제2 발광부(120-2)의 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
도 1 및 도 4를 참조하면, 제2 연결전극(170)은 이웃한 제2 발광부(120-2)로 연장되고 제6 홀(H6)을 통해 이웃한 제2 발광부(120-2)와 전기적으로 연결될 수 있다. 제2 연결전극(170)은 제5 홀(H5)과 제6 홀(H6)을 통해 이웃한 제2 발광부(120-2)를 직렬 연결할 수 있다.
제4 연결전극(180)은 마지막 제2 발광부(120-2)상에 배치될 수 있다. 제4 연결전극(180)은 제5 홀(H5)을 통해 제2 발광부(120-2)와 전기적으로 연결되고, 제7 홀(H7)을 통해 제2 패드(192)와 전기적으로 연결될 수 있다. 따라서, 제1 패드(191)와 제2 패드(192)를 통해 전류가 주입되면 전류는 일 방향으로 흐를 수 있다. 전류(또는 전하)의 이동 방향은 제1, 제2 패드(191, 192)에 인가되는 전원의 극성에 따라 결정될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 전류 흐름을 보여주는 도면이고, 도 6은 패드와 연결 전극의 배치 관계를 설명하기 위한 도면이다.
전술한 바와 같이 제1 패드(191)를 통해 주입되는 전류는 제1 발광부(120-1)에 주입된 후, 제1 연결전극(150)에 의해 이웃한 제1 발광부(120-1)로 흐를 수 있다. 이후, 제3 연결전극(160)에 의해 제2 발광부(120-2)로 주입된 전류는 제2 연결전극(170)에 의해 이웃한 제2 발광부(120-2)로 연속적으로 흐르게 된다.
전술한 바와 같이 연결전극에 의해 발광부에 전류가 주입되어 분산된 후 다시 이웃한 연결전극으로 전류가 흐를 수 있다. 제1, 제2 발광부(120-1, 120-2)에서 전류의 흐름을 점선 화살표로 표시하였고 제1 내지 제3 연결전극(150, 160, 170)에서 전류 흐름을 실선 화살표로 표시하였다.
이때, 복수 개의 제1-2 연결전극(152)에서 전류가 흐르는 방향(N1)과 복수 개의 제2-2 연결전극(172)에서 전류가 흐르는 방향(N2)은 서로 반대 방향일 수 있다. 예시적으로 제1-2 연결전극(152)에서 전류가 흐르는 방향(N1)은 도면을 기준으로 왼쪽에서 오른쪽 방향(X1 방향)으로 흐를 수 있으며, 제2-2 연결전극(172)에서 전류가 흐르는 방향(N2)은 오른쪽에서 왼쪽 방향(X2 방향)일 수 있다.
또한, 제3 연결전극(160)에 의해 제1 발광부(120-1)와 제2 발광부(120-2)가 전기적으로 연결되므로 제1-2 연결전극(152), 제3 연결전극(160), 및 제2-2 연결전극(172)은 U자 형상(X1, Y2, X2 방향)을 가질 수 있다. 따라서, 제1-2 연결전극(152), 제3 연결전극(160), 및 제2-2 연결전극(172)을 순차적으로 흐르는 전류 방향은 U자 형상을 가질 수 있다.
제1 발광부(120-1)의 개수는 제2 발광부(120-2)의 개수보다 많을 수 있다. 제1 발광부(120-1)의 면적과 제2 발광부(120-2)의 면적의 합의 비는 1:0.8 내지 1:1.2일 수 있다. 즉, 제1 발광부(120-1)와 제2 발광부(120-2)의 면적은 유사하게 제작될 수 있다. 따라서, 각 발광부에 주입되는 전류의 밀도는 유사해져 균일한 발광이 가능해질 수 있다.
제1 이격구간(d1)은 수평방향으로 연장되어 반도체 소자를 이등분한 제1가상선(C1)과 일치하지 않을 수 있다. 제1 이격구간(d1)은 제1가상선(C1)보다 하부로 치우쳐 배치될 수 있다. 제1가상선(C1)과 제2가상선(C2)은 서로 일치하지 않을 수 있다. 제2가상선(C2)은 제1 이격구간(d1)을 수평방향으로 이등분한 가상의 직선일 수 있다. 따라서, 제1가상선(C1)은 제1 발광부(120-1)상에 배치될 수 있다.
만약 제1가상선(C1)과 제2가상선(C2)이 일치한다면 상부 영역과 하부 영역의 면적이 거의 동일해진다. 그러면, 상부 영역을 4등분한 제1 발광부(120-1)의 면적은 하부 영역을 3등분한 제2 발광부(120-2)의 면적보다 작아질 수 있다. 따라서, 제1 발광부(120-1)와 제2 발광부(120-2)의 전류 밀도가 달라져 균일한 발광이 어려워질 수 있다.
제1-2 연결전극(152)과 제2-2 연결전극(172)은 제1 이격구간(d1)보다 폭이 넓은 제1 영역(d19) 내에 배치될 수 있다. 제1 영역(d19)은 제1 이격구간(d1)에서 수직방향으로 연장되어 제1-2 연결전극(152)과 제2-2 연결전극(172)을 포함하는 최소 영역일 수 있다. 따라서, 제1 영역(d19)의 상부 라인은 제1-2 연결전극(152)의 상부 끝단과 일치할 수 있으며, 제1 영역(d19)의 하부 라인은 제2-2 연결전극(172)의 하부 끝단과 일치할 수 있다.
제1 영역(d19)내에는 제1-2 연결전극(152)과 제1 발광부(120-1)의 제2 도전형 반도체층을 연결하는 제3 홀(H3), 및 제2-2 연결전극(172)과 제2 발광부(120-2)의 제2 도전형 반도체층을 연결하는 제6 홀(H6)이 배치될 수 있다.
반도체 소자의 수직방향 폭(d9)과 제1 영역(d19)의 폭의 비(d9:d19)는 1:0.25 내지 1:0.5일 수 있다. 폭의 비가 1:0.25보다 작아지는 경우(예: 1:0.2), 제1-2 연결전극(152)과 제2-2 연결전극(172)의 폭이 좁아지므로 전류가 집중되어 전극이 파손될 수 있다. 또한, 폭의 비가 1:0.5보다 커지는 경우 제1-2 연결전극(152)과 제2-2 연결전극(172)의 폭이 커지므로 상대적으로 제1 패드(191)와 제2 패드(192)의 면적이 작아질 수 있다. 따라서, 솔더링시 신뢰성이 저하될 수 있다.
도 6을 참조하면, 제1 패드(191)의 면적은 제2 패드(192)의 면적보다 클 수 있다. 제1 패드(191)의 전체 면적과 제2 패드(192)의 전체 면적의 비는 1:0.6 내지 1:0.9일 수 있다. 면적의 비가 1:0.6보다 작은 경우 제2 패드(192)의 면적이 과도하게 작아져 제2 패드(192)에 솔더링시 신뢰성이 저하될 수 있다. 또한, 면적 비가 1:0.9보다 커지는 경우 제2-2 연결전극(172)의 폭이 좁아질 수 있다. 제2 패드(192)의 면적이 증가하기 위해서는 제2 패드(192)가 수직방향으로 커져야 하므로 상대적으로 제2-2 연결전극(172)의 폭이 작아질 수 있다. 따라서, 고전압 인가시 제2-2 연결전극(172)이 파손될 수 있다.
제1-2 패드(191b)의 수직방향 폭(d23)은 제1-1 패드(191a)의 수직방향 폭(d22)보다 두꺼울 수 있다. 또한, 제1-1 연결전극(151)들 사이에 배치된 제1-2 패드(192b)의 수평방향 폭(d20)은 제1-1 패드(191a)의 수직방향 폭(d22)보다 두꺼울 수 있다.
제2-2 패드(192b)의 수직방향 폭(d24)은 제2-1 패드(192a)의 수직방향 폭(d25)보다 두꺼울 수 있다. 또한, 제2-1 연결전극(171)들 사이에 배치된 제2-2 패드(192b)의 수평방향 폭(d21)은 제2-1 패드(192a)의 수직방향 폭(d25)보다 두꺼울 수 있다.
제2-2 패드(192b)의 수평방향 폭(d21)은 제1-2 패드(191b)의 수평방향 폭(d20)보다 클 수 있다. 예시적으로 제1-2 패드(191b)의 수평방향 폭(d20)과 제2-2 패드(192b)의 수평방향 폭(d21)의 비(d20:d21)는 1:1.2 내지 1:1.7일 수 있다. 폭의 비가 1:1.2보다 작은 경우(예: 1:1), 제2 패드(192)의 면적이 작아져 솔더링이 어려워질 수 있다. 또한, 폭의 비가 1:1.7보다 커지는 경우 제1-1 패드(191a)의 폭이 증가하므로 제1-1 연결전극(151)의 폭이 감소할 수 있다. 따라서, 전류 집중시 전극이 파손될 수 있다. 또한, 제1-2 패드(191b)의 수직방향 폭(d23)은 2-2 패드(192b)의 수직방향 폭(d24)보다 클 수 있다.
제1 발광부(120-1)의 수직방향 폭(d13)과 제1-2 연결전극(152)의 수직방향 폭(d15)의 비(d13:d15)는 1:0.15 내지 1:0.35일 수 있다. 폭의 비가 1:0.15보다 작은 경우 제1-2 연결전극(152)의 폭이 작아지므로 전류가 집중되어 파손될 수 있다. 또한, 폭의 비가 1:0.35보다 커지는 경우에는 상대적으로 제1 패드(191)의 면적이 작아져 솔더링시 신뢰성이 저하될 수 있다. 동일한 이유로 제1 패드(191)의 수직방향 폭(d14)과 제1-2 연결전극(152)의 수직방향 폭(d15)의 비는 1:0.25 내지 1:0.4를 만족할 수 있다.
제2 발광부(120-2)의 수직방향 폭(d16)과 제2-2 연결전극(172)의 수직방향 폭(d17)의 비는 1:0.1 내지 1:0.3일 수 있다. 폭의 비가 1:0.1보다 작은 경우 제2-2 연결전극(172)의 폭이 작아지므로 전류가 집중되어 파손될 수 있다. 또한, 폭의 비가 1:0.3보다 큰 경우 제2 패드(192)의 면적이 작아져 솔더링시 신뢰성이 저하될 수 있다. 동일한 이유로 제2 패드(192)의 수직방향 폭(d18)과 제2-2 연결전극(172)의 수직방향 폭(d17)의 비는 1:0.2 내지 1:0.35를 만족할 수 있다.
제1-2 연결전극(152)의 수직방향 폭(d15)과 제2-2 연결전극(172)의 수직방향 폭(d17)의 비(d15:d17)는 1:0.4 내지 1:0.7일 수 있다. 폭의 비가 1:0.4보다 작아지는 경우 제2-2 연결전극(172)의 폭이 작아져 전류가 전류가 집중될 수 있다. 또한, 폭의 비가 1:0.7보다 커지는 경우 제2-2 연결전극(172)의 폭이 커져 상대적으로 제2 패드(192)의 면적이 줄어들 수 있다. 따라서, 제2 패드(192)에 솔더링시 신뢰성이 저하될 수 있다.
제1 발광부(120-1)와 제2 발광부(120-2)의 수평방향 폭의 비(d6:d12)는 1:1.1 내지 1:1.5이 수 있다. 또한, 제1 발광부(120-1)와 제2 발광부(120-2)의 수직방향 폭의 비(d13:d16)는 1:0.6 내지 1:0.9일 수 있다. 즉, 수평방향으로는 제1 발광부(120-1)의 폭이 더 크고 수직방향으로는 제2 발광부(120-2)의 폭이 더 크게 배치될 수 있다. 따라서, 제1 발광부(120-1)와 제2 발광부(120-2)의 면적은 거의 유사해질 수 있다.
제1-1 연결전극(151)은 복수 개의 제1-2 패드(191b) 사이에 배치되는 제2 영역(S31)을 포함할 수 있다. 제2 영역(S31)은 제1 패드(191)가 사각 형상으로 형성되는 경우 제1 연결전극(150)과 중첩되는 면적일 수 있다.
제2 영역(S31)의 합과 제1 패드(191)의 면적비는 1:0.2 내지 1:0.4일 수 있다. 면적비가 1:0.2보다 작은 경우 제1-1 연결전극(151)의 면적이 작아져 전류 집중에 의해 전극이 파손될 우려가 있다. 또한, 면적비가 1:0.4보다 커지는 경우 제1 패드(191)의 면적이 작아져 솔더링시 신뢰성이 저하될 수 있다.
제1-2 연결전극(171)은 복수 개의 제2-2 패드(192b) 사이에 배치되는 제3 영역(S32)을 포함할 수 있다. 이때, 제3 영역(S32)의 합과 제2 패드(192)의 면적비는 상기와 동일한 이유로 1:0.2 내지 1:0.4를 만족할 수 있다.
도 7은 반도체 소자의 반사층을 설명하기 위한 도면이고, 도 8은 제1, 제2발광부 사이에 배치되는 중간층을 설명하기 위한 도면이고, 도 9는 도 1의 변형예이다.
도 7을 참조하면, 제1절연층(141) 상에는 반사층(143)이 더 배치될 수 있다. 반사층(143)은 Ag, Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 반사층은 다양한 반사 구조를 포함할 수 있다. 예시적으로 반사층(143)은 고굴절층과 저굴절층이 반복 적층될 수 있으나 반드시 이에 한정하지 않는다. 반사층(143)은 활성층(122)에서 방출되는 광을 반사시켜 광 추출 효율을 향상시킬 수 있다.
도 8을 참조하면, 복수 개의 제1, 제2발광부(120-1, 120-2) 사이에는 중간층(144)이 배치될 수 있다. 중간층(144)은 제1, 제2발광부(120-1, 120-2) 또는 제1절연층(141)의 돌출 높이와 동일한 두께를 가질 수 있다. 예시적으로 중간층(144)은 평탄화층일 수도 있다.
제1 내지 제3 연결전극(150, 160, 170)은 제1 이격구간(d1), 제2 이격구간(d2), 및 제3 이격구간(d3)상에 각각 배치될 수 있다. 도 8에서는 제2 연결전극(160)이 제2 이격구간(d2)상에 배치된 것을 예시하였다.
제1, 제2발광부(120-1, 120-2)가 돌출 형성되므로 그 위에 제1 내지 제3연결전극(150, 160, 170)을 균일한 두께로 형성하기 어려울 수 있다. 그러나, 실시 예에 따르면 제1 내지 제3연결전극(150, 160, 170)은 중간층(144)상에 배치되므로 제조가 용이하고 두께를 균일하게 형성할 수 있다. 따라서, 저전류 특성 및 신뢰성이 향상될 수 있다.
중간층(144)의 재질은 특별히 한정하지 않는다. 중간층(144)은 제1절연층(141)과 동일한 재질을 포함할 수 있다. 예시적으로 중간층(144)은 SiO2, Si3N4, 레진(Resin), SOG(Spin on Glass) 또는 SOD (Spin on dielectric)중 어느 하나를 포함할 수 있으나 반드시 이에 한정하지 않는다.
도 9를 참조하면, 제1 패드(191)는 복수 개의 제1 발광부(120-1)상에 각각 배치되는 제1 서브패드(191c)를 포함할 수 있다. 제1 서브패드(191c)들은 서로 이격 배치될 수 있다. 제2 패드(192) 역시 복수 개의 제2 발광부(120-2)상에 각각 배치되는 제2 서브패드(192c)를 포함할 수 있다. 이러한 구성에 의하면 패드 디자인의 자유도가 개선될 수 있다.
제1 발광부(120-1)와 제1 서브패드(191c)의 면적비는 1:0.2 내지 1:0.4일 수 있다. 면적비가 1:0.2보다 작은 경우 제1 서브 패드(191c)의 면적이 작아져 솔더링시 신뢰성이 저하될 수 있으며, 면적비가 1:0.4보다 커지는 경우 패드의 면적이 증가하므로 상대적으로 제1 연결전극(150)의 면적이 작아질 수 있다. 따라서, 고전압 인가시 연결전극이 파손될 수 있다. 제2 발광부(120-2)와 제2 서브패드(192c)의 면적비 역시 동일한 이유로 1:0.2 내지 1:0.4를 만족할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이다.
도 10을 참조하면, 실시 예에 따른 반도체 소자는 일 측에 배치되는 복수 개의 제1 발광부(120-1), 및 타 측에 배치되는 복수 개의 제2 발광부(120-2)를 포함할 수 있다.
제1 발광부(120-1)와 제2 발광부(120-2)의 개수가 동일할 수 있다. 제1 발광부(120-1)와 제2 발광부(120-2)의 총 개수는 짝수일 수 있다. 예시적으로 제1 발광부(120-1)와 제2 발광부(120-2)는 각각 4개인 것을 도시하였으나 이에 한정하지 않는다.
제1 발광부(120-1)와 제2 발광부(120-2) 사이에는 제1 이격구간(d1)이 배치될 수 있다. 제1 이격구간(d1)을 기준으로 제1 발광부(120-1)와 제2 발광부(120-2)는 수직방향으로 이격 배치될 수 있다. 예시적으로 상부에는 복수 개의 제1 발광부(120-1)가 배치되고 제2 발광부(120-2)가 배치될 수 있다. 실시 예에 따르면, 제1 발광부(120-1)와 제2 발광부(120-2)의 개수가 동일하므로 제1 이격구간(d1)은 반도체 소자를 이등분한 가상선과 일치할 수 있다. 즉, 제1 이격구간(d1)을 기준으로 상부 영역과 하부 영역의 면적이 동일할 수 있다.
따라서, 제1 패드(191)와 제2 패드(192)의 면적은 동일해질 수 있으며, 제1 연결전극(150)과 제2 연결전극(170)의 형상은 실질적으로 동일할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이고, 도 12는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다.
도 11을 참조하면, 제1 발광부(120-1), 제2 발광부(120-2), 제1 연결전극(150), 및 제2 연결전극(170)의 구체적인 구성은 도 1에서 설명한 바가 그대로 적용될 수 있다. 다만, 제1 패드(191)는 제1 연결전극(150)과 두께 방향으로 중첩되고, 제2 패드(192)는 제2 연결전극(170)과 두께 방향으로 중첩될 수 있다. 이러한 구조에 의하면, 제1 패드(191)와 제2 패드(192)를 자유롭게 디자인 할 수 있고, 솔더링에 필요한 면적을 확보할 수 있다.
제1 패드(191)의 면적과 중첩면적(S1)의 비는 1:0.2 내지 1:0.4일 수 있다. 중첩면적(S1)은 제1 패드(191)와 제1 연결전극(150)이 두께 방향으로 중첩되는 면적일 수 있다. 면적비가 1:0.2보다 작은 경우 제1 연결전극(150)의 면적이 작아져 전류 집중에 의해 전극이 파손될 우려가 있다. 또한, 면적비가 0.4보다 커지는 경우 중첩 면적이 넓어져 절연층 파손시 전류가 누설될 수 있다. 동일한 이유로 제2 패드(192)의 면적과 중첩면적(S2)의 비는 1:0.2 내지 1:0.4일 수 있다. 중첩면적(S2)은 제2 패드(192)와 제2, 제4 연결전극(170, 180)이 두께 방향으로 중첩되는 총면적일 수 있다.
제1 발광부(120-1)의 개수는 제2 발광부(120-2)의 개수보다 많을 수 있다. 각각의 제1 발광부(120-1)의 면적과 각각의 제2 발광부(120-2)의 면적의 합의 비는 1:0.8 내지 1:1.2일 수 있다. 즉, 제1 발광부(120-1)와 제2 발광부(120-2)의 면적은 유사하게 제작될 수 있다. 따라서, 각 발광부에 주입되는 전류의 밀도는 유사해져 균일한 발광이 가능해질 수 있다.
제1 이격구간(d1)은 수평방향으로 연장되어 반도체 소자를 이등분한 제1가상선(C1)과 일치하지 않을 수 있다. 제1 이격구간(d1)은 제1가상선(C1)보다 하부로 치우쳐 배치될 수 있다. 따라서, 제1가상선(C1)과 제2가상선(C2)은 서로 일치하지 않을 수 있다. 제2가상선(C2)은 제1 이격구간(d1)을 수평방향으로 이등분한 가상의 직선일 수 있다.
만약 제1가상선(C1)과 제2가상선(C2)이 중첩된다면 상부 영역과 하부 영역의 면적이 거의 동일해진다. 따라서, 상부 영역을 4등분한 제1 발광부(120-1)의 면적은 하부 영역을 3등분한 제2 발광부(120-2)의 면적보다 작아질 수 있다. 따라서, 제1 발광부(120-1)와 제2 발광부(120-2)의 전류 밀도가 달라져 균일한 발광이 어려워질 수 있다.
제1-2 연결전극(152)과 제2-2 연결전극(172)은 제1 이격구간(d1)보다 폭이 넓은 제1영역(d19) 내에 배치될 수 있다. 이때, 수평방향으로 연장되어 제1영역(d19)을 이등분한 제3가상선과 제1 이격구간(d1)을 이등분한 제2가상선(C2)은 일치할 수 있다.
반도체 소자의 폭과 제1영역(d19)의 폭의 비(d9:d19)는 1:0.25 내지 1:0.5일 수 있다. 폭의 비가 1:0.25보다 작아지는 경우(예: 1:0.2), 제1-2 연결전극(152)과 제2-2 연결전극(172)의 좁아지므로 전류가 집중되어 전극이 파손될 수 있다. 또한, 폭의 비가 1:0.5보다 커지는 경우 제1-2 연결전극(152)과 제2-2 연결전극(172)의 폭이 커지므로 상대적으로 제1 패드(191)와 제2 패드(192)의 면적이 작아질 수 있다. 따라서, 솔더링시 신뢰성이 저하될 수 있다.
도 12를 참조하면, 제1 발광부(120-1)와 제2 발광부(120-2)의 개수가 동일할 수 있다. 제1 발광부(120-1)와 제2 발광부(120-2)의 총 개수는 짝수 개일 수 있다. 예시적으로 제1 발광부(120-1)와 제2 발광부(120-2)는 각각 4개인 것을 도시하였다.
제1 발광부(120-1)와 제2 발광부(120-2) 사이에는 제1 이격구간(d1)이 배치될 수 있다. 제1 이격구간(d1)을 기준으로 제1 발광부(120-1)와 제2 발광부(120-2)는 수직방향으로 이격 배치될 수 있다. 예시적으로 상부에는 복수 개의 제1 발광부(120-1)가 배치되고 제2 발광부(120-2)재가 배치될 수 있다. 실시 예에 따르면, 제1 발광부(120-1)와 제2 발광부(120-2)의 개수가 동일하므로 제1 이격구간(d1)은 반도체 소자를 수직방향으로 이등분한 가상선과 일치할 수 있다. 즉, 제1 이격구간(d1)을 기준으로 상부 영역과 하부 영역의 면적이 동일할 수 있다.
따라서, 제1 패드(191)와 제2 패드(192)의 면적은 동일해질 수 있으며, 제1 연결전극(150)과 제2 연결전극(170)의 형상은 실질적으로 동일할 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 일 측에 배치되는 복수 개의 제1 발광부, 및 타 측에 배치되는 복수 개의 제2 발광부를 포함하는 발광구조물;
    상기 복수 개의 제1 발광부상에 배치되는 제1 패드;
    상기 복수 개의 제2 발광부상에 배치되는 제2 패드;
    상기 복수 개의 제1 발광부를 전기적으로 연결하는 복수 개의 제1 연결전극;
    상기 복수 개의 제2 발광부를 전기적으로 연결하는 복수 개의 제2 연결전극;
    상기 제1 연결전극은 이웃한 제1 발광부로 연장되는 제1-2 연결전극을 포함하고,
    상기 제2 연결전극은 이웃한 제2 발광부로 연장되는 제2-2 연결전극을 포함하고,
    상기 발광구조물은 제1방향으로 배치되어 상기 제1 발광부와 상기 제2 발광부를 구획하는 제1 이격구간, 및 상기 제1 이격구간에서 제2방향으로 연장된 제1 영역을 포함하고,
    상기 제1 영역은 상기 제1-2 연결전극과 상기 제2-2 연결전극을 포함하는 최소 영역이고, 상기 제2방향은 상기 제1방향과 수직한 방향인 반도체 소자.
  2. 제1항에 있어서,
    상기 복수 개의 제1 발광부는 제1방향으로 이격 배치되고,
    상기 복수 개의 제2 발광부는 상기 제1방향으로 이격 배치되고,
    상기 복수 개의 제1 발광부와 복수 개의 제2 발광부는 상기 제1방향과 수직한 제2방향으로 이격 배치되고,
    상기 제1 패드는 상기 발광구조물의 두께 방향으로 상기 제1 연결전극과 중첩되지 않고,
    상기 제2 패드는 상기 두께 방향으로 상기 제2 연결전극과 중첩되지 않고,
    상기 발광구조물은 상기 제2방향과 평행한 한 쌍의 측면을 포함하고,
    상기 한 쌍의 측면의 중간 지점을 연장한 제1 가상선은 상기 제1 발광부와 교차하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 패드는 상기 제1방향으로 연장되어 상기 복수 개의 제1 발광부상에 배치되는 제1-1 패드, 및 상기 제2 패드를 향해 연장되는 제1-2 패드를 포함하고,
    상기 제2 패드는 상기 복수 개의 제2 발광부상에 배치되는 제2-1 패드, 및 상기 제2-1 패드에서 상기 제1 패드를 향해 연장된 제2-2 패드를 포함하고,
    상기 제2-2 패드의 제1방향 폭은 상기 제1-2 패드의 제1방향 폭보다 크고,
    상기 제1-2 패드의 제2방향 폭은 상기 제2-2패드의 제2방향 폭보다 크며,
    상기 제1 연결전극은 상기 제1 발광부상에 배치되는 제1-1 연결전극, 및 이웃한 제1 발광부로 연장되는 제1-2 연결전극을 포함하고,
    상기 제1-1 연결전극은 이웃한 상기 제1-2 패드 사이에 배치되고,
    상기 제1 발광부의 제2방향 폭과 상기 제1-2 연결전극의 제2방향 폭의 비는 1:0.15 내지 1:0.35인 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 연결전극은 상기 제2 발광부상에 배치되는 제2-1 연결전극, 및 이웃한 제2 발광부로 연장되는 제2-2 연결전극을 포함하고,
    상기 제1-2 연결전극의 폭은 상기 제2-2 연결전극의 폭보다 크고,
    상기 제1-2 연결전극의 폭과 상기 제2-2 연결전극의 폭의 비는 1:0.4 내지 1:0.7이고,
    상기 복수 개의 제1-2 연결전극에서 전류가 흐르는 방향과 상기 복수 개의 제2-2 연결전극에서 전류가 흐르는 방향은 반대 방향인 반도체 소자.
  5. 제1항에 있어서,
    상기 복수 개의 제1 발광부의 개수는 상기 복수 개의 제2 발광부의 개수보다 많고,
    상기 제1 발광부의 면적과 상기 제2 발광부의 면적의 비는 1:0.8 내지 1:1.2인 반도체 소자.
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