KR20190111338A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20190111338A
KR20190111338A KR1020180033356A KR20180033356A KR20190111338A KR 20190111338 A KR20190111338 A KR 20190111338A KR 1020180033356 A KR1020180033356 A KR 1020180033356A KR 20180033356 A KR20180033356 A KR 20180033356A KR 20190111338 A KR20190111338 A KR 20190111338A
Authority
KR
South Korea
Prior art keywords
layer
disposed
electrode
semiconductor
semiconductor device
Prior art date
Application number
KR1020180033356A
Other languages
English (en)
Other versions
KR102474953B1 (ko
Inventor
문용태
문지형
이상열
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020180033356A priority Critical patent/KR102474953B1/ko
Priority to US16/978,074 priority patent/US11450788B2/en
Priority to PCT/KR2019/003346 priority patent/WO2019182394A1/ko
Publication of KR20190111338A publication Critical patent/KR20190111338A/ko
Application granted granted Critical
Publication of KR102474953B1 publication Critical patent/KR102474953B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Led Devices (AREA)

Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며, 상기 제2 도전형 반도체층 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
또한, 다양한 분야에서 발광 소자의 크기를 감소시키는 연구가 활발히 진행 중이다. 예컨대, 디스플레이 분야에서 발광 소자의 크기가 감소함에 따라 해상도가 개선될 수 있다.
다만, 발광 소자의 크기가 작아짐에 따라, 전류 밀도 감소 시 저하된 광 출력을 제공하는 문제가 존재한다.
실시예는 반도체 소자를 제공한다.
또한, 저전류밀도에서 개선된 광속을 갖는 반도체 소자를 제공한다.
또한, 광 출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며, 상기 제2 도전형 반도체층 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01이다.
상기 반도체 구조물의 바닥면에서 상기 제2 상부면까지의 제1 최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1 상부면까지의 제2 최소높이의 비는 1:0.6 내지 1:0.95일 수 있다.
상기 제1 최소높이와 상기 제2 최소높이의 차는 2㎛ 보다 작을 수 있다.
상기 활성층은 교대로 배치되는 우물층과 장벽층을 포함하고, 상기 우물층과 상기 장벽층의 각 개수는 1개 내지 10개일 수 있다.
상기 반도체 구조물 하부에 배치되는 결합층; 상기 결합층 하부에 배치되는 희생층을 더 포함할 수 있다.
상기 결합층과 상기 반도체 구조물 사이에 배치되는 중간층을 더 포함하고,
상기 중간층은 GaAs를 포함할 수 있다.
실시예에 따르면, 반도체 소자를 구현할 수 있다.
또한, 저전류밀도에서 개선된 광속을 갖는 반도체 소자를 제작할 수 있다.
또한, 광 출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a은 일 실시예에 따른 반도체 소자의 사시도이고,
도 1b는 일 실시예에 따른 반도체 소자의 단면도이고,
도 2는 일 실시예에 따른 반도체 소자의 평면도이고,
도 3은 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 광 효율을 도시한 그래프이고,
도 4 및 도 5는 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 S값과 이상 계수(ideality factor)를 도시한 그래프이고,
도 6은 우물층/장벽층의 개수 별 전류 밀도(current density)에 따른 외부 양자 효율(EQE)를 도시한 그래프이고,
도 7은 우물층/장벽층의 개수 별 제2 상부면의 면적에 따른 활성층의 외측면의 면적 비를 도시한 그래프이고,
도 8는 제2 상부면의 면적 별 우물층/장벽층의 개수에 따른 상대적인 광 출력을 도시한 그래프이고,
도 9은 또 다른 실시예에 따른 반도체 소자의 단면도이고,
도 10a 내지 도 10f는 일 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이고,
도 11a 내지 도 11e는 일 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이고,
도 12은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 실시예에 따른 반도체 소자 패키지는 소형의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. 그리고 소형의 반도체 소자는 구조적 크기가 수 마이크로에서 수백 마이크로일 수 있다. 또한, 실시예에 따른 반도체 소자는 구조적 크기가 하기에 설명된 바와 같이 30㎛ 내지 60㎛일 수 있으나, 반드시 그렇게 제한되는 것은 아니다. 또한, 실시예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.
도 1a은 일 실시예에 따른 반도체 소자의 사시도이고, 도 1b는 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 일 실시예에 따른 반도체 소자의 평면도이다.
도 1a, 도 1b 및 도 2를 참조하면, 일 실시예에 따른 반도체 소자는 반도체 구조물(140), 제1 전극(151), 제2 전극(152) 및 절연층(160)을 포함할 수 있다.
구체적으로, 반도체 소자는 희생층(120), 희생층(120) 상에 배치되는 결합층(130), 결합층(130) 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 상기 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 상기 활성층(142) 상에 배치되는 제2 도전형 반도체층(143), 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극(151), 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극(152) 및 희생층(120), 결합층(130), 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(142)을 감싸는 절연층(160)을 포함할 수 있다.
먼저, 희생층(120)은 실시예에 따른 반도체 소자의 최하부에 배치된 층일 수 있다. 즉, 희생층(120)은 제1-2 방향(X2 방향)으로 최외측에 배치된 층일 수 있다. 희생층(120)은 기판(미도시됨) 상에 배치될 수 있다.
여기서, 제1 방향(X 방향)은 반도체 구조물(140)의 두께 방향으로 제1-1 방향(X1 방향)과 제1-2 방향(X2 방향)을 포함한다. 제1-1 방향(X1 방향)은 반도체 구조물(140)의 두께 방향 중 제1 도전형 반도체층(121)에서 제2 도전형 반도체층(123)을 향한 방향이다. 그리고 제1-2 방향은 반도체 구조물(140)의 두께 방향 중 제2 도전형 반도체층(123)에서 제1 도전형 반도체층(121)을 향한 방향이다. 또한, 여기서, 제2 방향(Y 방향)은 제1 방향(X방향)에 수직한 방향일 수 있다. 또한, 제2 방향(Y 방향)은 제2-1 방향(Y1 방향)과 제2-2 방향(Y2 방향)을 포함한다.
희생층(120)은 반도체 소자를 디스플레이 장치로 전사하면서 남겨진 층일 수 있다. 예컨대, 반도체 소자가 디스플레이 장치로 전사되는 경우 희생층(120)은 전사 시 조사되는 레이저에 의해 일부 분리되고, 그 외 부분은 남겨질 수 있다. 다만, 이에 한정되지 않고 전부 제거될 수도 있다. 그리고 희생층(120)은 조사된 레이저의 파장에서 분리 가능한 재질을 포함할 수 있으며, 레이저의 파장은 266㎚, 532㎚, 1064㎚ 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
희생층(120)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예컨대, 희생층(120)은 에픽텍셜 성장 시 발생하는 변형이 적은 물질로 산화물(oxiade) 계열 물질을 포함할 수 있다.
희생층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
희생층(120)은 제1 방향(X방향)으로 두께가 20㎚이상 일 수 있다. 바람직하게는, 희생층(120)은 제1 방향(X방향)으로 두께가 40㎚이상 일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
희생층(120)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(130)은 희생층(120) 상에 배치될 수 있다. 결합층(130)은 SiO2, SiNx, TiO2, 폴리이미드, 레진 등의 물질을 포함할 수 있다.
결합층(130)의 두께는 30㎚ 내지 1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 X축 방향의 길이일 수 있다. 결합층(130)은 희생층(120)과 중간층(170)을 서로 접합하기 위해 어닐링이 수행될 수 있다. 이 때, 결합층(130) 내 수소 이온이 배출되면서 박리가 일어날 수 있다. 이에, 결합층(130)은 표면 거칠기가 1㎚ 이하일 수 있다. 이러한 구성에 의하여, 분리층(이하 도 10b 참조)과 결합층은 용이하게 접합할 수 있다. 결합층(130)과 희생층(120)은 서로 배치 위치가 서로 바뀔 수도 있다.
중간층(170)은 결합층(130) 상에 배치될 수 있다. 중간층(170)은 GaAs를 포함할 수 있다. 중간층(170)은 결합층(130)을 통해 희생층(120)과 결합할 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다.
제1 도전형 반도체층(141)은 중간층(170) 상에 배치될 수 있다. 제1 도전형 반도체층(141)의 두께는 0.5㎛ 내지 2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 InxAlyGa1-x-yP (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1) 또는 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
중간층(170)과 제1 도전형 반도체층(141) 사이에 에칭 스탑층(미도시됨)과 반사층(미도시됨)이 배치될 수 있다.
예컨대, 에칭 스탑층(미도시됨)은 GaInP를 포함할 수 있으며, 두께는 100㎚ 내지 200㎚일 수 있으나, 이에 한정되는 것은 아니다. 에칭 스탑층은 에칭 공정에서 에칭 깊이를 제한할 수 있다.
그리고 반사층(미도시됨)은 DBR(distributed bragg reflector) 구조일 수 있고, 예컨대 AlGaAs를 포함할 수 있다. 또한, 반사층(미도시됨)은 Al과 Ga의 조성비가 상이한 복수의 물질을 여러층으로 교대로 적층한 구조로 이루어질 수 있다. 예컨대, 반사층(미도시됨)은 46㎚ 두께의 Al0 . 5GaAs을 포함하는 제1 층(미도시됨)과 51㎚ 두께의 Al0 . 9GaAs를 포함하는 제2 층(미도시됨)이 26 쌍으로 적층된 구조일 수 있다. 다만, 이에 한정되는 것은 아니다.
이로써, 반사층(미도시됨)은 일정 파장의 빛을　반사할 수 있다. 예컨대, 반사층(미도시됨)은 적색 광을 반사할 수 있다. 즉, 반사층(미도시됨)은 단일　DBR이 아닌 다중　DBR을 적용하여 스톱 밴드의 대역폭을 증가시켜　반사율을 높히고 광속을 개선하는 효과를 제공할 수 있다. 또한, 반사층(미도시됨)은 굴절율이 상이한 복수의 층으로 이루어질 수 있다.
제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다. 예컨대, 활성층(142)은 교번하여 배치되는 우물층과 장벽층을 포함할 수 있다.
활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 예컨대, 우물층은 GaInP를 포함하고, 장벽층은 AlGaInP를 포함할 수 있다. 우물층과 장벽층의 두께는 각각 7㎚일 수 있으나, 이에 한정되는 것은 아니다.
활성층(142)의 두께는 0.2㎛ 내지 0.7㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 그리고 제1 클래드층(144)에서 전자가 냉각되어 활성층(142)은 더 많은 발광 재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 활성층(142) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(143a)은 TSBR, P-AllnP를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(143a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 제2-1 도전형 반도체층(143a)에 제2 도펀트가 도핑될 수 있다.
제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤1) 또는 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0=x≤=1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X10-18 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다. 또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 과 전기적으로 연결될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141)에서 메사 식각이 이루어진 상면의 일부분에 배치될 수 있다. 이에 따라, 제1 전극(151)은 제2 도전형 반도체층(143)의 상면에 배치된 제2 전극(152)보다 하부에 배치될 수 있다.
제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(151)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
앞서 설명한 바와 같이, 제2 전극(152)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다.
제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
절연층(160)은 희생층(120), 결합층(130) 및 반도체 구조물(140) 덮을 수 있다. 절연층(160)은 희생층(120)의 측면, 결합층(130)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 이러한 구성에 의하여, 제1 전극(151)은 노출된 상면을 통해 전극 또는 패드와 전기적으로 연결되어 전류가 주입될 수 있다. 마찬가지로, 제2 전극(152)은 제1 전극(151)과 마찬가지로 노출된 상면을 포함할 수 있다. 절연층(160)은 결합층(130)과 희생층(120)을 덮어, 희생층(120)과 결합층(130)은 외부로 노출되지 않을 수 있다.
절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.
노출된 제1 전극(151)의 상면과 노출된 제2 전극(152)의 상면은 다양한 형상을 가질 수 있다.
절연층(160)은 반도체 구조물(140)에서 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이를 전기적으로 분리할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
또한, 실시 예에 따른 반도체 구조물(140)의 상면(S1, S2, S3)은 제1 전극(151)이 배치되는 제1 상부면(S1), 제2 전극(152)이 배치되는 제2 상부면(S2), 및 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사면(S3)을 포함할 수 있다.
또한, 활성층(142)은 제1 외측면(P1, P2)을 포함할 수 있다. 그리고 제1 외측면은 제1-1 외측면(P1), 제1-2 외측면(P2)를 포함할 수 있다.
또한, 반도체 구조물(140)은 추가적으로 제2 외측면(S4)을 포함할 수 있다.
여기서, 제1 상부면(S1)은 제1 도전형 반도체층(141)이 노출되는 면으로 정의할 수 있고, 제2 상부면(S2)은 제2 도전형 반도체층(143)의 상면으로 정의할 수 있다. 또한, 경사면(S3)은 메사 식각에 의해 형성되어 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사 영역으로 정의할 수 있다.
또한, 제1-1 외측면(P1)은 경사면(S3)에서 활성층(142)이 노출되는 측면이고, 제1-2 외측면(P2)은 제1-1 외측면(P1) 이외에 노출되는 측면으로 정의할 수 있다. 그리고 제2 외측면(S4)은 제1-2 외측면(P2)을 포함하는 반도체 구조물(140)의 측면으로 정의할 수 있다. 또한, 제2 외측면(S4)은 제2-1 외측면(S41), 제2-2 외측면(S42), 제2-3 외측면(S43)을 포함할 수 있다. 그리고 제2-2 외측면(S42)은 경사면(S3)과 마주보도록 위치하고, 제2-1 외측면(S41) 및 제2-3 외측면(S43)은 제2-2 외측면(S42)과 경사면(S3) 사이에 위치하는 외측면으로 정의할 수 있다. 또한, 이하에서 '칩 사이즈'는 제2 상부면(S2)의 면적을 의미한다.
실시예에 따른 반도체 소자는 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비는 1:0.0005 내지 1:0.01일 수 있다.
실시예에 따른 반도체 소자는 이러한 구성에 의하여 광 성능을 개선할 수 있다. 구체적으로, 반도체 소자에서 제1 외측면(P1, P2)의 면적이 커질수록 노출된 표면의 결함으로 인해 비발광(SRH, Shockley-Read-Hall) 재결합이 발생하고, 비발광 재결합에 의해 캐리어 손실(carrier loss)이 증가하여 광 성능이 저하될 수 있다. 또한, 이러한 제1 외측면(P1, P2)의 면적은 활성층(142)의 페어(pair) 수(이하 우물층/장벽층의 개수 또는 우물층과 장벽층의 각 개수)에 따라 변경될 수 있다. 예컨대, 활성층(142)의 페어(pair) 수가 증가하면, 제1 외측면(P1, P2)의 면적도 증가하여 비발광 재결합에 의한 캐리어 손실이 커질 수 있다.
또한, 제2 상부면(S2)의 면적이 변경됨에 따라, 전술한 소형의 반도체 소자에서 외부 양자 효율(External Quantum Efficiency, EQE)도 변경될 수 있다. 예컨대, 제2 상부면(S2)의 면적이 감소하면, 전류 주입이 감소하여 외부 양자 효율(EQE)의 저하가 발생할 수 있다.
이에 따라, 외부 양자 효율(EQE)를 개선하기 위해 제2 상부면(S2)의 면적을 증가하면, 활성층(142)의 외측면(P1, P2)의 면적도 커져 상기 외측면(P1, P2)의 결함에 의한 비발광(SRH) 재결합이 증가할 수 있다. 이에, 실시예에 따른 반도체 소자는 외측면(P1, P2)의 면적과 제2 상부면(S2)의 면적에 대한 면적 비를 최적화하여 캐리어 손실(Carrier loss) 및 누설 전류(leakage current)를 제어하여 광 성능을 개선할 수 있다.
그리고 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비가 1:0.0005보다 작은 경우, 전류 주입이 감소하는 문제가 존재한다. 또한, 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비가 1:0.01보다 큰 경우에 제1 외측면(P1, P2)에서 비발광(SRH) 재결합이 증가하여 캐리어 손실이 커지는 문제가 존재한다.
상기 내용에 대해 이하 도 3 내지 도 8에서 자세히 설명한다.
또한, 경사면(S3)이 가상의 수평면과 이루는 제1 각도(θ2)는 20°내지 80°일 수 있다. 제1 각도(θ2)가 20°보다 작은 경우에는 제2 상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1 각도(θ2)가 80°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다.
또한, 반도체 구조물(140)의 측면이 수평면과 이루는 제2 각도(θ1)는 70°내지 90°일 수 있다. 제2 각도(θ1)가 70°보다 작은 경우 제2 상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다.
제2 상부면(S2)은 식각된 두께만큼 제1 상부면(S1)보다 높아질 수 있다. 즉, 식각이 깊어질수록 제1 상부면(S1)과 제2 상부면(S2)의 높이 차(d3)는 커질 수 있다.
제1 상부면(S1)과 제2 상부면(S2)의 높이 차(d3)가 2 ㎛보다 큰 경우, 전사 과정에서 칩의 수평이 틀어질 수 있다. 전사 과정은 칩을 성장 기판에서 옮기는 작업을 의미할 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다.
반도체 구조물(140)의 바닥면(B1)에서 제2 상부면(S2)까지의 제1 최소높이(d1)와 반도체 구조물(140)의 바닥면(B1)에서 제1 상부면(S1)까지의 제2 최소높이(d2)의 비(d1:d2)는 1:0.6 내지 1:0.95일 수 있다. 높이의 비(d1:d2)가 1:0.6 보다 작은 경우 단차가 커져 전사 공정시 불량률이 높아질 수 있으며, 높이의 비가 1:0.95보다 작은 경우 메사 식각 깊이가 낮아져 부분적으로 제1 도전형 반도체층(141)이 노출되지 않을 수 있다.
반도체 구조물(140)의 바닥면에서 제2 상부면(S2)까지의 제1 최소높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1 최소높이(d1)는 반도체 구조물(140) 의 전체 두께일 수 있다. 반도체 구조물(140)의 바닥면에서 제1 상부면(S1)까지의 제2 최소높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다.
이때, 제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)는 350㎚이상 2.0㎛이하일 수 있다. 높이 차(d3)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이 차(d3)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.
제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)가 1.0㎛ 이하인 경우, 반도체 구조물의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1 최소높이(d1)와 제2 최소높이(d2)의 차(d3)는 0.6㎛±0.2㎛일수 있으나 반드시 이에 한정하지 않는다.
도 3은 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 광 효율을 도시한 그래프이고, 도 4 및 도 5는 표 1에 대해 제2 상부면의 면적 별 전류 밀도(current density)에 따른 S값과 이상 계수(ideality factor)를 도시한 그래프이다.
먼저, 도 3 내지 도 5는 아래 표 1의 비교예 1,2(#1, #2), 실시예 1,2,3,4(#3, #4, #5, #6)에 대한 실험 결과를 나타낸다.
구체적으로, 표 1은 제2 상부면(S2)의 면적이 152㎛2에서 3502㎛2로 변경된 반도체 소자를 나타낸다. 또한, 상기 반도체 소자는 n-GaAs, n-GaAs 상에 4.0μm 두께의 n- (Al0 . 5Ga0 . 5)0.5In0 .5P, n-(Al0 . 5Ga0 . 5)0.5In0 .5P 상에 50nm 두께의 AlInP, AlInP 상에 20쌍의 Ga0 . 5In0 .5P (두께는 7nm) / (Al0 . 7Ga0 . 3)0.5In0 .5P (두께는 14nm)를 포함하는 다중 양자 우물(MQW), 다중 양자 우물(MQW) 상에 50nm 두께의 AlInP, AlInP 상에 200nm 두께의 p-Al0 . 5In0 .5P, 0.5㎛ 두께의 p-GaP 및 20nm 두께의 p ++-GaP으로 이루어지며, 칩 사이즈와 반도체 소자 개수만 변경하였다. 또한, 이하에서 반도체 소자는 우물층/장벽층의 개수가 변경될 수 있으나, 이외의 구조는 동일하게 적용하였다.
No. 제2 상부면의 면적(= 칩 사이즈)
(μm2)		 반도체 소자 개수(개) 전체 칩 면적
(=제2 상부면의 면적X반도체 소자 개수)(μm2)		 제2 상부면의 면적과 제1 외측면의 면적의 면적 비
비교예 1(#1) 15 X 15=225 10 2250 0.0320
비교예 2(#2) 22 X 22=484 10 4840 0.0218
실시예 1(#3) 50 X 50=2,500 10 25000 0.0096
실시예 2(#4) 100 X 100=10,000 1 10000 0.0048
실시예 3(#5) 150 X 150=22,500 1 22500 0.0032
실시예 4(#6) 350 X 350=122,500 1 122500 0.0014
도 3 및 도 4를 참조하면, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 감소함에 따라 외부 양자 효율(EQE)이 감소하고, S값도 감소하는 것을 알 수 있다.자세히 살펴보면, 실시예 1,2,3,4 및 비교예 1,2에서 외부 양자 효율(EQE)이 제2 상부면의 면적과 제1 외측면의 면적의 면적 비에 의해 의존함을 알 수 있다. 예컨대, 외부 양자 효율(EQE)는 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 감소함에 따라 높은 전류 밀도에서 최대를 가짐을 알 수 있다.
또한, 실시예 1(#3)의 전체 제2 상부면의 면적은 실시예 2,3 (#4, #5)의 전체 제2 상부면의 면적보다 큰 차이를 갖지만 외부 양자 효율(EQE)이 더 작으므로, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비에 따라 외부 양자 효율(EQE)이 제어됨을 알 수 있다.
또한, 실시예 4(#6)은 실시예 1,2,3(#3, #4, #5)와 전체 면적의 차이가 크지만, 유사한 외부 양자 효율(EQE)를 나타낸다. 이에 따라, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 1:0.0005 내지 1:0.01인 경우에 비발광(SRH) 재조합이 감소하여 외부 양자 효율(EQE)가 개선됨을 알 수 있다.
그리고 전술한 바와 같이 주입 전류(0.1A/cm2)에서 실시예 1,2,3,4(#3, #4, #5, #6)에서는 S값이 2이하 일 수 있다. 다만, 비교예 1,2(#1, #2)에서는 S값이 2보다 커 누설전류가 증가함을 알 수 있다. 여기서, S는
Figure pat00001
로 정의 될 수 있다.
그리고 L은
Figure pat00002
로 정의 되며, L 은 광 출력, h 은 결합 효율(coupling efficiency), B는 발광 재결합 계수(radiative recombination coefficient), N은 활성층에서 캐리어 농도(carrier concentration in)를 의미한다.
즉, 제2 상부면의 면적과 제1 외측면의 면적의 면적 비가 1:0.01보다 큰 경우에, S값이 2보다 큰 값(전류 밀도는 0.1A/cm2)으로 증가함에 따라 누설전류의 증가하여 광 출력이 저하됨을 알 수 있다.
도 5에서, 이상 계수(ideality factor)는
Figure pat00003
으로, 아래 수학식 1을 만족할 수 있다.
Figure pat00004
여기서, q는 기본 전하(the elementary charge), k는 볼츠만 상수(Boltzmann constant), T는 온도이다.
그리고 이상 계수는 전류 밀도의 함수로 얻어지며, 이상 계수가 2인 경우 비발광(SRH, Shockley-Read-Hall) 재결합에 기인하고, 이상 계수가 2를 초과하면 결함에 의한 터널링 현상이 발생하여 비발광(SRH, Shockley-Read-Hall) 재결합에 의한 캐리어 손실이 증가함을 나타낸다.
이에 따라, 실시예 1,2,3,4(#3, #4, #5, #6)에서는 이상 계수가 2보다 작으나, 비교예 1,2(#1, #2)에서는 이상 계수가 2에 가까워 비발광(SRH, Shockley-Read-Hall) 재결합으로 인한 캐리어 손실이 증가함을 알 수 있다.
도 6은 우물층/장벽층의 개수 별 전류 밀도(current density)에 따른 외부 양자 효율(EQE)를 도시한 그래프이고, 도 7은 우물층/장벽층의 개수 별 제2 상부면의 면적에 따른 활성층의 외측면의 면적 비를 도시한 그래프이고, 도 8는 제2 상부면의 면적 별 우물층/장벽층의 개수에 따른 상대적인 광 출력을 도시한 그래프이다.
먼저, 도 6은 칩 사이즈가 30㎛Х30㎛이고, 저전류 밀도(5A/cm2이하)에서 우물층/장벽층의 개수가 증가함에 따라 외부 양자 효율(EQE)이 상대적으로 증가함을 알 수 있다. 이하에서 우물층/장벽층의 개수는 활성층 내에서 우물층/장벽층의 쌍 개수와 동일할 수 있다.
그리고 도 7을 참조하면, 칩 사이즈가 감소함에 따라 제2 도전형 반도체층 상면의 면적과 활성층의 외측면의 면적의 면적 비는 커짐을 알 수 있다. 또한, 우물층/장벽층의 개수가 커지면, 제2 도전형 반도체층 상면의 면적과 활성층의 외측면의 면적의 면적 비도 커짐을 알 수 있다.
즉, 활성층의 외측면의 면적(활성층의 외부에 노출되는 면적)이 우물층/장벽층의 개수에 따라 변경됨을 알 수 있다. 예컨대, 우물층/장벽층의 개수가 커지면, 활성층의 외측면의 면적(활성층의 외부에 노출되는 면적)이 커짐을 나타낸다.
즉, 활성층의 외측면의 면적을 변경하는 요인 (우물층/장벽층의 개수)에 따라, 제2 도전형 반도체층 상면의 면적과 활성층의 외측면의 면적의 면적 비가 변경되며, 도 6과 같이 외부 양자 효율도 변경될 수 있다.
또한, 우물층/장벽층의 개수가 30개 이하인 경우에 제2 도전형 반도체층 상면의 면적과 활성층의 외측면의 면적의 면적 비도 1:0.01이하가 가능함을 알 수 있다.
그리고 도 8을 참조하면, 칩 사이즈가 302㎛2인 경우, 우물층/장벽층 수가 감소함에 따라 광 출력(Po)이 증가함을 나타낸다. 이와 달리, 칩 사이즈가 10002㎛2인 경우, 우물층/장벽층 수가 커짐에 따라 광 출력이 증가함을 나타낸다. 이에 따라, 실시예에 따른 반도체 소자와 같이 일측의 길이가 수 마이크로에서 수백 마이크로를 갖는 칩 사이즈에서 우물층/장벽층의 개수가 감소함에 따라 광 출력이 개선됨을 알 수 있다. 이 또한, 칩 사이즈가 수백마이크로 제곱 이하인 경우에 우물층/장벽층의 개수가 증가함에 따라 활성층의 외측면의 면적에 의한 전류 손실이 미치는 영향이 우물층/장벽층의 개수 증가로 인한 광전자 분포로 광효율이 개선되는 영향보다 크기 때문이다.
또한, 수백마이크로 제곱 이하의 칩 사이즈에서는, 우물층/장벽층의 개수가 10개를 넘어가는 경우, 광 출력이 급격히 저하됨을 알 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 우물층/장벽층의 개수가 1개 내지 10개 이하를 가져 개선된 광 출력을 제공할 수 있다.
도 9은 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 9를 참조하면, 또 다른 실시예에 따른 반도체 소자는 반도체 구조물(140), 제1 전극(131), 제2 전극(132) 및 절연층(160)을 포함할 수 있다.
반도체 구조물(140)은 제1 도전형 반도체층(141), 활성층(142), 제2 도전형 반도체층(143)을 포함할 수 있다. 반도체 구조물(140)은 제1-1 방향(X1축 방향)으로 제1 도전형 반도체층(141), 활성층(142), 제2 도전형 반도체층(143)이 순서대로 적층된 구조일 수 있다.
반도체 구조물(140)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(141)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 AlxInyGa(1-x-y)N (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1 도전형 반도체층(141)은 n형 질화물 반도체층일 수 있다.
제1 도전형 반도체층(141)의 제1-1 방향(X1축 방향)으로 두께는 3.0㎛ 내지 6.0㎛일 수 있으나 반드시 이에 한정되는 것은 아니다.
활성층(142)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 또한, 활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다.
활성층(142)의 제1-1 방향(X1축 방향)으로 두께는 100㎚ 내지 180㎚일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니며, 반도체 소자(10)의 사이즈에 따라 다양하게 변경될 수 있다.
활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다. 활성층은 가시광 파장대의 광을 생성할 수 있다. 예시적으로 활성층은 청색, 녹색, 중 어느 하나의 파장대의 광을 출력할 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 제2 도전형 반도체층(143)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(143)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(143)은 Inx5Aly2Ga1-x5-y2N (0=x5≤=1, 0≤=y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(143)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(143)은 제1-1 방향(X1축 방향)으로 두께는 250㎚ 내지 350㎚일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니다.
제1 전극(131)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 여기서, 제1 도전형 반도체층(141)은 식각에 의해 일부 노출될 수 있다. 그리고 제1 전극(131)은 식각에 의해 노출된 제1 도전형 반도체층(141) 상에 배치될 수 있다.
제1 전극(131)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(143)과 전기적으로 연결될 수 있다.
제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide)일 수 있으나 이에 한정하지 않는다.
제1 전극(131)과 제2 전극(132)의 두께는 40㎚ 내지 70㎚일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(131)과 제2 전극(132)의 두께는 서로 상이할 수도 있고, 서로 다른 조성을 가질 수 있다.
절연층(160)은 반도체 구조물의 상부면과 측면 상에 배치될 수 있다. 절층은은 제1 전극(131) 및 제2 전극(132)의 일부를 노출시키는 홀(H1, H2)을 포함할 수 있다.
절연층(160)은 반도체 구조물(140)과 외부 사이를 전기적으로 절연할 수 있다. 절연층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
또 다른 실시예에 따른 반도체 소자는 전술한 도 1의 반도체 소자와 달리 제1 도전형 반도체층(141) 하부에 배치된 중간층(170), 결합층(130) 및 희생층(120)이 존재하지 않을 수 있다. 이러한 구조적 차이를 제외하고 나머지 구조에 대한 내용은 도 1 내지 도 3에서 설명한 내용이 동일하게 적용될 수 있다.
예컨대, 반도체 구조물(140)의 상면(S1, S2, S3)은 제1 전극(151)이 배치되는 제1 상부면(S1), 제2 전극(152)이 배치되는 제2 상부면(S2), 및 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사면(S3)을 포함할 수 있다.
또한, 활성층(142)은 제1 외측면(P1, P2)을 포함할 수 있다. 그리고 제1 외측면은 제1-1 외측면(P1), 제1-2 외측면(P2)를 포함할 수 있다.
또한, 반도체 구조물(140)은 추가적으로 제2 외측면(S4)을 포함할 수 있다.
여기서, 제1 상부면(S1)은 제1 도전형 반도체층(141)이 노출되는 면으로 정의할 수 있고, 제2 상부면(S2)은 제2 도전형 반도체층(143)의 상면으로 정의할 수 있다. 또한, 경사면(S3)은 메사 식각에 의해 형성되어 제1 상부면(S1)과 제2 상부면(S2) 사이에 배치되는 경사 영역으로 정의할 수 있다.
또한, 제1-1 외측면(P1)은 경사면(S3)에서 활성층(142)이 노출되는 측면이고, 제1-2 외측면(P2)은 제1-1 외측면(P1) 이외에 노출되는 측면으로 정의할 수 있다. 그리고 제2 외측면(S4)은 제1-2 외측면(P2)을 포함하는 반도체 구조물(140)의 측면으로 정의할 수 있다. 또한, 제2 외측면(S4)은 제2-1 외측면(S41), 제2-2 외측면(S42), 제2-3 외측면(S43)을 포함할 수 있다. 그리고 제2-2 외측면(S42)은 경사면(S3)과 마주보도록 위치하고, 제2-1 외측면(S41) 및 제2-3 외측면(S43)은 제2-2 외측면(S42)과 경사면(S3) 사이에 위치하는 외측면으로 정의할 수 있다.
또한, 또 다른 실시예에 따른 반도체 소자는 제2 상부면(S2)의 면적과 제1 외측면(P1, P2)의 면적의 면적 비는 1:0.0005 내지 1:0.01일 수 있다. 또한, 제1 각도, 제2 각도 및 각 높이 차(d1, d2, d3)에 대한 내용도 동일하게 적용될 수 있다.
그리고 도 1에 개시된 반도체 소자는 적색 광을 방출하나, 또 다른 실시예에 따른 반도체 소자는 녹색, 청색 광을 방출할 수 있다.
도 10a 내지 도 10f는 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
도 10a를 참조하면, 도너 기판(S)에 이온을 주입할 수 있다. 도너 기판(S)은 이온층(I)을 포함할 수 있다. 이온층(I)에 의해 도너 기판(S)은 일측에 배치된 중간층(170)과 타측에 배치된 제1 층(171)을 포함할 수 있다. 이하에서 설명하지만, 중간층(170)은 도 12에서 반도체 소자의 결합층(130) 상에 배치되는 층일 수 있다. 이에, 도너 기판(S)은 중간층(170)과 제1 층(171)를 포함할 수 있다.
도너 기판(S)에 주입되는 이온은 수소(H) 이온을 포함할 수 있으나, 이러한 물질에 한정되는 것은 아니다. 이온층(I)은 도너 기판(S)의 일면으로부터 소정의 거리 이격 배치될 수 있다. 이온층(I)은 도너 기판(S)의 일측면으로부터 2㎛이하 일 수 있다. 예컨대, 이온층(I)은 도너 기판(S)의 일측면으로부터 2um 이격되어 형성될 수 있다. 즉, 중간층(170)의 두께는 2um일 수 있다. 바람직하게는, 중간층(170)의 두께가 0.4㎛ 내지 0.6㎛일 수 있다.
도 10b를 참조하면, 희생층(120)은 기판(110)과 결합층(130) 사이에 배치될 수 있다. 또한, 분리층(180)은 기판(110)과 희생층(120) 사이에 배치될 수 있다.
기판(110)은 사파이어(Al2O3), 글라스(glass) 등을 포함하는 투명 기판일 수 있다. 이에 따라, 기판(110)은 하부에서 조사되는 레이저 광을 투과할 수 있다. 이로써, 레이저 리프트 오프 시 희생층(120)에서 레이저광을 흡수할 수 있다.
예컨대, 분리층(180)은 예컨대 사파이어 기판인 기판(110)의 재생을 개선할 수 있다. 또한, 분리층(180)은 하기 도 11a 내지 도 11e에서 설명하는 레이저 리프트 오프(Laser Lift Off, LLO)에 의한 전사도 용이하게 이루어지게 한다. 분리층(180)은 결합층(130)과 동일한 물질로 이루어질 수 있다. 예컨대, 분리층(180)은 SiO2를 포함할 수 있다. 다만, 분리층(180)이 없이 기판(110) 상에 희생층(120)이 배치될 수도 있다.
이에, 기판(110), 분리층(180), 희생층(120) 및 결합층(130) 순으로 적층 배치될 수 있다. 그리고 결합층(130) 상에 중간층(170) 하부에 배치된 결합층(130)이 배치될 수 있도록, 도너 기판(S)의 일측면에 배치된 중간층(170)의 하부에 배치된 결합층(130)이 희생층(120) 상부에 배치된 결합층(130)과 인접하게 마주보도록 배치될 수 있다.
그리고 결합층(130)은 앞서 설명한 바와 같이 SiO2를 포함할 수 있으며, 희생층(120) 상에 배치된 결합층(130)은 중간층(170)의 하부에 배치된 결합층(130)과 O2 플라즈마 처리를 통해 결합될 수 있다. 다만, 이에 한정되는 것은 아니며 산소 이외의 다른 물질에 의해 절삭이 이루어질 수 있다. 예컨대, 희생층(120) 상에 배치된 결합층(130)과 중간층(170)의 하부에 배치된 결합층(130)은 서로 마주보는 표면에서 연마, 어닐링 등의 식각 프로세스가 이루어질 수 있다.
이로써, 기판(110) 상에 중간층(180)이 배치되고, 중간층(180) 상에 희생층(120)이 배치되고, 희생층(120) 상에 결합층(130)이 배치되고, 결합층(130) 상부에 이격되어 도너 기판(S)이 배치될 수 있다. 그리고 도너 기판(S)은 최하부에 배치된 결합층(130), 결합층(130) 상에 중간층(170)이 배치되고, 중간층(170) 상에 이온층(I) 및 제1 층(171)이 순서대로 배치될 수 있다.
도 10c를 참조하면, 도너 기판에서 분리된 중간층(170)은 결합층(130) 상에 배치될 수 있다. 도 10b의 이온층(I)은 유체 분사 절삭(Fluid jet cleaving)에 의해 제거되어, 제1 층(171)은 중간층(170)과 분리될 수 있다.
이 때, 도너 기판에서 분리된 제1 층은 기판으로 재사용될 수 있다. 예컨대, 분리된 제1 층은 도 10a 내지 도 10c에서 도너 기판으로 이용될 수 있다. 이에, 분리된 제1 층은 도너 기판으로서 다시 제1층, 이온층, 중간층으로 새롭게 이루어질 수 있다. 이로써, 제조 비용 및 원가 절감의 효과를 제공할 수 있다.
이에 따라, 중간층(170)은 결합층(130) 상에 배치될 수 있다.
그리고 반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 중간층(170)은 반도체 구조물(140)과 접촉할 수 있다. 중간층(170)은 이온주입공정에 의해 생기는 보이드(void)에 의해 상면의 거칠기가 나빠 에피택셜 증착 시 결함(Defect)가 생성될 수 있으므로, 상면에 연마가 이루어져 중간층(170)의 상면이 평탄할 수 있다. 예컨대, 중간층(170)의 상면에 화학적 기계적 평탄화(Chemical Mechanical Planarization)가 수행되고, 평탄화 이후에 중간층(170)의 상면에 반도체 구조물(140)이 배치될 수 있다. 이러한 구성에 의하여, 반도체 구조물(140)은 전기적 특성이 개선될 수 있다.
반도체 구조물(140)은 중간층(170) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(170) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층 상에 배치되는 제1 클래드층(144), 제1 클래드층(144) 상에 배치되는 활성층(142), 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)를 포함할 수 있다. 반도체 구조물(140)은 도 12에서 설명한 내용이 동일하게 적용될 수 있다.
도 10d를 참조하면, 반도체 구조물(140)의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다.
1차 식각은 습식 식각 또는 건식 식각에 의할 수 있으나 이에 한정되는 것은 아니며, 다양한 방법이 적용될 수 있다. 1차 식각이 이루어지기 이전에 도 10e의 제2 전극(152)이 제2 도전형 반도체층(143) 상에 배치되고 도 10e와 같이 패턴화될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 10e를 참조하면, 반도체 구조물(140) 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 제2 전극(152) 하면의 면적은 제2 도전형 반도체층(143)의 상면보다 작을 수 있다. 예컨대, 제2 전극(152)은 가장자리가 제2 도전형 반도체층(143)의 가장자리로부터 1㎛ 내지 3㎛ 이격 배치될 수 있다.
제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.
또한, 앞서 설명한 바와 같이 1차 식각 이전에 제2 전극(152)이 형성되고, 1차 식각 이후에 제1 전극(151)이 식각되어 노출된 제1 도전형 반도체층(41) 상면에 배치될 수 있다.
제1 전극(151)과 제2 전극(152)은 기판(110)으로부터 서로 상이한 위치에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제2 전극(152)은 제2 도전형 반도체층(143) 상에 배치될 수 있다. 이에, 제2 전극(152)은 제1 전극(151)보다 상부에 배치될 수 있다. 다만, 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(143) 상에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.
제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치되어 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 이는 도 12에서 설명한 내용이 동일하게 적용될 수 있다.
도 10f를 참조하면, 기판(110)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식 식각 또는 건식 식각에 의할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자에서 2차 식각은 1차 식각보다 큰 두께로 이루어질 수 있다.
2차 식각을 통해 기판 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. 예컨대, 도 10f에서 2차 식각을 통해 기판(110) 상에 2개의 반도체 소자가 배치될 수 있다. 반도체 소자의 개수는 기판의 크기와 반도체 소자의 크기에 따라 다양하게 설정될 수 있다.
그리고 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)을 덮도록 배치될 수 있다. 절연층(160)은 희생층(120), 결합층(130), 중간층(170) 및 반도체 구조물(140)의 측면을 덮을 수 있다. 절연층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 그리고 제1 전극(151)의 상면 일부는 노출될 수 있다. 노출된 제1 전극(151)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 또한, 절연층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다. 제1 전극(151)과 마찬가지로, 노출된 제2 전극(152)의 상면은 전극 패드 등과 전기적으로 연결되어 전류 주입 등이 이루어질 수 있다. 그리고 절연층(160)은 일부가 기판의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 배치된 절연층(160)은 기판(110)과 접촉 배치될 수 있다.
도 11a 내지 도 11e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도다.
도 11a 내지 도 11e를 참조하면, 일실시예에 따른 디스플레이 장치 제조 방법은 기판(110) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판에 배치하는 것을 포함할 수 있다. 여기서, 전사 전의 반도체 소자는 앞서 도 10a 내지 도 10f와 같이 기판(110) 상에 배치된 분리층, 분리층 상에 배치된 희생층, 희생층 상에 배치된 결합층, 결합층 상에 배치된 반도체 구조물, 제1 전극, 제2 전극 및 절연층을 포함할 수 있다. 그리고 반도체 구조물은 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
먼저, 도 11a를 참조하면, 기판(110)은 앞서 도 10a 내지 도 10f에서 설명한 기판(110)과 동일할 수 있다. 또한, 앞서 설명한 바와 같이 복수 개의 반도체 소자가 기판(110) 상에 배치될 수 있다. 예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 11b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다.
도 11c를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
구체적으로, 선택된 반도체 소자 하부에 레이저를 조사하여 선택된 반도체 소자를 기판(110)으로부터 분리할 수 있다. 이 때, 반송 기구(210)는 상부로 이동하며, 반송 기구(210)의 이동을 따라 반도체 소자도 이동할 수 있다. 예컨대, 기판(110)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 기판(110)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하도록 반송 기구(210)가 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 기판(110)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off:　LLO)이 적용될 수 있다. 예컨대, 조사된 레이저의 중심 파장은 266nm, 532nm, 1064nm일 수 있으나, 이에 한정되는 것은 아니다.
그리고 반도체 소자와 기판(110) 사이에 배치된 분리층(180) 및 접합층(130)은 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지할 수 있다. 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자에서 희생층이 분리될 수 있다. 예컨대, 희생층은 분리로 인해 일부 제거되고 나머지 희생층이 결합층과 함께 분리될 수 있다. 이에 따라, 반도체 소자에서 희생층과 희생층 상부에 배치된 층인 결합층, 반도체 구조물, 제1 전극 및 제2 전극이 기판(110)으로 분리될 수 있다. 이러한 구성에 의하여, 분리층(180)은 기판(110) 상에 남겨질 수 있다. 뿐만 아니라, 희생층의 일부가 분리층 상면에 남겨질 수 있으나, 이하에서 도시하지 않는다.
또한, 기판(110)으로 분리되는 복수의 반도체 소자는 서로 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
도 11d를 참조하면, 선택된 반도체 소자를 패널 기판 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다. 구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다.
도 11e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
도 12는 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 12을 참조하면, 실시예로 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
반도체 소자는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
반도체 소자는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.
반도체 소자의 제 2 전극(152)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제1 전극(151)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
제 1 및 제 2 전극(151, 152)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(151, 152) 중 상대적으로 낮은 위치에 있는 전극(151)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2 전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1 전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (6)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하며,
    상기 제2 도전형 반도체층 상면의 면적과 상기 활성층의 외측면의 면적의 면적 비는 1:0.0005 내지 1:0.01인 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 구조물의 바닥면에서 상기 제2 상부면까지의 제1 최소높이와 상기
    반도체 구조물의 바닥면에서 상기 제1 상부면까지의 제2 최소높이의 비는 1:0.6 내지 1:0.95인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 최소높이와 상기 제2 최소높이의 차는 2㎛ 보다 작은 반도체 소자.
  4. 제1항에 있어서,
    상기 활성층은 교대로 배치되는 우물층과 장벽층을 포함하고,
    상기 우물층과 상기 장벽층의 각 개수는 1개 내지 10개인 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 구조물 하부에 배치되는 결합층;
    상기 결합층 하부에 배치되는 희생층을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 결합층과 상기 반도체 구조물 사이에 배치되는 중간층을 더 포함하고,
    상기 중간층은 GaAs를 포함하는 반도체 소자.
KR1020180033356A 2018-03-22 2018-03-22 반도체 소자 KR102474953B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180033356A KR102474953B1 (ko) 2018-03-22 2018-03-22 반도체 소자
US16/978,074 US11450788B2 (en) 2018-03-22 2019-03-22 Semiconductor device
PCT/KR2019/003346 WO2019182394A1 (ko) 2018-03-22 2019-03-22 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180033356A KR102474953B1 (ko) 2018-03-22 2018-03-22 반도체 소자

Publications (2)

Publication Number Publication Date
KR20190111338A true KR20190111338A (ko) 2019-10-02
KR102474953B1 KR102474953B1 (ko) 2022-12-06

Family

ID=67987932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180033356A KR102474953B1 (ko) 2018-03-22 2018-03-22 반도체 소자

Country Status (3)

Country Link
US (1) US11450788B2 (ko)
KR (1) KR102474953B1 (ko)
WO (1) WO2019182394A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107681034B (zh) * 2017-08-30 2019-11-12 天津三安光电有限公司 微型发光二极管及其制作方法
JP2024025217A (ja) * 2022-08-10 2024-02-26 信越半導体株式会社 マイクロｌｅｄ用接合型ウェーハの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120070809A (ko) * 2010-12-22 2012-07-02 엘지이노텍 주식회사 발광 소자, 및 발광 소자 패키지
KR20140142849A (ko) * 2013-06-05 2014-12-15 엘지이노텍 주식회사 발광 소자
KR20150085653A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 발광소자

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197473A (ja) 2004-01-07 2005-07-21 Rohm Co Ltd 半導体発光素子
KR100665284B1 (ko) * 2005-11-07 2007-01-09 삼성전기주식회사 반도체 발광 소자
JP2008193006A (ja) 2007-02-07 2008-08-21 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤチップ
US8686397B2 (en) 2011-06-10 2014-04-01 The Regents Of The University Of California Low droop light emitting diode structure on gallium nitride semipolar substrates
US8785952B2 (en) 2011-10-10 2014-07-22 Lg Innotek Co., Ltd. Light emitting device and light emitting device package including the same
KR20130039574A (ko) 2011-10-12 2013-04-22 엘지이노텍 주식회사 발광소자
KR20140036717A (ko) 2012-09-18 2014-03-26 엘지이노텍 주식회사 발광 소자
KR102256632B1 (ko) * 2015-01-21 2021-05-26 엘지이노텍 주식회사 발광 소자 및 이를 제조하는 전자 빔 증착 장치
KR102422380B1 (ko) * 2016-01-08 2022-07-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자
US11398581B2 (en) * 2017-11-02 2022-07-26 Lg Innotek Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120070809A (ko) * 2010-12-22 2012-07-02 엘지이노텍 주식회사 발광 소자, 및 발광 소자 패키지
KR20140142849A (ko) * 2013-06-05 2014-12-15 엘지이노텍 주식회사 발광 소자
KR20150085653A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 발광소자

Also Published As

Publication number Publication date
US20210020807A1 (en) 2021-01-21
US11450788B2 (en) 2022-09-20
KR102474953B1 (ko) 2022-12-06
WO2019182394A1 (ko) 2019-09-26

Similar Documents

Publication Publication Date Title
US11398581B2 (en) Semiconductor device
US10615311B2 (en) Light emitting device and display comprising same
KR102322841B1 (ko) 발광소자 및 이를 포함하는 발광소자 어레이
US20110084306A1 (en) Semiconductor light emitting device
KR20150142740A (ko) 발광소자 및 조명시스템
TW201836143A (zh) 半導體裝置及具有其之顯示設備
US20120298953A1 (en) Light emitting device
KR102474953B1 (ko) 반도체 소자
US20190013441A1 (en) Light-emitting element
KR102483533B1 (ko) 반도체 소자 어레이 및 그 제조방법
KR102528386B1 (ko) 반도체 소자
KR102633028B1 (ko) 반도체 소자 및 이를 포함하는 디스플레이 장치
KR102385209B1 (ko) 반도체 소자
KR102332450B1 (ko) 반도체 소자
US10333029B2 (en) Light-emitting element
KR102367758B1 (ko) 반도체 소자
KR102643042B1 (ko) 마이크로 발광 소자
KR102462718B1 (ko) 반도체 소자
KR102584464B1 (ko) 반도체 소자
KR102571786B1 (ko) 발광소자
KR102234117B1 (ko) 발광소자 및 조명시스템
KR102416413B1 (ko) 마이크로 발광소자
KR102415244B1 (ko) 반도체 소자
KR102666197B1 (ko) 반도체 소자, 표시패널, 표시장치 및 표시패널 제조방법
KR102363038B1 (ko) 발광 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant